JP5579216B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。

炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作に優れた半導体装置を実現することが可能である。

このようなＳｉＣの特性を利用した半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）が挙げられる。それらのデバイス構造の中でも、ゲート電極をプレーナ型にしたものは、プレーナ型に比べてデバイスの微細化、高集積化に有利であり、さらなる低オン抵抗化が期待される。
このＳｉＣを用いた半導体装置の特性において、耐圧の向上は重要である。

特開２０１１−１３４９１０号公報

本発明の実施形態は、ＳｉＣを用いた半導体装置において耐圧を向上した半導体装置及びその製造方法を提供する。

実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、制御電極と、浮遊電極と、絶縁膜と、を備える。前記第１半導体領域は、炭化珪素を含む。前記第２半導体領域は、前記第１半導体領域の上に設けられ第１導電形の炭化珪素を含む。前記第３半導体領域は、前記第２半導体領域の上に設けられ第２導電形の炭化珪素を含む。前記第４半導体領域は、前記第３半導体領域の上に設けられ第１導電形の炭化珪素を含む。前記制御電極は、前記第４半導体領域、前記第３半導体領域及び前記第２半導体領域に設けられたトレンチ内に設けられる。前記浮遊電極は、前記制御電極と、前記トレンチの底面と、のあいだに設けられる。前記絶縁膜は、前記トレンチと前記制御電極とのあいだ、前記トレンチと前記浮遊電極とのあいだ、及び前記制御電極と前記浮遊電極とのあいだに設けられる。前記絶縁膜は、前記トレンチの側面と、前記制御電極と、のあいだに設けられたゲート絶縁膜と、前記トレンチの底面と、前記浮遊電極と、のあいだに設けられた底部絶縁膜と、前記制御電極と、前記浮遊電極と、のあいだに設けられた中間絶縁膜と、前記トレンチの側面と、前記浮遊電極と、のあいだに設けられた側部絶縁膜と、を含む。前記底部絶縁膜は、前記浮遊電極及び前記第２半導体領域と接し、前記第１半導体領域は、前記第２半導体領域と接する。
実施形態に係る半導体装置の製造方法は、炭化珪素を含む第１半導体領域の上に第１導電形の炭化珪素を含む第２半導体領域を形成する工程と、前記第２半導体領域の上に前記第２半導体領域に接して第２導電形の炭化珪素を含む第３半導体領域を形成する工程と、前記第３半導体領域の上に第１導電形の炭化珪素を含む第４半導体領域を形成する工程と、前記第４半導体領域、前記第３半導体領域及び前記第２半導体領域にトレンチを形成する工程と、前記トレンチの側面及び底面に絶縁膜を形成する工程と、前記トレンチ内に前記絶縁膜に接する浮遊電極を形成する工程と、前記浮遊電極の上に中間絶縁膜を形成する工程と、前記トレンチ内の前記中間絶縁膜の上に設けられ、前記絶縁膜のうち前記第３半導体領域と対向する部分であるゲート絶縁膜に接する制御電極を形成する工程と、を備える。前記絶縁膜は、前記トレンチの側面と、前記制御電極と、のあいだに設けられたゲート絶縁膜と、前記トレンチの底面と、前記浮遊電極と、のあいだに設けられた底部絶縁膜と、前記制御電極と、前記浮遊電極と、のあいだに設けられた中間絶縁膜と、前記トレンチの側面と、前記浮遊電極と、のあいだに設けられた側部絶縁膜と、を含む。前記底部絶縁膜は、前記浮遊電極及び前記第２半導体領域と接する。

第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 （ａ）及び（ｂ）は、電界緩和の状態を例示する模式的断面図である。 （ａ）及び（ｂ）は、電荷を引き抜きについて例示する図である。 半導体装置の製造方法を例示する模式的断面図である。 半導体装置の製造方法を例示する模式的断面図である。 半導体装置の製造方法を例示する模式的断面図である。 半導体装置の製造方法を例示する模式的断面図である。 半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、他の半導体装置の例を示す模式的断面図である。

以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
また、以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ^＋、ｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ^＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ形の不純物濃度が相対的に低いことを示す。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図図である。
図１に表したように、本実施形態に係る半導体装置１１０は、第１半導体領域１と、第２半導体領域２と、第３半導体領域３と、第４半導体領域４と、制御電極２０と、絶縁膜３０と、浮遊電極４０と、を備える。この半導体装置１１０は、ＳｉＣを含むＭＯＳＦＥＴである。

第１半導体領域１は、第１導電形（ｎ^＋形）のＳｉＣを含む。第１半導体領域１は、例えば第１導電形（ｎ^＋形）のＳｉＣを含む基板Ｓに形成される。第１半導体領域１は、ＭＯＳＦＥＴの例えばドレイン領域である。

第２半導体領域２は、第１半導体領域１の上に設けられる。第２半導体領域２は、第１導電形（ｎ⁻形）のＳｉＣを含む。第２半導体領域２は、基板Ｓの上面Ｓ１上に、例えばエピタキシャル成長によって形成される。第２半導体領域２は、ＭＯＳＦＥＴのドリフト領域である。

ここで、本実施形態では、基板Ｓの上面Ｓ１に直交する方向をＺ方向、Ｚ方向に直交する方向のうち１つをＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と言うことにする。また、基板Ｓから第２半導体領域２に向かう方向を上、第２半導体領域２から基板Ｓに向かう方向を下（下側）と言うことにする。

第３半導体領域３は、第２半導体領域２の上に設けられる。第３半導体領域３は、第２導電形（ｐ形）のＳｉＣを含む。第３半導体領域３は、ＭＯＳＦＥＴのｐ形ベース領域である。

第４半導体領域４は、第３半導体領域３の上に設けられる。第４半導体領域４は、第１導電形（ｎ^＋形）のＳｉＣを含む。第４半導体領域４は、ＭＯＳＦＥＴの例えばソース領域である。

制御電極２０は、第４半導体領域４、第３半導体領域３及び第２半導体領域２に設けられたトレンチ５の内に設けられる。トレンチ５は、第４半導体領域及び第３半導体領域３をＺ方向に貫通し、第２半導体領域２の途中まで形成された溝である。制御電極２０は、このトレンチ５内に埋め込まれている。制御電極２０は、ＭＯＳＦＥＴのゲート電極である。

絶縁膜３０は、トレンチ５内に設けられる。絶縁膜３０は、底部絶縁膜６、ゲート絶縁膜７、中間絶縁膜８及び側部絶縁膜９を有する。底部絶縁膜６は、トレンチ５の底面５ｂと、後述する浮遊電極４０と、のあいだに設けられる。ゲート絶縁膜７は、トレンチ５の側面５ａと、制御電極２０と、のあいだに設けられる。中間絶縁膜８は、制御電極２０と、浮遊電極４０と、のあいだに設けられる。側部絶縁膜９は、トレンチ５の側面５ａと、浮遊電極４０と、のあいだに設けられる。ゲート絶縁膜７は、ＭＯＳＦＥＴのゲート絶縁膜である。

浮遊電極４０は、トレンチ５内に設けられる。浮遊電極４０は、トレンチ５内において制御電極２０と、トレンチ５の底面５ｂと、のあいだに設けられる。浮遊電極４０は、中間絶縁膜８を介して制御電極２０と離間する。浮遊電極４０は、電気的にフローティングである。

次に、第１の実施形態に係る半導体装置１１０の具体例について説明する。
第１半導体領域１が形成される基板Ｓは、例えば４Ｈ−ＳｉＣを含む。基板Ｓは、窒素（Ｎ）等のｎ形不純物を５×１０^１８ｃｍ^−３以上１×１０^１９ｃｍ^−３以下程度含むｎ^＋形の基板である。

この基板Ｓの上面Ｓ１は、（０００１）面または(０００−１)面である。本実施形態では、上面Ｓ１が（０００−１）面である場合を例とする。この（０００−１）面上に形成される第２半導体領域２は、ｎ形不純物を５×１０^１５ｃｍ^−３以上１×１０^１７ｃｍ^−３以下程度含むｎ⁻形の層である。

第２半導体領域２の表面の一部には、ＡｌやＢ等のｐ形不純物を１×１０^１７ｃｍ^−３以上５×１０^１８ｃｍ^−３以下程度含む第３半導体領域３が形成されている。第３半導体領域３の表面の一部には、ｎ形不純物を１×１０^２０ｃｍ^−３程度含むｎ^＋形の第４半導体領域４が形成されている。

そして、第４半導体領域４の表面から第３半導体領域３を貫いて第２半導体領域２の途中まで達するトレンチ５が形成されている。トレンチ５の側面５ａの少なくとも１つは、基板Ｓの（１１−２０）面である。

トレンチ５内には、絶縁膜３０を介して制御電極２０及び浮遊電極４０が設けられる。制御電極２０及び浮遊電極４０には、例えばポリシリコンが用いられる。なお、制御電極２０には、ポリシリコンのほか、ＴｉＮ、ＴａＮなどを用いてもよい。

トレンチ５内に設けられた絶縁膜３０（底部絶縁膜６、ゲート絶縁膜７、中間絶縁膜８及び側部絶縁膜９）には、例えば酸化シリコンが用いられる。制御電極２０は、トレンチ５内においてゲート絶縁膜７及び中間絶縁膜８によって囲まれる。浮遊電極４０は、トレンチ５内において中間絶縁膜８、側部絶縁膜９及び底部絶縁膜６によって囲まれる。

浮遊電極４０と制御電極２０との間隔を定める中間絶縁膜８の膜厚ｔｃは、ゲート絶縁膜７の膜厚ｔｇよりも厚い。ゲート絶縁膜７の膜厚ｔｇは、例えば５０ナノメートル（ｎｍ）である。中間絶縁膜８の膜厚ｔｃは、例えば７５ｎｍである。
中間絶縁膜８の膜厚ｔｃをゲート絶縁膜７の膜厚ｔｇよりも厚くすることで、制御電極２０と浮遊電極４０の間でのリーク電流が抑えられ、半導体装置１１０がオン状態のときに制御電極にかかる電圧が変動することを抑制するという効果を得られる。

浮遊電極４０とトレンチ５の底面５ｂとの間隔を定める底部絶縁膜６の膜厚ｔｂは、ゲート絶縁膜７の膜厚ｔｇよりも厚い。底部絶縁膜６の膜厚ｔｂは、例えば７５ｎｍである。
底部絶縁膜６の膜厚ｔｂをゲート絶縁膜７の膜厚ｔｇよりも厚くすることで、トレンチ底部での電界集中を緩和するという効果を得られる。

浮遊電極４０とトレンチ５の側面５ａとの間隔を定める側部絶縁膜９の膜厚ｔｓは、ゲート絶縁膜７の膜厚ｔｇとほぼ等しい。側部絶縁膜９の膜厚ｔｓは、例えば５０ｎｍである。

ＳｉＣを用いたトレンチゲート構造を有する半導体装置においては、Ｓｉを用いた同構造の半導体装置に比べて内部電界が大きく、特にトレンチ底部での電界集中が発生しやすい。本実施形態に係る半導体装置１１０においては、トレンチ５内に浮遊電極４０が設けられていることにより、トレンチ５の底面５ｂや隅部５ｃでの電界集中を緩和してＳｉＣデバイスにおける耐圧の向上を図る。なお、本実施形態では、トレンチ５内に浮遊電極４０によって耐圧の向上を図るため、耐圧の向上を図るために１つの半導体装置１１０について複数のトレンチを設ける必要はない。

図２（ａ）及び（ｂ）は、電界緩和の状態を例示する模式的断面図である。
図２（ａ）には第１半導体領域１に例えば正の高電圧が印加された状態が表されている。図２（ｂ）には浮遊電極４０の電荷の状態が表されている。
すなわち、図２（ａ）に表したように、制御電極２０に半導体装置１１０をオフ状態にする電圧（例えば、０ボルト（Ｖ））が印加され、第１半導体領域１に正の高電圧Ｖｄ＋が印加されると、絶縁膜３０に高電界が加わる。

この電界によって浮遊電極４０から第２半導体領域２に向けて、絶縁膜３０を通過するＦＮ（Fowler Nordheim）トンネル電流が流れる。このＦＮトンネル電流によって浮遊電極４０の電子が第２半導体領域２に放出される。その結果、図２（ｂ）に表したように、浮遊電極４０は、正に帯電する帯電部ＣＰとして機能する。

浮遊電極４０が正に帯電すると、第２半導体領域２と浮遊電極４０との間の電位差が低下する。これにより、浮遊電極４０に接する絶縁膜３０の電界集中が緩和され、耐圧の向上が達成される。

図３（ａ）及び（ｂ）は、電荷を引き抜きについて例示する図である。
図３（ａ）には、浮遊電極４０から電荷が引き抜かれる状態が表されている。図３（ｂ）には、制御電極への電圧印加のタイミングが表されている。図３（ｂ）に示す横軸は時間、縦軸は制御電極２０に印加する電圧である。

図３（ｂ）に表したように、制御電極２０に閾値電圧を超えた正の電圧Ｖｇ＋が印加されると、半導体装置１１０はオン状態になる。一方、制御電極２０に閾値電圧を超えない電位（例えば、０Ｖ）が印加されると、半導体装置１１０はオフ状態になる。

半導体装置１１０がオフ状態のとき、第１半導体領域１に高電圧Ｖｄ＋が印加されていると、図２（ｂ）に表したように浮遊電極４０に正の電荷が蓄積される。これにより、トレンチ５の底部での電界集中が緩和され、耐圧が向上する。

浮遊電極４０に正の電荷が蓄積された状態であっても、閾値電圧の変動など半導体装置１１０の特性に影響がなければそのままでも構わない。浮遊電極４０に蓄積された電荷を引き抜き、浮遊電極４０の電位を元に戻す必要が生じた場合には、図３（ｂ）に表したように制御電極２０に負の電圧Ｖｇ−を印加する。制御電極２０に負の電圧Ｖｇ−が印加されると、浮遊電極４０に蓄積された電荷は制御電極２０側に引き抜かれる。これにより、浮遊電極４０の電位が元に戻る。

（第２の実施形態）
次に、第２の実施形態として、半導体装置１１０の製造方法について説明する。
図４〜図８は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図４に表したように、ｎ形不純物としてリンまたはＮを１×１０^１９ｃｍ^−３程度含み、厚さが例えば３００マイクロメートル（μｍ）であり、六方晶系の結晶格子を有する低抵抗の４Ｈ−ＳｉＣの基板Ｓを準備する。基板Ｓには第１半導体領域１が含まれる。

そして、ＳｉＣの基板Ｓの上面である（０００−１）面上に、例えばエピタキシャル成長法によりｎ形不純物として、例えばＮを不純物濃度５×１０^１５ｃｍ^−３程度含み、厚さが例えば１０μｍ程度の第２半導体領域２を成長させる。

次に、第２半導体領域２の表面に、適切なマスク材を用いてｐ形不純物である例えばアルミニウム（Ａｌ）をイオン注入し、第３半導体領域３を形成する。次に、第３半導体領域３の表面に、適切なマスク材を用いてｎ形不純物である例えばＮをイオン注入し、第４半導体領域４を形成する。その後、例えば１６００℃程度の温度の熱処理を施し、不純物の活性化を行う。

次に、異方性エッチングにより、第４半導体領域４の表面から第３半導体領域３を貫いて第２半導体領域２に達する深さのトレンチ５を形成する。トレンチ５の側面５ａの少なくとも１つは、基板Ｓの（１１−２０）面である。エッチングの後、熱処理によりトレンチ５の内面（側面５ａ及び底面５ｂ）を平坦化することが望ましい。また、エッチングにより、あるいは熱処理により、トレンチ５の底面５ｂの形状は曲面状になってもよい。

次に、図５に表したようにように、熱酸化、化学気相成長（ＣＶＤ： Chemical Vapor Deposition）または原子層成長（ＡＬＤ：Atomic Layer Deposition）法等を用いて、３０ナノメートル（ｎｍ）以上１００ｎｍ以下程度の膜厚のＳｉＯ_２膜を形成する。ＳｉＯ_２膜は、絶縁膜３０になる膜である。この際、トレンチ５の底部のＳｉＯ_２膜（底部絶縁膜６）の膜厚ｔ１が、トレンチ５の側面部のＳｉＯ_２膜（ゲート絶縁膜７）の膜厚ｔ２よりも厚くなることが望ましい。

このようなトレンチ５内で膜厚の異なるＳｉＯ_２膜は、トレンチ５内部の面方位により酸化速度が異なることを利用すること、または異方性のある成膜方法を用いて形成することにより実現される。また、ＳｉＯ_２の代わりに、ＣＶＤ、ＡＬＤまたはスパッタ等の物理気相成長（ＰＶＤ：Physical Vapor Deposition）法を用いてアルミ酸化膜（Ａｌ_２Ｏ_３膜）を形成してもよい。

次に、トレンチ５内に、浮遊電極材料４０Ａを埋め込む。浮遊電極材料４０Ａは、例えばポリシリコンである。

次に、図６に表したように、浮遊電極材料４０Ａをエッチバックする。このエッチバックにより、浮遊電極材料４０Ａはトレンチ５の開口よりも後退する。エッチバック後に残った浮遊電極材料４０Ａが浮遊電極４０になる。

次に、図７に表したように、浮遊電極４０の露出面に絶縁膜３０のうちの中間絶縁膜８を形成する。中間絶縁膜８は、例えば熱酸化によって形成される。ゲート絶縁膜７が酸化シリコンを含み、浮遊電極４０がポリシリコンを含む場合、ゲート酸化膜７の表面よりも、ポリシリコンが露出している浮遊電極４０の上面に多くの酸化シリコン膜が形成される。熱酸化の条件を選択すれば、ゲート酸化膜７の膜厚をほとんど変えずに、浮遊電極４０の上面に酸化シリコン膜が形成される。浮遊電極４０の上面に形成された酸化シリコン膜は、中間絶縁膜８になる。中間絶縁膜８が形成されることで、トレンチ５内に絶縁膜３０で囲まれた浮遊電極４０が形成される。

次に、図８に表したように、トレンチ５の中間絶縁膜８の上に制御電極材料２０Ａを埋め込む。制御電極材料２０Ａは、例えばポリシリコンである。制御電極材料２０Ａを形成したあとは、制御電極材料２０Ａをパターニングして制御電極２０を形成する。その後、公知の技術により、電極膜の形成及びパターニングによって図１に表したような第１電極１０及び第２電極１１等を形成する。これにより、半導体装置１１０が完成する。

このような製造方法では、１つの半導体装置１１０について１つのトレンチ５を設け、トレンチ５内に浮遊電極４０を設けている。したがって、１つの半導体装置について複数のトレンチを設けることなく耐圧を向上した半導体装置１１０が提供される。

（第３の実施形態）
図９（ａ）及び（ｂ）は、他の半導体装置の例を示す模式的断面図である。
図９（ａ）には、シリコンドットを用いた半導体装置１２０の例が表される。図９（ｂ）には、欠陥を用いた半導体装置１３０の例が表されている。いずれの図においても、トレンチ５内の制御電極２０の周辺部分のみを示している。

図９（ａ）に表した半導体装置１２０では、図１に表した半導体装置１１０の浮遊電極４０の代わりにシリコンドット部４１が設けられる。シリコンドット部４１は、制御電極２０と、トレンチ５の底面５ｂと、のあいだに設けられる。シリコンドット部４１は、絶縁膜３０の底部絶縁膜６中に設けられる。

シリコンドット部４１には、シリコンの微結晶であるシリコンドット４１ｄが含まれる。シリコンドット４１ｄは、数ｎｍ程度の直径を有するシリコンの球状の微結晶である。シリコンドット部４１には、複数のシリコンドット４１ｄが３次元的に配置される。

このようなシリコンドット４１ｄを含むシリコンドット部４１は、図１に表した半導体装置１１０の浮遊電極４０と同様な作用効果を奏する。すなわち、制御電極２０に半導体装置１２０をオフ状態にする電圧（例えば、０ボルト（Ｖ））が印加され、第１半導体領域１に正の高電圧Ｖｄ＋が印加されると、絶縁膜３０に加わった高電界によってシリコンドット４１ｄに正の電荷が蓄積され、シリコンドット部４１が正に帯電する。すなわち、シリコンドット部４１ｄは、帯電部ＣＰとして機能する。これにより、シリコンドット部４１に接する絶縁膜３０の電界集中が緩和され、耐圧の向上が達成される。

図９（ｂ）に表した半導体装置１３０では、図１に表した半導体装置１１０の浮遊電極４０の代わりに欠陥部４２が設けられる。欠陥部４２は、制御電極２０と、トレンチ５の底面５ｂと、のあいだに設けられる。欠陥部４２は、絶縁膜３０の底部絶縁膜６中に設けられる。欠陥部４２は、底部絶縁膜６に含まれる結晶の欠陥（結晶欠陥４２ｆ）を有する。

このような結晶欠陥４２ｆを含む欠陥部４２は、図１に表した半導体装置１１０の浮遊電極４０と同様な作用効果を奏する。すなわち、制御電極２０に半導体装置１２０をオフ状態にする電圧（例えば、０ボルト（Ｖ））が印加され、第１半導体領域１に正の高電圧Ｖｄ＋が印加されると、絶縁膜３０に加わった高電界によって結晶欠陥４２ｆに正の電荷が蓄積され、欠陥部４２が正に帯電する。すなわち、欠陥部４２は、帯電部ＣＰとして機能する。これにより、欠陥部４２に接する絶縁膜３０の電界集中が緩和され、耐圧の向上が達成される。

以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、半導体装置の耐圧を向上することができる。

なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は、第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。また、前述の各実施形態においては、電子をキャリアとするｎ形ＭＯＳＦＥＴを想定して説明したが、ｐ形不純物を含む基板上に上記実施形態の構造を形成することにより、ｎ形ＩＧＢＴに適用することも可能である。また、前述の各実施形態は、正孔をキャリアとするｐ形ＭＯＳＦＥＴ及びｐ形ＩＧＢＴにも適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…第１半導体領域、２…第２半導体領域、３…第３半導体領域、４…第４半導体領域、５…トレンチ、５ａ…側面、５ｂ…底面、５ｃ…隅部、６…底部絶縁膜、７…ゲート絶縁膜、８…中間絶縁膜、９…側部絶縁膜、１０…第１電極、１１…第２電極、２０…制御電極、３０…絶縁膜、４０…浮遊電極、１１０，１２０，１３０…半導体装置、ＣＰ…帯電部、Ｓ…基板

Claims (9)

1. 炭化珪素を含む第１半導体領域と、
   前記第１半導体領域の上に設けられ第１導電形の炭化珪素を含む第２半導体領域と、
   前記第２半導体領域の上に設けられ第２導電形の炭化珪素を含む第３半導体領域と、
   前記第３半導体領域の上に設けられ第１導電形の炭化珪素を含む第４半導体領域と、
   前記第４半導体領域、前記第３半導体領域及び前記第２半導体領域に設けられたトレンチ内に設けられた制御電極と、
   前記制御電極と、前記トレンチの底面と、のあいだに設けられた浮遊電極と、
   前記トレンチと前記制御電極とのあいだ、前記トレンチと前記浮遊電極とのあいだ、及び前記制御電極と前記浮遊電極とのあいだに設けられた絶縁膜と、
   を備え、
   前記絶縁膜は、
   前記トレンチの側面と、前記制御電極と、のあいだに設けられたゲート絶縁膜と、
   前記トレンチの底面と、前記浮遊電極と、のあいだに設けられた底部絶縁膜と、
   前記制御電極と、前記浮遊電極と、のあいだに設けられた中間絶縁膜と、
   前記トレンチの側面と、前記浮遊電極と、のあいだに設けられた側部絶縁膜と、
   を含み、
   前記底部絶縁膜は、前記浮遊電極及び前記第２半導体領域と接し、
   前記第１半導体領域は、前記第２半導体領域と接する半導体装置。
2. 前記中間絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い請求項１記載の半導体装置。
3. 前記底部絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い請求項１または２に記載の半導体装置。
4. 前記側部絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚と等しい請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記制御電極及び前記浮遊電極は、ポリシリコンを含む請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記絶縁膜は、酸化シリコンを含む請求項１〜５のいずれか１つに記載の半導体装置。
7. 炭化珪素を含む第１半導体領域の上に第１導電形の炭化珪素を含む第２半導体領域を形成する工程と、
   前記第２半導体領域の上に前記第２半導体領域に接して第２導電形の炭化珪素を含む第３半導体領域を形成する工程と、
   前記第３半導体領域の上に第１導電形の炭化珪素を含む第４半導体領域を形成する工程と、
   前記第４半導体領域、前記第３半導体領域及び前記第２半導体領域にトレンチを形成する工程と、
   前記トレンチの側面及び底面に絶縁膜を形成する工程と、
   前記トレンチ内に前記絶縁膜に接する浮遊電極を形成する工程と、
   前記浮遊電極の上に中間絶縁膜を形成する工程と、
   前記トレンチ内の前記中間絶縁膜の上に設けられ、前記絶縁膜のうち前記第３半導体領域と対向する部分であるゲート絶縁膜に接する制御電極を形成する工程と、
   を備え、
   前記絶縁膜は、
   前記トレンチの側面と、前記制御電極と、のあいだに設けられたゲート絶縁膜と、
   前記トレンチの底面と、前記浮遊電極と、のあいだに設けられた底部絶縁膜と、
   前記制御電極と、前記浮遊電極と、のあいだに設けられた中間絶縁膜と、
   前記トレンチの側面と、前記浮遊電極と、のあいだに設けられた側部絶縁膜と、
   を含み、
   前記底部絶縁膜は、前記浮遊電極及び前記第２半導体領域と接する半導体装置の製造方法。
8. 前記浮遊電極は、ポリシリコンを含み、
   前記中間絶縁膜を形成する工程は、熱処理によって前記浮遊電極に含まれるポリシリコンの表面を酸化することを含む請求項７記載の半導体装置の製造方法。
9. 前記中間絶縁膜を形成する工程は、前記中間絶縁膜の膜厚を、前記ゲート絶縁膜の膜厚よりも厚く形成することを含む請求項７または８に記載の半導体装置の製造方法。

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