CN105932051A - 一种槽栅mosfet器件 - Google Patents
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Abstract
本发明涉及功率半导体器件技术领域，具体涉及到一种槽栅MOSFET器件。其元胞结构相比于传统的槽栅型MOSFET器件的区别主要为，本发明的MOSFET器件在槽型栅电极底部具有厚绝缘介质层，且在厚绝缘介质层中引入负电荷，所述负电荷由O‑或其他具有负电性的材料通过淀积或离子注入的方式在厚绝缘介质层中形成。本发明提供的槽栅MOSFET器件通过厚绝缘介质层中负电荷的引入，形成类似超结的结构，显著提高器件击穿电压。在相同的器件耐压下，可以采用更高的外延层浓度，从而减小器件导通电阻。此外，负电荷的引入使得漂移区中耗尽层扩展更宽，器件的栅漏电容Cgd减小，从而减小Qgd。因此，器件的优值FOM(Rds(on)*Qg)降低，器件性能得以优化。
Description
技术领域
本发明涉及功率半导体器件技术领域，具体涉及到一种槽栅MOSFET器件。
背景技术
由于槽栅型功率MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)结构消除了平面型功率MOSFET的JFET区，故其导通电阻较小。通常来说，使功率MOSFET器件具有优化的FOM值可以减小器件在工作过程中的功率损耗，较低的FOM值(Rds(on)*Qg)需要在低导通电阻Rds(on)和低栅电荷Qg进行折中，而栅漏电荷Qgd是栅电荷Qg的主要部分。为了减小导通电阻Rds(on)可以采用减小元胞节距的方法，但是过小的元胞节距会引起沟道密度的提高，导致Qgd的提高。目前减小Qgd的方法一般是通过在槽栅底部使用厚氧化层或采用split-gate结构来减小Cgd进而减小Qgd。
在纵向沟道器件中一种同时减小Rds(on)和Qgd的方法是采用超结RESURF的结构。这种结构以关态时达到电荷平衡为基础，采用交叠的重掺杂N柱和P柱组成器件的漂移区，将承担阻断电压的空间电荷区从单一的垂直方向改变为垂直与水平两个方向，使得其击穿电压只与漂移区厚度有关。这样，超结MOSFET中的漂移区掺杂浓度比传统结构漂移区的掺杂浓度高出一个数量级，其导通电阻为传统MOSFET结构导通电阻的1/5～1/100，有效改善了导通电阻与器件耐压之间的矛盾。但是，超结结构不能有效降低栅电荷Qg，且目前超结结构的制造工艺仍存在一定技术难度。
发明内容
为了优化器件优值FOM，在相同的器件耐压下减小导通电阻，并降低Cgd，从而降低Qgd,本发明提出一种槽栅MOSFET器件。
本发明所采用的技术方案：一种槽栅MOSFET器件，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3、P型体区4和金属化源极13；所述P型体区4上层具有N+重掺杂源区5和P+接触区6，所述N+重掺杂源区5位于P+接触区6之间；其特征在于，还包括沟槽14，所述沟槽14从N+重掺杂源区5上表面中部，垂直向下依次贯穿N+重掺杂源区5和P型体区4延伸入N-漂移区3中；所述沟槽14的下部中填充有厚绝缘介质层10，沟槽14的上部中填充有栅氧化层8，所述厚绝缘介质层10与栅氧化层8之间通过隔离介质层9隔离；所述厚绝缘介质层10中具有负电荷区11，所述栅氧化层8中具有栅电极7；所述栅电极7的上表面及部分N+重掺杂源区5的上表面通过隔离介质12与金属化源极13隔离；P+接触区6的上表面与部分N+重掺杂源区5的上表面与金属化源极13接触。
进一步地，所述栅电极7可以是多晶硅或其他导电材料；所述绝缘介质层可以是二氧化硅或其他绝缘介质材料。所述负电荷11可由O-或其他具有负电性的材料通过淀积或离子注入的方式在厚绝缘介质层10中形成。
本发明的有益效果为，本发明提供的槽栅MOSFET器件通过厚绝缘介质层中负电荷的引入，形成类似超结的结构，显著提高器件击穿电压。在相同的器件耐压下，可以采用更高的外延层浓度，从而减小器件导通电阻。此外，负电荷的引入使得漂移区中耗尽层扩展更宽，器件的栅漏电容Cgd减小，从而减小Qgd。因此，器件的优值FOM(Rds(on)*Qg)降低，器件性能得以优化。
附图说明
图1是本发明的槽栅MOSFET器件的元胞结构示意图；
图2-图5是本发明的槽栅MOSFET器件的制造工艺步骤示意图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
如图1所示，本发明的一种槽栅MOSFET器件，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3、P型体区4和金属化源极13；所述P型体区4上层具有N+重掺杂源区5和P+接触区6，所述N+重掺杂源区5位于P+接触区6之间；其特征在于，还包括沟槽14，所述沟槽14从N+重掺杂源区5上表面中部，垂直向下依次贯穿N+重掺杂源区5和P型体区4延伸入N-漂移区3中；所述沟槽14的下部中填充有厚绝缘介质层10，沟槽14的上部中填充有栅氧化层8，所述厚绝缘介质层10与栅氧化层8之间通过隔离介质层9隔离；所述厚绝缘介质层10中具有负电荷区11，所述栅氧化层8中具有栅电极7；所述栅电极7的上表面及部分N+重掺杂源区5的上表面通过隔离介质12与金属化源极13隔离；P+接触区6的上表面与部分N+重掺杂源区5的上表面与金属化源极13接触。
本发明的工作原理为：
(1)器件的正向导通
本发明所提供的槽栅MOSFET器件，其正向导通时的电极连接方式为：栅电极7接正电位，金属化漏极1接正电位，金属化源极13接零电位。
当栅电极7施加的正偏电压达到阈值电压时，在P型体区4中靠近栅氧化层8的一侧形成反型沟道；在漏极1的正向偏压下，电子作为载流子从N+重掺杂源区5经过P型体区4中的反型沟道，注入N-漂移区3，并到达漏极1形成正向电流，MOSFET器件导通。
(2)器件的阻断
本发明所提供的槽栅MOSFET器件，其处于阻断状态时的电极连接方式为：栅电极7和金属化源极13短接且接零电位，金属化漏极1接正电位。
厚绝缘介质层10中负电荷11的引入，使得器件在阻断状态时具有类似超结的结构。引入的负电荷11电荷密度需适当选择，以保证其电荷密度与N-漂移区3的施主杂质浓度基本相等，从而可以提高器件在阻断状态时的击穿电压。当器件处于阻断状态时，由厚绝缘介质层10中的负电荷11和N-漂移区3形成类似超结的结构。漏极1施加正偏压时，N-漂移区开始耗尽。由于漂移区中的耗尽层电离施主杂质带正电，厚绝缘介质层10中的电荷带负电且两者的电荷密度相当，可以实现电荷平衡并引入横向电场，显著提高器件击穿电压。因此，在相同的器件耐压下，可以采用更高的外延层浓度，从而减小器件导通电阻。
此外，由于厚绝缘介质层10中负电荷11的引入，使得N-漂移区3中耗尽层扩展更宽，器件的栅漏电容Cgd减小，从而在器件开关过程中给栅漏电容Cgd充电所需要的栅电荷Qgd减小。因此，器件的开关速度提高，开关损耗减小，使其在高频应用领域有更明显的优势。
本发明提供的低导通电阻槽栅型MOSFET器件可用以下方法制备得到，主要工艺步骤为：
1、单晶硅准备。采用N型重掺杂单晶硅作为N+衬底2，晶向为<100>。
2、外延生长。采用气相外延VPE等方法生长一定厚度和掺杂浓度的外延N-漂移区3。
3、深槽刻蚀，形成沟槽14。沟槽14延伸至靠近N-漂移区3底部，如图2。
4、淀积介质层和具有负电性的材料。在沟槽14中通过化学气相淀积CVD等方法形成一定厚度的介质层10，如SiO2；然后在该介质层10注入O-或其他具有负电性的材料以提供负电荷11，如图3。
5、利用各向同性湿法刻蚀，刻蚀掉沟槽14上部的介质层和负电性材料，并在顶部淀积起隔离作用的隔离介质层9，如图4。
6、制备栅结构。热生长栅氧化层8，淀积多晶硅栅电极7。
7、P型杂质注入与推阱，形成P型基区4。
8、N型重掺杂注入，形成N+重掺杂源区5。
9、P型重掺杂注入，形成P+接触区6，如图5。
9、正面源极金属化。在整个器件表面溅射一层金属铝，形成金属化源极13。
10、背面减薄、金属化，形成漏极1。
Claims (3)
1.一种槽栅MOSFET器件，包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N-漂移区(3)、P型体区(4)和金属化源极(13)；所述P型体区(4)上层具有N+重掺杂源区(5)和P+接触区(6)，所述N+重掺杂源区(5)位于P+接触区(6)之间；其特征在于，还包括沟槽(14)，所述沟槽(14)从N+重掺杂源区(5)上表面中部，垂直向下依次贯穿N+重掺杂源区(5)和P型体区(4)延伸入N-漂移区(3)中；所述沟槽(14)的下部中填充有厚绝缘介质层(10)，沟槽(14)的上部中填充有栅氧化层(8)，所述厚绝缘介质层(10)与栅氧化层(8)之间通过隔离介质层(9)隔离；所述厚绝缘介质层(10)中具有负电荷区(11)，所述栅氧化层(8)中具有栅电极(7)；所述栅电极(7)的上表面及部分N+重掺杂源区(5)的上表面通过隔离介质(12)与金属化源极(13)隔离；P+接触区(6)的上表面与部分N+重掺杂源区(5)的上表面与金属化源极(13)接触。
2.根据权利要求1所述的一种槽栅MOSFET器件，所述栅电极(7)为多晶硅，所述绝缘介质层(9)为二氧化硅。
3.根据权利要求1所述的一种槽栅MOSFET器件，所述负电荷区(11)为氧离子区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160907 |
|
| RJ01 | Rejection of invention patent application after publication |