JP5101091B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置の製造方法に係る発明であり、特に、下地層において、一方の溝パターンと他方の溝パターンとを、当該一方の溝パターンの一端部と当該他方の溝パターンの一端部とが下地層を介して突き合わさるように形成することができる、半導体装置の製造方法に関する。

従来、下地層において、一方の溝パターンと他方の溝パターンとを、当該一方の溝パターンの一端部と当該他方の溝パターンの一端部とが下地層を介して突き合わさるように形成する場合には、以下の手順が採用されていた。

はじめに、下地層上にハードマスク層、レジストを当該順に形成する。次に、周知のリソグラフィ技術を利用して、レジストに二つの溝を形成する。より具体的には、当該溝の端部同士が所定の距離だけ隔てて突き合わさるように、二つの溝をレジストに形成する（以後「突合せ状態で二つの溝（または二つの溝パターン）を形成する」と称する）。

次に、上記パターン形成後のレジストをマスクとして用いて、ハードマスク層をエッチングする。エッチング後には、レジストはアッシングにより除去される。その後、当該エッチング後のハードマスク層をマスクとして用いて、下地層をエッチングする。以上により、下地層には、突合せ状態で二つの溝パターンが形成される。ここで、当該溝パターンの端部同士は、下地層から成る突合せ部を介して隔てられている。

しかし、上記従来方法を採用した場合には、周知のリソグラフィ技術を利用してレジストに突合せ状態で二つの溝を形成する際に、当該溝の端部同士を隔てるレジスト（レジストの突合せ部）において後退が生じてしまう。なお、本明細書内において「突合せ部の後退」とは、溝（または溝パターン）を離隔する方向（突合せ方向）において、レジストの突合せ部の幅が設計時のものよりも拡がってしまうことである。

このように、レジストの突合せ部の後退が生じるのは、次の理由による。つまり、レジストに上記突合せパターンと溝パターンとを形成するためのマスクを用いて、上記リソグラフィ技術を施す。すると、当該突合せ部付近においてコントラストが低下する。つまり、レジストの突合せ部形成領域付近において、本来露光されない領域が露光される。このため、上記の通りレジストの突合せ部の後退が生じる。

当該突合せ部が後退したレジストをマスクとして使用してハードマスク層をエッチングし、当該エッチングのハードマスク層を用いて下地層をエッチングしたとする。当該工程により、下地層において突合せ状態で二つの溝パターンが形成される。しかし、当該溝パターンの端部同士を離隔する下地層の当該離隔方向の幅（つまり突合せ部の突合せ方向の幅）は、設計段階のものよりも拡がる。

このように、下地層の突合せ部の幅が拡がった場合において各溝パターン内に配線を形成すると、次のような問題も生じ得る。つまり、一方の配線と、下地層より下層に形成されるコンタクトプラグとの間において、接触不良が発生する可能性がある。つまり、一方配線の下面とコンタクトプラグの上面との接触面積が、設計時のものよりも小さくなる可能性がある。

そこで、本発明は、下地層等において突合せ部の後退が生じること無く、下地層に突合せ状態で二つの溝パターンを形成することができる、半導体装置の製造方法を提供することを目的とする。

上記の目的を達成するために、本発明の一実施例によれば、３層のハードマスク層を下地層上に堆積する。そして、第３のハードマスク層に第１の溝を形成する。さらに、第１の溝の底部から露出している第２のハードマスク層を孤立状パターン状にパターン化する。そして、第２，３のハードマスク層に転写された各パターンを、第１のハードマスク層に転写する。そして、当該第１のハードマスク層を用いて、下地層に突合せ状態で二つの溝パターンを形成する。ここで、第１のハードマスク層および第３のハードマスク層は、Ｐ−ＴＥＯＳであり、第２のハードマスク層は、ＳｉＣＮまたはＰ−ＳｉＮである。

第２，３のハードマスクをパターン化するための前段階で、各レジストに周知のリソグラフィ技術を施したとしても、各レジストには突合せパターン（突合せ部）は形成されない。つまり、各レジストには、第１の溝と溝内孤立状パターンを形成するためのパターンとが各々個別に形成されるだけである。よって、従来問題となっていたレジストにおける突合せ部の後退という問題も生じない。したがって、結果として下地層に形成される突合せ部においても後退も生じることはない。

本発明は、平面図である図１に示すように、下地層Ｂ１に、一方の溝パターン４ａと他方の溝パターン４ａとを、当該一方の溝パターン４ａの一端部と当該他方の溝パターン４ａの一端部とが所定幅の下地層（突合せ部４ｓ）を介して突き合わさるように形成する、下地層Ｂ１における溝パターン形成方法に関するものである。つまり、下地層Ｂ１に、突合せ状態で二つの溝パターン４ａを形成する溝パターン形成を伴う半導体装置の製造方法に係わるものである。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
本実施の形態に係わる下地層Ｂ１における溝パターン形成方法を、その工程断面図を用いて具体的に説明する。なお、以下に示す工程断面図は、図１のＡ−Ａ断面に関する図である。

はじめに、図２を参照して、半導体基板等の基板（図示せず）上に、層間絶縁膜１を形成する。ここで、層間絶縁膜１内の所定の位置には、コンタクトプラグ２や図示しない配線が形成されている。また、層間絶縁膜１は、たとえばＴＥＯＳである。次に、層間絶縁膜１上に、ライナー膜３を形成する。ここで、ライナー膜３は、後述する層間絶縁膜４のエッチング処理の際に、エッチングストッパーとして機能することができる。また、ライナー膜３は、たとえばＳｉＣＮである。次に、ライナー膜３上に、層間絶縁膜４を形成する。ここで、層間絶縁膜４は、たとえばＳｉＯＣである。

当該工程までを実施することにより、図１の構成が作成される。なお、図１では、層間絶縁膜１より下層の構成は、図示を省略している。つまり、層間絶縁膜１の所定の位置より上の部分の構成だけを図１において図示している。また、本実施の形態では、ライナー膜３および層間絶縁膜４が下地層Ｂ１である。本発明では、下地層Ｂ１とは、後述する溝パターン４ａ（配設溝）が形成される層のことである。

次に、図３に示すように、層間絶縁膜４上に、第１のハードマスク層５、第２のハードマスク層６、および第３のハードマスク層７を、当該順に堆積する。ここで、第２のハードマスク層６は、第３のハードマスク層７のエッチング処理の際に、エッチングストッパーとして機能することもできる。ここで、第１のハードマスク層５および第３のハードマスク層７は、たとえばＰ−ＴＥＯＳである。また、第２のハードマスク層６は、ＳｉＣＮやＰ−ＳｉＮである。

次に、図４を参照して、第３のハードマスク層７上に、下層レジスト８、中間層９、および上層レジスト１０を、当該順に形成（塗布）する。ここで、中間層９は、上層レジスト１０のリソグラフィ工程の際の反射防止膜、および下層レジスト７のエッチング処理の際のマスクとして機能する。

次に、上層レジスト１０に対して周知のリソグラフィ技術を施す。これにより、図４に示すように、上層レジスト１０に単一の溝（第２の溝と把握できる）１０ａを形成する。なお、図５は、図４を上方向から見た場合の平面図である。

ここで、当該溝１０ａは、第３のハードマスク層７に対して、後述する溝（第１の溝と把握できる）７ａを形成するためのパターンである。図５から分かるように、上層レジスト１０には単一の溝１０ａだけが形成されており、後述する溝パターン４ａの端部同士を離隔するための突合せ部３ｓ，４ｓに相当パターンは形成されていない。

このように、当該リソグラフィ工程では、後述する溝パターン４ａ間に存する突合せ部３ｓ，４ｓを形成するためのパターンは、上層レジスト１０には形成されない。したがって、従来技術で説明したレジストの突合せ部における後退の問題は、当然に、溝１０ａを形成するための上記リソグラフィ工程においては生じない。

所定のパターン１０ａの形成後、上層レジスト１０をマスクとして用いて、中間層９をエッチングする。さらに、残存している上層レジスト１０および中間層９をマスクとして用いて、下層レジスト８をエッチングする。これにより、図６に示すように、上層レジスト１０に形成された溝１０ａが、中間層９および下層レジスト８に転写される。つまり、中間層９および下層レジスト８において、溝８ａが形成される（図６）。

ここで、上層レジスト１０および下層レジスト８は、共に有機膜（いわゆるレジスト）である。したがって、上述した下層レジスト８のエッチング処理の際に、上層レジスト１０は消失する。

次に、中間層９および下層レジスト８をマスクとして用いて、第３のハードマスク層７をエッチングする。つまり、溝８ａを第３のハードマスク層７に転写する。ここで、当該エッチング処理の際に中間層９は消失する。その後、アッシング処理により、下層レジスト８を除去する。以上により、図７に示すように、第３のハードマスク層７に、単一の溝（第１の溝であると把握できる）７ａが形成される。

ここで、上記までの工程から分かるように、溝７ａは、上層レジスト１０に形成された溝１０ａが転写されたものである。したがって、溝７ａには、後述する溝パターン４ａの端部同士を離隔する突合せ部が、当然に形成されていない。

次に、図８を参照して、溝７ａを充填するように、第２のハードマスク層６および第３のハードマスク層７上に、下層レジスト１５、中間層１６、および上層レジスト１７を、当該順に形成（塗布）する。ここで、中間層１６は、上層レジスト１７のリソグラフィ工程の際の反射防止膜、および下層レジスト１５のエッチング処理の際のマスクとして機能する。

次に、上層レジスト１７に対して周知のリソグラフィ技術を施す。これにより、図８に示すように、第２のハードマスクを後述する溝内孤立状にパターンをするために、パターン化された上層レジスト１７を形成する。なお、図９は、図８を上方向から見た場合の平面図である。

図９に示すように、中間層１６上において、当該パターン化された上層レジスト１７が残存している。ここで、中間層１６より下層に溝７ａは形成されているので、図９において溝７ａの輪郭は点線で示している。また、図９から分かるように、平面視において、上層レジスト１７は、溝７ａの形成領域内において孤立して存在している（換言すれば、溝７ａを分断するように形成されている）。

ここで、当該上層レジスト１７は、第１，２のハードマスク層５，６および下地層Ｂ１に対して、後述する突合せ部（後述する溝６ａ同士を離隔する部分６ｓおよび、後述する溝パターン４ａ同士を離隔する部分３ｓ，４ｓ）を形成するためのパターンである。つまり、パターン化された上層レジスト１７は、第３のハードマスク層７より下層において、溝７ａを二つの溝に分断するためのパターンであると把握できる。

図８，９に示すように、溝突合せ方向においては、上層レジスト１７は単なる孤立状パターンである。つまり、上層レジスト１７は、一方の溝パターンと他方の溝パターンと、これらの溝パターンの端部同士を離隔する突合せパターンとの構成とはなっていない。換言すれば、上記リソグラフィ工程で形成される孤立状パターンの上層レジスト１７は、突合せパターンではない。

ここで、従来技術で説明したレジストの「後退」の問題は、リソグラフィ工程により、レジストに突合せパターンを形成する場合に生じる（コントラストの低下により、本来露光されない領域が露光されるからである）。つまり、リソグラフィ工程により、レジストに突合せ状態で二つの溝を形成する場合に生じる。

ところで、図８，９を用いて説明したリソグラフィ工程では、上述の通りパターン後の上層レジスト１７は突合せパターンではなく、突合せ方向において孤立したパターンである。したがって、このような形状にパターン化された上層レジスト１７を形成する当該リソグラフィ工程では、上記したレジストの後退が発生しない。

上層レジスト１７のパターン化後、当該上層レジスト１７をマスクとして用いて、中間層１６をエッチングする。さらに、残存している上層レジスト１７および中間層１６をマスクとして用いて、下層レジスト１５をエッチングする。これにより、図１０に示すように、パターン化された上層レジスト１７が、中間層１６および下層レジスト１５に転写される。つまり、中間層１５および下層レジスト１６は、溝７ａ内において、当該溝７ａを二つの溝に分断するような形状に形成される（図１０）。

ここで、上層レジスト１７および下層レジスト１５は、共に有機膜（いわゆるレジスト）である。したがって、上述した下層レジスト１５のエッチング処理の際に、上層レジスト１７は消失する。

次に、中間層１６および下層レジスト１５をマスクとして用いて、第２のハードマスク層６をエッチングする。ここで、当該エッチング処理の際に中間層１６は消失する。その後、アッシング処理により、下層レジスト１５を除去する。このように、溝７ａ内において、当該溝７ａの底部から露出する第２のハードマスク６を溝内孤立パターン状にパターン化する。つまり、上述した溝７ａが、第２のハードマスク層６において二つの溝６ａに分断される。ここで、「溝内孤立」とは、平面視において、少なくとも溝７ａ内に関して孤立していることを言う。

第２のハードマスク６は、一方の溝６ａと他方の溝６ａと、これらの溝６ａを離隔する突合せ部６ｓとを備える形状にパターン化される。ここで、図８，９を用いて説明したリソグラフィ工程おいて、上層レジスト１７の後退が生じない。したがって、第２のハードマスク６の突合せ部６ｓは、当該後退が生じなかったパターン化された上層レジスト１７が転写される。

次に、第３のハードマスク７および第２のハードマスク６をマスクとして用いて、第１のハードマスク５をエッチングする。これにより、第１のハードマスク層５には、二つの溝６ａと突合せ部６ｓとが転写される。つまり、図１２に示すように、第１のハードマスク層５には、二つの溝５ａと当該溝５ａを離隔する突合せ部５ｓとが形成される。

なお、第１のハードマスク層５と第３のハードマスク層７とは、同一材質により構成されている。したがって、当該第１のハードマスク層５のエッチング処理の際に、第３のハードマスク層７は消失する。

次に、第２のハードマスク層６および第１のハードマスク層５をマスクとして用いて、下地層Ｂ１（層間絶縁膜４およびライナー膜３）をエッチングする。これにより、下地層Ｂ１には、二つの溝６ａが転写される。つまり、図１３に示すように、下地層Ｂ１には、二つの溝パターン４ａと当該溝パターン４ａを離隔する突合せ部４ｓ，３ｓとが形成される。つまり、下地層Ｂ１には、突合せ状態で二つの溝パターン４ａが形成される。ここで、当然突合せ部３ｓ，４ｓは下地層Ｂ１から成る。なお、下地層のエッチング処理の際に、第２のハードマスク層６は消失する。

ここで、図８，９を用いて説明したリソグラフィ工程おいて、上層レジスト１７の後退が生じない。したがって、下地層Ｂ１の突合せ部３ｓ，４ｓは、当該後退が生じなかった孤立状パターンの上層レジスト１７が転写されることになる。

上記二つの溝パターン４ａに銅等の導電体を埋め込み、化学機械研磨により平坦化を行う。このとき、第１のハードマスク層５は除去される。そして、上記二つの溝パターン４ａに銅等の導電体を埋め込む。これにより、図１４に示すように、ダマシン構造の配線２０が二つ配設される。ここで、一方の配線２０と他方配線２０とは、突合せ部４ｓ，３ｓにより離隔されている。

以上のように、本実施の形態に係わる下地層Ｂ１における溝パターン形成方法では、溝パターン４ａを合成した輪郭の溝（第１の溝と把握できる）７ａを形成するための一回目のリソグラフィ工程を実施する。その後に、溝内孤立状パターンを形成するための二回目のリソグラフィ工程を施している。

ここで、当該溝内孤立状パターンは、溝７ａを突合せ状態で二つの溝６ａに分断するためのパターンである。つまり、当該２回のリソグラフィ工程を経ることにより、結果として第１のハードマスク層５に、溝５ａと当該溝５ａの端部同士を離隔する突合せ部５ｓとを形成している。つまり、第１のハードマスクに層５に、突合せ状態で二つの溝５ａを形成している。

このように、両リソグラフィ工程は、共にレジストに突合せパターンを形成するための工程でない（何たる溝１０ａと少なくとも突合せ方向に孤立しているパターン１７を形成する工程である）。したがって、当該両リソグラフィ工程により、従来技術で説明したようなレジストの後退が生じることを防止できる。また、後退が生じていないレジストパターンが、より下層において転写される。よって、結果として二つの溝パターン４ａの端部同士間に存在する突合せ部４ｓにおいても後退は生じない。

また、後退が発生しないレジストパターンが下地層Ｂ１に転写されるので、配線２０とコンタクトビア２との接触不良も防止できる。つまり、従来技術の場合には、以下の手順により、下地層に溝パターンが形成されていたので、配線とコンタクトパターンとの接触不良が生じることもあった。

従来では、下地層１００上に、ハードマスク層１０１、レジスト１０２を当該順に形成した後、リソグラフィ工程を実施する。ここで、図１５に示すように、当該リソグラフィ工程は、レジスト１０２に、二つの溝１０２ａと、当該溝１０２ａの端部同士を離隔する突合せパターン１０２ｓとを形成するために実施される。

当該リソグラフィ工程は、突合せ状態で二つの溝１０２ａを形成するためのものである。したがって、上記の通りコントラストの低下に起因して、レジスト１０２ｓの後退が生じる。つまり、本来露光されない領域が露光されるので、現像後の突合せパターン１０２ｓの図面左右方向の幅（突合せ方向の幅）は、設計時のものよりも拡がる。

当該レジスト１０２を用いて、ハードマスク層１０１および下地層１００をエッチングする。すると、図１６に示すように下地層１００に、溝パターン１００ａと、当該溝パターン１００ａの端部同士を離隔する突合せ部１００ｓとが形成される。ここで、リソグラフィ工程においてレジスト１０２ｓに後退が生じているので、下地層１００の突合せ部１００ｓにも後退が生じる。つまり、当該突合せ部１００ｓの図面左右方向の幅（突合せ方向の幅）は、設計時のものよりも拡がる。

当該状態において、ハードマスク１０１除去後、溝パターン１００ａに導電体を充填する。すると、図１７に示すように、下地層１００に二つの配線１０５が形成される。ここで、突合せ部１００ｓの幅が設計時の幅よりも拡がっている。したがって、一方の配線１０５Ａ下面とコンタクトプラグ１１０の上面との間の接触面積が、設計時のものよりも減少する。

つまり、上述したように、従来の方法（１回のリソグラフィ工程により、レジスト１０２に、溝１０２ａと溝１０２ａの端部同士を離隔する突合せパターン１０２ｓとを作成する方法）では、配線１０５Ａとコンタクトプラグ１１０との間で接触不良が生じる可能性が高くなる。

これに対して、本実施の形態に係わる方法を施した場合には、上述の通り、下地層Ｂ１において突合せ部３ｓ，４ｓの後退は生じない。したがって、図１４に示すように、一方の配線２０Ａ下面とコンタクトプラグ２の上面との間の接触面積が、設計時のものと同等である。つまり、上述したように、本実施の方法を施した場合には、配線２０Ａとコンタクトプラグ２との間で接触不良が生じることを抑制できる。

なお、図４，５を用いて説明した一回目のリソグラフィ工程、および図８，９を用いて説明した二回目のリソグラフィ工程では、共に上層レジスト１０，１７、中間層９，１６、および下層レジスト８，１５を用いた３層レジスト法であった。しかし、いずれのリソグラフィ工程においても、単層のレジストまたはＣＶＤ法により形成される膜を用いた単層レジストパターン形成方法でも良い。

しかし、上記の通り３層レジスト法を採用することにより、以下に示す効果を有する。つまり、レジストに形成される溝パターンが狭ピッチになると、レジストを薄膜化しないとリソグラフィ工程が正常に実行できない。しかし、そのような薄膜レジストでは、たとえばより下層に存在するハードマスクのエッチングマスクとして正常に機能しない。

そこで、３層レジスト法を採用し、薄い上層レジスト１０をマスクとして、厚い下層レジスト８をエッチングするようにする。これにより、当該下層レジストより下層に存する第３のハードマスク７のエッチング処理の際に、当該厚い下層レジスト８をエッチングマスクとして正常に機能させることができる。

なお、本実施の形態では、後退の無い突合せパターンの形成の観点から、層５，６，７は、レジストマスクでなく、全てハードマスク層である。

本発明に係わる下地層に、突合せ状態で二つの溝パターンが形成された様子を示す平面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 製造途中の構造体を上面から見た平面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 製造途中の構造体を上面から見た平面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 本発明に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 従来の方法に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 従来の方法に係わる下地層における溝パターン形成方法を説明するための工程断面図である。 従来の方法に係わる下地層における溝パターン形成方法を説明するための工程断面図である。

符号の説明

１，４ 層間絶縁膜、２ コンタクトプラグ、３ ライナー膜、５ 第１のハードマスク層、６ 第２のハードマスク層、７ 第３のハードマスク層、８，１５ 下層レジスト、９，１６ 中間層、１０，１７ 上層レジスト、２０ 配線、５ａ，６ａ，７ａ，８ａ，１０ａ 溝、３ｓ，４ｓ，５ｓ，６ｓ 突合せ部、４ａ 溝パターン。

Claims (3)

1. 下地層において、一方の溝パターンと他方の溝パターンとを、前記一方の溝パターンの一端部と前記他方の溝パターンの一端部とが所定幅の前記下地層を介して突き合わさるように形成する、半導体装置の製造方法において、
   （Ａ）前記下地層上に、第１のハードマスク層、第２のハードマスク層、および第３のハードマスク層を、当該順に堆積する工程と、
   （Ｂ）前記第３のハードマスク層に第１の溝を形成する工程と、
   （Ｃ）前記第１の溝内において、前記第１の溝の底部から露出する前記第２のハードマスクを前記第１の溝を２つに分割するような２つの溝パターンにパターン化する工程と、
   （Ｄ）前記工程（Ｃ）の後に、前記第２ハードマスク層および前記３のハードマスク層をマスクとして用いて、前記第１のハードマスク層を除去する工程と、
   （Ｅ）前記工程（Ｄ）の後に、前記第１のハードマスク層をマスクとして用いて前記下地層を除去することにより、前記下地層に、前記一方の溝パターンと前記他方の溝パターンとを形成する工程とを、備えており、
   前記第１のハードマスク層および前記第３のハードマスク層は、
   Ｐ−ＴＥＯＳであり、
   前記第２のハードマスク層は、
   ＳｉＣＮまたはＰ−ＳｉＮである、
   ことを特徴とする半導体装置の製造方法。
2. 前記工程（Ｂ）は、
   （Ｂ−１）前記第３のハードマスク層上にレジストを形成する工程と、
   （Ｂ−２）前記レジストに対してリソグラフィ技術を施すことにより、レジストに第２の溝を形成する工程と、
   （Ｂ−３）前記工程（Ｂ−２）の後に、前記レジストをマスクとして使用して前記第３のハードマスク層を除去することにより、前記第３のハードマスク層に前記第１の溝を形成する工程とを、備えている、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記工程（Ｃ）は、
   （Ｃ−１）前記第１の溝を充填するように、前記第３のハードマスク層上にレジストを形成する工程と、
   （Ｃ−２）前記レジストに対してリソグラフィ技術を施すことにより、平面視における前記第１の溝の形成位置において残存するように、前記レジストをパターン化する工程と、
   （Ｃ−３）前記工程（Ｃ−２）の後に、前記レジストをマスクとして使用して前記第２のハードマスク層を除去することにより、前記第１の溝の底部から露出する前記第２のハードマスクを前記第１の溝を２つに分割するような前記２つの溝パターンにパターン化する工程とを、備えている、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。

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