JP4875115B2 - 半導体素子及び半導体装置 - Google Patents

Description

本発明は半導体素子及び半導体装置に関する。

従来のＭＯＳ半導体素子は、主にシリコンよりなる半導体基板上に形成されたソース・ドレイン領域と、ソース・ドレイン領域間のチャネル領域の上にゲート絶縁膜を介して設けられたゲート電極から構成されている。ゲート絶縁膜を介したゲート電極とチャネル領域間の容量結合に依り、チャネル領域の電位を制御する事でチャネル領域を流れる電流を制御している。そして素子の性能向上を図る為に素子の微細化が進められていた。

しかし、半導体内を動く電子ないしホールの移動度が必ずしも十分に高いとは言えず、所望の電流駆動力が得られないと言う問題が在った。この対策としてチャネル領域にシリコン以外の半導体を用いる事に依り高い移動度を得て、その結果として高い電流駆動力を実現すると言う方法が検討されている。

また、半導体材料に歪みを印加する事で半導体中のバンド構造を変調する事に依り、高い移動度を得て、その結果として高い電流駆動力を実現すると言う方法が検討されている。そして電流が主にホールに依り担われるp型半導体素子に於いては、ゲルマニウムないしシリコンとゲルマニウムとの混晶を用い、（１１０）面ないしそれと結晶学的に等価な面方位を持つ面上に素子を形成し、且つ［１１０］方向ないしそれと結晶学的に等価な方向にチャネルを形成し、且つチャネルの長さ方向に圧縮歪みを印加する事に依り、高い移動度が得られる事が知られている（例えば非特許文献１参照）。

素子の形成される半導体に圧縮歪みを印加する事は、その半導体よりも格子定数の小さい半導体上に、例えばエピタキシャル成長に依り、素子の形成される半導体層を設ける事に依り容易に可能である。この様な、より小さな格子定数を持つ半導体の上に、より大きな格子定数を持つ半導体を、エピタキシャル成長させる場合の両者の組み合わせとしては、例えば次のようなものがある。即ち、シリコンに対するゲルマニウムの組成比がｘ／（１−ｘ）で表される混晶（ｘは０≦ｘ＜１を満たす）の上にゲルマニウムに対するシリコンの組成比が（１−ｙ）／ｙで表される混晶（ｙはｘ＜ｙ≦１を満たす）をエピタキシャル成長させる組み合わせを取る事ができる。ここでシリコンとゲルマニウムとの格子定数は各々０．５４３ｎｍと０．５６５ｎｍとであり、混晶の格子定数はシリコンとゲルマニウムとの組成比に応じて両者の格子定数を線形内挿する事で得られる事が知られている。

特に上記のｘがゼロである場合、すなわち下地が純粋なシリコンである場合は、従来の半導体素子に広く用いられていたところのシリコン基板を用いる事ができるので、形成が特に容易であると言う利点が在る。

なお、純粋なシリコンないし純粋なゲルマニウムは通常は混晶とは言わないが、本明細書に於いては、それらはゲルマニウムないしシリコンの組成比がゼロになった特殊な場合と考えて、純粋なシリコンないし純粋なゲルマニウムをも含めて混晶と呼ぶ事にする。

T. Irisawa, et al., "High Performance Multi-Gate pMOSFETs using Uniaxially-Strained SGOI Channels," in Tech. Dig. of International Electron Device Meeting 2005 pp.727-730

上記の様に、p型半導体素子に於いてはチャネルにゲルマニウムを用い、且つチャネルの長さ方向に圧縮歪みを印加する事で、高い移動度が得られる事が知られているが、ｎ型半導体素子に於いては、高い移動度の得られる歪みの印加方法は判っていない。それ故、ｎ型半導体素子に於いては、高い電流駆動力を実現する事は難しく、特に相補型半導体素子の構築が難しいと言う問題が在った。

本発明は、上記問題を解決するために成されたもので、その目的は、ｎ型半導体素子においてもチャネルに圧縮歪みを印加する事で高い移動度を得て、高い電流駆動力を持つｎ型半導体素子を提供し、またp型半導体素子に加えてｎ型半導体素子にも圧縮歪みを印加する事で、ｎ型とｐ型との何れの半導体素子に於いても高い電流駆動力の得られる、高速動作の可能な高性能の相補型半導体装置を提供する事に在る。

上記の課題を解決するために、本発明の半導体素子は、第１の主面を有し、ＩＩＩ族の不純物を含み、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される、ないしはそれと結晶学的に等価な第１の面方位のみを前記第１の主面に有する、シリコンとゲルマニウムとの混晶層と、前記第１の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記ゲート電極を挟む様に形成され、Ｖ族の不純物を含む半導体よりなるソース・ドレイン領域と、前記第１の面方位を有する第２の主面を備えたシリコンとゲルマニウムとの混晶体とを有し、前記混晶層は前記混晶体の前記第２の主面にエピタキシャル成長により形成され、面内方向に圧縮歪みが印加され、前記混晶層は、前記第１の主面を複数個備え、前記ゲート絶縁膜が、隣り合う前記第１の主面の間の前記混晶体の何れかの部分の上に延在して形成されており、前記何れかの部分の、少なくとも一箇所に於ける前記ゲート絶縁膜の酸化膜換算膜厚が、前記第１の主面上の、少なくとも一箇所に於ける前記ゲート絶縁膜の酸化膜換算膜厚よりも厚く、前記混晶体は、（１００）面ないしそれと結晶学的に等価な第２の面方位を有する第３の主面を備える第１の部分と、前記第３の主面上にエピタキシャル成長され前記第２の主面を備える第２の部分とを有することを特徴とする。

また、本発明の半導体装置は、第１の主面を有し、ＩＩＩ族の不純物を含み、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される、ないしはそれと結晶学的に等価な第１の面方位のみを前記第１の主面に有する、シリコンとゲルマニウムとの第１の混晶層と、前記第１の主面上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極と、前記第１の混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記第１のゲート電極を挟む様に形成され、Ｖ族の不純物を含む第１のソース・ドレイン領域とを有し、前記第１の混晶層は、前記第１の主面の面内方向に圧縮歪みが印加されている第１の半導体素子と、Ｖ族の不純物を含み、シリコンとゲルマニウムとの（１１０）面ないしそれと結晶学的に等価な第２の面方位を持つ第２の主面を有する、シリコンとゲルマニウムとの第２の混晶層と、前記第２の主面上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２のゲート電極と、前記第２の混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記第２のゲート電極を挟む様に形成され、ＩＩＩ族の不純物を含む第２のソース・ドレイン領域と、を有し、前記第２の混晶層は、前記第２の主面の面内方向に圧縮歪みを有する第２の半導体素子とを含むことを特徴とする。

なお、本明細書においてはチャネルの形成されている面において、最も広い面積を持つ面方位を有する面を主面と呼ぶ。

本発明の実施態様に依れば、ｎ型半導体素子に於いてチャネルに圧縮歪みを印加する事で高い移動度を得て、高駆動力のｎ型半導体素子を実現する。

第１実施形態の半導体素子の構造を説明する為の平面図 電子の移動度の、二軸性等方圧縮歪みを印加した面の方向に対する依存性を示す特性図 第１実施形態の半導体素子の製造工程を説明する為の断面図 図３に続く工程での断面図 図４に続く工程での断面図 本発明の第２実施形態の半導体素子の構造を説明する為の斜視図 第２実施形態の半導体素子の製造工程を説明する為の断面図 図７に続く工程での断面図 図８に続く工程での断面図 図９に続く工程での断面図 図１０に続く工程での断面図 第３実施形態の半導体素子の構造を説明する為の斜視図 第３実施形態の半導体素子の製造工程を説明する為の断面図 図１３に続く工程での断面図 図１４に続く工程での断面図 図１５に続く工程での断面図 第４実施形態の半導体装置の構造を説明する為の斜視図 第４実施形態の半導体装置の製造工程を説明する為の断面図 図１８に続く工程での断面図 図１９に続く工程での断面図 図２０に続く工程での断面図 図２１に続く工程での断面図 図２２に続く工程での断面図 図２３に続く工程での断面図 図２４に続く工程での断面図 図２５に続く工程での断面図 図２６に続く工程での断面図 第５実施形態の半導体装置の構造を説明する為の斜視図 第５実施形態の半導体素子の製造工程を説明する為の断面図 図２９に続く工程での断面図 図３０に続く工程での断面図 図３１に続く工程での断面図 第６実施形態の半導体装置の構造を説明する為の断面図 第６実施形態の半導体装置の製造工程を説明する為の断面図 図３４に続く工程での断面図 図３５に続く工程での断面図 図３６に続く工程での断面図 図３７に続く工程での断面図 第７実施形態の半導体装置の構造を説明する為の断面図 第７実施形態の半導体装置の製造工程を説明する為の断面図 図４０に続く工程の断面図 図４１に続く工程の断面図

以下、図面を参照しつつ本発明の実施形態を詳細に説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。従って、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれることに注意が必要である。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。

（第１実施形態）
図１は、第１の実施形態に係る半導体素子の摸式的な平面図である。なお、層間絶縁膜、配線金属等は図示が省略されている。この半導体素子は、シリコンとゲルマニウムとの混晶の、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される面、ないしはそれと結晶学的に等価な面方位を持つ面上に形成されている。

図１において１は素子領域であり、その上に図示されていないゲート絶縁膜を介してゲート電極２が形成されている。素子領域１にゲート電極２を挟む様に、ソース・ドレイン領域３が形成されている。ゲート電極２を挟んでソース・ドレイン領域を結ぶ方向が、［１１０］方向ないしそれと結晶学的に等価な方向になる様に配置されている。

また、ソース・ドレイン領域３をも含む素子領域１は、例えば酸化シリコン等からなる素子分離領域４に依り囲まれており、面内方向に圧縮歪みが印加されている。ここである特定の面内方向に圧縮歪みが印加されているとは次の事を言う。その特定の面内にｘ軸とｙ軸とを取り、その特定の面に垂直にｚ軸を取る。一般に歪みは二階のテンソルで表されるが、歪みのｘｘ成分とｘｙ成分とｙｙ成分とを、ｘｙ面内で定義された二階のテンソルの様に考えた場合に、そのテンソルが対角化される様にｘ軸とｙ軸とを選ぶ。この様に選んだｘ軸、ｙ軸、ｚ軸の下で、テンソルのｘｘ成分ないしｙｙ成分が負である事を、その特定の面内に圧縮歪みが印加されている、と言う事を本明細書中では意味する。この様に圧縮歪みが印加されていると、高い電子の移動度が得られる事が今回の検討に依り新たに判明した。これを以下に説明する。

ゲルマニウムに対して二軸性の等方圧縮歪みを印加した場合の、電子の移動度の振る舞いを計算に依り検討した。本検討においては、ゲルマニウムの伝導帯の極小点に対する歪みの影響を、歪みポテンシャルを用いて扱うことで、各極小点のエネルギーの変動を求めた。このようにして求めたエネルぎー値により、各極小点の電子の占有率を求め、移動度への各極小点の寄与の加重平均を計算することで、電子の移動度を求めた。その結果を図２に示す。

ここで、二軸性の等方圧縮歪みとは、特定の面内に於いて上に記したｘｘ成分とｙｙ成分との等しい圧縮歪みを意味する。なお、歪みを印加すると、特定の面内での電子の移動度は、その面内での移動方向に依存する。ここでは、その面内での最も大きな移動度の値を示してある。面の方向は図２の内挿図に示した様に、その面の法線の方位角φと天頂角θとで指定する。

図２に於いてφはパラメーターとして５°間隔で変化させ、その面内方向の電子の移動度のθに対する依存性を示してある。なお、ここではφは０^ｏから４５^ｏまで、θは０^ｏから５４．７^ｏまで、各々変化させてあるが、結晶の対称性より考えると、すべての面方位ないしはそれと結晶学的に等価な面がこの範囲に含まれている。なお、歪みの印加されていないゲルマニウム中の電子の移動度は等方的であり、その値は約３９００ｃｍ²／Ｖ／ｓである（例えば、”Physics of Group IV Elements and III-V Compounds,” edited by O. Madelung, Springer-Verlag Berlin, Heidelberg, New York, 1987参照）。

図２に於いては、縦軸は電子の移動度を歪みの印加されていないゲルマニウムに於ける値で規格化して示してある。なお、図２に於いてはシリコンの上にエピタキシャル成長させたゲルマニウムを想定して、４％の圧縮歪みが印加されているとした結果を示してある。また、この計算に於いて、ゲルマニウムの伝導帯の谷に於ける等エネルギー面の長軸方向の有効質量と短軸方向の有効質量との比は１９．４８、長軸方向の緩和時間と短軸方向の緩和時間との比は１．４の値を用いている（例えば、J. F. Schetzina, et al., ”Strain Dependence of the Minority Carrier Mobility in p-type Germanium,” in Physical Review, vol. 181 no. 3 (1969) pp.1191-1195参照）。

図２は、面の方位角φが大きいほど移動度が高い事を示している。そして方位角φが４５°の場合には、或る天頂角θの範囲に渡って移動度はほぼ一定の値となっている。これはゲルマニウムで期待される最大の移動度であり、その値は歪みの印加されていない場合の約１．４４８倍である。

ここで、上に示したゲルマニウムの伝導体の谷に於ける、長軸方向の緩和時間と短軸方向の緩和時間との比の有効数字が２桁である事に鑑みて、移動度の値を有効数字２桁で考える。移動度の値が、歪みの印加されていない場合の１．４倍以上となる範囲を求めると、１．２＜Ｎ＜１０を満たすＮを用いて、（１１Ｎ）面と表される面ないしそれと結晶学的に等価な面方位を持つ面となる。

Ｎは次のようにして求めた。先ず、図２のφ＝４５°の曲線（最も上の曲線）の縦軸の値が１．４以上となる範囲を求める、即ちφ＝４５°の曲線と縦軸の値が１．４という直線との交点の横軸座標を読むと、８．２１°＜θ＜４９．８°である。一般に（１１Ｎ）面の法線の方位角の正接（tangent）の値は、２^1/2／Ｎで与えられるので、Ｎは２^1/2を方位角の正接で割ることで求まる。それ故、求めるＮの値は１．２＜Ｎ＜１０となる。

それ故、ゲルマニウムのｎ型半導体素子を構築する場合には、この範囲の面を用い、且つ面内方向に圧縮歪みを印加すると高い移動度が得られ、その結果として高い電流駆動力を有する素子が実現される。

また、上記のゲルマニウムの伝導帯の谷に於ける、長軸方向の緩和時間と短軸方向の緩和時間との比の有効数字が２桁である事に加えて、等エネルギー面の長軸方向の有効質量と短軸方向の有効質量との比の有効数字は４桁である事にも鑑みて、移動度の値をそれらの間の有効数字３桁で考える。移動度の値が、歪みの印加されていない場合の１．４４倍以上となる範囲を求めると、１．３＜Ｎ＜６を満たすＮを用いて（１１Ｎ）面と表される面ないしそれと結晶学的に等価な面方位を持つ面となる。それ故、ゲルマニウムのｎ型半導体素子を構築する場合には、この範囲の面を用い且つ面内方向に圧縮歪みを印加すると更に高い移動度が得られ、その結果として更に高い電流駆動力を有する素子が実現されると言う更なる利点が得られる。

また、上記のゲルマニウムの伝導帯の谷に於ける、等エネルギー面の長軸方向の有効質量と短軸方向の有効質量との比の有効数字は４桁である事に鑑みて、移動度を有効数字４桁で考える。移動度の値が、５桁目を四捨五入して歪みの印加されていない場合の１．４４８倍以上となる範囲を求めると、１．６＜Ｎ＜３．７を満たすＮを用いて（１１Ｎ）面と表される面、ないしそれと結晶学的に等価な面方位を持つ面となる。それ故、ゲルマニウムのｎ型半導体素子を構築する場合には、この範囲の面を用い、且つ面内方向に圧縮歪みを印加するとより一層高い移動度が得られ、その結果としてより一層高い電流駆動力を有する素子が実現されると言うより一層の利点が得られる。

なお、図２には４％の圧縮歪みの印加された場合の結果を示したが、歪みが１．４％以上であれば、歪みの印加されていない場合の１．４倍以上の移動度が実現され、歪みが１．９％以上であれば、歪みの印加されていない場合の１．４４倍以上の移動度が実現され、歪みが３．５％以上であれば、歪みの印加されていない場合の１．４４８倍以上の移動度が実現される。それ故、歪みの値は１．４％以上である事が好ましく、１．９％以上であると更に好ましく、３．５％以上であればより一層好ましい事が判る。

なお、ここでは半導体がゲルマニウムである場合の結果のみを示したが、半導体がシリコンとゲルマニウムとの混晶である場合にもほぼ同様の結果が得られる。この結果は今回の検討に依り新たに得られた知見である。

また、上記の様に歪みが印加されていると移動度は等方的にはならないが、方位角が４５°の場合には、その面内で最大の移動度の得られる方向は、天頂角θに依らずに常に［１１０］方向ないしそれと結晶学的に等価な方向である事が判明した。この結果もまた、今回の検討に依り新たに得られた知見である。

なお、シリコンとゲルマニウムとの混晶に、２％ないし２．３％程度を超える歪みを印加すると、欠陥が生じやすくなる事が知られている（例えば、T. Tezuka, et al., ”Strain analysis in ultrathin SiGe-on-insulator layers formed from strained Si-on-insulator substrates by Ge-condensation process,” in Applied Physics Letters, vol. 90 (2007) pp.181918-1-3参照）。それ故、半導体素子を構築するシリコンとゲルマニウムとの混晶に印加する歪みは、２．３％程度以下である事が好ましく、２％程度以下であると更に好ましい。

なお、面方位を（ａｂｃ）と言う具合に表す場合には通常はa、b、cの何れも整数として表すが、面方位を指定する為にはa、b、cの比のみが本質的であるので、本明細書中では必ずしも整数ではない場合をも含めて記述している。

また（ａｂｃ）面と結晶学的に等価な面とは（ａｂｃ）面、（−ａｂｃ）面、（ａ−ｂｃ）面、（ａｂ−ｃ）面、（ａｃｂ）面、（−ａｃｂ）面、（ａ−ｃｂ）面、（ａｃ−ｂ）面、（ｂａｃ）面、（−ｂａｃ）面、（ｂ−ａｃ）面、（ｂａ−ｃ）面、（ｂｃａ）面、（−ｂｃａ）面、（ｂ−ｃａ）面、（ｂｃ−ａ）面、（ｃａｂ）面、（−ｃａｂ）面、（ｃ−ａｂ）面、（ｃａ−ｂ）面、（ｃｂａ）面、（−ｃｂａ）面、（ｃ−ｂａ）面、（ｃｂ−ａ）面、の総称である。なお、一般に（ａｂｃ）面と（−ａ−b−ｃ）面とは同一の面を表す。

また、［ａｂｃ］方向と結晶学的に等価な方向とは［ａｂｃ］方向、［−ａｂｃ］方向、［ａ−ｂｃ］方向、［ａｂ−ｃ］方向、［ａｃｂ］方向、［−ａｃｂ］方向、［ａ−ｃｂ］方向、［ａｃ−ｂ］方向、［ｂａｃ］方向、［−ｂａｃ］方向、［ｂ−ａｃ］方向、［ｂａ−ｃ］方向、［ｂｃａ］方向、［−ｂｃａ］方向、［ｂ−ｃａ］方向、［ｂｃ−ａ］方向、［ｃａｂ］方向、［−ｃａｂ］方向、［ｃ−ａｂ］方向、［ｃａ−ｂ］方向、［ｃｂａ］方向、［−ｃｂａ］方向、［ｃ−ｂａ］方向、［ｃｂ−ａ］方向、の総称である。なお一般に［ａｂｃ］方向と［−ａ−ｂ−ｃ］方向とは同一の方向を表す。

上記の１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される面の内で、比較的簡単な整数のみで表される面としては、例えば（１１２）面、（１１３）面、（１１４）面、（１１５）面、（１１６）面、（１１７）面、（１１８）面、（１１９）面、（２２３）面、（２２５）面、（２２７）面、（２２９）面、（２、２、１１）面、（２、２、１３）面、（２、２、１５）面、（２、２、１７）面、（２、２、１９）面、（３３４）面、（３３５）面、（３３７）面、（３３８）面、（３、３、１０）面、（３、３、１１）面、（３、３、１３）面、（３、３、１４）面、（３、３、１６）面、（３、３、１７）面、（３、３、１９）面、（４４５）面、（４４７）面、（４４９）面、（４、４、１１）面、（４、４、１３）面、（４、４、１５）面、（４、４、１７）面、（４、４、１９）面、（５５７）面、（５５８）面、（５５９）面、（５、５、１１）面、（５、５、１２）面、（５、５、１３）面、（５、５、１４）面、（５、５、１６）面、（５、５、１７）面、（５、５、１８）面、（５、５、１９）面、（６、６、１１）面、（６、６、１３）面、（６、６、１７）面、（６、６、１９）面、（７７９）面、（７、７、１０）面、（７、７、１１）面、（７、７、１２）面、（７、７、１３）面、（７、７、１５）面、（７、７、１６）面、（７、７、１７）面、（７、７、１８）面、（７、７、１９）面、（８、８、１１）面、（８、８、１３）面、（８、８、１５）面、（８、８、１７）面、（８、８、１９）面、（９、９、１１）面、（９、９、１３）面、（９、９、１４）面、（９、９、１６）面、（９、９、１７）面、（９、９、１９）面、等ないしそれらと結晶学的に等価な面が在る。なお（１００）面ないしそれと結晶学的に等価なシリコン上の特定の領域に選択エピタキシャル成長を行うとその領域の境界付近に、上記の面の内で特に（１１３）面ないし（５、５、１２）面ないしそれらと結晶学的に等価な面がよく現れる事が知られている（例えばS.-H Lim, et al., ”Si adatom diffusion on Si (100) surface in selective epitaxial growth of Si,” in Journal of Vacuum Science and Technology B, vol. 21 no. 6 (2003) pp.2388-2392、或いはT. Suzuki, et al., ”REM study of high index Si(5 5 12) flat surfaces,” in Surface Science, vol. 348 (1996) pp.335-343参照）
次に、本実施形態に依る半導体素子の製造方法について以下に説明する。先ず図３に示す様に、例えば（３１１）面ないしそれと結晶学的に等価な面方位のシリコン基板５の上に、例えばＳｉＨ₄ガスとＧｅＨ₄ ガスとＨＣｌガスとを用いて、例えばシリコンとゲルマニウムとの組成比が各々０．５と０．５とである様な、シリコンとゲルマニウムとの混晶（以下ではＳｉＧｅと記す）層６を、例えばエピタキシャル成長の方法を用いて形成する。

次に図４に示す様に、例えばシャロー・トレンチ法等の方法を用いる事に依り、素子分離領域４を形成する。続いて前記シリコン基板５ないしＳｉＧｅ層６中に、例えばＢ（ホウ素）イオン（図示せず）を、例えば５ｋｅＶのエネルギーで１×１０¹²／ｃｍ²注入する。

次に、図５に示すように、例えば化学的気相成長法（Chemical Vapor Deposition法、以下ではＣＶＤ法と記す）等の方法を用いる事に依り、前記素子分離領域４を含む前記ＳｉＧｅ層６全面に、例えば厚さ５ｎｍの例えば酸化ハフニウム膜７を形成する。続いて、例えばＣＶＤ法等の方法を用いる事に依り、前記酸化ハフニウム膜７全面に、例えば厚さ１０ｎｍの、例えばＷ（タングステン）膜８を形成する。続いて、例えば反応性イオンエッチング法（Reactive Ion Etching法、以下ではＲＩＥ法と記す）等の異方性エッチングを施す事に依り、前記Ｗ膜８及び前記酸化ハフニウム膜７を加工して、ゲート電極２及びゲート絶縁膜９を形成する。続いて、例えばＡｓ（砒素）イオンを例えば１０ｋｅＶのエネルギーで１×１０¹⁵／ｃｍ² 注入する事に依り、ソース・ドレイン領域３を形成する。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を経て、図１に示す本発明の半導体素子を形成する。

本実施形態に於いては、ｎ型半導体素子の場合を例に取って示したが、光蝕刻法ないしリソグラフィー工程等の方法を用いて、基板内の特定の領域にのみ不純物を導入すれば、ｎ型半導体素子に加えてｐ型半導体素子をも構築する事も可能であり、ｎ型半導体素子のみならずｐ型半導体素子をも含む半導体装置にも用いる事ができる。

また、本実施形態に於いては、バルクの半導体基板上に半導体素子を形成する場合を示したが、例えばＳＯＩ基板上に半導体素子を形成したとしても、同様の効果が得られる。半導体素子をＳＯＩ基板上に形成すると、ソース・ドレイン領域の間に在るチャネル領域中の不純物濃度を低く設定する事ができるので、移動度の更なる向上が計られると言う利点がある。一方、本実施形態の様にバルクの半導体基板上に半導体素子を形成すると、基板バイアスを印加するのが容易であると言う他の利点が在る。

また、本実施形態に於いては単一の半導体素子のみの形成工程を示したが、単一の半導体素子の他に、電界効果トランジスタやバイポーラー型トランジスタ、単一電子トランジスター等の能動素子、または抵抗体やダイオードやインダクタ、キャパシタ等の受動素子、または半導体記憶素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として半導体素子を形成する場合にも用いる事ができる。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）の一部として半導体素子を形成する場合もまた同様である。

また、本実施形態に於いては、ｎ型半導体層を形成する為の不純物としてはＡｓを、ｐ型半導体層を形成する為の不純物としてはＢを用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いる、ないしはｐ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。

また、本実施形態に於いては、ソース・ドレインへの不純物の導入は、イオン注入を用いて行ったが、イオン注入以外の、例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積する、ないしは成長させる等の方法を用いてもよい。イオン注入の方法を用いると、ｎ型半導体素子とｐ型半導体素子とを含む相補型の半導体装置の形成が容易であると言う利点が在り、不純物を含有する半導体を堆積する、ないしは固相拡散や気相拡散等の方法を用いて不純物の導入を行うと、高い不純物濃度の実現が容易であると言う利点が在る。

また、本実施形態に於いては、素子のしきい値電圧を調節する為の不純物導入は行っていないが、前記ゲート電極形成前のシリコン基板への不純物導入とは別に、しきい値電圧調節の為の不純物導入を行ってもよい。この様にするとしきい値電圧を所望の値に設定しやすくなると言う利点が得られる。また、本実施形態の様にすると工程の簡略化が図られると言う利点がある。

また、本実施形態に於いては、シリコン基板の上に、シリコンとゲルマニウムとの組成比が各々０．５と０．５とであるＳｉＧｅ層をエピタキシャル成長に依り形成したが、この事は本質的ではなく、一般にシリコンとゲルマニウムとの組成比が各々１−ｙとｙと（０≦ｙ＜１）であるＳｉＧｅ層上に、シリコンとゲルマニウムとの組成比が各々１−ｘとｘと（ｙ＜ｘ≦１）であるＳｉＧｅ層をエピタキシャル成長に依り形成してもよい。

本発明の本質は半導体素子の形成されているＳｉＧｅ層に、面内方向の圧縮歪みが印加されている事であるので、下地のＳｉＧｅ層に於けるゲルマニウムの組成比よりも、エピタキシャル成長に依り形成された、ＳｉＧｅ層に於けるゲルマニウムの組成比が高い事が本質である。

そして、上記の歪み量の好ましい範囲に鑑みると、電子の移動度の高い値の得られる条件より、上記のｘとｙとの差ｘ−ｙは０．３５以上であると好ましく、０．４７以上であると更に好ましく、０．８７以上であるとより一層好ましい。また、エピタキシャル成長に依り形成されたＳｉＧｅ層に欠陥の生じにくい条件より、上に記したｘとｙとの差ｘ−ｙは０．５７５以下であると好ましく、０．５以下であると更に好ましい。

また、本実施形態の様に下地として純粋なシリコンを用いると、従来の半導体装置の形成に広く用いられていたシリコン基板の使用が可能であるので、下地の調達が容易であると言う利点が在る。

また、本実施形態に於いては、ＳｉＧｅ層のエピタキシャル成長を行った後に素子分離を行ったが、ＳｉＧｅ層のエピタキシャル成長に先立って素子分離を行っても良い。

また、ＳｉＧｅ層のエピタキシャル成長を行う時にＳｉＨ₄ ガスとＧｅＨ₄ ガスとＨＣｌガスとを用いたが、エピタキシャル成長のソースガスはこれらの物質に限るものではない。ＳｉＨ₄ に代えて例えばＳｉ₂ Ｈ₆ 、Ｓｉ₃ Ｈ₈ 、Ｓｉ₄ Ｈ₁₀等を用いても良いし、これらの混合ガスを用いても良い。

また、ＧｅＨ₄ に代えて例えばＧｅ₂ Ｈ₆ 、Ｇｅ₃ Ｈ₈ 、Ｇｅ₄ Ｈ₁₀等を用いても良いし、これらの混合ガスを用いても良い。また、ＨＣｌに代えて例えばＣｌ₂ 等を用いても良いし、これらの混合ガスを用いても良い。また、例えばＳｉＨ₂ Ｃｌ₂ ないしＧｅＣｌ₄ 等を用いても良い。

特にＳｉＧｅ層のエピタキシャル成長に先立って素子分離を行う場合には、素子領域上のみにエピタキシャル成長を行う必要があるので、Ｃｌを含むガスを用いる事は必須である。この場合、例えばＳｉＨ₂ Ｃｌ₂ ないしＧｅＣｌ₄ 等を用いると、それらに加えてＨＣｌないしＣｌ₂ 等を用いなくても、素子領域上のみへのエピタキシャル成長を行う事が可能である為に、工程が簡略になると言う利点がある。

一方、ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 、Ｓｉ₃ Ｈ₈ 、Ｓｉ₄ Ｈ₁₀等ないしＧｅＨ₄ 、Ｇｅ₂ Ｈ₆ 、Ｇｅ₃ Ｈ₈ 、Ｇｅ₄ Ｈ₁₀等に加えて、例えばＨＣｌないしＣｌ₂ 等をも用いると、ＳｉないしＧｅとＣｌとの比を任意に調節する事が可能であるので、ＳｉＧｅ層のエピタキシャル成長の条件の制御が容易になると言う他の利点が得られる。

また、ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 、Ｓｉ₃ Ｈ₈ 、Ｓｉ₄ Ｈ₁₀等ないしＧｅＨ₄ 、Ｇｅ₂ Ｈ₆ 、Ｇｅ₃ Ｈ₈ 、Ｇｅ₄ Ｈ₁₀等の混合ガスに代えて、例えばＳｉＧｅＨ₆ 等を用いても良い。ＳｉＧｅＨ₆ 等を用いると工程が簡略になると言う利点が在る。

一方、ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 、Ｓｉ₃ Ｈ₈ 、Ｓｉ₄ Ｈ₁₀等ないしＧｅＨ₄ 、Ｇｅ₂ Ｈ₆ 、Ｇｅ₃ Ｈ₈ 、Ｇｅ₄ Ｈ₁₀等の混合ガスないしは、例えばこれらとＳｉＧｅＨ₆ 等との混合ガスを用いれば、形成されるＳｉＧｅ層のシリコンとゲルマニウムとの組成比の制御が容易であると言う他の利点が得られる。

また、本実施形態に於いては、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の、例えばエクステンション構造の素子を構築したとしてもよい。またハロー構造等の素子を構築してもよい。これらの様な構造とすると素子の短チャネル効果に対する耐性が更に向上するので好ましい。

また、本実施形態に於いては、ソース・ドレイン領域の形成をゲート電極ないしゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極ないしゲート絶縁膜の材質によっては、熱工程を施す事が好ましくない場合がある。その様な場合には、ソース・ドレイン領域への不純物の導入ないし活性化の熱工程を、ゲート電極ないしゲート絶縁膜の加工に先立って行う事が好ましい。

また、本実施形態に於いては、ゲート電極はタングステンを用いて形成しているが、他の金属を用いて形成してもよい。また単結晶シリコンや非晶質シリコン等の半導体、金属を含む化合物等、ないしはそれらの積層等で形成してもよい。半導体を用いてゲート電極を形成すると、しきい値電圧の制御が容易であると言う利点が在り、また相補型の半導体装置を形成する場合に、ｎ型半導体素子とｐ型半導体素子との何れに対しても、しきい値電圧を所望の値に設定する事が容易であると言う他の利点もまた在る。また、金属ないし金属を含む化合物でゲート電極を形成すると、ゲート電極の抵抗が抑制されるので素子の高速動作が得られ、好ましい。また金属でゲート電極を形成すると酸化反応が進みにくいので、ゲート電極と絶縁膜との界面に於ける準位が抑制される等の界面の制御性が良いと言う利点も在る。

また、本実施形態に於いては、ゲート電極の形成は、その材料を堆積した後に異方性エッチングを施すと言う方法を用いて形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いて形成してもよい。ゲート電極の形成に先立って、ソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。

また、本実施形態に於いては、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えばゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う利点が得られる。

また、本実施形態に於いては、シリサイドないしジャーマナイド工程には言及しなかったが、ソース・ドレイン領域上にシリサイドないしジャーマナイド層を形成してもよい。また、ソース・ドレイン領域上に、金属を含む層を堆積ないしは成長させる等の方法を用いてもよい。この様にすると、ソース・ドレイン領域の抵抗が低減されるので好ましい。また、ゲート電極を多結晶シリコン等で形成する場合には、ゲート電極に対してのシリサイドないしジャーマナイド化を施してもよい。その場合にシリサイドないしジャーマナイド化を施すと、ゲート抵抗が低減されるので好ましい。また、エレベート構造を用いてもよい。エレベート構造によっても、ソース・ドレイン領域の抵抗が低減されるので好ましい。

また、本実施形態に於いては、ゲート電極の上部は電極が露出する構造であるが、上部に、例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特にゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイドないしジャーマナイド層を形成する場合等、製造工程の途中でゲート電極を保護する必要が在る場合等は、ゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は必須である。

また、本実施形態に於いては、ゲート絶縁膜として酸化ハフニウム膜を用いたが、酸化シリコン膜ないし酸化窒化シリコン膜等の絶縁膜、ないしはそれらの積層等の他の絶縁膜を用いてもよい。

絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する多結晶シリコンを用いる場合に、不純物が基板中に拡散する事が抑制される為に、しきい値電圧のバラツキが抑制されると言う利点があるので好ましい。

一方、酸化シリコンを用いると、ゲート電極との界面の界面準位ないしは絶縁膜中の固定電荷が少ない為に、素子特性のバラツキが抑制されると言う利点が得られる。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。

また、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。

更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態ないし励起状態の窒素を含む気体に曝す事に依り、絶縁膜中に窒素を導入してもよい。昇温を伴わない励起状態の窒素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。

または、先ず窒化シリコン膜を形成し、その後に昇温状態ないし励起状態の酸素を含む気体に曝す事に依り絶縁膜中に酸素を導入してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。

また、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、ないしはランタノイド系列の元素等の金属等の酸化物等ないしはこれらの元素を初めとする様々な元素を含むシリケート材料等、ないしはそれらに窒素をも含有させた絶縁膜等の高誘電体膜、ないしはそれらの積層等の他の絶縁膜を用いてもよい。

また、絶縁膜の形成方法はＣＶＤ法に限るものではなく、熱酸化法等の方法、蒸着法ないしスパッタ法、ないしエピタキシャル成長法等の他の方法を用いてもよい。

また、本実施形態に於いてはゲート側壁には言及していないが、ゲート電極に側壁を設けてもよい。特に高誘電率材料でゲート絶縁膜を形成する場合に高誘電率材料でゲート側壁を設けると、特許第３６５８５６４号公報に記されている様に、ゲート電極の下端角近傍に於ける、ゲート絶縁膜中の電場が緩和される為、ゲート絶縁膜の信頼性の向上が図られると言う利点が得られるので好ましい。

また、本実施形態に於いては、ゲート電極形成後の後酸化には言及していないが、ゲート電極の材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法を用いてゲート電極の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依りゲート電極の下端角部の電場が緩和されるのでゲート絶縁膜の信頼性が向上し、好ましい。

また、本実施形態に於いては明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので、素子の高速動作が得られると言う利点がある。

また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。

また、本実施形態に於いては明記していないが、配線の為の金属層の形成は、例えばスパッタ法等を用いて行ってもよいし、堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいし、ダマシン法等の方法を用いてもよい。また、配線金属の材料は、例えばシリコンを含有するＡｌ（アルミニウム）等を用いても、例えばＣｕ（銅）等の金属を用いてもよい。特にＣｕは抵抗率が低いので好ましい。

（第２実施形態）
図６は、第２の実施形態に係る半導体素子の模式的な斜視図である。層間絶縁膜、配線金属等は図示が省略されている。本実施形態の半導体素子は、（１００）面ないしそれと結晶学的に等価な面方位を持つシリコン基板５の上に形成されている。

シリコン基板５内に形成された素子分離領域４に依り隔てられた素子領域１は、シリコン基板５の表面に突起領域１０を持ち、その上に酸化シリコン膜１１が形成され、その側面にはＳｉＧｅ層６が形成されている。なお、ＳｉＧｅ層の参照番号６は、突起領域１０の手前側のＳｉＧｅ層のみ示してあるが、突起領域１０の陰になる側の同形状の層も、またＳｉＧｅ層６である。突起領域１０は側面として（１１３）面ないしそれと結晶学的に等価な面方位の面を持つ。そしてＳｉＧｅ層６の内にソース・ドレイン領域３が形成されている。

なお、図６に於いてはソース・ドレイン領域３の底と、ＳｉＧｅ層６と突起領域１０との界面とが一致している様に示してあるが、ソース・ドレイン領域３はＳｉＧｅ層６に完全に含まれていてもよく、またＳｉＧｅ層６のみならず突起領域１０にまで拡がって存在していてもよい。

また、半導体素子を流れる電流の主方向、すなわちソース・ドレイン領域３を結ぶ方向、は［１１０］方向ないしそれと結晶学的に等価な方向となる様に配置されている。そして、酸化シリコン膜１１とＳｉＧｅ層６との上には、ゲート絶縁膜９を介してゲート電極２が形成されている。

即ち、第２の実施形態の半導体素子は、（１１３）面ないしそれと結晶学的に等価な面方位の面を持つＳｉＧｅ層６の内に、ソース・ドレイン領域３が形成されているので、ＳｉＧｅ層６には面内方向に圧縮歪みが印加されているため、高い電子移動度を有する半導体素子が得られる。

次に、本実施形態に係る半導体素子の製造方法について説明する。なお図７から図１１までは図６のＡ−Ａ’線に沿った断面を示す。先ず図７に示す様に、例えばシャロー・トレンチ法等の方法を用いる事に依り素子分離領域４を形成する。この時、素子分離領域４は［１１０］方向ないしそれと結晶学的に等価な方向に配置する。

次に図８に示す様に、シリコン基板５の上に、例えばＳｉＨ₄ガスとＨＣｌガスとを用いてシリコンよりなる突起領域１０を例えばエピタキシャル成長の方法を用いて形成する。この時、（１１３）面ないしそれと結晶学的に等価な面方位の面が側面によく現れる。

次に図９に示す様に、例えば熱酸化等の方法を用いる事に依り、突起領域１０の表面に酸化シリコン膜１１を形成する。一般に、稜の近傍は平坦な領域上と比較して厚く酸化シリコン膜１１が形成されるので、酸化シリコン膜１１は突起領域１０の上に在る稜の近傍のみ厚くなる。

次に図１０に示す様に、例えば希フッ酸処理等の方法を用いる事に依り、突起領域の側面に形成されている酸化シリコン膜１１を除去する。この時、突起領域の稜の近傍の酸化シリコン膜１１も薄くはなるが、酸化シリコン膜は稜の近傍に於いては平坦な領域と比較して厚く形成されているので、稜の近傍のみ酸化シリコン膜１１を残す事が可能である。

次に図１１に示す様に、突起領域１０の側面上に、例えばＳｉＨ₄ガスとＧｅＨ₄ガスガスとＨＣｌガスとを用いて、例えばシリコンとゲルマニウムとの組成比が各々０．５と０．５とである様なＳｉＧｅ層６を、例えばエピタキシャル成長の方法を用いて形成する。続いて、例えば前記シリコン基板５ないしＳｉＧｅ層６中にＢ（ホウ素）イオン（図示せず）を、例えば５ｋｅＶのエネルギーで１×１０¹²／ｃｍ² 注入する。以後は、第１実施形態の図５に示す工程と同様な工程となる。

本実施形態に於いては、（１００）面ないし結晶学的にそれと等価な面方位の半導体基板上に半導体素子を形成した。この様にすると［１１０］方向ないしそれと結晶学的に等価な方向が、基板表面に平行且つ相互に直交する様に二つの方向に存在する。それ故、半導体基板内への半導体素子の配置の自由度が増すと言う利点が在る。

一方、第１実施形態に記した様に基板表面に突起領域を設けずに直接にＳｉＧｅ層を形成すると工程が簡略になると言う他の利点が在る。

また、本実施形態に於いては、突起領域の稜の近傍に酸化シリコン膜を設ける事で、稜の近傍に於いてはゲート絶縁膜が酸化シリコンと酸化ハフニウム膜との積層となり、その結果として、稜の近傍すなわち平坦な領域の間に於いては、平坦な領域と比較してゲート絶縁膜の酸化膜換算膜厚が厚く形成されている。そして突起領域の形成直後と比較して、稜の角が丸められている。これらの結果として、稜の近傍に於けるゲート絶縁膜中の電場が緩和され、ゲート絶縁膜の耐圧ないし信頼性が向上すると言う利点が得られる。

また、本実施形態に於いては、ソース・ドレイン領域ないしチャネル領域が、各々二つの場合を示したが、この事は本質的ではなく、各々一つないしは各々三つ以上存在しても同様である。本実施形態に示した様に各々複数個のソース・ドレイン領域ないしチャネル領域が存在すると、複数個の半導体素子が並列に存在するのと等価になる為に、高い電流駆動力が得られると言う利点がある。

また、本実施形態に於いては、突起領域の側面は（１１３）面ないしそれと結晶学的に等価な面方位の面であるとしたが、それ以外の面方位の面であったとしても、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される面ないしそれと結晶学的に等価な面方位を持つ面であれば、同様の効果が得られる。本実施形態に示した様に側面を、（１１３）面ないしそれと結晶学的に等価な面方位の面とするのであれば、従来よく知られていたエピタキシャル成長の技術を用いる事ができると言う利点がある。

本実施形態に於いても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

（第３実施形態）
図１２は、本発明の第３の実施形態に係る半導体素子の模式的な斜視図である。層間絶縁膜、配線金属等は省略されており、示されていない。本実施形態の半導体素子は、（１００）面ないしそれと結晶学的に等価な面方位を持つシリコン基板５の上に形成されている。シリコン基板５内に形成された素子分離領域４に依り隔てられた素子領域１は、シリコン基板５の表面に台形状の領域１２を持ち、その上に酸化シリコン膜１１が形成され、その側面にはＳｉＧｅ層６が形成されている。なお、ＳｉＧｅ層６を表す引き出し線は台形状の領域１２の手前側のＳｉＧｅ層６のみ示してあるが、台形状の領域１２の陰になる側の同形状の層もまたＳｉＧｅ層６である。

台形状の領域１２は側面として（１１３）面ないしそれと結晶学的に等価な面方位の面を持つ。そしてＳｉＧｅ層６の内にソース・ドレイン領域３が形成されている。なお、図１２に於いてはソース・ドレイン領域３の底と、ＳｉＧｅ層６とシリコン基板５の表面に形成された台形状の領域１２との界面とが一致している様に示してあるが、ソース・ドレイン領域３はＳｉＧｅ層６に完全に含まれていてもよく、またＳｉＧｅ層６のみならずシリコン基板５の表面に形成された台形状の領域１２にまで拡がって存在していてもよい。

また、半導体素子を流れる電流の主方向、すなわちソース・ドレイン領域３を結ぶ方向、は［１１０］方向ないしそれと結晶学的に等価な方向となる様に配置されている。そして、酸化シリコン膜１１とＳｉＧｅ層６との上にはゲート絶縁膜９を介してゲート電極２が形成されている。

次に、本実施形態に依る半導体素子の製造方法について以下に説明する。なお図１３から図１６までは図１２のＢ−Ｂ’線に沿った断面を示す。

先ず、第２実施形態の図７に示す工程に引き続いて図１３に示す様に、シリコン基板５の上に、例えばＳｉＨ₂ガスとＨＣｌガスとを用いてシリコンよりなる台形状の領域１２を、例えばエピタキシャル成長の方法を用いて形成する。この時、上にも記した様に（１１３）面ないしそれと結晶学的に等価な面方位の面が側面によく現れる。なお、高さの調節はエピタキシャル成長を行う時間を調節する事に依り可能である。

次に、図１４に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、例えば窒化シリコン膜１３を形成する。その後に、例えば化学的機械的研磨法（Chemical Mechanical Polishing法、以下ではＣＭＰ法と記す）等の方法を用いる事に依り、表面を平坦化して前記台形状の領域１２の上面を露出させる。

次に図１５に示す様に、例えば熱酸化等の方法を用いる事に依り、前記台形状の領域１２の上面に酸化シリコン膜１１を形成する。この時、露出している前記台形状の領域１２の上面には、酸化シリコン膜１１が形成されるが、前記窒化シリコン膜１３で覆われている前記台形状の領域１２の側面には、酸化シリコン膜１１は形成されない。

次に図１６に示す様に、例えば熱燐酸処理等の方法を用いる事に依り、前記窒化シリコン膜１３を除去する。以後は第２実施形態の図１１に示す工程と同様である。

本実施形態に於いては、第２実施形態とは異なり、台形上面の絶縁膜１１が平面状に形成されるので、絶縁膜１１の形状の制御が容易である。一方、第２実施形態に示した様にすると工程が簡略になると言う他の利点が在る。

また、本実施形態に於いては、台形状の領域の側面は（１１３）面ないしそれと結晶学的に等価な面方位の面であるとしたが、それ以外の面方位の面であったとしても、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される面ないしそれと結晶学的に等価な面方位を持つ面であれば、同様の効果が得られる。本実施形態に示した様に側面を、（１１３）面ないしそれと結晶学的に等価な面方位の面とするのであれば、従来よく知られていたエピタキシャル成長の技術を用いる事ができると言う利点がある。

本実施形態に於いても、前述の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

（第４実施形態）
図１７は第４の実施形態に係る半導体装置の斜視図である。また、層間絶縁膜、配線金属等は省略されており、示されていない。本実施形態の半導体装置は、（１００）面ないしそれと結晶学的に等価な面方位を持つシリコン基板５の上に形成されており、ｎ型半導体素子１５とｐ型半導体素子１６とを含んでいる。

ｎ型半導体素子１５に於いては、シリコン基板５内に形成された素子分離領域４に依り隔てられた素子領域１は、シリコン基板５の表面に台形状の領域１２を持ち、その上に酸化シリコン膜１１が形成され、その側面にはＳｉＧｅ層６が形成されている。なお、ＳｉＧｅ層６を表す引出し線は台形状の領域１２の手前側のＳｉＧｅ層６のみ示してあるが、台形状の領域１２の陰になる側の同形状の層もまたＳｉＧｅ層６である。台形状の領域１２は側面として（１１３）面ないしそれと結晶学的に等価な面方位の面を持つ。そしてＳｉＧｅ層６の内にソース・ドレイン領域３が形成されている。

なお、図１７に於いてはソース・ドレイン領域３の底と、ＳｉＧｅ層６と台形状の領域１２との界面とが一致している様に示してあるが、ソース・ドレイン領域３はＳｉＧｅ層６に完全に含まれていてもよく、またＳｉＧｅ層６のみならずシリコン基板５の表面に形成された台形状の領域１２にまで拡がって存在していてもよい。

また、半導体素子を流れる電流の主方向、すなわちソース・ドレイン領域３を結ぶ方向、は［１１０］方向ないしそれと結晶学的に等価な方向となる様に配置されている。そして、酸化シリコン膜１１とＳｉＧｅ層６との上には、ゲート絶縁膜９を介してゲート電極２が形成されている。

また、ｐ型半導体素子１６に於いては、シリコン基板５内に形成された素子分離領域４に依り隔てられた素子領域１は、シリコン基板５の表面に直方体状の領域１４を持ち、その上に酸化シリコン膜１１が形成され、その側面にはＳｉＧｅ層６が形成されている。

なお、ＳｉＧｅ層６を表す引出し線は、直方体状の領域１４の手前側のＳｉＧｅ層６のみ示してあるが、直方体状の領域１４の陰になる側の同形状の層もまたＳｉＧｅ層６である。直方体状の領域１４は側面として（１１０）面ないしそれと結晶学的に等価な面方位の面を持つ。そしてＳｉＧｅ層６の内にソース・ドレイン領域３が形成されている。

なお、図１７に於いてはソース・ドレイン領域３の底と、ＳｉＧｅ層６と直方体状の領域１４との界面が一致している様に示してあるが、ソース・ドレイン領域３はＳｉＧｅ層６に完全に含まれていてもよく、またＳｉＧｅ層６のみならずシリコン基板５の表面に形成された直方体状の領域１４にまで拡がって存在していてもよい。

また、半導体素子を流れる電流の主方向、すなわちソース・ドレイン領域３を結ぶ方向、は［１１０］方向ないしそれと結晶学的に等価な方向となる様に配置されている。そして、酸化シリコン膜１１とＳｉＧｅ層６との上にはゲート絶縁膜９を介してゲート電極２が形成されている。

なお、ｎ型半導体素子１５に於いてもｐ型半導体素子１６に於いても、各々、台形状の領域１２ないし直方体状の領域１４、ないしＳｉＧｅ層６、ないしソース・ドレイン領域３、ないし酸化シリコン膜１１、はゲート電極２の陰になる側にも手前側と同様に存在するが、図１７に於いては陰になっている部分は示されていない。また、ゲート電極２の陰になる側に於いては、名称を示す引出し線は省略されている。

次に、本実施形態に依る半導体素子の製造方法について以下に説明する。なお図１８から図２７までは図１７のＣ−Ｃ’線に沿った断面を示す。先ず図１８に示す様に、例えばシャロー・トレンチ法等の方法を用いる事に依り、素子分離領域４を形成する。この時、素子分離領域４は、［１１０］方向ないしそれと結晶学的に等価な方向に配置する。

次に図１９に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、例えば窒化シリコン膜１３を形成する。その後にｎ型半導体素子形成領域上の前記窒化シリコン膜１３を除去する。この様に一部を残して他の一部を除去する事は、例えば光蝕刻法等の方法を用いる事に依り可能である。

次に図２０に示す様に、シリコン基板５の上に、例えばＳｉＨ₄ガスとＨＣｌガスとを用いてシリコンよりなる台形状の領域１２を、例えばエピタキシャル成長の方法を用いて形成する。この時、（１１３）面ないしそれと結晶学的に等価な面方位の面が側面によく現れる。なお、高さの調節は、エピタキシャル成長を行う時間を調節する事に依り可能である。続いて、例えば熱燐酸処理等の方法を用いる事に依り、前記窒化シリコン膜１３を除去する。

次に図２１に示す様に、例えばＲＩＥ法等の方法を用いる事に依り、ｐ型半導体素子形成領域上の前記素子分離領域４の一部を除去する。この様にする事に依りｐ型半導体素子領域は直方体状の領域１４となる。この時、素子分離領域４は［１１０］方向ないしそれと結晶学的に等価な方向に配置されているので、直方体状の領域１４の側面には（１１０）面ないしそれと結晶学的に等価な面方位の面が現れる。

次に図２２に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、例えば窒化シリコン膜１３を形成する。その後に、例えばＣＭＰ法等の方法を用いる事に依り、表面を平坦化して前記台形状の領域１２の上面を露出させる。

次に図２３に示す様に、例えばＲＩＥ法等の方法を用いる事に依り、ｐ型半導体素子形成領域上の前記窒化シリコン膜１３に異方性エッチングを施して、前記直方体状の領域１４の上面を露出させると共に、前記直方体状の領域の側面に窒化シリコン側壁１７を形成する。

次に図２４に示す様に、例えば熱酸化等の方法を用いる事に依り、前記台形状の領域１２の上面及び前記直方体状の領域１４の上面に、酸化シリコン膜１１を形成する。この時、露出している前記台形状の領域１２の上面、及び前記直方体状の領域１４の上面には、酸化シリコン膜１１が形成されるが、前記窒化シリコン膜１３で覆われている前記台形状の領域１２の側面、及び前記窒化シリコン側壁１７で覆われている前記直方体状の領域１４の側面には、酸化シリコン膜１１は形成されない。

次に図２５に示す様に、例えば熱燐酸処理等の方法を用いる事に依り、前記窒化シリコン膜１３ないし前記窒化シリコン側壁１７を除去する。
次に、図２６に示す様に、台形状の領域１２の側面上ないし直方体状の領域１４の側面上に、例えばＳｉＨ₄ガスとＧｅＨ₄ガスとＨＣｌガスとを用いて、例えばシリコンとゲルマニウムとの組成比が各々０．５と０．５とである様なＳｉＧｅ層６を、例えばエピタキシャル成長の方法を用いて形成する。

続いて、ｎ型半導体素子形成領域の前記シリコン基板５ないしＳｉＧｅ層６中に、例えばＢイオン（図示せず）を、例えば５ｋｅＶのエネルギーで１×１０^１２ｃｍ^−２注入する。続いて、ｐ型半導体素子形成領域の前記シリコン基板５ないしＳｉＧｅ層６中に、例えばＰイオン（図示せず）を、例えば１０ｋｅＶのエネルギーで１×１０^１２ｃｍ^−２注入する。

次に図２７に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、前記素子分離領域４ないし前記ＳｉＧｅ層６全面に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜７（図示せず）を形成する。続いて、例えばＣＶＤ法等の方法を用いる事に依り、前記酸化ハフニウム膜７（図示せず）全面に、例えば厚さ１０ｎｍの例えばＷ膜８（図示せず）を形成する。続いて、例えばＲＩＥ法等の異方性エッチングを施す事に依り、前記Ｗ膜８及び前記酸化ハフニウム膜７を加工して、ゲート電極２及びゲート絶縁膜９を形成する。

続いて、ｎ型半導体素子形成領域に、例えばＡｓイオンを、例えば１０ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２注入する事に依り、ｎ型半導体素子のソース・ドレイン領域３を形成する。

続いて、ｐ型半導体素子形成領域に、例えばＢイオンを例えば５ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２注入する事に依り、ｐ型半導体素子のソース・ドレイン領域３を形成する。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を経て、図１７に示す本発明の半導体装置を形成する。

本実施形態の様にして半導体装置を形成すると、ｎ型半導体素子は、面内方向に圧縮歪みの印加された（３１１）面ないし結晶学的にそれと等価な面方位の面上に形成され、且つｐ型半導体素子は、面内方向に圧縮歪みの印加された（１１０）面ないし結晶学的にそれと等価な面方位の面上に形成されるので、ｎ型半導体素子に於ける電子の移動度も、ｐ型半導体素子に於けるホールの移動度も共に高い値となり、高速動作の可能な高性能の相補型半導体装置が実現される。

また、本実施形態の様に（１００）面ないし結晶学的にそれと等価な面方位の半導体基板上に半導体装置を形成すると、半導体基板に平行で且つ相互に直交する二つの方向に［１１０］方向ないしそれと結晶学的に等価な方向が存在するので、ｎ型半導体素子もｐ型半導体素子も、高い移動度を保ちつつ、各々相互に直交する二つの方向に、チャネルの方向を配置する事が可能となり、素子の配置の自由度が増すと言う利点が得られる。

それ故、本実施形態に於いてはｎ型半導体素子のチャネルとｐ型半導体素子のチャネルとが平行に配置されているが、この事は本質的ではなく、相互に直交する様に配置する事もまた可能であるし、複数個のｎ型半導体素子を含む半導体装置を形成する場合には、相異なるｎ型半導体素子のチャネルを、相互に直行する方向に配置する事もまた可能であり、複数個のｐ型半導体素子を含む半導体装置を形成する場合には、相異なるｐ型半導体素子のチャネルを相互に直行する方向に配置する事もまた可能である。

なお、本実施形態に於いては、ｎ型半導体素子を第３実施形態に示したのと同様の方法を用いて形成したが、第２実施形態に示したのと同様の方法を用いて形成しても良い。ｎ型半導体素子を第２実施形態に示したのと同様の方法を用いて形成すると、窒化シリコン膜の平坦化の工程が不要となるので工程の簡略化が得られると言う利点が在る。一方、本実施形態の用にｎ型半導体素子を第３実施形態に示したのと同様の方法を用いて形成すると、ｎ型半導体素子の絶縁膜１１の形状の制御が容易であると言う利点が在る。

本実施形態に於いても、前述の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

（第５実施形態）
図２８は、第５の実施形態に係る半導体装置の模式的な斜視図である。層間絶縁膜、配線金属等は省略されており、示されていない。本実施形態の半導体装置は、（１１０）面ないしそれと結晶学的に等価な面方位を持つシリコン基板５の上に形成されており、ｎ型半導体素子１５とｐ型半導体素子１６とを含んでいる。ｎ型半導体素子１５ないしｐ型半導体素子１６は、シリコン基板５内に形成された素子分離領域４に依り隔てられた素子領域１内に直方体状の領域１４を持ち、その側面にはＳｉＧｅ層６が形成されている。直方体状の領域１４は二種類の側面の内で広い方の側面として、ｎ型半導体素子に於いては（１１３）面ないしそれと結晶学的に等価な面方位の面を持ち、ｐ型半導体素子に於いては（１１０）面ないしそれと結晶学的に等価な面方位の面を持つ。

なお、ＳｉＧｅ層６を表す引出し線は直方体状の領域１４の手前側のＳｉＧｅ層６のみ示してあるが、直方体状の領域１４の陰になる側ないし側面の同形状の層もまたＳｉＧｅ層６である。そしてＳｉＧｅ層６の内にソース・ドレイン領域３が形成されている。

なお、図２８に於いてはソース・ドレイン領域３の底と、ＳｉＧｅ層６と直方体状の領域との界面とが一致している様に示してあるが、ソース・ドレイン領域３はＳｉＧｅ層６に完全に含まれていてもよく、またＳｉＧｅ層６のみならずシリコン基板５の表面に形成された直方体状の領域１４にまで拡がって存在していてもよい。

また、半導体素子を流れる電流の主方向、すなわちソース・ドレイン領域３を結ぶ方向、は基板表面に垂直、すなわち［１１０］方向ないしそれと結晶学的に等価な方向となる様に配置されている。それ故、ｎ型半導体素子１５ないしｐ型半導体素子１６に於いて、ソース・ドレイン領域は各々３ケ所存在している。それらの内で図２８に於いてゲート電極２よりも上に示されているのがソース・ドレインの一方をなし、ゲート電極２よりも下に示されている２ケ所がソース・ドレインの他方をなす。即ち、ソース・ドレインの他方の電極は２箇所に別れている。そして、ＳｉＧｅ層６の上にはゲート絶縁膜９を介してゲート電極２が形成されている。

なお、ｎ型半導体素子１５に於いてもｐ型半導体素子１６に於いても、直方体状の領域１４、ないしＳｉＧｅ層６、ないしソース・ドレイン領域３、はゲート電極２の陰になる側にも手前側と同様に存在するが、図３０に於いては陰になっている部分は示されていない。また、ゲート電極２の陰になる側に於いては、参照番号の引出し線は省略されている。

次に、本実施形態に依る半導体素子の製造方法について以下に説明する。なお図２９から図３２までは図２８のｎ型半導体素子のＤ−Ｄ’に於ける断面を示す。図２８のｐ型半導体素子のＥ−Ｅ’に於ける断面も不純物の導電型が逆になる事と、現れる面方位が異なる事とを除いては本質的に同様である。

先ず図２９に示す様に、例えばシャロー・トレンチ法等の方法を用いる事に依り素子分離領域４を形成する。この時、素子分離領域４は［３３２］方向ないしそれと結晶学的に等価な方向に配置する。すなわち、基板表面に平行且つ紙面に平行な方向は、［１１３］方向ないしそれと結晶学的に等価な方向となる。Ｐ型半導体素子の場合には、素子分離領域４は［１００］方向ないしそれと結晶学的に等価な方向に配置する。それ故、ｐ型半導体素子の場合には、基板表面に平行且つ紙面に平行な方向は、［１１０］方向ないしそれと結晶学的に等価な方向となる。

次に図３０に示す様に、例えばＲＩＥ法等の異方性エッチングを前記素子領域１に施す事に依り、直方体状の領域１４を加工する。この時、直方体状の領域の側面の内で紙面に垂直な側面は、（１１３）面ないしそれと結晶学的に等価な面方位の面となる。ｐ型半導体素子の場合には、直方体状の領域の側面の内で紙面に垂直な側面は、（１１０）面ないしそれと結晶学的に等価な面方位の面となる。続いて、素子分離領域４の一部を除去し、素子領域１の表面とほぼ等しい高さに加工する。

次に図３１に示す様に、素子領域１の表面ないし直方体状の領域１４の側面ないし上面上に、例えばＳｉＨ₄ガスとＧｅＨ₄ ガスとＨＣｌガスとを用いて、例えばシリコンとゲルマニウムとの組成比が各々０．５と０．５とである様なＳｉＧｅ層６を、例えばエピタキシャル成長の方法を用いて形成する。なお、図２８に於いては、直方体状の領域１４の上面に形成されたＳｉＧｅ層６は省略されており、示されていない。

続いて、ｎ型半導体素子形成領域の前記シリコン基板５ないし前記直方体状の領域１４ないし前記ＳｉＧｅ層６中に、例えばＢイオン（図示せず）を、例えば５ｋｅＶのエネルギーで１×１０^１２ｃｍ^−２注入する。続いてｐ型半導体素子形成領域の前記シリコン基板５ないし前記直方体状の領域１４ないし前記ＳｉＧｅ層６中に、例えばＰイオン（図示せず）を、例えば１０ｋｅＶのエネルギーで１×１０^１２ｃｍ^−２注入する。

次に、図３２に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、前記素子分離領域４ないし前記ＳｉＧｅ層６全面に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜７（図示せず）を形成する。続いて、例えばＣＶＤ法等の方法を用いる事に依り、前記酸化ハフニウム膜７（図示せず）全面に、例えば厚さ１０ｎｍの例えばＷ膜８（図示せず）を形成する。続いて、例えばＲＩＥ法等の異方性エッチングを施す事に依り、前記Ｗ膜８及び前記酸化ハフニウム膜７を加工してゲート電極２及びゲート絶縁膜９を形成する。

続いて、ｎ型半導体素子形成領域に、例えばＡｓイオンを、例えば１０ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２注入する事に依り、ｎ型半導体素子のソース・ドレイン領域３を形成する。続いて、ｐ型半導体素子形成領域に、例えばＢイオンを、例えば５ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２注入する事に依り、ｐ型半導体素子のソース・ドレイン領域３を形成する。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を経て、図２８に示す本発明の半導体装置を形成する。

本実施形態の様にして半導体装置を形成すると、ｎ型半導体素子は、面内方向に圧縮歪みの印加された（３１１）面ないし結晶学的にそれと等価な面方位の面上に形成され、且つｐ型半導体素子は、面内方向に圧縮歪みの印加された（１１０）面ないし結晶学的にそれと等価な面方位の面上に形成されるので、ｎ型半導体素子に於ける電子の移動度も、ｐ型半導体素子に於けるホールの移動度も共に高い値となり、高速動作の可能な高性能の相補型半導体装置が実現される。

なお、本実施形態に於いては、ｎ型半導体素子を（３１１）面ないし結晶学的にそれと等価な面方位の面上に形成したが、この面方位に限るものではなく、一般に１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される面、ないしそれと結晶学的に等価な面方位を持つ面上に、ｎ型半導体素子を形成しても同様の効果が得られる。

また、本実施形態に於いてはチャネルの方向は、基板表面に対して垂直に配置されているので、半導体装置の内に於ける半導体素子の配置を考えるに当たって、チャネルの向きの配置を考慮する必要がなく、設計が容易であると言う利点がある。また、本実施形態の方法で半導体装置を形成すると、エピタキシャル工程を一度行うのみで済むと言う他の利点が在る。一方、第４実施形態に示した様に、（１００）面ないし結晶学的にそれと等価な面方位の半導体基板上に半導体装置を形成すると、従来の平面型半導体装置の形成とほぼ同様の工程で半導体装置を形成する事が可能であるので、製造工程が簡略になると言う更に他の利点が在る。

本実施形態に於いても、前述の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

（第６実施形態）
図３３は、第６の実施形態に係る半導体装置の模式的な断面図である。層間絶縁膜、配線金属等は省略されており、示されていない。シリコンよりなる支持半導体基板１８は、（１１０）面ないしそれと結晶学的に等価な面方位を持つ。この半導体基板１８の上面には、埋め込み絶縁膜１９を介して、例えば（３１１）面ないしそれと結晶学的に等価な面方位を持つ、シリコンよりなる半導体層２０が選択的に形成されており、この部分はＳＯＩ基板２１となっている。この半導体層２０は素子分離領域４により囲まれてウェルを形成しており、このウェルの上面にはｎ型半導体素子１５が形成されている。素子分離領域４を介して隣接する半導体基板１８上には、素子分離領域４により囲まれた半導体領域１が形成されており、この半導体領域１上にｐ型半導体素子１６が形成されている。

ここで、ｎ型半導体素子１５は半導体層２０の上に形成されたＳｉＧｅ層６の上に形成されており、ｐ型半導体素子は半導体領域１の上に形成されたＳｉＧｅ層６の上に形成されている。そしてＳｉＧｅ層６の内にソース・ドレイン領域３が形成されている。ここで、半導体基板１８と半導体層２０との何れも面内に［１１０］方向ないしは結晶学的にそれと等価な方向を含むが、ｎ型半導体素子とｐ型半導体素子との各々のソース・ドレイン領域を結ぶ方向、すなわちチャネル領域を流れる電流の主方向は、［１１０］方向ないしは結晶学的にそれと等価な方向になる様に配置されている。

なお、図３３に於いてはソース・ドレイン領域３の底部とＳｉＧｅ層６の底部とが一致している様に示してあるが、ソース・ドレイン領域３はＳｉＧｅ層６に完全に含まれていてもよく、またＳｉＧｅ層６のみならず半導体基板１８ないし半導体層２０にまで拡がって存在していてもよい。そして、ＳｉＧｅ層６の上にはゲート絶縁膜９を介してゲート電極２が形成されている。

次に本実施形態に依る半導体装置の製造方法について以下に説明する。先ず図３４に示す様に、支持半導体基板１８上に埋め込み絶縁膜１９を介して半導体層２０が形成されたＳＯＩ基板２１を用意する。このＳＯＩ基板２１に、例えばシャロー・トレンチ法等の方法を用いる事に依り素子分離領域４を形成する。この時、支持半導体基板１８と絶縁膜上半導体層２０との面内に含まれる［１１０］方向ないしは結晶学的にそれと等価な方向に各々平行にチャネルが配置される様に、素子分離領域４を配置する。

次に図３５に示す様に、例えばＲＩＥ法等の方法を用いる事に依り、ｐ型半導体素子形成領域の絶縁膜上半導体層２０及び埋め込み絶縁膜１９を除去し、支持半導体基板１８の表面を露出させる。絶縁膜上半導体層２０の除去には、例えば湿式処理等の等方性エッチングを用いても良いが、埋め込み絶縁膜１９の除去は、素子分離領域４の侵食を防ぐ為に、例えばＲＩＥ法等の異方性エッチングを用いる事が好ましい。

次に図３６に示す様に、例えば支持半導体基板１８の上に、例えばＳｉＨ₄ ガスとＨＣｌガスとを用いてシリコン層を、例えばエピタキシャル成長の方法を用いて形成する。この時、ｐ型半導体素子の素子領域１の表面が、素子分離領域４の表面と等しい高さである必要はないが、両者の高さが揃っていると、後のリソグラフィー工程に要求される焦点深度が浅くても良いと言う利点が在る。

次に図３７に示す様に、ｎ型半導体素子の素子領域１及びｐ型半導体素子の素子領域１の表面に、例えばＳｉＨ₄ ガスとＧｅＨ₄ ガスとＨＣｌガスとを用いて、例えばシリコンとゲルマニウムとの組成比が各々０．５と０．５とである様なＳｉＧｅ層６を、例えばエピタキシャル成長の方法を用いて形成する。続いてｎ型半導体素子形成領域の半導体層２０ないしＳｉＧｅ層６中に、例えばＢイオン（図示せず）を、例えば５ｋｅＶのエネルギーで１×１０^１２ｃｍ^−２注入する。続いてｐ型半導体素子形成領域の半導体層１ないしＳｉＧｅ層６中に、例えばＰイオン（図示せず）を例えば１０ｋｅＶのエネルギーで１×１０^１２ｃｍ^−２注入する。

次に図３８に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、素子分離領域４ないしＳｉＧｅ層６全面に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜（図示せず）を形成する。続いて、例えばＣＶＤ法等の方法を用いる事に依り、前記酸化ハフニウム膜７（図示せず）全面に、例えば厚さ１０ｎｍのＷ膜（図示せず）を形成する。続いて、例えばＲＩＥ法等の異方性エッチングを施す事に依り、前記Ｗ膜及び前記酸化ハフニウム膜を加工してゲート電極２及びゲート絶縁膜９を形成する。

続いて、ｎ型半導体素子形成領域に、例えばＡｓイオンを１０ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２注入する事に依り、ｎ型半導体素子のソース・ドレイン領域３を形成する。続いて、ｐ型半導体素子形成領域に、例えばＢイオンを５ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２注入する事に依り、ｐ型半導体素子のソース・ドレイン領域３を形成する。

以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を経て、図３３に示す本発明の半導体装置を形成する。

本実施形態の様にして半導体装置を形成すると、ｎ型半導体素子は面内方向に圧縮歪みの印加された（３１１）面ないし結晶学的にそれと等価な面方位の面上に形成され、且つｐ型半導体素子は面内方向に圧縮歪みの印加された（１１０）面ないし結晶学的にそれと等価な面方位の面上に形成されるので、ｎ型半導体素子に於ける電子の移動度もｐ型半導体素子に於けるホールの移動度も共に高い値となり、高速動作の可能な高性能の相補型半導体装置が実現される。

なお、本実施形態に於いては支持半導体基板１８が（１１０）面ないしそれと結晶学的に等価な面方位を持つ半導体、絶縁膜上半導体層２０が（３１１）面ないし結晶学的にそれと等価な面方位を持つ半導体としたが、この事は本質的ではなく、支持半導体基板が（３１１）面ないし結晶学的にそれと等価な面方位を持つ半導体、絶縁膜上半導体層が（１１０）面ないしそれと結晶学的に等価な面方位を持つ半導体とし、且つｎ型半導体素子を支持半導体基板の上に、例えばエピタキシャル成長に依り得られた半導体層上に形成し、且つｐ型半導体素子を絶縁膜上半導体層の上に、例えばエピタキシャル成長に依り得られた半導体層上に形成しても、同様の効果が得られる。

また、本実施形態に於いては、ｎ型半導体素子を（３１１）面ないし結晶学的にそれと等価な面方位の面上に形成したが、この面方位に限るものではなく、一般に１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される面ないしそれと結晶学的に等価な面方位を持つ面上に、ｎ型半導体素子を形成しても同様の効果が得られる。

また、本実施形態に於いては、圧縮歪みの印加されたＳｉＧｅ層の形成以降は、従来の平面型半導体装置の製造方法と同様の工程で半導体装置が形成されるので、工程が簡略であると言う利点が在る。一方、例えば第４実施形態の様に半導体装置を構築すると、ｎ型半導体素子及びｐ型半導体素子の何れに於いても、高い移動度を保ちつつ、チャネルの方向を各々相互に直交する二方向に配置する事が可能になり、素子の配置の自由度が増すと言う利点がある。

また、本実施形態に於いては、図３３に於いては支持半導体基板１８と絶縁膜上半導体層２０との面内に含まれる［１１０］方向ないしは結晶学的にそれと等価な方向は相互に平行に配置されている様に示されているが、この事は本質的ではなく、必ずしも相互に平行ではなく配置されていてもよい。但し、相互に平行に配置されていると、高い移動度を保ちつつ素子を相互に平行に配置する事が可能であるので、素子配置の設計が容易であると言う利点が在る。

また、本実施形態に於いては、図３６に示す工程に於いて支持半導体基板上に気相エピタキシャル成長の方法でシリコン層を形成したが、この方法に限るものではなく、支持半導体基板上にシリコン層を、例えば堆積等の方法で形成した後に、例えば固相エピタキシャル成長等の方法を用いて結晶化しても良い。

本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

（第７実施形態）
図３９は第７の実施形態に係る半導体装置の断面図である。層間絶縁膜、配線金属等は省略されており、示されていない。本実施形態の半導体装置は、（３１１）面ないしそれと結晶学的に等価な面方位を持つシリコン基板５の上に形成されており、ｎ型半導体素子１５とｐ型半導体素子１６とを含んでいる。

ここで、ｎ型半導体素子１５とｐ型半導体素子１６とは何れも、シリコン基板５の上に形成されたＳｉＧｅ層６の上に形成されている。そしてＳｉＧｅ層６の内にソース・ドレイン領域３が形成されている。ここで、ｎ型半導体素子とｐ型半導体素子との各々のソース・ドレイン領域を結ぶ方向、すなわちチャネル領域を流れる電流の主方向は、［１１０］方向ないしは結晶学的にそれと等価な方向になる様に配置されている。なお、図３９に於いては、ソース・ドレイン領域３の底部とＳｉＧｅ層６の底部とが一致している様に示してあるが、ソース・ドレイン領域３はＳｉＧｅ層６に完全に含まれていてもよく、またＳｉＧｅ層６のみならず、シリコン基板５にまで拡がって存在していてもよい。そして、ＳｉＧｅ層６の上にはゲート絶縁膜９を介してゲート電極２が形成されている。

次に、本実施形態に依る半導体装置の製造方法について以下に説明する。先ず図４０に示す様に、例えばシャロー・トレンチ法等の方法を用いる事に依り素子分離領域４を形成する。この時、シリコン基板５の表面に含まれる［１１０］方向ないしは結晶学的にそれと等価な方向に平行にチャネルが配置される様に、素子分離領域４を配置する。

次に図４１に示す様に、ｎ型半導体素子の素子領域１及びｐ型半導体素子の素子領域１の表面に、例えばＳｉＨ₄ ガスとＧｅＨ₄ガスとＨＣｌガスとを用いて、例えばシリコンとゲルマニウムとの組成比が各々０．５と０．５とである様なＳｉＧｅ層６を、例えばエピタキシャル成長の方法を用いて形成する。続いてｎ型半導体素子形成領域の前記シリコン基板５ないしＳｉＧｅ層６中に例えばＢイオン（図示せず）を、例えば５ｋｅＶのエネルギーで１×１０^１２ｃｍ^−２注入する。続いてｐ型半導体素子形成領域の前記シリコン基板５ないしＳｉＧｅ層６中に、例えばＰイオン（図示せず）を１０ｋｅＶのエネルギーで１×１０^１２ｃｍ^−２注入する。

次に図４２に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、前記素子分離領域４ないし前記ＳｉＧｅ層６全面に、例えば厚さ５ｎｍの酸化ハフニウム膜（図示せず）を形成する。続いて、例えばＣＶＤ法等の方法を用いる事に依り前記酸化ハフニウム膜（図示せず）全面に、例えば厚さ１０ｎｍのＷ膜（図示せず）を形成する。続いて、例えばＲＩＥ法等の異方性エッチングを施す事に依り、前記Ｗ膜及び前記酸化ハフニウム膜を加工してゲート電極２及びゲート絶縁膜９を形成する。

続いて、ｎ型半導体素子形成領域に、例えばＡｓイオンを１０ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２注入する事に依り、ｎ型半導体素子のソース・ドレイン領域３を形成する。続いて、ｐ型半導体素子形成領域に、例えばＢイオンを５ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２注入する事に依り、ｐ型半導体素子のソース・ドレイン領域３を形成する。

以後は従来技術と同様に，層間絶縁膜形成工程や配線工程等を経て，図３９に示す本発明の半導体装置を形成する。

本実施形態の様にして半導体装置を形成すると、ｎ型半導体素子とｐ型半導体素子とは何れも、面内方向に圧縮歪みの印加された（３１１）面ないし結晶学的にそれと等価な面方位の面上に形成されている。それ故、ｎ型半導体素子に於ける電子の移動度は極めて高い値となる。一方、ｐ型半導体素子に於けるホールの移動度は最も高い値ではないものの、ｐ型半導体素子の形成されている面は最も高い移動度の得られるところの（１１０）面ないし結晶学的にそれと等価な面方位の面に近い面方位の面であるので、ホールの移動度も高い値となる。その結果として、ｎ型半導体素子に於ける電子の移動度も、ｐ型半導体素子に於けるホールの移動度も共に高い値となり、高速動作の可能な高性能の相補型半導体装置が実現される。上記実施形態に示した半導体装置を形成すると、ｎ型半導体素子に於ける電子の移動度も、ｐ型半導体素子に於けるホールの移動度も共に最も高い値が得られるので、極めて高速な動作の可能な高性能の相補型半導体装置が実現されると言う利点が在る。一方、本実施形態に示した半導体装置を形成すると、製造工程が簡略になると言う利点が在る。

また、本実施形態に於いては、（３１１）面ないし結晶学的にそれと等価な面方位の面上に半導体装置を形成したが、この面方位に限るものではなく、一般に１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される面ないしそれと結晶学的に等価な面方位を持つ面上に、半導体装置を形成しても同様の効果が得られる。

本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

１…素子領域、２…ゲート電極、３…ソース・ドレイン領域、４…素子分離領域、５…シリコン基板、６…ＳｉＧｅ層、７…酸化ハフニウム膜、８…タングステン膜、９…ゲート絶縁膜、１０…突起領域、１１、酸化シリコン膜、１２…台形状の領域、１３…窒化シリコン膜、１４…直方体の領域、１５…ｎ型半導体素子、１６…ｐ型半導体素子、１７…窒化シリコン側壁膜、１８…支持半導体（Ｓｉ）基板、１９…埋め込み絶縁膜、２０…絶縁膜上半導体層、２１…ＳＯＩ基板

Claims (8)

1. 第１の主面を有し、ＩＩＩ族の不純物を含み、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される、ないしはそれと結晶学的に等価な第１の面方位のみを前記第１の主面に有する、シリコンとゲルマニウムとの混晶層と、
   前記第１の主面上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記ゲート電極を挟む様に形成され、Ｖ族の不純物を含む半導体よりなるソース・ドレイン領域と、
   前記第１の面方位を有する第２の主面を備えたシリコンとゲルマニウムとの混晶体と、
   を有し、
   前記混晶層は前記混晶体の前記第２の主面にエピタキシャル成長により形成され、面内方向に圧縮歪みが印加され、
   前記混晶層は、前記第１の主面を複数個備え、前記ゲート絶縁膜が、隣り合う前記第１の主面の間の前記混晶体の何れかの部分の上に延在して形成されており、前記何れかの部分の、少なくとも一箇所に於ける前記ゲート絶縁膜の酸化膜換算膜厚が、前記第１の主面上の、少なくとも一箇所に於ける前記ゲート絶縁膜の酸化膜換算膜厚よりも厚く、
   前記混晶体は、（１００）面ないしそれと結晶学的に等価な第２の面方位を有する第３の主面を備える第１の部分と、前記第３の主面上にエピタキシャル成長され前記第２の主面を備える第２の部分とを有することを特徴とする半導体素子。
2. 前記混晶層に於けるゲルマニウムに対するシリコンの組成比が、０＜ｘ≦１を満たすｘを用いて（１−ｘ）／ｘと表され、前記混晶体におけるシリコンに対するゲルマニウムの組成比が、前記ｘに対して０≦ｙ＜ｘの関係を満たすｙを用いてｙ／（１−ｙ）と表されることを特徴とする請求項１に記載の半導体素子。
3. 第１の主面を有し、ＩＩＩ族の不純物を含み、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される、ないしはそれと結晶学的に等価な第１の面方位のみを前記第１の主面に有する、シリコンとゲルマニウムとの第１の混晶層と、
   前記第１の主面上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第１のゲート電極と、
   前記第１の混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記第１のゲート電極を挟む様に形成され、Ｖ族の不純物を含む第１のソース・ドレイン領域と、
   を有し、前記第１の混晶層は、前記第１の主面の面内方向に圧縮歪みが印加されている第１の半導体素子と、
   Ｖ族の不純物を含み、シリコンとゲルマニウムとの（１１０）面ないしそれと結晶学的に等価な第２の面方位を持つ第２の主面を有する、シリコンとゲルマニウムとの第２の混晶層と、
   前記第２の主面上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された第２のゲート電極と、
   前記第２の混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記第２のゲート電極を挟む様に形成され、ＩＩＩ族の不純物を含む第２のソース・ドレイン領域と、を有し、前記第２の混晶層は、前記第２の主面の面内方向に圧縮歪みを有する第２の半導体素子と、
   を含むことを特徴とする半導体装置。
4. シリコンとゲルマニウムとの混晶体を更に具備し、
   前記第１の混晶層と前記第２の混晶層は、前記混晶体の上にエピタキシャル成長され、
   前記第１の混晶層に於けるゲルマニウムに対するシリコンの組成比は０＜ｘ_１≦１を満たすｘ_１を用いて（１−ｘ_１）／ｘ_１と表され、前記第２の混晶層に於けるゲルマニウムに対するシリコンの組成比は、０＜ｘ₂≦１を満たすｘ₂を用いて（１−ｘ₂）／ｘ₂と表され、前記混晶体におけるシリコンに対するゲルマニウムの組成比が、０≦ｙ＜ｘ_１且つ０≦ｙ＜ｘ₂の関係を満たすｙを用いて、ｙ／（１−ｙ）と表されることを特徴とする請求項３に記載の半導体装置。
5. 前記混晶体は、（１００）面ないしそれと結晶学的に等価な第３の面方位を有する第３の主面を備える第１の部分と、前記第３の主面上に形成され、前記第１の面方位の第４の主面を有する第２の部分を備え、前記第１の混晶層は、前記第４の主面上に、エピタキシャル成長に依り形成されており、
   前記混晶体は、前記第１の部分において、（１１０）面ないしそれと結晶学的に等価な第４の面方位を有する第５の主面をさらに備え、前記第２の混晶層は、前記第５の主面上に、エピタキシャル成長されていることを特徴とする請求項４に記載の半導体装置。
6. 前記混晶体は、前記第１の面方位を有する第３の主面を備えた第１の領域と、（１１０）面ないしそれと結晶学的に等価な第３の面方位を有する第４の主面を備えた第２の領域を有し、
   前記第１の混晶層は、前記第３の主面上にエピタキシャル成長され、
   前記第２の混晶層は、前記第４の主面上にエピタキシャル成長されていることを特徴とする請求項４に記載の半導体装置。
7. 前記第１の面方位を有する第３の主面を備えるシリコンとゲルマニウムとの第３の混晶層と、前記第２の面方位の第４の主面を備えるシリコンとゲルマニウムとの第４の混晶層をさらに有し、
   前記第１の混晶層が前記第３の主面上に形成され、
   前記第２の混晶層が前記第４の主面上に形成され、
   前記第１の混晶層に於けるゲルマニウムに対するシリコンの組成比は０＜ｘ_１≦１を満たすｘ_１を用いて（１−ｘ_１）／ｘ_１と表され、前記第２のシリコンとゲルマニウムとの混晶層に於けるゲルマニウムに対するシリコンの組成比は０＜ｘ₂≦１を満たすｘ₂を用いて（１−ｘ₂）／ｘ₂と表され、
   前記第３の混晶層は、０≦ｙ_１＜ｘ_１の関係を満たすｙ_１を用いてシリコンに対するゲルマニウムの組成比がｙ_１／（１−ｙ_１）と表され、
   前記第４の混晶層は、０≦ｙ₂＜ｘ₂の関係を満たすｙ_２を用いてシリコンに対するゲルマニウムの組成比がｙ₂／（１−ｙ₂）と表され、
   前記第３の混晶層と前記第４の混晶層とは第３の絶縁膜を介して接していることを特徴とする請求項３に記載の半導体装置。
8. 互いに絶縁分離された第１の半導体素子と第２の半導体素子を具備し、
   前記第１の半導体素子は、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される面ないしそれと結晶学的に等価な第１の面方位を有する第１の主面を備え、前記第１の主面の面内方向に圧縮歪みが印加されている、シリコンとゲルマニウムとの第１の混晶層と、
   前記第１の混晶層に形成された、ＩＩＩ族の不純物を含む第１の半導体領域と、
   前記第１の半導体領域上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第１のゲート電極と、
   前記第１のゲート電極を挟み、前記第１の混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に隔てて形成され、Ｖ族の不純物を含む第１のソース・ドレイン領域と、
   を有し、
   前記第２の半導体素子は、前記第１の面方位を持つシリコンとゲルマニウムとの第２の混晶層と、
   前記第２の混晶層に形成された、Ｖ族の不純物を含む第２の半導体領域と、
   前記第２の半導体領域上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された第２のゲート電極と、
   前記第２のゲート電極を挟み、前記第２の混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に隔てて形成され、ＩＩＩ族の不純物を含む第２のソース・ドレイン領域とを有することを特徴とする半導体装置。

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