[go: up one dir, main page]

JP3815239B2 - 半導体素子の実装構造及びプリント配線基板 - Google Patents

半導体素子の実装構造及びプリント配線基板 Download PDF

Info

Publication number
JP3815239B2
JP3815239B2 JP2001070889A JP2001070889A JP3815239B2 JP 3815239 B2 JP3815239 B2 JP 3815239B2 JP 2001070889 A JP2001070889 A JP 2001070889A JP 2001070889 A JP2001070889 A JP 2001070889A JP 3815239 B2 JP3815239 B2 JP 3815239B2
Authority
JP
Japan
Prior art keywords
heat sink
wiring board
printed wiring
semiconductor chip
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001070889A
Other languages
English (en)
Other versions
JP2002270743A (ja
Inventor
和幸 三窪
栄 北城
勇三 嶋田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2001070889A priority Critical patent/JP3815239B2/ja
Priority to US10/090,459 priority patent/US6670699B2/en
Publication of JP2002270743A publication Critical patent/JP2002270743A/ja
Application granted granted Critical
Publication of JP3815239B2 publication Critical patent/JP3815239B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0272—Adaptations for fluid transport, e.g. channels, holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0207—Cooling of mounted components using internal conductor planes parallel to the surface for thermal conduction, e.g. power planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/064—Fluid cooling, e.g. by integral pipes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10416—Metallic blocks or heatsinks completely inserted in a PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子の実装構造及びプリント配線基板に関し、特に、半導体パッケージ間の配線を最短にして電子機器の高速動作を可能にすると共に、電子機器の小型・薄型化を可能にする半導体素子の実装構造及びプリント配線基板に関する。
【０００２】
【従来の技術】
近年、インターネットなどに用いるパーソナルコンピュータから、地球規模の科学技術計算に用いられる大型コンピュータに至るまで、デジタル機器においては、膨大な情報量を高速に処理することが望まれており、高速化の要求は年々高くなっている。高速化の１つの手段として、搭載されるＬＳＩチップ間の信号配線距離を最短にして高密度実装を図り、信号の伝達速度を高速化する方法が知られている。また、デジタル機器の中枢となるマイクロプロセッサ（micro processor:以下、ＣＰＵという）は、その動作周波数が急速に上がっており、例えば、ＣＰＵの周波数が１．５ＧＨｚに達するものが報告されている。このようにＣＰＵの動作周波数が高くなり、且つ半導体素子の使用数も膨大になることから、その発熱は急激に大きくなっている。例えば、動作周波数が１．５ＧＨｚのＣＰＵの場合、最大消費電力は約７０Ｗ相当にも達し、この発熱が高速化を妨げる原因になっている。このような発熱に対する従来の解決策として、以下の様な半導体装置が提案されている。
【０００３】
図１２は、従来の半導体素子の実装構造の構成を示す。
この様な半導体素子の実装構造は、現在、コンピュータ、交換機など様々な電子機器で採用されている。
フリップチップ（flip chip ）型のＬＳＩチップ（chip）１は、その片面に設けられたチップバンプ（chip bump ）２がインターポーザ（interposer）３の上面の電極面に接続される。インターポーザ３は下面にＢＧＡ（Ball Grid Array ）バンプ（bump）４を備えており、このＢＧＡバンプ４がプリント配線基板６のパッドに接続される。ＬＳＩチップ１とインターポーザ３の間には、ＬＳＩチップ１とインターポーザ３の熱膨張率のミスマッチを防止するためのアンダーフィル樹脂（under fill resin）５が充填されている。これらの部分は半導体パッケージと呼ばれ、プリント配線基板６にＢＧＡバンプ４を介して接続されている。また、プリント配線基板６内には信号配線７が多層に形成されており、更に、上下の層の間の信号配線７を接続するためにスルーホール（throug hole ）５０が設けられている。
【０００４】
ＬＳＩチップ１は動作時の発熱が著しいため、その放熱面には放熱器７０が取り付けられている。この放熱器７０とＬＳＩチップ１の放熱面との密着性が悪いと、放熱が不十分になる。放熱が不十分になると、ＬＳＩチップ１は本来の能力を発揮できなくなり、その高速動作性や信頼性に影響が表れる。そこで、ＬＳＩチップ１の裏面（図ては上面）側に熱伝導性を有する接着剤３１を塗布してＬＳＩチップ１の放熱面と放熱器７０の間の熱伝導性を良くし、ＬＳＩチップ１が許容温度以下に抑えられるようにしている。放熱器７０は、複数の放熱フィン７１が所定間隔に立設された構造を有しており、この放熱フィン７１には図示しない冷却ファンにより生成した風を吹き付けて強制空冷を行っている。
【０００５】
また、「ＮＥＣ技法」Ｖｏｌ．３９、Ｎｏ．１（１９８６）のＰ３６〜４１には、スーパーコンピュータ用の冷却技術が開示されている。この技術は、複数のＬＳＩをセラミック基板上に２次元的に配置し、各ＬＳＩに円柱状の放熱スタッドを設け、これら放熱スタッドを熱伝導ブロックに介在させ、この熱伝導ブロックの表面に冷却水路を設けて冷却を行っている。この冷却技術によれば、１ＬＳＩ当たり発熱量４０Ｗ相当を許容することができ、一応の効果を奏している。
【０００６】
更に、特開２０００−１５０７１４号公報、特開２０００−１５０７１５号公報、及び特開２０００−２６０９０１号公報には、マイクロプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit ）などの比較的消費電力が大きく、多端子の半導体プラスチックパッケージを高密度に実装するための半導体プラスチックパッケージが提案されている。これらは、ＬＳＩチップの高機能化及び高密度化に伴う発熱量の増大に対処するため、以下の手段を備えている。インターポーザの厚さ方向の中央にインターポーザとほぼ同じ大きさの金属板を配置する手段、前記インターポーザの片面に熱伝導性接着剤でＬＳＩチップを固定する手段、前記金属板と表面の回路を熱硬化性樹脂組成物で絶縁する手段、インターポーザに形成された回路導体とＬＳＩチップとをワイヤボンディングで接続する手段、プリント配線板上の信号伝播回路導体とプリント配線板の反対面に形成された回路導体又は接続用導体パッドを金属板と樹脂組成物で絶縁されたスルーホール導体で結線する手段、半導体チップ、ワイヤ及びボンディングパッドを樹脂封止する手段などを備えている。なお、放熱用の金属板の材質は、特に限定されていないが、高弾性率及び高熱伝導性を有し、厚さ３０〜５００μｍのものが好適とされ、具体的には、純銅、無酸素銅などが開示されている。
【０００７】
【発明が解決しようとする課題】
しかし、従来の半導体素子の実装構造によると、図１２に示した半導体装置の場合、放熱器７０の占める体積が大きくなるため、隣接して搭載される他のＬＳＩチップとの間の距離が長くなる。このため、信号配線が長くなることに起因して伝送信号に減衰や遅延が発生し、将来の高速化に対応できない。また、放熱器７０の占有体積が大きいという事実は、次世代の電子機器で要求されている小型化や薄型化の要求に対応できないことを意味する。
【０００８】
また、「ＮＥＣ技法」Ｖｏｌ．３９によれば、水冷機構が大型になる為に実装体積を小さくすることができず、やはり上記した様な問題を有している。更に、特開２０００−１５０７１４号公報、特開２０００−１５０７１５号公報、及び特開２０００−２６０９０１号公報によると、近年、ＬＳＩチップの端子数は１０００ピンを超えるものが多く出回っており、将来、高機能化と共に更に多ピン化が進むと考えられる。このため、インターポーザ内の全面に金属板を埋め込む構造では、信号配線の収容性、パッケージの大型化の際に問題が生じると思われる。
【０００９】
したがって、本発明の目的は、十分な冷却能力を得ながらヒートシンク（heatsink）の実装体積を小さくでき、かつＬＳＩチップ間の信号配線長を最短化することが可能な半導体素子の実装構造及びプリント配線基板を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、第１の特徴として、多層配線を有するプリント配線基板の所定位置に半導体チップが搭載される半導体素子の実装構造において、前記プリント配線基板は、前記半導体チップに対向する部位にヒートシンクが配設され、該ヒートシンク及び前記半導体チップ側の金属部分に接触して熱結合を行う複数の金属柱状体を内蔵し、前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とする半導体素子の実装構造を提供する。
【００１１】
この構造によれば、ヒートシンクがプリント配線基板内に実装されることにより、ヒートシンクが半導体装置において占めるスペースが小さくなると共に、隣接の半導体チップとの間隔を小さくすることができる。そして、半導体チップからヒートシンクへの熱伝達は、プリント配線基板内に設けた複数の金属柱状体によって行われる。金属柱状体は微小な物体であるため、プリント配線基板内に形成されている配線の引回しや布線数に殆ど影響を与えることがない。したがって、従来は、大型のヒートシンクを装着していた為にプリント配線基板上の半導体チップの相互間隔が長くなり、これにより信号配線長が長くなっていたが、本発明によれば半導体チップ間の信号配線長を短くできるようになり、信号伝送における減衰や遅延時間を小さくすることが可能になる。
【００１２】
本発明は、上記の目的を達成するため、第２の特徴として、多層配線を有するプリント配線基板の所定位置に半導体チップが搭載される半導体素子の実装構造において、前記プリント配線基板は、前記半導体チップに対向する部位にヒートシンクが配設され、前記ヒートシンクを露出させるための凹部を有し、前記半導体チップがその放熱面を前記ヒートシンクに密着させた状態で前記凹部に搭載され、前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とする半導体素子の実装構造。
【００１３】
この構造によれば、プリント配線基板内にヒートシンクが配設され、ヒートシンクが半導体装置において占めるスペースが小さくなると共に、隣接の半導体チップとの間隔を小さくできるようにしている。更に、ヒートシンクに面してプリント配線基板に凹部（開口部）が設けられ、ヒートシンクに半導体チップを直接的に装着することができる。したがって、従来は、大型のヒートシンクを装着していたためにプリント配線基板上の半導体チップの相互間隔が長くなり、これにより信号配線長が長くなっていたのに対し、本発明では半導体チップ間の信号配線長を短くできるようになり、信号伝送における減衰や遅延時間を小さくすることが可能になる。
【００１４】
本発明は、上記の目的を達成するため、第３の特徴として、多層配線を有するプリント配線基板の所定位置に半導体チップが搭載される半導体素子の実装構造において、前記半導体チップは、その放熱面に、冷却媒体が流通する少なくとも１つの流路を内部に備えたヒートシンクが装着され、前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とする半導体素子の実装構造。
【００１５】
この構造によれば、ヒートシンクは内部に冷却媒体を流通可能にして熱交換効率を高め、これにより小型化を図っている。このヒートシンクを半導体チップの表面に直接的に実装している。この結果、従来は、大型のヒートシンクを装着していたためにプリント配線基板上の半導体チップの相互間隔が長くなり、これにより信号配線長が長くなっていたのに対し、本発明では半導体チップ間の信号配線長を短くできるようになり、信号伝送における減衰や遅延時間を小さくすることが可能になる。
本発明は、上記の目的を達成するため、第４の特徴として、多層配線を有し、所定位置に半導体チップが搭載されるプリント配線基板において、前記半導体チップに対向する部位にヒートシンクが配設され、該ヒートシンク及び前記半導体チップ側の金属部分に接触して熱結合を行う複数の金属柱状体を内蔵し、前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とするプリント配線基板を提供する。
本発明は、上記の目的を達成するため、第５の特徴として、多層配線を有し、所定位置に半導体チップが搭載されるプリント配線基板において、前記半導体チップに対向する部位にヒートシンクが配設され、前記ヒートシンクを露出させるための凹部を有し、前記半導体チップがその放熱面を前記ヒートシンクに密着させた状態で前記凹部に搭載され、前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とするプリント配線基板を提供する。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を基に説明する。
［第１の実施の形態］
図１は本発明の半導体素子の実装構造の第１の実施の形態を示す。
フリップチップ型のＬＳＩチップ１は、その電極パッド（図示せず）にチップバンプ２が搭載されており、このチップバンプ２とインターポーザ３の接続パッドとが接続されている。更に、ＬＳＩチップ１とインターポーザ３の間にはアンダーフィル樹脂５が充填され、半導体パッケージ１５が形成されている。この半導体パッケージは、インターポーザ３の下面に設けられたＢＧＡボール４を介してプリント配線基板６に接続される。ＢＧＡボール４は、プリント配線基板６に設けられたパッド６ａに半田により接続される。この接続を行った後、ＢＧＡボール４の周囲にはアンダーフィル樹脂５が充填される。
【００１７】
プリント配線基板６のコア層８には、信号配線７のほか、板状のヒートシンク１０ａが埋め込まれ、更にコア層８の両側には多層配線層１３（信号配線などの銅箔パターンからなる）が設けられている。信号配線７は、ヒートシンク１０ａが埋め込まれた部分には布線されないが、ヒートシンク１０ａの周囲及び上下には布線される。ヒートシンク１０ａは、高熱伝導性を有する金属材料、例えば、銅やアルミなどが用いられている。このヒートシンク１０ａには、グランド（ＧＮＤ）電位（又は電源Ｖcc電位）のＢＧＡバンプ４に選択的に接続されるように放熱用ビア（via ）９（金属柱状体）が設けられている。この放熱用ビア９は、熱伝導部材として機能するものであるため、半田でもよいが、好ましくは、銅、アルミ等の熱伝導性に優れる金属を用いるのがよい。
【００１８】
上記の構造により、ＬＳＩチップ１から発生した熱は、ＬＳＩチップ１→チップバンプ２→インターポーザ３→ＢＧＡバンプ４→プリント配線基板６の経路で伝導される。更に、プリント配線基板６に達した熱は、プリント配線基板６内に選択的に形成された放熱用ビア９を介してヒートシンク１０ａに伝導し、ついで、プリント配線基板６内の銅箔パターン（配線）などに熱拡散した後、空気中に放熱される。このように、本発明の第１の実施の形態によれば、図１２のようにヒートシンクを外部に設けずに内部に設け、その熱伝導を良好にする構造にしたため、優れた冷却能力が得られることにより、ＬＳＩチップ１の低消費電力が図れ、しかも小型化、薄型化が可能になるため、高密度実装の要求される携帯端末などの電子機器への利用に適した構造となっている。また、プリント配線基板６のコア層８内にヒートシンク１０ａと共に信号配線も同時に形成するので、配線収容性を落とすことはなく、高密度化が可能である。
【００１９】
図１において、ヒートシンク１０ａは、プリント配線基板６に埋め込まれ、外部に露出する部分が無いものとしたが、プリント配線基板６の外に突出するように埋め込んでもよい。ヒートシンク１０ａが大気中に露出することにより、放熱効果が高められる。更には、外に突出した部分にモータファンや図１２に示したような放熱器を装着してもよい。
【００２０】
〔第２の実施の形態〕
図２及び図３は、本発明の第２の実施の形態を示す。図２は正面方向から見た断面図、図３は横方向から見た断面図を示している。なお、図２及び図３においては、図１に用いたと同一部材又は同一機能を有するものには同一引用数字を用いている。
【００２１】
本実施の形態においては、図１の板状のヒートシンク１０ａに代えて、フィン１２により区画された流路１１を内蔵する中空構造のヒートシンク１０ｂを用いている。その他の構成は図１と同一である。ヒートシンク１０ｂは、高熱伝導性の金属材料、例えば、銅やアルミなどの材料が用いられている。流路１１は０．２〜０．６ｍｍの幅に設けられており、内部には、図３に示すように不図示の冷却用ポンプにより冷媒１４（冷却媒体）が送水される。放熱用ビア９は、一端がヒートシンク１０ｂの上部（表面）に接続され、他端がプリント配線基板６上の半導体パッケージ１５との接続パッドに至り、ＧＮＤ電位もしくはＶcc電位のうちいずれかを選択して放熱用ビア９が設けられている。なお、本実施の形態においては、プリント配線基板６上に１個の半導体パッケージ１５しか設けていないが、複数の半導体パッケージ１５が搭載されたマルチチップモジュールの構成においても、本発明は適用可能である。
【００２２】
図２及び図３において、高密度実装されたＬＳＩチップ１は、大電力を消費するために多大な熱を発生する。このＬＳＩチップ１で発生した熱のほとんどは、ヒートシンク１０ｂ内の流路を流れる冷媒の熱伝達率が他の伝熱形態よりも遥かに大きいため、ＬＳＩチップ１→チップバンプ２→インターポーザ３→ＢＧＡバンプ４→プリント配線基板６の経路で伝導する。ついで、放熱用ビア９を介してヒートシンク１０ｂに伝導し、更に、ヒートシンク１０ｂ内に形成された流路１１内の冷媒１４に達し、熱交換が行われる。冷媒１４として、水などの液体を用いれば、気体などの冷媒に比べて放熱性能を飛躍的に向上させることができる。また、流路１１をＬＳＩチップ１のサイズ以上の長さを有するようにすれば、流路１１内を流れる冷媒との接触面積が大きくなり、熱交換が効率的に行われるようになる。
【００２３】
ここで、ヒートシンク１０ｂの冷却性能について説明する。
ヒートシンク１０ｂ内に形成された複数の流路１１は、その数が多くなるほど冷媒１４とフィン１２との接触面積を大きくできるので、熱抵抗を小さくすることができる。しかし、流路１１の数が多くなれば、流路１１内の圧力損失が増大する。このため、流路１１の数は、使用する冷却用ポンプの能力に応じて決める必要がある。そこで、冷却ポンプの性能を考慮し、ＬＳＩチップ１の熱抵抗と流路１１内の圧力損失の関係について、以下の理論式で求めた。
【００２４】
最初に、本発明の半導体装置の周辺の境界条件として、環境温度は常温、風速は自然対流、冷媒１４は水であるとする。この境界条件では、流路１１内を流れる冷媒１４（ここでは水）の熱伝達率が他の伝熱形態に比べて遥かに大きいことが、本発明者らは実験により確認している。ＬＳＩチップ１で発生した熱量の殆どが冷媒１４に伝熱するので、ＬＳＩチップ１の表面、プリント配線基板６の表面及び側部からの放熱は無視できるものとして、ＬＳＩチップ１の熱抵抗を算出した。
【００２５】
まず、ＬＳＩチップ１の熱抵抗（Ｒtot ）の算出方法について説明する。ＬＳＩチップ１の熱抵抗（Ｒtot ）は、ＬＳＩチップ１単独の熱抵抗（Ｒchip）、チップバンプ２の熱抵抗（Ｒcbmp）、インターポーザ３の熱抵抗（Ｒip）、ＢＧＡバンプ４の熱抵抗（Ｒbga ）、放熱用ビア９の熱抵抗（Ｒtvia）、及びヒートシンク１０ｂの熱抵抗（Ｒfin ）の和（次式）で表すことができる。
Ｒtot ＝Ｒchip＋Ｒcbmp＋Ｒip＋Ｒbga ＋Ｒtvia＋Ｒfin
【００２６】
次に、熱伝導による熱抵抗分の算出について説明する。ＬＳＩチップ１単独の熱抵抗（Ｒchip）、チップバンプ２の熱抵抗（Ｒcbmp）、インターポーザ３の熱抵抗（Ｒip）、ＢＧＡバンプ４の熱抵抗（Ｒbga ）、放熱用ビア９の熱抵抗（Ｒtvia）の熱伝導による熱抵抗の基本式は、（１）式で表すことができる。
Ｒ*** ＝ ｔ／λＡ ・・・（１）
（但し、ｔ：部材の厚み、λ：部材の熱伝導率、Ａ：熱源の面積）
【００２７】
ＬＳＩチップ１単独の熱抵抗（Ｒchip）の算出は、部材の熱伝導率として例えばシリコン（Ｓｉ）の熱伝導率λ、熱源の面積としてチップサイズＡを用いることができるので、これらとチップ厚みｔを（１）式に代入すれば熱抵抗が求められる。
【００２８】
次に、チップバンプ２における熱抵抗（Ｒcbmp）の導出は、チップバンプ２の厚み（高さｔ）と熱源の面積ＡにはＬＳＩチップ１と同様の数値を用いるが、部材の熱伝導率λについては、チップバンプ２とアンダーフィル樹脂５の面積比から、平均熱伝導率（λcbmp.av ）として以下の（２）式により求められる。そして、求めた平均熱伝導率（λcbmp.av ）を（１）式に代入することにより、チップバンプ２の熱抵抗（Ｒcbmp）を求めることができる。
λcbmp.av ＝αcbmp・λcbmp＋αfile・λfile ・・・（２）
（但し、αcbmp：チップバンプの占有比、λcbmp：チップバンプの熱伝導率、αfile：アンダーフィル樹脂５の占有比、λfile：アンダーフィル樹脂５の熱伝導率）
【００２９】
次に、インターポーザ３の熱抵抗（Ｒip）の導出は、インターポーザの厚みｔや熱源の面積Ａについては、ＬＳＩチップ１及びチップバンプ２と同様の数値を用いる。しかし、インターポーザ３は、実際には、絶縁層（例えばＦＲ４など）と接続パッドや信号の引き出し配線などの導体層（銅箔など）が積層された構成が一般的である。したがって、前記の各層が一体化されたインターポーザ３の熱抵抗（Ｒip）を求める場合、まず最初に、絶縁層や導体層の占有比を層毎に求めた後、（３）式により各層毎の平均熱伝導率（λlayerN.av ）を求める。
λlayerN.av ＝ αCu・λCu＋αFR4 ・λFR4 ・・・（３）
（但し、αCu：導体の占有比、λCu：導体の熱伝導率、αFR4 ：絶縁体の占有比、λFR4 ：絶縁体の熱伝導率）
【００３０】
そして、（３）式で求めた平均熱伝導率（λlayerN.av ）は導体と絶縁体の並列抵抗と見なせることから、インターポーザ３の熱伝導率λipは、次の（４）式で求められる。
λip＝（１／Ｔ）・ΣＮt ・λlayerN.av ・・・（４）
（但し、Ｔ：インターポーザの厚さ、ΣＮt ・λlayerN.av ：各層の厚さｔ×層平均熱伝導率λlayer .av の合計値）
こうして求められたインターポーザの熱伝導率（λip）を（１）式に代入すれば、熱抵抗（Ｒip）が求められる。
【００３１】
次に、ＢＧＡバンプ４の熱抵抗Ｒbga の導出は、前述のチップバンプと同様、バンプ厚み（高さ）ｔ、熱源の面積Ａについては、同様の数値を用い、部材熱伝導率λbga については、ＢＧＡバンプ４とアンダーフィル樹脂５の面積比より、平均熱伝導率（λbga .av ）として、次の（５）式で求められる。
そして、求められた平均熱伝導率（λbga .av ）を上記（１）式に代入することにより、ＢＧＡバンプ４部の熱抵抗（Ｒbga ）を次の（５）式で求めることができる。
λbga .av ＝αbga ・λbga ＋αfile・λfile ・・・（５）
（但し、αbga ：ＢＧＡバンプの占有比、λbga ：ＢＧＡバンプの熱伝導率、αfile：アンダーフィル樹脂５の占有比、λfile：アンダーフィル樹脂５の熱伝導率）
【００３２】
次に、放熱用ビア９の熱抵抗（Ｒtvia）を算出する。インターポーザ３と同様に、プリント配線基板６内には絶縁体と導体が交互に積層されている。したがって、放熱用ビアの厚み（高さ）ｔや熱源の面積Ａについては、前記インターポーザ３と同様の数値を用いるが、部材の熱伝導率については、絶縁層（例えば、ＦＲ４など）と放熱用ビア９や多層配線層（銅箔など）の占有比を層毎に求めた後、層毎の平均熱伝導率（λlayerN.av ）を次の（６）式により求める。
λlayerN.av ＝αCu・λCu＋αFR4 ・λFR4 ・・・（６）
（但し、αCu：導体の占有比、λCu：導体の熱伝導率、αFR4 ：絶縁体の占有比、λFR4 ：絶縁体の熱伝導率）
そして、求めた各層毎の平均熱伝導率λlayerN.av は、導体と絶縁体の並列抵抗と見なせることから、放熱用ビア９の熱伝導率λtviaは（７）式により算出される。
λip＝１／Ｔ・ΣＮt ・λlayerN.av ・・・（７）
（但し、Ｔ：放熱用ビアの厚さ、ΣＮt ・λlayerN.av ：各層の厚さｔ×層平均熱伝導率λlayer.avの合計値）
そして、求められた放熱用ビアの熱伝導率λtviaを上記（１）式に代入することにより、熱抵抗Ｒtviaを求めることができる。
【００３３】
次に、ヒートシンク１０ｂの熱抵抗の算出方法について説明する。
プリント配線基板６内に埋め込まれたヒートシンク１０ｂは、（８）式で求められる。なお、右辺の第１項はヒートシンク１０ｂの熱抵抗、第２項は冷媒１４の温度上昇による熱抵抗である。
Figure 0003815239
（但し、λ：冷媒の熱伝導率、Ｎｕ：ヌセルト数、Ｌ：ヒートシンク長さ、Ｗ：ヒートシンク幅、Ｗｃ：流路の溝幅、α：冷媒に接する面積／発熱領域、η：フィン効率、ρ：冷媒の密度、Ｃｐ：冷媒の比熱、ｆ：冷媒の流量）
【００３４】
ヒートシンク１０内に形成された複数の流路１１を流れる冷媒１４は、その圧力損失を無視できない。外部に設けた冷却用ポンプから配管チューブを通して冷媒１４をヒートシンク１０ｂに流入させた場合、その圧力損失は、流路１１内のフィン１２の壁面との間で生じる摩擦損失ＰＬ1 と、流路断面の変化で生じる局所摩擦ＰＬ2 になる。これらの圧力損失を合計することにより、全体の圧力損失が求められる。
【００３５】
まず、フィン１２の壁面との摩擦で生じる摩擦損失ＰＬ1 は、（９）式で表すことができる。
ＰＬ1 ＝Ｆ（Ｌ／ｄｅ）×（γ／２ｇ）υ2 ・・・（９）
（但し、Ｆ：摩擦係数、ｄｅ：等価水力直径、ｇ：重力加速度、γ：空気の比重量、υ：冷媒の流速）
そして、局所損失（ＰＬ2 ）は、流路断面の変化で生じる局所係数ζとして、（１０）式で表すことができる。
ＰＬ2 ＝ζ（γ／２ｇ）υ2 ・・・（１０）
例えば、ＬＳＩチップ１の消費電力５０Ｗクラスの冷却を実現する場合を想定して、前述したヒートシンク熱抵抗（Ｒfin ）以外の熱伝導による熱抵抗分（Ｒchip、Ｒcbmp、Ｒip、Ｒbga 、ＲＴvia ）について、実験式（１）〜（３）を用いて導出した結果を〔表１〕に示す。
【００３６】
【表１】
Figure 0003815239
【００３７】
〔表１〕より明らかなように、このようなケースのトータル熱抵抗は、約０．５７℃／Ｗ（≒0.012 ＋0.039 ＋0.163 ＋0.314 ＋0.044 ）となる。そして、ＬＳＩチップ１の消費電力５０Ｗクラスの冷却を実現するには、温度上昇ΔＴ６０℃（ΔＴ＝ＬＳＩ最大温度Ｔ1 −冷媒温度Ｔ2 ）とした場合、熱抵抗値を１. ２℃/ Ｗ以下にしなければならない。したがって、プリント配線基板６内に埋め込まれたヒートシンク１０ｂの熱抵抗Ｒfin は、熱伝導による熱抵抗分が０. ５７℃／Ｗであることから、０. ６３℃／Ｗ以下にしなければならない。本実施の形態においては、使用する冷却用ポンプの性能（１気圧：１０００００Ｐａ、流量１リットル／分）を考慮し、流路１１の溝幅Ｗｃの最適値を求めた。
【００３８】
図４は、同一の冷却用ポンプ（１気圧ポンプ）を想定した時のヒートシンク１０ｂにおける流路１１の溝幅Ｗｃとヒートシンク１０ｂの熱抵抗（Ｒfin ）との関係を示している。図４より明らかなように、前述した熱伝導によるトータル熱抵抗０．５７℃／Ｗを含めると、流路１１の溝幅Ｗｃが０．２ｍｍの場合、ＬＳＩチップ１の熱抵抗（Ｒchip）は、０. ９５℃／Ｗ（＝０. ４℃／Ｗ＋０．５７℃／Ｗ）になり、消費電力６０Ｗ許容になる。
【００３９】
また、流路１１の溝幅Ｗｃが約０．５ｍｍでは、ＬＳＩチップ１の熱抵抗（Ｒchip）は１．２℃／Ｗ（消費電力５０Ｗ許容）となることから、流路１１の溝幅Ｗｃを０．２ｍｍ〜０．５ｍｍにすることにより、ＬＳＩチップ１として消費電力５０Ｗクラスを搭載できることがわかる。更に、ヒートシンク１０ｂはプリント配線基板６内に埋め込まれるので、図１２の従来構造に比べ、遥かに実装体積を小さくすることが可能になり、電子機器の小型化及び薄型化を実現することができる。
【００４０】
〔第３の実施の形態〕
図５及び図６は、本発明の半導体素子の実装構造の第３の実施の形態を示す。図５は正面方向から見た断面図、図６は横方向から見た断面図を示している。更に、図５及び図６においては、図２に用いたと同一部材又は同一機能を有するものには同一引用数字を用いている。
【００４１】
本実施の形態は、図２のようなパッケージ構造を用いない構造とし、ＬＳＩチップ１に代え、素子面が上方を向くフェースアップ型のＬＳＩチップ１６を用いたところに特徴がある。このため、プリント配線基板６は、ヒートシンク１０ｂに面した部分にＬＳＩチップ１を搭載するための凹部１７がＬＳＩチップ１６が埋まる程度に設けられ、この凹部１７に接着剤３１を介してＬＳＩチップ１６が搭載されている。ＬＳＩチップ１６の電極パッド（図示せず）と、プリント配線基板６のキャビティー部分に形成された接続パッド（図示せず）がボンディングワイヤ３０によって電気的に接続される。他の構造については、図２に示したと同一であるので、説明を省略する。なお、ＬＳＩチップ１６とプリント配線基板６の接続は、ボンディングワイヤ３０により行うようにしたが、ＴＡＢ（Tape Automated Bonding）方式による接続でもよい。
【００４２】
第３の実施の形態によれば、前記第２の実施の形態に比べ、ＬＳＩチップ１で発生した熱が接着剤３１を介して直ぐにヒートシンク１０ｂに伝わるので、第２の実施の形態のようなＢＧＡバンプ４やインターポーザ３などにおける抵抗分が無くなるため、大量の熱を効率的に伝熱することができる。したがって、第３の実施の形態におけるＬＳＩチップの熱抵抗（Ｒtot ）は、ヒートシンク１０ｂの熱抵抗（Ｒfin ）とＬＳＩチップ１と接着剤３１の熱抵抗（Ｒgrease）の和で表すことができる。
Ｒtot ＝Ｒfin ＋Ｒgrease ・・・（１１）
なお、ヒートシンク熱抵抗（Ｒfin ）及び接着剤の熱抵抗（Ｒgrease）の算出については、上記（８）式及び（１）式を用いて求めることができる。
【００４３】
〔表２〕は、図５及び図６に示した第３の実施の形態の冷却性能の計算結果を示す。
【表２】
Figure 0003815239
【００４４】
ヒートシンク１０ｂの流路１１の溝幅Ｗｃが０．２ｍｍの場合、図４を参照すると熱抵抗は０．３８℃／Ｗであり、これに〔表２〕に示すＬＳＩチップ１６の熱抵抗（Ｒchip）と接着剤３１の熱抵抗（Ｒgrease）を合計すると、ＬＳＩチップ１６の熱抵抗（Ｒtot ）は０．６２℃／Ｗ（＝０．３８℃／Ｗ＋０．２４℃／Ｗ）となるので、消費電力９５Ｗ相当のＬＳＩチップ１６を搭載できる。また、流路１１の溝幅Ｗｃが０．６ｍｍの場合、ヒートシンク１０ｂの熱抵抗（Ｒfin ）は図４を参照すると約０．７℃／Ｗであり、これにＬＳＩチップ１６の熱抵抗（Ｒchip）と接着剤の熱抵抗（Ｒgrease）を合計すると、ＬＳＩチップ熱抵抗（Ｒtot ）は約１℃／Ｗになるので、消費電力６０Ｗ相当のＬＳＩチップ１６を搭載することができる。
【００４５】
このように、第３の実施の形態は、前記第１及び第２の実施の形態にくらべ、消費電力の大きいＬＳＩチップを搭載できるようになる。また、ヒートシンク１０ｂをプリント配線基板６の凹部１７に埋め込む構造のため、図１２の従来技術に比べて遥かに実装体積を小さくすることができ、電子機器の小型化及び薄型化が可能になる。
【００４６】
〔第４の実施の形態〕
図７及び図８は、本発明の半導体素子の実装構造の第４の実施の形態を示す。本実施の形態においても、前記各実施の形態に示した部材と同一であるものには同一引用数字を用いたので、以下においては重複する説明を省略する。
【００４７】
本実施の形態が第２の実施の形態と異なるところは、プリント配線基板６内に埋め込まれたヒートシンク１０ｃの構造にある。つまり、図７に示すように上側の流路１１ａと下側の流路１１ｂを持つ二段構造を有し、図８に示すようにヒートシンク１０ｃは両端が閉塞され、流路１１ａと下側の流路１１ｂのそれぞれマイクロポンプ４０ａ，４０ｂ（厚さ（高さ）０．６ｍｍ以下）が内蔵（図では２個）されている。このマイクロポンプ４０ａ，４０ｂが稼働することにより、ヒートシンク１０ｃに封入された冷媒１４がヒートシンク１０ｃ内を図示の矢印方向に循環し、フィン１２で熱交換されて温度の高くなった冷媒１４が移動し、フィン１２の近傍には温度の低い冷媒１４が供給される。図示を省略しているが、ヒートシンク１０ｃの端部には、放熱フィンが接続されている。その他の構成は、上記した第２の実施の形態２と同じである。
【００４８】
図７及び図８の様な構造にすることで、内蔵マイクロポンプ４０ａ，４０ｂの能力及びヒートシンク１０ｃの延長上に接続された不図示の放熱フィンの熱交換能力を第２の実施の形態と同じにし、且つ、半導体パッケージ１５及び放熱用ビア９などの抵抗分を同一にした場合、流路１１ａの溝幅Ｗｃを０. ２ｍｍ〜０. ５ｍｍの範囲とすることで、本実施の形態４の半導体素子の実装構造には、消費電力５０Ｗ相当のＬＳＩチップを搭載することができる。
【００４９】
また、冷媒１４がヒートシンク内の閉じた中で循環しているので、第２の実施の形態や第３の実施の形態などのように、外部の冷却用ポンプから冷媒１４を供給／排出する構成に比べ、外部に接続する配管部分が無いために液漏れなどの問題が生ぜず、高信頼性が得られる。また、ヒートシンク１０ｃをプリント配線基板６内に埋め込んでいるので、図１２に示した従来構成に比べて遥かに実装体積を小さくすることができるため、電子機器の小型化及び薄型化が可能になる。
【００５０】
〔第５の実施の形態〕
図９及び図１０は、本発明の半導体素子の実装構造の第５の実施の形態を示す。本実施の形態においても、前記各実施の形態に示した部材と同一であるものには同一引用数字を用いたので、以下においては重複する説明を省略する。
本実施の形態は、図７及び図８に示した構造のヒートシンク１０ｃを用いているが、その設置場所が第４の実施の形態と異なっている。すなわち、ヒートシンク１０ｃを図１２の従来構成に示した放熱器７０の場所に設置し、プリント配線基板６内には設けていない。ヒートシンク１０ｃは、プリント配線基板６上に搭載された半導体パッケージ１５のＬＳＩチップ１の裏面側に接着剤３１を介して取り付けられている。したがって、第３の実施の形態と同様にＬＳＩチップ１で発生した熱は接着剤３１を介して直ぐにヒートシンク１０ｃに伝導されるため、第４の実施の形態に比べて更に大量の熱を逃がすことができる。前記各実施の形態に比べ、厚み方向の制約が少ないので、厚めにする（即ち、断面積を広くする）ことで冷却能力を高めることも可能である。
【００５１】
図９及び図１０に示す第５の実施の形態によれば、冷却能力（熱交換能力）を第３の実施の形態と同一にし、且つ接着剤３１の抵抗分を同一にした場合、ヒートシンク１０ｃにおける流路１１ａの溝幅Ｗｃを０. ２ｍｍ〜０. ５ｍｍの範囲にすることで、消費電力６０〜９５Ｗ相当のＬＳＩチップ１を搭載できるようになる。そして、冷媒１４がヒートシンク内に封入され閉じた中で循環するので、第２及び第３の実施の形態に比べて液漏れなどの問題が無く、高信頼性が得られる。更に、図１２の従来構成に比べて遥かに実装体積を小さくすることができるので、電子機器の小型化、薄型化が可能になる。更に、上記各実施の形態に比べてプリント配線基板６の信号配線の収容性が向上するので、高密度実装が可能になる。
【００５２】
〔第６の実施の形態〕
図１１は、本発明の半導体素子の実装構造の第６の実施の形態を示す。図１１においては、図１及び図２に用いたと同一部材又は同一機能を有するものには、同一引用数字を用いている。したがって、重複する説明は省略する。
【００５３】
本実施の形態は、図１に示した構造のヒートシンク１０ａと、図２や図５に示した構造のヒートシンク１０ｂの２種類のヒートシンクが、コア層８内の同一平面上に選択的に配設したところに特徴がある。ヒートシンク１０ａは、高熱伝導性の金属材料、例えば、銅やアルミなどを用いてプリント配線基板６内に納まるように、厚みが０．１〜１ｍｍになるように加工されている。ヒートシンク１０ａは、プリント配線基板６に内蔵されて外部に露出しない埋め込みでもよいし、その端部の所定長がプリント配線基板６の端部から外部に突出している構造、更には突出した部分に放熱器が取り付けられていてもよい。また、ヒートシンク１０ｂは０．８ｍｍ以上の厚みを有し、内部には複数の微細な流路１１が設けられている。そして、ヒートシンク１０ｂには、ＧＮＤ電位（又はＶcc電位）のＢＧＡバンプ４を選択的に接続した放熱用ビア９が接続されている。
【００５４】
このような構造により、ＬＳＩチップ１から発生した熱は、ＬＳＩチップ１→チップバンプ２→インターポーザ３→ＢＧＡバンプ４→プリント配線基板６→ヒートシンク１０ａ，１０ｂの経路で伝導される。特に、ヒートシンク１０ｂに対しては、プリント配線基板６内に形成された放熱用ビア９を介してＢＧＡバンプ４からの熱が直接的に伝導される。したがって、ヒートシンク１０ｂ内の冷媒１４には効率よく熱伝達されるので、大きな消費電力のＬＳＩチップ１を搭載することができる。
【００５５】
前記実施の形態においては、ヒートシンクをコア層８内に設けるものとしたが、コア層８に限定されるものではなく、プリント配線基板６内の表面寄り又は裏面寄りであってもよい。また、ヒートシンク１０ｂ，１０ｃは、流路１１，１１ａ，１１ｂの断面形状は角形であるとしたが、円形であってもよい。更に、ヒートシンク１０ａ〜１０ｃは放熱面が平坦であるとしたが、凹凸を有したり、所定間隔に溝を有する構造であってもよい。同様に、流路１１の内壁にも、熱交換を効率的に行わせるために冷媒１４に乱流を生じさせ、或いは熱交換面積を多くするための突起やフィン、螺旋溝などを設けることができる。
【００５６】
さらに、上記各実施の形態においては、半導体素子としてＬＳＩを示したが、本発明はＬＳＩに限定されるものではなく、例えば、発熱の著しい高パワーのレーザ素子、電源用のＩＣ等の半導体素子にも適用可能である。また、図７及び図８に示した構造のヒートシンク１０ｃを、図５及び図６のヒートシンク１０ｂに代えて用いることも、図１１に示したヒートシンク１０ａと１０ｂの配置構造を図１や図５の構造に適用することも可能である。更に、図５に示したヒートシンク１０ｂを図９及び図１０のヒートシンク１０ｃに代えて用いることも可能である。
【００５７】
【発明の効果】
以上より明らかなように、本発明の半導体素子の実装構造によれば、プリント配線基板内にヒートシンクを配設し、このヒートシンクと半導体チップ側のバンプ等に接触して熱結合を行う複数の金属柱状体をプリント配線基板に内蔵させたので、ヒートシンクが空間を占有することに伴う半導体チップの相互間隔を小さくすることができ、ヒートシンクと半導体チップが密着していなくとも複数の金属柱状体によって熱伝導を果たすことができる。この結果、従来は、大型のヒートシンクを装着していたためにプリント配線基板上の半導体チップの相互間隔が長くなり、これにより信号配線長が長くなっていたのに対し、本発明では半導体チップ間の信号配線長を短くできるようになり、信号伝送における減衰や遅延時間を小さくすることが可能になる。更に、ヒートシンクを冷媒により冷却することにより、ヒートシンクの小型化及び薄型化が可能になる。
【００５８】
本発明の他の半導体素子の実装構造によれば、プリント配線基板には、ヒートシンクを配設すると共にヒートシンクを露出させるための凹部を形成し、この凹部内に半導体チップを配設し且つヒートシンクに密着状態にして実装するようにしたので、ヒートシンクが空間に配置されないようにでき、同一基板上の他の半導体チップの放熱器や電子部品等に配置上の制約を及ぼすことがない。このため、従来のように大型のヒートシンクを空間内に装着していたためにプリント配線基板上の半導体チップの相互間隔が長くなり、これにより信号配線長を長くしていたのに対し、本発明では半導体チップ間の信号配線長を短くできるようになり、信号伝送における減衰や遅延時間を小さくすることが可能になる。更に、ヒートシンクを冷媒により冷却することにより、ヒートシンクの小型化及び薄型化が可能になる。
【００５９】
本発明の更に他の半導体素子の実装構造によれば、プリント配線基板上に実装された半導体チップの放熱面には、冷却媒体が流通する少なくとも１つの流路が内部に形成されたヒートシンクが装着される構造にしたので、ヒートシンクは封入された冷却媒体により熱交換効率が高められ、これにより小型化が図られる。更に、従来は、大型のヒートシンクを装着していたためにプリント配線基板上の半導体チップの相互間隔が長くなり、これにより信号配線長が長くなっていたのに対し、本発明では半導体チップ間の信号配線長を短くできるようになり、信号伝送における減衰や遅延時間を小さくすることが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体素子の実装構造の第１の実施の形態を示す断面図である。
【図２】本発明の半導体素子の実装構造の第２の実施の形態を示す断面図である。
【図３】図２の実施の形態の横断面図である。
【図４】本発明の半導体素子の実装構造におけるヒートシンクの冷却性能を示す特性図である。
【図５】本発明の半導体素子の実装構造の第３の実施の形態を示す断面図である。
【図６】図５の実施の形態の横断面図である。
【図７】本発明の半導体素子の実装構造の第４の実施の形態を示す断面図である。
【図８】図５の実施の形態の横断面図である。
【図９】本発明の半導体素子の実装構造の第５の実施の形態を示す断面図である。
【図１０】図５の実施の形態の横断面図である。
【図１１】本発明の半導体素子の実装構造の第６の実施の形態を示す断面図である。
【図１２】従来の半導体素子の実装構造示す断面図である。
【符号の説明】
１，１６ ＬＳＩチップ
２ チップバンプ
３ インターポーザ
４ ＢＧＡバンプ
５ アンダーフィル樹脂
６ プリント配線基板
７ 信号配線
８ コア層
９ 放熱用ビア
１０ａ，１０ｂ，１０ｃ ヒートシンク
１１，１１ａ，１１ｂ 流路
１２ フィン
１３ 多層配線層
１４ 冷媒
１５ 半導体パッケージ
１７ 凹部
３０ ボンディングワイヤ
３１ 接着剤
４０ａ，４０ｂ 内蔵マイクロポンプ
５０ スルーホール
７０ 放熱器

Claims (15)

  1. 多層配線を有するプリント配線基板の所定位置に半導体チップが搭載される半導体素子の実装構造において、
    前記プリント配線基板は、前記半導体チップに対向する部位にヒートシンクが配設され、該ヒートシンク及び前記半導体チップ側の金属部分に接触して熱結合を行う複数の金属柱状体を内蔵し、
    前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とする半導体素子の実装構造。
  2. 前記ヒートシンクは、前記プリント配線基板のコア層に配設されることを特徴とする請求項１記載の半導体素子の実装構造。
  3. 前記マイクロポンプは、前記往路又は前記復路の内部に設置され、その高さが０.６ｍｍ以下であることを特徴とする請求項１記載の半導体素子の実装構造。
  4. 前記半導体チップは、フリップチップ型であることを特徴とする請求項１記載の半導体素子の実装構造。
  5. 多層配線を有するプリント配線基板の所定位置に半導体チップが搭載される半導体素子の実装構造において、
    前記プリント配線基板は、前記半導体チップに対向する部位にヒートシンクが配設され、前記ヒートシンクを露出させるための凹部を有し、前記半導体チップがその放熱面を前記ヒートシンクに密着させた状態で前記凹部に搭載され、
    前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とする半導体素子の実装構造。
  6. 前記半導体チップは、熱伝導性を有する接着剤により前記ヒートシンクに固定されることを特徴とする請求項５記載の半導体素子の実装構造。
  7. 前記マイクロポンプは、前記往路又は前記復路の内部に設置され、その高さが０.６ｍｍ以下であることを特徴とする請求項５記載の半導体素子の実装構造。
  8. 多層配線を有するプリント配線基板の所定位置に半導体チップが搭載される半導体素子の実装構造において、
    前記半導体チップは、その放熱面に、冷却媒体が流通する少なくとも１つの流路を内部に備えたヒートシンクが装着され、
    前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とする半導体素子の実装構造。
  9. 前記マイクロポンプは、前記往路又は前記復路の内部に設置され、その高さが０.６ｍｍ以下であることを特徴とする請求項８記載の半導体素子の実装構造。
  10. 多層配線を有し、所定位置に半導体チップが搭載されるプリント配線基板において、
    前記半導体チップに対向する部位にヒートシンクが配設され、該ヒートシンク及び前記半導体チップ側の金属部分に接触して熱結合を行う複数の金属柱状体を内蔵し、
    前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復 路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とするプリント配線基板。
  11. 前記ヒートシンクは、前記プリント配線基板のコア層に配設されることを特徴とする請求項１０記載のプリント配線基板。
  12. 前記マイクロポンプは、前記往路又は前記復路の内部に設置され、その高さが０ . ６ｍｍ以下であることを特徴とする請求項１０記載のプリント配線基板。
  13. 多層配線を有し、所定位置に半導体チップが搭載されるプリント配線基板において、
    前記半導体チップに対向する部位にヒートシンクが配設され、前記ヒートシンクを露出させるための凹部を有し、前記半導体チップがその放熱面を前記ヒートシンクに密着させた状態で前記凹部に搭載され、
    前記ヒートシンクは、冷却媒体が封入されると共に、前記冷却媒体が還流する往路と復路を備え、前記冷却媒体を循環させるための１又は複数のマイクロポンプが内蔵されていることを特徴とするプリント配線基板。
  14. 前記半導体チップは、熱伝導性を有する接着剤により前記ヒートシンクに固定されることを特徴とする請求項１３記載のプリント配線基板。
  15. 前記マイクロポンプは、前記往路又は前記復路の内部に設置され、その高さが０ . ６ｍｍ以下であることを特徴とする請求項１３記載のプリント配線基板。
JP2001070889A 2001-03-13 2001-03-13 半導体素子の実装構造及びプリント配線基板 Expired - Lifetime JP3815239B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001070889A JP3815239B2 (ja) 2001-03-13 2001-03-13 半導体素子の実装構造及びプリント配線基板
US10/090,459 US6670699B2 (en) 2001-03-13 2002-03-04 Semiconductor device packaging structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001070889A JP3815239B2 (ja) 2001-03-13 2001-03-13 半導体素子の実装構造及びプリント配線基板

Publications (2)

Publication Number Publication Date
JP2002270743A JP2002270743A (ja) 2002-09-20
JP3815239B2 true JP3815239B2 (ja) 2006-08-30

Family

ID=18928674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001070889A Expired - Lifetime JP3815239B2 (ja) 2001-03-13 2001-03-13 半導体素子の実装構造及びプリント配線基板

Country Status (2)

Country Link
US (1) US6670699B2 (ja)
JP (1) JP3815239B2 (ja)

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606251B1 (en) 2002-02-07 2003-08-12 Cooligy Inc. Power conditioning module
JP2003264265A (ja) * 2002-03-08 2003-09-19 Mitsubishi Electric Corp 電力用半導体装置
US6946742B2 (en) * 2002-12-19 2005-09-20 Analog Devices, Inc. Packaged microchip with isolator having selected modulus of elasticity
JP3847691B2 (ja) * 2002-09-26 2006-11-22 三菱電機株式会社 電力用半導体装置
JP3938017B2 (ja) * 2002-11-21 2007-06-27 株式会社日立製作所 電子装置
US7554039B2 (en) 2002-11-21 2009-06-30 Hitachi, Ltd. Electronic device
JP3961455B2 (ja) * 2003-06-27 2007-08-22 三菱電機株式会社 冷却装置
US7205649B2 (en) * 2003-06-30 2007-04-17 Intel Corporation Ball grid array copper balancing
GB0319714D0 (en) * 2003-08-21 2003-09-24 Philipp Harald Anisotropic touch screen element
JP4015975B2 (ja) * 2003-08-27 2007-11-28 三菱電機株式会社 半導体装置
KR20060111449A (ko) * 2003-09-24 2006-10-27 이비덴 가부시키가이샤 인터포저, 다층프린트배선판
JP2005101356A (ja) * 2003-09-25 2005-04-14 Toshiba Corp 無線カード
JP4385783B2 (ja) * 2004-02-10 2009-12-16 セイコーエプソン株式会社 基板、光源装置及びプロジェクタ
US7616444B2 (en) 2004-06-04 2009-11-10 Cooligy Inc. Gimballed attachment for multiple heat exchangers
US7348665B2 (en) * 2004-08-13 2008-03-25 Intel Corporation Liquid metal thermal interface for an integrated circuit device
JP2006073655A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 半導体モジュール
US20060103016A1 (en) * 2004-11-12 2006-05-18 Advanpack Solutions Pte Ltd Heat sinking structure
US7398818B2 (en) * 2004-12-28 2008-07-15 California Institute Of Technology Fluidic pump for heat management
JP2006235031A (ja) 2005-02-23 2006-09-07 Fuji Xerox Co Ltd マルチチップモジュールおよびその実装方法
JP4698259B2 (ja) * 2005-03-16 2011-06-08 三洋電機株式会社 電子部品搭載用パッケージ及びパッケージ集合基板
US20060208365A1 (en) * 2005-03-17 2006-09-21 Chipmos Technologies Inc. Flip-chip-on-film package structure
JP4819389B2 (ja) * 2005-04-14 2011-11-24 昭和電工株式会社 バックライトユニットおよび液晶表示装置
WO2006114772A1 (en) * 2005-04-28 2006-11-02 Nxp B.V. Integrated circuit assembly with passive integration substrate for power and ground line routing on top of an integrated circuit chip
US7221055B2 (en) * 2005-05-23 2007-05-22 Texas Instruments Incorporated System and method for die attach using a backside heat spreader
TWI294694B (en) * 2005-06-14 2008-03-11 Ind Tech Res Inst Led wafer-level chip scale packaging
US8399291B2 (en) * 2005-06-29 2013-03-19 Intel Corporation Underfill device and method
US7913719B2 (en) 2006-01-30 2011-03-29 Cooligy Inc. Tape-wrapped multilayer tubing and methods for making the same
US7494910B2 (en) * 2006-03-06 2009-02-24 Micron Technology, Inc. Methods of forming semiconductor package
KR100729362B1 (ko) * 2006-04-27 2007-06-15 삼성전자주식회사 내부 회로에 직접 연결된 방열 장치를 구비하는 반도체패키지 및 이를 제조하는 방법
US7679916B2 (en) * 2006-12-08 2010-03-16 GE Intelligent Platforms Embedded Systems, Inc. Method and system for extracting heat from electrical components
KR101291428B1 (ko) * 2006-12-14 2013-07-30 엘지전자 주식회사 조리기기
WO2008075452A1 (ja) * 2006-12-18 2008-06-26 Nec Corporation 半導体素子の冷却に用いる熱交換器およびその製造方法
JP2008159619A (ja) * 2006-12-20 2008-07-10 Shinko Electric Ind Co Ltd 半導体装置
JP2008160019A (ja) * 2006-12-26 2008-07-10 Shinko Electric Ind Co Ltd 電子部品
JP4899903B2 (ja) * 2007-02-05 2012-03-21 富士通株式会社 プリント配線板、電子装置、およびプリント配線板の製造方法
JP5023735B2 (ja) * 2007-02-21 2012-09-12 富士通株式会社 冷却板および電子装置
JP5100165B2 (ja) * 2007-03-20 2012-12-19 古河電気工業株式会社 冷却基板
TWI356480B (en) * 2007-05-07 2012-01-11 Siliconware Precision Industries Co Ltd Semiconductor package substrate
JP5125242B2 (ja) * 2007-06-14 2013-01-23 株式会社トッパンＮｅｃサーキットソリューションズ 半導体素子の実装構造、印刷配線板及びその製造方法
US9656009B2 (en) 2007-07-11 2017-05-23 California Institute Of Technology Cardiac assist system using helical arrangement of contractile bands and helically-twisting cardiac assist device
JP5009085B2 (ja) * 2007-08-09 2012-08-22 新光電気工業株式会社 半導体装置
GB0716116D0 (en) * 2007-08-17 2007-09-26 Selex Sensors & Airborne Sys Antenna
KR101127354B1 (ko) 2007-09-07 2012-03-30 인터내셔널 비지네스 머신즈 코포레이션 발열 부품을 냉각하는 방법 및 장치
US7738249B2 (en) * 2007-10-25 2010-06-15 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal cooling structure and electrical assembly utilizing same
JP5170870B2 (ja) * 2007-11-06 2013-03-27 古河電気工業株式会社 冷却装置
KR101491138B1 (ko) * 2007-12-12 2015-02-09 엘지이노텍 주식회사 다층 기판 및 이를 구비한 발광 다이오드 모듈
DE102008050065A1 (de) * 2008-10-01 2010-04-08 Reiner Dziadek Wärmetauscher zur Kühlung von elektrischen Bauelementen welcher vollständing in die Leiterplatte integriert ist
JP2010161184A (ja) * 2009-01-08 2010-07-22 Hitachi Ltd 半導体装置
CN102460693A (zh) * 2009-06-19 2012-05-16 株式会社安川电机 电力变换装置
JPWO2010147199A1 (ja) * 2009-06-19 2012-12-06 株式会社安川電機 配線基板および電力変換装置
US9125655B2 (en) 2010-07-16 2015-09-08 California Institute Of Technology Correction and optimization of wave reflection in blood vessels
JP5440440B2 (ja) * 2010-08-06 2014-03-12 株式会社デンソー 電子装置
WO2012026418A1 (ja) * 2010-08-27 2012-03-01 株式会社村田製作所 半導体装置
JP2012142532A (ja) * 2010-12-15 2012-07-26 Fujitsu Ltd 半導体装置、冷却装置及び冷却装置の製造方法
US9386725B2 (en) 2011-09-01 2016-07-05 Hewlett-Packard Development Company, L.P. Heat sinking
DE102011083223B4 (de) * 2011-09-22 2019-08-22 Infineon Technologies Ag Leistungshalbleitermodul mit integrierter Dickschichtleiterplatte
KR101354814B1 (ko) * 2011-12-14 2014-01-27 삼성전기주식회사 반도체 패키지
CN103988295B (zh) * 2011-12-21 2016-08-17 南京皓赛米电力科技有限公司 用于高功率电子元件封装含微通道的引线框架焊盘及封装结构和工艺
JP6230777B2 (ja) * 2012-01-30 2017-11-15 新光電気工業株式会社 配線基板、配線基板の製造方法、及び発光装置
EP2814063B1 (en) * 2012-02-07 2019-12-04 Nikon Corporation Imaging unit and imaging apparatus
TWI476841B (zh) 2012-03-03 2015-03-11 矽品精密工業股份有限公司 半導體封裝件及其製法
JP5945326B2 (ja) * 2012-07-30 2016-07-05 パナソニック株式会社 放熱構造を備えた半導体装置
JP2014063844A (ja) * 2012-09-20 2014-04-10 Sony Corp 半導体装置、半導体装置の製造方法及び電子機器
JP2014138474A (ja) * 2013-01-16 2014-07-28 Toyota Industries Corp 車両用インバータ装置
EP2894950B1 (en) * 2013-05-31 2020-07-29 Dialog Semiconductor GmbH Embedded heat slug to enhance substrate thermal conductivity
US9209151B2 (en) * 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
CN105122446B (zh) * 2013-09-30 2019-07-19 富士电机株式会社 半导体装置、半导体装置的组装方法、半导体装置用部件以及单位模块
FR3011979A1 (fr) 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
FR3011977A1 (fr) * 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
JP5963732B2 (ja) * 2013-10-31 2016-08-03 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ チップ支持基板の配線部裏面に放熱器設置の面領域を設定する方法およびチップ支持基板並びにチップ実装構造体
US9490226B2 (en) * 2014-08-18 2016-11-08 Qualcomm Incorporated Integrated device comprising a heat-dissipation layer providing an electrical path for a ground signal
KR101712928B1 (ko) 2014-11-12 2017-03-09 삼성전자주식회사 반도체 패키지
JP6361821B2 (ja) * 2015-04-27 2018-07-25 富士電機株式会社 半導体装置
JP2016213308A (ja) * 2015-05-08 2016-12-15 キヤノン株式会社 プリント回路板及びプリント配線板
US9953917B1 (en) * 2016-12-12 2018-04-24 General Electric Company Electronics package with embedded through-connect and resistor structure and method of manufacturing thereof
JP6798311B2 (ja) * 2016-12-28 2020-12-09 富士通株式会社 電子装置、及び電子装置の製造方法
JP7159620B2 (ja) * 2018-05-30 2022-10-25 富士電機株式会社 半導体装置、冷却モジュール、電力変換装置及び電動車両
US10998251B2 (en) 2019-01-10 2021-05-04 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and a method of manufacturing the same
GB2581149B (en) * 2019-02-05 2021-11-10 Pragmatic Printing Ltd Flexible interposer
US11158781B2 (en) * 2019-11-27 2021-10-26 International Business Machines Corporation Permanent wafer handlers with through silicon vias for thermalization and qubit modification
JP6819803B2 (ja) * 2020-01-16 2021-01-27 株式会社ニコン 基板、撮像ユニットおよび撮像装置
US11350519B2 (en) 2020-01-22 2022-05-31 Delta Electronics (Shanghai) Co., Ltd. Power module
CN113161309B (zh) * 2020-01-22 2024-06-04 台达电子企业管理（上海）有限公司 载板及其适用的功率模块
EP3855872A1 (en) * 2020-01-22 2021-07-28 Delta Electronics (Shanghai) Co., Ltd. Carrier board comprising a metal block
US11915997B2 (en) * 2020-06-24 2024-02-27 Micron Technology, Inc. Thermal management of GPU-HBM package by microchannel integrated substrate
JP7512706B2 (ja) * 2020-06-25 2024-07-09 富士電機株式会社 半導体装置
CN115250564B (zh) * 2021-04-26 2025-07-11 庆鼎精密电子（淮安）有限公司 电路板及其制造方法
TWI802905B (zh) * 2021-06-09 2023-05-21 矽品精密工業股份有限公司 電子封裝件及其製法
US12238856B2 (en) * 2021-10-15 2025-02-25 Cisco Technology, Inc. Heat sink with adaptive curvature to mitigate thermal runaway for a circuit component
DE112022006205T5 (de) * 2021-12-27 2024-10-31 Hitachi Astemo, Ltd. Elektronisches Steuergerät
US12309911B2 (en) * 2022-07-11 2025-05-20 Hamilton Sundstrand Corporation Printed circuit board (PCB) cooling
CN115497896B (zh) * 2022-08-31 2025-03-25 北京航天控制仪器研究所 一种带微流道封装基板及其制备方法
JP2024117924A (ja) * 2023-02-20 2024-08-30 富士通株式会社 半導体装置及び実装方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150715A (ja) 1998-11-09 2000-05-30 Mitsubishi Gas Chem Co Inc 金属板入りプリント配線板用銅張板の製造方法
US4860165A (en) * 1988-04-27 1989-08-22 Prime Computer, Inc. Semiconductor chip carrier package
US6323549B1 (en) * 1996-08-29 2001-11-27 L. Pierre deRochemont Ceramic composite wiring structures for semiconductor devices and method of manufacture
US5986885A (en) * 1997-04-08 1999-11-16 Integrated Device Technology, Inc. Semiconductor package with internal heatsink and assembly method
TW388201B (en) * 1998-04-22 2000-04-21 World Wiser Electronics Inc Method for producing thermal structure of printed circuit board
JP2000150714A (ja) 1998-11-09 2000-05-30 Mitsubishi Gas Chem Co Inc 半導体プラスチックパッケージ用プリント配線板
JP2000260901A (ja) 1999-03-04 2000-09-22 Mitsubishi Gas Chem Co Inc 金属芯入半導体プラスチックパッケージ用多層プリント配線板
US6122171A (en) * 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
US6219243B1 (en) * 1999-12-14 2001-04-17 Intel Corporation Heat spreader structures for enhanced heat removal from both sides of chip-on-flex packaged units
US6257320B1 (en) * 2000-03-28 2001-07-10 Alec Wargo Heat sink device for power semiconductors
US6388317B1 (en) * 2000-09-25 2002-05-14 Lockheed Martin Corporation Solid-state chip cooling by use of microchannel coolant flow

Also Published As

Publication number Publication date
US6670699B2 (en) 2003-12-30
US20020185718A1 (en) 2002-12-12
JP2002270743A (ja) 2002-09-20

Similar Documents

Publication Publication Date Title
JP3815239B2 (ja) 半導体素子の実装構造及びプリント配線基板
CN1930681B (zh) 用微通道中的冷却剂流和微通道中的薄膜热电冷却器件冷却集成电路管芯的装置和方法
JP5009085B2 (ja) 半導体装置
CN1969397B (zh) 热电模块
US7772692B2 (en) Semiconductor device with cooling member
US6657864B1 (en) High density thermal solution for direct attach modules
JP2002151640A (ja) 半導体装置
US20130068509A1 (en) Method and apparatus for connecting inlaid chip into printed circuit board
US20210249322A1 (en) Barrier structures for underfill containment
JP2803603B2 (ja) マルチチップパッケージ構造
JP4997954B2 (ja) 回路基板、その製造方法及び半導体装置
EP4456128A1 (en) Thermal management systems and methods for semiconductor devices
US20050258533A1 (en) Semiconductor device mounting structure
CN100417312C (zh) 具有改善散热结构的印刷电路板及电子装置
JP2011192762A (ja) パワーモジュール
JP2009206398A (ja) 冷却モジュール及び複合実装基板
CN116454038A (zh) 封装方法及封装结构
JP5115200B2 (ja) 電子素子、それを有するパッケージ及び電子装置
JP4919689B2 (ja) モジュール基板
CN222088581U (zh) 电子封装件
US20250233048A1 (en) Semiconductor package and method of manufacturing the semiconductor package
CN222581158U (zh) 半导体封装结构及其散热装置
JP2001274274A (ja) 半導体装置
JP3460930B2 (ja) 電子回路パッケージ
CN120261413A (zh) 封装结构及其制造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060516

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060529

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3815239

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110616

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110616

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120616

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120616

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130616

Year of fee payment: 7

EXPY Cancellation because of completion of term