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JP2018109968A - ニューラルネットワークを利用したデータ処理装置、電子部品、および電子機器 - Google Patents

ニューラルネットワークを利用したデータ処理装置、電子部品、および電子機器 Download PDF

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Abstract

【課題】チップ面積の増大を低減することができるニューラルネットワークを利用したデータ処理装置を提供すること。【解決手段】オフ電流が極めて小さい酸化物半導体を有するトランジスタを用いて積和演算回路を構成する。隠れ層が有する積和演算回路同士で入出力される信号は、コンパレータを介して行う構成とする。コンパレータの出力は、次段にある隠れ層の入力信号となるデジタル信号に用いる。デジタル回路とアナログ回路とを組み合わせて、アナログデジタル変換回路またはデジタルアナログ変換回路といったチップ上の占有面積の大きい回路を削減することができる。【選択図】図１

Description

本発明の一態様は、データ処理装置、特にニューラルネットワークを利用したデータ処理装置、電子部品、および電子機器に関する。
人工ニューラルネットワーク（Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ；以下、ニューラルネットワークという）を利用した人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）による機械学習の研究が盛んである。ニューラルネットワークを構成する回路構成として、例えば、アナログ回路を用いた回路構成が提案されている（例えば、特許文献１、２）。
特許文献３に記載の電子装置は、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（ＯＳトランジスタ）のオフ状態時におけるリーク電流（オフ電流）が極めて小さいことを利用して、アナログ信号の保持を行う構成について開示している。
特開平５−１２４６６号公報 特開平６−１８７４７２号公報 米国特許出願公開第２０１６／０３４３４５２号明細書
一般のコンピュータはデジタル信号が用いられている。データ処理はデジタル回路で行われる。センサモジュールなど多くの素子はデジタル信号を扱う。一方ＯＳトランジスタを利用した回路構成ではアナログ信号の保持が可能となるため、アナログ演算が適している。
ニューラルネットワークにおいて演算を行う場合、フィードフォワードの演算だけではなく、バックプロパゲーションのようにフィードバックの演算も行う必要がある。この場合、全てをアナログ信号のみで行うには設計が煩雑になる。そのため、デジタル回路の部分とアナログ回路の部分とを組み合わせることによって互いの利点を生かすことが有効となる。しかしながら、頻繁にデジタル信号とアナログ信号との変換を行うためには、デジタルアナログ変換回路（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）、アナログデジタル変換回路（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）回路が必要となる。またＡＤＣおよびＤＡＣのための電源回路も必要となる。そのため、回路規模の増大に伴ってチップ上の占有面積が大きくなるといった問題が生じる。
本発明の一態様は、回路規模の増大を抑制できる、新規な構成のデータ処理装置、特にニューラルネットワークを利用したデータ処理装置を提供することを課題とする。
本発明の一態様は、入力層と、隠れ層と、出力層とを有するニューラルネットワークを利用したデータ処理装置であって、隠れ層は、デジタルアナログ変換回路と、第１のニューロン回路と、第２のニューロン回路と、コンパレータと、を有し、第１のニューロン回路および第２のニューロン回路は、それぞれ第１の電位保持回路と第２の電位保持回路とを有し、第１の電位保持回路および第２の電位保持回路は、同じビット線に電気的に接続され、第１の電位保持回路は第１のアナログ信号の電位を保持する機能を有し、第２の電位保持回路は第２のアナログ信号の電位を保持する機能を有し、第１の電位保持回路は、第１のトランジスタと、ゲートが第１のトランジスタのソース又はドレインの一方に電気的に接続された第２のトランジスタと、ゲートが第１のデジタル信号が与えられる配線に電気的に接続された第３のトランジスタと、を有し、第２の電位保持回路は、第４のトランジスタと、ゲートが第４のトランジスタのソース又はドレインの一方に電気的に接続された第５のトランジスタと、ゲートが第２のデジタル信号が与えられる配線に電気的に接続された第６のトランジスタと、を有し、第１のニューロン回路から第２のニューロン回路に出力される第３のアナログ信号は、参照電圧が与えられたコンパレータに入力され、第３のデジタル信号に変換され第２のニューロン回路が有する第３のトランジスタのゲートまたは第６のトランジスタのゲートに出力されるデータ処理装置である。
本発明の一態様において、第３のアナログ信号は、第１のアナログ信号と第１のデジタル信号との積算と、第２のアナログ信号と第２のデジタル信号との積算と、の和算による信号であるデータ処理装置が好ましい。
本発明の一態様において、第１のトランジスタおよび第４のトランジスタは、酸化物半導体を有するトランジスタであるデータ処理装置が好ましい。
本発明の一態様において、第２のトランジスタおよび第３のトランジスタ、並びに第５のトランジスタおよび第６のトランジスタは、シリコンを有するトランジスタであるデータ処理装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
本発明の一態様は、回路規模の増大を抑制できる、新規な構成のデータ処理装置、特にニューラルネットワークを利用したデータ処理装置を提供することができる。
本発明の一態様を説明するための概念図およびブロック図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 回路の構成例を説明する図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様に係る半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 本発明の一態様に係る電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
（実施の形態１）
本実施の形態では、データを記憶（保持）することのできるデータ処理装置の構成および動作の一例について説明する。
図１（Ａ）は、ニューラルネットワークを利用したデータ処理装置１０の構成例を説明するための回路図である。
データ処理装置１０は、階層型ニューラルネットワークを利用してデータを処理する。データ処理装置１０は、入力層１１、隠れ層１２、および出力層１３を有する。図１（Ａ）ではｎ層のニューロンを模したニューロン回路（以下、ニューロン）を図示している。図１（Ａ）において、入力される信号が左から右に順に入出力され、各ニューロン１４で処理が行われる。
入力層１１では、ニューロン１４として、Ｎ［０、０］、Ｎ［０、１］を図示している。入力層１１は入力信号ｉｎ０、入力信号ｉｎ１が入力される。入力層１１において図示する「ｖ０」、「ｖ１」は、入力信号ｉｎ０が入力されることによるＮ［０、０］の出力信号である。図１（Ａ）において図示する「ｖ２」、「ｖ３」は、入力信号ｉｎ１が入力されることによるＮ［０、１］の出力信号である。入力層１１ではニューロン１４として２つ図示したが、入力数は多い方が望ましく、１０００個以上のニューロンを配置することが精度を高めるために好ましい。
出力層１３では、ニューロン１４として、Ｎ［ｎ、０］、Ｎ［ｎ、１］を図示している。出力層１３からは出力信号ｏｕｔ０、出力信号ｏｕｔ１が出力される。
隠れ層１２では、ニューロン１４として、Ｎ［１、０］、Ｎ［１、１］、Ｎ［２、０］、Ｎ［２、１］を図示している。隠れ層１２では、２×２個による２層の隠れ層を図示したが、隠れ層を構成するニューロンによる層の数は３以上とすることが精度を高めるために好ましい。隠れ層１２において図示する「ｗ０」、「ｗ１」は、Ｎ［１、０］が有する重み係数に相当する。隠れ層１２において図示する「ｗ２」、「ｗ３」は、Ｎ［１、１］が有する重み係数に相当する。隠れ層１２において図示する「ｖ４」、「ｖ５」は、Ｎ［１、０］に「ｖ０」、「ｖ２」が入力されることによるＮ［１、０］の出力信号である。隠れ層１２において図示する「ｖ６」、「ｖ７」は、Ｎ［１、１］に「ｖ１」、「ｖ３」が入力されることによるＮ［１、１］の出力信号である。
隠れ層１２では、入力される信号と重み係数との積和演算を実行し、閾値と比較することで出力される信号を決める。この動作はニューロン内のシナプスの役割に相当する。積和演算は、例えば「ｗ０×ｖ０＋ｗ１×ｖ２」のように、入力される信号に重み係数を乗じた値同士を足し合わせて得られる値を求める演算である。
なお隠れ層１２では、「ｗ０」、「ｗ１」といったアナログ値の重み係数の保持（記憶）について、ＯＳトランジスタを利用した回路構成を有する電位保持回路で行う。電位保持回路の構成については、図３、図４で詳述する。
入力層１１に入力される入力信号ｉｎ０、入力信号ｉｎ１は、デジタル信号が用いられている。入力層１１が出力する「ｖ０」、「ｖ１」、「ｖ２」、「ｖ３」は、デジタル信号である。一方ＯＳトランジスタを利用した回路構成ではアナログ信号の保持が可能となるため、アナログ演算が適している。そのため、積和演算によって得られる値はアナログ値となる。
本発明の一態様では、積和演算によって得られるアナログ信号をアナログデジタル変換回路で多ビットのデジタル信号に変換することなく利用する構成とする。具体的には、積和演算で得られるアナログ値をコンパレータで閾値に相当する参照電圧と比較し、”１”か”０”、つまりＨレベルまたはＬレベルのデジタル信号を出力することで、シナプスが発火するか否かを判定する。つまり隠れ層１２のニューロンが出力する「ｖ４」、「ｖ５」、「ｖ６」、「ｖ７」は、デジタル信号である。そのため、隠れ層１２内において、頻繁にデジタル信号とアナログ信号との変換を行うことなく、信号の入出力を行うことができる。そのため、ＤＡＣやＡＤＣといった回路が必要なくなり、またＡＤＣおよびＤＡＣのための電源回路も必要となくなるため、回路規模の増大に伴うチップ上の占有面積の増大を抑制することができる。
ニューラルネットワークにおいて演算を行う場合、フィードフォワードの演算だけではなく、バックプロパゲーションのようにフィードバックの演算も行う必要がある。この場合、全てをアナログ信号のみで行うには設計が煩雑になる。そのため、デジタル回路の部分とアナログ回路の部分とを組み合わせることによって互いの利点を生かすことが有効となる。
上述の本発明の一態様の構成について図１（Ｂ）のブロック図を用いてさらに説明を行う。図１（Ｂ）では、デジタルアナログ変換回路２１、隠れ層が有する１層目のニューロン２２ｉ、２層目のニューロン２２ｊを図示している。ニューロン２２ｉ、およびニューロン２２ｊはそれぞれ、デジタルアナログ変換回路２１、コンパレータ２３、複数の電位保持回路２４を有する。
デジタルアナログ変換回路２１は、重み係数に相当するデジタル信号をアナログ値に変換する回路である。図１（Ｂ）では、一例として、アナログ値に変換された重み係数Ａ０乃至Ａ７を図示している。重み係数Ａ０乃至Ａ７は、図１（Ｂ）の列方向にある、ニューロン２２ｉおよびニューロン２２ｊが有する複数の電位保持回路２４に保持される。
また図１（Ｂ）では、一例として、入力層（前の層）のニューロンから出力されるデジタル信号として、信号Ｄｉ、Ｄｉ＋１を図示している。信号Ｄｉ、Ｄｉ＋１は、図１（Ｂ）の行方向にある、ニューロン２２ｉが有する複数の電位保持回路２４に入力される。また図１（Ｂ）では、ニューロン２２ｉから出力されるデジタル信号として、信号Ｄｊ、Ｄｊ＋１を図示している。信号Ｄｊ、Ｄｊ＋１は、図１（Ｂ）の行方向にある、ニューロン２２ｊが有する複数の電位保持回路２４に入力される。また図１（Ｂ）では、ニューロン２２ｊから出力されるデジタル信号として、信号Ｄｋ、Ｄｋ＋１を図示している。
図１（Ｂ）に図示するニューロン２２ｉが有する複数の電位保持回路２４では、それぞれ重み係数Ａ０乃至Ａ７を保持し、行方向から入力される信号ＤｉまたはＤｉ＋１が入力されることで、それぞれの値に応じた積算（図１（Ｂ）中に示すＡ０×Ｄｉなど）を行うことができる。積算によって得られる値は、電位保持回路２４が接続された配線（ビット線）に流れる電流に変換される。前述の重み係数Ａ０乃至Ａ７はアナログ値の信号であり、信号Ｄｉ、Ｄｉ＋１はデジタル信号である。そのため各電位保持回路２４では、重み係数に応じた電流を流すか否かが信号Ｄｉ、Ｄｉ＋１によって選択されることになる。また、電位保持回路２４を流れる電流は、当該電位保持回路に接続された配線（ビット線）を流れる電流に変換されるため、複数の電位保持回路が接続された配線（ビット線）では電流が足しあわされることになる。そのため、各電位保持回路で得られた積算によって得られる値を和算した値（図１（Ｂ）中に示すＡ０×Ｄｉ＋Ａ１×Ｄｉ＋１など）が配線（ビット線）で得られることになる。すなわち、電位保持回路２４に入力されるアナログ信号とデジタル信号との積和演算を行うことができる。
上述の積和演算で得られる値は電流値であるため、電流源などを用いて電流値から電圧値に変換する。電圧値に変換された上述の積和演算で得られる値は、コンパレータ２３に入力される。コンパレータ２３は、シナプスの閾値に相当する参照電圧が入力され、”１”か”０”、つまりＨレベルまたはＬレベルのデジタル信号を出力する。コンパレータ２３の出力は、シナプスにおける発火するか否かの判定に相当する。コンパレータ２３で得られる信号Ｄｊ、Ｄｊ＋１は、後段にある隠れ層のニューロン２２ｊに入力されるデジタル信号となる。
本発明の一態様では、積和演算によって得られるアナログ信号をアナログデジタル変換回路で多ビットのデジタル信号に変換することなく利用する構成とする。具体的には、積和演算で得られるアナログ値をコンパレータで閾値に相当する参照電圧と比較し、”１”か”０”、つまりＨレベルまたはＬレベルのデジタル信号を出力することで、シナプスが発火するか否かを判定する。つまり隠れ層１２のニューロンが出力する信号は、１ビットのデジタル信号である。そのため、隠れ層１２内において、頻繁にデジタル信号とアナログ信号との変換を行うことなく、信号の入出力を行うことができる。そのため、ＤＡＣやＡＤＣといった回路が必要なくなり、またＡＤＣおよびＤＡＣのための電源回路も必要となくなるため、回路規模の増大に伴うチップ上の占有面積の増大を抑制することができる。
図２のブロック図では、図１（Ｂ）で説明したデジタルアナログ変換回路２１に入力する重み係数に相当するデジタル信号を入力するためのレジスタチェーン２５を図示している。レジスタチェーンに限らず、シフトレジスタ、またはデコーダを用いてもよい。
図３（Ａ）は、図１（Ｂ）で説明した電位保持回路２４の具体的な構成例、および周辺回路の一例について示す回路図である。電位保持回路２４は、トランジスタ３１、トランジスタ３２、トランジスタ３３および容量素子３７を有する。図３（Ａ）では、複数の電位保持回路２４に接続される配線として、ビット線ＢＬ＿１、ＢＬ＿２を図示している。また図３（Ａ）では、保持するアナログ信号に応じて電流を流すための電源線ＶＬを図示している。図３（Ａ）では、複数の電位保持回路２４に流れる電流に応じてビット線ＢＬ＿１、ＢＬ＿２の電圧値に変換するための電流源３４を図示している。図３（Ａ）では、トランジスタ３１の導通状態または非導通状態を制御するためのワード信号が与えられる配線Ｗｉ、Ｗｉ＋１を図示している。図３（Ａ）では、トランジスタ３３の導通状態または非導通状態を制御するためのデジタル信号が与えられる配線Ｒｉ、Ｒｉ＋１を図示している。図３（Ａ）では、配線Ｗｉ、Ｗｉ＋１に与えるワード信号を出力するシフトレジスタ３５を図示している。図３（Ａ）では、配線Ｒｉ、Ｒｉ＋１に与えるデジタル信号を出力するスキャンチェーン３６を図示している。
電位保持回路２４が有するトランジスタの接続例について説明する。トランジスタ３１のゲートは配線Ｗｉに接続される。トランジスタ３１のソース又はドレインの一方はビット線ＢＬ＿１に接続される。トランジスタ３１のソース又はドレインの他方はトランジスタ３２のゲートに接続される。トランジスタ３２のゲートは、ノードＦＮという。トランジスタ３２のゲートは、容量素子３７の一方の電極に接続され、他方の電極は別の配線（図示せず）に接続される。トランジスタ３２のソース又はドレインの一方はトランジスタ３３のソースまたはドレインの一方に接続される。トランジスタ３２のソース又はドレインの他方は電源線ＶＬに接続される。トランジスタ３３のゲートは、配線Ｒｉに接続される。トランジスタ３３のソース又はドレインの一方はトランジスタ３２のソースまたはドレインの一方に接続される。トランジスタ３３のソース又はドレインの他方はビット線ＢＬ＿１に接続される。
なお図３（Ａ）においてトランジスタ３１、３２および３３は、いずれもｎチャネル型として図示している。つまり、ゲートに印加される信号がＨレベルで導通状態（オン状態）、ゲートに印加される信号がＬレベルで非導通状態（オフ状態）となる。なおｐチャネル型としてもよく、この場合は各配線の信号の論理を反転する等すればよい。
トランジスタ３１をオフ状態とすることで、電位保持回路２４はアナログ電位に応じた電荷を保持することができる。アナログ電位に応じた電荷はノードＦＮに保持される。トランジスタ３１は非導通状態時におけるリーク電流が極めて小さいトランジスタであることが好ましい。このようなトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が好適である。またＯＳトランジスタは、ソースドレイン間に印加できる電圧、あるいはソースゲート間に印加できる電圧の上限が高い（耐圧に優れている）ので、動作電圧を高くできる。そのため、アナログ電位によるビット線ＢＬ＿１の電位変動を大きくできる。
チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。トランジスタ３１に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、または、１×１０−２１Ａ以下、または１×１０−２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０−１５Ａ以下、または１×１０−１８Ａ以下、または１×１０−２１Ａ以下であることが好ましい。
酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、チャネル形成領域に酸化物半導体を含むトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、チャネル形成領域に酸化物半導体を含むトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。
トランジスタのチャネル形成領域に含まれる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ｇａ、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）が代表的である。これら酸化物半導体は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。
チャネル形成領域を、キャリア密度の低い酸化物半導体で形成することが好ましい。酸化物半導体のキャリア密度は、例えば、キャリア密度は８×１０１１／ｃｍ３未満１×１０−９／ｃｍ３以上であるとよい。キャリア密度は、１×１０１１／ｃｍ３未満が好ましく、１×１０１０／ｃｍ３未満がさらに好ましい。
トランジスタ３２，３３は、ＯＳトランジスタの他、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）であることが好ましい。Ｓｉトランジスタをトランジスタ３２，３３に用いることで、閾値電圧のばらつきを小さく、導通状態時にソースドレイン間を流れる電流量を大きくすることができる。またトランジスタ３２，３３はＳｉトランジスタとすることで、先に説明したＯＳトランジスタであるトランジスタ３１と積層して設ける構成とすることができる。当該構成とすることで、電位保持回路２４あたりが占める面積を縮小することができる。
電位保持回路２４は、ビット線ＢＬ＿１で例示される配線からアナログ信号が入力される。そして、電位保持回路２４は、アナログ信号に応じた電流を生成する機能を有する。具体的には、トランジスタ３２のゲートにアナログ信号を供給したときに得られるトランジスタ３２のドレイン電流を生成することができる。
なお、トランジスタ３２が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタ３２は飽和領域で動作させることが望ましい。トランジスタ３２を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
電位保持回路２４は、アナログ信号に応じた電位（アナログ電位）を保持する機能を有する。すなわち、電位保持回路２４は、アナログ電位を保持することで、アナログ電位に応じた電流を生成する機能を有すると言える。
また、電位保持回路２４には、配線Ｒｉで例示される配線からデジタル信号が入力される。配線Ｒｉで例示される配線に与えるデジタル信号は、トランジスタ３３の導通状態または非導通状態を制御する信号である。電位保持回路２４は、既に保持されているアナログ電位に応じた電流をトランジスタ３２のソース−ドレイン間に流すか否かを制御する機能を有すると言える。
なお、トランジスタ３３が線形領域で動作する場合、当該トランジスタをスイッチとして機能するよう制御することができる。よって、トランジスタ３３は線形領域で動作させることが望ましい。トランジスタ３３を線形領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、線形領域で動作する範囲の電圧に適切に設定されているものとする。
図３（Ｂ）は、図３（Ａ）に示した回路図において、電位保持回路２４へのアナログ電位の書き込み、電位保持回路２４でのアナログ電位の保持、および電位保持回路２４に保持したアナログ電位とデジタル信号の積算時における動作を説明するためのタイミングチャートである。図３（Ｂ）では、一例を説明するために、図３（Ａ）に示した回路図における配線Ｗｉ、ビット線ＢＬ＿１、ノードＦＮ、および配線Ｒｉに与える信号または電位の変化を図示している。
図３（Ｂ）に図示する期間Ｔｗは、電位保持回路２４へのアナログ電位の書き込みを行う期間である。期間Ｔｗでは、配線ＷｉをＨレベルとしてトランジスタ３１を導通状態とし、ビット線ＢＬ＿１に与えられた重み係数（ｗ０）に相当するアナログ電位をノードＦＮに書き込む。期間Ｔｗでは、配線ＲｉをＬレベルとする。
図３（Ｂ）に図示する期間Ｔｈは、電位保持回路２４へのアナログ電位の保持を行う期間である。期間Ｔｈでは、配線ＷｉをＬレベルとしてトランジスタ３１を非導通状態とし、重み係数（ｗ０）に相当するアナログ電位をノードＦＮに保持する。期間Ｔｈでは、配線ＲｉをＬレベルとする。ビット線ＢＬ＿１は不定値（ｕｎｋｎｏｗｎ）である。
図３（Ｂ）に図示する期間Ｔｒは、電位保持回路２４においてアナログ電位とデジタル信号との積算を行う期間である。期間Ｔｒでは、配線Ｒｉをデジタル信号の論理に応じてＨレベルまたはＬレベル（１／０）としてトランジスタ３３を導通状態または非導通状態とする。ビット線ＢＬ＿１と電源線ＶＬとの間には、ノードＦＮに保持したアナログ電位に応じて電流が流れ、ビット線の電位が変動する。電位保持回路２４に流れる電流は、同じビット線に接続された別の電位保持回路２４でも流れるため、互いの電流が合わさってビット線の電位が変動する。期間Ｔｈでは、配線ＷｉをＬレベルとする。
図４には、図１（Ｂ）、図２および図３（Ａ）での構成を併せた際の回路図を図示している。
図４では、図３（Ａ）で説明した電位保持回路２４とは、トランジスタ３３の配置を異ならせた電位保持回路２４Ａを図示している。また図４では、ニューロン２２ｉとニューロン２２ｊとの間にスキャンチェーン４１を図示している。当該構成とすることで、ニューロン２２ｉで得られた演算結果を外部に出力し、バックプロパゲーションの演算を施し、再度ニューロンに入力する構成とすることができる。
上述したデータ処理装置は、畳み込み演算の特徴抽出フィルターもしくは全結合演算回路として適用することで、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）による特徴量の抽出を行うことができる。具体的には上述した階層型ニューラルネットワークに適用可能なデータ処理装置を用いることで、画像データの補正に用いるパラメータを機械学習により決定することができる。
図５は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（ｋは２以上の整数である。）は、ニューロンをＰ個（Ｐは１以上の整数である。）有し、第ｋ層は、ニューロンをＱ個（Ｑは１以上の整数である。）有し、第（ｋ＋１）層は、ニューロンをＲ個（Ｒは１以上の整数である。）有する。
第（ｋ−１）層の第ｐニューロン（ｐは１以上Ｐ以下の整数である。）の出力信号ｚｐ （ｋ−１）と重み係数ｗｑｐ （ｋ）と、の積が第ｋ層の第ｑニューロン（ｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ （ｋ）と重み係数ｗｒｑ （ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ （ｋ＋１）とする。
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和は、次の式（Ｄ１）で表される。
Figure 2018109968
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ （ｋ）を次の式（Ｄ２）で定義する。
Figure 2018109968
関数ｆ（ｕｑ （ｋ））は、ニューロンの出力関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、式（Ｄ１）の積和演算は、先述した積和演算回路によって実現できる。なお、式（Ｄ２）の演算は、例えば、図８（Ａ）に示す回路４１１によって実現できる。
なお、ニューロンの出力関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの出力関数は、層毎において、同一でもよいし、異なっていてもよい。
ここで、図６に示す、全Ｌ層（ここでのＬは３以上の整数とする。）からなる階層型ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数とする。）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、隠れ層となる。
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号をｚｓ［１］ （１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である。）の出力信号をｚｓ［ｋ］ （ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］ （Ｌ）とする。
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数である。）の出力信号ｚｓ［ｋ−１］ （ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）と、の積ｕｓ［ｋ］ （ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数である。）の出力信号ｚｓ［Ｌ−１］ （Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）と、の積ｕｓ［Ｌ］ （Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、又は教師信号という場合がある。）と異なったときに、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師付き学習の具体例として、逆伝播誤差方式による学習方法について説明する。図７は、逆伝播誤差方式による学習方法を説明する図である。逆伝播誤差方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるに、重み係数を変更する方式である。
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚｓ［Ｌ］ （Ｌ）を出力されたとする。ここで、出力データｚｓ［Ｌ］ （Ｌ）に対する教師信号をｔｓ［Ｌ］としたとき、誤差エネルギーＥは、出力データｚｓ［Ｌ］ （Ｌ）及び教師信号ｔｓ［Ｌ］によって表すことができる。
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ［ｋ］ （ｋ）の誤差δｓ［ｋ］ （ｋ）を∂Ｅ／∂ｕｓ［ｋ］ （ｋ）と定義すると、δｓ［ｋ］ （ｋ）及び∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）は、それぞれ次の式（Ｄ３）、（Ｄ４）で表すことができる。
Figure 2018109968
Figure 2018109968
ｆ’（ｕｓ［ｋ］ （ｋ））は、ニューロンの出力関数の導関数である。なお、式（Ｄ３）の演算は、例えば、図８（Ｂ）に示す回路４１３によって実現できる。また、式（Ｄ４）の演算は、例えば、図８（Ｃ）に示す回路４１４によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
また、例えば、式（Ｄ３）のΣｗｓ［ｋ＋１］・ｓ［ｋ］ （ｋ＋１）・δｓ［ｋ＋１］ （ｋ＋１）の部分の演算は、前述したデータ処理装置によって実現できる。
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δｓ［Ｌ］ （Ｌ）及び∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）は、それぞれ次の式（Ｄ５）、（Ｄ６）で表すことができる。
Figure 2018109968
Figure 2018109968
式（Ｄ５）の演算は、図８（Ｄ）に示す回路４１５によって実現できる。また、式（Ｄ６）の演算は、図８（Ｃ）に示す回路４１４によって実現できる。
つまり、式（Ｄ１）乃至式（Ｄ６）により、全てのニューロンの誤差δｓ［ｋ］ （ｋ）及びδｓ［Ｌ］ （Ｌ）を求めることができる。なお、重み係数の更新量は、誤差δｓ［ｋ］ （ｋ）、δｓ［Ｌ］ （Ｌ）及び所望のパラメータなどに基づいて、設定される。
以上のように、図８に示す回路、及び前述したデータ処理装置を用いることによって、教師付き学習を適用した階層型ニューラルネットワークの計算を行うことができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、データ処理装置の断面構造について説明する。本実施の形態では、図３（Ａ）で示した電位保持回路に対応するデータ処理装置の断面構造について説明する。
図３（Ａ）で説明した電位保持回路２４は、図９、図１１、および図１２に示すようにトランジスタ３１、トランジスタ３３、容量素子２７を有する。
［断面構造１］
図９に示す断面構造において、トランジスタ３１はトランジスタ３３の上方に設けられ、容量素子３７はトランジスタ３３、およびトランジスタ３１の上方に設けられている。
トランジスタ３１は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタ（ＯＳトランジスタ）である。トランジスタ３１の説明については後述するが、図９に示す構造のＯＳトランジスタを設けることで、微細化しても歩留まり良くトランジスタ３１を形成できる。このようなＯＳトランジスタをデータ処理装置に用いることで、微細化または高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これをデータ処理装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、データ処理装置の消費電力を十分に低減することができる。
トランジスタ３３は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３３は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３３をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図９に示すトランジスタ３３は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３３を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３３などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３３などから、トランジスタ３１が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ３１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ３１と、トランジスタ３３との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子３７、またはトランジスタ３１と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３３とトランジスタ３１とは、バリア層により分離することができ、トランジスタ３３からトランジスタ３１への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３３からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図９において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３３とトランジスタ３１とは、バリア層により分離することができ、トランジスタ３３からトランジスタ３１への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図９において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３３とトランジスタ３１とは、バリア層により分離することができ、トランジスタ３３からトランジスタ３１への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図９において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３３とトランジスタ３１とは、バリア層により分離することができ、トランジスタ３３からトランジスタ３１への水素の拡散を抑制することができる。
絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３３を設ける領域などから、トランジスタ３１を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ３１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ３１と、トランジスタ３３との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ３１への混入を防止することができる。また、トランジスタ３１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ３１に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ３１を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子３７、またはトランジスタ３３と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３３とトランジスタ３１とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３３からトランジスタ３１への水素の拡散を抑制することができる。
絶縁体２１４の上方には、トランジスタ３１が設けられている。なお図９に示すトランジスタ３１は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３１の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ３１に酸化物半導体を用いる場合、トランジスタ３１近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ３１が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ３１を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ３１の上部に形成される絶縁体２８１と絶縁体２２５に接して設けられる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ３１への混入を防止することができる。また、トランジスタ３１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ３１に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
導電体２４６、および導電体２４８は、容量素子３７、トランジスタ３１、またはトランジスタ３３と電気的に接続するプラグ、または配線としての機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ３１の上方には、容量素子３７が設けられている。容量素子３７は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子３７、トランジスタ３１、またはトランジスタ３３と電気的に接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子３７の電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図９では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、導電体１１２、および導電体１１０上に、容量素子３７の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子３７は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子３７の静電破壊を抑制することができる。
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いたデータ処理装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いたデータ処理装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いたデータ処理装置において、微細化または高集積化を図ることができる。または、微細化または高集積化されたデータ処理装置を生産性良く提供することができる。
＜トランジスタ３１＞
上述したトランジスタ３１に適用可能なＯＳトランジスタの一例について説明する。
図１０（Ａ）は、トランジスタ３１の断面図であり、トランジスタ３１のチャネル幅方向の断面図でもある。
図１０（Ａ）に示すように、トランジスタ３１は、絶縁体２１２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物４０６ａと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｂと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｃと、酸化物４０６ｃの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂの側面に接して配置された側壁絶縁体４１８と、酸化物４０６ｂ、４０６ｃの上面と側面に接し、かつ側壁絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。
以下において、酸化物４０６ａ、４０６ｂ、４０６ｃをまとめて酸化物４０６という場合がある。導電体４０４ａおよび導電体４０４ｂをまとめて導電体４０４という場合がある。導電体３１０ａおよび導電体３１０ｂをまとめて導電体３１０という場合がある。
また、トランジスタ３１は、絶縁体４０１の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体３１０と、を有する構成にしてもよい。
導電体３１０は、絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。
導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
ここで、導電体３１０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料（水または水素などの不純物の透過を抑制する機能を有する導電性材料ということもできる。）を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２１４より下層から水素、水などの不純物が導電体３１０を通じて上層に拡散するのを抑制することができる。
また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。
また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。
また図１０（Ｂ）には、図１０（Ａ）とは異なる構造のトランジスタ３１ＴＣの断面図を図示する。図１０（Ｂ）は、図１０（Ａ）と同様に、トランジスタ３１のチャネル幅方向の断面図でもある。
酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力のデータ処理装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型のデータ処理装置を構成するトランジスタに用いることができる。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
ここで、酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。
以上のような金属酸化物を酸化物４０６ａとして用いて、酸化物４０６ａの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ａの電子親和力が、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、酸化物４０６ａおよび酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４０６ａと酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物４０６ａと酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物４０６ｂに形成されるナローギャップ部分となる。酸化物４０６ａと酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図１０（Ａ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。
領域４２６ｂおよび領域４２６ｃは、酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、酸化物４０６ｂの領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
絶縁体４１２は、酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を酸化物４０６ｂの上面に接して設けることにより、酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１０ｎｍ程度の膜厚にすればよい。
絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
絶縁体４１２および導電体４０４は、酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂの側面は略一致することが好ましい。
導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、酸化物４０６ａ乃至酸化物４０６ｃとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｃの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、酸化物４０６ｂに酸素を供給することが可能となる。これにより、酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜断面構造１の変形例１＞
また、本実施の形態の変形例の一例を、図１１に示す。図１１は、図９と、トランジスタ３３の構成が異なる。
図１１に示すトランジスタ３３はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３３は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いたデータ処理装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いたデータ処理装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いたデータ処理装置において、微細化または高集積化を図ることができる。または、微細化または高集積化されたデータ処理装置を生産性良く提供することができる。
＜断面構造１の変形例２＞
また、本実施の形態の変形例の一例を、図１２に示す。図１２は、図９と、容量素子３７の構成が異なる。
図１２に示すデータ処理装置では、絶縁体２８６の上に絶縁体２８７が設けられ、導電体１１２が絶縁体２８７に埋め込まれ、絶縁体２８７の上に絶縁体１５５が設けられ、絶縁体１５５に形成された複数の開口に導電体１１０が設けられ、導電体１１０の上に絶縁体１３０が設けられ、絶縁体１３０の上に、導電体１１０と重なるように導電体１２０が設けられる。また、トランジスタ３１と電気的に接続される導電体２４８と、トランジスタ３３と電気的に接続される導電体２４８と、を接続するように導電体１１２を設け、当該導電体１１２に接して導電体１１０を設ければよい。また、絶縁体２８７、絶縁体１５５は、絶縁体３２０と同様の材料を用いることができる。
図１２に示す容量素子３７において、絶縁体１５５に形成された開口の中で、導電体１１０と、絶縁体１３０と、導電体１２０が重なるので、導電体１１０、絶縁体１３０、および導電体１２０は被覆性の良好な膜にすることが好ましい。このため、導電体１１０、絶縁体１３０、および導電体１２０は、ＣＶＤ法、ＡＬＤ法などの良好な段差被覆性を有する成膜方法を用いて成膜することが好ましい。
容量素子３７は、絶縁体１５５に設けられた開口の形状に沿って形成されるため、当該開口が深く形成されるほど静電容量を増加させることができる。また、当該開口の数を増やすほど静電容量を増加させることができる。このような容量素子３７を形成することにより、容量素子３７の上面積を増やすことなく、静電容量を増加させることができる。
以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いたデータ処理装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いたデータ処理装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いたデータ処理装置において、微細化または高集積化を図ることができる。または、微細化または高集積化されたデータ処理装置を生産性良く提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、データ処理装置の一形態を、図１３−図１５を用いて説明する。
＜半導体ウエハ、チップ＞
図１３（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係るデータ処理装置などを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１３（Ｂ）にチップ７１５の拡大図を示す。
また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、データ処理装置の生産コストを低減することができる。また、データ処理装置の生産性を高めることができる。
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図１４（Ａ）および図１４（Ｂ）、図１５（Ａ）−（Ｅ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示したデータ処理装置と該データ処理装置以外の部品が組み合わされて完成する。
図１４（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係るデータ処理装置などを形成した後、基板７１１の裏面（データ処理装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
図１４（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
＜電子機器＞
本発明の一態様に係るデータ処理装置を有する電子部品は、様々な電子機器に用いることができる。図１５に、本発明の一態様に係る電子部品を用いた電子機器の具体例を示す。
図１５（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
図１５（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図１５（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
図１５（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図１５（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図１５（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
例えば、本発明の一態様のデータ処理装置を有する電子部品は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係るデータ処理装置を用いることで、利便性に優れた電子機器を実現することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
ＢＬ＿１ ビット線
ｉｎ０ 入力信号
ｉｎ１ 入力信号
ｏｕｔ０ 出力信号
ｏｕｔ１ 出力信号
ＳＷ２ スイッチ
１０ データ処理装置
１１ 入力層
１２ 隠れ層
１３ 出力層
１４ ニューロン
２１ デジタルアナログ変換回路
２２ｉ ニューロン
２２ｊ ニューロン
２３ コンパレータ
２４ 電位保持回路
２４Ａ 電位保持回路
２５ レジスタチェーン
２６ 容量素子
２７ トランジスタ
３１ トランジスタ
３１ＴＣ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ 電流源
３５ シフトレジスタ
３６ スキャンチェーン
３７ 容量素子
４１ スキャンチェーン
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１５０ 絶縁体
１５５ 絶縁体
２０５ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２２５ 絶縁体
２３０ 酸化物
２４６ 導電体
２４８ 導電体
２８０ 絶縁体
２８１ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
２８７ 絶縁体
３１０ 導電体
３１０ａ 導電体
３１０ｂ 導電体
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
４０１ 絶縁体
４０４ 導電体
４０４ａ 導電体
４０４ｂ 導電体
４０４ｃ 導電体
４０６ 酸化物
４０６ａ 酸化物
４０６ｂ 酸化物
４０６ｃ 酸化物
４１１ 回路
４１２ 絶縁体
４１３ 回路
４１４ 回路
４１５ 回路
４１８ 側壁絶縁体
４２６ａ 領域
４２６ｂ 領域
４２６ｃ 領域
７１１ 基板
７１２ 回路領域
７１３ 分離領域
７１４ 分離線
７１５ チップ
７５０ 電子部品
７５２ プリント基板
７５４ 実装基板
７５５ リード
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト

Claims (6)

  1. 入力層と、隠れ層と、出力層とを有するニューラルネットワークを利用したデータ処理装置であって、
    前記隠れ層は、デジタルアナログ変換回路と、第１のニューロン回路と、第２のニューロン回路と、コンパレータと、を有し、
    前記第１のニューロン回路および前記第２のニューロン回路は、それぞれ第１の電位保持回路と第２の電位保持回路とを有し、
    前記第１の電位保持回路及び前記第２の電位保持回路は、同じビット線に電気的に接続され、
    前記第１の電位保持回路は第１のアナログ信号の電位を保持する機能を有し、
    前記第２の電位保持回路は第２のアナログ信号の電位を保持する機能を有し、
    前記第１の電位保持回路は、第１のトランジスタと、ゲートが前記第１のトランジスタのソース又はドレインの一方に電気的に接続された第２のトランジスタと、ゲートが第１のデジタル信号が与えられる配線に電気的に接続された第３のトランジスタと、を有し、
    前記第２の電位保持回路は、第４のトランジスタと、ゲートが前記第４のトランジスタのソース又はドレインの一方に電気的に接続された第５のトランジスタと、ゲートが第２のデジタル信号が与えられる配線に電気的に接続された第６のトランジスタと、を有し、
    前記第１のニューロン回路から前記第２のニューロン回路に出力される第３のアナログ信号は、参照電圧が与えられた前記コンパレータに入力され、第３のデジタル信号に変換され前記第２のニューロン回路が有する前記第３のトランジスタのゲートまたは前記第６のトランジスタのゲートに出力されることを特徴とするデータ処理装置。
  2. 請求項１において、
    前記第３のアナログ信号は、前記第１のアナログ信号と前記第１のデジタル信号との積算と、前記第２のアナログ信号と前記第２のデジタル信号との積算と、の和算による信号であることを特徴とするデータ処理装置。
  3. 請求項１または請求項２において、
    前記第１のトランジスタおよび前記第４のトランジスタは、酸化物半導体を有するトランジスタであることを特徴とするデータ処理装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第２のトランジスタおよび前記第３のトランジスタ、並びに前記第５のトランジスタおよび前記第６のトランジスタは、シリコンを有するトランジスタであることを特徴とするデータ処理装置。
  5. 請求項１乃至４のいずれか一項に記載の前記データ処理装置と、
    前記データ処理装置に電気的に接続されたリードと、
    を有することを特徴とする電子部品。
  6. 請求項５に記載の電子部品と、
    前記電子部品が実装されたプリント基板と、
    前記プリント基板が格納された筐体と、
    を有することを特徴とする電子機器。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019239246A1 (ja) * 2018-06-15 2019-12-19 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JPWO2020079523A1 (ja) * 2018-10-19 2020-04-23
US10924090B2 (en) 2018-07-20 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising holding units
WO2022013680A1 (ja) * 2020-07-17 2022-01-20 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN114707647A (zh) * 2022-03-08 2022-07-05 南方科技大学 适用于多精度神经网络的精度无损存算一体装置及方法
JP2022546355A (ja) * 2019-08-26 2022-11-04 インターナショナル・ビジネス・マシーンズ・コーポレーション アナログ－デジタル変換に先立つ初期統合をもたらすニューラル・ネットワーク回路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10970441B1 (en) 2018-02-26 2021-04-06 Washington University System and method using neural networks for analog-to-information processors
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US12453072B2 (en) 2018-11-08 2025-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device that can perform product-sum operation with low power consumption
JP7480133B2 (ja) 2019-05-17 2024-05-09 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US20210125049A1 (en) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. System for executing neural network
US12211584B2 (en) 2020-03-18 2025-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN111639757B (zh) * 2020-04-11 2023-04-18 复旦大学 一种基于柔性材料的模拟卷积神经网络
US12033694B2 (en) 2020-07-17 2024-07-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP7725488B2 (ja) 2020-09-22 2025-08-19 株式会社半導体エネルギー研究所 半導体装置、及び電子機器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993008538A1 (fr) * 1991-10-17 1993-04-29 Kawasaki Steel Corporation Processeur destine a un reseau neuronal
JPH06187472A (ja) * 1991-04-02 1994-07-08 Wacom Co Ltd アナログニューラルネットワーク
JP2741793B2 (ja) * 1991-10-17 1998-04-22 川崎製鉄株式会社 ニューラルネットワークプロセッサ
JP2000057244A (ja) * 1998-08-07 2000-02-25 Monorisu:Kk シナプス素子、しきい値回路およびニューロン装置
US6377194B1 (en) * 1998-09-29 2002-04-23 California Institute Of Technology Analog computation device using separated analog signals, each having a specified amount of resolution, and signal restoration devices
JP2003263624A (ja) * 2002-03-07 2003-09-19 Matsushita Electric Ind Co Ltd ニューラル・ネットワーク装置の学習演算回路
US20040084727A1 (en) * 2002-05-10 2004-05-06 Michihito Ueda Semiconductor device and learning method thereof
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
JP2016218513A (ja) * 2015-05-14 2016-12-22 国立研究開発法人情報通信研究機構 ニューラルネットワーク及びそのためのコンピュータプログラム
JP2016219011A (ja) * 2015-05-21 2016-12-22 株式会社半導体エネルギー研究所 電子装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155802A (en) 1987-12-03 1992-10-13 Trustees Of The Univ. Of Penna. General purpose neural computer
US5093803A (en) 1988-12-22 1992-03-03 At&T Bell Laboratories Analog decision network
FR2644264B1 (fr) 1989-03-10 1991-05-10 Thomson Csf Reseau neuronal analogique programmable
US5268320A (en) 1990-12-26 1993-12-07 Intel Corporation Method of increasing the accuracy of an analog circuit employing floating gate memory devices
JPH0512466A (ja) 1991-07-01 1993-01-22 Toshiba Corp ニユーラルネツトワーク装置
US6470328B1 (en) 1998-08-07 2002-10-22 Monolith Company, Ltd. Artificial neuron on the base of B-driven threshold element
JP2002196688A (ja) 2000-12-25 2002-07-12 Sony Corp 画像表示装置
CN102656683B (zh) 2009-12-11 2015-02-11 株式会社半导体能源研究所 半导体装置
CN102714496B (zh) 2010-01-20 2016-06-29 株式会社半导体能源研究所 半导体装置
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
US9860465B2 (en) 2015-06-23 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
WO2017037568A1 (en) 2015-08-31 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic device including the semiconductor device
WO2017068491A1 (en) 2015-10-23 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US20170118479A1 (en) 2015-10-23 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017153864A1 (en) 2016-03-10 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN108701474B (zh) 2016-03-18 2022-12-30 株式会社半导体能源研究所 半导体装置及使用该半导体装置的系统
US9934826B2 (en) 2016-04-14 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10109633B2 (en) 2016-04-27 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and authentication system
TWI753908B (zh) 2016-05-20 2022-02-01 日商半導體能源硏究所股份有限公司 半導體裝置、顯示裝置及電子裝置
WO2018002784A1 (en) 2016-06-29 2018-01-04 Semiconductor Energy Laboratory Co., Ltd. Electronic device, operation method of the electronic device, and moving vehicle

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06187472A (ja) * 1991-04-02 1994-07-08 Wacom Co Ltd アナログニューラルネットワーク
WO1993008538A1 (fr) * 1991-10-17 1993-04-29 Kawasaki Steel Corporation Processeur destine a un reseau neuronal
JP2741793B2 (ja) * 1991-10-17 1998-04-22 川崎製鉄株式会社 ニューラルネットワークプロセッサ
JP2000057244A (ja) * 1998-08-07 2000-02-25 Monorisu:Kk シナプス素子、しきい値回路およびニューロン装置
US6377194B1 (en) * 1998-09-29 2002-04-23 California Institute Of Technology Analog computation device using separated analog signals, each having a specified amount of resolution, and signal restoration devices
JP2003263624A (ja) * 2002-03-07 2003-09-19 Matsushita Electric Ind Co Ltd ニューラル・ネットワーク装置の学習演算回路
US20040084727A1 (en) * 2002-05-10 2004-05-06 Michihito Ueda Semiconductor device and learning method thereof
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
JP2016218513A (ja) * 2015-05-14 2016-12-22 国立研究開発法人情報通信研究機構 ニューラルネットワーク及びそのためのコンピュータプログラム
JP2016219011A (ja) * 2015-05-21 2016-12-22 株式会社半導体エネルギー研究所 電子装置

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11848664B2 (en) 2018-06-15 2023-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11424737B2 (en) 2018-06-15 2022-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2019239246A1 (ja) * 2018-06-15 2019-12-19 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US10924090B2 (en) 2018-07-20 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising holding units
US11264973B2 (en) 2018-07-20 2022-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a logic circuit and a holding unit
US11417704B2 (en) 2018-10-19 2022-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102891305B1 (ko) 2018-10-19 2025-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP7364586B2 (ja) 2018-10-19 2023-10-18 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
TWI827696B (zh) * 2018-10-19 2024-01-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
JPWO2020079523A1 (ja) * 2018-10-19 2020-04-23
US12389608B2 (en) 2018-10-19 2025-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN112868017A (zh) * 2018-10-19 2021-05-28 株式会社半导体能源研究所 半导体装置及电子设备
TWI892324B (zh) * 2018-10-19 2025-08-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
WO2020079523A1 (ja) * 2018-10-19 2020-04-23 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US11856792B2 (en) 2018-10-19 2023-12-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2022546355A (ja) * 2019-08-26 2022-11-04 インターナショナル・ビジネス・マシーンズ・コーポレーション アナログ－デジタル変換に先立つ初期統合をもたらすニューラル・ネットワーク回路
JP7398552B2 (ja) 2019-08-26 2023-12-14 インターナショナル・ビジネス・マシーンズ・コーポレーション アナログ－デジタル変換に先立つ初期統合をもたらすニューラル・ネットワーク回路
JPWO2022013680A1 (ja) * 2020-07-17 2022-01-20
JP7614204B2 (ja) 2020-07-17 2025-01-15 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US12243583B2 (en) 2020-07-17 2025-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device electronic device
WO2022013680A1 (ja) * 2020-07-17 2022-01-20 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN114707647B (zh) * 2022-03-08 2023-10-24 南方科技大学 适用于多精度神经网络的精度无损存算一体装置及方法
CN114707647A (zh) * 2022-03-08 2022-07-05 南方科技大学 适用于多精度神经网络的精度无损存算一体装置及方法

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