[go: up one dir, main page]

JP2018156968A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2018156968A
JP2018156968A JP2017049967A JP2017049967A JP2018156968A JP 2018156968 A JP2018156968 A JP 2018156968A JP 2017049967 A JP2017049967 A JP 2017049967A JP 2017049967 A JP2017049967 A JP 2017049967A JP 2018156968 A JP2018156968 A JP 2018156968A
Authority
JP
Japan
Prior art keywords
element layer
memory device
semiconductor memory
chip
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017049967A
Other languages
English (en)
Other versions
JP6800788B2 (ja
Inventor
小柳　勝
Masaru Koyanagi
勝 小柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017049967A priority Critical patent/JP6800788B2/ja
Priority to PCT/JP2018/001639 priority patent/WO2018168198A1/ja
Priority to CN201880014096.3A priority patent/CN110447102B/zh
Priority to EP18768470.9A priority patent/EP3598493A4/en
Priority to SG11201907932UA priority patent/SG11201907932UA/en
Priority to TW108121307A priority patent/TWI734127B/zh
Priority to TW107102648A priority patent/TWI667772B/zh
Priority to TW110122232A priority patent/TWI807342B/zh
Publication of JP2018156968A publication Critical patent/JP2018156968A/ja
Priority to US16/556,116 priority patent/US11145625B2/en
Application granted granted Critical
Publication of JP6800788B2 publication Critical patent/JP6800788B2/ja
Priority to US17/477,434 priority patent/US11594523B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08—Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】製造コストを低減し得る半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、第１基板と、上記第１基板の上面上に設けられた第１素子層と、第２基板と、上記第２基板の上面上に設けられた第２素子層と、を備える。上記第１基板は、第１ビアを含む。上記第１素子層は、上記第１ビアと電気的に接続され、上記第１素子層の上面上に設けられた第１パッドを含み、上記第２基板は、第２ビアを含む。上記第２素子層は、上記第２ビアと電気的に接続され、上記第２素子層の上面上に設けられた第２パッドを含む。上記第２素子層の上面は、上位第１素子層の上面上に対向して設けられる。上記第１パッド及び上記第２パッドは、上記第１素子層及び上記第２素子層の対向する面に対して対称に設けられ、互いに電気的に接続される。【選択図】図８

Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
特許第３６６７１６５号公報 特開２００６−３３２３４２号公報 特許第３１２９９２８号公報 米国特許第７２５９４５１号明細書
製造コストを低減し得る半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第１基板と、上記第１基板の上面上に設けられた第１素子層と、第２基板と、上記第２基板の上面上に設けられた第２素子層と、を備える。上記第１基板は、第１ビアを含む。上記第１素子層は、上記第１ビアと電気的に接続され、上記第１素子層の上面上に設けられた第１パッドを含み、上記第２基板は、第２ビアを含む。上記第２素子層は、上記第２ビアと電気的に接続され、上記第２素子層の上面上に設けられた第２パッドを含む。上記第２素子層の上面は、上位第１素子層の上面上に対向して設けられる。上記第１パッド及び上記第２パッドは、上記第１素子層及び上記第２素子層の対向する面に対して対称に設けられ、互いに電気的に接続される。
第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 第１実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第１実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 第１実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第１実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第１実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第１実施形態に係る半導体記憶装置の製造方法を説明するためのフローチャート。 第１実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第１実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第１実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第１実施形態の変形例に係る半導体記憶装置のコアチップの構成を説明するための上面図。 第１実施形態の変形例に係る半導体記憶装置の製造方法を説明するための模式図。 第１実施形態の変形例に係る半導体記憶装置の製造方法を説明するための模式図。 第１実施形態の変形例に係る半導体記憶装置の製造方法を説明するための模式図。 第２実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための回路図。 第２実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第２実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第２実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第２実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第２実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第２実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第２実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第２実施形態の第１変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第２実施形態の第１変形例に係る半導体記憶装置の製造方法を説明するための模式図。 第２実施形態の第１変形例に係る半導体記憶装置の製造方法を説明するための模式図。 第３実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第３実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第３実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第３実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第３実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第３実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第４実施形態に係る半導体記憶装置のコアチップ群の構成を説明するためのブロック図。 第４実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための回路図。 第４実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 第４実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第４実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 第４実施形態に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第４実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第４実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第４実施形態に係る半導体記憶装置の効果を説明するための模式図。 第４実施形態に係る半導体記憶装置の効果を説明するための模式図。 第４実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第４実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第４実施形態の第１変形例に係る半導体記憶装置のコアチップの構成を説明するための断面図。 第４実施形態の第１変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第４実施形態の第２変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第４実施形態の第３変形例に係る半導体記憶装置のコアチップの構成を説明するための上面図。 第４実施形態の第３変形例に係る半導体記憶装置のコアチップの構成を説明するための上面図。 第５実施形態に係る半導体記憶装置のコアチップ群の構成を説明するためのブロック図。 第５実施形態に係る半導体記憶装置のコアチップの構成を説明するための上面図。 第５実施形態に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第５実施形態に係る半導体記憶装置の製造方法を説明するための模式図。 第５実施形態の第１変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第５実施形態の第２変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図。 第５実施形態の第３変形例に係る半導体記憶装置のコアチップの構成を説明するための上面図。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
１．１ 構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
１．１．１ メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しない基板システム上に設けられる。メモリシステム１は、当該基板システムから供給される電源電圧及び接地電圧ＧＮＤによって動作し、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
図１に示すように、メモリシステム１は、コントローラ２及び半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）３を備えている。コントローラ２は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置３を制御する。具体的には、コントローラ２は、ホスト機器から書込みを指示されたデータを半導体記憶装置３に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置３から読み出してホスト機器に送信する。コントローラ２は、ＮＡＮＤバスによって半導体記憶装置３に接続される。半導体記憶装置３は、複数のメモリセルを備え、データを不揮発に記憶する。
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＩ／Ｏ＜７：０＞の送受信を行う。信号／ＣＥは、半導体記憶装置３をイネーブルにするための信号である。信号ＣＬＥ及びＡＬＥは、信号ＣＬＥ及びＡＬＥと並行して半導体記憶装置３に流れる信号Ｉ／Ｏ＜７：０＞がそれぞれコマンドＣＭＤ及びアドレスＡＤＤであることを半導体記憶装置３に通知する。信号／ＷＥは、信号／ＷＥと並行して半導体記憶装置３に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置３に取り込むことを指示する。信号／ＲＥ及びＲＥは、半導体記憶装置３に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置３に指示する。信号／ＲＢは、半導体記憶装置３がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号ＤＱＳ、／ＤＱＳは、半導体記憶装置３の信号Ｉ／Ｏ＜７：０＞の入出力のタイミングの指標となる基準信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置３とコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、データＤＡＴ、並びにステータスＳＴＳを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
１．１．２ コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）５、内蔵メモリ（ＲＡＭ：Random Access Memory）６、ＮＡＮＤインタフェース回路７、バッファメモリ８、及びホストインタフェース回路９を備えている。
プロセッサ５は、コントローラ２全体の動作を制御する。プロセッサ５は、例えば、ホスト機器から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置３に対して発行する。この動作は、読出し及び消去の場合についても同様である。
内蔵メモリ６は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ５の作業領域として使用される。内蔵メモリ６は、半導体記憶装置３を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＮＡＮＤインタフェース回路７は、ＮＡＮＤバスを介して半導体記憶装置３と接続され、半導体記憶装置３との通信を司る。ＮＡＮＤインタフェース回路７は、プロセッサ５の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置３に送信する。また、ＮＡＮＤインタフェース回路７は、半導体記憶装置３から読出しデータを受信する。
バッファメモリ８は、コントローラ２が半導体記憶装置３及びホスト機器から受信したデータ等を一時的に保持する。
ホストインタフェース回路９は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路９は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ５及びバッファメモリ８に転送する。
１．１．３ 半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
半導体記憶装置３は、例えば、基板システムから供給される電源電圧及び接地電圧ＧＮＤによって動作するインタフェースチップ１０及びコアチップ群１１を備えている。コアチップ群１１は、例えば、４つのコアチップＣＣ（ＣＣ０、ＣＣ１、ＣＣ２、及びＣＣ３）を備えている。コアチップＣＣの数は、４つに限らず、任意の数が適用可能である。ここで、「コアチップＣＣ」とは、インタフェースチップ１０と合わせて１つのＮＡＮＤフラッシュメモリとして機能し得る半導体集積回路（チップ）の構成単位である。
インタフェースチップ１０は、コントローラ２とコアチップ群１１との間において、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＩ／Ｏ＜７：０＞をインタフェースする機能を有する。インタフェースチップ１０は、例えば、信号ＤＱＳ及び／ＤＱＳと共に、Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ、アドレスＡＤＤをコアチップ群１１に転送する。また、例えば、インタフェースチップ１０は、ＤＱＳ及び／ＤＱＳと共に、信号Ｉ／Ｏ＜７：０＞内の書込みデータ及び読出しデータをコアチップ群１１と送受信する。
各コアチップＣＣは、メモリセルアレイ１２、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８、及びセンスアンプ１９を備えている。以下の説明では、メモリセルアレイ１２、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８、及びセンスアンプ１９を含む、各コアチップ内に設けられた各種回路を総称して、「内部回路」と言う。
メモリセルアレイ１２は、例えば、４つのプレーン（プレーン０、プレーン１、プレーン２、及びプレーン３）を備えている。プレーンは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。各プレーンには、例えば、１つの書込み動作又は読出し動作において、同時に書込み動作及び読出し動作を実行することができる。なお、メモリセルアレイ１２内のプレーン数は、４つに限らず、例えば、１、２、８等の数が適用可能である。
データ転送回路１３は、コマンドＣＭＤ、アドレスＡＤＤをシーケンサ１５に転送する。また、データ転送回路１３は、書込みデータ及び読出しデータをセンスアンプ１９と送受信する。
ロジック制御回路１４は、インタフェースチップ１０を介し、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、及び／ＷＰに相当する信号を受信する。また、ロジック制御回路１４は、インタフェースチップ１０を介し、信号／ＲＢをコントローラ２に転送してコアチップの状態を外部に通知する。
シーケンサ１５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従ってコアチップの全体を制御する。
電圧生成回路１６は、シーケンサ１５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路１６は、生成した電圧をロウデコーダ１８及びセンスアンプ１９に供給する。
ロウデコーダ１８は、シーケンサ１５からアドレスＡＤＤ中のロウアドレスを受取り、当該ロウアドレスに基づいて各プレーンの部分を選択する。そして、選択された各プレーンの部分には、ロウデコーダ１８を介して電圧生成回路１６からの電圧が転送される。
センスアンプ１９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータをデータ転送回路１３に転送する。センスアンプ１９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプ１９は、シーケンサ１５からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
なお、図２の例では、インタフェースチップ１０及びコアチップ群１１が、異なるチップとして設けられる構成について示したが、これに限られない。例えば、コアチップ群１１は、インタフェースチップ１０と同様の機能を有する回路を含んでいてもよい。係る場合、コアチップ群１１は、インタフェースチップ１０を介さずにコントローラ２と各種信号の通信を行ってもよい。
１．１．４ コアチップ群の構成について
次に、第１実施形態に係る半導体記憶装置のコアチップ群の構成について説明する。
１．１．４．１ コアチップ間の接続について
まず、第１実施形態に係る半導体記憶装置のコアチップ間の接続について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のコアチップ間の接続例を説明するための回路図である。
図３に示すように、コアチップ群１１は、例えば、コアチップＣＣ０〜ＣＣ３が直列接続されて構成される。具体的には、コアチップＣＣ０〜ＣＣ３の各々は、端子Ｔ１ａ、Ｔ２ａ、Ｔ３ａ、及びＴ４ａ、並びに端子Ｔ１ｂ、Ｔ２ｂ、Ｔ３ｂ、及びＴ４ｂを含む。また、コアチップＣＣ０〜ＣＣ３の各々は、論理回路ＬＧＡ及びＬＧＢを更に含む。
コアチップＣＣ０の端子Ｔ１ａ〜Ｔ４ａは、例えば、外部のインタフェースチップ１０又はコントローラ２と接続される。コアチップＣＣ０の端子Ｔ１ｂ〜端子Ｔ４ｂはそれぞれ、コアチップＣＣ１の端子Ｔ１ａ〜端子Ｔ４ａに接続される。コアチップＣＣ１の端子Ｔ１ｂ〜端子Ｔ４ｂはそれぞれ、コアチップＣＣ２の端子Ｔ１ａ〜端子Ｔ４ａに接続される。コアチップＣＣ２の端子Ｔ１ｂ〜端子Ｔ４ｂはそれぞれ、コアチップＣＣ３の端子Ｔ１ａ〜端子Ｔ４ａに接続される。
各々のコアチップＣＣにおいて、端子Ｔ１ａ及びＴ１ｂ、端子Ｔ２ａ及びＴ２ｂ、並びに、端子Ｔ３ａ及びＴ３ｂは、各々のコアチップＣＣの内部に設けられた配線を介して接続される。各々のコアチップＣＣにおいて、論理回路ＬＧＡは、端子Ｔ２ａ及びＴ２ｂの間の配線上に設けられ、論理回路ＬＧＢは、端子Ｔ３ａ及びＴ３ｂの間の配線上に設けられる。論理回路ＬＧＡは、端子Ｔ２ａに接続された入力端と、端子Ｔ２ｂに接続された出力端と、を含む。論理回路ＬＧＢは、端子Ｔ３ｂに接続された入力端と、端子Ｔ３ａに接続された出力端と、を含む。
以上のように構成されることにより、コアチップＣＣ０の端子Ｔ１ａからコアチップＣＣ３の端子Ｔ１ｂまでは、コアチップＣＣ０〜ＣＣ３間で信号を送受信可能な信号経路ＳＬ１として機能する。また、コアチップＣＣ０の端子Ｔ２ａからコアチップＣＣ３の端子Ｔ２ｂまでは、コアチップＣＣｎ（ｎは、０≦ｎ≦２）の論理回路ＬＧＡによって演算処理された信号をコアチップＣＣ（ｎ＋１）に送信可能な信号経路ＳＬ２として機能する。また、コアチップＣＣ０の端子Ｔ３ａからコアチップＣＣ３の端子Ｔ３ｂまでは、コアチップＣＣ（ｎ＋１）の論理回路ＬＧＢによって演算処理された信号をコアチップＣＣｎに送信可能な信号経路ＳＬ３として機能する。また、コアチップＣＣｎの端子Ｔ４ｂからコアチップＣＣ（ｎ＋１）の端子Ｔ４ａまでは、コアチップＣＣｎとＣＣ（ｎ＋１）との間で信号を送受信可能な信号経路ＳＬ４として機能する。なお、コアチップＣＣ０の端子Ｔ１ａ〜Ｔ４ａは、各種信号をインタフェースチップ１０又はコントローラ２との間で送受信することができる。
また、各コアチップＣＣにおいて各端子Ｔ間で通信される信号は、当該コアチップＣＣ内の内部回路に接続される。これにより、各コアチップＣＣの内部回路は、信号経路ＳＬ１〜ＳＬ４を流れる信号を受信し、又は信号経路ＳＬ１〜ＳＬ４へ信号を送信することができる。なお、図３の例では、端子Ｔ１ａ〜Ｔ４ａ、端子Ｔ１ｂ〜Ｔ４ｂ、及び論理回路ＬＧ１、ＬＧ２は、内部回路と区別して示されているが、これに限られない。例えば、端子Ｔ１ａ〜Ｔ４ａ、端子Ｔ１ｂ〜Ｔ４ｂ、及び論理回路ＬＧ１、ＬＧ２は、内部回路に含まれていてもよい。
なお、論理回路ＬＧＡ及びＬＧＢは、入力と出力とが相互に交換不可能な回路素子であれば、任意の論理回路が適用可能である。論理回路ＬＧＡ及びＬＧＢは、具体的には、例えば、演算処理は、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、否定論理積（ＮＡＮＤ）演算、否定論理和（ＮＯＲ）演算、排他的論理和（ＸＯＲ）演算等、種々の論理演算が適用可能である。
なお、図３ではコアチップＣＣ３に端子Ｔ１ｂ〜Ｔ４ｂが設けられる例について示したが、これに限られない。例えば、コアチップＣＣ３がコアチップＣＣ２以外のコアチップＣＣと接続されない場合、端子Ｔ１ｂ〜Ｔ４ｂは不要である。以下の説明では、便宜的に、図３に示されるコアチップＣＣ３と同様、他のコアチップＣＣと接続されない端子が示される場合がある。しかしながら、上述の通り、当該端子は、設けられなくてもよい。
１．１．４．２ コアチップの構成について
次に、第１実施形態に係る半導体記憶装置のコアチップの構成について説明する。
図３において示されたコアチップの回路構成は、例えば、半導体基板と、当該半導体基板上の素子層と、に設けられた半導体集積回路を含む。半導体集積回路は、例えば、内部回路の配置（「レイアウトパターン」とも言う。）と、当該内部回路間を接続する配線の配置（「配線パターン」とも言う。）と、によって具体的に設計される。より具体的には、例えば、レイアウトパターンは、コアチップ内におけるメモリセルアレイ１２、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８、センスアンプ１９、端子Ｔ１ａ〜Ｔ４ａ、端子Ｔ１ｂ〜Ｔ４ｂ、並びに論理回路ＬＧＡ及びＬＧＢの半導体基板上における配置を決定する。また、例えば、配線パターンは、レイアウトパターンによって配置された内部回路の入出力関係を決定する。レイアウトパターン及び配線パターンを含むコアチップＣＣの設計全体の情報は、「チップデザイン」とも言う。なお、以下の説明では、レイアウトパターン及び配線パターンは、例えば、ダイシング工程においてウェハから切出されたチップにおける、１つの半導体基板上に相当する範囲が１つのパターンの単位であるものとして説明する。
図４及び図６は、第１実施形態に係る半導体記憶装置のコアチップのレイアウトパターンを説明するための上面図である。図５及び図７は、第１実施形態に係る半導体記憶装置のコアチップのレイアウトパターン及び配線パターンを説明するための断面図である。図５及び図７はそれぞれ、図４において示されたＶ−Ｖ線、及び図６において示されたＶＩＩ−ＶＩＩ線に沿った断面を示す。また、図４及び図５では、コアチップＣＣ０及びＣＣ２に共通する構成が示され、図６及び図７では、コアチップＣＣ１及びＣＣ３に共通する構成が示される。
なお、以下の説明では、半導体基板のうち、内部回路が設けられた面を「上面」と定義し、上面に対向する面を「下面」と定義する。一方、半導体基板上の内部回路を構成する各層のうち、半導体基板側の面を「下面」と定義し、下面に対向する面を「上面」と定義する。そして、コアチップのうち、半導体基板側の面を「下面」と定義し、内部回路側の面を「上面」と定義する。また、半導体基板の上面及び下面と平行な面をｘｙ平面とし、ｘｙ平面に垂直な方向をｚ方向とする。なお、ｘ方向とｙ方向とは、ｘｙ平面内において互いに直交するものとする。
まず、コアチップＣＣ０及びＣＣ２の構成について説明する。
図４に示すように、コアチップＣＣ０及びＣＣ２のレイアウトパターンは、ｘｙ平面上において、ｘ方向に沿った２辺と、ｙ方向に沿った２辺とを有する矩形状の領域に設けられる。プレーン０〜プレーン３はそれぞれ、当該矩形状の領域の４隅（図４における左上隅、左下隅、右上隅、及び右下隅）に設けられる。ロウデコーダ１８及びセンスアンプ１９は、プレーン０〜プレーン３に対応する部分に分割して配置される。以下の説明では、プレーン０〜プレーン３にそれぞれ対応するロウデコーダ１８の部分及びセンスアンプ１９の部分はそれぞれ、ロウデコーダ１８−０〜１８−３、及びセンスアンプ１９−０〜１９−３と言う。ロウデコーダ１８−０〜１８−３のｙ方向に沿った辺の一方はそれぞれ、例えば、プレーン０〜プレーン３のｙ方向に沿った辺に接する。ロウデコーダ１８−０及び１８−１のｙ方向に沿った辺の他方はそれぞれ、例えば、ロウデコーダ１８−２及び１８−３のｙ方向に沿った辺の他方と接する。センスアンプ１９−０〜１９−３はそれぞれ、例えば、プレーン０〜プレーン３のｘ方向に沿った辺に接する。
センスアンプ１９−０〜１９−３にｙ方向に挟まれる領域に、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、及びドライバセット１７が配置される。なお、以下の説明では、データ転送回路１３、ロジック制御回路１４、シーケンサ１５、電圧生成回路１６、及びドライバセット１７は、メモリセルアレイ１２、ロウデコーダ１８、及びセンスアンプ１９に対する「周辺回路」と言う。データ転送回路１３は、矩形領域の中央部に設けられ、ドライバセット１７は、プレーン０及びプレーン２に対応する部分と、プレーン１及びプレーン３に対応する部分と、に分割して配置される。以下の説明では、プレーン０及びプレーン２に対応するドライバセット１７の部分と、プレーン１及びプレーン３に対応するドライバセット１７の部分とはそれぞれ、ドライバセット１７Ｕ及び１７Ｄと言う。ドライバセット１７Ｕ及び１７Ｄは、例えば、データ転送回路１３のｘ方向に沿う辺に接する。
電圧生成回路１６は、例えば、データ転送回路１３及びドライバセット１７に対して、プレーン０及びプレーン１側に配置される。ロジック制御回路１４及びシーケンサ１５は、例えば、データ転送回路１３及びドライバセット１７に対して、プレーン２及びプレーン３側に配置される。
以上のように配置されたコアチップＣＣ０及びＣＣ２のレイアウトパターンは、例えば、図４に示されたシンボルＰ１に対応付けられる。
また、図５に示すように、シンボルＰ１に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板２０の上面上には、素子層２１が設けられる。なお、図５では、簡単のため、端子Ｔ１ａ〜Ｔ４ａ、Ｔ１ｂ〜Ｔ４ｂ並びに論理回路ＬＧＡ及びＬＧＢ以外の内部回路については、記載を省略している。
半導体基板２０には、ＴＳＶ（Through silicon via）として機能する複数のビア２２（２２−１、２２−２、２２−３、及び２２−４）が設けられる。半導体基板２０の下面上のうちビア２２−１〜２２−４が露出した部分にはそれぞれ、端子Ｔ１ａ〜Ｔ４ａとして機能する複数のバンプ２３（２３−１、２３−２、２３−３、及び２３−４）が設けられる。素子層２１の上面上には、端子Ｔ１ｂ〜Ｔ４ｂとして機能する複数のパッド２４（２４−１、２４−２、２４−３、及び２４−４）が設けられる。パッド２４の上面は、素子層２１の上面上に露出する。素子層２１内には、論理回路ＬＧＡ及びＬＧＢとして機能する論理素子層２５及び２６、並びに配線層２７〜３３が設けられる。
配線層２７は、ビア２２−１の上端上に設けられた第１端と、パッド２４−１の下端上に設けられた第２端と、を含む。配線層２７は、例えば、内部回路に接続される。
配線層２８は、ビア２２−２の上端上に設けられた第１端と、論理素子層２５の下端上に設けられた第２端と、を含む。配線層２８は、例えば、内部回路に接続される。配線層２９は、論理素子層２５の上端上に設けられた第１端と、パッド２４−２の下端上に設けられた第２端と、を含む。論理素子層２５は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層２５は、バンプ２３−２から入力された信号をパッド２４−２に向けて出力する論理回路ＬＧＡとして機能する。
配線層３０は、ビア２２−３の上端上に設けられた第１端と、論理素子層２６の下端上に設けられた第２端と、を含む。配線層３１は、論理素子層２６の上端上に設けられた第１端と、パッド２４−３の下端上に設けられた第２端と、を含む。配線層３１は、例えば、内部回路に接続される。論理素子層２６は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層２６は、パッド２４−３から入力された信号をバンプ２３−３に向けて出力する論理回路ＬＧＢとして機能する。
配線層３２は、ビア２２−４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層３３は、パッド２４−４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
図５の例では、バンプ２３−１及びパッド２４−１はそれぞれ、半導体基板２０の＋ｘ方向の端（右端）から距離ｄ１及びｄ５の位置に設けられる。バンプ２３−２及びパッド２４−２はそれぞれ、半導体基板２０の右端から距離ｄ２及びｄ６の位置に設けられる。バンプ２３−３及びパッド２４−３はそれぞれ、半導体基板２０の右端から距離ｄ３及びｄ７の位置に設けられる。バンプ２３−４及びパッド２４−４はそれぞれ、半導体基板２０の右端から距離ｄ４及びｄ８の位置に設けられる。なお、距離ｄ１及びｄ５、距離ｄ２及びｄ６、距離ｄ３及びｄ７、又は距離ｄ４及びｄ８は、互いに同じ距離でも異なる距離でもよい。
次に、コアチップＣＣ１及びＣＣ３の構成について説明する。
図６に示すように、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２と同一の矩形状の領域に設けられる。そして、コアチップＣＣ１及びＣＣ３のレイアウトパターンと、コアチップＣＣ０及びＣＣ２のレイアウトパターンとは、各々の上面同士を対向させた際の対向面に関して鏡像対称となるように設計される。具体的には、例えば、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２のレイアウトパターンに対して、ｙｚ平面に関して鏡像対称となる。より具体的には、プレーン０〜プレーン３はそれぞれ、矩形状の領域の４隅（図６における右上隅、右下隅、左上隅、及び左下隅）に設けられる。その他の各種回路は、コアチップＣＣ０及びＣＣ２における説明と同様に配置される。
以上のように配置されたコアチップＣＣ１及びＣＣ３のレイアウトパターンは、例えば、図６に示すように、図４に示されたシンボルＰ１をｙｚ平面に関して鏡像対称に変換したシンボルＰ２に対応付けられる。すなわち、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、シンボルＰ２からシンボルＰ１への変換と同一の変換を施すことにより、コアチップＣＣ０及びＣＣ２のレイアウトパターンと一致する。
また、図７に示すように、シンボルＰ２に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板４０の上面上には、素子層４１が設けられる。なお、図７では、簡単のため、端子Ｔ１ａ〜Ｔ４ａ、端子Ｔ１ｂ〜Ｔ４ｂ、並びに論理回路ＬＧＡ及びＬＧＢ以外の内部回路については、記載を省略している。
半導体基板４０には、ＴＳＶとして機能する複数のビア４２（４２−１、４２−２、４２−３、及び４２−４）が設けられる。半導体基板４０の下面上のうちビア４２−１〜４２−４が露出した部分にはそれぞれ、端子Ｔ１ｂ〜Ｔ４ｂとして機能する複数のバンプ４３（４３−１、４３−２、４３−３、及び４３−４）が設けられる。素子層４１の上面上には、端子Ｔ１ａ〜Ｔ４ａとして機能する複数のパッド４４（４４−１、４４−２、４４−３、及び４４−４）が設けられる。パッド４４の上面は、素子層４１の上面上に露出する。素子層４１内には、論理回路ＬＧＡ及びＬＧＢとして機能する論理素子層４５及び４６、並びに配線層４７〜５３が設けられる。
配線層４７は、ビア４２−１の上端上に設けられた第１端と、パッド４４−１の下端上に設けられた第２端と、を含む。配線層４７は、例えば、内部回路に接続される。
配線層４８及び４９は、図５における配線層２８及び２９と異なる配線パターンによってビア４２−２、論理素子層４５、及びパッド４４−２の間を接続する。具体的には、配線層４８は、ビア４２−２の上端上に設けられた第１端と、論理素子層４５の上端上に設けられた第２端と、を含む。配線層４８は、例えば、内部回路に接続される。配線層４９は、論理素子層４５の下端上に設けられた第１端と、パッド４４−２の下端上に設けられた第２端と、を含む。論理素子層４５は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層４５は、パッド４４−２から入力された信号をバンプ４３−２に向けて出力する論理回路ＬＧＡとして機能する。
配線層５０及び５１は、図５における配線層３０及び３１と異なる配線パターンによってビア４２−３、論理素子層４６、及びパッド４４−３の間を接続する。具体的には、配線層５０は、ビア４２−３の上端上に設けられた第１端と、論理素子層４６の上端上に設けられた第２端と、を含む。配線層５０は、例えば、内部回路に接続される。配線層５１は、論理素子層４６の下端上に設けられた第１端と、パッド４４−３の下端上に設けられた第２端と、を含む。論理素子層４６は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層４６は、バンプ４３−３から入力された信号をパッド４４−３に向けて出力する論理回路ＬＧＢとして機能する。
配線層５２は、ビア４２−４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層５３は、パッド４４−４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
上述の通り、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２のレイアウトパターンとｙｚ平面に関して鏡像対称の関係にある。このため、図７の例では、バンプ４３−１及びパッド４４−１はそれぞれ、半導体基板４０の−ｘ方向の端（左端）から距離ｄ１及びｄ５の位置に設けられる。バンプ４３−２及びパッド４４−２はそれぞれ、半導体基板４０の左端から距離ｄ２及びｄ６の位置に設けられる。バンプ４３−３及びパッド４４−３はそれぞれ、半導体基板４０の左端から距離ｄ３及びｄ７の位置に設けられる。バンプ４３−４及びパッド４４−４はそれぞれ、半導体基板４０の左端から距離ｄ４及びｄ８の位置に設けられる。
以上のように構成されることにより、コアチップＣＣ１及びＣＣ３のチップデザインは、コアチップＣＣ０及びＣＣ２のレイアウトパターンと鏡像対称なレイアウトパターンと、コアチップＣＣ０及びＣＣ２の配線パターンと異なる配線パターンと、を含む。
１．１．４．３ コアチップ群の積層構造について
次に、第１実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図８を用いて説明する。図８は、第１実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図８は、図５及び図７において示されたコアチップＣＣ０〜ＣＣ３がこの順に積層された構造を示している。
図８に示すように、コアチップＣＣ０の上面は、コアチップＣＣ１の上面と貼りあわされる。上述の通り、コアチップＣＣ０のレイアウトパターンとコアチップＣＣ１のレイアウトパターンとは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、コアチップＣＣ０のパッド２４−１〜２４−４の位置はそれぞれ、コアチップＣＣ１のパッド４４−１〜４４−４の位置と整合する。
また、コアチップＣＣ１の下面は、コアチップＣＣ２の下面と貼りあわされる。上述の通り、コアチップＣＣ１のレイアウトパターンとコアチップＣＣ２のレイアウトパターンとは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、コアチップＣＣ１のバンプ４３−１〜４３−４の位置はそれぞれ、コアチップＣＣ２のバンプ２３−１〜２３−４の位置と整合する。
また、コアチップＣＣ２の上面は、コアチップＣＣ３の上面と貼りあわされる。上述の通り、コアチップＣＣ２のレイアウトパターンとコアチップＣＣ３のレイアウトパターンとは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、コアチップＣＣ２のパッド２４−１〜２４−４の位置はそれぞれ、コアチップＣＣ３のパッド４４−１〜４４−４の位置と整合する。
以上のように構成されることにより、コアチップＣＣ０〜ＣＣ３は、各々の内部回路と通信可能な信号経路ＳＬ１〜ＳＬ４を形成することができる。上述の通り、コアチップＣＣ０及びＣＣ２の配線パターンと、コアチップＣＣ１及びＣＣ３の配線パターンとが互いに異なる。このため、信号経路ＳＬ２では、論理素子層２５及び論理素子層４５の入出力関係が整合する。また、信号経路ＳＬ３では、論理素子層２６及び論理素子層４６の入出力関係が整合する。
なお、以下の説明では、コアチップＣＣ０及びＣＣ１の組、並びにコアチップＣＣ２及びＣＣ３の組のように、２つの半導体基板を含み、素子層の上面同士が貼り合わされた構成を、「チップセットＣＳ」と言う。第１実施形態では、コアチップＣＣ０及びＣＣ１の組からなるチップセットＣＳと、コアチップＣＣ２及びＣＣ３の組からなるチップセットＣＳとは、同一の構成となる。
１．２ 製造方法について
次に、第１実施形態に係る半導体記憶装置の製造方法について説明する。
１．２．１ 製造方法の概要について
まず、第１実施形態に係る半導体記憶装置の製造方法の概要について説明する。図９は、第１実施形態に係る半導体記憶装置の製造方法の概要を説明するための模式図である。図１０は、第１実施形態に係る半導体記憶装置の製造方法を説明するためのフローチャートである。
図９に示すように、複数のチップセットＣＳは、互いに張り合わされた２つのウェハＷ１及びＷ２から切出される。図１０を用いてその概要を説明する。
図１０に示すように、ステップＳＴ１０において、フォトリソグラフィにより、予め設計された１つのマスクセットを用いてウェハＷ１及びＷ２の各々の上面に、素子層２１及び４１が転写される。すなわち、当該１つのマスクセットは、コアチップＣＣ０〜ＣＣ３のチップデザイン（レイアウトパターン及び配線パターン）を定義し得る。なお、以下の説明では、２枚のウェハＷ１及びＷ２内において１つのチップセットＣＳに相当する部分は、ウェハＷ１及びＷ２から切り出される前の状態においてもチップセットＣＳと言う。
ステップＳＴ２０において、素子層が形成された２枚のウェハＷ１及びＷ２を貼り合わせる。具体的には、ウェハＷ１及びＷ２は、各々の上面上に設けられた素子層同士が対向するように貼り合わせられる。
ステップＳＴ３０において、貼り合わされたウェハＷ１及びＷ２の下面が研磨される。具体的には、貼り合わされたウェハＷ１及びＷ２のうちの一方（例えばウェハＷ２）を支持基盤として機能させ、他方（例えばウェハＷ１）を研磨する。また、ウェハＷ２の研磨に際しては、ウェハＷ１側に支持基盤として機能するダミーの半導体基板で固定してもよい。ダミーの半導体基板は、例えば、研磨が終了した後、又は後述のダイソート工程の後に除去される。研磨の結果、ウェハＷ１及びＷ２の各々の研磨された面には、ビア２２の下端及び４２の下端が露出する。ビア２２及び４２が露出した部分には、バンプ２３及び４３が設けられる。
ステップＳＴ４０において、ダイソート工程により、不良なコアチップ領域が検出される。具体的には、ダイソータの針当て端子を、ステップＳＴ２０において設けられたバンプ２３又は４３に針当て（プロービング）し、所望の通信が実行できるか否かを検査する。プロービングの結果、全ての針当て位置において所望の通信が実行できたチップセットＣＳは、不良が検出されなかった（良品）と判定される。一方、所望の通信が実行できなかった部分を含むチップセットＣＳは、不良が検出された（不良品）と判定される。
ステップＳＴ５０において、ウェハＷ１及びＷ２は、ダイシング工程によって、チップセットＣＳ単位に分割される。
その後、ステップＳＴ４０において良品と判定されたチップセットＣＳが選別され、積層される。これにより、コアチップ群１１が設けられる。また、別途製造されたインタフェースチップ１０と組み合わされて、最終的に半導体記憶装置３の製造が完了する。
１．２．２ ウェハ形成について
次に、第１実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法、及び２枚のウェハの貼り合わせ方について説明する。図１１は、第１実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。図１２は、第１実施形態に係る半導体記憶装置の２枚のウェハの貼り合わせ方を説明するための模式図である。すなわち、図１１及び図１２はそれぞれ、図１０におけるステップＳＴ１０及びＳＴ２０に対応する。
図１１及び図１２では、マスクセットＭＳ１を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。具体的には、図１１及び図１２では、図４及び図５において説明したレイアウトパターンがシンボルＰ１で示され、図６及び図７において説明したレイアウトパターンがシンボルＰ２で示される。以下の説明では、図４及び図５において説明したレイアウトパターンは、レイアウトパターンＰ１と言い、図６及び図７において説明したレイアウトパターンは、レイアウトパターンＰ２と言う。
図１１に示すように、マスクセットＭＳ１は、レイアウトパターンＰ１及びＰ２がｘ方向に沿って交互に並ぶ。そして、マスクセットＭＳ１は、ｘ方向に沿う両端がそれぞれ異なるレイアウトパターンとなるように配置される。
また、図１２に示すように、ウェハＷ１及びＷ２は、例えば、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされる。これにより、例えば、図１２において、レイアウトパターンＰ１が転写されたウェハＷ１の左上隅の領域ＡｒｅａＡと、レイアウトパターンＰ２が転写されたウェハＷ２の右上隅の領域ＡｒｅａＢとが貼り合わされる。その他の領域についても同様に、ウェハＷ１上のレイアウトパターンＰ１が転写された領域にはウェハＷ２上のレイアウトパターンＰ２が転写された領域が貼り合わされ、ウェハＷ１のレイアウトパターンＰ２が転写された領域にはウェハＷ２上のレイアウトパターンＰ１が転写された領域が貼り合わされる。
また、マスクセットＭＳ１において、レイアウトパターンＰ１及びＰ２はそれぞれ、図５において示された配線パターン及び図７において示された配線パターンに対応付けられる。以上のようなマスクセットＭＳ１が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図８において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
なお、図１１及び図１２では、１つのマスクセットＭＳ１を用いる場合について説明したが、これに限られない。例えば、ウェハＷ１及びＷ２は、異なるマスクセットが用いられてもよい。具体的には例えば、ウェハＷ１にはレイアウトパターンＰ１のみが転写され、ウェハＷ２にはレイアウトパターンＰ２のみが転写される場合が想定される。
１．２．３ ダイソートについて
次に、第１実施形態に係る半導体記憶装置の製造方法のうち、ダイソートの方法について説明する。図１３は、第１実施形態に係る半導体記憶装置のダイソートのプロービングを説明するための模式図である。すなわち、図１３は、図１０におけるステップＳＴ４０に対応する。
図１３に示すように、ウェハＷ２へのダイソートは、例えば、ウェハＷ２の下面上に設けられたバンプ４３に対して、図示しないダイソータのプロービング端子を接触させることによって実施される。上述の通り、マスクセットＭＳ１は、レイアウトパターンＰ１及びＰ２がｘ方向に沿って交互に並ぶ。このため、ウェハＷ２の下面上には、マスクセットＭＳ１に従って、互いに異なる配置パターンＢ１及びＢ２で配置されたバンプ４３がｘ方向に沿って交互に設けられる。より具体的には、配置パターンＢ１及びＢ２は、互いにｙｚ平面に関して鏡像対称となる。このため、配置パターンＢ１に対して適用可能な針当て位置は、配置パターンＢ２に対しては適用できない。第１実施形態では、ダイソータの針当て位置ＤＳ１の繰り返し単位（図１３ではＤＳＵとして表される）は、ｘ方向に沿って隣り合う互いに異なる２つのレイアウトパターンの組を１つの単位として定義される。つまり、ダイソータの針当て位置ＤＳ１の繰り返し単位ＤＳＵは、配置パターンＢ１及びＢ２の組に対応する。
以上のように定義されたダイソータの針当て位置ＤＳ１を定義することにより、ｘ方向に沿って異なるレイアウトパターンＰ１及びＰ２が並ぶウェハＷ２について、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
なお、ウェハＷ１にはレイアウトパターンＰ１のみが転写され、ウェハＷ２にはレイアウトパターンＰ２のみが転写された場合には、同一のウェハ上に配置されたバンプ６３の配置パターンは、チップセットＣＳ単位で全て同じとなる。このため、同一のウェハ上に適用されるダイソータの針当て位置の繰り返し単位ＤＳＵのサイズは、図１３の場合の半分にすることができる。
１．３ 本実施形態に係る効果
第１実施形態によれば、コアチップ群の製造コストを低減することができる。本効果につき、以下に説明する。
メモリ製品の特性を向上することができる構成として、ＴＳＶを有するコアチップを積層させたコアチップ群を含む構成が知られている。一般的に、コアチップ群は、１枚のウェハをダイシングして得られたコアチップ同士を、上面と下面とが接するように積層させていくことで形成される。
第１実施形態では、ダイシングする前に２枚のウェハＷ１及びＷ２の上面同士を貼り合わせる。そして、貼り合わされた２枚のウェハＷ１及びＷ２を同時にダイシングすることによってチップセットＣＳが得られる。コアチップ群１１は、当該チップセットＣＳを積層させて設けられる。チップセットＣＳのウェハＷ１に対応する部分と、ウェハＷ２に対応する部分は、いずれも１つのコアチップＣＣとして機能する。これにより、２つのチップセットＣＳ同士を積層させる毎に、４つのコアチップＣＣが積層される。このため、ウェハＷ１及びＷ２を１枚ずつダイシングした後にコアチップＣＣを１つずつ積層していく場合と比較して、積層に必要な工程を大幅に減らすことができる。したがって、製造コストを低減することができる。
また、２つのチップセットＣＳは、バンプ同士が接続される。このため、製造工程において、２つのバンプは、１つのバンプとみなすことができる。これにより、チップセットＣＳ間の接続に要するバンプの大きさは、実質的にバンプ１つ分程度の大きさに抑えることができる。したがって、チップセット群の積層方向の高さを低減することができ、ひいては製造コストを低減することができる。
また、ウェハＷ１及びＷ２は、同一のマスクセットＭＳ１によって素子層が形成される。このマスクセットＭＳ１は、互いに異なる２つのレイアウトパターンＰ１及びＰ２を含む。レイアウトパターンＰ１及びＰ２は、交互に並ぶ。このため、ウェハＷ１及びＷ２を貼り合わせた際に、レイアウトパターンＰ１が転写された素子層とレイアウトパターンＰ２が転写された素子層とを貼り合わせることができる。
なお、マスクセットＭＳ１の設計に要するコストは、レイアウトパターンＰ１及びＰ２を設計するコストに相当する。しかしながら、レイアウトパターンＰ１及びＰ２は、互いに鏡像対称の関係を有する。このため、レイアウトパターンＰ２は、実質的にレイアウトパターンＰ１の設計コストに含まれる。したがって、マスクセットＭＳ１の設計コストは、コアチップＣＣ１つ分の設計コストと同等に抑えることができる。
また、上述の通り、レイアウトパターンＰ１及びＰ２は、互いに鏡像対称の関係を有する。このため、ウェハＷ１及びＷ２を貼り合わせた際に、ウェハＷ１上に設けられた端子Ｔ１ｂ〜Ｔ４ｂと、ウェハＷ２上に設けられた端子Ｔ１ａ〜Ｔ４ａとの位置及び用途が一致する。これにより、ウェハＷ１及びＷ２の間の接続を整合させることができる。また、ウェハＷ１及びＷ２を貼り合わせた際に、ウェハＷ１上に設けられたコアチップＣＣの内部回路と、ウェハＷ２上に設けられたコアチップＣＣの内部回路との機能が、積層方向において同じ位置に配置される。このため、ウェハＷ１上に設けられたコアチップＣＣにおいて必要な信号と、ウェハＷ２上に設けられたコアチップＣＣにおいて必要な信号とを、１つの信号経路で通信することができる。これにより、設けられるべき信号経路の数を低減することができる。
なお、ウェハ上においてレイアウトパターンＰ１が転写された部分と、レイアウトパターンＰ２が転写された部分とは、端子の配置が互いに異なる。第１実施形態では、ダイソートの際に用いられるプロービング端子は、互いに隣り合う２つの異なるレイアウトパターンＰ１及びＰ２について、異なる配置が適用される。そして、当該２つの異なる配置を含めた端子の配置を、繰り返し単位ＤＳＵとして定義する。このため、異なるレイアウトパターンＰ１及びＰ２が同一のウェハ上に転写される場合においても、ダイソート工程を問題なく実行できる。
なお、上述の通り、レイアウトパターンＰ１及びＰ２は、互いに鏡像対称の関係を有するため、ウェハＷ１及びＷ２を貼り合わせると、論理回路の入出力端の向きが互いに逆向きになる。第１実施形態では、レイアウトパターンＰ１及びＰ２は、互いに異なる配線パターンに対応付けられる。具体的には、一方の配線パターンにおいて、論理回路の入力端及び出力端がそれぞれパッド及びバンプに接続される場合、他方の配線パターンでは、論理回路の入力端及び出力端がそれぞれバンプ及びパッドに接続される。このため、ウェハＷ１及びＷ２を貼り合わせた際に、ウェハＷ１内に設けられた論理回路と、ウェハＷ２内に設けられた論理回路との間の入出力関係を整合させることができる。
１．４ 第１実施形態の変形例
なお、第１実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。
例えば、第１実施形態では、２つのレイアウトパターンは、ｙｚ平面に関して鏡像対称となる場合について説明したが、これに限らず、ｘｚ平面に関して鏡像対称であってもよい。
図１４は、第１実施形態の変形例に係る半導体記憶装置のコアチップのレイアウトパターンを説明するための上面図である。図１４では、コアチップＣＣ１及びＣＣ３に共通する構成が示される。なお、コアチップＣＣ０及びＣＣ２については、第１実施形態と同様の構成であるとして、その説明を省略する。
図１４に示すように、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２と同一の矩形状の領域に設けられる。そして、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２のレイアウトパターンに対して、ｘｚ平面に関して鏡像対称となる。より具体的には、プレーン０〜プレーン３はそれぞれ、矩形状の領域の４隅（図１４における左下隅、左上隅、右下隅、及び右上隅）に配置される。その他の各種回路は、コアチップＣＣ０及びＣＣ２における説明と同様に配置される。
以上のように配置されたコアチップＣＣ１及びＣＣ３のレイアウトパターンは、例えば、図１４に示すように、図４に示されたシンボルＰ１をｘｚ平面に関して鏡像対称に変換したシンボルＰ３に対応付けられる。すなわち、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、シンボルＰ３からシンボルＰ１への変換と同一の変換を施すことにより、コアチップＣＣ０及びＣＣ２のレイアウトパターンと一致する。
次に、第１実施形態の変形例に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法、及び２枚のウェハの貼り合わせ方について説明する。
図１５は、第１実施形態の変形例に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。図１６は、第１実施形態の変形例に係る半導体記憶装置の２枚のウェハの貼り合わせ方を説明するための模式図である。すなわち、図１５及び図１６はそれぞれ、図１０におけるステップＳＴ１０及びＳＴ２０に対応する。
図１５及び図１６では、マスクセットＭＳ２を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。具体的には、図１５及び図１６では、図４において説明したレイアウトパターンがシンボルＰ１で示され、図１４において説明したレイアウトパターンがシンボルＰ３で示される。以下の説明では、図１４及び図７において説明したレイアウトパターンは、レイアウトパターンＰ３と言う。
図１５に示すように、マスクセットＭＳ２は、レイアウトパターンＰ１及びＰ３がｙ方向に沿って交互に並ぶ。そして、マスクセットＭＳ２は、ｙ方向に沿う両端がそれぞれ異なるレイアウトパターンとなるように配置される。
また、図１６に示すように、ウェハＷ１及びＷ２は、例えば、ｘｙ平面上においてｙ方向に沿って並べられた状態から、ｘｚ平面に関して折るように貼り合わされる。これにより、例えば、図１６において、レイアウトパターンＰ１が転写されたウェハＷ１の左上隅の領域ＡｒｅａＡと、レイアウトパターンＰ３が転写されたウェハＷ２の左下隅の領域ＡｒｅａＣとが貼り合わされる。その他の領域についても同様に、ウェハＷ１上のレイアウトパターンＰ１が転写された領域にはウェハＷ２上のレイアウトパターンＰ３が転写された領域が貼り合わされ、ウェハＷ１のレイアウトパターンＰ３が転写された領域にはウェハＷ２上のレイアウトパターンＰ１が転写された領域が貼り合わされる。
また、マスクセットＭＳ１において、レイアウトパターンＰ１及びＰ３はそれぞれ、図５において示された配線パターン及び図７において示された配線パターンに対応付けられる。以上のようなマスクセットＭＳ２が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図８において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
次に、第１実施形態の変形例に係る半導体記憶装置の製造方法のうち、ダイソートの方法について説明する。図１７は、第１実施形態の変形例に係る半導体記憶装置のダイソートのプロービングを説明するための模式図である。すなわち、図１７は、図１０におけるステップＳＴ４０に対応する。
上述の通り、マスクセットＭＳ２は、レイアウトパターンＰ１及びＰ３がｙ方向に沿って交互に並ぶ。このため、図１７に示すように、ウェハＷ２の下面上には、マスクセットＭＳ２に従って、互いに異なる配置パターンＢ１及びＢ３で配置されたバンプ４３がｙ方向に沿って交互に設けられる。配置パターンＢ１及びＢ３は、互いにｘｚ平面に関して鏡像対称となるため、配置パターンＢ１に対して適用可能な針当て位置は、配置パターンＢ３に対しては適用できない。このため、第１実施形態の変形例では、ダイソータの針当て位置ＤＳ２の繰り返し単位ＤＳＵは、ｙ方向に沿って隣り合う互いに異なる２つのレイアウトパターンの組を１つの単位として定義される。つまり、ダイソータの針当て位置ＤＳ２の繰り返し単位ＤＳＵは、配置パターンＢ１及びＢ３の組に対応する。
以上のように定義されたダイソータの針当て位置ＤＳ２を定義することにより、ｙ方向に沿って異なるレイアウトパターンＰ１及びＰ３が並ぶウェハＷ２について、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
２． 第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、チップセットを構成する２つのコアチップ同士のレイアウトパターンが、各々の上面同士を対向させた際の対向面に関して鏡像対称となるように設計された。第２実施形態に係る半導体記憶装置は、チップセットを構成する２つのコアチップ同士のレイアウトパターンが、同一となるように設計される。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分について説明する。
２．１ 構成について
第２実施形態に係る半導体記憶装置の構成について説明する。
２．１．１ コアチップ間の接続について
第２実施形態に係る半導体記憶装置のコアチップ間の接続について、図１８を用いて説明する。図１８は、第２実施形態に係る半導体記憶装置のコアチップ間の接続例を説明するための回路図である。
図１８に示すように、コアチップＣＣ０〜ＣＣ３の各々は、端子Ｔ１ａ、Ｔ４ａ、Ｔ５ａ、Ｔ６ａ、Ｔ７ａ、及びＴ８ａ、並びに端子Ｔ１ｂ、Ｔ４ｂ、Ｔ５ｂ、Ｔ６ｂ、Ｔ７ｂ、及びＴ８ｂを含む。また、コアチップＣＣ０〜ＣＣ３の各々は、論理回路ＬＧＡ１、ＬＧＡ２、ＬＧＢ１、及びＬＧＢ２を含む。端子Ｔ１ａ及びＴ１ｂ、並びに端子Ｔ４ａ及びＴ４ｂの接続については、第１実施形態と同様であるため、説明を省略する。
コアチップＣＣ０の端子Ｔ５ａ〜Ｔ８ａは、例えば、外部のインタフェースチップ１０又はコントローラ２と接続される。コアチップＣＣ０の端子Ｔ５ｂ〜Ｔ８ｂはそれぞれ、コアチップＣＣ１の端子Ｔ５ａ〜Ｔ８ａに接続される。コアチップＣＣ１の端子Ｔ５ｂ〜Ｔ８ｂはそれぞれ、コアチップＣＣ２の端子Ｔ５ａ〜Ｔ５ａに接続される。コアチップＣＣ２の端子Ｔ５ｂ〜Ｔ８ｂはそれぞれ、コアチップＣＣ３の端子Ｔ５ａ〜Ｔ８ａに接続される。
各々のコアチップＣＣにおいて、端子Ｔ５ａ及びＴ５ｂ、端子Ｔ６ａ及びＴ６ｂ、端子Ｔ７ａ及びＴ７ｂ、並びに端子８ａ及びＴ８ｂは、各々のコアチップＣＣの内部に設けられた配線を介して接続される。コアチップＣＣ０及びＣＣ２において、論理回路ＬＧＡ１は、端子Ｔ７ａ及びＴ７ｂの間の配線上に設けられ、論理回路ＬＧＢ１は、端子Ｔ８ａ及びＴ８ｂの間の配線上に設けられる。論理回路ＬＧＡ１は、端子Ｔ７ａに接続された入力端と、端子Ｔ７ｂに接続された出力端と、を含む。論理回路ＬＧＢ１は、端子Ｔ８ｂに接続された入力端と、端子Ｔ８ａに接続された出力端と、を含む。また、コアチップＣＣ１及びＣＣ３において、論理回路ＬＧＡ２は、端子Ｔ７ａ及びＴ７ｂの間の配線上に設けられ、論理回路ＬＧＢ２は、端子Ｔ８ａ及びＴ８ｂの間の配線上に設けられる。論理回路ＬＧＡ２は、端子Ｔ７ａに接続された入力端と、端子Ｔ７ｂに接続された出力端と、を含む。論理回路ＬＧＢ２は、端子Ｔ８ｂに接続された入力端と、端子Ｔ８ａに接続された出力端と、を含む。
以上のように構成されることにより、コアチップＣＣ０の端子Ｔ５ａからコアチップＣＣ３の端子Ｔ５ｂまで、及びコアチップＣＣ０の端子Ｔ６ａからコアチップＣＣ３の端子Ｔ６ｂまではそれぞれ、コアチップＣＣ０〜ＣＣ３の各々に信号を送受信可能な信号経路ＳＬ５及びＳＬ６として機能する。
信号経路ＳＬ５は、コアチップＣＣ０及びＣＣ２内の内部回路に接続されるが、コアチップＣＣ１及びＣＣ３内の内部回路と切断される（内部回路をスルーする）。信号経路ＳＬ６は、コアチップＣＣ１及びＣＣ３内の内部回路に接続されるが、コアチップＣＣ０及びＣＣ２内の内部回路をスルーする。これにより、各コアチップＣＣの内部回路は、信号経路ＳＬ５又はＳＬ６を介して、コントローラ２及びインタフェースチップ１０と信号を通信することができる。なお、第２実施形態における信号経路ＳＬ１は、例えば、各コアチップＣＣに共通して供給される電源等が想定される。
また、コアチップＣＣ０の端子Ｔ７ａからコアチップＣＣ３の端子Ｔ７ｂまでは、コアチップＣＣｎ（ｎは、０≦ｎ≦２）の論理回路ＬＧＡ１又はＬＧＡ２によって演算処理された信号をコアチップＣＣ（ｎ＋１）に送信可能な信号経路ＳＬ７として機能する。また、コアチップＣＣ０の端子Ｔ８ａからコアチップＣＣ３の端子Ｔ８ｂまでは、コアチップＣＣ（ｎ＋１）の論理回路ＬＧＢ１又はＬＧＢ２によって演算処理された信号をコアチップＣＣｎに送信可能な信号経路ＳＬ８として機能する。なお、コアチップＣＣ０の端子Ｔ５ａ〜Ｔ８ａは、各種信号をインタフェースチップ１０又はコントローラ２との間で送受信することができる。
なお、論理回路ＬＧＡ１及びＬＧＡ２は、互いに異なっていてもよく、同一の回路でよく、いずれか１つが実質的に論理演算をしなくてもよい。同様に、論理回路ＬＧＢ１及びＬＧＢ２は、互いに異なっていてもよく、同一の回路でもよく、いずれか１つが実質的に論理演算をしなくてもよい。つまり、信号経路ＳＬ７は、信号経路ＳＬ２を含み、信号経路ＳＬ８は、信号経路ＳＬ３を含む。また、論理回路ＬＧＡ１、ＬＧＡ２、ＬＧＢ１、及びＬＧＢ２は、内部回路と接続されていてもよく、接続されていなくてもよい。
２．１．２ コアチップの構成について
次に、第２実施形態に係る半導体記憶装置のコアチップの構成について説明する。
第２実施形態におけるコアチップＣＣ０〜ＣＣ３の上面図は、第１実施形態の図４において示されたコアチップＣＣ０及びＣＣ２の上面図と同等である。ただし、第２実施形態におけるコアチップＣＣのレイアウトパターンは、図４に図示されない各端子及び論理回路の配置が、第１実施形態におけるコアチップＣＣのレイアウトパターンと異なる。
図１９及び図２０は、第２実施形態に係る半導体記憶装置のコアチップのレイアウトパターン及び配線パターンを説明するための断面図である。図１９及び図２０は、図４において示されたＶ−Ｖ線に沿った断面に対応する。また、図１９では、コアチップＣＣ０及びＣＣ２に共通する構成が示され、図２０では、コアチップＣＣ１及びＣＣ３に共通する構成が示される。
まず、コアチップＣＣ０及びＣＣ２の構成について説明する。
図１９に示されたレイアウトパターンは、図４に示されたシンボルＰ１とは異なるシンボルＰ４に対応付けられる。図１９に示すように、シンボルＰ４に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板６０の上面上には、素子層６１が設けられる。なお、図１９では、簡単のため、端子Ｔ５ａ〜Ｔ８ａ、Ｔ５ｂ〜Ｔ８ｂ並びに論理回路ＬＧＡ１及びＬＧＢ１以外の内部回路については、記載を省略している。
半導体基板６０には、ＴＳＶとして機能する複数のビア６２Ｌ（６２Ｌ−１、６２Ｌ−２、６２Ｌ−３、及び６２Ｌ−４）、並びに６２Ｒ（６２Ｒ−１、６２Ｒ−２、６２Ｒ−３、及び６２Ｒ−４）が設けられる。
コアチップＣＣ０及びＣＣ２では、半導体基板６０の下面上のうちビア６２Ｌ−１〜６２Ｌ−４が露出した部分にはそれぞれ、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能するバンプ６３Ｌ−１、６３Ｌ−２、６３Ｌ−３、及び６３Ｌ−４が設けられる。半導体基板６０の下面上のうちビア６２Ｒ−１〜６２Ｒ−４が露出した部分にはそれぞれ、端子Ｔ６ａ、Ｔ８ａ、Ｔ７ａ、及びＴ４ａとして機能するバンプ６３Ｒ−１、６３Ｒ−２、６３Ｒ−３、及び６３Ｒ−４が設けられる。素子層６１の上面上には、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能する複数のパッド６４Ｌ（６４Ｌ−１、６４Ｌ−２、６４Ｌ−３、及び６４Ｌ−４）が設けられる。また、素子層６１の上面上には、端子Ｔ６ｂ、Ｔ８ｂ、Ｔ７ｂ、及びＴ４ｂとして機能する複数のパッド６４Ｒ（６４Ｒ−１、６４Ｒ−２、６４Ｒ−３、及び６４Ｒ−４）が設けられる。パッド６４の上面は、素子層６１の上面上に露出する。素子層６１内にはそれぞれ、論理回路ＬＧＡ１、ＬＧＢ１、及びＬＧＢ１として機能する論理素子層６５〜６７、並びに配線層６８〜８０が設けられる。
配線層６８は、ビア６２Ｌ−１の上端上に設けられた第１端と、パッド６４Ｌ−１の下端上に設けられた第２端と、を含む。配線層６８は、例えば、内部回路に接続される。
配線層６９は、ビア６２Ｒ−１の上端上に設けられた第１端と、パッド６４Ｒ−１の下端上に設けられた第２端と、を含む。配線層６９は、例えば、内部回路に接続されず、素子層６１をスルーする。
配線層７０は、ビア６２Ｌ−２の上端上に設けられた第１端と、論理素子層６５の下端上に設けられた第２端と、を含む。配線層７０は、例えば、内部回路に接続される。配線層７１は、論理素子層６５の上端上に設けられた第１端と、パッド６４Ｌ−２の下端上に設けられた第２端と、を含む。論理素子層６５は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層６５は、バンプ６３Ｌ−２から入力された信号をパッド６４Ｌ−２に向けて出力する論理回路ＬＧＡ１として機能する。
配線層７２は、ビア６２Ｒ−２の上端上に設けられた第１端と、論理素子層６６の下端上に設けられた第２端と、を含む。配線層７３は、論理素子層６６の上端上に設けられた第１端と、パッド６４Ｒ−２の下端上に設けられた第２端と、を含む。配線層７２及び７３は、例えば、内部回路に接続されず、素子層６１をスルーする。論理素子層６６は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層６６は、パッド６４Ｒ−２から入力された信号をバンプ６３Ｒ−２に向けて出力する論理回路ＬＧＢ１として機能する。
配線層７４は、ビア６２Ｌ−３の上端上に設けられた第１端と、論理素子層６７の下端上に設けられた第２端と、を含む。配線層７５は、論理素子層６７の上端上に設けられた第１端と、パッド６４Ｌ−３の下端上に設けられた第２端と、を含む。配線層７４及び７５は、例えば、内部回路に接続されず、素子層６１をスルーする。論理素子層６７は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層６７は、パッド６４Ｌ−３から入力された信号をバンプ６３Ｌ−３に向けて出力する論理回路ＬＧＢ１として機能する。
配線層７６は、ビア６２Ｒ−３の上端上に設けられた第１端と、パッド６４Ｒ−３の下端上に設けられた第２端と、を含む。配線層７６は、例えば、内部回路に接続される。
配線層７７は、ビア６２Ｌ−４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層７８は、パッド６４Ｌ−４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
配線層７９は、ビア６２Ｒ−４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層８０は、パッド６４Ｒ−４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
図１９の例では、バンプ６３Ｌ及び６３Ｒは、半導体基板６０のｘ方向に沿う幅の中心（以下、単に「半導体基板６０の中心」と言う。）に関して対称な位置に設けられる。具体的には、バンプ６３Ｌ−１及び６３Ｒ−１は、半導体基板６０の中心から距離ｄ９の位置に設けられる。バンプ６３Ｌ−２及び６３Ｒ−２は、半導体基板６０の中心から距離ｄ１０の位置に設けられる。バンプ６３Ｌ−３及び６３Ｒ−３は、半導体基板６０の中心から距離ｄ１１の位置に設けられる。バンプ６３Ｌ−４及び６３Ｒ−４は、半導体基板６０の中心から距離ｄ１２の位置に設けられる。
また、パッド６４Ｌ及び６４Ｒは、半導体基板６０の中心に関して対称な位置に設けられる。具体的には、パッド６４Ｌ−１及び６４Ｒ−１は、半導体基板６０の中心から距離ｄ１３の位置に設けられる。パッド６４Ｌ−２及び６４Ｒ−２は、半導体基板６０の中心から距離ｄ１４の位置に設けられる。パッド６４Ｌ−３及び６４Ｒ−３は、半導体基板６０の中心から距離ｄ１５の位置に設けられる。パッド６４Ｌ−４及び６４Ｒ−４は、半導体基板６０の中心から距離ｄ１６の位置に設けられる。
なお、距離ｄ９及びｄ１３、距離ｄ１０及びｄ１４、距離ｄ１１及びｄ１５、又は距離ｄ１２及びｄ１６は、互いに同じ距離でも異なる距離でもよい。
次に、コアチップＣＣ１及びＣＣ３の構成について説明する。
図２０に示すように、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２のレイアウトパターンと一致する。つまり、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、シンボルＰ４に対応付けられる。
このため、コアチップＣＣ１及びＣＣ３において、バンプ６３Ｌ及び６３Ｒは、半導体基板６０の中心に関して対称であり、コアチップＣＣ０及びＣＣ２におけるバンプ６３Ｌ及び６３Ｒと同一の位置に設けられる。また、コアチップＣＣ１及びＣＣ３において、パッド６４Ｌ及び６４Ｒは、半導体基板６０の中心に関して対称であり、コアチップＣＣ０及びＣＣ２におけるパッド６４Ｌ及び６４Ｒと同一の位置に設けられる。
なお、コアチップＣＣ１及びＣＣ３では、バンプ６３、パッド６４、及び論理素子層６５〜６７の機能が、コアチップＣＣ０及びＣＣ２と異なる。
具体的には、コアチップＣＣ１及びＣＣ３では、バンプ６３Ｌ−１〜６３Ｌ−４はそれぞれ、端子Ｔ６ｂ、Ｔ８ｂ、Ｔ７ｂ、及びＴ４ｂとして機能する。バンプ６３Ｒ−１〜６３Ｒ−４はそれぞれ、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能する。パッド６４Ｌ−１〜６４Ｌ−４はそれぞれ、端子Ｔ６ａ、Ｔ８ａ、Ｔ７ａ、及びＴ４ａとして機能する。パッド６４Ｒ−１〜６４Ｒ−４はそれぞれ、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能する。論理素子層６５〜６７はそれぞれ、論理回路ＬＧＢ２、ＬＧＡ２、及びＬＧＡ２として機能する。
以上のように構成されることにより、コアチップＣＣ１及びＣＣ３のチップデザインは、コアチップＣＣ０及びＣＣ２のレイアウトパターンと同一なレイアウトパターン及び同一の配線パターンと、を含む。つまり、コアチップＣＣ０〜ＣＣ３は、同一のチップデザインを含む。
２．１．３ コアチップ群の積層構造について
次に、第２実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図２１を用いて説明する。図２１は、第２実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図２１は、図１９及び図２０において示されたコアチップＣＣ０〜ＣＣ３がこの順に積層された構造を示している。
図２１に示すように、コアチップＣＣ０の上面及びコアチップＣＣ２の上面はそれぞれ、コアチップＣＣ１の上面及びコアチップＣＣ３の上面と貼り合わされる。また、コアチップＣＣ１の下面は、コアチップＣＣ２の下面と貼り合わされる。
上述の通り、コアチップＣＣ０〜ＣＣ４では、バンプ６３Ｌ及び６３Ｒは、半導体基板６０の中心に対して互いに対称な位置に設けられる。また、パッド６４Ｌ及び６４Ｒは、半導体基板６０の中心に対して互いに対称な位置に設けられる。このため、コアチップＣＣ０及びＣＣ２のパッド６４Ｌ−１〜６４Ｌ−４、及び６４Ｒ−１〜６４Ｒ−４の位置はそれぞれ、コアチップＣＣ１及びＣＣ２のパッド６４Ｌ−１〜６４Ｌ〜４、及び６４Ｒ−１〜６４Ｒ−４の位置と整合する。また、コアチップＣＣ１のバンプ６３Ｌ−１〜６３Ｌ−４、及び６３Ｒ−１〜６３Ｒ−４の位置はそれぞれ、コアチップＣＣ２のバンプ６３Ｌ−１〜６３Ｌ−４、及び６３Ｒ−１〜６３Ｒ−４の位置と整合する。
以上のように構成されることにより、コアチップＣＣ０〜ＣＣ３は、互いに通信可能な信号経路ＳＬ４〜信号経路ＳＬ８が形成される。
２．２ 製造方法について
次に、第２実施形態に係る半導体記憶装置の製造方法について説明する。
２．２．１ ウェハ形成について
第２実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法、及び２枚のウェハの貼り合わせ方について説明する。
図２２は、第２実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。図２２は、図１０におけるステップＳＴ１０に対応する。
図２２では、マスクセットＭＳ３を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。
第２実施形態では、上述の通り、コアチップＣＣ０〜ＣＣ３は、同一のチップデザインにより形成される。このため、図２２に示すように、マスクセットＭＳ３は、レイアウトパターンＰ４が一様に並ぶ。ウェハＷ１及びＷ２は、例えば、第１実施形態における図１２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされてもよく、第１実施形態の変形例における図１６と同様、ｘｙ平面上においてｙ方向に沿って並べられた状態から、ｘｚ平面に関して折るように貼り合わされてもよい。
以上のようにマスクセットＭＳ３が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図２１において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
２．２．２ ダイソートについて
次に、第２実施形態に係る半導体記憶装置の製造方法のうち、ダイソートの方法について説明する。図２３は、第２実施形態に係る半導体記憶装置のダイソートのプロービングを説明するための模式図である。すなわち、図２３は、図１０におけるステップＳＴ４０に対応する。
図２３に示すように、ウェハＷ２へのダイソートは、例えば、ウェハＷ２の下面上に設けられたバンプ６３に対して、図示しないダイソータのプロービング端子を接触させることによって実施される。上述の通り、マスクセットＭＳ３は、同一のレイアウトパターンＰ４が一様に並ぶ。このため、ウェハＷ２の下面上には、マスクセットＭＳ３に従って、当該レイアウトパターンＰ４に対応する配置パターンＢ４で配置されたバンプ６３が一様に設けられる。このため、第２実施形態では、ダイソータの針当て位置ＤＳ３の繰り返し単位ＤＳＵは、１つのレイアウトパターンを１つの単位として定義される。つまり、ダイソータの針当て位置ＤＳ３の繰り返し単位ＤＳＵは、配置パターンＢ４に対応する。
以上のように定義されたダイソータの針当て位置ＤＳ３を定義することにより、同一のチップデザインが並ぶウェハＷ２について、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
２．３ 本実施形態に係る効果
第２実施形態では、ウェハＷ１及びＷ２は、同一のマスクセットＭＳ３によって素子層が形成される。このマスクセットＭＳ３は、同一のチップデザインが一様に並ぶ。これにより、コアチップＣＣ１つ分のレイアウトパターン及び配線パターンを設計するだけで、マスクセットＭＳ３を設計することができる。従って、製造コストを低減することができる。
また、第２実施形態に係るレイアウトパターンは、半導体基板の中心に関して対称な位置にバンプ６３及びパッド６４が設けられる。このため、ウェハＷ１及びＷ２を貼り合わせた際に互いに端子の位置が一致する。これにより、ウェハＷ１及びＷ２の間の接続を整合させることができる。
なお、第２実施形態では、ウェハＷ１及びＷ２を貼り合わせると、ウェハＷ１上に設けられたコアチップＣＣ０の内部回路と、ウェハＷ２上に設けられたコアチップＣＣの内部回路との機能が、積層方向において異なる位置に配置される。このため、ウェハＷ１上に設けられたコアチップＣＣにおいて必要な信号と、ウェハＷ２上に設けられたコアチップＣＣにおいて必要な信号とは、同一の信号経路で通信することができない可能性がある。このため、第２実施形態では、当該コアチップＣＣ０及びＣＣ２の内部回路に接続されるための信号経路ＳＬ５と、コアチップＣＣ１及びＣＣ３の内部回路に接続されるための信号経路ＳＬ６とが設けられる。すなわち、信号経路ＳＬ５では、コアチップＣＣ０及びＣＣ２に信号が送受信され、コアチップＣＣ１及びＣＣ３当該信号をスルーする。信号経路ＳＬ６では、コアチップＣＣ１及びＣＣ３に信号が送受信され、コアチップＣＣ０及びＣＣ２は当該信号をスルーする。これにより、ウェハＷ１及びＷ２上に設けられる信号経路の数は増えるものの、同一のチップデザインを用いて各コアチップＣＣに所望の信号を送受信することができる。
２．４ 第２実施形態の第１変形例
なお、第２実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。
第２実施形態では、コアチップＣＣ０及びＣＣ１に同一のチップデザインを適用する場合について説明したが、これに限られない。例えば、コアチップＣＣ０及びＣＣ１に、同一のレイアウトパターンを適用しつつ、異なる配線パターンを適用してもよい。係る場合は、例えば、コアチップＣＣ内において左右対称な位置に設けられた論理回路同士が、同一の方向へ信号を入出力する場合に生じ得る。
図２４及び図２５は、第２実施形態の第１変形例に係る半導体記憶装置のコアチップのレイアウトパターン及び配線パターンを説明するための断面図である。図２４では、コアチップＣＣ０及びＣＣ２に共通する構成が示され、図２５では、コアチップＣＣ１及びＣＣ３に共通する構成が示される。
図２４に示されたレイアウトパターンは、図１９に示されたシンボルＰ４とは異なるシンボルＰ５に対応付けられる。図２４に示すように、第２実施形態の第１変形例では、コアチップＣＣ０及びＣＣ２は、論理素子層６６に代えて、論理素子層６６Ａを含む。すなわち、配線層７２は、ビア６２Ｒ−２の上端上に設けられた第１端と、論理素子層６６Ａの下端上に設けられた第２端と、を含む。配線層７３は、論理素子層６６Ａの上端上に設けられた第１端と、パッド６４Ｒ−２の下端上に設けられた第２端と、を含む。論理素子層６６Ａは、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層６６Ａは、バンプ６３Ｒ−２から入力された信号をパッド６４Ｒ−２に向けて出力する論理回路ＬＧＡ１として機能する。
また、図２５に示すように、コアチップＣＣ１及びＣＣ３のレイアウトパターンは、コアチップＣＣ０及びＣＣ２と同様に、シンボルＰ５に対応付けられる。しかしながら、コアチップＣＣ１及びＣＣ３は、コアチップＣＣ０及びＣＣ２と異なる配線パターンを含む。具体的には、コアチップＣＣ１及びＣＣ３は、配線層７０〜７３に代えて、配線層７０Ａ〜７３Ａを含む。
配線層７０Ａは、ビア６２Ｌ−２の上端上に設けられた第１端と、論理素子層６５の上端上に設けられた第２端と、を含む。配線層７１Ａは、論理素子層６５の下端上に設けられた第１端と、パッド６４Ｌ−２の下端上に設けられた第２端と、を含む。つまり、論理素子層６５は、パッド６４Ｌ−２から入力された信号をバンプ６３Ｌ−２に向けて出力する論理回路ＬＧＡ２として機能する。
配線層７２Ａは、ビア６２Ｒ−２の上端上に設けられた第１端と、論理素子層６６Ａの上端上に設けられた第２端と、を含む。配線層７３Ａは、論理素子層６６Ａの下端上に設けられた第１端と、パッド６４Ｒ−２の下端上に設けられた第２端と、を含む。つまり、論理素子層６６Ａは、パッド６４Ｒ−２から入力された信号をバンプ６３Ｒ−２に向けて出力する論理回路ＬＧＡ２として機能する。
図２６は、第２実施形態の第１変形例に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図２６に示すように、信号経路ＳＬ７ａ及びＳＬ７ｂでは、コアチップＣＣ０及びＣＣ２とコアチップＣＣ１及びＣＣ３とで、論理素子層の入出力端の位置が逆転する。論理素子層の入出力関係を整合させるため、コアチップＣＣ１及びＣＣ３は、信号経路ＳＬ７ａ及びＳＬ７ｂにおいて、コアチップＣＣ０及びＣＣ２と異なる配線パターンを有する。具体的には、コアチップＣＣ０及びＣＣ２では、論理素子層６５の入力端及び出力端はそれぞれ、バンプ６３Ｌ−２及びパッド６４Ｌ−２に接続されているのに対し、コアチップＣＣ１及びＣＣ３では、論理素子層６６Ａの入力端及び出力端はそれぞれ、パッド６４Ｒ−２及びバンプ６３Ｒ−２に接続される。また、コアチップＣＣ０及びＣＣ２では、論理素子層６６Ａの入力端及び出力端はそれぞれ、バンプ６３Ｒ−２及びパッド６４Ｒ−２に接続されているのに対し、コアチップＣＣ１及びＣＣ３では、論理素子層６５の入力端及び出力端はそれぞれ、パッド６４Ｌ−２及びバンプ６３Ｌ−２に接続される。
このように構成することにより、コアチップＣＣ内において左右対称な位置に同一の論理回路が設けられた場合においても、各信号経路の入出力関係を整合させることができる。
次に、第２実施形態の第１変形例に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法について説明する。図２７は、第２実施形態の第１変形例に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。以下の説明では、図２４及び図２５において説明したコアチップＣＣ０〜ＣＣ３のレイアウトパターンは、レイアウトパターンＰ５と言う。
図２７に示すように、マスクセットＭＳ３ａは、レイアウトパターンＰ５が一様に並ぶ。なお、図２７の例では、マスクセットＭＳ３ａは、例えば、コアチップＣＣ０及びＣＣ２のための配線パターンに対応するレイアウトパターンＰ５と、コアチップＣＣ１及びＣＣ３のための配線パターンに対応するレイアウトパターンＰ５とが、ｘ方向に沿って交互に並ぶ。そして、マスクセットＭＳ３ａは、ｘ方向に沿う両端がそれぞれ異なる配線パターンとなるように配置される。ウェハＷ１及びＷ２は、例えば、第１実施形態における図１２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされる。
以上のようにマスクセットＭＳ３が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図２６において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
なお、第２実施形態の第１変形例の製造方法は、互いに異なる配線パターンを含む１つのマスクセットを用いる例に限らず、異なる配線パターンを含むマスクセットを２つ用いてもよい。
図２８は、第２実施形態の第１変形例に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。図２８に示すように、ウェハＷ１及びＷ２にそれぞれ異なるマスクセットＭＳ３ｂ及びＭＳ３ｃを適用してもよい。
具体的には、図２８（Ａ）に示すように、マスクセットＭＳ３ｂは、コアチップＣＣ０及びＣＣ２のための配線パターンに対応するレイアウトパターンＰ５が一様に並ぶ。また、図２８（Ｂ）に示すように、マスクセットＭＳ３ｃは、コアチップＣＣ１及びＣＣ３のための配線パターンに対応するレイアウトパターンＰ５が一様に並ぶ。
以上のようにマスクセットＭＳ３ｂが転写されたウェハＷ１、及びマスクセットＭＳ３ｃが転写されたウェハＷ２を貼り合わせることにより、図２６において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
３． 第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、コアチップＣＣ内において左右対称な位置にバンプが設けられる場合について説明した。第３実施形態に係る半導体記憶装置は、コアチップＣＣ内のバンプが左右非対称な位置に設けられる点において第２実施形態と相違する。また、第２実施形態に係る半導体記憶装置は、チップセット間で同一のレイアウトパターンとなるように設計されたが、第３実施形態に係る半導体記憶装置は、２つのチップセット間で互いに異なるレイアウトパターンを使用する。より具体的には、互いに異なる２つのレイアウトパターンは、鏡像対称となるように設計される。以下では、第２実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第２実施形態と異なる部分について説明する。
３．１ 構成について
第３実施形態に係る半導体記憶装置の構成について説明する。
３．１．１ コアチップの構成について
第３実施形態に係る半導体記憶装置のコアチップの構成について説明する。
図２９〜図３２は、第３実施形態に係る半導体記憶装置のコアチップのレイアウトパターン及び配線パターンを説明するための断面図である。図２９〜図３２ではそれぞれ、コアチップＣＣ０〜ＣＣ３の構成が示される。上述の通り、第３実施形態では、コアチップＣＣ０及びＣＣ１のレイアウトパターンと、コアチップＣＣ２及びＣＣ３のレイアウトパターンとは、互いに異なる。
まず、コアチップＣＣ０について説明する。
図２９に示されたレイアウトパターンは、図１９に示されたシンボルＰ４、及び図２４に示されたシンボルＰ５とは異なるシンボルＰ６に対応付けられる。図２９に示すように、コアチップＣＣ０は、一部を除いて図１９の構成と同一の構成を有する。具体的には、コアチップＣＣ０は、図１９におけるビア６２Ｒ−３、バンプ６３Ｒ−３、配線層７６、及びパッド６４Ｒ−３に代えて、ビア６２Ｒ−３Ｂ、バンプ６３Ｒ−３Ｂ、配線層７６Ｂ、及びパッド６４Ｒ−３Ｂを含む。
バンプ６３Ｒ−３Ｂ、ビア６２Ｒ−３Ｂ、配線層７６Ｂ、及びパッド６４Ｒ−３Ｂの接続関係は、バンプ６３Ｒ−３、ビア６２Ｒ−３、配線層７６、及びパッド６４Ｒ−３の接続関係と同様である。しかしながら、バンプ６３Ｌ−３及び６３Ｒ−３Ｂは、半導体基板６０の中心に関して非対称な位置に設けられる。具体的には、バンプ６３Ｌ−３が半導体基板６０の中心から距離ｄ１１の位置に設けられるのに対し、バンプ６３Ｒ−３Ｂは、半導体基板６０の中心から距離ｄ１１Ｂの位置に設けられる。
なお、パッド６４Ｌ−３及び６４Ｒ−３は、半導体基板６０の中心に関して対称な位置に設けられる。具体的には、パッド６４Ｌ−３及び６４Ｒ−３は、半導体基板６０の中心から距離ｄ１５の位置に設けられる。
次に、コアチップＣＣ１について説明する。
図３０に示すように、コアチップＣＣ１のレイアウトパターンは、コアチップＣＣ０のレイアウトパターンと一致する。このため、図３０の例では、パッド６４Ｌ−３及び６４Ｒ−３は、半導体基板６０の中心に関して対称であり、図２９におけるパッド６４Ｌ−３及び６４Ｒ−３と同一の位置に設けられる。また、バンプ６３Ｌ−３及び６３Ｒ−３は、半導体基板６０の中心に関して非対称であり、図２９におけるバンプ６３Ｌ−３及び６３Ｒ−３と同一の位置に設けられる。
次に、コアチップＣＣ２について説明する。
図３１に示されたレイアウトパターンは、図２９及び図３０に示されたシンボルＰ６とは異なるシンボルＰ７に対応付けられる。図３１に示すように、コアチップＣＣ２のレイアウトパターンは、例えば、コアチップＣＣ０及びＣＣ１のレイアウトパターンに対して、ｙｚ平面に関して鏡像対称の関係を有する。
具体的には、半導体基板９０上には、素子層９１が設けられる。半導体基板９０には、ＴＳＶとして機能する複数のビア９２Ｌ（９２Ｌ−１、９２Ｌ−２、９２Ｌ−３、及び９２Ｌ−４）、並びに９２Ｒ（９２Ｒ−１、９２Ｒ−２、９２Ｒ−３、及び９２Ｒ−４）が設けられる。
半導体基板９０の下面上のうちビア９２Ｌ−１〜９２Ｌ−４が露出した部分にはそれぞれ、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能するバンプ９３Ｌ−１、９３Ｌ−２、９３Ｌ−３、及び９３Ｌ−４が設けられる。半導体基板９０の下面上のうちビア９２Ｒ−１〜９２Ｒ−４が露出した部分にはそれぞれ、端子Ｔ６ａ、Ｔ８ａ、Ｔ７ａ、及びＴ４ａとして機能するバンプ９３Ｒ−１、９３Ｒ−２、９３Ｒ−３、及び９３Ｒ−４が設けられる。素子層９１の上面上には、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能する複数のパッド９４Ｌ（９４Ｌ−１、９４Ｌ−２、９４Ｌ−３、及び９４Ｌ−４）が設けられる。また、素子層９１の上面上には、端子Ｔ６ｂ、Ｔ８ｂ、Ｔ７ｂ、及びＴ４ｂとして機能する複数のパッド９４Ｒ（９４Ｒ−１、９４Ｒ−２、９４Ｒ−３、及び９４Ｒ−４）が設けられる。パッド９４の上面は、素子層９１の上面上に露出する。素子層９１内にはそれぞれ、論理回路ＬＧＡ１、ＬＧＢ１、及びＬＧＡ１として機能する論理素子層９５〜９７、並びに配線層９８〜１１０が設けられる。
配線層９８は、ビア９２Ｌ−１の上端上に設けられた第１端と、パッド９４Ｌ−１の下端上に設けられた第２端と、を含む。配線層９８は、例えば、内部回路に接続されず、素子層９１をスルーする。
配線層９９は、ビア９２Ｒ−１の上端上に設けられた第１端と、パッド９４Ｒ−１の下端上に設けられた第２端と、を含む。配線層９９は、例えば、内部回路に接続される。
配線層１００は、ビア９２Ｌ−２の上端上に設けられた第１端と、論理素子層９５の上端上に設けられた第２端と、を含む。配線層１００は、例えば、内部回路に接続される。配線層１０１は、論理素子層９５の下端上に設けられた第１端と、パッド９４Ｌ−２の下端上に設けられた第２端と、を含む。論理素子層９５は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層９５は、バンプ９３Ｌ−２から入力された信号をパッド９４Ｌ−２に向けて出力する論理回路ＬＧＡ１として機能する。
配線層１０２は、ビア９２Ｒ−２の上端上に設けられた第１端と、論理素子層９６の上端上に設けられた第２端と、を含む。配線層１０３は、論理素子層９６の下端上に設けられた第１端と、パッド９４Ｒ−２の下端上に設けられた第２端と、を含む。配線層１０２及び１０３は、例えば、内部回路に接続されず、素子層９１をスルーする。論理素子層９６は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層９６は、パッド９４Ｒ−２から入力された信号をバンプ９３Ｒ−２に向けて出力する論理回路ＬＧＢ１として機能する。
配線層１０４は、ビア９２Ｌ−３の上端上に設けられた第１端と、パッド９４Ｌ−３の下端上に設けられた第２端と、を含む。配線層１０４は、例えば、内部回路に接続される。
配線層１０５は、ビア９２Ｒ−３の上端上に設けられた第１端と、論理素子層９７の上端上に設けられた第２端と、を含む。配線層１０６は、論理素子層９７の下端上に設けられた第１端と、パッド９４Ｒ−３の下端上に設けられた第２端と、を含む。配線層１０５及び１０６は、例えば、内部回路に接続されず、素子層９１をスルーする。論理素子層９７は、入力端としての機能を有する上端と、出力端としての機能を有する下端と、を含む。つまり、論理素子層９７は、バンプ９３Ｒ−３から入力された信号をパッド９４Ｒ−３に向けて出力する論理回路ＬＧＡ１として機能する。
配線層１０７は、ビア９２Ｌ−４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層１０８は、パッド９４Ｌ−４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
配線層１０９は、ビア９２Ｒ−４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層１１０は、パッド９４Ｒ−４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
図３１の例では、パッド９４Ｌ及び９４Ｒは、半導体基板９０の中心に関して対称な位置に設けられる。具体的には、パッド９４Ｌ−１及び９４Ｒ−１は、半導体基板９０の中心から距離ｄ１３の位置に設けられる。パッド９４Ｌ−２及び９４Ｒ−２は、半導体基板９０の中心から距離ｄ１４の位置に設けられる。パッド９４Ｌ−３及び９４Ｒ−３は、半導体基板９０の中心から距離ｄ１５の位置に設けられる。パッド９４Ｌ−４及び９４Ｒ−４は、半導体基板９０の中心から距離ｄ１６の位置に設けられる。
また、バンプ９３Ｌ及び９３Ｒは、バンプ９３Ｌ−３及び９３Ｒ−３を除き、半導体基板９０の中心に関して非対称な位置に設けられる。具体的には、バンプ９３Ｌ−１及び９３Ｒ−１は、半導体基板９０の中心から距離ｄ９の位置に設けられる。バンプ９３Ｌ−２及び９３Ｒ−２は、半導体基板９０の中心から距離ｄ１０の位置に設けられる。バンプ９３Ｌ−４及び９３Ｒ−４は、半導体基板９０の中心から距離ｄ１２の位置に設けられる。
なお、バンプ９３Ｌ−３及び９４Ｒ−３は、半導体基板９０の中心に関して非対称な位置に設けられる。具体的には、バンプ９３Ｌ−３が半導体基板９０の中心から距離ｄ１１Ｂの位置に設けられるのに対し、９３Ｒ−３は、半導体基板９０の中心から距離ｄ１１の位置に設けられる。
次に、コアチップＣＣ３について説明する。
図３２に示すように、コアチップＣＣ３のレイアウトパターンは、コアチップＣＣ２のレイアウトパターンと一致する。このため、図３２の例では、パッド９４Ｌ−３及び９４Ｒ−３は、半導体基板９０の中心に関して対称であり、図３１におけるパッド９４Ｌ−３及び９４Ｒ−３と同一の位置に設けられる。また、バンプ９３Ｌ−３及び９３Ｒ−３は、半導体基板９０の中心に関して非対称であり、図３１におけるバンプ９３Ｌ−３及び９３Ｒ−３と同一の位置に設けられる。
３．１．２ コアチップ群の積層構造について
次に、第３実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図３３を用いて説明する。図３３は、第３実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図３３に示すように、第３実施形態では、コアチップＣＣ０及びＣＣ１を含むチップセットＣＳａと、コアチップＣＣ２及びＣＣ３を含むチップセットＣＳｂとは、互いに異なる。
具体的には、コアチップＣＣ２及びＣＣ３は、コアチップＣＣ０及びＣＣ１と鏡像対称なレイアウトパターンを有する。このため、信号経路ＳＬ７及びＳＬ８では、コアチップＣＣ０及びＣＣ１とコアチップＣＣ２及びＣＣ３とで、論理素子層の入出力端の位置が逆転する。
論理素子層の入出力関係を整合させるため、コアチップＣＣ２及びＣＣ３は、信号経路ＳＬ７及びＳＬ８において、コアチップＣＣ０及びＣＣ１と異なる配線パターンを有する。具体的には、例えば、信号経路ＳＬ７において、コアチップＣＣ０では、論理素子層６５の下端及び上端にはそれぞれ配線層７０及び７１が接続されているのに対し、コアチップＣＣ２では、論理素子層９５の下端及び上端にはそれぞれ、配線層１０１及び１００が接続される。また、コアチップＣＣ１では、論理素子層６６の上端及び下端にはそれぞれ、配線層７３及び７２が接続されているのに対し、コアチップＣＣ３では、論理素子層９６の上端及び下端にはそれぞれ、配線層１０２及び１０３が接続される。
このように構成することにより、コアチップＣＣ内において左右非対称な位置にバンプが設けられた場合においても、各信号経路の入出力関係を整合させることができる。
３．２ 製造方法について
次に、第３実施形態に係る半導体記憶装置の製造方法について説明する。
３．２．１ ウェハ形成について
第３実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法について説明する。図３４は、第３実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。以下の説明では、図３０及び図３１において説明したコアチップＣＣ０及びＣＣ１のレイアウトパターンは、レイアウトパターンＰ６と言う。また、図３２及び図３３において説明したコアチップＣＣ２及びＣＣ３のレイアウトパターンは、レイアウトパターンＰ７と言う。
図３４に示すように、マスクセットＭＳ３ｄは、例えば、レイアウトパターンＰ６がｘ方向に沿って一様に並ぶ。また、マスクセットＭＳ３ｄは、例えば、レイアウトパターンＰ７がレイアウトパターンＰ６と異なる列においてｘ方向に沿って一様に並ぶ。ウェハＷ１及びＷ２は、例えば、第１実施形態における図１２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされる。
以上のようにマスクセットＭＳ３ｄが転写されたウェハＷ１及びＷ２を貼り合わせることにより、図３４において説明したチップセットＣＳａとして機能し得る構成と、チップセットＣＳｂとして機能し得る構成と、を同時に複数個得ることができる。
なお、第３実施形態では、上述の方法に限らず、２つのマスクセットを用いてもよい。具体的には、例えば、１つ目のマスクセットとして、レイアウトパターンＰ６のみが一様に並ぶマスクセットを用いてもよい。そして、当該１つ目のマスクセットによって素子層が形成された２枚のウェハを貼り合わせることによって、チップセットＣＳａが設けられてもよい。また、２つ目のマスクセットとして、レイアウトパターンＰ７のみが一様に並ぶマスクセットを用いてもよい。そして、当該２つ目のマスクセットによって素子層が形成された２枚のウェハを貼り合わせることによって、チップセットＣＳｂが設けられてもよい。
３．２．２ ダイソートについて
第３実施形態に係る半導体記憶装置の製造方法のうち、ダイソート工程は、例えば、第１実施形態の第１変形例と同様の方法を適用し得る。すなわち、レイアウトパターンＰ６のマスク部分とレイアウトパターンＰ７用のマスク部分との組を、ダイソータの針当て位置の繰り返し単位ＤＳＵと定義することができる。これにより、同一のチップデザインが並ぶウェハについて、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
なお、２つのマスクセットによって素子層が形成される場合は、レイアウトパターンＰ６が転写されたウェハに対するダイソートと、レイアウトパターンＰ７が転写されたウェハに対するダイソートと、がそれぞれ実施される。そして、各々のダイソートには、異なる針当て位置の繰り返し単位ＤＳＵが定義される。
３．３ 本実施形態に係る効果
第３実施形態によれば、コアチップＣＣ２のレイアウトパターンＰ７は、コアチップＣＣ１のレイアウトパターンＰ６と鏡像対称の関係を有する。このため、コアチップＣＣ２のバンプは、コアチップＣＣ１及びＣＣ２が貼り合わされた面に対して、コアチップＣＣ１のバンプと対称な位置に設けられる。これにより、コアチップＣＣ１及びコアチップＣＣ２は、互いのバンプの位置が整合する。
また、コアチップＣＣ３のレイアウトパターンＰ７は、コアチップＣＣ０及びＣＣ１のレイアウトパターンＰ６と鏡像対称の関係を有する。このため、コアチップＣＣ３のバンプは、コアチップＣＣ１及びＣＣ２が貼り合わされた面に対して、コアチップＣＣ０のバンプと対称な位置に設けられる。これにより、コアチップＣＣ３及びコアチップＣＣ０は、互いのバンプの位置が整合する。したがって、コアチップＣＣ３上に、コアチップＣＣ０を更に積層することができる。
なお、上述の通り、レイアウトパターンＰ６及びＰ７は、互いに鏡像対称の関係を有するため、チップセットＣＳａ及びＣＳｂを貼り合わせると、論理回路の入出力端の向きが互いに逆向きになる。第３実施形態では、レイアウトパターンＰ６及びＰ７は、互いに異なる配線パターンが適用される。具体的には、一方のチップセットＣＳ内のコアチップＣＣの配線パターンにおいて、論理回路の入力端及び出力端がそれぞれパッド及びバンプに接続される場合、他方のチップセットＣＳ内のコアチップＣＣの配線パターンでは、論理回路の入力端及び出力端がそれぞれバンプ及びパッドに接続される。このため、コアチップＣＣ１及びＣＣ２を貼り合わせた際に、コアチップＣＣ１内に設けられた論理回路と、コアチップＣＣ２内に設けられた論理回路との間の入出力関係を整合させることができる。また、コアチップＣＣ３及びＣＣ０を貼り合わせた際に、コアチップＣＣ３内に設けられた論理回路と、コアチップＣＣ０内に設けられた論理回路との間の入出力関係を整合させることができる。
４． 第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。第１実施形態〜第３実施形態では、コアチップは、１つの半導体基板上に設けられた。一方、第４実施形態に係る半導体記憶装置は、コアチップは、少なくとも２つ以上の半導体基板上に分かれて設けられる。以下では、第１実施形態〜第３実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態〜第３実施形態と異なる部分について説明する。
４．１ 構成について
第４実施形態に係る半導体記憶装置の構成について説明する。
４．１．１ コアチップ群の構成について
第４実施形態に係る半導体記憶装置のコアチップ群の構成例について、図３５を用いて説明する。図３５は、第４実施形態に係る半導体記憶装置のコアチップ群の構成の一例を示すブロック図である。
図３５に示すように、コアチップ群１１のコアチップＣＣ（ＣＣ０、ＣＣ１、…）の各々は、複数のサブチップＳＣを含む。具体的には、例えば、コアチップＣＣ０は、サブチップＳＣ０及びＳＣ１を含み、コアチップＣＣ１は、サブチップＳＣ２及びＳＣ３を含む。なお、コアチップＣＣの数は、任意の自然数が適用可能である。
ここで、「サブチップＳＣ」とは、１つの半導体基板上に設けられた半導体集積回路であって、コアチップＣＣの機能の部分を構成する半導体集積回路である。
４．１．２ コアチップ間の接続について
次に、第４実施形態に係る半導体記憶装置のコアチップ間の接続について、図３６を用いて説明する。図３６は、第４実施形態に係る半導体記憶装置のコアチップ間の接続例を説明するための回路図である。図３６では、コアチップＣＣ０及びＣＣ１の２つが示される。図３６は、第２実施形態において示した図１８に対応する。
図３６に示すように、サブチップＳＣ０、ＳＣ１、ＳＣ２、及びＳＣ３間の接続はそれぞれ、図１８におけるコアチップＣＣ０、ＣＣ１、ＣＣ２、及びＣＣ３間の接続と同様である。すなわち、コアチップＣＣ０及びＣＣ１は、サブチップＳＣ１及びＳＣ２間の接続によって接続される。
以上のように構成されることにより、サブチップＳＣ０の端子Ｔ１ａからサブチップＳＣ３の端子Ｔ１ｂまで、サブチップＳＣ０の端子Ｔ５ａからサブチップＳＣ３の端子Ｔ５ｂまで、及びサブチップＳＣ０の端子Ｔ６ａからサブチップＳＣ３の端子Ｔ６ｂまではそれぞれ、コアチップＣＣ０〜ＣＣ１の各々に信号を送受信可能な信号経路ＳＬ１、ＳＬ５及びＳＬ６として機能する。
また、サブチップＳＣ０の端子Ｔ７ａからサブチップＳＣ３の端子Ｔ７ｂまでは、サブチップＳＣｎ（ｎは、０≦ｎ≦２）の論理回路ＬＧＡ１又はＬＧＡ２によって演算処理された信号をサブチップＳＣ（ｎ＋１）に送信可能な信号経路ＳＬ７として機能する。また、サブチップＳＣ０の端子Ｔ８ａからサブチップＳＣ３の端子Ｔ８ｂまでは、サブチップＳＣ（ｎ＋１）の論理回路ＬＧＢ１又はＬＧＢ２によって演算処理された信号をサブチップＳＣｎに送信可能な信号経路ＳＬ８として機能する。
また、サブチップＳＣｎの端子Ｔ４ｂからサブチップＳＣ（ｎ＋１）の端子Ｔ４ａまでは、サブチップＳＣｎとＳＣ（ｎ＋１）との間で信号を送受信可能な信号経路ＳＬ４として機能する。なお、サブチップＳＣ０の端子Ｔ１ａ、及びＴ４ａ〜Ｔ８ａは、各種信号をインタフェースチップ１０又はコントローラ２との間で送受信することができる。
４．１．３ サブチップの構成について
次に、第４実施形態に係る半導体記憶装置のサブチップの構成について説明する。
図３７及び図３９は、第４実施形態に係る半導体記憶装置のサブチップのレイアウトパターンを説明するための上面図である。図３８及び図４０は、第４実施形態に係る半導体記憶装置のサブチップのレイアウトパターン及び配線パターンを説明するための断面図である。図３８及び図４０はそれぞれ、図３７において示されたＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線、及び図３９において示されたＸＸＸＸ−ＸＸＸＸ線に沿った断面を示す。また、図３７及び図３８では、サブチップＳＣ０及びＳＣ２に共通する構成が示され、図３９及び図４０では、サブチップＳＣ１及びＳＣ３に共通する構成が示される。
まず、サブチップＳＣ０及びＳＣ２の構成について説明する。
図３７に示すように、サブチップＳＣ０及びＳＣ２のレイアウトパターンはそれぞれ、コアチップＣＣ０及びＣＣ１のレイアウトパターンの一部であり、ｘｙ平面上において、ｘ方向に沿った２辺と、ｙ方向に沿った２辺とを有する矩形状の領域に設けられる。具体的には、サブチップＳＣ０及びＳＣ２は、プレーン０及びプレーン１、データ転送回路１３Ｌ、電圧生成回路１６、ドライバセット１７ＵＬ及び１７ＤＬ、ロウデコーダ１８−０及び３７−１、並びにセンスアンプ１９−０及び１９−１を含む。図３７に示されたサブチップＳＣ０及びＳＣ２のレイアウトパターンは、例えば、図４の左半分に相当し、シンボルＰ８に対応付けられる。
また、図３８に示すように、シンボルＰ８に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板１２０の上面上には、素子層１２１が設けられる。なお、図３８では、簡単のため、端子Ｔ４ａ、Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、Ｔ４ｂ、Ｔ５ｂ、Ｔ７ｂ及びＴ８ｂ、並びに論理回路ＬＧＡ１及びＬＧＢ１以外の内部回路については、記載を省略している。
半導体基板１２０及び素子層１２１には、例えば、複数のビア１２２（１２２−１、１２２−２、１２２−３、及び１２２−４）、複数のバンプ１２３（１２３−１、１２３−２、１２３−３、及び１２３−４）、複数のパッド１２４（１２４−１、１２４−２、１２４−３、及び１２４−４）、論理素子層１２５及び１２６、並びに配線層１２７〜１３３が設けられる。ビア１２２、バンプ１２３、パッド１２４、論理素子層１２５及び１２６、並びに配線層１２７〜１３３はそれぞれ、例えば、図１９において示されたビア６２Ｌ、バンプ６３Ｌ、パッド６４Ｌ、論理素子層６５及び６７、並びに配線層６８、７０、７１、７４、７５、７７、及び７８と同様に配置される。
図３８の例では、バンプ１２３−１及びパッド１２４−１はそれぞれ、半導体基板１２０の右端から距離ｄ９及びｄ１３の位置に設けられる。バンプ１２３−２及びパッド１２４−２はそれぞれ、半導体基板１２０の右端から距離ｄ１０及びｄ１４の位置に設けられる。バンプ１２３−３及びパッド１２４−３はそれぞれ、半導体基板１２０の右端から距離ｄ１１及びｄ１５の位置に設けられる。バンプ１２３−４及びパッド１２４−４はそれぞれ、半導体基板１２０の右端から距離ｄ１２及びｄ１６の位置に設けられる。
次に、サブチップＳＣ１及びＳＣ３の構成について説明する。
図３９に示すように、サブチップＳＣ１及びＳＣ３のレイアウトパターンはそれぞれ、サブチップＳＣ０及びＳＣ１のレイアウトパターンの一部であり、ｘｙ平面上において、サブチップＳＣ０及びＳＣ２と同一の矩形状の領域に設けられる。具体的には、サブチップＳＣ１及びＳＣ３は、プレーン２及びプレーン３、データ転送回路１３Ｒ、ロジック制御回路１４、シーケンサ１５、ドライバセット１７ＵＲ及び１７ＤＲ、ロウデコーダ１８−２及び１８−３、並びにセンスアンプ１９−２及び１９−３を含む。サブチップＳＣ０及びＳＣ２のレイアウトパターンは、例えば、図４の右半分に相当し、シンボルＰ９に対応付けられる。
また、図４０に示すように、シンボルＰ９に対応付けられたレイアウトパターンと、当該レイアウトパターンに対応付けられた配線パターンとに従って、半導体基板１４０の上面上には、素子層１４１が設けられる。なお、図４０では、簡単のため、端子Ｔ４ａ、Ｔ６ａ、Ｔ７ａ、Ｔ８ａ、Ｔ４ｂ、Ｔ６ｂ、Ｔ７ｂ及びＴ８ｂ、並びに論理回路ＬＧＡ２以外の内部回路については、記載を省略している。
半導体基板１４０及び素子層１４１には、例えば、複数のビア１４２（１４２−１、１４２−２、１４２−３、及び１４２−４）、複数のバンプ１４３（１４３−１、１４３−２、１４３−３、及び１４３−４）、複数のパッド１４４（１４４−１、１４４−２、１４４−３、及び１４４−４）、論理素子層１４５、及び配線層１４６〜１５１が設けられる。ビア１４２、バンプ１４３、パッド１４４、論理素子層１４５、及び配線層１４６〜１５１はそれぞれ、例えば、図１９において示されたビア６２Ｒ、バンプ６３Ｒ、パッド６４Ｒ、論理素子層６６、並びに配線層６９、７２、７３、７６、７９、及び８０と同様に配置される。
図４０の例では、バンプ１４３−１及びパッド１４４−１はそれぞれ、半導体基板１４０の右端から距離ｄ９及びｄ１３の位置に設けられる。バンプ１４３−２及びパッド１４４−２はそれぞれ、半導体基板１４０の右端から距離ｄ１０及びｄ１４の位置に設けられる。バンプ１４３−３及びパッド１４４−３はそれぞれ、半導体基板１４０の右端から距離ｄ１１及びｄ１５の位置に設けられる。バンプ１４３−４及びパッド１４４−４はそれぞれ、半導体基板１４０の右端から距離ｄ１２及びｄ１６の位置に設けられる。
以上のように構成されることにより、サブチップＳＣ１及びＳＣ３のレイアウトパターンは、サブチップＳＣ０及びＳＣ２のレイアウトパターンと異なる。具体的には、サブチップＳＣ１及びＳＣ３の各端子は、サブチップＳＣ０及びＳＣ２の各端子と鏡像対称の位置に設けられるが、論理回路の入出力の方向を含め、内部回路の配置は互いに異なる。
４．１．４ コアチップ群の積層構造について
次に、第４実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図４１を用いて説明する。図４１は、第４実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図４１は、図３８及び図４０において示されたサブチップＳＣ０〜ＳＣ３がこの順に積層された構造を示している。
図４１に示すように、サブチップＳＣ０の上面及びＳＣ２の上面はそれぞれ、サブチップＳＣ１の上面及びサブチップＳＣ３の上面と貼り合わされる。上述の通り、サブチップＳＣ０及びＳＣ２のパッド１２４の位置と、サブチップＳＣ１及びＳＣ３のパッド１４４の位置とは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のパッド１２４−１〜１２４−４の位置はそれぞれ、サブチップＳＣ１のパッド１４４−１〜１４４−４の位置と整合する。
また、サブチップＳＣ１の下面は、サブチップＳＣ２の下面と貼り合わされる。上述の通り、サブチップＳＣ１のバンプ１４３の位置とサブチップＳＣ２のバンプ１２３の位置とは、互いの上面同士の対向面に関して鏡像対称に設計されている。このため、サブチップＳＣ１のバンプ１４３−１〜１４３−４の位置はそれぞれ、サブチップＳＣ２のバンプ１２３−１〜１２３−４の位置と整合する。
以上のように構成されることにより、サブチップＳＣ０〜ＳＣ３は、各々の内部回路と通信可能な信号経路ＳＬ４、ＳＬ５、ＳＬ７、及びＳＬ８を形成することができる。上述の通り、サブチップＳＣ０及びＳＣ２と、サブチップＳＣ１及びＳＣ３とは、異なるレイアウトパターンにより論理回路が設けられる。このため、例えば、信号経路ＳＬ７において、半導体基板１２０から素子層１２１に向けた入出力方向を有する論理素子層１２５に対して、素子層１４１から半導体基板１４０に向けた入出力方向を有する論理素子層１４５を対応させることができる。したがって、ビア１２２−２に接続された下端と、パッド１２４−２に接続された上端とを含む論理素子層１２５と、ビア１４２−２に接続された下端と、パッド１４４−２に接続された上端とを含む論理素子層１４５とは、入出力関係が整合する。
４．２ 製造方法について
次に、第４実施形態に係る半導体記憶装置の製造方法について説明する。
４．２．１ ウェハ形成について
第４実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法について説明する。図４２は、第４実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。すなわち、図４２は、図１０におけるステップＳＴ１０に対応する。
図４２では、マスクセットＭＳ４を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。具体的には、図４２では、図３７及び図３８において説明したレイアウトパターンがシンボルＰ８で示され、図３９及び図４０において説明したレイアウトパターンがシンボルＰ９で示される。以下の説明では、図３７及び図３８において説明したレイアウトパターンは、レイアウトパターンＰ８と言い、図３９及び図４０において説明したレイアウトパターンは、レイアウトパターンＰ９と言う。
図４２に示すように、マスクセットＭＳ４は、レイアウトパターンＰ８及びＰ９がｘ方向に沿って交互に並ぶ。そして、マスクセットＭＳ４は、ｘ方向に沿う両端がそれぞれ異なるレイアウトパターンとなるように配置される。ウェハＷ１及びＷ２は、例えば、第１実施形態における図１２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされる。
以上のようにマスクセットＭＳ４が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図４１におけるチップセットＣＳとして機能し得る構成が複数個得られる。
４．２．２ ダイソートについて
第４実施形態に係る半導体記憶装置の製造方法のうち、ダイソート工程は、例えば、第１実施形態と同様の方法を適用し得る。すなわち、レイアウトパターンＰ８のマスク部分と、レイアウトパターンＰ９用のマスク部分との組をダイソータの針当て位置の繰り返し単位ＤＳＵと定義することができる。これにより、同一のチップデザインが並ぶウェハについて、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
４．３ 本実施形態に係る効果
第４実施形態によれば、コアチップＣＣ０は、互いの上面同士が貼り合わされたサブチップＳＣ０及びＳＣ１を含む。つまり、１つのチップセットＣＳに、１つのコアチップＣＣが含まれる。このため、１つのチップセットＣＳに、２つのコアチップＣＣが含まれる第１実施形態〜第３実施形態と比較して、ダイシングによって得られるチップセットＣＳ１つあたりの歩留りは、半分に抑えられる。従って、良品の製造効率を高めることができる。
また、ウェハＷ１及びＷ２は、同一のマスクセットＭＳ４によって素子層が形成される。このマスクセットＭＳ４は、互いに異なる２つのレイアウトパターンＰ８及びＰ９を含む。レイアウトパターンＰ８及びＰ９は、交互に並ぶ。このため、ウェハＷ１及びＷ２を貼り合わせた際に、レイアウトパターンＰ８が転写された素子層とレイアウトパターンＰ９が転写された素子層とを貼り合わせることができる。
なお、マスクセットＭＳ４の設計に要するコストは、レイアウトパターンＰ８及びＰ９を設計するコストに相当する。しかしながら、レイアウトパターンＰ８及びＰ９は、合計してコアチップＣＣ１つ分に相当する。したがって、マスクセットＭＳ４の設計コストは、コアチップＣＣ１つ分の設計コストと同等に抑えることができる。
また、上述の通り、１つのチップセットＣＳで１つのコアチップＣＣを構成するため、コアチップＣＣ内の通信に要する配線の長さを短縮することができる。図４３及び図４４は、第４実施形態に係る半導体記憶装置の効果を説明するための模式図である。図４３（Ａ）及び図４４（Ａ）は、１つの半導体基板上に構成された１つのコアチップＣＣ０の回路配置例が示される。図４３（Ｂ）及び図４４（Ｂ）は、第４実施形態に対応し、貼り合わされた２つの半導体基板上にそれぞれ設けられた２つのサブチップＳＣ０及びＳＣ１によって構成された１つのコアチップＣＣ０の回路配置例が示される。図４３では、１つのコアチップＣＣ０が４つのプレーンを含む場合が示され、図４４では、１つのコアチップＣＣ０が８つのプレーンを含む場合が示される。
図４３（Ａ）に示すように、コアチップＣＣ０が１つの半導体基板上に設けられた場合、周辺回路の点Ｑ１と点Ｑ２との間で通信が必要な場合、コアチップＣＣ０の左端から右端までの長さの配線を要する。コアチップＣＣ０の左端から右端までの長さは、例えば、ミリメートル（ｍｍ）オーダである。一方、図４３（Ｂ）に示すように、コアチップＣＣ０が貼り合わされた２つの半導体基板上に分けて設けられた場合、点Ｑ２は、点Ｑ１に対して積層方向の直上に配置される。このため、点Ｑ１から点Ｑ２までの配線の長さは、高々サブチップＳＣ０及びＳＣ１間の信号経路の長さとなる。サブチップＳＣ０及びＳＣ１間の信号経路の長さは、例えば、マイクロメートル（μｍ）オーダである。つまり、図４３（Ｂ）の構成の方が、図４３（Ａ）の構成よりも、点Ｑ１から点Ｑ２までの配線の長さが短くできる。したがって、第４実施形態によれば、周辺回路内の配線パターンを簡略化することができ、ひいては製造コストを低減することができる。
また、図４４（Ａ）に示すように、１つの半導体基板上において８プレーンのコアチップＣＣ０を構成する場合、周辺回路内の点Ｑ３と点Ｑ４との間での通信の際に、４プレーン構成の場合と比較して２倍の配線長が必要となる。このため、配線長の増大に伴い電気特性が悪化し、通信に伴う遅延等の制約を満足する設計が困難になる可能性がある。一方、図４４（Ｂ）に示すように、８プレーンの構成が、貼り合わされた２つの半導体基板上に分けて設けられた場合、点Ｑ３から点Ｑ４までの配線の長さは、高々サブチップＳＣ０及びＳＣ１間の信号経路の長さとなる。そして、内部回路内の配線の長さの最大は、図４３（Ａ）に示された４プレーン構成の場合と同等に抑えることができる。このため、図４４（Ａ）の場合に顕在化した配線長の問題を解消すること、８プレーン構成の設計が容易になる。また、半導体基板の面積も図４４（Ａ）の場合と同様の規模に抑えることができるので、パッケージ内の面積に係る制約も改善することができる。
４．４ 第４実施形態の第１変形例
なお、第４実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。例えば、同一のコアチップＣＣ内のサブチップＳＣ間におけるバンプの位置は、互いに鏡像対称の位置に設けられなくてもよい。
図４５〜４８は、第４実施形態の第１変形例に係る半導体記憶装置のサブチップのレイアウトパターン及び配線パターンを説明するための断面図である。図４５〜図４８ではそれぞれ、サブチップＳＣ１〜ＳＣ３の構成が示される。なお、サブチップＳＣ０の構成は、第４実施形態において示された図３８と同様であるものとする。
まず、サブチップＳＣ１について説明する。
第４実施形態の第１変形例に係るサブチップＳＣ１のレイアウトパターンは、第４実施形態に係るサブチップＳＣ１のレイアウトパターンと異なる。このため、図４５に示されたレイアウトパターンは、図４０に示されたシンボルＰ９とは異なるシンボルＰ１０に対応付けられる。
図４５に示すように、サブチップＳＣ１は、一部を除いて図４０の構成と同一の構成を有する。具体的には、サブチップＳＣ１は、図４０におけるビア１４２−３、バンプ１４３−３、配線層１４９、及びパッド１４４−３に代えて、ビア１４２−３Ｂ、バンプ１４３−３Ｂ、配線層１４９Ｂ、及びパッド１４４−３Ｂを含む。
バンプ１４３−３Ｂ、ビア１４２−３Ｂ、配線層１４９Ｂ、及びパッド１４４−３Ｂの接続関係は、バンプ１４３−３、ビア１４２−３、配線層１４９、及びパッド１４４−３の接続関係と同様である。しかしながら、バンプ１４３−３Ｂは、バンプ１４３−３と異なる位置に設けられる。すなわち、バンプ１４３−３Ｂは、図３８に示されたバンプ１２３−３と鏡像対称ではない位置に設けられる。具体的には、バンプ１４３−３が半導体基板１４０の左端から距離ｄ１１の位置に設けられるのに対し、バンプ１４３−３Ｂは、半導体基板１４０の左端から距離ｄ１１Ｂの位置に設けられる。
なお、パッド１４４−３Ｂは、パッド１４４−３と同一の位置に設けられる。すなわち、パッド１４４−３Ｂは、図３８に示されたパッド１２４−３と鏡像対称な位置に設けられる。具体的には、パッド１４４−３Ｂは、半導体基板１４０の左端から距離ｄ１５の位置に設けられる。
次に、サブチップＳＣ２について説明する。
図４６に示すように、サブチップＳＣ２のレイアウトパターンは、例えば、サブチップＳＣ１のレイアウトパターンに対して、ｙｚ平面に関して鏡像対称の関係を有する。図４６に示されたレイアウトパターンは、図４５に示されたシンボルＰ１０とは異なるシンボルＰ１１に対応付けられる。
具体的には、半導体基板１６０上には、素子層１６１が設けられる。半導体基板１６０には、ＴＳＶとして機能する複数のビア１６２（１６２−１、１６２−２、１６２−３、及び１６２−４）が設けられる。
半導体基板１６０の下面上のうちビア１６２−１〜１６２−４が露出した部分にはそれぞれ、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能するバンプ１６３−１、１６３−２、１６３−３、及び１６３−４が設けられる。素子層１６１の上面上には、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能する複数のパッド１６４（１６４−１、１６４−２、１６４−３、及び１６４−４）が設けられる。パッド１６４の上面は、素子層１６１の上面上に露出する。素子層１６１内には、論理回路ＬＧＡ１として機能する論理素子層１６５、及び配線層１６６〜１７１が設けられる。
配線層１６６は、ビア１６２−１の上端上に設けられた第１端と、パッド１６４−１の下端上に設けられた第２端と、を含む。配線層１６６は、例えば、内部回路に接続されず、素子層１６１をスルーする。
配線層１６７は、ビア１６２−２の上端上に設けられた第１端と、論理素子層１６５の上端上に設けられた第２端と、を含む。配線層１６８は、論理素子層１６５の下端上に設けられた第１端と、パッド１６４−２の下端上に設けられた第２端と、を含む。配線層１６７及び１６８は、例えば、内部回路に接続されず、素子層１６１をスルーする。論理素子層１６５は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層１６５は、バンプ１６３−２から入力された信号をパッド１６４−２に向けて出力する論理回路ＬＧＡ１として機能する。
配線層１７０は、ビア１６２−４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層１７１は、パッド１６４−４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
図４６の例では、パッド１６４−３は、図４５のパッド１４４−３Ｂと鏡像対称な位置に設けられる。具体的には、パッド１４４−３Ｂが半導体基板１４０の左端から距離ｄ１５の位置に設けられるのに対し、パッド１６４−３は、半導体基板１６０の右端から距離ｄ１５の位置に設けられる。その他のパッド１６４−１、１６４−２、及び１６４−４についても同様に、図４５のパッド１４４−１、１４４−２、及び１４４−４と鏡像対称な位置に設けられる。
また、バンプ１６３−３は、図４５のバンプ１４３−３Ｂと鏡像対称な位置に設けられる。具体的には、バンプ１４３−３Ｂが半導体基板１４０の左端から距離ｄ１１Ｂの位置に設けられるのに対し、バンプ１６３−３は、半導体基板１６０の右端から距離ｄ１１Ｂの位置に設けられる。その他のバンプ１６３−１、１６３−２、及び１６３−４についても同様に、図４５のバンプ１４３−１、１４３−２、及び１４３−４と鏡像対称な位置に設けられる。
次に、サブチップＳＣ３について説明する。
図４７に示すように、サブチップＳＣ２のレイアウトパターンは、例えば、サブチップＳＣ０のレイアウトパターンに対して、ｙｚ平面に関して鏡像対称の関係を有する。サブチップＳＣ３のレイアウトパターンは、図３８に示されたシンボルＰ８とは異なるシンボルＰ１２に対応付けられる。
具体的には、半導体基板１８０上には、素子層１８１が設けられる。半導体基板１８０には、ＴＳＶとして機能する複数のビア１８２（１８２−１、１８２−２、１８２−３、及び１８２−４）が設けられる。
半導体基板１８０の下面上のうちビア１８２−１〜１８２−４が露出した部分にはそれぞれ、端子Ｔ５ｂ、Ｔ７ｂ、Ｔ８ｂ、及びＴ４ｂとして機能するバンプ１８３−１、１８３−２、１８３−３、及び１８３−４が設けられる。素子層１８１の上面上には、端子Ｔ５ａ、Ｔ７ａ、Ｔ８ａ、及びＴ４ａとして機能する複数のパッド１８４（１８４−１、１８４−２、１８４−３、及び１８４−４）が設けられる。パッド１８４の上面は、素子層１８１の上面上に露出する。素子層１８１内にはそれぞれ、論理回路ＬＧＡ２及びＬＧＢ２として機能する論理素子層１８５及び１８６、並びに配線層１８７〜１９３が設けられる。
配線層１８７は、ビア１８２−１の上端上に設けられた第１端と、パッド１８４−１の下端上に設けられた第２端と、を含む。配線層１８７は、例えば、内部回路に接続される。
配線層１８８は、ビア１８２−２の上端上に設けられた第１端と、論理素子層１８５の上端上に設けられた第２端と、を含む。配線層１８８は、例えば、内部回路に接続される。配線層１８９は、論理素子層１８５の下端上に設けられた第１端と、パッド１８４−２の下端上に設けられた第２端と、を含む。論理素子層１８５は、入力端としての機能を有する下端と、出力端としての機能を有する上端と、を含む。つまり、論理素子層１８５は、パッド１６４−２から入力された信号をバンプ１６３−２に向けて出力する論理回路ＬＧＡ２として機能する。
配線層１９０は、ビア１８２−３の上端上に設けられた第１端と、論理素子層１８６の上端上に設けられた第２端と、を含む。配線層１９１は、論理素子層１８６の下端上に設けられた第１端と、パッド１８４−３の下端上に設けられた第２端と、を含む。配線層１９０及び１９１は、例えば、内部回路に接続されず、素子層１８１をスルーする。論理素子層１８６は、出力端としての機能を有する下端と、入力端としての機能を有する上端と、を含む。つまり、論理素子層１８６は、バンプ１６３−３から入力された信号をパッド１６４−３に向けて出力する論理回路ＬＧＢ２として機能する。
配線層１９２は、ビア１８２−４の上端上に設けられた第１端を含み、例えば、内部回路に接続される。配線層１９３は、パッド１８４−４の下端上に設けられた第１端を含み、例えば、内部回路に接続される。
図４７の例では、パッド１８４−３は、図３８のパッド１２４−３と鏡像対称な位置に設けられる。具体的には、パッド１２４−３が半導体基板１２０の右端から距離ｄ１５の位置に設けられるのに対し、パッド１８４−３は、半導体基板１８０の左端から距離ｄ１５の位置に設けられる。その他のパッド１８４−１、１８４−２、及び１８４−４についても同様に、図３８のパッド１２４−１、１２４−２、及び１２４−４と鏡像対称な位置に設けられる。
また、バンプ１８３−３は、図３８のバンプ１２３−３と鏡像対称な位置に設けられる。具体的には、バンプ１２３−３が半導体基板１２０の右端から距離ｄ１１の位置に設けられるのに対し、バンプ１８３−３は、半導体基板１８０の右端から距離ｄ１１の位置に設けられる。その他のバンプ１８３−１、１８３−２、及び１８３−４についても同様に、図３８のバンプ１２３−１、１２３−２、及び１２３−４と鏡像対称な位置に設けられる。
図４８は、第４実施形態の第１変形例に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。図４８に示すように、第４実施形態の第１変形例では、サブチップＳＣ０及びＳＣ１を含むチップセットＣＳａと、サブチップＳＣ２及びＳＣ３を含むチップセットＣＳｂとは、互いに異なる。
具体的には、サブチップＳＣ０及びＳＣ１は、信号経路ＳＬ８において、互いに鏡像対称でない位置に配置されたバンプを有する。このため、信号経路ＳＬ８では、サブチップＳＣ１の下面と、サブチップＳＣ０の下面とは、バンプの位置が整合しない。
サブチップＳＣ２は、サブチップＳＣ１と鏡像対称なレイアウトパターンを有する。このため、サブチップＳＣ１の下面と、サブチップＳＣ２の下面とは、バンプの位置が整合する。しかしながら、サブチップＳＣ１及びＳＣ２は、同一の配線パターンを適用した場合、論理素子層の入出力関係が整合しない。このため、サブチップＳＣ２には、サブチップＳＣ１と論理素子層の入出力関係を逆転させた配線パターンが適用される。これにより、サブチップＳＣ１及びＳＣ２の間の論理素子層の入出力関係が整合する。
サブチップＳＣ３は、サブチップＳＣ０と鏡像対称なレイアウトパターンを有する。このため、サブチップＳＣ２の上面と、サブチップＳＣ３の上面とは、パッドの位置が整合する。しかしながら、サブチップＳＣ３は、サブチップＳＣ０と同一の配線パターンを適用した場合、論理素子層の入出力関係がサブチップＳＣ２と整合しない。このため、サブチップＳＣ３には、サブチップＳＣ０と論理素子層の入出力関係を逆転させた配線パターンが適用される。これにより、サブチップＳＣ２及びＳＣ３の間の論理素子層の入出力関係が整合する。
また、上述の通り、サブチップＳＣ３は、サブチップＳＣ０と鏡像対称なレイアウトパターンを有する。このため、サブチップＳＣ３の下面と、サブチップＳＣ０の下面とは、バンプの位置が整合する。これにより、チップセットＣＳｂ上にチップセットＣＳａを更に積層させることができる。
なお、第４実施形態の第１変形例では、１個分のコアチップのレイアウトパターン（Ｐ８及びＰ９）と、当該レイアウトパターンの鏡像対称なレイアウトパターン（Ｐ１０及びＰ１１）と、を設計する必要がある。また、レイアウトパターンＰ１０及びＰ１１は、レイアウトパターンＰ８及びＰ９と異なる配線パターンを含む。しかしながら、鏡像対称なレイアウトパターンは、周辺回路等の配置を一から設計し直す必要がないため、設計コストが低い。このため、１個分のチップデザインの設計コストに、配線パターン分のコストを追加するのみで、全体のチップデザインを設計することができる。従って、同一のコアチップＣＣ内のサブチップＳＣ間でバンプの位置が鏡像対称に設けられない場合においても、少ない製造コストで複数のコアチップＣＣを積層することができる。
４．５ 第４実施形態の第２変形例
上述の第４実施形態に係る半導体記憶装置は、１つのコアチップＣＣに２つのサブチップＳＣが含まれる例について説明したが、これに限られない。例えば、コアチップＣＣは、２個に限らず、偶数（４、６、…）個のサブチップＳＣが積層されて構成されてもよい。
図４９は、第４実施形態の第２変形例のコアチップ群の積層構造を説明するための断面図である。図４９に示すように、コアチップＣＣ０は、４つのサブチップＳＣ０〜ＳＣ３を含んでもよい。
以上のように構成することにより、１つのコアチップＣＣを２つのサブチップＳＣで構成する場合よりも、更に面積効率を向上させることができる。また、コアチップＣＣ内で通信が必要な信号の配線長を更に短くすることができる。
４．６ 第４実施形態の第３変形例
上述の第４実施形態に係る半導体記憶装置では、サブチップＳＣ０及びＳＣ１のいずれか一方の周辺回路のみに存在する回路がある場合について説明した。具体的には、例えば、サブチップＳＣ０の周辺回路は、電圧生成回路１６を含むが、ロジック制御回路１４及びシーケンサ１５を含まない。一方、サブチップＳＣ１の周辺回路は、電圧生成回路１６を含まないが、ロジック制御回路１４及びシーケンサ１５を含む。しかしながら、これに限らず、サブチップＳＣ０及びＳＣ１は、いずれの周辺回路にも同一の回路の部分回路が設けられる構成であってもよい。係る場合、サブチップＳＣ０及びＳＣ１のレイアウトパターンは、サブチップＳＣ０に設けられる部分回路と、サブチップＳＣ１に設けられる部分回路とが、積層方向にオーバラップする回路領域を含むように設計されてもよい。
図５０及び図５１は、第４実施形態の第３変形例に係る半導体記憶装置のサブチップのレイアウトパターンを説明するための上面図である。図５０及び図５１ではそれぞれ、サブチップＳＣ０及びＳＣ２、並びにサブチップＳＣ１及びＳＣ３の構成が示される。
図５１に示すように、サブチップＳＣ０及びＳＣ２のレイアウトパターンにおいて、周辺回路は、データ転送回路１３Ｌ、ロジック制御回路１４Ｌ、シーケンサ１５Ｌ、電圧生成回路１６Ｌ、並びにドライバセット１７ＵＬ及び１７ＤＬを含む。また、図５２に示すように、サブチップＳＣ１及びＳＣ３のレイアウトパターンにおいて、周辺回路は、データ転送回路１３Ｒ、ロジック制御回路１４Ｒ、シーケンサ１５Ｒ、電圧生成回路１６Ｒ、並びにドライバセット１７ＵＲ及び１７ＤＲを含む。例えば、データ転送回路１３Ｌ、ロジック制御回路１４Ｌ、シーケンサ１５Ｌ、電圧生成回路１６Ｌ、並びにドライバセット１７ＵＬ及び１７ＤＬはそれぞれ、データ転送回路１３Ｒ、ロジック制御回路１４Ｒ、シーケンサ１５Ｒ、電圧生成回路１６Ｒ、並びにドライバセット１７ＵＲ及び１７ＤＲと鏡像対称な位置に設けられる。なお、各回路は、鏡像対称な位置に設けられる場合に限らず、互いのサブチップＳＣの上面同士を貼り合わせた際に、同一の機能を有する回路の一部が積層方向に重なる部分を有していればよい。
以上のように構成することにより、サブチップＳＣ同士を貼り合わせた際に、ｚ方向に沿って重複する領域に、同一の機能を有する回路が配置される。これにより、例えば、サブチップＳＣ０の電圧生成回路１６Ｌと、サブチップＳＣ１の電圧生成回路１６Ｒとの間で信号を通信する場合、電圧生成回路１６Ｌ及び１６Ｒとを接続する配線は、積層方向にのみ延ばせばよい。このため、同一のサブチップＳＣ内に余分な配線を設ける必要がなくなり、配線パターンの設計を簡素化できる。
また、サブチップＳＣ同士を貼り合わせた際に、ｚ方向に沿って異なる位置に同一の機能を有する回路が配置されている場合、サブチップＳＣ０及びＳＣ２と、サブチップＳＣ１及びＳＣ３とで、異なる信号経路を設ける必要がある。係る場合、サブチップＳＣ０及びＳＣ２のための信号経路は、サブチップＳＣ１及びＳＣ３では利用できないため、端子数や、配線長が増加する。第４実施形態の第３変形例では、上述の通り、サブチップＳＣ同士を貼り合わせた際に、ｚ方向に沿って同じ位置に、同一の機能を有する回路が配置される。このため、或る回路に必要な信号経路を、サブチップＳＣ０及びＳＣ２と、サブチップＳＣ１及びＳＣ３とで分ける必要が生じるケースを少なくできる。したがって、より制約の少ないチップデザインを設計することができ、設計コストを低減することができる。
５． 第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。第４実施形態に係る半導体記憶装置は、１つの半導体基板上に１つのサブチップＳＣが設けられた。一方、第５実施形態では、１つの半導体基板上に２つのサブチップＳＣが設けられる。当該２つのサブチップＳＣの各々は、互いに異なるコアチップＣＣの一部分となる。すなわち、１つのチップセットＣＳに２つのコアチップＣＣ（４つのサブチップＳＣ）が構成される。以下では、第４実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第４実施形態と異なる部分について説明する。
５．１ 構成について
第５実施形態に係る半導体記憶装置の構成について説明する。
５．１．１ コアチップ群の構成について
第５実施形態に係る半導体記憶装置のコアチップ群の構成例について、図５２を用いて説明する。図５２は、第５実施形態に係る半導体記憶装置のコアチップ群の構成の一例を示すブロック図である。
図５２に示すように、コアチップ群１１は、例えば、第４実施形態におけるコアチップ群１１内のコアチップＣＣの２倍のコアチップＣＣを含む。具体的には、コアチップ群１１は、複数のコアチップＣＣ（ＣＣ０Ａ、ＣＣ１Ａ、…、及びＣＣ０Ｂ、ＣＣ１Ｂ、…）を含む。各コアチップＣＣは、２つのサブチップＳＣを含む。具体的には、コアチップＣＣ０Ａは、サブチップＳＣ０Ａ及びＳＣ１Ａを含み、コアチップＣＣ１Ａは、サブチップＳＣ２Ａ及びＳＣ３Ａを含む。また、コアチップＣＣ０Ｂは、サブチップＳＣ０Ｂ及びＳＣ１Ｂを含み、コアチップＣＣ１Ｂは、サブチップＳＣ２Ｂ及びＳＣ３Ｂを含む。なお、コアチップＣＣの数は、任意の自然数が適用可能である。
サブチップＳＣ０Ａ及びＳＣ０Ｂは、半導体基板ＳＳ０上に設けられる。サブチップＳＣ１Ａ及びＳＣ１Ｂは、半導体基板ＳＳ１上に設けられる。サブチップＳＣ２Ａ及びＳＣ２Ｂは、同一の半導体基板ＳＳ２上に設けられる。サブチップＳＣ３Ａ及びＳＣ３Ｂは、同一の半導体基板ＳＳ３上に設けられる。
５．１．２ サブチップの構成について
次に、第５実施形態に係る半導体記憶装置のサブチップの構成について説明する。図５３は、第５実施形態に係る半導体記憶装置のサブチップのレイアウトパターンを説明するための上面図である。図５３では、同一の半導体基板ＳＳ上に設けられる２つのサブチップＳＣの組が示される。すなわち、図５３では、サブチップＳＣ０Ａ及びＳＣ０Ｂの組、サブチップＳＣ１Ｂ及びＳＣ１Ａの組、サブチップＳＣ２Ａ及びＳＣ２Ｂの組、又はサブチップＳＣ３Ｂ及びＳＣ３Ａの組、に共通する構成が示される。
図５３に示された上面図は、例えば、図３７に示された上面図の右端と、図３９に示された上面図の左端とを結合させたものに相当し、シンボルＰ１３に対応付けられる。図５３示すように、サブチップＳＣ０Ａ、ＳＣ１Ｂ、ＳＣ２Ａ、及びＳＣ３Ｂは、レイアウトパターンＰ８と一致する。サブチップＳＣ０Ｂ、ＳＣ１Ａ、ＳＣ２Ｂ、及びＳＣ３Ａは、レイアウトパターンＰ９と一致する。
なお、第５実施形態に係るレイアウトパターン及び配線パターンを示す断面図は、例えば、図３８に示された断面図の右端と、図４０に示された断面図の左端とを結合させたものと一致する。
５．１．３ コアチップ群の積層構造について
次に、第５実施形態に係る半導体記憶装置のコアチップ群の積層構造について、図５４を用いて説明する。図５４は、第５実施形態に係る半導体記憶装置のコアチップ群の積層構造を説明するための断面図である。
図５４に示すように、第５実施形態におけるコアチップ群のチップセットＣＳは、第４実施形態の図４１に示されたチップセットＣＳと、図４１に示されたチップセットＣＳを上下に反転させたものと、を含む。
これにより、サブチップＳＣ０Ａ及びＳＣ１Ａを含むコアチップＣＣ０Ａと、サブチップＳＣ０Ｂ及びＳＣ１Ｂを含むコアチップＣＣ０Ｂとが、１つのチップセットＣＳに設けられる。また、サブチップＳＣ２Ａ及びＳＣ３Ａを含むコアチップＣＣ１Ａと、サブチップＳＣ２Ｂ及びＳＣ３Ｂを含むコアチップＣＣ１Ｂとが、１つのチップセットＣＳに設けられる。図５４の例では、コアチップＣＣ０Ａ及びＣＣ１Ａと、コアチップＣＣ０Ｂ及びＣＣ１Ｂとは、それぞれ独立した信号経路群を共有する。
５．２ 製造方法について
次に、第５実施形態に係る半導体記憶装置の製造方法について説明する。
５．２．１ ウェハ形成について
第５実施形態に係る半導体記憶装置の製造方法のうち、ウェハ上への素子層の形成方法について説明する。図５５は、第５実施形態に係る半導体記憶装置のウェハ上への素子層の形成方法を説明するための模式図である。すなわち、図５５は、図１０におけるステップＳＴ１０に対応する。
図５５では、マスクセットＭＳ６を用いてウェハＷ１及びＷ２上に転写されるレイアウトパターンが模式的に示される。具体的には、図５５では、図５３において説明したレイアウトパターンがシンボルＰ１３で示される。
上述の通り、サブチップＳＣ０Ａ及びＳＣ０Ｂの組、サブチップＳＣ１Ｂ及びＳＣ１Ａの組、サブチップＳＣ２Ａ及びＳＣ２Ｂの組、並びにサブチップＳＣ３Ｂ及びＳＣ３Ａの組は、同一のチップデザインを含む。このため、図５５に示すように、マスクセットＭＳ６は、チップデザインが一様に並ぶ。ウェハＷ１及びＷ２は、例えば、第２実施形態における図２２と同様、ｘｙ平面上においてｘ方向に沿って並べられた状態から、ｙｚ平面に関して折るように貼り合わされてもよく、ｘｙ平面上においてｙ方向に沿って並べられた状態から、ｘｚ平面に関して折るように貼り合わされてもよい。
以上のようにマスクセットＭＳ６が転写されたウェハＷ１及びＷ２を貼り合わせることにより、図５４において説明したチップセットＣＳとして機能し得る構成が複数個得られる。
５．２．２ ダイソートについて
第５実施形態に係る半導体記憶装置の製造方法のうち、ダイソート工程は、例えば、第２実施形態と同様の方法を適用し得る。すなわち、レイアウトパターンＰ１３のマスク部分をダイソータの針当て位置の繰り返し単位ＤＳＵと定義することができる。これにより、同一のチップデザインが並ぶウェハについて、１つのダイソータの針当て位置の繰り返し単位ＤＳＵを用いて、ダイソートを実施することができる。
５．３ 本実施形態に係る効果
第５実施形態によれば、半導体基板ＳＳ０上に設けられる素子層は、サブチップＳＣ０Ａの内部回路と、サブチップＳＣ０Ｂの内部回路と、が含まれる。半導体基板ＳＳ１上に設けられる素子層は、サブチップＳＣ１Ａの内部回路と、サブチップＳＣ１Ｂの内部回路と、が含まれる。コアチップＣＣ０Ａは、サブチップＳＣ０Ａ及びＳＣ１Ｂを含み、コアチップＣＣ０Ｂは、サブチップＳＣ０Ｂ及びＳＣ１Ａを含む。サブチップＳＣ０Ａ及びＳＣ１Ｂは、１つのコアチップＣＣのレイアウトパターンの左半分に相当し、サブチップＳＣ０Ｂ及びＳＣ１Ａは、１つのコアチップＣＣのレイアウトパターンの右半分に相当する。このため、１つのチップセットＣＳ内に２つのコアチップＣＣを設けることができる。これにより、第４実施形態に比べて、１つのチップセットＣＳ内に設けるコアチップＣＣの数を２倍に増やすことができる。
また、第５実施形態では、第２実施形態と同様、ウェハＷ１及びＷ２は、同一のマスクセットＭＳ６によって素子層が形成される。このマスクセットＭＳ６は、同一のチップデザインが一様に並ぶ。これにより、コアチップＣＣ１つ分のレイアウトパターン及び配線パターンを設計するだけで、マスクセットＭＳ６を設計することができる。従って、製造コストを低減することができる。
また、第５実施形態に係るレイアウトパターンは、第４実施形態に係るレイアウトパターンＰ８の右端と、レイアウトパターンＰ９の左端とを結合させたものと一致する。つまり、第５実施形態に係るレイアウトパターンは、半導体基板の中心に関して対称な位置にバンプ及びパッドが設けられる。このため、ウェハＷ１及びＷ２を貼り合わせた際に互いに端子の位置が一致する。これにより、ウェハＷ１及びＷ２の間の接続を整合させることができる。
なお、第５実施形態では、第４実施形態と同様、同一の半導体基板ＳＳ０上に設けられたサブチップＳＣ０Ａ及びＳＣ０Ｂは、異なるレイアウトパターンにより論理回路が設けられる。このため、例えば、信号経路ＳＬ７において、半導体基板から素子層に向けた入出力方向を有する論理素子層に対して、素子層から半導体基板に向けた入出力方向を有する論理素子層を対応させることができる。したがって、サブチップＳＣ０Ａ内の論理素子層と、サブチップＳＣ１Ｂ内の論理素子層とは、入出力関係が整合する。また、サブチップＳＣ０Ｂ内の論理素子層と、サブチップＳＣ１Ａ内の論理素子層とは、入出力関係が整合する。
また、第４実施形態と同様、２つの半導体基板上に設けられた２つのサブチップＳＣが積層されて１つのコアチップが形成される。このため、コアチップＣＣ内の通信に要する配線の長さを短縮することができる。
５．４ 第５実施形態の第１変形例
なお、第５実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。
第５実施形態では、第４実施形態と類似した場合として、同一の半導体基板ＳＳ上に設けられた２つのサブチップＳＣ内のバンプが左右対称に設けられる場合について説明したが、これに限られない。例えば、第４実施形態の第１変形例と類似した場合として、同一の半導体基板ＳＳ上に設けられた２つのサブチップＳＣ内のバンプが左右非対称に設けられてもよい。
図５６は、第５実施形態の第１変形例に係る半導体記憶装置のコアチップ群の構成を説明するための断面図である。図５６に示すように、第５実施形態の第１変形例では、サブチップＳＣ０Ａ、ＳＣ０Ｂ、ＳＣ１Ａ、及びＳＣ１Ｂを含むチップセットＣＳａと、サブチップＳＣ２Ａ、ＳＣ２Ｂ、ＳＣ３Ａ、及びＳＣ３Ｂを含むチップセットＣＳｂとは、互いに異なる。
具体的には、サブチップＳＣ２Ａ及びＳＣ２Ｂのレイアウトパターンは、レイアウトパターンＰ１３と鏡像対称の関係を有する。このため、サブチップＳＣ２Ａ及びＳＣ２Ｂのバンプは、サブチップＳＣ１Ａ及びＳＣ１Ｂと、サブチップＳＣ２Ａ及びＳＣ２Ｂとが貼り合わされた面に対して、サブチップＳＣ１Ａ及びＳＣ１Ｂのバンプと対称な位置に設けられる。これにより、サブチップＳＣ１Ａ及びＳＣ１Ｂと、サブチップＳＣ２Ａ及びＳＣ２Ｂとは、互いのバンプの位置が整合する。
また、サブチップＳＣ３Ａ及びＳＣ３Ｂのレイアウトパターンは、レイアウトパターンＰ１３と鏡像対称の関係を有する。このため、サブチップＳＣ３Ａ及びＳＣ３Ｂのバンプは、サブチップＳＣ１Ａ及びＳＣ１Ｂと、サブチップＳＣ２Ａ及びＳＣ２Ｂとが貼り合わされた面に対して、サブチップＳＣ０Ａ及びＳＣ０Ｂのバンプと対称な位置に設けられる。これにより、サブチップＳＣ３Ａ及びＳＣ３Ｂと、サブチップＳＣ０Ａ及びＳＣ０Ｂとは、互いのバンプの位置が整合する。したがって、サブチップＳＣ３Ａ及びＳＣ３Ｂ上に、サブチップＳＣ０Ａ及びＳＣ０Ｂを更に積層することができる。
なお、上述の通り、チップセットＣＳａ及びＣＳｂは、互いに鏡像対称の関係を有するため、チップセットＣＳａ及びＣＳｂを貼り合わせると、論理回路の入出力端の向きが互いに逆向きになる。第５実施形態では、レイアウトパターンＰ４及びＰ６は、互いに異なる配線パターンが適用される。具体的には、一方のチップセットＣＳ内のサブチップＳＣの配線パターンにおいて、論理回路の入力端及び出力端がそれぞれパッド及びバンプに接続される場合、他方のチップセットＣＳ内のサブチップＳＣの配線パターンでは、論理回路の入力端及び出力端がそれぞれバンプ及びパッドに接続される。このため、サブチップＳＣ１Ａ及びＳＣ２Ａを貼り合わせた際に、サブチップＳＣ１Ａ内に設けられた論理回路と、サブチップＳＣ２Ａ内に設けられた論理回路との間の入出力関係を整合させることができる。同様に、サブチップＳＣ１Ｂ及びＳＣ２Ｂを貼り合わせた際に、サブチップＳＣ１Ｂ内に設けられた論理回路と、サブチップＳＣ２Ｂ内に設けられた論理回路との間の入出力関係を整合させることができる。また、サブチップＳＣ３Ａ及びＳＣ０Ａを貼り合わせた際に、サブチップＳＣ３Ａ内に設けられた論理回路と、サブチップＳＣ０Ａ内に設けられた論理回路との間の入出力関係を整合させることができる。同様に、サブチップＳＣ３Ｂ及びＳＣ０Ｂを貼り合わせた際に、サブチップＳＣ３Ｂ内に設けられた論理回路と、サブチップＳＣ０Ｂ内に設けられた論理回路との間の入出力関係を整合させることができる。
５．５ 第５実施形態の第２変形例
上述の第５実施形態に係る半導体記憶装置は、１つのコアチップＣＣに２つのサブチップＳＣが含まれる例について説明したが、これに限られない。例えば、コアチップＣＣは、２個に限らず、偶数（４、６、…）個のサブチップＳＣが積層されて構成されてもよい。
図５７は、第５実施形態の第２変形例のコアチップ群の積層構造を説明するための断面図である。図５７に示すように、コアチップＣＣ０Ａ及びＣＣ０Ｂはそれぞれ、４つのサブチップＳＣ０Ａ〜ＳＣ３Ａ、及びＳＣ０Ｂ〜ＳＣ３Ｂを含んでもよい。
以上のように構成することにより、１つのコアチップＣＣを２つのサブチップＳＣで構成する場合よりも、更に面積効率を向上させることができる。また、コアチップＣＣ内で通信が必要な信号の配線長を更に短くすることができる。
５．６ 第５実施形態の第３変形例
上述の第５実施形態に係る半導体記憶装置は、同一の半導体基板ＳＳ上に異なるコアチップＣＣに含まれる２つのサブチップＳＣが互いに独立して設けられる例について説明したが、これに限られない。例えば、同一半導体基板ＳＳ上に設けられた２つのサブチップＳＣは、隣り合う領域において設けられた共有回路の機能を共有してもよい。
図５８は、第５実施形態の第３変形例に係る半導体記憶装置のサブチップのレイアウトパターンを説明するための上面図である。図５８に示すように、例えば、サブチップＳＣ０Ａ及びＳＣ０Ｂは、互いのサブチップＳＣに設けられた共有回路を共有する。共有回路は、サブチップＳＣ０Ａ及びＳＣ０Ｂのいずれの回路としても動作可能である。
以上のように構成することにより、異なるコアチップＣＣ間で共有できる機能については、１つの共有回路で処理することが可能となる。これにより、より回路面積を小さくすることができる。
６． その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…コントローラ、３…半導体記憶装置、５…プロセッサ、６…内蔵メモリ、７…ＮＡＮＤインタフェース回路、８…バッファメモリ、９…ホストインタフェース回路、１０…インタフェースチップ、１１…コアチップ群、１２…メモリセルアレイ、１３…データ転送回路、１４…ロジック制御回路、１５…シーケンサ、１６…電圧生成回路、１７…ドライバセット、１８…ロウデコーダ、１９…センスアンプ、２０、４０、６０、９０、１２０、１４０、１６０、１８０…半導体基板、２１、４１、６１、９１、１２１、１４１、１６１、１８１…素子層、２２、４２、６２、９２、１２２、１４２、１６２、１８２…ビア、２３、４３、６３、９３、１２３、１４３、１６３、１８３…バンプ、２４、４４、６４、９４、１２４、１４４、１６４、１８４…パッド、２５、２６、４５、４６、６５〜６７、９５〜９７、１２５、１２６、１４５、１６５、１８５、１８６…論理素子層、２７〜３３、４７〜５３、６８〜８０、９８〜１１０、１２７〜１３３、１４６〜１５１、１６６〜１７１、１８７〜１９３…配線層。

Claims (34)

  1. 第１基板と、
    前記第１基板の上面上に設けられた第１素子層と、
    第２基板と、
    前記第２基板の上面上に設けられた第２素子層と、
    を備え、
    前記第１基板は、第１ビアを含み、
    前記第１素子層は、前記第１ビアと電気的に接続され、前記第１素子層の上面上に設けられた第１パッドを含み、
    前記第２基板は、第２ビアを含み、
    前記第２素子層は、前記第２ビアと電気的に接続され、前記第２素子層の上面上に設けられた第２パッドを含み、
    前記第２素子層の上面は、前記第１素子層の上面上に対向して設けられ、
    前記第１パッド及び前記第２パッドは、前記第１素子層及び前記第２素子層の対向する面に対して対称に設けられ、互いに電気的に接続された、
    半導体記憶装置。
  2. 前記１素子層は、前記第１ビアに電気的に接続された入力端と、前記第１パッドに電気的に接続された出力端と、を含む第１論理回路を更に含み、
    前記２素子層は、前記第２パッドに電気的に接続された入力端と、前記第２ビアに電気的に接続された出力端と、を含む第２論理回路を更に含む、
    請求項１記載の半導体記憶装置。
  3. 前記１素子層は、前記第１パッドに電気的に接続された入力端と、前記第１ビアに電気的に接続された出力端と、を含む第１論理回路を更に含み、
    前記２素子層は、前記第２ビアに電気的に接続された入力端と、前記第２パッドに電気的に接続された出力端と、を含む第２論理回路を更に含む、
    請求項１記載の半導体記憶装置。
  4. 前記第１論理回路及び前記第２論理回路は、前記第１素子層及び前記第２素子層の対向する面に対して対称に設けられた、請求項２又は請求項３記載の半導体記憶装置。
  5. 前記第１論理回路及び前記第２論理回路は、前記第１素子層及び前記第２素子層の対向する面に対して非対称に設けられた、請求項２又は請求項３記載の半導体記憶装置。
  6. 前記第１素子層及び前記第２素子層は、同一のレイアウトパターンにより設けられた、請求項５記載の半導体記憶装置。
  7. 前記第１素子層及び前記第２素子層は、異なるレイアウトパターンにより設けられた、請求項５記載の半導体記憶装置。
  8. 前記第１素子層及び前記第２素子層の各々は、互いに異なるコアチップに含まれる、請求項１記載の半導体記憶装置。
  9. 前記第１素子層及び前記第２素子層は、同一のコアチップに含まれる、請求項１記載の半導体記憶装置。
  10. 第３基板と、前記第３基板の上面上に設けられた第３素子層と、を更に備え、
    前記第３基板は、第３ビアを含み、
    前記第３素子層は、前記第３ビアと電気的に接続され、前記第３素子層の上面上に設けられた第３パッドを含み、
    前記第３基板の下面は、前記第２基板の下面上に対向して設けられ、
    前記第２ビア及び前記第３ビアは、前記第２基板及び前記第３基板の対向する面に対して対称に設けられ、互いに電気的に接続された、
    請求項１記載の半導体記憶装置。
  11. 前記第２パッド及び前記第３パッドは、前記第２基板及び前記第３基板の対向する面に対して対称に設けられた、請求項１０記載の半導体記憶装置。
  12. 第４基板と、前記第４基板の上面上に設けられた第４素子層と、を更に備え、
    前記第４基板は、第４ビアを含み、
    前記第４素子層は、上面上に設けられ、前記第４ビアと電気的に接続された第４パッドを含み、
    前記第４素子層は、前記第３素子層の上面上に対向して設けられ、
    前記第３ビア及び前記第４ビアは、前記第３素子層及び前記第４素子層の対向する面に対して対称に設けられ、互いに電気的に接続された、
    請求項１１記載の半導体記憶装置。
  13. 前記第１パッド及び前記第４パッドは、前記第２基板及び前記第３基板の対向する面に対して対称に設けられた、請求項１２記載の半導体記憶装置。
  14. 前記第１ビア及び前記第２ビアは、前記第１素子層及び前記第２素子層の対向する面に対して対称に設けられた、請求項１３記載の半導体記憶装置。
  15. 前記第１ビア及び前記第２ビアは、前記第１素子層及び前記第２素子層の対向する面に対して非対称に設けられた、請求項１４記載の半導体記憶装置。
  16. 前記第１素子層、前記第２素子層、及び前記第３素子層は、同一のコアチップに含まれる、請求項１０記載の半導体記憶装置。
  17. 前記第１素子層及び前記第３素子層は、同一のレイアウトパターンにより設けられた、請求項１０記載の半導体記憶装置。
  18. 前記第１素子層及び前記第３素子層は、異なるレイアウトパターンにより設けられた、請求項１０記載の半導体記憶装置。
  19. 前記第１基板は、第３ビアを更に含み、
    前記第１素子層は、前記第３ビアと電気的に接続され、前記第１素子層の上面上のうち前記第１素子層の中心に関して対称な位置に設けられた第３パッドを更に含み、
    前記第２基板は、第４ビアを更に含み、
    前記第２素子層は、前記第４ビアと電気的に接続され、前記第２素子層の上面上のうち前記第２素子層の中心に関して対称な位置に設けられた第４パッドを更に含み、
    前記第３パッド及び前記第４パッドは、前記第１素子層及び前記第２素子層の対向する面に対して対称に設けられ、互いに電気的に接続された、
    請求項１記載の半導体記憶装置。
  20. 前記第１ビア、前記第１パッド、前記第２ビア、及び前記第２パッドは、第１コアチップに含まれ、
    前記第３ビア、前記第３パッド、前記第４ビア、及び前記第４パッドは、第２コアチップに含まれた、
    請求項１９記載の半導体記憶装置。
  21. 前記第１素子層は、前記第１ビア及び前記第１パッドを電気的に接続する配線に電気的に接続された第１周辺回路を更に含み、
    前記第２素子層は、前記第１周辺回路と対応付けられ、前記第２ビア及び前記第２パッドを電気的に接続する配線と電気的に切断された第２周辺回路を更に含む、
    請求項６又は請求項７記載の半導体記憶装置。
  22. 前記第１素子層は、前記第１ビア及び前記第１パッドを電気的に接続する配線に電気的に接続された周辺回路の第１部分を更に含み、
    前記第２素子層は、前記第２ビア及び前記第２パッドを電気的に接続する配線に電気的に接続された前記周辺回路の第２部分を更に含み、
    前記周辺回路の第１部分と、前記周辺回路の第２部分とは、積層方向に重なる領域を含む、
    請求項９記載の半導体記憶装置。
  23. 前記第１素子層は、共有回路を更に含み、
    前記共有回路は、前記第１素子層の第１部分及び前記第１素子層の第２部分に共有される、
    請求項１９記載の半導体記憶装置。
  24. 第１ウェハの上面上に第１素子層を設けることと、
    第２ウェハの上面上に第２素子層を設けることと、
    前記第１素子層の上面と前記第２素子層の上面とを対向させて、前記第１ウェハ及び前記第２ウェハを貼り合わせることと、
    前記貼り合わされた前記第１ウェハの下面及び前記第２ウェハの下面に対してプロービングすることと、
    前記プロービングされた前記第１ウェハ及び前記第２ウェハを同時にダイシングし、２以上のチップセットを生成することと、
    を備えた、半導体記憶装置の製造方法。
  25. 前記第１素子層及び前記第２素子層は、同一のマスクセットにより設けられた、請求項２４記載の半導体記憶装置の製造方法。
  26. 前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、異なるレイアウトパターンにより設けられた、請求項２５記載の半導体記憶装置の製造方法。
  27. 前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、前記第１素子層及び前記第２素子層の対向する面に関して対称に設けられた、請求項２６記載の半導体記憶装置の製造方法。
  28. 前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、異なる配線パターンにより設けられた、請求項２７記載の半導体記憶装置の製造方法。
  29. 前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、同一のレイアウトパターンにより設けられた、請求項２５記載の半導体記憶装置の製造方法。
  30. 前記２以上のチップセットのうちの１つにおいて、前記第１ウェハの下面に対するプロービングに用いられる端子の配置パターンと、前記第２ウェハの下面に対するプロービングに用いられる端子の配置パターンとは、互いに異なる、請求項２４記載の半導体記憶装置の製造方法。
  31. 前記２以上のチップセットのうちの１つにおいて、前記第１ウェハの下面に対するプロービングに用いられる端子の配置パターンと、前記第２ウェハの下面に対するプロービングに用いられる端子の配置パターンとは、同一である、請求項２４記載の半導体記憶装置の製造方法。
  32. 前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、互いに異なるコアチップに含まれる、請求項２４記載の半導体記憶装置の製造方法。
  33. 前記２以上のチップセットのうちの１つにおいて、前記第１素子層及び前記第２素子層は、同一のコアチップに含まれる、請求項２４記載の半導体記憶装置の製造方法。
  34. 前記２以上のチップセットのうちの１つにおいて、
    前記第１素子層は、第１コアチップの第１部分、及び第２コアチップの第１部分を含み、
    前記第２素子層は、第１コアチップの第２部分、及び第２コアチップの第２部分を含む、
    請求項２４記載の半導体記憶装置の製造方法。
JP2017049967A 2017-03-15 2017-03-15 半導体記憶装置 Active JP6800788B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP2017049967A JP6800788B2 (ja) 2017-03-15 2017-03-15 半導体記憶装置
CN201880014096.3A CN110447102B (zh) 2017-03-15 2018-01-19 半导体存储装置
EP18768470.9A EP3598493A4 (en) 2017-03-15 2018-01-19 SEMI-CONDUCTOR STORAGE DEVICE
SG11201907932UA SG11201907932UA (en) 2017-03-15 2018-01-19 Semiconductor memory device
PCT/JP2018/001639 WO2018168198A1 (ja) 2017-03-15 2018-01-19 半導体記憶装置
TW107102648A TWI667772B (zh) 2017-03-15 2018-01-25 半導體記憶裝置
TW108121307A TWI734127B (zh) 2017-03-15 2018-01-25 半導體記憶裝置及半導體記憶裝置之製造方法
TW110122232A TWI807342B (zh) 2017-03-15 2018-01-25 半導體記憶裝置
US16/556,116 US11145625B2 (en) 2017-03-15 2019-08-29 Semiconductor memory device
US17/477,434 US11594523B2 (en) 2017-03-15 2021-09-16 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017049967A JP6800788B2 (ja) 2017-03-15 2017-03-15 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2018156968A true JP2018156968A (ja) 2018-10-04
JP6800788B2 JP6800788B2 (ja) 2020-12-16

Family

ID=63522983

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017049967A Active JP6800788B2 (ja) 2017-03-15 2017-03-15 半導体記憶装置

Country Status (7)

Country Link
US (2) US11145625B2 (ja)
EP (1) EP3598493A4 (ja)
JP (1) JP6800788B2 (ja)
CN (1) CN110447102B (ja)
SG (1) SG11201907932UA (ja)
TW (3) TWI807342B (ja)
WO (1) WO2018168198A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367712B2 (en) 2020-03-09 2022-06-21 Kioxia Corporation Semiconductor device and manufacturing method thereof
JP2025507060A (ja) * 2022-09-07 2025-03-13 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体チップ、半導体デバイスおよびその形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
JP7159036B2 (ja) * 2018-12-25 2022-10-24 キオクシア株式会社 メモリデバイス
JP2020141100A (ja) * 2019-03-01 2020-09-03 キオクシア株式会社 半導体装置およびその製造方法
JP2020145231A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP2020178010A (ja) * 2019-04-17 2020-10-29 キオクシア株式会社 半導体記憶装置
JP7282699B2 (ja) 2020-01-21 2023-05-29 キオクシア株式会社 半導体記憶装置
KR20230024714A (ko) * 2021-08-12 2023-02-21 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US12437833B2 (en) 2022-05-23 2025-10-07 SK Hynix Inc. Stacked integrated circuit
US12438126B2 (en) 2022-05-23 2025-10-07 SK Hynix Inc. Stacked integrated circuit
TWI827324B (zh) * 2022-10-26 2023-12-21 華邦電子股份有限公司 記憶裝置的拾取結構及記憶裝置之製造方法
KR20250095338A (ko) * 2023-12-19 2025-06-26 삼성전자주식회사 반도체 소자, 그 반도체 소자를 포함한 반도체 패키지, 및 그 반도체 소자의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012522398A (ja) * 2009-03-30 2012-09-20 メギカ・コーポレイション 上部ポストパッシベーション技術および底部構造技術を使用する集積回路チップ
JP2015029138A (ja) * 2014-10-08 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置のテスト方法、および半導体装置の製造方法
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
JP2015188052A (ja) * 2014-03-14 2015-10-29 株式会社東芝 半導体装置及びその製造方法
JP2016004860A (ja) * 2014-06-16 2016-01-12 マイクロン テクノロジー， インク． 半導体装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129928B2 (ja) 1995-03-30 2001-01-31 シャープ株式会社 樹脂封止型半導体装置
JP3667165B2 (ja) 1999-08-11 2005-07-06 住友大阪セメント株式会社 工業用固形燃料及びその製造方法
JP3668165B2 (ja) 2001-09-11 2005-07-06 松下電器産業株式会社 半導体装置
US7368810B2 (en) 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
JP2006332342A (ja) 2005-05-26 2006-12-07 Shinko Electric Ind Co Ltd 半導体装置
KR100945504B1 (ko) 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
KR100909562B1 (ko) * 2007-12-21 2009-07-27 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US8106520B2 (en) * 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
KR20110012673A (ko) * 2009-07-31 2011-02-09 주식회사 하이닉스반도체 반도체 패키지 및 이를 이용한 스택 패키지
JP2011123955A (ja) * 2009-12-11 2011-06-23 Elpida Memory Inc 半導体システム
US8546188B2 (en) * 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking
KR101817156B1 (ko) * 2010-12-28 2018-01-10 삼성전자 주식회사 관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법
KR101828490B1 (ko) * 2011-08-30 2018-02-12 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
ITVI20120060A1 (it) * 2012-03-19 2013-09-20 St Microelectronics Srl Sistema elettronico avente un' aumentata connessione tramite l'uso di canali di comunicazione orizzontali e verticali
US10090349B2 (en) 2012-08-09 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
JP5802631B2 (ja) * 2012-09-06 2015-10-28 株式会社東芝 半導体装置
TWI588946B (zh) * 2012-12-21 2017-06-21 高通公司 背對背堆疊積體電路總成及製造方法
KR102077608B1 (ko) * 2013-09-26 2020-02-17 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 스택 패키지
WO2016118209A2 (en) * 2014-11-05 2016-07-28 Massachusetts Institute Of Technology Multi-layer semiconductor devices fabricated using a combination of substrate and via structures and fabrication techniques
KR102360381B1 (ko) * 2014-12-01 2022-02-11 삼성전자주식회사 적층 구조를 갖는 반도체 소자 및 그 제조방법
US9589946B2 (en) * 2015-04-28 2017-03-07 Kabushiki Kaisha Toshiba Chip with a bump connected to a plurality of wirings
JP6515724B2 (ja) * 2015-07-31 2019-05-22 富士通株式会社 半導体装置
JP6663104B2 (ja) * 2015-09-10 2020-03-11 富士通株式会社 半導体装置および半導体装置の制御方法
KR102500813B1 (ko) * 2015-09-24 2023-02-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9786619B2 (en) * 2015-12-31 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US10068899B2 (en) * 2016-08-18 2018-09-04 Globalfoundries Inc. IC structure on two sides of substrate and method of forming
JP2018137299A (ja) * 2017-02-21 2018-08-30 東芝メモリ株式会社 半導体装置
US10141391B2 (en) * 2017-02-23 2018-11-27 International Business Machines Corporation Microstructure modulation for 3D bonded semiconductor containing an embedded resistor structure
KR102285787B1 (ko) * 2017-03-03 2021-08-04 삼성전자 주식회사 3차원 반도체 소자
US10157832B2 (en) * 2017-03-08 2018-12-18 Globalfoundries Inc. Integrated circuit structure including via interconnect structure abutting lateral ends of metal lines and methods of forming same
US10651153B2 (en) * 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012522398A (ja) * 2009-03-30 2012-09-20 メギカ・コーポレイション 上部ポストパッシベーション技術および底部構造技術を使用する集積回路チップ
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
JP2015188052A (ja) * 2014-03-14 2015-10-29 株式会社東芝 半導体装置及びその製造方法
JP2016004860A (ja) * 2014-06-16 2016-01-12 マイクロン テクノロジー， インク． 半導体装置
JP2015029138A (ja) * 2014-10-08 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置のテスト方法、および半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367712B2 (en) 2020-03-09 2022-06-21 Kioxia Corporation Semiconductor device and manufacturing method thereof
JP2025507060A (ja) * 2022-09-07 2025-03-13 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体チップ、半導体デバイスおよびその形成方法
JP7767642B2 (ja) 2022-09-07 2025-11-11 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体チップ、半導体デバイスおよびその形成方法

Also Published As

Publication number Publication date
EP3598493A1 (en) 2020-01-22
WO2018168198A1 (ja) 2018-09-20
EP3598493A4 (en) 2021-01-20
TWI667772B (zh) 2019-08-01
TWI734127B (zh) 2021-07-21
TW202207424A (zh) 2022-02-16
US11145625B2 (en) 2021-10-12
US11594523B2 (en) 2023-02-28
US20220005789A1 (en) 2022-01-06
CN110447102B (zh) 2024-03-05
TW201937702A (zh) 2019-09-16
TW201836125A (zh) 2018-10-01
CN110447102A (zh) 2019-11-12
US20190385984A1 (en) 2019-12-19
TWI807342B (zh) 2023-07-01
JP6800788B2 (ja) 2020-12-16
SG11201907932UA (en) 2019-09-27

Similar Documents

Publication Publication Date Title
JP6800788B2 (ja) 半導体記憶装置
US11594521B2 (en) Stacked chips comprising interconnects
US9165923B2 (en) Semiconductor device having plural standard cells
US20090303770A1 (en) Memory chip and semiconductor device
US9142469B2 (en) Semiconductor device
JP2011061090A (ja) 半導体装置及びこれを備える半導体パッケージ
US20250280547A1 (en) Memory device
CN221887062U (zh) Nand闪存及闪存芯片连接底座、和固态存储器
US20250149098A1 (en) Memory device
US11599484B2 (en) Semiconductor device having plural signal buses for multiple purposes
US6975527B1 (en) Memory device layout
JPS60175438A (ja) 半導体集積回路装置
JP2013089704A (ja) 半導体装置
JP2006100436A (ja) 半導体装置
JPH04212779A (ja) 半導体メモリ装置
JPH03218052A (ja) 半導体集積回路装置
JPS634644A (ja) 半導体集積回路装置
JP2013125895A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170525

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201027

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201125

R150 Certificate of patent or registration of utility model

Ref document number: 6800788

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150