JP2015029138A - 半導体装置のテスト方法、および半導体装置の製造方法 - Google Patents

Abstract

【課題】メモリモジュール全体における転送速度の上昇に対処できるチップダイの製造歩留りを上げた半導体装置を提供する。【解決手段】第１面と、第１面の反対側に位置する第２面と、第１面から第２面へ第１ウェハを貫通する第１電極と、第１面に形成され第１電極と電気的に繋がるパッドと、を含む第１ウェハを提供することと、第２ウェハを貫通する第２電極を含む第２ウェハを提供することと、第１ウェハを第２ウェハに積み、第１ウェハの第２面が第２ウェハの方向に向くように第１電極と第２電極とを接続することと、パッドを針でプローブすることと、第１ウェハが第２ウェハに積まれている状態で、第１電極にテスト信号を与え、テスト信号を第１電極および第２電極を介して第２ウェハに入力することと、を含む。【選択図】図１

Description

本発明は、半導体装置のテスト方法、半導体装置の製造方法、および複数の半導体チップを積み重ねることを含む半導体装置の製造方法に関する。

この種の半導体装置として、インターポーザ基板上に搭載されたＩＯチップ上に、複数のＤＲＡＭチップを積層し、各ＤＲＡＭチップとＩＯチップとをシリコン貫通ビア（Ｓｉｖｉａ）中に形成された貫通電極によって接続することによってメモリモジュールを構成した半導体装置がある（特許文献１）。

具体的に説明すると、特許文献１に示されたメモリモジュールの各ＤＲＡＭチップには、データ信号及びデータ信号に付随するデータマスク信号を転送するために、複数のビア及びこれらビアに形成された貫通電極が設けられている。

この構成の半導体装置は、複数のＤＲＡＭチップ間の配線を短縮できると共に、消費電流の大きいＤＬＬをＩＯチップだけに備えれば良いと云う利点を備えている。

特開２００４−３２７４７４号公報

しかしながら、特許文献１は、複数のＤＲＡＭチップを積層した半導体装置から出力されるデータ信号の転送速度が高くなった場合について考慮していない。即ち、特許文献１は、積層されたＤＲＡＭチップからのデータ転送速度が高速化した場合における問題点及びその対策等について記載していない。実際には、各ＤＲＡＭチップからのデータ転送速度が高速化した場合、消費電力の増大及び歩留まりの低下等の問題点が生じることが確認された。

例えば、２ＧＢ（即ち、２ギガバイト）の総記憶容量を有するメモリモジュールを１６個のＤＲＡＭチップによって実現する場合を想定してみる。この場合、各ＤＲＡＭチップのデータ入出力用貫通電極が４個であるとすると、メモリモジュール全体では、６４個のデータ入出力用貫通電極が設けられていることになる。ここで、各データ入出力貫通電極から１６００Ｍｂｐｓの転送速度でデータ信号が入出力されるものとすると、メモリモジュール全体では、１０２．４Ｇｂｐｓ（即ち、１２．８ＧＢ／ｓ）の転送速度でデータ信号が各データ入出力貫通電極から入出力されることになる。

しかしながら、１６００Ｍｂｐｓのデータ転送速度で各ＤＲＡＭチップからデータ信号を入出力した場合、各ＤＲＡＭチップにおける消費電流は非常に大きくなり、この結果、メモリモジュール全体の消費電流もノイズも大きくなってしまう。また、１６００Ｍｂｐｓのデータ転送速度を実現するために例えばＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）技術を採用した場合においても、８００ＭＨｚの高い周波数で各ＤＲＡＭチップを動作させる必要がある。このように、高い周波数で動作するＤＲＡＭチップを製造することはその製品の様々なスペック値（タイミング規定等）が厳しくなり、製品の歩留まりが低くなり、また、メモリコントーラ間との通信においてメモリモジュールの安定動作を保証することも難しくなってしまう。これらは、積層されるチップの枚数が増加する程、積層厚さに比例するシリコン貫通ビアとビア間接続の総寄生抵抗や総寄生容量等によって、高周波動作（高いデータ転送レート）に影響を及ぼすからである。

本発明は、ＤＲＡＭチップのようなチップダイからのデータ転送速度を上げることなく、メモリモジュール全体における転送速度の上昇に対処できる半導体装置を企図している。

本発明の半導体装置のテスト方法は、第１面と、前記第１面の反対側に位置する第２面と、前記第１面から前記第２面へ第１ウェハを貫通する第１電極と、前記第１面に形成され前記第１電極と電気的に繋がるパッドと、を含む前記第１ウェハを提供することと、第２ウェハを貫通する第２電極を含む前記第２ウェハを提供することと、前記第１ウェハを前記第２ウェハに積み、前記第１ウェハの前記第２面が前記第２ウェハの方向に向くように前記第１電極と前記第２電極とを接続することと、前記パッドを針でプローブすることと、前記第１ウェハが前記第２ウェハに積まれている状態で、前記第１電極にテスト信号を与え、前記テスト信号を前記第１電極および前記第２電極を介して前記第２ウェハに入力することと、を含む。

本発明の半導体装置の製造方法は、半導体装置を形成することと、前記半導体装置をテストすることと、を含み、前記テストすることは、第１ウェハに形成された第１電極が、第２ウェハに形成された第２電極と接続されるように、前記第１ウェハを、前記半導体装置を有する前記第２ウェハに積むことと、前記第１ウェハの前記第１電極にテスト信号を与え、前記テスト信号を前記第１電極および前記第２電極を介して前記半導体装置に入力することと、を含み、前記第１電極は、前記第１ウェハを貫通し、前記第２電極は、前記第２ウェハを貫通すると共に前記半導体装置と電気的に繋がる。

本発明の複数のチップを積み重ねることを含む半導体装置の製造方法は、前記複数の半導体チップのそれぞれは、テスト方法により既にテスト済みであり、
前記テスト方法は、
第１ウェハに形成された第１電極が、第２ウェハに形成された第２電極と接続されるように、前記第１ウェハを、前記半導体チップを有する前記第２ウェハに積むことと、前記第１ウェハの前記第１電極にテスト信号を与え、前記第１電極および前記第２電極を介して前記テスト信号を前記半導体チップに入力することと、を含み、前記第１電極は、前記第１ウェハを貫通し、前記第２電極は、前記第２ウェハを貫通すると共に前記半導体チップと電気的に繋がる。

また、ＥＳＤ（ｅｌｅｃｔｒｏＳｔａｔｉｃＤｉｃｈａｒｇｅ）回路の能力を配置場所に応じて変化させても良い。更に、通常時は、選択的に一つのスイッチの活性に対して、試験時にはすべてのスイッチを活性化することも可能である。

本発明では、同一構成のチップダイを組み合わせることにより、設計の自由度を高めることができる。更に、本発明によれば、各チップダイからのデータ転送速度を高速化することなく、メモリモジュール全体におけるデータ転送速度を上げることができるため、各チップダイにおける消費電流を低減できると云う利点がある。また、各チップダイを低動作周波数で動作させることができ、チップダイの製造の歩留りを上げることができる。

本発明の第１の実施形態に係る半導体装置の概略構成を示す斜視図である。 図１に示された半導体装置の電気回路的な構成を示す図である。 本発明の第２の実施形態に係る半導体装置の概念を説明する図である。 図３で使用されるチップダイのビア構成及び貫通電極の配列を説明するための図である。 図４で示されたチップダイを使用して構成された本発明の第３の実施形態に係る半導体装置を示す図である。 図５に示された構成に使用されるチップダイの具体的な構成を示す図である。 （Ａ）及び（Ｂ）は本発明の第４の実施形態に係る半導体装置に使用される回路及び第４の実施形態に係る半導体装置によって実現できるメモリモジュールの例をそれぞれ示す図である。 図７に示された実施形態で使用される電源回路を示す図である。 本発明の第５の実施形態に係る半導体装置を示す図である。 本発明の第６の実施形態に係る半導体装置を示す図であり、ここでは、ＥＳＤ保護回路の接続位置を説明する図である。 図１０に示された半導体装置の試験の際に使用される試験用スイッチ制御回路を示す図である。 本発明の第６の実施形態に係る半導体装置の変形例を示し、ここでは、ＥＳＤ保護回路の接続位置が異なる例を示している図である。 （Ａ）及び（Ｂ）は、本発明の第７の実施形態に係る半導体装置の試験時の接続関係及び試験に用いられるウェハの関係を示す図である。

図１を参照して、本発明の第１の実施形態に係る半導体装置を説明する。図示された半導体装置は、例えば、絶縁材によって形成された積層用基板２０と、当該積層用基板２０の一表面上に積層された複数のチップダイ（ここでは、第１〜第８のチップダイ２１０〜２１７）とを備え、これによって、メモリモジュールを構成している。この実施例では、各チップダイ２１０〜２１７はメモリ機能を備えているものとして説明するが、本発明に係るチップダイはメモリ機能を有するものに限られない。ここで、積層用基板２０のチップダイ搭載側表面とは反対側の表面上には、外部データ信号、アドレス信号、外部制御信号、外部クロック信号等、半導体装置が搭載される実装基板（図示せず）上の実装ピッチに対応してＢＧＡ（ボールグリッドアレイ）端子が設けられている。尚、チップダイ２１０は半導体基板、特に、シリコンチップによって形成されているため、当業者では、一般に半導体チップと呼ばれている。

また、チップダイ２１０と積層用基板２０との間には、複数のチップダイを制御するコントローラ等のＩＯチップが設けられても良いし、図示されているように、積層用基板２０上にチップダイ２１０のみが搭載される半導体装置であっても良い。ＩＯチップがチップダイ２１０〜２１７と共に積層される場合には、当該ＩＯチップにメモリコントローラが設けられて、メモリシステムを構成する。他方、コントローラが積層用基板の外部（半導体装置の外）に設けられる場合には、積層されたチップダイを含む半導体装置とその外部に設けられたコントローラにより、メモリシステムが構成される。

複数のチップダイ２１０〜２１７のそれぞれは、後述するシリコン貫通ビアと呼ばれるＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を備え、複数のチップダイ間は、ＴＳＶ技術に関連するバンプ等の技術で接続されている。積層用基板２０とチップダイもバンプ等で接続される。

ここで、各チップダイ２１０〜２１７は、第１のチップダイ２１０によって代表して示されているように、メモリアレイ２３０、当該メモリアレイ２３０に接続された複数のＩＯ回路（ここでは３２個：即ち、２５００〜２５３１）、各ＩＯ回路２５００〜２５３１から引き出された入出力線に接続された複数のスイッチ（ここでは、８個のスイッチ１０００〜１００７：１０１０〜１０１７：・・・１３１０〜１３１７）を備えている。

尚、スイッチを表す参照番号、例えば、１３１０の最上位の数値“１”は、第１のチップダイの番号、最下位の数値“０”はスイッチの番号をあらわし、最上位と最下位の数値の間の数値“３１”は、ＩＯ回路の番号２５００〜２５３１の下二桁に対応している。

各入出力線に接続された８個のスイッチ、例えば、１０００〜１００７はそれぞれ８個のビアＶ１０００〜Ｖ１００７に設けられた貫通電極に接続されている。同様に、スイッチ１０１０〜１０１７に対応して８個のビアＶ１０１０〜Ｖ１０１７が設けられている。このことは、他のスイッチについても同様である。したがって、スイッチ１３１０〜１３１７に対応して、ビアＶ１３１０〜Ｖ１３１７がそれぞれ設けられ、第１のチップダイ２１０には、合計２５６個のビアがデータ転送用に備えられていることになる。同様に、後述するデータ転送用（ＩＯ信号）以外の複数の制御信号に対しても同様にビアが設けられている。

図示された例では、各入出力線に接続された８個のスイッチのいずれか一つを選択するように設定されるＲＯＭ２７００〜２７３１が設けられている。ＲＯＭ２７００〜２７３１は、ＥＥＰＲＯＭでもよいし、アンチヒューズの構成でも良い。後述するその他のＲＯＭも同様である。尚、この実施形態では、各ＩＯ回路２５００〜２５３１のそれぞれに対応してＲＯＭ２７００〜２７３１が一つずつ設けられているが、各ＩＯ回路２５００〜２５３１に接続されたスイッチ１０００〜１３１７全てを単一のＲＯＭによって選択するように構成しても良い。

更に、第１のチップダイ２１０以外の第２〜第８のチップダイ２１１〜２１７は、第１のチップダイ２１０と同様な構成を備え、それぞれ、第１のチップダイ２１０と同様に、スイッチ２０００〜２３１７；・・・；８０００〜８３１７を有している。具体的に云えば、第２のチップダイ２１１には、第１のチップダイ２１０と同様に、スイッチ２０００〜２３１７に対応して、２５６（３２×８）個のデータ転送用ビアＶ２０００〜Ｖ２３１７及びデータ転送用貫通電極が設けられ、第８のチップダイ２１７には、スイッチ８０００〜８３１７に対応して、２５６個のデータ転送用ビアＶ８０００〜Ｖ８３１７が設けられている。

前述したように、第１〜第８のチップダイ２１０〜２１７は互いに同一の構成を備えているから、同一な設計、パターンレイアウトと製造工程で製造できる。

また、図示された例では、各入出力線に接続された８個のスイッチの内、単一のスイッチのみがＲＯＭ２７００〜２７３１によって導通状態になるように設定されている。したがって、第１のチップダイ２１０では、各ＩＯ回路２５００〜２５３１に接続されたスイッチ１０００〜１００７；１０１０〜１０１７；・・・；１３１０〜１３１７の内のそれぞれ一つが導通状態となるように、ＲＯＭ２７００〜２７３１によって選択されている。この結果、第１のチップダイ２１０では、３２個のスイッチが導通状態になるように設定されている。このため、第１のチップダイ２１０からは、同時に３２ビットのデータ信号（×３２ビットのデータ信号）が入出力されることになる。

更に、第２〜第８のチップダイ２１１〜２１７においても、第１のチップダイ２１０と同様に、３２個のスイッチが導通状態となるようにＲＯＭによって設定されているが、導通状態となる３２個のスイッチの位置は、各チップダイ２１０〜２１７において互い異なっている。例えば、第１のチップダイ２１０ではスイッチ１０００、１０１０、・・・１３１０が導通し、第２のチップダイ２１１では、スイッチ２００１、２０１１、・・・２３１１が導通し、以降同様な規則によって、第８のチップダイ２１７では、スイッチ８００７、８０１７、・・・８３１７が導通している。

この結果、第１のチップダイ２１０では、スイッチ１０００、１０１０、・・・１３１０とこれらスイッチに対応するデータ転送用ビアＶ１０００、Ｖ１０１０、・・・Ｖ１３１０を介して、３２ビットの幅を有するデータ信号の送受が行われる。同様に、第２のチップダイ２１１では、スイッチ２００１、２０１１、・・・２３１１と対応するデータ転送用ビアＶ２００１、Ｖ２０１１、・・・Ｖ２３１１を介して、データ信号の送受が行われ、第８のチップダイ２１７では、スイッチ８００７、８０１７、・・・８３１７及びデータ信号転送用ビアＶ８００７、Ｖ８０１７、・・・Ｖ８３１７を介してデータ信号の送受が行われる。

第１〜第８のチップダイ２１０〜２１７に設けられ、導通していないスイッチに接続されたデータ信号転送用ビアは、各チップダイでは使用されることなく、単に、他のチップダイからのデータ信号を通過させるだけである。

したがって、メモリモジュール全体では、２５６個のビアに形成されたデータ転送用貫通電極を通してデータ信号（×２５６ビットのデータ信号）が入出力されることになる。

このように、図示されたメモリモジュールは、積層されるチップダイの数及び外部回路（メモリコントローラ等）との間で入出力されるデータ信号のビット数に応じた数のビア（例えば、２５６個）を備えていることを特徴としている。尚、前述したように、ビアに形成されたデータ転送用貫通電極は、複数のチップダイを何枚積層しても、単一のデータ線として動作している。尚、この８枚のチップダイの積層は一例であり、例えば１６枚であれば、１６個のスイッチとそれに対応する１６個の貫通電極が備えられ、前述と同様なスイッチ制御となる。

ここで、図示されたメモリモジュールあたりのデータ転送速度が１２．８Ｇバイト/ｓｅｃ（１０２．４Ｇｂｉｔ）で、メモリモジュールの記憶容量が２Ｇバイト（１６Ｇｂｉｔ）であるものとする。

前述したように、図１に示された８つのチップダイを備えたメモリモジュールでは、２５６個のビアに形成されたデータ転送用貫通電極を通して、データ信号が送受される。この場合、各データ転送用貫通電極からは、４００Ｍｂｐｓ（１０２．４Ｇｂｉｔ／２５６）のデータ転送レートで、データ信号が送受されれば良いことになる。このように、各チップダイ２１０〜２１７におけるビアの数をチップダイの積層数に応じて増加させることにより、各チップダイ２１０〜２１７のデータ転送用貫通電極から送受されるデータ信号のデータ転送レートを、従来技術の転送レートよりも低下させることができ、低消費電力で安定してメモリコントローラとの通信ができると共に、１２.８Ｇバイト／ｓｅｃのデータ転送速度を有するメモリモジュールを構成できる。

一方、メモリコントローラでは、パラレルシリアル変換回路（不図示）を備える。例えば、メモリチップダイからのリードデータ通信において、このパラレルシリアル変換回路は、それぞれのチップダイから４００Ｍｂｐｓで通信されたデータをシリアルに変換し、１６００Ｍｂｐｓのデータに変換し、ＣＰＵ等に提供する。更に、メモリコントローラは、ＣＰＵ等からの１６００Ｍｂｐｓのシリアルデータ信号を４００Ｍｂｐｓのパラレルに変換して各チップダイに送出するシリアルパラレル変換回路も備えている。

上記した構成によれば、各チップダイ２１０〜２１７は、従来技術に対してそれぞれ低速で動作させることができるため、高速で動作するチップダイ（従来）に比較して消費電流を低下させることができ、安定した通信ができると共に、製造歩留まりを上げることができる。

尚、チップダイ２１０〜２１７がコントローラを備えたＩＯチップ上に積層される場合（つまり、モールド等で樹脂材により１つにパッケージングされた半導体装置として、少なくとも複数のメモリチップとそれを制御するメモリコントローラチップが、含まれる場合）、ＩＯチップには、各チップダイ２１０〜２１７に設けられたビアの数と同じ数のビアが設けられ、これらＩＯチップ上のビアに形成されたデータ転送用貫通電極は各チップダイのデータ転送用貫通電極と接続され、コントローラとの間でデータ信号の送受を行う。この場合、コントローラは、チップダイ２１０〜２１７から２５６個のデータ転送用貫通電極からのデータ信号をパラレルーシリアル変換する回路を備えると共に、外部からのデータ信号をシリアルーパラレル変換する回路を備えている。

一方、ＩＯチップが設けられていない場合（つまり、モールド等で樹脂材により１つにパッケージングされた半導体装置として複数のメモリチップが含まれ、それを制御するメモリコントローラは、異なるパッケージにより別個な半導体装置となる場合）、積層用基板２０のＢＧＡ端子から与えられるデータ信号を外部に設けられたコントローラでデータ転送速度を変換する。

図２を参照すると、チップダイ（ここでは、チップダイ２１０を例にとって説明する）の電気回路構成が示されている。図示されたチップダイ２１０は、メモリセルアレイ２３０、図１に示されたスイッチ１０００〜１３１７、ＩＯ回路２５００〜２５３１、入出力線、及びビアＶ１０００〜Ｖ１３１７に形成された貫通電極を集積化したインタフェース回路３０を備えている。インタフェース回路３０は、実際には、ＩＯ回路２５００〜２５３１、スイッチ１０００〜１３１７、ＲＯＭ２７００〜２７３１、及び貫通電極（Ｖ１０００〜１３１７（ＤＱ））を備えているが、図示された例では、簡略化のために、ＩＯ回路２５００、スイッチ１０００、ＲＯＭ２７００、ビアＶ１０００に設けられた貫通電極（ＤＱ）１０００だけが示されている。

一方、図示されたメモリセルアレイ２３０は、バンク０〜７、各バンク０〜７に接続されたセンスアンプ、カラムデコーダ、及びロウデコーダを備えている。また、外部から与えられるアドレス信号Ａ０〜Ａ１３、バンクアドレスＢＡ０〜ＢＡ２に対応して、ロウアドレスバッファ及びリフレッシュカウンタ及びカラムアドレスバッファ及びバーストカウンタが設けられると共に、モードレジスタが備えられている。

更に、外部から与えられるコマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥに対応してコマンドデコーダ及びコントロールロジック回路が設けられている。コマンドデコーダ及びコントロールロジック回路には、クロック発生器からクロック信号が与えられている。

図示されたチップダイ２１０は、メモリセルアレイ２３０とデータ転送用の貫通電極（ＤＱ）との間に、前述したように、インタフェース回路３０を備えている。当該インタフェース回路３０は、ラッチ回路及びデータ制御回路を介してカラムデコーダに接続されている。ラッチ回路及びデータ制御回路は、コントロールロジック回路によって制御されている。更に、クロック発生器からのクロック信号はカラムデコーダ及びラッチ回路にも供給されている。

図示されたインタフェース回路３０は、図１に示されたすべてのＩＯ回路、ＲＯＭ、スイッチ、及びデータ転送用貫通電極を備えている。更に、インタフェース回路３０には、オンダイターミネーション信号（ＯＤＴ）及びデータマスク信号（ＤＭ）用端子、データストローブ信号（ＤＱＳ，／ＤＱＳ）用端子、ＲＤＱＳ，／ＲＤＱＳ用端子が設けられている。

尚、メモリセルアレイ２３０を構成するバンク０〜７、カラムデコーダ、ロウデコーダ等の各構成要素は通常のＤＲＡＭで使用されているものを使用できるから、ここでは、説明を省略する。

図２では、チップダイ２１０についてのみ説明したが、他のチップダイ２１１〜２１７も同様な構成を備えている。

図３（Ａ）及び（Ｂ）を参照して、本発明の第２の実施形態に係る半導体装置を説明する。図３（Ａ）に示された半導体装置は、第１〜第１６のチップダイＤ０〜Ｄ１５を含むメモリモジュールである。各チップダイＤ０〜Ｄ１５には、２５６個のデータ転送用貫通電極（即ち、ＤＱピン）が備えられており、この点では、図１に示された実施形態に係る半導体装置と同様である。したがって、第１の実施形態と同様に、各チップダイＤ０〜Ｄ１５から、２５６個のデータ転送用貫通電極を通して、低速でデータ転送を行うことができ、メモリモジュールの消費電力を低電力化することができる。

しかしながら、図３（Ａ）に示された第２の実施形態に係るメモリモジュールは、第１の実施形態に比較して、２倍のチップダイＤ０〜Ｄ１５を備えている点で、第１の実施形態に係るメモリモジュールとは異なっている。

具体的に説明すると、図３（Ａ）に示されたメモリモジュールでは、第１〜第１６のチップダイＤ０〜Ｄ１５が第１及び第２のグループに区分されており、第１及び第２のグループをシステム制御信号Ｃ０及びＣ１で切り換える構成を有している。即ち、図示された例では、第１のグループは第１〜第７のチップダイＤ０〜Ｄ７によって構成されており、第２のグループは第８〜第１５のチップダイＤ８〜Ｄ１５によって構成されている。

更に、この実施形態では、第１及び第２のグループを選択するシステム制御信号（即ち、グループ選択信号）Ｃ０及びＣ１が、チップセレクト信号ＣＳ、クロックイネーブル信号ＣＫＥ、及び、クロック信号ＣＫ，／ＣＫを選択するために使用される。これらチップセレクト信号ＣＳ、クロックイネーブル信号ＣＫＥ、及び、クロック信号ＣＫ，／ＣＫを第１及び第２のグループで互いに分離することによって、第１及び第２のグループのいずれかに属するチップダイを選択的に動作させることができる。

実際、各チップダイＤ０〜Ｄ１５が１Ｇビットのメモリセルアレイを有している場合、１６個のチップダイにより２Ｇバイトの記憶容量を備え、２５６ビットのデータ幅を有するデータ信号を入出力できるメモリモジュールを構成することができる。

この場合におけるチップダイＤ０〜Ｄ１５には、それぞれ、２５６個のデータ信号（ＤＱ）転送用貫通電極（ＤＱ０００〜ＤＱ０３１；ＤＱ１００〜１３１；・・・ＤＱ７００〜ＤＱ７３１）、３２個のＤＭ用貫通電極（ＤＭ００〜ＤＭ０３；ＤＭ１０〜ＤＭ１３；…ＤＭ７０〜ＤＭ７３）、３２個のデータストローブ信号（ＤＱＳ００〜ＤＱＳ０３；ＤＱＳ１０〜ＤＱＳ１３；・・ＤＱＳ７０〜ＤＱＳ７３）用貫通電極、１４個のアドレス用貫通電極（Ａ０〜Ａ１３）、２個のバンクアドレス用貫通電極（ＢＡ０〜ＢＡ１）、３個のコマンド信号用貫通電極（／ＲＡＳ，／ＣＡＳ，／ＷＥ）、及び１０個の制御信号用貫通電極（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）を含む合計３４９個の貫通電極が設けられる。尚、その他の貫通電極について、本発明に関連しない貫通電極（電源等の貫通電極を含む）は、開示していない。

上記したことからも明らかなように、第１のグループのチップダイＤ０〜Ｄ７と、第２のグループのチップダイＤ８〜Ｄ１５は、データ信号転送用貫通電極、ＤＭ用貫通電極、データストローブ信号用貫通電極、バンクアドレス用貫通電極、コマンド信号用貫通電極、及び、制御信号用貫通電極を共通に使用している。

したがって、図示された実施形態では、制御信号用貫通電極に供給される制御信号によって、データ信号転送用貫通電極、ＤＭ用貫通電極、データストローブ信号用貫通電極、コマンド信号用貫通電極が第１及び第２のグループのいずれのグループで使用されているかを識別する必要がある。

図３（Ｂ）を参照すると、システム制御信号Ｃ０、Ｃ１に応じて、各チップダイ（例えば、２１０）上で、チップセレクト信号ＣＳ、クロックイネーブル信号ＣＫＥ、クロック信号ＣＫ，／ＣＫ（ＣＫＢ）、及びオンダイターミネーション信号（ＯＤＴ）を選択する回路が示されている。図示された回路は、各チップダイ（２１０）上のインタフェース回路３０に設けられており、チップセレクトパッドＣＳＰ、クロックイネーブルパッドＣＫＥＰ、クロックパッドＣＫＰ，ＣＫＢＰ、及びＯＤＴパッドＯＤＴＰを備え有している。各パッドからの信号は、ＩＯ回路（例えば、２５００）の対応する入力回路ＩＯ１〜ＩＯ５に供給される構成を備えている。

各チップダイのグループに応じた各種信号を選択するために、システム制御信号Ｃ０及びＣ１によって導通状態となるスイッチ及びビアが設けられている。具体的に説明すると、システム制御信号Ｃ０に応じて導通状態となるチップセレクト用スイッチＣＳ０、クロックイネーブル用スイッチＣＫＥ０、クロック用スイッチＣＫ０、ＣＫＢ０、及びＯＤＴ用スイッチＯＤＴ０が設けられており、各スイッチは、ビアＶＩＡＣ０ＣＳ、ＶＩＡＣ０ＣＫＥ、ＶＩＡＣ０ＣＫ、ＶＩＡＣ０ＣＫＢ、及びＶＩＡＣ０ＯＤＴの貫通電極と接続されている。

他方、システム制御信号Ｃ１に応じて導通状態となるチップセレクト用スイッチＣＳ１、クロックイネーブル用スイッチＣＫＥ１、クロック用スイッチＣＫ１、ＣＫＢ１、及びＯＤＴ用スイッチＯＤＴ１が設けられており、各スイッチは、ビアＶＩＡＣ１ＣＳ、ＶＩＡＣ１ＣＫＥ、ＶＩＡＣ１ＣＫ、ＶＩＡＣ１ＣＫＢ、及びＶＩＡＣ１ＯＤＴの貫通電極と接続されている。

図示された例において、図示されたチップダイ（２１０）がシステム制御信号Ｃ０のグループに属している場合、チップセレクト用スイッチＣＳ０、クロックイネーブル用スイッチＣＫＥ０、クロック用スイッチＣＫ０、ＣＫＢ０、及びＯＤＴ用スイッチＯＤＴ０が導通状態となっており、この結果、各パッドを介して与えられる信号が当該チップダイ（２１０）の入力回路に供給されると共に、ビアＶＩＡＣ０ＣＳ、ＶＩＡＣ０ＣＫＥ、ＶＩＡＣ０ＣＫ、ＶＩＡＣ０ＣＫＢ、及びＶＩＡＣ０ＯＤＴに設けられた貫通電極を通して、同一のグループに属する他のチップダイにも供給される。

同様に、チップダイがシステム制御信号Ｃ１のグループに属している場合、スイッチＣＳ１、ＣＫＥ１、ＣＫ１、ＣＫＢ１、ＯＤＴ１を介して、同一のグループに属する他のチップダイに、ビアＶＩＡＣ１ＣＳ、ＶＩＡＣ１ＣＫＥ、ＶＩＡＣ１ＣＫ、ＶＩＡＣ１ＣＫＢ、及びＶＩＡＣ１ＯＤＴに設けられた貫通電極を通して、上記した各種制御信号が供給される。

このように、システム制御信号Ｃ０、Ｃ１を使用して、データ信号だけでなく、各種制御信号をも、各グループに分けることができる。

図４を参照すると、図３に示された第２の実施形態に係る半導体装置におけるチップダイとビア配列が示されている。図４の左側に示されているように、図３に示された第１〜第１６のチップダイＤ０〜Ｄ１５がウェハ上に作成され、配置されている。図示された例では、ウェハ上に、第１のグループに属し、且つ、システム制御信号Ｃ０によって制御される第１〜第７のチップダイＤ０〜Ｄ７が縦方向に一列に配置されており、第２のグループに属し、且つ、システム制御信号Ｃ１によって制御される第８〜第１６のチップダイＤ８〜Ｄ１５が第１〜第８のチップダイＤ０〜Ｄ７の列に隣接して配置されている。

ここでは、説明の簡略化のために、第１〜第１６のチップダイＤ０〜Ｄ１５が全て良品であるものとして説明するが、チップダイに不良品がある場合には、ウェハ上の他の領域のチップダイを使用することも可能である。

図４の右側には、第１〜第１６のチップダイＤ０〜Ｄ１５におけるビア（ＴＳＶ）配列部分が拡大して示されている。各チップダイＤ０〜Ｄ１５には、積層されるチップダイの数に対応した段数（ここでは、縦（Ｙ）方向に８列）のデータ信号転送用ビアである貫通電極（ＤＱ）が設けられている。具体的に説明すると、第１〜第１６のチップダイＤ０〜Ｄ１５の各チップダイには、データ転送用貫通電極ＤＱに対応した各チップダイ用の３２個のビアＤＱ０−１５，ＤＱ１６−３１（グレイで示されている３２行）が横（Ｘ）方向一行（３２個）に配列されると共に、他のチップダイで使用されるデータ転送用貫通電極ＤＱ０−１５、１６−３１がチップダイの積層枚数だけ設置されている。

更に、データ転送用貫通電極ＤＱ０−１５、１６−３１の間には、半導体チップの動作を制御する制御信号であるシステム信号用ビアセット（ＣＳ，ＣＫＥ，ＣＫ，／ＣＫ，ＯＤＴ）（グレイで示されている）がグループ数に対応する２段（２列）構成で６個備えられており、これらシステム信号用ビア（ＴＳＶ）の一方の段が各グループに割当られている。この例では、グレイで示されたシステム信号用ビアセットのうち、上段のビアがシステム信号Ｃ０で制御される第１のグループに割り当られており、下段のビアセットがシステム信号Ｃ１で制御される第２のグループに割り当てられている。

図４からも明らかな通り、第１のチップダイＤ０には、グレイで示されているように、横方向に配列された第１段目（最上段）の３２個のデータ転送用ビアが割り当てられており、第２のチップダイＤ１には、同様に、横方向に配列された第２段目の３２個のデータ転送用ビアが割り当てられ、第８のチップダイＤ７には、第８段目の３２個のデータ転送用ビアが割り当てられている。

更に、第２のグループを形成する第８のチップダイＤ８、第９のチップダイＤ９、・・第１６のチップダイＤ１５には、それぞれ、第１段目、第２段目、・・第８段目の３２個のデータ転送用ビアが割り当てられている。

図５を参照すると、本発明の第３の実施形態に係る半導体装置が示されている。図示された半導体装置は、図４に示されたチップダイを３２枚使用して構成されたメモリモジュールである。この関係で、メモリモジュールは第１〜第３１のチップダイＤ０〜Ｄ３１によって構成され、各チップダイＤ０〜Ｄ３１は、１Ｇビットの記憶容量を有し、２５６個のデータ転送用貫通電極ＤＱ０〜３１を備えている。当該メモリモジュールは全体として４Ｇバイト（３２Ｇビット）の記憶容量を有している。

図示されているように、第１〜第８のチップダイＤ０〜Ｄ７はシステム制御信号Ｃ０によって制御される第１のグループを構成し、第９〜第１６のチップダイＤ８〜Ｄ１５はシステム制御信号Ｃ１によって制御される第２のグループを構成している。同様に、図５の下部に示された第１７〜第２４のチップダイＤ１６〜Ｄ２３はシステム制御信号Ｃ０によって制御される第１のグループを構成し、第２５〜第３２のチップダイＤ２４〜Ｄ３１はシステム制御信号Ｃ１によって制御される第２のグループを構成している。

この構成では、図３に示された実施形態と同様に、第１及び第２のグループがシステム制御信号Ｃ０，Ｃ１によって選択的に切り換えられる。更に、図３に示された実施形態に比較して、チップダイの数が２倍（３２枚）になった関係で、各チップダイでは、２５６個のデータ転送用貫通電極ＤＱのうち、１６個が使用されることとなる。したがって、各チップダイでは、×１６ビットのデータ信号が入出力される。

図５に示されたメモリモジュールを構成するためには、×３２ビットのデータ信号を入出力する各チップダイを、×１６ビットのデータ信号ＤＱを入出力するように切り換える必要がある。

図６を参照すると、×３２ビットのデータ信号を×１６ビットのデータ信号に変換するインタフェース回路３０の一部が示されている。図示されたインタフェース回路３０は、各チップダイに搭載されており、ここでは、第１〜第８のチップダイＤ０〜Ｄ７と、第９〜第１６のチップダイＤ８〜Ｄ１５とは同一の構成を有しているため、括弧内の数値は、第９〜第１６のチップダイＤ８〜Ｄ１５に割り当てられた入出力線及び第９〜第１６のチップダイＤ８〜Ｄ１５のデータ信号である。

図示された例では、図１に示されたＲＯＭ２７００等（ここでは、第１のＲＯＭと呼ぶ）によって選択されるチップダイ選択線がＤ０（８）〜Ｄ７（１５）で示されており、各チップダイ選択線は図１と同様にスイッチ１２８０〜１２８７、１２９０〜１２９７、１３００〜１３０７、及び、１３１０〜１３１７と接続されており、且つ、スイッチ１２８０〜１３１７（ここでは、第１のスイッチと呼ぶ）はそれぞれビアＶ１２８０〜Ｖ１３１７に接続されている。

図示されたチップダイのインタフェース回路３０は、データ信号パッドＤＱ２８〜ＤＱ３１、当該データ信号パッド（ＤＱ２８〜ＤＱ３１）にそれぞれ接続されたデータ入出力線ＤＩＮ，ＤＯＵＴ、及び出力ＭＯＳトランジスタを有している。

更に、データ入出力線のうち、１本おきに配置されデータ入出力線（ここでは、データ信号パッド（ＤＱ２８、ＤＱ３０）に接続されたデータ入出力線）には、制御信号ＴＸ１６によって制御される第２のスイッチＳＷ−２を備えている。当該第２のスイッチＳＷ−２は、制御信号ＴＸ１６によって導通、非導通状態となり、非導通状態のときには、データ信号パッドＤＱ２８，ＤＱ３０に対する入出力を禁止して、データ信号パッドＤＱ２９，ＤＱ３１に対する入出力するように動作する。例えば、ＤＱ２８の出力ＭＯＳのデータを、データ信号パッドＤＱ２９へ出力する。導通状態のときには、ＤＱ２８の出力ＭＯＳのデータを、データ信号パッドＤＱ２８へ出力する。データ入力の時も同様である。尚、このとき、データ信号パッドＤＱ２９の本来の出力ＭＯＳ回路は、不図示の制御により使用されない。

図５に示された例のように、×１６ビットのデータ信号の入出力を行う場合、第２のスイッチＳＷ−２は制御信号ＴＸ１６によって非導通状態に置かれており、この結果、×３２ビットの各チップダイが×１６ビットの入出力を行うチップダイに変換される。

このように、図示された例では、３２個の出力ＭＯＳから×３２ビットのデータを１６個の出力ＭＯＳから出力するように、制御信号ＴＸ１６によって制御している。したがって、制御信号ＴＸ１６はデータを圧縮制御する信号として役立つため、ここでは、制御信号ＴＸ１６をデータ圧縮制御信号と呼ぶ。

×３２ビットの各チップダイを×１６ビットの入出力を行うチップダイに変換するデータ圧縮制御信号は、チップダイ毎に個別に第２のスイッチを制御する第２のＲＯＭ（第１のスイッチを制御するＲＯＭ２７００等とは、異なる）の状態を設定することによって生成される。例えば、チップダイＤ０では、ＳＷ−２を非導通状態に設定するように第２のＲＯＭを設定し、ＤＱ２８の出力ＭＯＳのデータを、データ信号パッドＤＱ２９へ出力する。一方、チップダイＤ１では、ＳＷ−２を導通状態に設定するように第２のＲＯＭを設定し、ＤＱ２８の出力ＭＯＳのデータを、データ信号パッドＤＱ２８へ出力する。尚、各チップダイのインタフェース回路３０に設けられた第２のスイッチＳＷ−２は積層された場合、ビア（ＴＳＶ）を介して積層基板の外部端子に接続される。

図７（Ａ）及び（Ｂ）を参照して、本発明の第４の実施形態に係る半導体装置を説明する。図７（Ｂ）に示された半導体装置は、図４に示されたチップダイと同様なチップダイを使用したメモリモジュールであり、チップダイの数を変化させることにより複数種類の製品を構成できる。

ここでは、図７（Ｂ）に示すように、チップダイＤ０とＤ８の２枚のチップダイによって構成される第１のメモリモジュール、チップダイＤ０，Ｄ８；Ｄ１，Ｄ９の４枚のチップダイによって構成される第２のメモリモジュール、チップダイＤ０，Ｄ８；Ｄ１，Ｄ９；Ｄ２，Ｄ１０；Ｄ３，Ｄ１１の８枚のチップダイに構成される第３のメモリモジュール、及び、チップダイＤ０，Ｄ８；Ｄ１，Ｄ９；Ｄ２，Ｄ１０；Ｄ３，Ｄ１１；Ｄ４，Ｄ１２；Ｄ５，Ｄ１３；Ｄ６，Ｄ１４；Ｄ７，Ｄ１５の１６枚のチップダイによって構成される第４のメモリモジュールが得られる。図示された例では、システム制御信号Ｃ０，Ｃ１によってチップダイを第１及び第２のグループに区分している。

第１〜第４のメモリモジュールは、それぞれ２Ｇビット、４Ｇビット、８Ｇビット、及び、１６Ｇビットの記憶容量を有している。第１〜第４のメモリモジュールのように、互いに異なる積層数のチップダイを積層した場合、ビアに形成されたデータ転送用貫通電極の寄生容量、寄生抵抗（それらは、チップダイ自身の厚さ（即ち、シリコン基板の厚さ）によって依存する）と、チップダイ間（貫通電極間）を接続するバンプ等による寄生容量及び寄生抵抗が変化し、これら総寄生容量及び総寄生抵抗による時定数が変化することを考慮しておく必要がある。第４の実施形態においては、チップダイの積層枚数に応じて、好ましくは、積層枚数とグループ数とに応じて、出力バッファの出力駆動能力を最適化する構成と、その駆動能力制御を行う第３のＲＯＭが設けられている。当該第３のＲＯＭは、メモリモジュールを構成する半導体装置内部（例えば、ＩＯチップ）に設けられても良いし、或いは、半導体装置の外部に設けられても良い。

図７（Ａ）を参照すると、寄生容量及び寄生抵抗による時定数の変化に応じて、インタフェース回路３０に設けられる出力バッファの出力駆動能力を最適化する回路構成が示されている。ここでは、互いに異なる駆動能力を備えた４つの出力バッファＸ１，Ｘ２，Ｘ４，及びＸ８（数値は、能力比を示す）が設けられている。各出力バッファＸ１〜Ｘ４は、インバータ、ＮＡＮＤ、ＮＯＲ、及びＣＭＯＳトランジスタによって構成されており、回路構成自体は同一であるが、互いサイズの異なるトランジスタによって形成されている。

各出力バッファＸ１〜Ｘ８には、出力されるべきデータ信号として、極性の異なる出力信号ＯＵＴＰ，ＯＵＴＮが与えられており、更に、図示しない第３のＲＯＭからトリミング信号ＴＯＵＴが与えられている。この構成では、例えば、第１のメモリモジュールの場合には、トリミング信号ＴＯＵＴにより出力バッファ回路Ｘ１だけが動作状態となるように設定され、他方、第２のメモリモジュールの場合には、トリミング信号ＴＯＵＴにより例えば出力バッファ回路Ｘ１、Ｘ２とが動作状態になるように設定される。同様に、第３のメモリモジュールを構成する場合には、トリミング信号により、出力バッファ回路Ｘ１とＸ４が動作状態になり、第４のメモリモジュールを構成する場合には、出力バッファ回路Ｘ１とＸ８が動作状態になるように設定される。このように、ＩＯ回路２５００に接続された信号線を駆動するために、ＩＯ回路２５００内の出力バッファの構成を、複数の出力バッファとし、チップダイの積層数、即ち、チップダイの枚数値やグループ数によって、活性化される出力バッファの数を制御することができる。即ち、トリミング信号ＴＯＵＴとそれを生成する第３のＲＯＭは、本発明に係る半導体装置における出力バッファの数を制御する制御信号として役立つ。

この構成によれば、単一（同一な設計、パターンレイアウトと製造工程）種類のチップダイを使用して、種々の記憶容量を備えたメモリモジュールを構成できると言う利点がある。

更に、第４の実施形態においては、図７（Ｂ）に示されたような４種類のメモリモジュールを選択的に構成する場合、単に出力バッファ回路Ｘ１〜Ｘ４を選択するだけでなく、出力電源電圧をも変化させることが望ましい。これは、第１に各チップダイからのデータ転送速度を従来製品の８００ＭＨｚに比べて２００ＭＨｚ程度まで低下させることができるので、通常の電源電圧ＶＤＤ（１．８Ｖ）よりも低い電圧で最適に動作させることができる。第２に、チップダイの積層枚数に応じて、好ましくは、積層枚数とグループ数とに応じて変化する総寄生容量及び総寄生抵抗による時定数に応じて、通常の電源電圧ＶＤＤ（１．８Ｖ）よりも低い電圧で最適に動作させることができる。

つまり、積層されたチップダイで構成された複数の製品（積層メモリデバイス）種類毎に、動作周波数や内部の時定数等が異なり、最適な駆動能力に対応する駆動電圧が異なるので、第３のＲＯＭによって、出力バッファの出力駆動電圧を最適化する回路構成が、開示される。

図８を参照すると、図７（Ａ）に示されたトリミング信号ＴＯＵＴを利用して、メモリモジュールに応じたＩＯ回路２５００内の出力トランジスタ（ＴＲ１）ヘ電源電圧を供給する電源電圧変換回路ＰＳが示されている。電源電圧変換回路ＰＳは、積層メモリデバイスの端子（ＢＧＡ）もしくは各チップダイの電源端子に相当する貫通電極（ＴＳＶ）に与えられた出力トランジスタ専用の電源ＶＤＤＱから、図７（Ｂ）に示された第１〜第４のメモリモジュール（積層メモリデバイス種別毎）に応じた４つの電源電圧ＶＤＤＱ０（１．８Ｖ、１．５Ｖ、１．２Ｖ、０．９Ｖ）を供給する。電源電圧変換回路ＰＳは、インタフェース回路３０に設けられている。

尚、出力トランジスタ（ＴＲ１）を制御する前段の論理素子の電源は、適宜、電源ＶＤＤＱから変更された電源電圧ＶＤＤＱ０の電圧へレベルシフトしても良い。

図９を参照すると、本発明の第５の実施形態に係る半導体装置が示されている。上記した実施形態は、複数のチップダイを２つのグループに区分して、システム制御信号によって、グループを選択する構成を有しているが、第５の実施形態はチップダイをグループに分けない場合にも適用できる。図９に示された半導体装置は、第１〜第８のチップダイＤ０〜Ｄ７を単一のシステム制御信号Ｃ０によって制御する構成を備えたメモリモジュールの一例である。

図示された各チップダイＤ０〜Ｄ７は、図４に示されているように、１Ｇバイトの記憶容量を備え、２５６個のデータ転送用貫通電極（ＤＱ）を有している。このように、単一のシステム制御信号Ｃ０によって制御する構成でも、各チップダイＤ０〜Ｄ７から×３２ビット幅のデータ信号ＤＱを例えば、２００ＭＨｚ程度のデータ転送速度で出力することができ、各チップダイの消費電力を低減することができる。

図１０を参照して、本発明の第６の実施形態に係る半導体装置を説明する。図示された半導体装置は、メモリモジュールを構成しており、当該メモリモジュールを形成するチップダイ等では、導電体、人体等がチップダイに接触すると、回路中に放電パスが形成され、静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）が生じて回路が破壊されることがある。このため、ＤＲＡＭ等の通常のメモリモジュールでは、ＥＳＤ保護回路が備えられるのが普通であるが、チップダイを積層したメモリモジュール（本発明の積層メモリデバイス）に適したＥＳＤ保護回路については、検討されていない。

図１０には、図１に示された各チップダイ２１０のビアＶ１０００〜Ｖ１００７に形成されたデータ信号転送用貫通電極と、当該データ信号転送用貫通電極に接続されたスイッチ１０００〜１００７との間に、それぞれＥＳＤ保護回路４２が備えられている。このように、貫通電極に対応してＥＳＤ保護回路４２を設けることにより、１つのチップダイ当たり、且つ、一つの貫通電極（積層メモリデバイスの端子（ＢＧＡ）に接続される）当たりのＥＳＤ保護回路４２の回路規模を非常に小さくできる。

これは、図１を参照して説明したように、各スイッチ１０００〜１００７はＲＯＭ２７００によって８個のスイッチのいずれか一つが選択される状態になっている。（ＲＯＭ２７００からは８本のスイッチ制御信号線が出力される）このため、複数のチップダイが積層された後の積層メモリデバイスの端子（ＢＧＡ）からの視点においては、チップダイの積層数の数に等しいＥＳＤ保護回路４２が動作可能な状態になっているから、パッケージ後（アセンブリ工程後）では、十分なＥＳＤ耐性を有するメモリモジュールが得られる。

一方、チップダイをウェハ上で試験する場合（アセンブリ工程前）、チップダイ上にウェハ（図４の状態）試験時のみプロービングピンが接触するパッド４４を図１０のように設けておき、設定前のＲＯＭ２７００の出力信号を全てハイにすることによって全てのスイッチ１０００〜１００７を導通状態にすれば良い。これによって、単一のＥＳＤ保護回路４２の能力を８倍まで高め、ＥＳＤによる破壊を防止できる。

図１１を参照すると、前述したように、ＲＯＭ２７００の設定前に、全てのスイッチ１０００〜１００７を導通状態にするための試験用スイッチ制御回路４８０が示されている。図示されている回路は、ＲＯＭ２７００の一素子である不揮発性素子４６、スイッチ４８、及び、２つのインバータ回路５０、５２によって構成されたフリップフロップ、キャパシタＣ１とＣ２を備えている。図示されたスイッチ４８は、ＥＳＤ耐性を備えた高耐圧トランジスタ（ＦＥＴのゲート絶縁膜厚が一般の論理回路のトランジスタよりも厚いトランジスタ、拡散層のノードが一般トランジスタよりも濃い／深い等のＭＯＳ／ＭＩＳ型のＦＥＴトランジスタの構造）によって構成される。インバータ回路５０の出力はスイッチ１０００〜１００７に供給される。

図１１の回路では、チップダイの試験の際、テスト信号（ｔｅｓｔ）が与えられると（即ち、試験信号が活性化されると）、スイッチ４８が低電位側電源（ＶＳＳ）を選択し、インバータ５０の出力データ（情報“１”）が、図１０の各スイッチ１０００〜１００７に供給され、この結果、全てのスイッチ１０００〜１００７が導通状態となって、８個のＥＳＤ保護回路４２がパッド４４に接続される状態となる。これによって、十分なＥＳＤ耐性を保った状態で、ウェハ試験を行うことができる。ウェハ試験内の最後の工程において、不揮発性素子４６は製品種別毎に対応するスイッチのオン／オフ（図４を参照）に合わせて情報０（ＰＲＯＧＲＡＭ）又は１（ＥＲＡＳＥ）に設定され、アセンブリ工程後（即ち、製品搭載後）非試験時においては、スイッチは不揮発性素子４６とフリップフロップを接続する。よって、他のスイッチとの導通（競合）によるとの異なるチップダイ間のＩＯ回路同士のバスファイトは生じない。尚、高耐圧トランジスタで構成されたスイッチ４８に入力されるテスト信号は、不図示のプロービングパッドを介して供給される。よって、スイッチ４８は、高耐圧トランジスタで構成される。尚、キャパシタＣ１とＣ２は、アセンブリ工程後の積層メモリデバイスの動作において、電源投入時（パワーアップシーケンスにおけるデバイスの外部電源ＶＤＤが立ち上がる時）の異なるチップダイ間のＩＯ回路同士のバスファイトの防止であり、不揮発性素子４６の出力電圧が確定するまで、すべてのスイッチ回路に対応するそれぞれのフリップフロップの出力を情報“０”（Ｌｏｗ）にする機能を備える。

図１２を参照すると、本発明の第６の実施形態に係るメモリモジュールの変形例が示されている。この例では、各チップダイの各ＩＯ回路２５００に、ＥＳＤ保護回路４２が接続されている点で、図１０の回路とは異なっている。このように、各チップダイの各ＩＯ回路２５００毎にＥＳＤ保護回路４２を設けることによっても、図１０と同様に従来技術に対してＥＳＤ保護回路４２の回路規模を小さくできる。

具体的に説明すると、チップダイ２１０と積層用基板２０との間に複数のチップダイを制御するコントローラ等のＩＯチップが設けられている積層メモリデバイスの場合（即ちチップダイ２１０のシリコン貫通ビア（ＴＳＶ）が積層メモリデバイスの外部端子（ＢＧＡ）に接続されない場合）、ヒューマンモデル（ＨＭ）のＥＳＤ耐性を考慮することなくマンマシンモデル（ＭＭ）のみのＥＳＤ耐性を考慮すればよいので、ＥＳＤ回路の規模を小さくすることが出来る。

更に、前述（図１１）と同様に、ウェハ（図４の状態）試験時のみ、試験用スイッチ制御回路４８０低電位側電源（ＶＳＳ）へ制御し、全てのスイッチ１０００〜１００７を導通状態にし、８個のビアＶ１０００〜Ｖ１００７の総寄生容量をＥＳＤ回路のアシスト容量とすることで更なるＥＳＤ耐性の向上が得られる。

図１３（Ａ）及び（Ｂ）を参照して、本発明の第７の実施形態に係る半導体装置を説明する。この実施形態に係る半導体装置は、ＥＳＤ保護回路を有しないチップダイを形成した被測定ウェハ６０と、少なくともＥＳＤ保護回路及びプロービング端子を搭載したチップダイを形成したダミーウェハ６２とを備えている。

具体的に説明すると、図１３（Ｂ）に示すように、被測定ウェハ６０上の各チップダイ６１は、図１に示されたチップダイと同様に、ＩＯ回路、入出力線、当該入出力線に接続された複数のスイッチ（ＳＷ）、これらのスイッチにそれぞれ接続され、ＴＳＶである貫通電極のビア（ｖｉａ）に形成された貫通電極、及びＲＯＭを備えている。

他方、ダミーウェハ６２上の各チップダイ６３は、被測定ウェハ６０上のチップダイと同様な位置に設けられたＴＳＶであるビア（ｖｉａ）、少なくとも各貫通電極に接続されたＥＳＤ保護回路６５を備えている。更に、ダミーウェハ６２上のチップダイ６３には、ウェハ試験時にのみプロービング針が接触するパッドが各貫通電極に接続されている。各チップダイ６３には、試験用のその他の機能回路を搭載しても良い。

ウェハ試験の際には、図１３（Ａ）に示すように、被試験ウェハ６０をダミーウェハ６２に接触（例えば、密着）させることにより、被試験ウェハ６０のビアとダミーウェハ６２のビアとを電気的に接続し、ダミーウェハ６２上のパッドにプロービング針を接触させることによって被測定ウェハ６０上の各チップダイ６１のウェハ試験を行う。この構成では、製品となるチップダイ６１内にＥＳＤ保護回路及びプロービング端子が不要になると言う利点がある。

また、被測定ウェハから得られた各チップダイ６１を積層して、パッケージすることによってメモリモジュール（コントローラ等のＩＯチップを含む積層メモリデバイス）を構成した場合、そのパッケージ内のメモリコントローラとの間でのみビアを介して電気的に接続されるため、メモリモジュール外の端子には接続されることは無いため、ヒューマンモデル（ＨＭ）耐性は考慮する必要が無いと言う利点もある。

尚、本発明はＴＳＶやバンプの製造方法、構造に関係なく適用できることは、言うまでもない。

更に、開示されたスイッチ等を制御するＲＯＭの情報もしくは、ＲＯＭに置き換わるスイッチ制御の情報は、コントローラからＴＳＶ技術によって積層されるチップダイそれぞれに与えることができる、ことは、勿論である。

以下、本発明の態様を以下に列挙しておく。

本発明の第１の態様によれば、半導体基板を貫通する複数の電極と、前記電極にそれぞれ接続されたスイッチと、複数の前記スイッチに共通に接続された第１の信号線と、前記第１の信号線に接続された第１の回路と、を備え、複数の前記スイッチのいずれか一つのみが選択的に導通する、ことを特徴とする半導体装置が得られる。

本発明の第２の態様によれば、第１の態様において、予め所定値に設定され、前記スイッチを選択的に導通させるＲＯＭを備えることを特徴とする半導体装置が得られる。

本発明の第３の態様によれば、第２の態様において、前記ＲＯＭは、当該半導体装置の少なくともデータ信号の属するグループに関連して設定されていることを特徴とする半導体装置が得られる。

本発明の第４の態様によれば、第１〜３の態様いずれかにおいて、更に、複数の前記第１の信号線を、一つの前記第１の回路に接続する第２のスイッチを備えていることを特徴とする半導体装置が得られる。

本発明の第５の態様によれば、第４の態様において、予め所定値に設定され、前記第２のスイッチを選択的に導通させる第２のＲＯＭを備え、前記第２のＲＯＭには、データの圧縮の有無が設定されていることを特徴とする半導体装置が得られる。

本発明の第６の態様によれば、第１〜５の態様いずれかにおいて、更に、前記第１の信号線は、プロービングの際にのみ使用されるプロービング用端子を備えることを特徴とする半導体装置が得られる。

本発明の第７の態様によれば、第６の態様において、前記第１の信号線に接続されたＥＳＤ保護回路を備えていることを特徴とする半導体装置が得られる。

本発明の第８の態様によれば、第１〜６の態様のいずれかにおいて、前記複数の電極に、それぞれ接続されたＥＳＤ保護回路を備えていることを特徴とする半導体装置が得られる。

本発明の第９の態様によれば、第１〜８の態様のいずれかにおいて、前記スイッチと前記ＲＯＭとの間には、第３のスイッチとラッチ回路を備えていることを特徴すとる半導体装置が得られる。

本発明の第１０の態様によれば、第９の態様において、前記第３のスイッチは、試験信号によって、導通する制御信号が入力されることを特徴とする半導体装置が得られる。

本発明の第１１の態様によれば、第１０の態様において、前記試験信号の活性化により、複数の前記電極が前記第１の信号線に接続されることを特徴とする半導体装置が得られる。

本発明の第１２の態様によれば、第１の態様において、前記複数の電極に、それぞれ接続されたＥＳＤ保護回路と、前記スイッチと前記ＲＯＭとの間に設けられた第３のスイッチとラッチ回路を備え、前記第３のスイッチは試験信号によって導通状態になると共に、前記試験信号の活性化により、複数の前記ＥＳＤ回路が前記第１の信号線に接続されることを特徴とする半導体装置が得られる。

本発明の第１３の態様によれば、第１の態様において、前記第１の回路には、前記第１信号線を駆動する複数の出力トランジスタを備え、更に、積層される前記半導体装置の枚数値によって前記複数の出力トランジスタの活性化制御数を異ならせる制御信号が与えられることを特徴とする半導体装置が得られる。

本発明の第１４の態様によれば、第１３の態様において、更に、第３のＲＯＭを備え、前記制御信号は、前記第３のＲＯＭに接続されることを特徴とする半導体装置が得られる。

本発明の第１５の態様によれば、第１の態様において、前記第１の回路の動作電源の電圧は、積層される前記半導体装置の枚数値によって変更できることを特徴とする半導体装置が得られる。

本発明の第１６の態様によれば、第１５の態様において、前記第１の回路は、記憶情報を入出力する回路であり、複数の前記電極で前記多数ビット（Ｉ／Ｏ)の記憶情報を構成することを特徴とする半導体装置が得られる。

本発明の第１７の態様によれば、基板を貫通する複数の電極を備えた半導体基板を有し、前記半導体基板は、前記電極にそれぞれ接続されたスイッチと、複数の前記スイッチに共通に接続された第１の信号線と、前記第１の信号線に接続された第１の回路と、を備え、複数の前記スイッチのいずれか一つのみが選択的に導通する構成を備え、複数の前記半導体基板が積層され、前記電極が互いに接続され、それぞれの前記半導体基板の選択的に導通するスイッチは、互いに異なった位置にある、ことを特徴とする半導体装置が得られる。

本発明の第１８の態様によれば、第１７の態様において、前記互いに異なった位置で導通するそれぞれのスイッチに接続される電極は、多数ビット(Ｉ／Ｏ)のメモリ情報を構成することを特徴とする半導体装置が得られる。

本発明の第１９の態様によれば、第１７の態様において、前記互いに異なった位置で導通するそれぞれのスイッチに接続される電極は、前記半導体基板の活性化選択グループ(CS0,1 or CLK)を構成することを特徴とする半導体装置が得られる。

本発明の第２０の態様によれば、第１７〜１９の態様のいずれかにおいて、複数の前記半導体基板を制御する第２の半導体基板（コントローラチップ）を備え、前記互いに接続された複数の半導体基板の電極と、前記第２の半導体基板の電極とが接続されることを特徴とする半導体装置が得られる。

本発明の第２１の態様によれば、第２０の態様において、前記第２の半導体基板の電極は、前記半導体装置の外部電極に接続されることを特徴とする半導体装置が得られる。

本発明の第２２の態様によれば、第２０又は２１の態様において、積層され互いに接続された前記電極には、それぞれＥＳＤ回路が接続されることを特徴とする半導体装置が得られる。

本発明の第２３の態様によれば、第１７の態様において、前記第１の回路には、前記第１信号線を駆動する複数の出力トランジスタを備え、更に、積層される前記半導体基板の枚数値によって前記複数の出力トランジスタの活性化制御数を異ならせる制御信号を備えていることを特徴とする半導体装置が得られる。

本発明の第２４の態様によれば、第１７の態様において、前記第１の回路の動作電源の電圧は、積層される前記半導体基板の枚数値によって変更できることを特徴とする半導体装置が得られる。

本発明の実施形態では、ＤＲＡＭによって構成されたメモリモジュールに適用した場合について説明したが、本発明はチップを積層して構成される半導体装置であれば、ＤＲＡＭに限定されず、例えば、不揮発性メモリ等を積層した半導体装置にも適用できる。

２０ 積層用基板
２１１〜２１７ 第１〜第８のチップダイ
２３０ メモリセルアレイ
Ｖ１０００〜Ｖ１３１７ ビア
１０００〜１３１７ スイッチ
２５００〜２５３１ ＩＯ回路
２７００〜２７３１ ＲＯＭ
３０ インタフェース回路
Ｄ０〜Ｄ３１ チップダイ
ＳＷ−２ 第２のスイッチ
４２ ＥＳＤ保護回路
４４ プロービングパッド
４６ 不揮発性素子
４８ 第３のスイッチ
５０、５２ インバータ

Claims (20)

1. 半導体装置のテスト方法であって、
   第１面と、前記第１面の反対側に位置する第２面と、前記第１面から前記第２面へ第１ウェハを貫通する第１電極と、前記第１面に形成され前記第１電極と電気的に繋がるパッドと、を含む前記第１ウェハを提供することと、
   第２ウェハを貫通する第２電極を含む前記第２ウェハを提供することと、
   前記第１ウェハを前記第２ウェハに積み、前記第１ウェハの前記第２面が前記第２ウェハの方向に向くように前記第１電極と前記第２電極とを接続することと、
   前記パッドを針でプローブすることと、
   前記第１ウェハが前記第２ウェハに積まれている状態で、前記第１電極にテスト信号を与え、前記テスト信号を前記第１電極および前記第２電極を介して前記第２ウェハに入力することと、を含む、ことを特徴とする半導体装置のテスト方法。
2. 前記第２ウェハは、テスト対象の回路をさらに含み、
   前記テスト信号は、前記第１電極および前記第２電極を介して前記回路に与えられる、ことを特徴とする請求項１に記載の半導体装置のテスト方法。
3. 前記第２ウェハは、前記第２電極と前記回路との間に設けられたスイッチをさらに含む、ことを特徴とする請求項２に記載の半導体装置のテスト方法。
4. 前記スイッチは、前記半導体装置がテストされているときに前記第２電極と前記回路とを接続する、ことを特徴とする請求項３に記載の半導体装置のテスト方法。
5. 前記パッドは、前記第１電極に直結されている、ことを特徴とする請求項１から４のいずれか１項に記載の半導体装置のテスト方法。
6. 前記第１ウェハは、前記第１電極と直結された静電気放電（ＥＳＤ）保護回路をさらに含む、ことを特徴とする請求項５に記載の半導体装置のテスト方法。
7. 前記第２ウェハを提供することは、複数のウェハを積み重ねることを含み、前記複数のウェハのそれぞれは、実質的に同じ構造を有する、ことを特徴とする請求項１から６のいずれか１項に記載の半導体装置のテスト方法。
8. 前記テスト信号は、前記針に与えられ、
   前記テスト信号は、前記針および前記パッドを介して前記第１電極に与えられる、ことを特徴とする請求項１から７のいずれか１項に記載の半導体装置のテスト方法。
9. テストされた半導体装置の製造方法であって、
   半導体装置を形成することと、
   前記半導体装置をテストすることと、を含み、
   前記テストすることは、
   第１ウェハに形成された第１電極が、第２ウェハに形成された第２電極と接続されるように、前記第１ウェハを、前記半導体装置を有する前記第２ウェハに積むことと、
   前記第１ウェハの前記第１電極にテスト信号を与え、前記テスト信号を前記第１電極および前記第２電極を介して前記半導体装置に入力することと、を含み、
   前記第１電極は、前記第１ウェハを貫通し、
   前記第２電極は、前記第２ウェハを貫通すると共に前記半導体装置と電気的に繋がる、ことを特徴とする半導体装置の製造方法。
10. 前記第２ウェハは、前記第２電極と前記半導体装置との間に設けられたスイッチをさらに含む、ことを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記スイッチは、前記半導体装置がテストされているときに前記第２電極と前記半導体装置とを接続する、ことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記テストすることは、パッドを針でプローブすることをさらに含み、
    前記パッドは、前記第１ウェハに形成されると共に前記第１電極と電気的に繋がる、ことを特徴とする請求項９から１１のいずれか１項に記載の半導体装置の製造方法。
13. 前記テスト信号は、前記針に与えられ、
    前記テスト信号は、前記針および前記パッドを介して前記第１電極に与えられる、ことを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記第１ウェハは、前記第１電極と直結された静電気放電（ＥＳＤ）保護回路をさらに含む、ことを特徴とする請求項９に記載の半導体装置の製造方法。
15. 前記第２ウェハは、複数の積み重ねられたウェハを含み、前記複数の積み重ねられたウェハのそれぞれは、実質的に同じ構造を有する、ことを特徴とする請求項９から１４のいずれか１項に記載の半導体装置の製造方法。
16. 複数の半導体チップを積み重ねることを含む半導体装置の製造方法であって、
    前記複数の半導体チップのそれぞれは、テスト方法により既にテスト済みであり、
    前記テスト方法は、
    第１ウェハに形成された第１電極が、第２ウェハに形成された第２電極と接続されるように、前記第１ウェハを、前記半導体チップを有する前記第２ウェハに積むことと、
    前記第１ウェハの前記第１電極にテスト信号を与え、前記第１電極および前記第２電極を介して前記テスト信号を前記半導体チップに入力することと、を含み、
    前記第１電極は、前記第１ウェハを貫通し、
    前記第２電極は、前記第２ウェハを貫通すると共に前記半導体チップと電気的に繋がる、ことを特徴とする半導体装置の製造方法。
17. 前記第２ウェハの前記半導体チップは、テスト対象の回路をさらに含み、
    前記テスト信号は、前記第１電極および前記第２電極を介して前記回路に与えられる、ことを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記第２ウェハは、前記第２電極と前記回路との間に設けられたスイッチを含み、
    前記スイッチは、前記回路がテストされているときに前記第２電極と前記回路とを接続する、ことを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記第１ウェハは、前記第１電極と直結された静電気放電（ＥＳＤ）保護回路を含む、ことを特徴とする請求項１６から１８のいずれか１項に記載の半導体装置の製造方法。
20. 前記第２ウェハは、複数の積み重ねられたウェハを含み、前記複数の積み重ねられたウェハのそれぞれは、実質的に同じ構造を有する、ことを特徴とする請求項１６から１９のいずれか１項に記載の半導体装置の製造方法。

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