JP2010503995A - 効率的なピッチマルチプリケーションプロセス - Google Patents

Abstract

集積回路（100）の、ピッチマルチプリケーションされたフィーチャと、ピッチマルチプリケーションされていないフィーチャ、例えば、それぞれ集積回路（100）の、アレイ領域（102）、インターフェース領域（104）、および周辺領域（106）内のフィーチャが、マスクを通して基板（110）を処理することによって形成される。マスクは、フォトレジスト層をパターニングすることによって形成され、これは同時に、それぞれ集積回路（100）のアレイ領域（102）、インターフェース領域（104）、および周辺領域（106）内のフィーチャに対応するマスク要素を画定する。パターンは非晶質炭素層（140）に転写される。側壁スペーサー（165）が、パターニングされた非晶質炭素層（140）の側壁に形成される。保護材料の層（170）が堆積され、その後パターニングされ、アレイ領域（102）内、およびインターフェース領域（104）もしくは周辺領域（106）の選択部分内のマスク要素を露出する。アレイ領域内の非晶質炭素、もしくは他の露出された部分は除去され、その結果、アレイ領域（102）内にピッチマルチプリケーションされた自立スペーサー（165）を含むパターンを残す。保護材料（170）は除去され、アレイ領域（102）内のピッチマルチプリケーションされたスペーサーと、インターフェース領域（104）および周辺領域（106）内のピッチマルチプリケーションされていないマスク要素のパターンを残す。パターンはハードマスク層（150）に転写され、それを通して下にある基板（110）がエッチングされる。

Description

［関連出願への参照］
本出願は次の出願に関連する。2004年9月2日出願のAbatchevらのU.S. Patent Application No. 10/934,778, Method for Integrated Circuit Fabrication Using Pitch Multiplication、2004年8月31日出願のTranらのU.S. Patent Application No. 10/931,771, Methods for Increased Photo Alignment Margins、2005年8月29日出願のTranらのU.S. Patent Application No. 11/214,544, Pitch Reduced Patterns Relative To Photolithography Features、2006年3月2日出願のWerner JuenglingのU.S. Patent Application No. 11/366,212, Process Flow for Vertical Transistor Arrays、2006年3月2日出願のWerner JuenglingのU.S. Patent Application No. 11/367,020, Masking Process For Simultaneously Patterning Separate Regions。これらの参照の各々の全容は本明細書に引用により組み込まれる。

［技術分野］
本発明は、概して集積回路製造に関し、より具体的には、マスキング技術に関する。

［背景技術］
可搬性、計算能力、記憶容量、およびエネルギー効率の増加への要望を含む多くの要因の結果として、集積回路は縮小化し続けている。また、例えば電気デバイスや相互接続線など、集積回路を形成する構成フィーチャのサイズも、この縮小化を促進するべく減少し続けている。

フィーチャサイズの減少傾向は、例えば、ダイナミックランダムアクセスメモリ（DRAM）、フラッシュメモリ、スタティックランダムアクセスメモリ（SRAM）、強誘電（FE）メモリなどのメモリ回路やデバイスで顕著である。一例を挙げると、DRAMは通常、メモリセルとして知られる何百万もの同一の回路要素を含む。DRAMメモリセルは、通常は二つの電気デバイス、すなわち蓄積キャパシタとアクセス電界効果トランジスタとから構成される。各メモリセルは、1ビット（2進数）のデータを記憶することができるアドレス可能な記憶場所である。1ビットは、トランジスタを通してセルに書き込むことができ、キャパシタ内の電荷を感知することによって読み取ることができる。メモリセルを構成する電気デバイスのサイズ、およびメモリセルにアクセスする導電性ラインのサイズを減少することによって、メモリデバイスを縮小化することができる。加えて、メモリデバイス内の一定領域により多くのメモリセルを取り付けることにより、記憶容量を増加することができる。他のメモリ設計は、アクセスデバイスと記憶デバイスを組み込むことができ、もしくは、アクセスデバイスを省略することができる（例えば、クロスポイントMRAM、PCRAMなど）。

フィーチャサイズの継続的削減のために、フィーチャ形成に使用される技術に対する要求はますます大きくなっている。例えば、導電性ラインなどのフィーチャをパターニングするためにフォトリソグラフィーが一般に使用される。これらのフィーチャのサイズをあらわすために、ピッチの概念が使用され得る。ピッチとは、繰り返しパターンの二つの隣接フィーチャにおける同一点間の距離と定義される。これらのフィーチャは、通常は隣接フィーチャ間の空間によって画定され、この空間は、通常は絶縁体などの材料で充填される。結果として、ピッチとは、フィーチャの幅と、そのフィーチャを隣接フィーチャから分離するフィーチャの片側の空間の幅の合計と見なすことができる。しかしながら、光学機器、および光もしくは放射波長などの要因のために、各フォトリソグラフィー技術は最小ピッチを持ち、それを下回るピッチでは、特定のフォトリソグラフィー技術は信頼性のあるフィーチャを形成することができない。従って、フォトリソグラフィー技術の最小ピッチは、継続的なフィーチャの縮小化に対する妨げとなる。

“ピッチダブリング”もしくは“ピッチマルチプリケーション”は、フォトリソグラフィー技術の性能を最小ピッチ以上に拡張するための提案方法の一つである。ピッチマルチプリケーション法は、図１Ａ−１Ｆに図示され、Lowreyらに発行されたU.S. Patent No. 5,328,810に記載されており、この全開示は本明細書に引用により組み込まれる。図１Ａを参照すると、ラインのパターン10がフォトレジスト層内にフォトリソグラフィーで形成され、フォトレジスト層は、犠牲材料の層20の上にあり、層20は基板30の上にある。図１Ｂに示されるように、その後パターンがエッチング（好ましくは異方性エッチング）を用いて層20に転写され、その結果プレースホルダーもしくはマンドレル40が形成される。図１Ｃに示されるように、隣接するマンドレル40間の距離を増加するために、フォトレジストライン10を除去してマンドレル40を等方性エッチングすることができる。その後、図１Ｄに示されるように、スペーサー材料の層50がマンドレル40の上に堆積される。その後、スペーサー60（図１Ｅ）、すなわち、別の材料の側壁からのびる、もしくはもともとのびるように形成された材料が、マンドレル40の両側に形成される。スペーサー形成は、図１Ｅに示されるように、方向性スペーサーエッチングにおいて、水平面70および80からスペーサー材料を優先的にエッチングすることによって完成される。図１Ｆに示されるように、その後残りのマンドレル40が除去され、スペーサー60のみを残す。スペーサー60はあわせてパターニングのためのマスクとなる。従って、以前は一定のピッチに一つのマスク要素と一つの空間を画定するパターンが含まれていた所には、今や同じ幅に二つのマスク要素と二つの空間が含まれることになる。空間は例えばスペーサー60によって画定される。結果として、フォトリソグラフィー技術で形成可能な最小フィーチャサイズが効果的に減少する。

上述の例ではピッチは実際には半減するが、このピッチの減少は、従来ピッチ“ダブリング”、もしくはより一般的にはピッチ“マルチプリケーション”と称される。従って、従来、一定倍数のピッチの“マルチプリケーション”とは、実際にはその倍数だけピッチを減少することを含む。本明細書では従来の用語が保持される。

スペーサー材料の層50は通常は単一の厚さ90を持ち（図１Ｄおよび１Ｅを参照）、スペーサー60によって形成されるマスク要素のサイズは通常はその厚さ90に対応するので、ピッチダブリングは、通常は一つの幅のみのマスク要素を作る。しかしながら、回路は一般的に異なるサイズのフィーチャを利用する。例えば、ランダムアクセスメモリ回路は、通常は、回路の一部分に位置するメモリセルのアレイと、いわゆる“周辺”に位置する論理回路とを含む。アレイ内では、メモリセルは通常は導電性ラインによって接続され、周辺では、導電性ラインは通常、周辺の相互接続、もしくはアレイを論理回路に接続するためのランディングパッドに接触する。しかしながら、周辺相互接続およびランディングパッドなどの周辺フィーチャは、アレイ内の導電性ラインよりも大きい可能性がある。加えて、周辺トランジスタを含む周辺の電気デバイスは、アレイ内の電気デバイスよりも大きい可能性がある。さらに、例え周辺フィーチャをアレイ内のフィーチャと同じピッチで形成することができたとしても、ピッチマルチプリケーションによって形成されるマスクパターンは、パターニングされたフォトレジストの側壁に沿って形成されるものに制限され得るので、いくつかのフィーチャを画定するために必要な柔軟性（例えば幾何学的柔軟性）を実現しながらピッチマルチプリケーションを利用することは困難である。

従って、異なるサイズのフィーチャを形成する方法、特にいくつかのフィーチャがフォトリソグラフィー技術の最小ピッチ以下で形成される方法、および、特にピッチマルチプリケーションと併用する方法が必要とされる。

本発明は、発明を実施するための形態、および添付の図面からよりよく理解される。これらは例示を意図するものであって、本発明を限定する意図はない。
先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。 先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。 先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。 先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。 先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。 先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。 本発明の好ましい実施形態に従う、部分的に製造された集積回路の概略的な平面図である。 本発明の好ましい実施形態に従う、図２Ａの部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、フォトレジスト層内にラインを形成した後の、図２Ａ−２Ｂの部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、フォトレジスト層内のパターンを下にあるハードマスク層と一時層に転写し、フォトレジスト層を除去した後の、図３の部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、マスク要素間の空間を広げるためにトリムエッチングを行った後の、図４の部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、スペーサー材料の層を堆積した後の、図５の部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、スペーサーエッチングを行った後の、図６の部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、スペーサーエッチングを行った後の、図６の部分的に製造された集積回路の概略的な平面図である。 本発明の好ましい実施形態に従う、保護材料の層を堆積した後の、図７Ａ−７Ｂの部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、部分的に製造された集積回路のアレイ領域および他の選択領域内のマスク要素を露出するために、保護層をパターニングした後の、図８の部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、部分的に製造された集積回路のアレイ領域および他の選択領域内のマスク要素を露出するために、保護層をパターニングした後の、図８の部分的に製造された集積回路の概略的な平面図である。 本発明の好ましい実施形態に従う、パターニングされた保護層によって露出された領域内のハードマスクと一時層材料を除去することによって、自立スペーサーのパターンを残し、その後保護層を除去した後の、図９Ａ−９Ｂの部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、パターニングされた保護層によって露出された領域内のハードマスクと一時層材料を除去することによって、自立スペーサーのパターンを残し、その後保護層を除去した後の、図９Ａ−９Ｂの部分的に製造された集積回路の概略的な平面図である。 本発明の好ましい実施形態に従う、ピッチマルチプリケーションされたマスク要素と、ピッチマルチプリケーションされていないマスク要素のパターンを、下にあるハードマスク層にエッチングした後の、図１０Ａ−１０Ｂの部分的に製造された集積回路の概略的な断面側面図である。 本発明の好ましい実施形態に従う、ピッチマルチプリケーションされたマスク要素と、ピッチマルチプリケーションされていないマスク要素のパターンを、下にある基板に転写した後の、図１１の部分的に製造された集積回路の概略的な断面側面図である。 本発明の他の好ましい実施形態に従う、基板の上にあるマスク要素を除去した後の、図１２の部分的に製造された集積回路の概略的な断面側面図である。 本発明の他の好ましい実施形態に従う、基板の上にある全てのマスク要素を除去した後の、図１２もしくは１３の部分的に製造された集積回路の概略的な断面側面図である。

ピッチマルチプリケーションされたフィーチャと、ピッチマルチプリケーションされていないフィーチャなどの大きなフィーチャとのサイズの違いのために、ピッチマルチプリケーションされたフィーチャを大きなフィーチャに接続することは困難である可能性がある。例えば、通常、ピッチマルチプリケーションされたフィーチャは、コンタクトプラグや大きなサイズの相互接続などのフィーチャに確実に接触するためには、小さすぎる、および／もしくは密集しすぎている。ピッチマルチプリケーションされたフィーチャの小さなサイズおよび／もしくは密な間隔のために、短絡もしくは他の不整合が生じる可能性がある。ピッチマルチプリケーションされたフィーチャと、ピッチマルチプリケーションされていないフィーチャを形成するために、様々な方策が提案されてきた。ピッチマルチプリケーションされたフィーチャと、ピッチマルチプリケーションされていないフィーチャを形成するための方法例は、AbatchevらのU.S. Patent Application No. 10/934,778およびTranらのU.S. Patent Application No. 10/931,771に記載され、両出願は本出願の譲受人に譲渡されている。これらの参照の各々の全開示は本明細書に引用により組み込まれる。

ピッチマルチプリケーションされたフィーチャと、ピッチマルチプリケーションされていないフィーチャを形成し接続することが困難なことに加えて、そのプロセスフローは、異なるサイズのフィーチャを形成し重ねる必要があるために、複雑になる可能性がある。例えば、ピッチマルチプリケーションされたフィーチャは、大きなサイズのフィーチャから別々に形成され得るので、多数のマスク形成ステップとマスク統合（mask consolidation）ステップが必要となる。当然のことながら、プロセスフローにおける各追加ステップは、プロセスフローの複雑性と費用を好ましくなく増加し得る。さらに、各追加ステップは、不整合、エッチングおよびパターン転写の複雑性、および、プロセスの結果に好ましくない変動を生じ得るその他の誤差を誘発する可能性がある。

これらの問題を考慮して、本発明の好ましい実施形態は、有利に簡単なプロセスフローを用いて、ピッチマルチプリケーションされたフィーチャとピッチマルチプリケーションされていないフィーチャの形成と接続を可能にする。好ましくは、集積回路のアレイ領域、インターフェース領域、および周辺領域に対応する、選択的に画定可能な層（例えばフォトレジスト層）の部分が同時にパターニングされる。ピッチマルチプリケーションは、アレイ領域内にピッチマルチプリケーションされたスペーサーを形成するために使用される。インターフェース領域と周辺領域の少なくとも一部は保護材料を用いて保護されるが、他の部分はエッチングされ、自立スペーサーがアレイ領域内に形成される。その後保護材料が除去され、アレイ領域内のスペーサーと、インターフェース領域および周辺領域内のフィーチャを含むパターンが、その後ハードマスク層に転写される。ハードマスク層は、下にある基板をパターニングするために使用され得る。

有利なことに、好ましい実施形態に従う処理は、比較的少ないプロセスステップを用いて、ピッチマルチプリケーションされたフィーチャとピッチマルチプリケーションされていないフィーチャの形成と接続を可能にする。ステップの回数が比較的少ないことで、プロセスの結果の均一性を改良することができる。追加のパターン形成およびパターン転写ステップによって誘発される不均一性を軽減することができる。さらに、本明細書で論じられるように、ピッチマルチプリケーションされていないマスク要素の、ピッチマルチプリケーションされたマスク要素への接続は、ピッチマルチプリケーションされていないマスク要素と同じ垂直面上で同時に形成することができるので、別々に形成されたマスク要素の不整合によって生じる欠陥を削減することができる。従って、ピッチマルチプリケーションされたフィーチャへの接続をより確実に形成することができ、その結果、短絡や、ピッチマルチプリケーションされたフィーチャの不完全な接続の可能性が軽減される。加えて、プロセスステップの回数が比較的少ないことは、高スループットで比較的低コストの集積回路製造を有利に可能にする。

ここで図を参照するが、全体を通して類似する番号は類似する部分をあらわす。当然のことながら、これらの図は必ずしも縮尺通りに描かれていない。

最初に、ハードマスク層内にパターンを形成するために適切な層のスタックが形成される。

図２Ａを参照すると、部分的に製造された集積回路100の平面図が示される。好ましい実施形態は任意の集積回路を形成するために使用することができるが、それらは、NANDフラッシュメモリを含む、DRAM、ROM、もしくはフラッシュメモリなどの揮発性および不揮発性のメモリデバイス用のメモリセルアレイを含む、電気デバイスのアレイを持つデバイス、または、論理アレイもしくはゲートアレイを持つ集積回路を形成するために、特に有利に適用される。論理アレイは、メモリアレイと類似するコアアレイと、サポート論理回路を持つ周辺を持つ、フィールドプログラマブルゲートアレイ（FPGA）であってもよい。結果として、集積回路100は、例えば、論理アレイと内蔵メモリの両方を含み得るメモリチップもしくはプロセッサ、または、論理アレイもしくはゲートアレイなどのフィーチャのアレイを持つ任意の他の集積回路であってもよい。

引き続き図２Ａを参照すると、中央領域102、すなわちアレイ領域もしくは単に“アレイ”が、インターフェース領域104によって囲まれ、インターフェース領域は、“周辺”とも称される周辺領域106によって囲まれる。当然のことながら、集積回路100の製造が完了した後、アレイ102は通常、導電性ラインと、トランジスタおよびキャパシタなどの電気デバイスで密集する。メモリデバイスでは、電気デバイスが複数のメモリセルを形成し、メモリセルは、通常はワード線とビット線の交点で規則的な格子パターンに配列される。好ましくは、ピッチマルチプリケーションは、下記で述べるように、アレイ102内のトランジスタおよびキャパシタの行および／もしくは列などのフィーチャを形成するために使用され得る。

他方で、周辺106は、通常はアレイ102内のフィーチャよりも大きなフィーチャを含む。周辺106内の、論理回路などのフィーチャをパターニングするためには、ピッチマルチプリケーションよりもむしろ、従来のフォトリソグラフィーが好んで使用される。これは、周辺106内に位置する論理回路の幾何学的複雑性のために、ピッチマルチプリケーションを使用することが難しいからである。例えば、周辺106内のフィーチャは通常、アレイ102内で典型的なフィーチャの連続規則性を持たない。さらに、論理領域は、アレイ領域102程に稠密である必要がないので、論理領域内のピッチマルチプリケーションは必要ない。対照的に、アレイパターンの規則的格子パターンは、ピッチマルチプリケーションを助長する。加えて、周辺内のいくつかのデバイスは、電気的な制約のため、大きな形状を必要とするので、そのようなデバイスでは、ピッチマルチプリケーションは従来のフォトリソグラフィーよりも不利になる。

インターフェース領域104は、アレイと周辺フィーチャの両方を含み得る。例えば、インターフェース領域104は、アレイ102から周辺106への移行部として機能し、アレイ102内のフィーチャと、周辺106内のフィーチャとの間の接触を可能にし得る。

同心領域として概略的に図示されているが、集積回路100内のアレイ102、インターフェース104、および周辺106の領域の相対位置と数は、図示されたものとは異なっていてもよいことが当業者に理解されるだろう。例えば、集積回路100のある領域では、下記の図のいくつかに図示されるように、インターフェース104および周辺106の領域が、アレイ領域102の両側に直接配置されてもよい。さらに、考察を簡略化するため、これらの領域のある特定の特性が上述されており、領域間の明確な境界が図示されているが、ある配置においては、領域の二つ以上が重なってもよい。

図２Ｂは、部分的に製造された集積回路100の断面側面図を示す。様々なマスキング層120-150が基板110の上に設けられることが好ましい。層120-150は、下記で述べるように、基板110をパターニングするためのマスクを形成するためにエッチングされる。

基板110の上にある層120-150の材料は、本明細書で述べられる様々なパターン形成ステップとパターン転写ステップのための、化学物質およびプロセス条件の考慮に基づいて選ばれることが好ましい。最上位の選択的に画定可能な（例えば感光性の）層120と基板110の間の層は、選択的に画定可能な層120から得られるパターンを基板110に転写するように機能することが好ましいので、選択的に画定可能な層120と基板110の間の層130-150は、それらが他の露出された材料と比べて選択的にエッチングされ得るように選ばれることが好ましい。当然のことながら、材料のエッチング速度が、周囲の材料よりも少なくとも約2-3倍、好ましくは少なくとも約10倍、より好ましくは少なくとも約20倍、最も好ましくは少なくとも約50倍大きい時、その材料は選択的に、もしくは優先的にエッチングされると見なされる。第二のハードマスク層150の上にある層120-140の目的は、第二のハードマスク層150内に明瞭なパターンが形成されるようにすることなので、当然のことながら、適切な他の材料、化学物質、および／もしくはプロセス条件が使用される場合は、層120-140のうちの一つ以上は、省略されるかもしくは置換されてもよい。

図示された実施形態では、選択的に画定可能な層120は、第一のハードマスクもしくはエッチング停止層130の上にあり、層130は一時層140の上にあり、一時層140は第二のハードマスクもしくはエッチング停止層150の上にあり、層150は、マスクを通して処理される（例えばエッチングされる）基板110の上にある。好ましくは、基板110がそれを通して処理されるマスクは、第二のハードマスク層150内に形成される。

引き続き図２Ｂを参照すると、選択的に画定可能な層120は、好ましくは感光性であり、例えば、当該技術分野で既知の任意のフォトレジストを含む、フォトレジストで形成される。例えば、フォトレジストは、157 nm、193 nm、248 nm、もしくは365 nmの波長系、193 nmの波長の液浸系、極紫外線系（13.7 nmの波長系を含む）、もしくは電子ビームリソグラフィーシステムに適合する任意のフォトレジストであってよい。加えて、感光性の層120を画定するために、マスク無しのリソグラフィー、もしくはマスク無しのフォトリソグラフィーを使用することができる。好ましいフォトレジスト材料の例は、フッ化アルゴン（ArF）感受性フォトレジスト、すなわちArF光源との使用に適したフォトレジスト、および、フッ化クリプトン（KrF）感受性フォトレジスト、すなわちKrF光源との使用に適したフォトレジストを含む。ArFフォトレジストは、比較的短波長の光（例えば193 nm）を利用するフォトリソグラフィーシステムで使用されることが好ましい。KrFフォトレジストは、長い波長のフォトリソグラフィーシステム（248 nmのシステムなど）で使用されることが好ましい。他の実施形態では、層120および任意の次のレジスト層は、例えばレジストをパターニングするためにモールドもしくは機械力を用いることによって、ナノインプリントリソグラフィーによってパターニングされ得るレジストで形成され得る。

第一のハードマスク層130の材料は無機材料を含むことが好ましい。材料の例は、酸化ケイ素（SiO₂）、ケイ素、もしくはケイ素豊富な酸窒化ケイ素などの反射防止絶縁膜（DARC）を含む。図示された実施形態では、第一のハードマスク層130は反射防止絶縁膜（DARC）である。DARCを第一のハードマスク層130に使用することは、フォトリソグラフィー技術の解像限界付近のピッチを持つパターンを形成するために特に有利となり得る。DARCは、光反射を最小化することによって解像度を高めることができ、その結果、フォトリソグラフィーがパターンのエッジを画定することができる精度が増加する。

一時層140は、好ましいハードマスク材料に対する非常に高いエッチング選択性をもたらす非晶質炭素で形成されることが好ましい。より好ましくは、非晶質炭素は、光に対して透過性が高く（いわゆる“透明炭素”）、光配向に使用される光の波長に透過性であることによって、光配向の改良をもたらすような非晶質炭素の形である。そのような透明炭素を形成するための堆積技術は、A. Helmbold, D. Meissner, Thin Solid Films, 283(1996) 196-203に見ることができ、その全開示は本明細書に引用により組み込まれる。

第二のハードマスク層150は、下にある基板110をエッチングするために適切で、かつ、スペーサー165（図１１）などの、露出された上にある材料と比べて選択的にエッチングすることができるようなハードマスク材料で形成され得る。例えば、スペーサー材料（図１１）が酸化ケイ素もしくはケイ素であるいくつかの実施形態では、ハードマスク材料は窒化ケイ素であり得る。スペーサー材料が窒化ケイ素もしくはケイ素である他の実施形態では、ハードマスク材料は酸化ケイ素であり得る。図示された実施形態では、ハードマスク材料は窒化物、好ましくは窒化ケイ素である。

当然のことながら、基板110は、単一の材料の層、異なる材料の複数の層、異なる材料の領域もしくは構造を中に持つ一つの層もしくは複数の層などを含み得る。これらの材料は、半導体、絶縁体、導電体、もしくはそれらの組み合わせを含み得る。例えば、基板は、ドープされたポリシリコン、電気デバイス活性領域、シリサイド、または、タングステン、アルミニウム、もしくは銅の層などの金属層、またはそれらの組み合わせを含み得る。いくつかの実施形態では、下記で述べられるマスク要素は、基板内の相互接続やランディングパッドなどの導電性フィーチャの所望の配置に直接対応し得る。図示された実施形態では、基板110の上部は絶縁体を含み、マスク要素の位置は、ダマシンメタライゼーションなどにおいて、絶縁体の所望の位置に対応し得る。基板内に形成される構造の例は、相互接続、ゲートスタック、およびシャロウトレンチアイソレーション構造を含む。

本明細書で述べられる層120-150は様々な方法で形成することができる。例えば、感光性の層を形成するためにスピンオンコーティングプロセスを使用することができる。ハードマスク層を形成するために、化学気相堆積などの様々な堆積プロセスを使用することができる。好ましくは、特に一時層140が非晶質炭素で形成される場合に、ハードマスク層、もしくは、例えばスペーサー材料などの任意の他の材料を一時層140の上に堆積するために、低温化学気相堆積（CVD）プロセスが使用される。

一時層140の非晶質炭素は、炭化水素化合物、もしくは、炭素前駆体などの化合物の混合物を用いて、化学気相堆積によって形成され得る。前駆体の例は、プロピレン、プロピン、プロパン、ブタン、ブチレン、ブタジエン、およびアセチレンを含む。非晶質炭素層を形成するための適切な方法は、2003年6月3日にFairbairnらに発行されたU.S. Patent No. 6,573,030 B1に記載され、その全開示は本明細書に引用により組み込まれる。加えて、非晶質炭素はドープされてもよい。ドープされた非晶質炭素を形成するための適切な方法は、YinらのU.S. Patent Application No. 10/652,174に記載され、その全開示は本明細書に引用により組み込まれる。

次に、パターンが形成され、ハードマスク層150に転写される。

当然のことながら、本明細書に記載のステップのいずれかにおいて、上位面から下位面にパターンを転写することは、上位面内のマスク要素にほぼ対応する集積回路フィーチャもしくはマスク要素を下位面内に形成することを含む。例えば、下位面内のラインの経路は、上位面内のラインの経路にほぼ従い、下位面内の他の要素もしくはフィーチャの位置は、上位面内の類似する要素もしくはフィーチャの位置に対応する。しかしながら、要素もしくはフィーチャの正確な形状およびサイズは、上位面と下位面で異なる可能性がある。例えば、エッチングの化学物質と条件によって、転写されるパターンを形成する要素もしくはフィーチャのサイズおよび相対的間隔は、上位面上のパターンと比べて拡大したり縮小したりする可能性があるが、下記の実施形態における第一のレジストマスクが縮小する例からわかるように、依然として同じ初期“パターン”に似ている。従って、要素もしくはフィーチャの寸法にいくらかの変化があっても、転写されるパターンは依然として初期パターンと同じパターンと見なされる。対照的に、マスク要素周辺のスペーサーの形成は、新しい（ピッチマルチプリケーションされた）パターンを形成し得る。

図３を参照すると、アレイ要素124、インターフェース要素126、および周辺要素128で境界を画定される、空間もしくはトレンチ122、123を含むパターンが、感光性の層120内に形成される。要素124、126、128は感光性材料で形成される。トレンチ122、123は、例えば248 nmもしくは193 nmの光を用いるフォトリソグラフィーによって形成することができ、その過程では、層120がレチクルを通して放射に晒され、その後現像される。現像された後、残りの感光性材料、図示された実施形態ではフォトレジストが、図示された要素124、126、128を形成する（断面のみで示される）。図示された実施形態では、アレイ要素124はラインである。

ライン124のピッチは、ライン124の幅と、隣接する空間122の幅の合計に等しい。このライン124と空間122のパターンを用いて形成される要素の限界寸法を最小化するために、ピッチは、感光性の層120をパターニングするために使用されるフォトリソグラフィー技術の限界、もしくはその付近となり得る。例えば、248 nmの光を利用するフォトリソグラフィーでは、ライン124のピッチは約100 nmとなり得る。従って、ピッチはフォトリソグラフィー技術の最小ピッチとなり得、下記で述べられるスペーサーパターンは、フォトリソグラフィー技術の最小ピッチ以下のピッチを有利に持つことができる。あるいは、位置および要素のサイズの誤差の範囲は、典型的にはフォトリソグラフィー技術の限界に近づくにつれて増加するので、ライン124は、ライン124の位置およびサイズの誤差を最小化するために、例えば約200 nmのピッチで大きな要素サイズを持つように形成され得る。

図４を参照すると、感光性の層120内のパターンが、ハードマスク層130と一時層140に転写され、スペーサー材料の層160（図６）の堆積が可能になる。通常、スペーサー材料の堆積に使用される温度は高すぎてフォトレジストが耐えられないことがわかっている。従って、下記で述べられるスペーサー材料の堆積とエッチングのプロセス条件に耐えられる材料で形成された、第一のハードマスク層130と一時層140に、感光性の層120からパターンが転写されることが好ましい。フォトレジストよりも高い熱抵抗性を持つことに加え、一時層140を形成する材料は、スペーサー165（図１０）と、下にある第二のハードマスク層150の材料と比べて、選択的に除去することができるように選択されることが好ましい。上述の通り、層140は好ましくは非晶質炭素で形成され、より好ましくは透明炭素で形成される。

パターン転写は、単一のステップ、すなわち単一のプロセスチャンバ内でin situで行われてもよい。転写は異方性エッチングを用いて行われることが好ましい。好ましいエッチング化学物質は、第一のハードマスク層130をエッチングするにはHBr/CF₄から生成されるプラズマなどのフッ化炭素プラズマ、一時層140をエッチングするにはSO₂/O₂プラズマなどの酸素含有プラズマを用いるエッチングを含む。エッチングは、感光性の層120と比べて第一のハードマスク層130を選択的にエッチングし、その後エッチングは一時層140を通って進行し、第二のハードマスク層150で停止する。感光性の層120の一部は、パターン転写の最中にエッチングされてもよい。感光性の層120を形成する残りのレジストは、その後、例えばプラズマ灰化を含む、当業者に知られている様々なプロセスによって単独で除去することができる。

図４および５を参照すると、アレイ要素134、インターフェース要素136、および周辺要素138の間の空間132、133は、好ましくは、トリムエッチング後に修正された空間132a、133aおよび要素134a、136a、138aを形成するために、要素134、136、138をエッチングすることによって広げられる。要素134、136、138は、好ましくはこれらの要素を“縮小する”ために等方性エッチングを用いてエッチングされる。適切なエッチングは、例えばSO₂/O₂/N₂/Arプラズマ、Cl₂/O₂/Heプラズマ、もしくはHBr/O₂/N₂プラズマなどの酸素含有プラズマを用いるエッチングを含む。エッチングの程度は、下記の考察から理解されるように、要素134a、136a、138aの幅が、所望の間隔を持つスペーサー165（図７Ａ）を形成することができるように選択されることが好ましい。例えば、アレイ内の要素134、136、138の幅は約80-120 nmから約40-70 nmに削減することができる。有利なことに、この幅を減らすエッチングは、感光性の層120をパターニングするために使用されるフォトリソグラフィー技術を用いて実現されるラインよりも狭いラインをアレイ内に作ることができる。加えて、エッチングは要素134a、136a、138aのエッジを平滑化することができるので、これらの要素の均一性を改良する。要素134a、136a、138aは、フォトリソグラフィー技術の解像限界以下の限界寸法を持つようにトリミングすることができるが、当然のことながら、このトリミングは空間132a、133a、およびアレイ内の要素134a、136a、138aのピッチは変更しないので、これらの要素の同一点間の距離は同じままである。他の実施形態では、要素134、136、138にトリムエッチングを行う代わりに、もしくはそれに加えて、当然のことながら、ハードマスク層130と一時層140内に所望のサイズの要素を形成するために、感光性の層120から第一のハードマスク層130にパターンを転写する前に、感光性の層120内の要素124、126、128（図３）にトリムエッチングを行うことができる。

図６を参照すると、スペーサー材料の層160は、好ましくは、ハードマスク層130、150の露出された上面と側壁、および一時層140の側壁を含む、露出された表面の上にコンフォーマルにブランケット堆積される。スペーサー材料は、下にあるハードマスク層150にパターンを転写するためのマスクとして機能することができる任意の材料であってよい。スペーサー材料は、好ましくは、１）良いステップカバレッジで堆積することができ、２）部分的に製造された集積回路100内の他の材料と適合する温度で堆積することができ、３）一時層140および第一と第二のハードマスク層130、150に対して選択的に異方性エッチングすることができる。好ましい材料は、ケイ素（例えば非晶質ケイ素）、酸化ケイ素、および窒化ケイ素を含む。図示された実施形態では、スペーサー材料は酸化ケイ素であり、これはマスキングスタックの他の選択材料と組み合わせて特別な利点をもたらす。

スペーサー材料堆積のための好ましい方法は、化学気相堆積および原子層堆積を含む。層160の厚さは、好ましくはスペーサー165（図１０）の所望の幅に基づいて決定される。例えば、図示された実施形態では、層160は好ましくは約20-80 nm、より好ましくは約40-60 nmの厚さに堆積される。好ましくは、ステップカバレッジは約80%以上、より好ましくは約90%以上である。

図７Ａを参照すると、部分的に製造された集積回路100の水平面166からスペーサー材料を除去するために、酸化ケイ素スペーサー層160に異方性エッチングが行われる。スペーサーエッチングとしても知られているそのようなエッチングは、例えばCF₄/CHF₃、C₄F₈/CH₂F₂もしくはCHF₃/Arプラズマなどのバイアスフッ化炭素プラズマを用いて、または純粋に物理的スパッタエッチング（例えばArスパッタエッチング）を用いて、酸化物材料に行うことができる。スペーサーエッチングは、マンドレル134aおよび要素136a、138aの周囲のスペーサーのペア165を画定する。

図７Ｂは、図７Ａの部分的に製造された集積回路100の平面図を示す。見てわかるように、マンドレル134aはラインの形状に加えて様々な形状をとることができる。上述の通り、図示された実施形態では、基板110の上部は絶縁体であり、スペーサー165のパターンは基板110内に形成される絶縁体の所望のパターンに対応する。従って、スペーサー165間の空間は、好ましくは、基板110内のダマシン導電性相互接続などの導電体の所望の配置に対応する。例えば、後に除去される（図１０Ａ−１０Ｂ）任意のマンドレル134aは、後に形成される相互接続の位置に対応する位置をとることができる。そのような場合、いくつかのマンドレル134aには、マンドレル134aを用いて形成される相互接続を他の垂直面上の電気的フィーチャと電気的に接続するためのランディングパッドを形成するために使用することができる、拡張部分137を持たせられる。

図８を参照すると、保護層170が部分的に製造された集積回路100の表面の上に堆積される。保護層170もまた選択的に画定可能であることが好ましい。選択的に画定可能な層120と同様に、保護層170は感光性であることが好ましく、例えば、当該技術分野で既知の任意のフォトレジストを含むフォトレジストで形成される。加えて、他の実施形態では、感光性の保護層170は、ナノインプリントリソグラフィーによるパターニングのために適切なレジストで形成することができる。

図９Ａを参照すると、感光性の層170は、例えば感光性の層120をパターニングするために使用されたものと同じフォトリソグラフィー技術を用いてパターニングされる。好ましくは、層170はレチクルを通して放射に晒され、その後、部分的に製造された集積回路100のアレイ領域102の要素を露出するために現像される。従って、一部のスペーサーもしくはスペーサーのペア165は露出されるが、一部は保護層170によって保護される。加えて、ハードマスク層130の一部は露出されるが、一部は保護される。

加えて、インターフェース領域104もしくは周辺106内の要素もまたパターニングすることができ、その結果、例えば周辺内にボイド174を形成する。当然のことながら、アレイ102内のスペーサー165は、好ましくはそれを形成するために使用されるフォトリソグラフィー技術の最小ピッチもしくは解像度よりも小さなピッチもしくは要素サイズを持ち、層170内にパターニングされる要素は、好ましくはそれらを形成するために使用されるフォトリソグラフィー技術の最小ピッチもしくは解像度以上であるピッチもしくは要素サイズを持つ。

図９Ｂを参照すると、ピッチマルチプリケーションされたスペーサー165間の空間に接続172がパターニングされ得る。当然のことながら、接続172は、周辺106もしくはインターフェース領域104内の相互接続をパターニングするために使用されるような、大きな寸法の要素173の末端となり得る。従って接続172は、一つ以上のマンドレル134aを大きなマスク要素173に接続することができ、最終的に、アレイ102内のピッチマルチプリケーションされた相互接続に接続された比較的大きな相互接続の形成が可能になる。

当然のことながら、部分的に製造された集積回路100の一部の要素は、層170によって保護されたままである。そのような場合、スペーサー165は、保護層170の除去後にこれらの要素の寸法を増大させる。

図１０Ａ−１０Ｂを参照すると、第一のハードマスク層130と一時層140の、露出されたままの部分、もしくは保護層170によって保護されていない部分が、好ましくは異方性エッチングによって選択的に除去される。有利なことに、ハードマスク層130と一時層140の保護されていない部分は、単一のステップで、すなわち単一のプロセスチャンバ内でin situに除去することができる。ハードマスク層130は、例えばHBr/CF₄を含むプラズマエッチングを用いて選択的に除去することができ、一時層140は、例えばSO₂/O₂プラズマエッチングを用いて選択的に除去することができる。保護層170はその後、例えばプラズマ灰化によって除去される。

従って、アレイ領域102内にピッチマルチプリケーションされた自立スペーサー165を残して、マンドレル134a（図９Ａ）が除去される。図示された実施形態では、スペーサー165のピッチとスペーサー165間の空間は、フォトリソグラフィーによって元々形成されたフォトレジストライン124のピッチと空間122（図３）のおよそ半分である。例えば、フォトレジストライン124が約200 nmのピッチを持っていた場合、約100 nm以下のピッチを持つスペーサー165を形成することができる。加えて、周辺106もしくはインターフェース領域104内にパターニングされる要素は下にある層にも転写され、その結果ハードマスク層130および一時層140内に例えばボイドもしくは開口部176が形成される。

図１１を参照すると、スペーサー165、および第一のハードマスク層130と一時層140の残りの部分によって画定されるパターンが、第二のハードマスク層150に転写される。転写は、例えばCF₄/O₂/CH₂F₂含有プラズマエッチングなどの、例えばフッ化炭素プラズマを用いるエッチングなどの異方性エッチングを用いて行われることが好ましい。

基板はその後、第二のハードマスク層150内に画定されるマスクを通して処理され得る。例えば、図１２を参照すると、パターンが基板110に転写され得る。図１３を参照すると、当然のことながら、基板110がエッチングされる場合、基板110のエッチングにより、スペーサー165、および層130、140の残りの部分が除去され得る。従って、第二のハードマスク層150は基板110のエッチングのための主要マスクとして使用される。他の実施形態では、スペーサー165、および層130、140の残りの部分は、基板110の処理の前もしくは後に除去され得る。図１４を参照すると、ハードマスク層150は基板110の処理後に除去され得る。

好ましくは、基板110は、少なくとも第二のハードマスク層150と比べて基板110に選択的な異方性エッチングを用いてエッチングされる。当然のことながら、基板110が異なる材料、例えば異なる材料の層を含む場合、もし単一の化学物質では異なる材料の全てをエッチングするために十分でない場合は、これらの異なる材料を通して連続的にエッチングするために、一連の異なる化学物質、好ましくは乾式エッチング化学物質を使用することができる。基板110の組成は、例えば形成される電気デバイスに基づくことができる。

当然のことながら、スペーサー165によって形成され、その後第二のハードマスク層150と基板110に転写されるパターンは、例えば電気デバイスを接続するための相互接続などのラインを画定することができる。電気デバイスは、メモリデバイスのアレイ領域内のメモリセルを形成する電気デバイスのように、アレイに配置されることが好ましい。相互接続172（図９Ｂ）は、集積回路のインターフェース領域もしくは周辺領域内の大きなフィーチャと、アレイ内の、要素171によって画定されるようなピッチマルチプリケーションされたフィーチャとの間の接続を有利に画定することができる。ラインが形成された後、部分的に製造された集積回路100は、例えばメモリチップなどの完成した集積回路を形成するために、付属電気デバイスおよび電気相互接続を形成するステップを含む、次の処理ステップにかけることができる。

当然のことながら、図示された実施形態の様々な修正が可能である。例えば、ピッチマルチプリケーションされたパターンは、典型的には、マンドレルの壁に沿って形成されるスペーサーによって形成される、閉ループを含む。従って、非ダマシンプロセスでは、スペーサー165間の空間よりもむしろスペーサー165が導電性ラインを作るために使用される場合、各ループが二つの独立した接続されていないラインを形成するように、これらのループの末端を切断するために追加の処理ステップが使用されることが好ましい。これは、例えば維持されるラインの部分の周囲に保護マスクを形成し、保護されていないマスクの末端をエッチングで除去することによって、実現することができる。ループの末端を切断するための適切な方法は、2004年8月31日出願のTranらのU.S. Patent Application No. 10/931,771に開示され、この全開示は本明細書に引用により組み込まれる。しかしながら、有利なことに、導電材料よりもむしろ絶縁材料の位置を画定するためにスペーサー165を用いることによって、スペーサーループの末端を切断するステップを回避することができる。例えば元はマンドレルによって占められていた空間などの、スペーサー165間の空間が相互接続の位置と形状を決定する場合は、スペーサーループの末端を切断する必要がない。

また、場合によっては、スペーサー165は基板110を処理する前に除去することができる。例えばスペーサー165が比較的背が高くて薄い場合、このような除去が有利となり得る。そのようなスペーサーは、構造的に安定ではない可能性があり、基板110のエッチングの最中に変形する可能性があるため、基板内にエッチングされるパターンに誤差を誘発してしまう。結果として、スペーサー165、およびハードマスク層130もしくは一次層140のいくらか残っている部分を除去することは、それを通して基板110が処理されるマスク（この実施例では下位のハードマスク層150によって画定される）を有利に安定化し得る。

加えて、スペーサー165のピッチは二倍を超える可能性がある。例えば、スペーサー165は、マンドレル134aを除去すること、スペーサー165の周囲に追加スペーサーを形成すること、スペーサー165を除去すること、その後、元はスペーサー165の周囲にあったスペーサーの周囲に別のスペーサーのセットを形成すること、などによって、さらにピッチマルチプリケーションを行うことができる。さらなるピッチマルチプリケーションのための方法例は、LowreyらのU.S. Patent No. 5,328,810で述べられている。

さらに、垂直に隣接する、または隣接していないおよび／もしくは垂直に分離していてもよい、複数の層もしくは垂直面に、ピッチマルチプリケーションされたフィーチャを形成するために、好ましい実施形態を集積回路製造プロセスにわたって複数回利用することができる。そのような場合、パターニングされる個々の面の各々が基板110を構成することになり、様々な層120-170が、パターニングされる個々の面の上に形成され得る。また、当然のことながら、上述した様々な層120-170の特定の組成および高さは、特定の用途によって変えることができる。例えば、層150の厚さは、基板110の特性、例えば基板の化学組成、基板が一つもしくは複数の材料層を含むかどうか、形成されるフィーチャの深さなど、および利用可能なエッチング化学物質によって変えることができる。場合によっては、層120-170のうちの一つ以上の層を省略することができ、もしくは、さらに層を追加することができる。例えば、場合によっては、基板110に選択的なエッチングに対する抵抗性が増加したハードマスクを設けるために、第二のハードマスク層150内に形成されるパターンを、一つ以上の追加ハードマスク層に転写することができる。

また、マスク層を通す“処理”とは、好ましくは下にある材料をエッチングすることを含むが、マスク層を通す処理とは、マスク層の下にある層を任意の半導体製造プロセスにかけることを含み得る。例えば、処理は、マスク層を通して下にある層に行う、イオン注入、拡散ドーピング、堆積、酸化（特にポリマーマスクの下のハードマスクを使用）、窒化、などを含み得る。加えて、マスク層は化学機械研磨（CMP）のための停止層もしくは障壁として使用することができ、あるいは、CMPは、2005年8月31日出願のU.S. Patent Application No. 11/216,477で述べられるように、下にある層の平坦化とエッチングの両方を可能にするために、いずれの層に対しても行うことができる。この全開示は本明細書に引用により組み込まれる。

本発明は様々な態様を含むことが、本明細書の記載から理解されるだろう。例えば、本発明の一態様に従って、集積回路製造のための方法が提供される。この方法は、基板の上にフォトレジストパターンを形成するために、第一のフォトレジスト層をパターニングするステップを含む。フォトレジストパターンは、フォトレジスト層の下にあるハードマスク層と、ハードマスク層の下にある一時層に転写される。パターニングされたハードマスク層および一時層内の要素の側壁にスペーサーが形成される。スペーサーと、パターニングされたハードマスク層および一時層の上に第二のフォトレジスト層が堆積される。パターニングされたハードマスク層および一時層の他の部分の真上、および他のスペーサーの真上にフォトレジストを残しながら、パターニングされたハードマスク層および一時層の一部を露出し、かつスペーサーの一部を露出するために、第二のフォトレジスト層がパターニングされる。パターニングされたハードマスク層および一時層の露出された部分は、その後優先的に除去される。第二のフォトレジスト層は優先的に除去される。

本発明の別の態様に従って、集積回路を形成するための方法が提供される。方法は、部分的に製造された集積回路の、アレイ領域内のアレイマスク要素と、周辺領域内の周辺マスク要素とを同時に画定するために、選択的に画定可能な層をパターニングするステップを含む。その後、複数の自立スペーサーを形成するために、アレイ領域内でピッチマルチプリケーションが行われる。自立スペーサーと周辺マスク要素によって少なくとも部分的に画定されるパターンは、同時に基板に転写される。

本発明のなおも別の態様に従って、集積回路を製造するための方法が提供される。方法は、基板にその上を覆うフォトレジスト層を設けるステップを含む。フォトレジスト層はフォトリソグラフィー技術を用いてパターニングされ、その結果、ボイドによって分離されたフォトレジスト材料を含むフォトレジストパターンを形成する。フォトレジスト材料およびボイドは、集積回路のアレイ領域と周辺領域に広がる。フォトレジストパターンは、一時層パターンを形成するために、下にある一時層に転写される。一時層パターン内の要素は、その後アレイ領域と周辺領域の両方において縮小される。スペーサー材料のブランケット層が一時層要素の上に堆積される。ブランケット層は、一時層要素の側面にスペーサーを形成するためにエッチングされる。

本発明の別の態様に従って、部分的に製造された集積回路が提供される。部分的に製造された集積回路は、ハードマスク層の上にある複数のマスク要素を含む。ハードマスク層は基板の上にある。スペーサーがマスク要素の側壁に配置される。保護層がスペーサーの一部とマスク要素の一部の真上にある。保護層はまた、他のスペーサーと他のマスク要素を露出されたままにする。

本発明のなおも別の態様に従って、部分的に製造された集積回路が提供される。部分的に製造された集積回路は、基板の上に複数のスペーサーのペアを含む。各スペーサーのペアを構成するスペーサーは、選択的にエッチング可能な材料によって分離される。パターニングされたフォトレジスト層はスペーサーのペアの一部の上にある。フォトレジストは、部分的に製造された集積回路の周辺もしくはインターフェース領域内の少なくとも一部のスペーサーの上にあり、一方部分的に製造された集積回路のアレイ領域内のスペーサーは露出される。

本発明の別の態様に従って、部分的に製造された集積回路が提供される。部分的に製造された集積回路は、部分的に製造された集積回路のアレイ領域の上に配置された複数の自立スペーサーのペアを含む。他の複数のスペーサーのペアは、複数のスペーサーのペアと同じ面上に配置される。他のスペーサーのペアの各々を構成するスペーサーは、他のスペーサーのペアと比べて選択的にエッチング可能な一時材料の側壁に配置される。一時材料には一つ以上の開口部が備わっている。

上記の開示に加えて、様々な省略、追加、修正が、本発明の範囲から逸脱することなく、上述の方法と構造になされてもよいことも、当業者によって理解されるだろう。そのような修正および変更の全ては、添付の請求の範囲によって規定されるように、本発明の範囲内に含まれることを意図している。

Claims (59)

1. 基板の上にフォトレジストパターンを形成するために第一のフォトレジスト層をパターニングするステップと、
   前記フォトレジスト層の下にあるハードマスク層と、前記ハードマスク層の下にある一時層に、前記フォトレジストパターンを転写するステップと、
   前記パターニングされたハードマスク層および一時層内の要素の側壁にスペーサーを形成するステップと、
   前記スペーサーと、前記パターニングされたハードマスク層および一時層の上に第二のフォトレジスト層を堆積するステップと、
   前記パターニングされたハードマスク層および一時層の他の部分の真上、および前記スペーサーの他のスペーサーの真上にフォトレジストを残しながら、前記パターニングされたハードマスク層および一時層の一部を露出し、かつ前記スペーサーの一部を露出するために、前記第二のフォトレジスト層をパターニングするステップと、
   その後、前記パターニングされたハードマスク層および一時層の前記露出された部分を優先的に除去するステップと、
   前記第二のフォトレジスト層を優先的に除去するステップと、
   を含む、集積回路製造のための方法。
2. その後、前記スペーサーと、前記パターニングされたハードマスク層および一時層の残りの部分によって画定されるパターンを、他のハードマスク層に転写するステップをさらに含む、請求項１の方法。
3. その後、前記他のハードマスク層を通して前記基板を処理するステップをさらに含む、請求項２の方法。
4. 前記基板を処理するステップは前記基板をエッチングするステップを含む、請求項２の方法。
5. スペーサーを形成する前に前記要素を等方性エッチングすることによって、前記パターニングされたハードマスク層および一時層内の要素の幅を削減するステップをさらに含む、請求項１の方法。
6. 前記一時層は非晶質炭素を含む、請求項１の方法。
7. 前記一時層は透明炭素を含む、請求項１の方法。
8. 前記ハードマスク層は反射防止絶縁膜を含む、請求項６の方法。
9. 前記スペーサーは酸化ケイ素を含む、請求項８の方法。
10. 前記スペーサーと前記一時層は、窒化ケイ素を含むエッチング停止層の真上にある、請求項８の方法。
11. 前記パターニングされたハードマスク層および一時層の前記露出された部分を優先的に除去するステップは、前記基板のアレイ領域の真上に自立スペーサーを形成するステップを含む、請求項１の方法。
12. 前記自立スペーサーは、前記第一のフォトレジスト層をパターニングするために使用されるフォトリソグラフィー技術の解像限界以下のピッチを持つ、請求項１１の方法。
13. 前記スペーサーは、少なくとも、前記スペーサーと垂直に広がる第一と第二の間隔のあいた面の間で、間隔をあけて互いにほぼ平行にのびる、請求項１の方法。
14. 部分的に製造された集積回路の、アレイ領域内のアレイマスク要素と、周辺領域内の周辺マスク要素とを同時に画定するために、選択的に画定可能な層をパターニングするステップと、
    その後、複数の自立スペーサーを形成するために、前記アレイ領域内でピッチマルチプリケーションを行うステップと、
    前記自立スペーサーと前記周辺マスク要素によって少なくとも部分的に画定されるパターンを基板に同時に転写するステップと、
    を含む、集積回路を形成するための方法。
15. ピッチマルチプリケーションを行うステップが、
    前記アレイマスク要素および前記周辺マスク要素の側壁にスペーサーを形成するステップと、
    前記アレイマスク要素を優先的に除去することによって、前記自立スペーサーを形成するステップと、
    を含む、請求項１４の方法。
16. スペーサーを側壁に形成するステップは、
    前記アレイマスク要素および前記周辺マスク要素の上にスペーサー材料のブランケット層を堆積するステップと、
    前記スペーサーを画定するために前記ブランケット層を異方性エッチングするステップと、
    を含む、請求項１５の方法。
17. ピッチマルチプリケーションを行うステップが、
    側壁にスペーサーを形成した後、かつ前記アレイマスク要素を優先的に除去する前に、
    前記スペーサーと、前記アレイマスク要素および前記周辺マスク要素の上に保護材料の層を堆積するステップと、
    前記アレイマスク要素を露出するために前記保護材料をパターニングするステップと、
    をさらに含む、請求項１５の方法。
18. 前記保護材料の層を堆積するステップはフォトレジストを堆積するステップを含み、前記保護材料をパターニングするステップはフォトリソグラフィーを行うステップを含む、請求項１７の方法。
19. 前記保護材料をパターニングするステップは、前記アレイ領域内の全スペーサーを露出するために前記保護材料の一部を除去するステップを含む、請求項１７の方法。
20. 前記ブランケット層を堆積するステップは、化学気相堆積を行うステップを含む、請求項１６の方法。
21. 前記パターンを同時に転写するステップは、前記部分的に製造された集積回路の前記アレイ領域および前記周辺領域内に電気デバイスを形成する、請求項１４の方法。
22. 前記電気デバイスは電気相互接続である、請求項２１の方法。
23. 前記パターンを同時に転写するステップは、前記相互接続に直接接触するランディングパッドを形成する、請求項２２の方法。
24. 前記パターンを同時に転写するステップは、ピッチマルチプリケーションされていない相互接続と接触するピッチマルチプリケーションされた相互接続を形成する、請求項２２の方法。
25. 前記選択的に画定可能な層をパターニングするステップは、フォトレジスト層をパターニングするステップを含む、請求項１４の方法。
26. 基板にその上を覆うフォトレジスト層を設けるステップと、
    ボイドによって分離されるフォトレジスト材料を含むフォトレジストパターンを形成するために、フォトリソグラフィー技術を用いて前記フォトレジスト層をパターニングするステップであって、前記フォトレジスト材料とボイドは、集積回路のアレイ領域と周辺領域に広がる、ステップと、
    一時層パターンを形成するために、前記フォトレジストパターンを下にある一時層に転写するステップと、
    その後、前記アレイ領域および前記周辺領域の両方において前記一時層パターン内の要素を縮小するステップと、
    前記一時層要素の上にスペーサー材料のブランケット層を堆積するステップと、
    前記一時層要素の側面にスペーサーを形成するために前記ブランケット層をエッチングするステップと、
    を含む、集積回路を製造するための方法。
27. 前記周辺領域内の前記一時層パターンの少なくとも一部を保護材料で保護し、かつ前記アレイ領域内の前記一時層パターンの少なくとも一部を露出するステップと、
    前記アレイ領域内に自立スペーサーを形成するために、露出された一時層材料を選択的に除去するステップと、
    をさらに含む、請求項２６の方法。
28. 前記保護材料を除去するステップと、
    前記一時層の残りの部分と前記自立スペーサーによって画定される前記マスクパターンを通して基板を処理するステップと、
    をさらに含む、請求項２７の方法。
29. 前記基板を処理するステップは、前記基板に前記マスクパターンを転写するステップを含む、請求項２８の方法。
30. 前記マスクパターンを転写するステップは、部分的に製造されたメモリデバイス内の、メモリセルアレイの部分と論理回路の部分とを形成するステップを含む、請求項２９の方法。
31. 前記マスクパターンを転写するステップは、前記パターンをハードマスク層内にエッチングし、その後前記基板をエッチングするステップを含む、請求項２９の方法。
32. 前記フォトレジストパターンを下にある一時層に転写するステップは、ハードマスク層をエッチングし、その後前記一時層をエッチングするステップを含む、請求項２６の方法。
33. スペーサー材料の前記ブランケット層を堆積するステップは、ハードマスク材料と一時層材料の上にスペーサー材料を堆積するステップを含む、請求項３２の方法。
34. 前記フォトレジスト層をパターニングするステップは、13.7 nm、157 nm、193 nm、248 nm、および365 nmの波長の光からなる群から選ばれる波長を持つ光でフォトリソグラフィーを行うステップを含む、請求項２６の方法。
35. 前記一時層は非晶質炭素で形成される、請求項２６の方法。
36. 前記スペーサー材料は窒化ケイ素である、請求項３５の方法。
37. 基板の上にあるハードマスク層の上にある複数のマスク要素と、
    前記マスク要素の側壁に配置されたスペーサーと、
    前記スペーサーの一部と、前記マスク要素の一部の真上にあり、かつ、前記スペーサーの他のスペーサーと前記マスク要素の他のマスク要素を露出されたままにする、保護層と、
    を含む、部分的に製造された集積回路。
38. 前記保護層はパターニングされた層であり、前記部分的に製造された集積回路のアレイ領域内のスペーサーは露出される、請求項３７の部分的に製造された集積回路。
39. 前記部分的に製造された集積回路の周辺領域内の前記マスク要素のある表面が露出される、請求項３８の部分的に製造された集積回路。
40. 前記マスク要素は、前記部分的に製造された集積回路のアレイ領域および周辺領域内に配置される、請求項３７の部分的に製造された集積回路。
41. 前記マスク要素は、一時層の上にあるハードマスク層を含み、前記ハードマスク層と前記一時層は、前記スペーサーと比べて選択的にエッチング可能である、請求項３７の部分的に製造された集積回路。
42. 前記マスク要素は非晶質炭素で形成される、請求項３７の部分的に製造された集積回路。
43. 前記保護層はフォトレジストを含む、請求項３７の部分的に製造された集積回路。
44. 各スペーサーのペアを構成するスペーサーが、選択的にエッチング可能な材料によって分離される、基板の上の複数のスペーサーのペアと、
    前記スペーサーのペアの一部の上にある、パターニングされたフォトレジスト層と、
    を含み、
    フォトレジストは、部分的に製造された集積回路の周辺もしくはインターフェース領域内の少なくとも一部のスペーサーの上にあり、前記部分的に製造された集積回路のアレイ領域内のスペーサーは露出される、
    部分的に製造された集積回路。
45. 前記選択的にエッチング可能な材料は非晶質炭素である、請求項４４の部分的に製造された集積回路。
46. 前記スペーサーは、ケイ素、窒化ケイ素、および酸化ケイ素からなる群から選択される材料を含む、請求項４５の部分的に製造された集積回路。
47. 前記パターニングされたフォトレジスト層は、13.7 nm、157 nm、193 nm、248 nm、もしくは365 nmの波長系、193 nmの波長の液浸系もしくは電子ビームリソグラフィーシステムと適合するフォトレジストで形成される、請求項４４の部分的に製造された集積回路。
48. 前記部分的に製造された集積回路は、部分的に製造されたメモリデバイスである、請求項４４の部分的に製造された集積回路。
49. 前記メモリデバイスはNANDフラッシュメモリである、請求項４８の部分的に製造された集積回路。
50. 前記複数のスペーサーのペアは、メモリアレイのフィーチャに対応する、請求項４４の部分的に製造された集積回路。
51. 前記部分的に製造された集積回路は、部分的に製造されたコンピュータプロセッサである、請求項４４の部分的に製造された集積回路。
52. 前記複数のスペーサーのペアは、論理アレイのフィーチャに対応する、請求項４４の部分的に製造された集積回路。
53. 部分的に製造された集積回路のアレイ領域の上に配置された複数の自立スペーサーのペアと、
    前記複数のスペーサーのペアと同じ面上にある、他の複数のスペーサーのペアであって、前記他のスペーサーのペアをなすスペーサーは、前記他のスペーサーのペアと比べて選択的にエッチング可能な一時材料の側壁に配置される、他の複数のスペーサーのペアと、
    を含み、
    前記一時層内に一つ以上の開口部が設けられる、
    部分的に製造された集積回路。
54. 前記一つ以上の開口部は、前記部分的に製造された集積回路の周辺領域内に配置される、請求項５３の部分的に製造された集積回路。
55. 前記一つ以上の開口部は、前記部分的に製造された集積回路の前記周辺領域内の相互接続の所望の形状と配置を有する、請求項５４の部分的に製造された集積回路。
56. 前記自立スペーサーは、約100 nm未満の間隔を持ち、前記他のスペーサーのペアは約100 nmより大きい間隔を持つ、請求項５３の部分的に製造された集積回路。
57. 前記自立スペーサーのペアは、少なくとも、前記自立スペーサーのペアと垂直に広がる第一と第二の間隔のあいた面の間で、間隔をあけて互いにほぼ平行にのびる、請求項５３の部分的に製造された集積回路。
58. 前記他のスペーサーのペアは、少なくとも、前記他のスペーサーのペアと垂直に広がる第一と第二の間隔のあいた面の間で、間隔をあけて互いにほぼ平行にのびる、請求項５７の部分的に製造された集積回路。
59. 前記一時材料は非晶質炭素である、請求項５３の部分的に製造された集積回路。

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