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KR100596795B1 - 반도체 소자의 캐패시터 및 그 형성방법 - Google Patents

반도체 소자의 캐패시터 및 그 형성방법 Download PDF

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KR100596795B1
KR100596795B1 KR1020040106830A KR20040106830A KR100596795B1 KR 100596795 B1 KR100596795 B1 KR 100596795B1 KR 1020040106830 A KR1020040106830 A KR 1020040106830A KR 20040106830 A KR20040106830 A KR 20040106830A KR 100596795 B1 KR100596795 B1 KR 100596795B1
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Abstract

본 발명은 인접한 스토리지전극들간의 브릿지 발생을 방지할 수 있는 반도체 소자의 캐패시터 및 그 형성방법을 개시한다. 개시된 본 발명의 방법은, 다수의 스토리지 노드 콘택을 포함한 소정의 하부 구조물이 형성된 반도체기판을 제공하는 단계; 상기 기판 상에 식각정지막용 제1질화막, 제1몰드산화막, 전극 지지용 제2질화막 및 제2몰드산화막을 차례로 증착하는 단계; 상기 제2몰드산화막, 제2질화막, 제1몰드산화막 및 제1질화막을 식각하여 각 스토리지 노드 콘택을 노출시키면서 지그-재그 배열을 갖도록 스토리지전극용 콘택홀들을 형성하는 단계; 상기 각 스토리지전극용 콘택홀의 표면 상에 스토리지전극을 형성하는 단계; 상기 제2몰드산화막을 제거하는 단계; 상기 결과물 상에 스토리지전극용 콘택홀들을 완전 매립하면서 상대적으로 짧은 간격의 스토리지전극들의 바깥쪽은 완전 매립하고 상대적으로 긴 간격의 스토리지전극들의 바깥쪽은 완전 매립하지 않는 두께로 희생산화막을 증착하는 단계; 상기 희생산화막과 제2질화막을 에치백하여 스토리지전극들을 감싸면서 상호간에 연결되는 형태의 질화막 네트워크를 형성하는 단계; 상기 잔류된 희생산화막과 제1몰드산화막을 습식식각하여 제거하는 단계; 및 상기 질화막 네트워크에 의해 일정한 간격을 유지하는 실린더형 스토리지전극 상에 유전막과 플레이트전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 및 그 형성방법{Capacitor of semiconductor device and method for forming the same}
도 1은 종래 100㎚급 디자인 룰에서 TiN 스토리지전극을 형성한 경우에서의 딥-아웃 공정 후 스토리지전극들간 브릿지가 발생된 상태를 보여주는 사진.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 평면도.
도 3a 내지 도 3d는 도 2의 A-A'선 및 B-B'선에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체기판 21 : 층간절연막
22 : 스토리지 노드 콘택 23 : 제1질화막
24 : 제1몰드산화막 25 : 제2질화막
25a : 질화막 네트워크 26 : 제2몰드산화막
27 : 스토리지전극용 콘택홀 28,28a : 스토리지전극
29 : 희생산화막
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 인접한 스토리지전극들간의 브릿지(bridge) 발생을 방지할 수 있는 반도체 소자의 캐패시터 및 그 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 주지된 바와 같이, 캐패시터는 스토리지전극과 플레이트전극 사이에 유전막이 개재된 구조로서, 그 용량은 전극 표면적과 유전체의 유전율에 비례하며, 전극들간의 간격에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전막의 사용 및 전극 표면적의 확대가 요구되며, 또한, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전막의 두께를 줄이는 것은 그 한계가 있으므로, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전막을 사용하거나, 전극 표면적을 넓히는 방식으로 진행되고 있다. 특히, 구조적 측면에서 전극 표면적을 극대화시킬 수 있는 방안이 다각도로 진행되고 있다.
현재 전극 표면적을 극대화시킬 수 있는 구조로서 실린더형(cylinder type)이 각광 받고 있다. 이는 기존의 오목형(concave type)과 비교해서 내부 면적 뿐만 아니라 외부 면적까지도 전극 면적으로 사용할 수 있어서 동일 크기(width)에서 보다 큰 충전용량을 얻을 수 있고, 그 형성 공정 또한 비교적 용이하기 때문이다.
이러한 실린더형 스토리지전극을 형성하기 위해, 종래에는 오목형의 스토리지전극을 형성한 후, 전극들 사이의 몰드산화막을 소위 딥-아웃(dip-out)이라 불리우는 습식식각으로 제거하는 공정을 진행하고 있다.
한편, 메모리 소자의 동작에 필요한 충전용량은 셀 면적의 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh tine)의 단축을 방지하기 위해 25fF/셀 이상이 지속적으로 요구되고 있다. 이에, 실린더형 캐패시터에 있어서, 동일 면적에서 보다 큰 충전용량을 확보하고자 스토리지전극의 높이를 계속해서 높혀가고 있는 실정이다.
그런데, 상기 실린더형 캐패시터의 형성시, 디자인 룰(design rule)의 감소에 따라 그의 스토리지전극의 높이가 높아질 뿐만 아니라 인접 스토리지전극들간의 간격 또한 좁아짐으로써 딥-아웃 공정의 최적화에도 불구하고 상기 딥-아웃 공정의 결과로 스토리지전극들간 브릿지가 발생되고 있다.
도 1은 종래 100㎚급 디자인 룰에서 TiN 스토리지전극을 형성한 경우에서의 딥-아웃 공정 후 스토리지전극들간 브릿지가 발생된 상태를 보여주는 사진으로서, 상당히 많은 TiN 스토리지전극들간 브릿지가 발생되었음을 볼 수 있다. 이러한 인접 스토리지전극들간 브릿지 발생은 70㎚급 디자인 룰에서는 더욱 심하게 나타날 것으로 예상된다.
결국, 실린더형 캐패시터를 구현함에 있어서, 디자인 룰의 감소에 적절하게 대응하게 하기 위해서는 딥-아웃 공정시 인접 스토리지전극들간 브릿지 발생을 방지하는 것이 매우 중요한 사안이다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 디자인 룰의 감소에 따른 인접 스토리지전극들간 브릿지 발생을 방지할 수 있는 반도체 소자의 캐패시터 및 그 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 인접 스토리지전극들간 브릿지 발생을 방지함으로써 고집적 메모리 소자를 구현할 수 있는 반도체 소자의 캐패시터 및 그 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 다수의 스토리지 노드 콘택을 포함한 소정의 하부 구조물이 형성된 반도체기판; 상기 기판 상에 각 스토리지 노드 콘택과 개별 콘택하면서 지그-재그 배열(Zig-Zag array)을 갖도록 형성된 다수의 실린더형 스토리지전극; 상기 각 스토리지전극을 감싸면서 상호간에 연결된 지지 네트워크; 및 상기 지지 네트워크에 의해 일정한 간격을 유지하는 각 스토리지전극 상에 차례로 형성된 유전막과 플레이트전극;을 포함하는 반도체 소자의 캐패시터를 제공한다.
여기서, 상기 지지 네트워크는 질화막으로 이루어진다.
또한, 본 발명은, 다수의 스토리지 노드 콘택을 포함한 소정의 하부 구조물이 형성된 반도체기판을 제공하는 단계; 상기 기판 상에 식각정지막용 질화막, 제1몰드산화막, 전극 지지용 절연막 및 제2몰드산화막을 차례로 증착하는 단계; 상기 제2몰드산화막, 절연막, 제1몰드산화막 및 질화막을 식각하여 각 스토리지 노드 콘택을 노출시키면서 지그-재그 배열(Zig-Zag array)을 갖도록 스토리지전극용 콘택홀들을 형성하는 단계; 상기 각 스토리지전극용 콘택홀의 표면 상에 스토리지전극을 형성하는 단계; 상기 제2몰드산화막을 제거하는 단계; 상기 결과물 상에 스토리 지전극용 콘택홀들을 완전 매립하면서 상대적으로 짧은 간격의 스토리지전극들의 바깥쪽은 완전 매립하고 상대적으로 긴 간격의 스토리지전극들의 바깥쪽은 완전 매립하지 않는 두께로 희생산화막을 증착하는 단계; 상기 희생산화막과 절연막을 에치백하여 스토리지전극들을 감싸면서 상호간에 연결되는 형태의 지지 네트워크를 형성하는 단계; 상기 잔류된 희생산화막과 제1몰드산화막을 습식식각하여 제거하는 단계; 및 상기 지지 네트워크에 의해 일정한 간격을 유지하는 실린더형 스토리지전극 상에 유전막과 플레이트전극을 차례로 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 제1몰드산화막은 PSG막 또는 PE-TEOS막으로 이루어지며, 9000∼11000Å 두께로 증착한다.
상기 전극 지지용 절연막은 질화막이며, 상기 질화막은 LPCVD 또는 PECVD 공정을 이용해서 100∼500Å 두께로 증착한다.
상기 제2몰드산화막은 PSG막 또는 PE-TEOS막으로 이루어지며, 상기 전극 지지용 절연막 보다 두껍게, 바람직하게 1900∼2100Å 두께로 증착한다.
상기 스토리지전극은 CVD TiN막, CVD Ru막, ALD TiN막, ALD Ru막, ALD Pt막 및 ALD Ir막 중에서 어느 하나, 바람직하게, 200∼400Å 두께의 CVD TiN막으로 형성한다. 이때, 상기 TiN막은 CVD 공정에 따라 소오스가스로서 TiCl4를 사용하고 반응가스로서 NH3 가스를 사용하여 400∼700℃의 온도에서 증착한다.
상기 희생산화막은 ALD SiO2막으로 이루어지며, 상기 ALD SiO2막은 소오스가스로 Si2Cl6를 사용하고, 반응가스로 H2O 증기를 사용하며, 촉매물질로 피리딘 (Pyridine)을 사용하여 증착한다.
상기 유전막은 CVD Ta2O5막, ALD Al2O3막, ALD TiO2막 및 ALD HfO2막 중에서 어느 하나의 막, 또는, 이들의 적층막으로 이루어진다.
상기 플레이트전극은 CVD TiN막, CVD Ru막, ALD TiN막, ALD Ru막, ALD Pt막 또는 ALD Ir막 중에서 어느 하나로 이루어진다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 특징을 설명하면, 본 발명은 실린더형 스토리지전극들을 감싸면서 상호간에 연결된 일종의 지지 네트워크(supporting network)를 형성해주며, 이를 통해, 후속하는 몰드산화막의 딥-아웃 공정시 스토리지전극들간 브릿지 발생을 방지한다.
즉, 본 발명은 몰드산화막을 제1산화막과 제2산화막의 적층 구조로 나누어 형성하면서 상기 제1산화막과 제2산화막 사이에 절연막, 예컨데, 질화막을 형성해준 다음, 상기 제2산화막과 질화막 및 제1산화막을 식각하여 스토리지전극 형성 위치를 정의해주고, 그런다음, TiN의 스토리지전극을 형성하며, 이어서, 상기 질화막을 식각하여 스토리지전극의 바깥면을 감싸면서 상호 연결된 형태의 질화막 네트워크를 형성해준다. 그리고나서, 상기 질화막 네트워크가 형성된 상태로 딥-아웃 공정을 진행하여 몰드산화막을 제거한다. 이 경우, 상기 질화막 네트워크에 의해 스토리지전극들간 간격이 일정하게 유지되므로, 상기 딥-아웃 공정시, 인접 스토리지 전극들간 브릿지는 전혀 발생되지 않게 된다.
따라서, 본 발명은 디자인 룰의 감소에 따라 전극 높이가 지속적으로 높아지고 있는 추세에서, 딥-아웃 공정시의 인접 스토리지전극들간 브릿지 발생을 방지할 수 있으므로 고집적 메모리 소자의 구현을 가능하게 할 수 있다.
자세하게, 도 2a 내지 도 2d 및 도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 도면들로서, 이를 설명하면 다음과 같다. 여기서, 도 2a 내지 도 2d는 공정별 평면도이고, 도 3a 내지 도 3d는 도 2의 A-A'선 및 B-B'선에 따른 단면도이다.
도 2a 및 도 3a를 참조하면, 비트라인을 포함한 소정의 하부 구조물(도시안됨)이 형성되고, 이를 덮도록 전 영역 상에 층간절연막(21)이 형성된 반도체기판(20)을 마련한다. 그런다음, 상기 층간절연막(21)을 식각하여 콘택홀들을 형성한 후, 각 콘택홀 내에 도전막, 예컨데, 텅스텐을 매립시켜 스토리지 노드 콘택(22)을 형성한다. 여기서, 상기 층간절연막(21)으로서는 USG막을 이용하며, 1000∼3000Å 두께로 증착한다. 상기 스토리지 노드 콘택(22)은, 먼저, CVD 공정에 따라 Ti막과 TiN막을 각각 50Å 및 100Å 정도로 증착한 다음, 텅스텐막을 1000∼2000Å 두께로 증착하고, 그리고나서, 상기 막들을 CMP(Chemical Mechanical Polishing)하여 형성한다. 이때, 상기 CMP 공정 대신에 에치백 공정을 이용하는 것도 가능하다.
상기 스토리지 노드 콘택들(22)을 포함한 층간절연막(21) 상에 식각정지막으로서 제1질화막(23)을 증착한다. 그런다음, 상기 제1질화막(23) 상에 제1몰드산화막(24)과 전극 지지용 제2질화막(25) 및 제2몰드산화막(26)을 차례로 증착한다. 여 기서, 상기 제1몰드산화막(24) 물질로서는 PSG막을 이용하며, 9000∼11000Å, 바람직하게 10000Å 두께로 증착한다. 상기 전극 지지용 제2질화막(25)은 LPCVD 또는 PECVD 공정에 따라 100∼500Å 두께로 증착한다. 상기 제2몰드산화막(26) 물질로서는 PSG막을 이용하며, 제2질화막(25) 보다 두껍게, 예컨데, 1900∼2100Å 두께, 바람직하게 2000Å 두께로 증착한다. 여기서, 상기 제1 및 제2몰드산화막(24, 26) 물질로서는 PSG막 대신에 PE-TEOS막을 이용하는 것도 가능하다.
상기 제2몰드산화막(26)과 제2질화막(25) 및 제1몰드산화막(24)을 식각하여 각 스토리지 노드 콘택(22)을 노출시키는 스토리지전극용 콘택홀들(27)을 형성한다. 여기서, 상기 스토리지전극용 콘택홀들(27)은, 도시된 바와 같이, 지그-재그 배열(Zig-Zag aray)을 갖도록 형성한다. 이때, A-A'선에 따른 인접 콘택홀들간 간격은 B-B'선에 따른 인접 콘택홀들간 간격 보다 크다.
상기 스토리지전극용 콘택홀들(27)을 포함한 제2몰드산화막(26) 상에 스토리지전극 물질로서 금속막, 예컨데, TiN막을 증착한다. 이때, 상기 TiN막은 소오스가스로서 TiCl4를 사용하고 반응가스로서 NH3 가스를 사용하는 CVD 공정에 따라 400∼700℃의 온도에서 200∼400Å의 두께로 증착한다. 상기 스토리지전극 물질로서는 CVD 공정을 이용한 TiN막(이하, CVD TiN막) 대신에 CVD 공정을 이용한 Ru막은 물론 ALD(Atomic Layer Deposition) 공정을 이용한 TiN막(이하, ALD TiN막), Ru막, Pt막 또는 Ir막 등을 이용하는 것도 가능하다.
상기 스토리지전극용 콘택홀들(27)을 매립하도록 TiN막 상에 감광막 또는 산화막과 같은 절연막(도시안됨)을 형성한다. 그런다음, 제2몰드산화막(26)이 노출될 때까지 상기 절연막을 CMP 또는 에치백한 후, 상기 절연막을 제거하여 각 스토리지전극용 콘택홀(27) 내에 해당 스토리지 노드 콘택(22)과는 연결되고 상호간에는 분리된 스토리전 전극(28)을 형성한다.
도 2b 및 도 3b를 참조하면, BOE 또는 HF와 같은 산화막 에천트(etchant)를 이용해서 제2몰드산화막을 제거한다. 그런다음, 상기 기판 결과물 상에 스토리지전극(28)을 덮는 두께로 희생산화막(29)을 증착한다. 상기 희생산화막(29)으로서는 ALD 공정을 이용한 SiO2(이하, ALD SiO2)막을 증착하며, 이때, 소오스가스로서는 Si2Cl6를 사용하고, 반응가스로서는 H2O 증기를 사용하며, 촉매물질로서는 피리딘(Pyridine)을 사용한다. 그리고, 상기 ALD SiO2막 증착시의 온도는 100℃ 정도를 유지한다.
여기서, 상기 ALD SiO2의 희생산화막(29)은 그 증착 두께의 조절이 중요하다. 바람직하게, 상기 ALD SiO2의 희생산화막(29)은 스토리지전극용 콘택홀(27)을 매립할 수 있는 최소의 두께로 증착하면서, A-A'선 방향에 대해서는 콘택홀 바깥쪽도 완전히 매립시키는 두께로 증착하고, B-B'선 방향에 대해서는 콘택홀 바깥쪽을 완전 매립하지 않는 두께로 증착한다.
도 2c 및 도 3c를 참조하면, 기판 결과물에 대해 에치백 공정을 수행한다. 이때, A-A'선 방향과 이에 수직하는 방향의 스토리지전극용 콘택홀(27)의 바깥쪽 공간들에서는 각각 상기 희생산화막(29)이 베리어의 역할을 하여 제2질화막이 에치백되지 않지만, B-B'선 방향의 스토리지전극용 콘택홀 바깥쪽 공간에서는 상기 희생산화막(29)은 물론 제2질화막까지 에치백된다. 이 결과, 도시된 바와 같이, 스토 리지전극들(28)의 바깥면을 감싸면서 상호 연결된 형태로 지지 네트워크, 즉, 질화막 네트워크(25a)가 형성된다.
도 2d 및 도 3d를 참조하면, 기판 결과물에 대해 BOE 또는 HF와 같은 산화막 에천트를 이용한 습식식각, 즉, 딥-아웃 공정을 진행하고, 이를 통해, 희생산화막과 제1몰드산화막을 제거해서 실린더형의 스토리지전극(28a)을 얻는다. 이때, 상기 딥-아웃 공정은 잔류된 희생산화막과 제1몰드산화막을 완전히 제거할 수 있는 시간으로 진행한다.
여기서, 종래에는 메모리 소자의 디자인 룰의 감소에 따라 스토리지전극의 높이를 높임으로써, 상기 딥-아웃 공정시, 인접 스토리지전극들간에 브릿지가 발생하게 되지만, 본 발명에서는 스토리지전극들이 질화막 네트워크(25a)에 의해 일정한 간격을 유지하게 되므로, 인접하는 실린더형 스토리지전극들(28a)간의 브릿지는 발생되지 않는다.
이후, 도시하지는 않았으나, 질화막 네트워크(29a)에 의해 일정한 간격을 유지하는 실린더형 스토리지전극들(28a) 상에 유전막과 플레이트전극을 차례로 형성하여 본 발명에 따른 캐패시터의 형성을 완성한다.
여기서, 상기 유전막 물질로서는 CVD Ta2O5막은 물론 ALD Al2O3막, ALD TiO2막, ALD HfO2막, 또는, 이들의 적층막을 이용한다. 또한, 상기 플레이트전극 물질로서는 CVD TiN막 및 CVD Ru막은 물론 ALD TiN막, ALD Ru막, ALD Pt막 및 ALD Ir막 등을 이용한다.
이상에서와 같이, 본 발명은 스토리지전극들의 바깥면을 감싸면서 상호 연결된 형태의 지지 네트워크를 형성해 준 상태로 딥-아웃 공정을 진행함으로써, 상기 지지 네트워크에 의해 스토리지전극들간의 일정한 간격을 유지시킬 수 있어서 인접 스토리지전극들간 브릿지 발생을 방지할 수 있다.
따라서, 본 발명은 디자인 룰의 감소에 따라 전극 높이가 지속적으로 높아지고 있는 추세에서 딥-아웃 공정시의 인접 스토리지전극들간 브릿지 발생을 방지할 수 있으므로, 메모리 소자의 신뢰성을 확보할 수 있음은 물론 고집적 메모리 소자의 구현을 가능하게 할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (17)

  1. 다수의 스토리지 노드 콘택을 포함한 소정의 하부 구조물이 형성된 반도체기판;
    상기 기판 상에 각 스토리지 노드 콘택과 개별 콘택하면서 지그-재그 배열(Zig-Zag array)을 갖도록 형성된 다수의 실린더형 스토리지전극;
    상기 각 스토리지전극을 감싸면서 상호간에 연결된 지지 네트워크; 및
    상기 지지 네트워크에 의해 일정한 간격을 유지하는 각 스토리지전극 상에 차례로 형성된 유전막과 플레이트전극;을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 제 1 항에 있어서, 상기 지지 네트워크는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터.
  3. 다수의 스토리지 노드 콘택을 포함한 소정의 하부 구조물이 형성된 반도체기판을 제공하는 단계;
    상기 기판 상에 식각정지막용 질화막, 제1몰드산화막, 전극 지지용 절연막 및 제2몰드산화막을 차례로 증착하는 단계;
    상기 제2몰드산화막, 절연막, 제1몰드산화막 및 질화막을 식각하여 각 스토리지 노드 콘택을 노출시키면서 지그-재그 배열(Zig-Zag array)을 갖도록 스토리지 전극용 콘택홀들을 형성하는 단계;
    상기 각 스토리지전극용 콘택홀의 표면 상에 스토리지전극을 형성하는 단계;
    상기 제2몰드산화막을 제거하는 단계;
    상기 결과물 상에 스토리지전극용 콘택홀들을 완전 매립하면서 상대적으로 짧은 간격의 스토리지전극들의 바깥쪽은 완전 매립하고 상대적으로 긴 간격의 스토리지전극들의 바깥쪽은 완전 매립하지 않는 두께로 희생산화막을 증착하는 단계;
    상기 희생산화막과 절연막을 에치백하여 스토리지전극들을 감싸면서 상호간에 연결되는 형태의 지지 네트워크를 형성하는 단계;
    상기 잔류된 희생산화막과 제1몰드산화막을 습식식각하여 제거하는 단계; 및
    상기 지지 네트워크에 의해 일정한 간격을 유지하는 실린더형 스토리지전극 상에 유전막과 플레이트전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 3 항에 있어서, 상기 제1몰드산화막은 PSG막 또는 PE-TEOS막으로 이루어진 것을 특징으로 하는 반도체 캐패시터의 저장 전극 형성방법.
  5. 제 3 항에 있어서, 상기 제1몰드산화막은 9000∼11000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 3 항에 있어서, 상기 전극 지지용 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 캐패시터.
  7. 제 6 항에 있어서, 상기 질화막은 LPCVD 또는 PECVD 공정을 이용해서 100∼500Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 3 항에 있어서, 상기 제2몰드산화막은 PSG막 또는 PE-TEOS막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서, 상기 제2몰드산화막은 상기 전극 지지용 절연막 보다 두꺼운 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 9 항에 있어서, 상기 제2몰드산화막은 1900∼2100Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 3 항에 있어서, 상기 스토리지전극은 CVD TiN막, CVD Ru막, ALD TiN막, ALD Ru막, ALD Pt막 및 ALD Ir막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 3 항에 있어서, 상기 스토리지전극은 200∼400Å 두께의 CVD TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 12 항에 있어서, 상기 TiN막은 CVD 공정에 따라 소오스가스로서 TiCl4를 사용하고 반응가스로서 NH3 가스를 사용하여 400∼700℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 3 항에 있어서, 상기 희생산화막은 ALD SiO2막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  15. 제 14 항에 있어서, 상기 ALD SiO2막은 소오스가스로 Si2Cl6를 사용하고, 반응가스로 H2O 증기를 사용하며, 촉매물질로 피리딘(Pyridine)을 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  16. 제 3 항에 있어서, 상기 유전막은 CVD Ta2O5막, ALD Al2O3막, ALD TiO2막 및 ALD HfO2막으로 구성된 그룹으로부터 선택되는 어느 하나의 막, 또는, 이들의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  17. 제 3 항에 있어서, 상기 플레이트전극은 CVD TiN막, CVD Ru막, ALD TiN막, ALD Ru막, ALD Pt막 및 ALD Ir막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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