JP2007033194A - TEST BOARD AND JOINT STRESS MEASUREMENT METHOD - Google Patents
TEST BOARD AND JOINT STRESS MEASUREMENT METHOD Download PDFInfo
- Publication number
- JP2007033194A JP2007033194A JP2005215945A JP2005215945A JP2007033194A JP 2007033194 A JP2007033194 A JP 2007033194A JP 2005215945 A JP2005215945 A JP 2005215945A JP 2005215945 A JP2005215945 A JP 2005215945A JP 2007033194 A JP2007033194 A JP 2007033194A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- stress
- piezoelectric element
- electronic component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
Description
本発明は、テスト基板及び接合部の応力測定方法に関し、特に電子部品実装デバイスの落下衝撃試験において電子部品と回路基板との接合部の衝撃ストレスの測定に使用するテスト基板及びそのテスト基板を用いた接合部の応力測定方法に関する。 The present invention relates to a test substrate and a stress measurement method for a joint, and more particularly to a test substrate used for measuring an impact stress of a joint between an electronic component and a circuit board in a drop impact test of an electronic component mounting device, and the test substrate. The present invention relates to a method for measuring stress at a joint portion.
IC、LSI、抵抗素子、容量素子等の電子部品を基板にハンダ接合した電子部品実装デバイスの落下衝撃試験方法において、ハンダ接合部にどの程度の衝撃が加わるまでハンダ接合部の導通を維持できるかという、ハンダ接合部の落下に対する信頼性を定量的に表わす、下記非特許文献1に記載された方法が知られている。 In a drop impact test method for electronic component mounting devices in which electronic components such as ICs, LSIs, resistor elements, and capacitor elements are soldered to a substrate, how much impact can be maintained in the solder joint until the solder joint is subjected to impact There is known a method described in Non-Patent Document 1 below that quantitatively represents the reliability of the solder joints against dropping.
非特許文献1に記載された方法では、電子部品を基板にハンダ接合し、さらに、その基板における電子部品のハンダ接合部の裏面側に歪みゲージを取付けた評価サンプルを準備し、この評価サンプルを落下衝撃試験機を用いて落下させている。そして、落下衝撃によるハンダ接合部の断線発生回数をカウントし、及び、基板の歪みを歪みゲージにより測定し、ハンダ接合部の断線発生回数が設定値以下である範囲の歪みゲージの測定値を用い、ハンダ接合部の導通を維持できる落下に対する信頼性を定量的に表している。
しかしながら、非特許文献1に記載された方法では、以下の点について配慮がなされていない。非特許文献1に記載された歪みゲージは、ハンダ接合部の歪みを直接測定するものではなく、しかも、歪みゲージの取付面積はハンダ接合部の面積に比べて大きい。このため、この歪みゲージによる測定値にはハンダ接合部に作用する応力以外の要素、例えば、基板の撓み等が含まれることになり、非特許文献1に記載された方法により得られたハンダ接合部の落下に対する信頼性を定量的に表わす数値は、ハンダ接合部の落下に対する信頼性を正確に表わしていない。 However, in the method described in Non-Patent Document 1, the following points are not considered. The strain gauge described in Non-Patent Document 1 does not directly measure the strain at the solder joint, and the mounting area of the strain gauge is larger than the area of the solder joint. For this reason, the measurement value by this strain gauge includes elements other than the stress acting on the solder joint, for example, the bending of the substrate, etc., and the solder joint obtained by the method described in Non-Patent Document 1 The numerical value that quantitatively represents the reliability with respect to the drop of the part does not accurately represent the reliability with respect to the drop of the solder joint.
本発明は前述の課題を解決するためになされたものであり、本発明の目的は、電子部品と基板との接合部に加わる落下衝撃による応力を、精度良く測定することができるテスト基板並びに接合部の応力測定方法を提供することである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a test substrate and a joint capable of accurately measuring stress due to a drop impact applied to a joint portion between the electronic component and the substrate. It is to provide a stress measurement method for a part.
本発明の実施の形態に係る第1の特徴は、テスト基板において、基板と、前記基板の表面上に設けられた第1電極と、前記第1電極上に積層された圧電素子と、前記圧電素子上に積層された第2電極と、前記基板上に設けられ、前記第1電極に接続された第1外部端子と、前記基板上に設けられ、前記第2電極に接続された第2外部端子と、を備える。 A first feature according to an embodiment of the present invention is that, in a test substrate, a substrate, a first electrode provided on a surface of the substrate, a piezoelectric element stacked on the first electrode, and the piezoelectric A second electrode stacked on the element; a first external terminal provided on the substrate and connected to the first electrode; and a second external terminal provided on the substrate and connected to the second electrode A terminal.
本発明の実施の形態に係る第2の特徴は、接合部の応力測定方法において、請求項1記載の前記テスト基板の前記第2電極に電子部品を接合した前記テスト基板を落下衝撃試験機に取付ける工程と、前記落下衝撃試験機において前記テスト基板を落下させて前記圧電素子に衝撃を加える工程と、前記圧電素子から前記衝撃によって出力される信号を検知し、前記第2の電極と前記電子部品との接合部の応力を測定する工程と、を備える。 According to a second aspect of the present invention, in the stress measurement method for a joint portion, the test substrate obtained by bonding an electronic component to the second electrode of the test substrate according to claim 1 is used as a drop impact tester. A step of dropping the test substrate in the drop impact tester to apply an impact to the piezoelectric element, a signal output from the piezoelectric element due to the impact is detected, and the second electrode and the electron Measuring the stress at the joint with the component.
本発明によれば、電子部品と基板との接合部に加わる落下衝撃による応力を、精度良く測定することができる。 ADVANTAGE OF THE INVENTION According to this invention, the stress by the drop impact added to the junction part of an electronic component and a board | substrate can be measured with a sufficient precision.
以下、本発明の実施の形態を図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施の形態)
本発明の第1の実施の形態に係るテスト基板1は、図1及び図2に示すように、例えばエポキシ樹脂により形成された基板2の表面上に、複数の実装用電極3と1つの応力測定用電極4とが形成されている。これらの実装用電極3と応力測定用電極4とはアレイ状に配列されている。応力測定用電極4は、実装用電極3と応力測定用電極4とをアレイ状に配列した配列のなかの1つのコーナー部に位置付けられている。さらに、基板2には、実装用電極3が配列された領域と別の領域、具体的には基板2の周辺部分に、第1外部端子5と第2外部端子6、及び、第1引出配線7と第2引出配線8が形成されている。第1引出配線7は、応力測定用電極4と第1外部端子5との間を電気的に接続し、第2引出配線8は応力測定用電極4と第2外部端子6との間を電気的に接続している。
(First embodiment)
As shown in FIGS. 1 and 2, the test substrate 1 according to the first embodiment of the present invention has a plurality of mounting
なお、第1の実施の形態では応力測定用電極4を1つ形成した場合を例に挙げて説明したが、応力測定用電極4を2つ以上形成してもよい。応力測定用電極4を2つ以上形成した場合は、各応力測定用電極4ごとに、第1外部端子5、第2外部端子6、第1引出配線7、第2引出配線8を形成する。また、2つ以上の応力測定用電極4を形成する場合、その応力測定用電極4を形成する位置は、アレイ状に配列された複数の実装用電極3のうちのコーナー部に位置するものと置き換える位置であることが好適である。
In the first embodiment, the case where one
応力測定用電極4は、図2に示すように、基板2の表面上に設けられた第1電極9と、第1電極9上に積層された圧電素子10と、圧電素子10上に積層された第2電極11とにより形成されている。第1電極9と第1外部端子5とが第1引出配線7により電気的に接続され、第2電極11と第2外部端子6とが第2引出配線8により電気的に接続されている。
As shown in FIG. 2, the
テスト基板1の特に応力測定用電極4は、図3(a)〜図3(h)に示す工程により形成される。
In particular, the
図3(a)に示す工程では、エポキシ樹脂の基板2の表面に銅薄膜12が形成される。銅薄膜12は、電気メッキ、蒸着等により形成される。
In the step shown in FIG. 3A, the copper
図3(b)に示す工程では、銅薄膜12をエッチングすることにより第1電極9、第1引出配線7、第1外部端子5、及び、複数の実装用電極3(第1外部端子5、実装用電極3は図示せず)が形成される。これらの第1電極9、第1引出配線7、第1外部端子5、実装用電極3は、銅薄膜12の上にレジスト膜を形成し、このレジスト膜を所定のパターンに露光し、露光されなかった部分のレジスト膜を除去してマスクを形成し、このマスクを使用して銅薄膜12をエッチングにより除去することにより形成される。マスクは最後に除去される。第1電極9等以外の領域には絶縁膜13が埋設され、基板2の表面全体が平坦化される。
3B, by etching the copper
図3(c)に示す工程では、第1電極9上を含む絶縁膜13上の全面にシート状のピエゾフィルム10aが貼り付けられる。ピエゾフィルム10aの貼り付けは、導電性接着剤を用いて行われる。
In the step shown in FIG. 3C, a sheet-
ピエゾフィルム10aとしては、特に限定しないが、米国MSI(Measurement Specialties,Inc)社製のPDTシリーズ(http://www.t-sensor.co.jp/PIEZO/FDT/ 参照)やDTシリーズ(http://www.t-sensor.co.jp/PIEZO/DT/ 参照)などを使用することができる。この種のシリーズのピエゾフィルム10aは良好な加工性を有し、硬質圧電素子(ピエゾセラミック等)と比較して、例えば0.03mmの薄型化が容易である。
The
つまり、ピエゾフィルム10aを使用して圧電素子10を形成することにより、圧電素子10を含むテスト基板1の全体の厚さは、圧電素子10を含まない基板の厚さと略同じになる。
That is, by forming the
図3(d)に示す工程では、ピエゾフィルム10a上にそのパターンニングを行うマスク14が形成される。このマスク14は、図3(b)に示す工程で説明したように、ピエゾフィルム10a上にレジスト膜を形成し、このレジスト膜を所定のパターンに露光し、露光されなかった部分のレジスト膜を除去することにより形成される。
In the step shown in FIG. 3D, a
図3(e)に示す工程では、マスク14を使用してピエゾフィルム10aにエッチングが行われ、マスク14下以外のピエゾフィルム10aが除去されるとともに、マスク14下に残されたピエゾフィルム10aにより圧電素子10が形成される。マスク14はこの後に除去される。
In the step shown in FIG. 3E, the
図3(f)に示す工程では、圧電素子10以外の領域に絶縁膜15が埋設され、基板2の表面全体が平坦化される。
In the step shown in FIG. 3F, the
図3(g)に示す工程では、圧電素子10上に第2電極11が積層されるとともに、同一層において第2引出配線8と、第2外部端子6(第2外部端子6は図示せず)とが形成される。これらの第2電極11、第2引出配線8、第2外部端子6は、圧電素子10と絶縁膜15との上に銅薄膜を形成し、この銅薄膜を図3(b)に示す工程で説明したようにフォトリソグラフィ技術及びエッチング技術を使用することにより形成することができる。第2電極11等以外の領域には絶縁膜16が埋設され、基板2の表面全体が平坦化される。
In the step shown in FIG. 3G, the
図3(h)に示す工程では、第2電極11と、第2引出配線8と、第2外部端子6、及び、絶縁膜16の上にソルダレジスト17が塗布される。ソルダレジスト17は、第2電極11表面を露出させ、及び、第2電極11の周縁部を覆うように塗布される。
In the step shown in FIG. 3H, a solder resist 17 is applied on the
ソルダレジスト17が第2電極11の周縁部を覆うように塗布されることにより、ソルダレジスト17は応力測定用電極4を押さえる作用を発揮する。このため、テスト基板1の第2電極11に電子部品18をハンダ接合した評価サンプル19(図4参照)を用いて行う後述する落下衝撃試験時において、第2電極11と圧電素子10との間の剥れ難さ、圧電素子10と第1電極9との間の剥れ難さを高めることができる。
By applying the solder resist 17 so as to cover the peripheral edge portion of the
応力測定用電極4を備えたテスト基板1に対し、図4に示すように、ハンダ(バンプ電極)20を用いて電子部品18をハンダ接合することにより、評価サンプル19が形成される。図4では、電子部品18に設けられている一つの接続端子(図示せず)を第2電極11にハンダ接合した部分のみを示している。図示しないが、テスト基板1の複数の実装用電極3と電子部品18の複数の接続端子との間もハンダ20を用いてハンダ接合されている。
As shown in FIG. 4, the
評価サンプル19は、応力測定用電極4を有さずに複数の実装用電極3のみがアレイ状に配列された基板(製品用基板)に対して電子部品をハンダ接合した実際の製品に倣って作製されている。評価サンプル19と実際の製品との異なる点は、評価サンプル19では応力測定用電極4が形成されている部分が、実際の製品では実装用電極3となっている点である。なお、テスト基板1をそのまま製品用基板として用いることも可能である。
The
評価サンプル19を落下衝撃試験機21(図5参照)に取付けて落下衝撃試験を行うことにより、第2電極11と電子部品18との間のハンダ接合部に作用する応力、特にハンダ接合部に加わる垂直応力(基板2表面に対して垂直方向に発生する応力)を、圧電素子10の圧電効果を利用して測定することができる。この圧電効果とは、圧電素子10に歪み(変形)を与えることにより、圧電素子10からその歪み量に応じた電圧が発生することである。
By attaching the
落下衝撃試験機21は、図5に示すように、ベース22と、ベース22に立設された複数本(例えば、3本又は4本)の支柱23と、これらの支柱23により昇降可能に保持された治具24とを備えている。治具24は、実線で示す上昇位置と、仮想線で示す衝突位置との間で昇降可能に設けられている。
As shown in FIG. 5, the drop
治具24の上面側には、評価サンプル19を取付ける取付部25が設けられている。治具24の下面側には、衝突用凸部26が形成されている。ベース22には、衝突受け部27が形成されている。治具24を実線で示す上昇位置から落下させると、治具24が仮想線で示す衝突位置に落下したときに衝突用凸部26が衝突受け部27に衝突する。この衝突に伴い、治具24に取付けられている評価サンプル19の圧電素子10、及び、第2電極11と電子部品18との間のハンダ接合部に応力が作用する。
A mounting
治具24に取付けられた評価サンプル19の第1外部端子5及び第2外部端子6と、電圧計28との間には、信号取出線であるリード線29が接続されている。この電圧計28では、落下衝撃試験時に圧電素子10において圧電効果により発生した電圧を、落下衝撃試験時に圧電素子10から出力される信号として測定される。
Between the first
応力測定用電極4の寸法が小さい場合には、圧電素子10から出力される電圧値が小さくなることが予想される。この場合には、高感度の測定系が必要となるが、リード線29の長さが長いため感度の劣化が起こり、圧電素子10からの出力を精度良く測定することができなくなる。これを解消するために、リード線29の部分影響を受けない電荷量を測定し、ハンダ接合部に作用する応力値を求める。この際の測定には、電荷量を電圧信号に変換するチャージアンプを用いる。
When the dimension of the
ここで、落下衝撃試験機21を用いて行う、評価サンプル19における第2電極11と電子部品18との間のハンダ接合部に作用する応力を測定する応力測定方法の工程について、図6に示すフローチャートを参照して説明する。
Here, the steps of the stress measurement method for measuring the stress acting on the solder joint between the
まず、テスト基板1に電子部品18をハンダ接合し、評価サンプル19を作製する(S1)。作製した評価サンプル19を落下衝撃試験機21の治具24に取付ける(S2)。評価サンプル19を取付けた治具24は、上昇位置に保持しておく。
First, the
つぎに、落下衝撃試験機21の治具24に取付けられた評価サンプル19に形成されている第1外部端子5及び第2外部端子6と電圧計28との間にリード線29を接続する(S3)。
Next, a
リード線29の接続が終了した後、上昇位置に保持しておいた治具24を評価サンプル19と共に衝突位置へ落下させ、第2電極11と電子部品18との間のハンダ接合部、及び、圧電素子10に衝撃を加える(S4)。
After the connection of the
圧電素子10に衝撃が加わることにより圧電素子10からは圧電効果による電圧が発生し、発生した電圧は電圧計28により測定される(S5)。
When an impact is applied to the
電圧計28により測定された電圧値からハンダ接合部に作用する応力値を求める換算を行い、圧電素子10及び第2電極11と電子部品18との間のハンダ接合部に作用する応力値を求める(S6)。
The stress value acting on the solder joint portion is converted from the voltage value measured by the
さらに、落下高さを変えて落下衝撃試験を繰り返し、圧電素子10、及び、第2電極11と電子部品18との間のハンダ接合部に作用する応力値を求めるとともに、各落下衝撃試験ごとに第2電極11と電子部品18との間のハンダ接合部の導通状態を測定する(S7)。これにより、第2電極11と電子部品18との間のハンダ接合部に作用する応力値と、応力値に応じて導通を維持できるか否かの相関関係を求めることができる。そして、導通が維持できる範囲の最大の応力値を用いて、ハンダ接合部の落下に対する信頼性を定量的に表わす(S8)。
Furthermore, the drop impact test is repeated while changing the drop height, and the stress value acting on the solder joint between the
ここで、評価サンプル19を用いて行った第2電極11と電子部品18との間のハンダ接合部に作用する応力の測定では、ハンダ接合部と略同じ面積に形成されている圧電素子10を用いているため、ハンダ接合部に作用する実際の応力を高精度に測定することができる。そして、この評価サンプル19は、実際の基板に対して電子部品をハンダ接合した実際の製品に倣って作製されているので、実際の製品が落下した場合にハンダ接合部に作用する応力と略同じ応力を測定することができる。このため、落下衝撃試験により得られた測定結果を、実際の製品の落下に対する信頼性設計に有効に反映させることができる。
Here, in the measurement of the stress acting on the solder joint between the
(第2の実施の形態)
本発明の第2の実施の形態を図7に基づいて説明する。なお、第1の実施の形態において説明した構成要素と同じ構成要素には同じ符号を付し、重複する説明は省略する。
(Second Embodiment)
A second embodiment of the present invention will be described with reference to FIG. In addition, the same code | symbol is attached | subjected to the same component as the component demonstrated in 1st Embodiment, and the overlapping description is abbreviate | omitted.
第2の実施の形態の基本的構成は第1の実施の形態と同じである。第2の実施の形態と第1の実施の形態との異なる点は、落下衝撃試験時において、第2電極11と電子部品18との間のハンダ接合部に作用する応力値の値を測定することに加え、第2電極11と電子部品18との間の導通状態の測定を自動的に行う点である。
The basic configuration of the second embodiment is the same as that of the first embodiment. The difference between the second embodiment and the first embodiment is that the value of the stress acting on the solder joint between the
第2の実施の形態のテスト基板1Aには、第1の実施の形態で説明したテスト基板1の構成に対し、テスト基板1Aに形成された実装用電極30に接続された回路31が形成されている。テスト基板1Aに電子部品18をハンダ接合して評価サンプル19Aを形成したときに、回路31と電子部品18内の回路32と第2引出配線8とにより、第2電極11と電子部品18との間の導通状態を測定するための導通測定用回路33が形成される。
In the
第2の実施の形態の評価サンプル19Aにおける第2電極11と電子部品18との間のハンダ接合部に作用する応力を測定する応力測定方法では、第1の実施の形態で説明した応力測定方法の工程に対し、電源34と導通検知部として機能する電流計35とに導通検知線36を用いて評価サンプル19Aを直列に接続する工程が追加され、図6のS7で示した導通状態の測定工程に代えて、電流計35を用いた導通状態の測定が行われる。
In the stress measurement method for measuring the stress acting on the solder joint between the
落下衝撃試験時に第2電極11と電子部品18との間のハンダ接合部の導通が不良となるタイミングは、電流計35の測定結果により確認することができる。そして、この電流計35により測定結果と、電圧計28の測定結果とから、第2電極11と電子部品18との間のハンダ接合部に作用する応力値がいくつのときに、そのハンダ接合部の導通が不良になるかを高精度に測定することができる。
The timing at which the continuity of the solder joint between the
なお、上述した第1の実施の形態及び第2の実施の形態においては、第2電極11と電子部品18との接合について、ハンダ接合を例に挙げて説明したが、第2電極11と電子部品18との接合はハンダ接合に限定されるものではない。例えば、銀ペーストの導電性接着剤により接合する場合にも本発明を適用することができる。
In the first and second embodiments described above, the bonding between the
また、上述した第1の実施の形態及び第2の実施の形態においては、実装用電極3、30及び応力測定用電極4を円形にした場合を例に挙げて説明したが、これらの実装用電極3、30及び応力測定用電極4の形状は円形に限定されるものではなく、例えば矩形であってもよい。
In the first embodiment and the second embodiment described above, the mounting
1…テスト基板、1A…テスト基板、2…基板、5…第1外部端子、6…第2外部端子、9…第1電極、10…圧電素子、10a…ピエゾフィルム、18…電子部品、21…落下衝撃試験機
DESCRIPTION OF SYMBOLS 1 ... Test board, 1A ... Test board, 2 ... Board, 5 ... 1st external terminal, 6 ... 2nd external terminal, 9 ... 1st electrode, 10 ... Piezoelectric element, 10a ... Piezo film, 18 ... Electronic component, 21 ... Drop impact tester
Claims (4)
前記基板の表面上に設けられた第1電極と、
前記第1電極上に積層された圧電素子と、
前記圧電素子上に積層された第2電極と、
前記基板上に設けられ、前記第1電極に接続された第1外部端子と、
前記基板上に設けられ、前記第2電極に接続された第2外部端子と、
を備えたことを特徴とするテスト基板。 A substrate,
A first electrode provided on a surface of the substrate;
A piezoelectric element laminated on the first electrode;
A second electrode laminated on the piezoelectric element;
A first external terminal provided on the substrate and connected to the first electrode;
A second external terminal provided on the substrate and connected to the second electrode;
A test board comprising:
前記落下衝撃試験機において前記テスト基板を落下させて前記圧電素子に衝撃を加える工程と、
前記圧電素子から前記衝撃によって出力される信号を検知し、前記第2の電極と前記電子部品との接合部の応力を測定する工程と、
を備えたことを特徴とする接合部の応力測定方法。 Attaching the test board obtained by bonding an electronic component to the second electrode of the test board according to claim 1 to a drop impact tester;
Dropping the test substrate in the drop impact tester and applying an impact to the piezoelectric element;
Detecting a signal output by the impact from the piezoelectric element, and measuring a stress at a joint portion between the second electrode and the electronic component;
A method for measuring stress in a joint, comprising:
The joint stress according to claim 3, further comprising a step of supplying a signal to a joint portion between the second electrode of the test substrate and the electronic component and measuring a damage state of the joint portion. Measuring method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005215945A JP2007033194A (en) | 2005-07-26 | 2005-07-26 | TEST BOARD AND JOINT STRESS MEASUREMENT METHOD |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005215945A JP2007033194A (en) | 2005-07-26 | 2005-07-26 | TEST BOARD AND JOINT STRESS MEASUREMENT METHOD |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007033194A true JP2007033194A (en) | 2007-02-08 |
Family
ID=37792644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005215945A Pending JP2007033194A (en) | 2005-07-26 | 2005-07-26 | TEST BOARD AND JOINT STRESS MEASUREMENT METHOD |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007033194A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021001839A (en) * | 2019-06-24 | 2021-01-07 | 国立大学法人弘前大学 | Adhesive strength sensor, multipoint adhesive strength sensor, and manufacturing method of multipoint adhesive strength sensor |
| JP2023023689A (en) * | 2021-08-06 | 2023-02-16 | ミネベアミツミ株式会社 | Force sensor device |
-
2005
- 2005-07-26 JP JP2005215945A patent/JP2007033194A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021001839A (en) * | 2019-06-24 | 2021-01-07 | 国立大学法人弘前大学 | Adhesive strength sensor, multipoint adhesive strength sensor, and manufacturing method of multipoint adhesive strength sensor |
| JP2023023689A (en) * | 2021-08-06 | 2023-02-16 | ミネベアミツミ株式会社 | Force sensor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7616015B2 (en) | Wafer type probe card, method for fabricating the same, and semiconductor test apparatus having the same | |
| US7759955B2 (en) | Method and device for position detection using connection pads | |
| US20130206460A1 (en) | Circuit board for semiconductor device inspection apparatus and manufacturing method thereof | |
| JP3281217B2 (en) | Semiconductor type acceleration sensor and method for evaluating characteristics of sensor element of the sensor | |
| JP2007218890A (en) | Probe assembly | |
| JP5588851B2 (en) | Electrical connection device and manufacturing method thereof | |
| JP2011022001A (en) | Probe card | |
| JP2007033194A (en) | TEST BOARD AND JOINT STRESS MEASUREMENT METHOD | |
| JP2007171140A (en) | Probe card, interposer, and interposer manufacturing method | |
| JPH11154694A (en) | Wafer batch type measurement / inspection alignment method and probe card manufacturing method | |
| JPH0789126B2 (en) | Method for testing electrical characteristics of hybrid integrated circuit board | |
| CN100507578C (en) | Method for manufacturing wafer-level test circuit board and structure thereof | |
| WO1998043290A1 (en) | Method for manufacturing semiconductor apparatus, and film carrier tape | |
| JP4877465B2 (en) | Semiconductor device, semiconductor device inspection method, semiconductor wafer | |
| KR102276512B1 (en) | Jig for electric inspection and method of manufacturing the same | |
| KR20160140245A (en) | Probe Substrate and Manufacturing Method Thereof | |
| JP5540971B2 (en) | Contact, connecting jig, and method of manufacturing contact | |
| KR100821674B1 (en) | Probe assembly | |
| JP5443791B2 (en) | Load detection sensor and method of manufacturing load detection sensor | |
| JP2002050876A (en) | Substrate and manufacturing method thereof | |
| JP2000162260A (en) | Chip size package substrate disconnection inspection apparatus and method of manufacturing the same | |
| CN117766523A (en) | chip | |
| JP2006038459A (en) | Inspection implement and method for bga package | |
| WO2021039898A1 (en) | Inspection jig and inspection device | |
| JPS617640A (en) | Method and apparatus for testing characteristic of integrated circuit device |