JP2004119773A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004119773A JP2004119773A JP2002282454A JP2002282454A JP2004119773A JP 2004119773 A JP2004119773 A JP 2004119773A JP 2002282454 A JP2002282454 A JP 2002282454A JP 2002282454 A JP2002282454 A JP 2002282454A JP 2004119773 A JP2004119773 A JP 2004119773A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- conductive bonding
- columnar conductor
- substrate
- bonding member
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
【課題】本発明は、隣り合う導電性接合部材間で電気的ショートの発生を抑制して、接合箇所の高密度化、及び、確実な電気的接続ができる半導体装置及びその製造方法を提供する。
【解決手段】主面に配線層１２を有する第１の基板（例えば半導体基板１１）と、配線層１２上に開口部１４を設けた第１の絶縁膜１３と、開口部１４内に埋め込まれた導電性接合部材１５とを有する第１の電子部品（例えば半導体チップ１０）と、主面に配線層５２を有する第２の基板（例えばセラミック基板５１）と、配線層５２上に接続された柱状導電体５５とを有する第２の電子部品（例えば配線基板５０）とを備え、柱状導電体５５が開口部１４内の導電性接合部材１５中に埋設されて、導電性接合部材１５と柱状導電体５５とを接合する。
【選択図】 図４
【解決手段】主面に配線層１２を有する第１の基板（例えば半導体基板１１）と、配線層１２上に開口部１４を設けた第１の絶縁膜１３と、開口部１４内に埋め込まれた導電性接合部材１５とを有する第１の電子部品（例えば半導体チップ１０）と、主面に配線層５２を有する第２の基板（例えばセラミック基板５１）と、配線層５２上に接続された柱状導電体５５とを有する第２の電子部品（例えば配線基板５０）とを備え、柱状導電体５５が開口部１４内の導電性接合部材１５中に埋設されて、導電性接合部材１５と柱状導電体５５とを接合する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、半導体チップの主面を配線基板または半導体チップの主面に対向させ、半導体チップの配線層と配線基板または半導体チップの配線層とを接続してなる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置としては、高密度実装の要求により半導体チップの主面を配線基板の主面に対向させ、半導体チップの配線層と配線基板の配線層とを、主にバンプ等の導電性接合部材を介して接続した構造のものが広く知られている（例えば、特許文献１参照。）。
【０００３】
この種の従来の半導体装置について、その製造方法と共に、図９及び図１１を用いて説明する。図９に示すように、配線層１０２を有する半導体基板１０１の主面に、絶縁膜１０３を形成した後、配線層１０２上の絶縁膜１０３部分に開口部１０４を設ける。次に、開口部１０４内に、例えば鉛スズ共晶ハンダの導電性接合部材１０５を埋め込み、絶縁膜１０３表面からバンプ状に突出するほぼＴ字状の導電性接合部材１０５を形成した半導体チップ１００を準備する。
【０００４】
一方、セラミック基板１１１の主面に配線層１１２を形成した配線基板１１０を準備する。
【０００５】
次に、上記半導体チップ１００の主面と配線基板１１０の主面とを対向させて配置し、半導体チップ１００の導電性接合部材１０５と配線基板１１０の配線層１１２を正確に位置合わせをして、導電性接合部材１０５と配線層１１２が２３０〜２５０℃になるように加熱する。次に、半導体基板１０１の主面とセラミック基板１１１の主面が平行を維持した状態で、溶融した導電性接合部材１０５と配線層１１２とを圧接する。そして、導電性接合部材１０５の融点以下に冷却すると、導電性接合部材１０５と配線層１１２とは固着する。この結果、図１０に示すような半導体装置４が得られる。
【０００６】
しかしながら、このような半導体装置及び製造方法では、溶融した導電性接合部材１０５を圧接すると、半導体基板１０１の主面とセラミック基板１１１の主面に沿う方向に導電性接合部材１０５が流れ出す。図１１に示すように、隣接した導電性接合部材１０５の間隔が小さい場合に、導電性接合部材１０５の量が多過ぎたり、あるいは、半導体基板１０１の主面とセラミック基板１１１の主面の間隔が狭まると、互いにはみ出した導電性接合部材１０５が接触部１０８を生じる。この結果、電気的なショート不良の半導体装置５となる。
【０００７】
この現象を回避するため、半導体チップの配線層上に、底面よりも上端に向かうほどその横断面が大きくなる、いわゆる末広がりの凹部形状の開口部を有する絶縁膜を設け、この開口部内壁にバリアメタル層を設け、一方、配線基板の配線層にバンプ状の導電性接合部材を設け、開口部内に導電性接合部材を接合させることにより、導電性接合部材の広がりを押さえて、ショートの発生を抑制しようとした半導体チップと配線基板との電気的接続を実現する方法が開示されている（例えば、特許文献２参照。）。
【０００８】
しかしながら、導電性接合部材としてのバンプの径が小さ過ぎると、バンプとバリアメタル層との接続が確実に行なわれず、また、バンプの径が大き過ぎると、その溶融時に開口部内からバンプ材料が流れ出し、導電性接合部材間のショートを招くという問題があった。また、開口部を末広がりの凹部形状に形成するため、接合箇所を高密度に設けることは困難であった。
【０００９】
【特許文献１】
特開２００１−１１０８３６号公報（第２−３頁、図２０）
【００１０】
【特許文献２】
特開平１０−７９４０３号公報（第３−４頁、図１）
【００１１】
【発明が解決しようとする課題】
上記したように、従来の半導体装置においては、導電性接合部材が接触して電気的ショート不良が発生すること、接合箇所を高密度に配置することが困難であること、また、電気的接続が確実に行なわれない恐れがあることなどの問題があった。
【００１２】
本発明は、上記問題に鑑みてなされたもので、隣り合う導電性接合部材間における電気的ショートの発生を抑制して、接合箇所の高密度化、及び確実な電気的接続が可能な半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、主面に配線層を有する第１の基板と、前記第１の基板主面に形成され、且つ、前記配線層表面を露出するための開口部を有する第１の絶縁膜と、前記開口部内に埋め込まれた導電性接合部材とを有する第１の電子部品と、主面に配線層を有する第２の基板と、記第２の基板の配線層上に設けられた柱状導電体とを有する第２の電子部品とを備え、前記第２の電子部品の柱状導電体が前記第１の電子部品の開口部内の導電性接合部材中に埋設されて、前記導電性接合部材と前記柱状導電体とが接合されてなることを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、主面に配線層が形成された第１の基板を有する第１の電子部品を準備する工程と、前記第１の基板主面に第１の絶縁膜を形成して、配線層上に開口部を設けて、配線層を露出させる工程と、前記開口部内に導電性接合部材を埋め込む工程と、主面に配線層が形成された第２の基板を有する第２の電子部品を準備する工程と、前記第２の基板の配線層に柱状導電体を形成する工程と、前記第１の基板の開口部と前記柱状導電体とを位置合わせし、前記導電性接合部材中に前記柱状導電体を埋め込み、導電性接合部材と柱状導電体とを接合する工程と、を有することを特徴とする。
【００１５】
本発明によれば、柱状導電体の一部が導電性接合部材中に埋設されるので、強固な固着と安定的かつ確実な電気的接続が実現できる。また、導電性接合部材が絶縁膜開口部から漏れ出ることがないので、電気的ショートは起こらず、その結果、導電性接合部材間の距離を接近でき、接合箇所を高密度に配置することが可能である。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１７】
（第１の実施の形態）
まず、本発明の半導体装置及びその製造方法の第１の実施の形態を図１乃至図４を参照して説明する。この第１の実施の形態は、半導体チップを配線基板に接続してなる半導体装置に適用した例で、半導体チップを第１の電子部品、配線基板を第２の電子部品としている。
【００１８】
図１乃至図４は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図である。図１は半導体チップの製造工程図、図２は配線基板の製造工程図、図３は半導体チップと配線基板を対向配置した状態を示す断面図、図４は半導体装置の断面図である。
【００１９】
まず、半導体チップの製造工程を図１により説明する。図１（ａ）に示すように、主面に例えばＡｌあるいはＣｕ等からなる配線層１２が形成された半導体基板１１を用意する。
【００２０】
次に、図１（ｂ）に示すように、半導体基板１１の主面に、ＳｉＯ２、ＳｉＮ等の無機材料からなる第１の絶縁膜１３を形成する。第１の絶縁膜１３はスパッタ法、ＣＶＤ法、あるいはゾル−ゲル法等により、例えば膜厚１０μｍ堆積する。
【００２１】
次に、図１（ｃ）に示すように、感光性のレジスト（図示略）の塗布、露光、現像を経て、配線層１２上のレジスト部分に開口を設け、このレジストをマスクにしてエッチングガスあるいは化学薬液を用いて、配線層１２に到達するまで配線層１２の上の絶縁膜１３部分のエッチングを行なって、例えば開口寸法１０μｍ□、深さ１０μｍの開口部１４を形成する。
【００２２】
そして、図１（ｄ）に示すように、半導体基板１１上の絶縁膜１３の開口部１４に、導電性接合部材と配線層との反応を抑制するように、例えばＴｉ／Ｎｉ等のバリアメタル（図示略）形成後、例えば鉛スズ共晶ハンダの導電性接合部材１５をメッキ法、ディップ法等で所定量堆積する。このハンダの量は堆積層厚をモニターして決定する。以上の工程を経て、半導体チップ１０を得る。
【００２３】
一方、配線基板の製造方法を図２により説明する。図２（ａ）に示すように、主面に例えばＡｌあるいはＣｕ等からなる配線層５２が形成されたセラミック基板５１を用意する。
【００２４】
次に、図２（ｂ）に示すように、セラミック基板５１の主面に、ＳｉＯ２、ＳｉＮ等の無機材料からなる第２の絶縁膜５３をスパッタ法、ＣＶＤ法、あるいはゾル−ゲル法等を利用して、例えば膜厚１０μｍ以上形成した後、第２の絶縁膜５３の上に、感光性のレジスト５６を塗布する。
【００２５】
次に、図２（ｃ）に示すように、レジスト５６の露光、現像を経て、配線層５２上のレジスト部分に開口を設け、このレジストをマスクにして、更に第２の絶縁膜５３をエッチングガスあるいは化学薬液を使用して、配線層５２に到達するまでエッチングを行ない、その後レジスト５６はＯ２アッシャー等で剥離して、例えば開口寸法６μｍ□の開口部５４を形成する。
【００２６】
次に、図２（ｄ）に示すように、例えば高融点のタングステン（Ｗ）材料を、ＣＶＤ法、スパッタ法等を利用して開口部５４内を完全に埋め込むように堆積して、柱状導電体５５を形成する。
【００２７】
その後、図２（ｅ）に示すように、第２の絶縁膜５３の一部をエッチング除去して、第２の絶縁膜５３の表面から先端部が突出した柱状導電体５５を形成する。なお、柱状導電体５５の先端部に鉛スズ共晶ハンダの濡れ性を良くする目的でＮｉ、Ａｕ等を形成してもよい。
【００２８】
なお、図２（ｂ）の第２の絶縁膜５３は１層からなる場合について説明したが、例えばＳｉＮ及びＳｉＯ２の２層構造（図示略）とすることも可能である。この場合、図２（ｅ）で第２の絶縁膜５３の一部をエッチング除去する際に、一方の膜をエッチング除去して、他方の膜を残すように設計、形成しておけば、膜厚の安定化を計ることができる。
【００２９】
そして、柱状導電体５５は、後述の図４に示すように半導体チップ１０の主面と配線基板５０の主面とを密着させた際に、図１で説明した開口寸法１０μｍ□、深さ１０μｍの開口部１４に余裕を持って挿入できる太さを有し、且つ、第２の絶縁膜５３からの突出高さが開口部１４深さ以上にならないことが望ましい。ここでは、太さ６μｍ□、第２の絶縁膜５３表面からの突出高さ８μｍの四角柱に形成している。以上の工程を経て、配線基板５０を得る。
【００３０】
また、開口部１４内に埋め込まれる導電性接合部材１５は、後述の図４に示すように半導体チップ１０の主面と配線基板５０の主面とを密着させた際、開口部１４内に挿入される柱状導電体５５の先端部が導電性接合部材中に埋設され、確実に接合可能な量を最低限とし、且つ、導電性接合部材が開口部１４から漏れ出さないように、開口部１４内の柱状導電体５５部分の体積を開口部１４の容積から差し引いた量を最大限とする範囲内の量にすることが望ましい。そして、導電性接合部材１５の埋め込み量は、例えば埋め込み層厚で制御している。
【００３１】
その後、図３に示すように、個々に作製された半導体チップ１０を下側に、配線基板５０を上側に配置して、互いの主面を向き合わせて、開口部１４と柱状導電体５５の位置合わせを行なう。
【００３２】
次に、図４に示すように、半導体チップ１０と配線基板５０を２３０〜２５０℃に加熱し、導電性接合部材１５を溶融させた状態にして、半導体基板１１の主面とセラミック基板５１の主面を平行に維持した状態で、開口部１４内に、柱状導電体５５を挿入し、第１の絶縁膜１３及び第２の絶縁膜５３が接触するように、半導体チップ１０と配線基板５０を軽く押圧し、導電性接合部材１５の中に柱状導電体５５の突出部を埋設させる。そして、この状態で温度を融点以下に下げて、導電性接合部材１５と柱状導電体５５とを固着することにより、図４に示すような半導体チップ１０と配線基板５０が電気的に接続された半導体装置１を得る。
【００３３】
上述した本発明の第１の実施の形態の半導体装置及びその製造方法によれば、以下のような作用効果が得られる。すなわち、柱状導電体の突出部分が導電性接合部材中に埋設されるので、柱状導電体の突出高さに多少のバラツキがあっても強固な固着と安定的かつ確実な電気的接続が実現できる。また、開口部内に埋め込まれる導電性接合部材は、開口部内に柱状導電体の突出部分を挿入した際、導電性接合部材が開口部から漏れ出ることがないような量に予め設定しているので、電気的ショートは起こらない。
【００３４】
従って、導電性接合部材と柱状導電体との接合部間の距離を接近でき、接合箇所の高密度化が実現可能である。例えば、上述した本発明の第１の実施の形態では、隣接する開口部の中心間距離を１５μｍ間隔で作製しても、電気的ショートは発生せず、バンプ状の導電性接合部材間距離が３００μｍ必要であった従来の半導体装置に対して、約１／２０の距離まで接近できる。しかも、開口部及び柱状導電体の寸法及び間隔等を小さくするだけで、更なる微細化が可能である。
【００３５】
また、第２の絶縁膜によって配線基板における配線層と柱状導電体との接続部及び柱状導電体の根元の側周面を覆っているので、その接続部の腐食が防止され、また、柱状導電体の機械的補強がなされ、接続の信頼性が向上する。
【００３６】
（第２の実施の形態）
次に、本発明の半導体装置及びその製造方法の第２の実施の形態を図５及び図６を参照して説明する。
【００３７】
図５及び図６は、本発明の第２の実施の形態に係る半導体装置及びその製造方法を示す工程断面図である。図５は半導体チップと配線基板を対向配置した状態を示す断面図、図６は半導体装置の断面図である。
【００３８】
なお、第２の実施の形態では、第１の実施の形態の半導体チップの製造工程において、第１の絶縁膜１３の上に絶縁性樹脂１７を塗布する工程を追加した点で異なる。一方、配線基板の製造工程は、第１の実施の形態と同じであり、各構成要素等に同一符号を付してその製造工程の説明は省略する。
【００３９】
まず、図５に示すように、例えばＡｌあるいはＣｕからなる配線層１２を有する半導体基板１１の主面に、ＳｉＯ２、ＳｉＮ等の無機材料からなる第１の絶縁膜１３を形成する。この絶縁膜１３はスパッタ法、ＣＶＤ法、あるいはゾル−ゲル法等により、例えば膜厚８μｍを堆積する。
【００４０】
次に、この絶縁膜１３の上に、後述する導電性接合部材の融点と同じかそれ以下の軟化点を有する熱可塑性の絶縁性樹脂１７、例えばポリイミド系樹脂、アクリル系樹脂等をスピンコート法等で、例えば膜厚２μｍ塗布する。その後、絶縁性樹脂１７が感光性樹脂の場合は、直接露光し、現像により配線層１２上に開口を設け、この絶縁性樹脂１７をマスクにして、その下のＳｉＯ２、ＳｉＮ等の無機材料からなる絶縁膜１３を、エッチングガスあるいは化学薬液を用いて、配線層１２に到達するまでエッチングを行なって、例えば開口寸法１０μｍ□、深さ１０μｍの開口部１４を形成する。
【００４１】
また、絶縁性樹脂１７が非感光性樹脂の場合は、絶縁性樹脂１７の上に感光性のレジスト（図示略）を塗布して、露光、現像して、配線層１２上のレジスト部分に開口を設け、このレジストをマスクにして、エッチングガスあるいは化学薬液等を用いて、配線層１２に到達するまで、絶縁性樹脂１７と、絶縁膜１３とを順次エッチング除去して、例えば開口寸法１０μｍ□、深さ１０μｍの開口部１４を形成する。
【００４２】
次に、半導体基板１１上の絶縁膜１３の開口部１４に、例えばＴｉ／Ｎｉ等のバリアメタル（図示略）を形成した後、例えば鉛スズ共晶ハンダの導電性接合部材１５をメッキ法、ディップ法等で所定量堆積する。このハンダの量は堆積層厚をモニターして決定する。以上の工程を経て、半導体チップ２０を得る。
【００４３】
なお、導電性接合部材１５は、第１の実施の形態と同様に、開口部１４内に挿入される柱状導電体５５の先端部が接合可能な量を最低限とし、且つ、導電性接合部材が開口部１４から漏れ出さないように、開口部１４内の柱状導電体５５部分の体積を開口部１４の容積から差し引いた量を最大限とする範囲内の量にすることが望ましい。そして、この導電性部材１５の埋め込み量は、例えば埋め込み層厚で制御している。
【００４４】
その後、図５に示すように、個々に作製された半導体チップ２０を下側に、配線基板５０を上側に配置して、互いの主面を向き合わせて、開口部１４と柱状導電体５５の位置合わせを行なう。
【００４５】
次に、図６に示すように、半導体チップ２０と配線基板５０を２３０〜２５０℃に加熱し、導電性接合部材１５を溶融させた状態にして、半導体基板１１の主面とセラミック基板５１の主面を平行に維持した状態で、開口部１４の中に、柱状導電体５５を挿入し、絶縁性樹脂１７と第２の絶縁膜５３とが接触するように、半導体チップ１０と配線基板５０とを軽く押圧し、導電性接合部材１５の中に柱状導電体５５の突出部を埋設させる。同時に、熱可塑性の絶縁性樹脂１７は、加熱によって軟化して、第２の絶縁膜５３と密着する。そして、温度を融点以下に下げて、導電性接合部材１５と柱状導電体５５とを固着するとともに、半導体チップ１０の第１の絶縁膜１３と配線基板５０の第２の絶縁膜５３とを絶縁性樹脂１７により密着固定する。このようにして、半導体チップ２０と配線基板５０が気密封止され、且つ、電気的に接続された半導体装置２を得る。
【００４６】
上述した本発明の第２の実施の形態の半導体装置及びその製造方法によれば、第１の実施の形態と同様に、以下のような作用効果が得られる。すなわち、柱状導電体の突出部分が導電性接合部材中に埋設されるので、柱状導電体の突出高さに多少のバラツキがあっても、強固な固着と安定的かつ確実な電気的接続が実現できる。また、開口部内に埋め込まれる導電性接合部材は、開口部内に柱状導電体の突出部分を挿入した際、導電性接合部材が開口部から漏れ出ることがないような量に予め設定しているので、電気的ショートは起こらない。従って、導電性接合部材間の距離を接近でき、接合箇所の高密度化が実現可能である。
【００４７】
また、第２の絶縁膜によって配線基板における配線層と柱状導電体との接続部及び柱状導電体の根元の側周面を覆っているので、その接続部の腐食が防止され、また、柱状導電体の機械的補強がなされ、接続の信頼性が向上する。
【００４８】
その他の効果として、熱可塑性の絶縁性樹脂によって、半導体チップの第１の絶縁膜と配線基板の第２の絶縁膜を密着しているため、半導体チップと配線基板の主面の気密性が上がり、導電性接合部材と柱状導電体の接合部は外部の雰囲気ガス、湿度の影響をほとんど受けることがなく、接合の信頼性を上げることができる。
【００４９】
（第３の実施の形態）
次に、本発明の半導体装置及びその製造方法の第３の実施の形態を図７及び図８を参照して説明する。
【００５０】
図７及び図８は、本発明の第３の実施の形態に係る半導体装置及びその製造方法を示す工程断面図である。図７は半導体チップと配線基板を対向配置した状態を示す断面図、図８は半導体装置の断面図である。
【００５１】
なお、第３の実施の形態では、半導体チップは、第１の実施の形態と同じであり、各構成要素等に同一符号を付してその製造工程の説明は省略する。一方、配線基板は、第１の実施の形態の配線基板の製造工程において、第２の絶縁膜５３の上に絶縁性樹脂５７を塗布する工程を追加した点で異なり、以下に説明する。
【００５２】
まず、図７に示すように、例えばＡｌあるいはＣｕ等からなる配線層５２を有するセラミック基板５１の主面に、ＳｉＯ２、ＳｉＮ等の無機材料からなる第２の絶縁膜５３を形成する。この第２の絶縁膜５３はスパッタ法、ＣＶＤ法、あるいはゾル−ゲル法等により堆積する。
【００５３】
次に、この第２の絶縁膜５３の上に、熱可塑性の絶縁性樹脂５７、例えばポリイミド系樹脂、アクリル系樹脂等をスピンコート法等で、例えば膜厚２μｍ塗布する。更に、第３の絶縁膜（図示略）を絶縁性樹脂５７の上に約８μｍ形成する。その後、第３の絶縁膜（図示略）の上に、感光性のレジスト（図示略）を塗布、その後、露光、現像により、配線層５２上のレジストに開口を設け、更に第３の絶縁膜（図示略）、絶縁性樹脂５７及び第２の絶縁膜５３をエッチングガスあるいは化学薬液を使用して、配線層５２に到達するまで順次エッチングを行ない、その後レジスト（図示略）はＯ２アッシャー等で剥離して、例えば開口寸法６μｍ□の開口部５４を形成する。
【００５４】
次に、例えばＷ材料を、ＣＶＤ法、スパッタ法等を利用して開口部５４内を完全に埋め込むように堆積して柱状導電体５５を形成する。その後、第３の絶縁膜（図示略）をエッチング除去して、絶縁性樹脂５７の表面から柱状導電体５５の先端部を突出させる。なお、柱状導電体５５の先端部に鉛スズ共晶ハンダの濡れ性を良くする目的でＮｉ、Ａｕ等を形成してもよい。
【００５５】
そして、ここで、柱状導電体５５は、後述の図８に示すように、半導体チップ１０の主面と配線基板６０の主面とを密着させた際に、開口寸法１０μｍ□、深さ１０μｍの開口部１４に余裕を持って挿入できる太さを有し、且つ、絶縁膜からの突出高さが開口部深さ以上にならないことが望ましい。ここでは、太さ６μｍ□、絶縁性樹脂５７の表面上からの突出高さ８μｍの四角柱に形成している。以上の工程を経て、配線基板６０を得る。
【００５６】
なお、開口部内に埋め込まれた導電性接合部材１５の量は、第１の実施の形態と全く同様に、柱状導電体５５と開口部１４の関係において決定され、詳細説明は省略する。
【００５７】
そして、図７に示すように、個々に作製された半導体チップ１０を下側に、配線基板６０を上側に配置して、互いの主面を向き合わせて、開口部１４と柱状導電体５５の位置合わせを行なう。
【００５８】
次に、図８に示すように、半導体チップ１０と配線基板６０を２３０〜２５０℃に加熱し、導電性接合部材１５を溶融させた状態にして、半導体基板１１の主面とセラミック基板５１の主面を平行に維持した状態で、開口部１４内に、柱状導電体５５を挿入し、絶縁性樹脂５７と第１の絶縁膜１３が接触するように、半導体チップ１０と配線基板６０を軽く押圧し、導電性接合部材１５の中に柱状導電体５５の突出部を埋設させる。同時に、熱可塑性の絶縁性樹脂５７は、加熱によって軟化して、第１の絶縁膜１３と密着する。そして、この状態で温度を融点以下に下げて、導電性接合部材１５と柱状導電体５５とを固着するとともに、半導体チップ１０の第１の絶縁膜１３と配線基板６０の第２の絶縁膜５３とを絶縁性樹脂５７により密着固定する。このようにして、図８に示すような半導体チップ１０と配線基板６０が気密封止され、且つ、電気的に接続された半導体装置３を得る。
【００５９】
上述した本発明の第３の実施の形態の半導体装置及びその製造方法によれば、第１及び第２の実施の形態と同様に、以下のような作用効果が得られる。すなわち、柱状導電体の突出部分が導電性接合部材中に埋設されるので、柱状導電体の突出高さに多少のバラツキがあっても、強固な固着と安定的かつ確実な電気的接続が実現できる。また、開口部内に埋め込まれた導電性接合部材は、開口部内に柱状導電体の突出部分を挿入した際、導電性接合部材が開口部から漏れ出ることがないような量に予め設定しているので、電気的ショートは起こらない。従って、導電性接合部材間の距離を接近でき、接合箇所の高密度化が実現可能である。
【００６０】
また、第２の絶縁膜によって配線基板における配線層と柱状導電体との接続部及び柱状導電体の根元の側周面を覆っているので、その接続部の腐食が防止され、また、柱状導電体の機械的補強がなされ、接続の信頼性が向上する。
【００６１】
その他の効果として、第２の実施の形態と同様に、熱可塑性の絶縁性樹脂によって、半導体チップの第１の絶縁膜と配線基板の第２の絶縁膜を密着しているため、半導体チップと配線基板の主面の気密性が上がり、導電性接合部材と柱状導電体の接合部は外部の雰囲気ガス、湿度の影響をほとんど受けることがなく、接合の信頼性を上げることができる。
【００６２】
本発明は、上述の第１乃至第３の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００６３】
例えば、上述した各実施の形態では、第１の電子部品を半導体チップ、第２の電子部品を配線基板とした例で説明したが、逆に、第１の電子部品を配線基板、第２の電子部品を半導体チップにしてもよく、また、第１及び第２の電子部品の両方共、半導体チップとしてもよい。
【００６４】
また、第１及び第２の電子部品の形態は、両方共、個片化したもの、片方だけを個片化したもの、あるいは、両方共個片化する前のものであっても差し支えない。
【００６５】
また、配線基板は、セラミック基板からなる例で説明したが、セラミック基板に代わるものとして、有機基板、ガラス基板、金属基板、複合材料からなる基板、及び、半導体基板を使用して差し支えない。
【００６６】
また、導電性接合部材として、低融点金属、例えば鉛スズ（Ｐｂ−Ｓｎ）共晶ハンダを用いたが、鉛フリー化に対して、ＳｎとＡｇ、Ｃｕ、Ｚｎ、Ｂｉ、Ｓｂ等からなる合金を使うことができる。その他、Ｉｎ、Ｇａ等、あるいはそれらを含む合金等も使うことができる。また、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属を含む導電性接着剤を用いることも可能である。
【００６７】
また、柱状導電体としては、Ｗ以外のＴｉ、Ｔａ等の高融点金属、あるいは、高融点金属の窒化物等の高融点金属化合物、または、Ｃｕ等が使用できる。また、柱状導電体の形状は、角柱に限らず、円柱、先端の尖った錐状、不規則な形状でも差し支えない。
【００６８】
また、配線層には、Ａｌの他に、Ｃｕ、Ａｕ等を使うことができ、バリアメタルには、例えば、Ｔｉ、Ｎｉの他に、Ｃｒ、Ｃｕ、Ａｕ、Ｐｄ等の単体あるいは複合体を使用できる。
【００６９】
また、溶融した導電性接合部材と柱状導電体の濡れ性を向上するために、柱状導電体の表面にＮｉ、Ａｕ等を形成したが、Ｐｄ等を薄く形成してもよい。
【００７０】
【発明の効果】
本発明によれば、隣り合う導電性接合部材間における電気的ショートの発生を抑制して、接合箇所の高密度化、及び、確実な電気的接続が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図７】本発明の第３の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図８】本発明の第３の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図９】従来の半導体装置の製造工程を示す工程断面図。
【図１０】従来の半導体装置の製造工程を示す工程断面図。
【図１１】従来の半導体装置の製造工程を示す工程断面図。
【符号の説明】
１、２、３、４、５ 半導体装置
１０、２０、１００ 半導体チップ
１１、１０１ 半導体基板
１２、５２、１０２、１１２ 配線層
１３ 第１の絶縁膜
１４、５４、１０４ 開口部
１５、１０５ 導電性接合部材
１７、５７ 絶縁性樹脂
５０、６０、１１０ 配線基板
５１、１１１ セラミック基板
５３ 第２の絶縁膜
５５ 柱状導電体
５６ レジスト
１０３ 絶縁膜
１０８ 接触部
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、半導体チップの主面を配線基板または半導体チップの主面に対向させ、半導体チップの配線層と配線基板または半導体チップの配線層とを接続してなる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置としては、高密度実装の要求により半導体チップの主面を配線基板の主面に対向させ、半導体チップの配線層と配線基板の配線層とを、主にバンプ等の導電性接合部材を介して接続した構造のものが広く知られている（例えば、特許文献１参照。）。
【０００３】
この種の従来の半導体装置について、その製造方法と共に、図９及び図１１を用いて説明する。図９に示すように、配線層１０２を有する半導体基板１０１の主面に、絶縁膜１０３を形成した後、配線層１０２上の絶縁膜１０３部分に開口部１０４を設ける。次に、開口部１０４内に、例えば鉛スズ共晶ハンダの導電性接合部材１０５を埋め込み、絶縁膜１０３表面からバンプ状に突出するほぼＴ字状の導電性接合部材１０５を形成した半導体チップ１００を準備する。
【０００４】
一方、セラミック基板１１１の主面に配線層１１２を形成した配線基板１１０を準備する。
【０００５】
次に、上記半導体チップ１００の主面と配線基板１１０の主面とを対向させて配置し、半導体チップ１００の導電性接合部材１０５と配線基板１１０の配線層１１２を正確に位置合わせをして、導電性接合部材１０５と配線層１１２が２３０〜２５０℃になるように加熱する。次に、半導体基板１０１の主面とセラミック基板１１１の主面が平行を維持した状態で、溶融した導電性接合部材１０５と配線層１１２とを圧接する。そして、導電性接合部材１０５の融点以下に冷却すると、導電性接合部材１０５と配線層１１２とは固着する。この結果、図１０に示すような半導体装置４が得られる。
【０００６】
しかしながら、このような半導体装置及び製造方法では、溶融した導電性接合部材１０５を圧接すると、半導体基板１０１の主面とセラミック基板１１１の主面に沿う方向に導電性接合部材１０５が流れ出す。図１１に示すように、隣接した導電性接合部材１０５の間隔が小さい場合に、導電性接合部材１０５の量が多過ぎたり、あるいは、半導体基板１０１の主面とセラミック基板１１１の主面の間隔が狭まると、互いにはみ出した導電性接合部材１０５が接触部１０８を生じる。この結果、電気的なショート不良の半導体装置５となる。
【０００７】
この現象を回避するため、半導体チップの配線層上に、底面よりも上端に向かうほどその横断面が大きくなる、いわゆる末広がりの凹部形状の開口部を有する絶縁膜を設け、この開口部内壁にバリアメタル層を設け、一方、配線基板の配線層にバンプ状の導電性接合部材を設け、開口部内に導電性接合部材を接合させることにより、導電性接合部材の広がりを押さえて、ショートの発生を抑制しようとした半導体チップと配線基板との電気的接続を実現する方法が開示されている（例えば、特許文献２参照。）。
【０００８】
しかしながら、導電性接合部材としてのバンプの径が小さ過ぎると、バンプとバリアメタル層との接続が確実に行なわれず、また、バンプの径が大き過ぎると、その溶融時に開口部内からバンプ材料が流れ出し、導電性接合部材間のショートを招くという問題があった。また、開口部を末広がりの凹部形状に形成するため、接合箇所を高密度に設けることは困難であった。
【０００９】
【特許文献１】
特開２００１−１１０８３６号公報（第２−３頁、図２０）
【００１０】
【特許文献２】
特開平１０−７９４０３号公報（第３−４頁、図１）
【００１１】
【発明が解決しようとする課題】
上記したように、従来の半導体装置においては、導電性接合部材が接触して電気的ショート不良が発生すること、接合箇所を高密度に配置することが困難であること、また、電気的接続が確実に行なわれない恐れがあることなどの問題があった。
【００１２】
本発明は、上記問題に鑑みてなされたもので、隣り合う導電性接合部材間における電気的ショートの発生を抑制して、接合箇所の高密度化、及び確実な電気的接続が可能な半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、主面に配線層を有する第１の基板と、前記第１の基板主面に形成され、且つ、前記配線層表面を露出するための開口部を有する第１の絶縁膜と、前記開口部内に埋め込まれた導電性接合部材とを有する第１の電子部品と、主面に配線層を有する第２の基板と、記第２の基板の配線層上に設けられた柱状導電体とを有する第２の電子部品とを備え、前記第２の電子部品の柱状導電体が前記第１の電子部品の開口部内の導電性接合部材中に埋設されて、前記導電性接合部材と前記柱状導電体とが接合されてなることを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、主面に配線層が形成された第１の基板を有する第１の電子部品を準備する工程と、前記第１の基板主面に第１の絶縁膜を形成して、配線層上に開口部を設けて、配線層を露出させる工程と、前記開口部内に導電性接合部材を埋め込む工程と、主面に配線層が形成された第２の基板を有する第２の電子部品を準備する工程と、前記第２の基板の配線層に柱状導電体を形成する工程と、前記第１の基板の開口部と前記柱状導電体とを位置合わせし、前記導電性接合部材中に前記柱状導電体を埋め込み、導電性接合部材と柱状導電体とを接合する工程と、を有することを特徴とする。
【００１５】
本発明によれば、柱状導電体の一部が導電性接合部材中に埋設されるので、強固な固着と安定的かつ確実な電気的接続が実現できる。また、導電性接合部材が絶縁膜開口部から漏れ出ることがないので、電気的ショートは起こらず、その結果、導電性接合部材間の距離を接近でき、接合箇所を高密度に配置することが可能である。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１７】
（第１の実施の形態）
まず、本発明の半導体装置及びその製造方法の第１の実施の形態を図１乃至図４を参照して説明する。この第１の実施の形態は、半導体チップを配線基板に接続してなる半導体装置に適用した例で、半導体チップを第１の電子部品、配線基板を第２の電子部品としている。
【００１８】
図１乃至図４は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図である。図１は半導体チップの製造工程図、図２は配線基板の製造工程図、図３は半導体チップと配線基板を対向配置した状態を示す断面図、図４は半導体装置の断面図である。
【００１９】
まず、半導体チップの製造工程を図１により説明する。図１（ａ）に示すように、主面に例えばＡｌあるいはＣｕ等からなる配線層１２が形成された半導体基板１１を用意する。
【００２０】
次に、図１（ｂ）に示すように、半導体基板１１の主面に、ＳｉＯ２、ＳｉＮ等の無機材料からなる第１の絶縁膜１３を形成する。第１の絶縁膜１３はスパッタ法、ＣＶＤ法、あるいはゾル−ゲル法等により、例えば膜厚１０μｍ堆積する。
【００２１】
次に、図１（ｃ）に示すように、感光性のレジスト（図示略）の塗布、露光、現像を経て、配線層１２上のレジスト部分に開口を設け、このレジストをマスクにしてエッチングガスあるいは化学薬液を用いて、配線層１２に到達するまで配線層１２の上の絶縁膜１３部分のエッチングを行なって、例えば開口寸法１０μｍ□、深さ１０μｍの開口部１４を形成する。
【００２２】
そして、図１（ｄ）に示すように、半導体基板１１上の絶縁膜１３の開口部１４に、導電性接合部材と配線層との反応を抑制するように、例えばＴｉ／Ｎｉ等のバリアメタル（図示略）形成後、例えば鉛スズ共晶ハンダの導電性接合部材１５をメッキ法、ディップ法等で所定量堆積する。このハンダの量は堆積層厚をモニターして決定する。以上の工程を経て、半導体チップ１０を得る。
【００２３】
一方、配線基板の製造方法を図２により説明する。図２（ａ）に示すように、主面に例えばＡｌあるいはＣｕ等からなる配線層５２が形成されたセラミック基板５１を用意する。
【００２４】
次に、図２（ｂ）に示すように、セラミック基板５１の主面に、ＳｉＯ２、ＳｉＮ等の無機材料からなる第２の絶縁膜５３をスパッタ法、ＣＶＤ法、あるいはゾル−ゲル法等を利用して、例えば膜厚１０μｍ以上形成した後、第２の絶縁膜５３の上に、感光性のレジスト５６を塗布する。
【００２５】
次に、図２（ｃ）に示すように、レジスト５６の露光、現像を経て、配線層５２上のレジスト部分に開口を設け、このレジストをマスクにして、更に第２の絶縁膜５３をエッチングガスあるいは化学薬液を使用して、配線層５２に到達するまでエッチングを行ない、その後レジスト５６はＯ２アッシャー等で剥離して、例えば開口寸法６μｍ□の開口部５４を形成する。
【００２６】
次に、図２（ｄ）に示すように、例えば高融点のタングステン（Ｗ）材料を、ＣＶＤ法、スパッタ法等を利用して開口部５４内を完全に埋め込むように堆積して、柱状導電体５５を形成する。
【００２７】
その後、図２（ｅ）に示すように、第２の絶縁膜５３の一部をエッチング除去して、第２の絶縁膜５３の表面から先端部が突出した柱状導電体５５を形成する。なお、柱状導電体５５の先端部に鉛スズ共晶ハンダの濡れ性を良くする目的でＮｉ、Ａｕ等を形成してもよい。
【００２８】
なお、図２（ｂ）の第２の絶縁膜５３は１層からなる場合について説明したが、例えばＳｉＮ及びＳｉＯ２の２層構造（図示略）とすることも可能である。この場合、図２（ｅ）で第２の絶縁膜５３の一部をエッチング除去する際に、一方の膜をエッチング除去して、他方の膜を残すように設計、形成しておけば、膜厚の安定化を計ることができる。
【００２９】
そして、柱状導電体５５は、後述の図４に示すように半導体チップ１０の主面と配線基板５０の主面とを密着させた際に、図１で説明した開口寸法１０μｍ□、深さ１０μｍの開口部１４に余裕を持って挿入できる太さを有し、且つ、第２の絶縁膜５３からの突出高さが開口部１４深さ以上にならないことが望ましい。ここでは、太さ６μｍ□、第２の絶縁膜５３表面からの突出高さ８μｍの四角柱に形成している。以上の工程を経て、配線基板５０を得る。
【００３０】
また、開口部１４内に埋め込まれる導電性接合部材１５は、後述の図４に示すように半導体チップ１０の主面と配線基板５０の主面とを密着させた際、開口部１４内に挿入される柱状導電体５５の先端部が導電性接合部材中に埋設され、確実に接合可能な量を最低限とし、且つ、導電性接合部材が開口部１４から漏れ出さないように、開口部１４内の柱状導電体５５部分の体積を開口部１４の容積から差し引いた量を最大限とする範囲内の量にすることが望ましい。そして、導電性接合部材１５の埋め込み量は、例えば埋め込み層厚で制御している。
【００３１】
その後、図３に示すように、個々に作製された半導体チップ１０を下側に、配線基板５０を上側に配置して、互いの主面を向き合わせて、開口部１４と柱状導電体５５の位置合わせを行なう。
【００３２】
次に、図４に示すように、半導体チップ１０と配線基板５０を２３０〜２５０℃に加熱し、導電性接合部材１５を溶融させた状態にして、半導体基板１１の主面とセラミック基板５１の主面を平行に維持した状態で、開口部１４内に、柱状導電体５５を挿入し、第１の絶縁膜１３及び第２の絶縁膜５３が接触するように、半導体チップ１０と配線基板５０を軽く押圧し、導電性接合部材１５の中に柱状導電体５５の突出部を埋設させる。そして、この状態で温度を融点以下に下げて、導電性接合部材１５と柱状導電体５５とを固着することにより、図４に示すような半導体チップ１０と配線基板５０が電気的に接続された半導体装置１を得る。
【００３３】
上述した本発明の第１の実施の形態の半導体装置及びその製造方法によれば、以下のような作用効果が得られる。すなわち、柱状導電体の突出部分が導電性接合部材中に埋設されるので、柱状導電体の突出高さに多少のバラツキがあっても強固な固着と安定的かつ確実な電気的接続が実現できる。また、開口部内に埋め込まれる導電性接合部材は、開口部内に柱状導電体の突出部分を挿入した際、導電性接合部材が開口部から漏れ出ることがないような量に予め設定しているので、電気的ショートは起こらない。
【００３４】
従って、導電性接合部材と柱状導電体との接合部間の距離を接近でき、接合箇所の高密度化が実現可能である。例えば、上述した本発明の第１の実施の形態では、隣接する開口部の中心間距離を１５μｍ間隔で作製しても、電気的ショートは発生せず、バンプ状の導電性接合部材間距離が３００μｍ必要であった従来の半導体装置に対して、約１／２０の距離まで接近できる。しかも、開口部及び柱状導電体の寸法及び間隔等を小さくするだけで、更なる微細化が可能である。
【００３５】
また、第２の絶縁膜によって配線基板における配線層と柱状導電体との接続部及び柱状導電体の根元の側周面を覆っているので、その接続部の腐食が防止され、また、柱状導電体の機械的補強がなされ、接続の信頼性が向上する。
【００３６】
（第２の実施の形態）
次に、本発明の半導体装置及びその製造方法の第２の実施の形態を図５及び図６を参照して説明する。
【００３７】
図５及び図６は、本発明の第２の実施の形態に係る半導体装置及びその製造方法を示す工程断面図である。図５は半導体チップと配線基板を対向配置した状態を示す断面図、図６は半導体装置の断面図である。
【００３８】
なお、第２の実施の形態では、第１の実施の形態の半導体チップの製造工程において、第１の絶縁膜１３の上に絶縁性樹脂１７を塗布する工程を追加した点で異なる。一方、配線基板の製造工程は、第１の実施の形態と同じであり、各構成要素等に同一符号を付してその製造工程の説明は省略する。
【００３９】
まず、図５に示すように、例えばＡｌあるいはＣｕからなる配線層１２を有する半導体基板１１の主面に、ＳｉＯ２、ＳｉＮ等の無機材料からなる第１の絶縁膜１３を形成する。この絶縁膜１３はスパッタ法、ＣＶＤ法、あるいはゾル−ゲル法等により、例えば膜厚８μｍを堆積する。
【００４０】
次に、この絶縁膜１３の上に、後述する導電性接合部材の融点と同じかそれ以下の軟化点を有する熱可塑性の絶縁性樹脂１７、例えばポリイミド系樹脂、アクリル系樹脂等をスピンコート法等で、例えば膜厚２μｍ塗布する。その後、絶縁性樹脂１７が感光性樹脂の場合は、直接露光し、現像により配線層１２上に開口を設け、この絶縁性樹脂１７をマスクにして、その下のＳｉＯ２、ＳｉＮ等の無機材料からなる絶縁膜１３を、エッチングガスあるいは化学薬液を用いて、配線層１２に到達するまでエッチングを行なって、例えば開口寸法１０μｍ□、深さ１０μｍの開口部１４を形成する。
【００４１】
また、絶縁性樹脂１７が非感光性樹脂の場合は、絶縁性樹脂１７の上に感光性のレジスト（図示略）を塗布して、露光、現像して、配線層１２上のレジスト部分に開口を設け、このレジストをマスクにして、エッチングガスあるいは化学薬液等を用いて、配線層１２に到達するまで、絶縁性樹脂１７と、絶縁膜１３とを順次エッチング除去して、例えば開口寸法１０μｍ□、深さ１０μｍの開口部１４を形成する。
【００４２】
次に、半導体基板１１上の絶縁膜１３の開口部１４に、例えばＴｉ／Ｎｉ等のバリアメタル（図示略）を形成した後、例えば鉛スズ共晶ハンダの導電性接合部材１５をメッキ法、ディップ法等で所定量堆積する。このハンダの量は堆積層厚をモニターして決定する。以上の工程を経て、半導体チップ２０を得る。
【００４３】
なお、導電性接合部材１５は、第１の実施の形態と同様に、開口部１４内に挿入される柱状導電体５５の先端部が接合可能な量を最低限とし、且つ、導電性接合部材が開口部１４から漏れ出さないように、開口部１４内の柱状導電体５５部分の体積を開口部１４の容積から差し引いた量を最大限とする範囲内の量にすることが望ましい。そして、この導電性部材１５の埋め込み量は、例えば埋め込み層厚で制御している。
【００４４】
その後、図５に示すように、個々に作製された半導体チップ２０を下側に、配線基板５０を上側に配置して、互いの主面を向き合わせて、開口部１４と柱状導電体５５の位置合わせを行なう。
【００４５】
次に、図６に示すように、半導体チップ２０と配線基板５０を２３０〜２５０℃に加熱し、導電性接合部材１５を溶融させた状態にして、半導体基板１１の主面とセラミック基板５１の主面を平行に維持した状態で、開口部１４の中に、柱状導電体５５を挿入し、絶縁性樹脂１７と第２の絶縁膜５３とが接触するように、半導体チップ１０と配線基板５０とを軽く押圧し、導電性接合部材１５の中に柱状導電体５５の突出部を埋設させる。同時に、熱可塑性の絶縁性樹脂１７は、加熱によって軟化して、第２の絶縁膜５３と密着する。そして、温度を融点以下に下げて、導電性接合部材１５と柱状導電体５５とを固着するとともに、半導体チップ１０の第１の絶縁膜１３と配線基板５０の第２の絶縁膜５３とを絶縁性樹脂１７により密着固定する。このようにして、半導体チップ２０と配線基板５０が気密封止され、且つ、電気的に接続された半導体装置２を得る。
【００４６】
上述した本発明の第２の実施の形態の半導体装置及びその製造方法によれば、第１の実施の形態と同様に、以下のような作用効果が得られる。すなわち、柱状導電体の突出部分が導電性接合部材中に埋設されるので、柱状導電体の突出高さに多少のバラツキがあっても、強固な固着と安定的かつ確実な電気的接続が実現できる。また、開口部内に埋め込まれる導電性接合部材は、開口部内に柱状導電体の突出部分を挿入した際、導電性接合部材が開口部から漏れ出ることがないような量に予め設定しているので、電気的ショートは起こらない。従って、導電性接合部材間の距離を接近でき、接合箇所の高密度化が実現可能である。
【００４７】
また、第２の絶縁膜によって配線基板における配線層と柱状導電体との接続部及び柱状導電体の根元の側周面を覆っているので、その接続部の腐食が防止され、また、柱状導電体の機械的補強がなされ、接続の信頼性が向上する。
【００４８】
その他の効果として、熱可塑性の絶縁性樹脂によって、半導体チップの第１の絶縁膜と配線基板の第２の絶縁膜を密着しているため、半導体チップと配線基板の主面の気密性が上がり、導電性接合部材と柱状導電体の接合部は外部の雰囲気ガス、湿度の影響をほとんど受けることがなく、接合の信頼性を上げることができる。
【００４９】
（第３の実施の形態）
次に、本発明の半導体装置及びその製造方法の第３の実施の形態を図７及び図８を参照して説明する。
【００５０】
図７及び図８は、本発明の第３の実施の形態に係る半導体装置及びその製造方法を示す工程断面図である。図７は半導体チップと配線基板を対向配置した状態を示す断面図、図８は半導体装置の断面図である。
【００５１】
なお、第３の実施の形態では、半導体チップは、第１の実施の形態と同じであり、各構成要素等に同一符号を付してその製造工程の説明は省略する。一方、配線基板は、第１の実施の形態の配線基板の製造工程において、第２の絶縁膜５３の上に絶縁性樹脂５７を塗布する工程を追加した点で異なり、以下に説明する。
【００５２】
まず、図７に示すように、例えばＡｌあるいはＣｕ等からなる配線層５２を有するセラミック基板５１の主面に、ＳｉＯ２、ＳｉＮ等の無機材料からなる第２の絶縁膜５３を形成する。この第２の絶縁膜５３はスパッタ法、ＣＶＤ法、あるいはゾル−ゲル法等により堆積する。
【００５３】
次に、この第２の絶縁膜５３の上に、熱可塑性の絶縁性樹脂５７、例えばポリイミド系樹脂、アクリル系樹脂等をスピンコート法等で、例えば膜厚２μｍ塗布する。更に、第３の絶縁膜（図示略）を絶縁性樹脂５７の上に約８μｍ形成する。その後、第３の絶縁膜（図示略）の上に、感光性のレジスト（図示略）を塗布、その後、露光、現像により、配線層５２上のレジストに開口を設け、更に第３の絶縁膜（図示略）、絶縁性樹脂５７及び第２の絶縁膜５３をエッチングガスあるいは化学薬液を使用して、配線層５２に到達するまで順次エッチングを行ない、その後レジスト（図示略）はＯ２アッシャー等で剥離して、例えば開口寸法６μｍ□の開口部５４を形成する。
【００５４】
次に、例えばＷ材料を、ＣＶＤ法、スパッタ法等を利用して開口部５４内を完全に埋め込むように堆積して柱状導電体５５を形成する。その後、第３の絶縁膜（図示略）をエッチング除去して、絶縁性樹脂５７の表面から柱状導電体５５の先端部を突出させる。なお、柱状導電体５５の先端部に鉛スズ共晶ハンダの濡れ性を良くする目的でＮｉ、Ａｕ等を形成してもよい。
【００５５】
そして、ここで、柱状導電体５５は、後述の図８に示すように、半導体チップ１０の主面と配線基板６０の主面とを密着させた際に、開口寸法１０μｍ□、深さ１０μｍの開口部１４に余裕を持って挿入できる太さを有し、且つ、絶縁膜からの突出高さが開口部深さ以上にならないことが望ましい。ここでは、太さ６μｍ□、絶縁性樹脂５７の表面上からの突出高さ８μｍの四角柱に形成している。以上の工程を経て、配線基板６０を得る。
【００５６】
なお、開口部内に埋め込まれた導電性接合部材１５の量は、第１の実施の形態と全く同様に、柱状導電体５５と開口部１４の関係において決定され、詳細説明は省略する。
【００５７】
そして、図７に示すように、個々に作製された半導体チップ１０を下側に、配線基板６０を上側に配置して、互いの主面を向き合わせて、開口部１４と柱状導電体５５の位置合わせを行なう。
【００５８】
次に、図８に示すように、半導体チップ１０と配線基板６０を２３０〜２５０℃に加熱し、導電性接合部材１５を溶融させた状態にして、半導体基板１１の主面とセラミック基板５１の主面を平行に維持した状態で、開口部１４内に、柱状導電体５５を挿入し、絶縁性樹脂５７と第１の絶縁膜１３が接触するように、半導体チップ１０と配線基板６０を軽く押圧し、導電性接合部材１５の中に柱状導電体５５の突出部を埋設させる。同時に、熱可塑性の絶縁性樹脂５７は、加熱によって軟化して、第１の絶縁膜１３と密着する。そして、この状態で温度を融点以下に下げて、導電性接合部材１５と柱状導電体５５とを固着するとともに、半導体チップ１０の第１の絶縁膜１３と配線基板６０の第２の絶縁膜５３とを絶縁性樹脂５７により密着固定する。このようにして、図８に示すような半導体チップ１０と配線基板６０が気密封止され、且つ、電気的に接続された半導体装置３を得る。
【００５９】
上述した本発明の第３の実施の形態の半導体装置及びその製造方法によれば、第１及び第２の実施の形態と同様に、以下のような作用効果が得られる。すなわち、柱状導電体の突出部分が導電性接合部材中に埋設されるので、柱状導電体の突出高さに多少のバラツキがあっても、強固な固着と安定的かつ確実な電気的接続が実現できる。また、開口部内に埋め込まれた導電性接合部材は、開口部内に柱状導電体の突出部分を挿入した際、導電性接合部材が開口部から漏れ出ることがないような量に予め設定しているので、電気的ショートは起こらない。従って、導電性接合部材間の距離を接近でき、接合箇所の高密度化が実現可能である。
【００６０】
また、第２の絶縁膜によって配線基板における配線層と柱状導電体との接続部及び柱状導電体の根元の側周面を覆っているので、その接続部の腐食が防止され、また、柱状導電体の機械的補強がなされ、接続の信頼性が向上する。
【００６１】
その他の効果として、第２の実施の形態と同様に、熱可塑性の絶縁性樹脂によって、半導体チップの第１の絶縁膜と配線基板の第２の絶縁膜を密着しているため、半導体チップと配線基板の主面の気密性が上がり、導電性接合部材と柱状導電体の接合部は外部の雰囲気ガス、湿度の影響をほとんど受けることがなく、接合の信頼性を上げることができる。
【００６２】
本発明は、上述の第１乃至第３の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００６３】
例えば、上述した各実施の形態では、第１の電子部品を半導体チップ、第２の電子部品を配線基板とした例で説明したが、逆に、第１の電子部品を配線基板、第２の電子部品を半導体チップにしてもよく、また、第１及び第２の電子部品の両方共、半導体チップとしてもよい。
【００６４】
また、第１及び第２の電子部品の形態は、両方共、個片化したもの、片方だけを個片化したもの、あるいは、両方共個片化する前のものであっても差し支えない。
【００６５】
また、配線基板は、セラミック基板からなる例で説明したが、セラミック基板に代わるものとして、有機基板、ガラス基板、金属基板、複合材料からなる基板、及び、半導体基板を使用して差し支えない。
【００６６】
また、導電性接合部材として、低融点金属、例えば鉛スズ（Ｐｂ−Ｓｎ）共晶ハンダを用いたが、鉛フリー化に対して、ＳｎとＡｇ、Ｃｕ、Ｚｎ、Ｂｉ、Ｓｂ等からなる合金を使うことができる。その他、Ｉｎ、Ｇａ等、あるいはそれらを含む合金等も使うことができる。また、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属を含む導電性接着剤を用いることも可能である。
【００６７】
また、柱状導電体としては、Ｗ以外のＴｉ、Ｔａ等の高融点金属、あるいは、高融点金属の窒化物等の高融点金属化合物、または、Ｃｕ等が使用できる。また、柱状導電体の形状は、角柱に限らず、円柱、先端の尖った錐状、不規則な形状でも差し支えない。
【００６８】
また、配線層には、Ａｌの他に、Ｃｕ、Ａｕ等を使うことができ、バリアメタルには、例えば、Ｔｉ、Ｎｉの他に、Ｃｒ、Ｃｕ、Ａｕ、Ｐｄ等の単体あるいは複合体を使用できる。
【００６９】
また、溶融した導電性接合部材と柱状導電体の濡れ性を向上するために、柱状導電体の表面にＮｉ、Ａｕ等を形成したが、Ｐｄ等を薄く形成してもよい。
【００７０】
【発明の効果】
本発明によれば、隣り合う導電性接合部材間における電気的ショートの発生を抑制して、接合箇所の高密度化、及び、確実な電気的接続が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図７】本発明の第３の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図８】本発明の第３の実施の形態に係る半導体装置の製造工程を示す工程断面図。
【図９】従来の半導体装置の製造工程を示す工程断面図。
【図１０】従来の半導体装置の製造工程を示す工程断面図。
【図１１】従来の半導体装置の製造工程を示す工程断面図。
【符号の説明】
１、２、３、４、５ 半導体装置
１０、２０、１００ 半導体チップ
１１、１０１ 半導体基板
１２、５２、１０２、１１２ 配線層
１３ 第１の絶縁膜
１４、５４、１０４ 開口部
１５、１０５ 導電性接合部材
１７、５７ 絶縁性樹脂
５０、６０、１１０ 配線基板
５１、１１１ セラミック基板
５３ 第２の絶縁膜
５５ 柱状導電体
５６ レジスト
１０３ 絶縁膜
１０８ 接触部
Claims (13)
- 主面に配線層を有する第１の基板と、
前記第１の基板主面に形成され、且つ、前記配線層表面を露出するための開口部を有する第１の絶縁膜と、
前記開口部内に埋め込まれた導電性接合部材と、
を有する第１の電子部品と、
主面に配線層を有する第２の基板と、
前記第２の基板の配線層上に設けられた柱状導電体と、
を有する第２の電子部品と、
を備え、
前記第２の電子部品の柱状導電体が前記第１の電子部品の開口部内の導電性接合部材中に埋設されて、前記導電性接合部材と前記柱状導電体とが接合されてなることを特徴とする半導体装置。 - 前記導電性接合部材は、前記開口部内に挿入された前記柱状導電体の先端部が埋設される量以上で、且つ、前記開口部内に挿入された前記柱状導電体部分の体積を前記開口部容積から差し引いた量以下の量が埋め込まれていることを特徴とする請求項１記載の半導体装置。
- 前記導電性接合部材は、前記第１の基板主面上に存在することなく、前記開口部内のみに埋め込まれていることを特徴とする請求項１記載の半導体装置。
- 前記第２の基板主面に設けられ、且つ、前記柱状導電体の根元の側周面と接触する第２の絶縁膜を更に有することを特徴とする請求項１記載の半導体装置。
- 前記第１の絶縁膜と前記第２の絶縁膜とが絶縁性樹脂を介して密着されてなることを特徴とする請求項３記載の半導体装置。
- 前記第１及び第２の電子部品の一方が、半導体チップ、前記第１及び第２の電子部品の他方が、配線基板であることを特徴とする請求項１記載の半導体装置。
- 前記第１及び第２の電子部品が、いずれも半導体チップであることを特徴とする請求項１記載の半導体装置。
- 前記柱状導電体は、高融点金属またはその金属化合物で、前記導電性接合部材は、低融点金属またはその金属化合物、あるいは、導電性接着剤からなることを特徴とする請求項１記載の半導体装置。
- 主面に配線層が形成された第１の基板を有する第１の電子部品を準備する工程と、
前記第１の基板主面に第１の絶縁膜を形成して、配線層上に開口部を設けて、配線層を露出させる工程と、
前記開口部内に導電性接合部材を埋め込む工程と、
主面に配線層が形成された第２の基板を有する第２の電子部品を準備する工程と、
前記第２の基板の配線層に柱状導電体を形成する工程と、
前記第１の基板の開口部と前記柱状導電体とを位置合わせし、前記導電性接合部材中に前記柱状導電体を埋め込み、導電性接合部材と柱状導電体とを接合する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記導電性接合部材は、前記開口部内に挿入された前記柱状導電体の先端部が埋設される量以上で、且つ、前記開口部内に挿入された前記柱状導電体部分の体積を前記開口部容積から差し引いた量以下の量が埋め込まれていることを特徴とする請求項９記載の半導体装置の製造方法。
- 前記導電性接合部材は、前記第１の基板主面上に存在することなく、前記開口部内のみに埋め込まれていることを特徴とする請求項９記載の半導体装置。
- 前記導電性接合部材は、低融点金属またはその金属化合物からなり、前記導電性接合部材中に前記柱状導電体を埋め込む工程の前に、前記導電性接合部材を加熱・溶融する工程を有することを特徴とする請求項８記載の半導体装置の製造方法。
- 前記導電性接合部材は、液状の導電性接着剤からなり、前記第１の基板の開口部と前記柱状導電体とを位置合わせし、前記導電性接合部材中に前記柱状導電体を埋め込んだ後に、前記導電性接合部材を加熱・硬化する工程を有することを特徴とする請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002282454A JP2004119773A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002282454A JP2004119773A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004119773A true JP2004119773A (ja) | 2004-04-15 |
Family
ID=32276597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002282454A Pending JP2004119773A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004119773A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008544527A (ja) * | 2005-06-14 | 2008-12-04 | キュービック・ウエハ・インコーポレーテッド | チップ対チップ接点の絶縁 |
| JP2008547206A (ja) * | 2005-06-14 | 2008-12-25 | キュービック・ウエハ・インコーポレーテッド | チップの架橋接続 |
| US8021922B2 (en) | 2005-06-14 | 2011-09-20 | Cufer Asset Ltd. L.L.C. | Remote chip attachment |
| US8053903B2 (en) | 2005-06-14 | 2011-11-08 | Cufer Asset Ltd. L.L.C. | Chip capacitive coupling |
| JP2012028801A (ja) * | 2005-06-14 | 2012-02-09 | Cufer Asset Ltd Llc | チップコネクタ |
| US8197627B2 (en) | 2005-06-14 | 2012-06-12 | Cufer Asset Ltd. L.L.C. | Pin-type chip tooling |
| CN102569275A (zh) * | 2011-12-28 | 2012-07-11 | 三星半导体(中国)研究开发有限公司 | 堆叠式半导体封装结构及其制造方法 |
| US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
| JP2013175775A (ja) * | 2013-05-02 | 2013-09-05 | Rohm Co Ltd | 半導体装置 |
| JP2014150235A (ja) * | 2013-02-01 | 2014-08-21 | ▲き▼邦科技股▲分▼有限公司 | 半導体装置および半導体装置の製造方法 |
| JP2015138970A (ja) * | 2014-01-24 | 2015-07-30 | 富士電機株式会社 | 半導体装置 |
-
2002
- 2002-09-27 JP JP2002282454A patent/JP2004119773A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8197627B2 (en) | 2005-06-14 | 2012-06-12 | Cufer Asset Ltd. L.L.C. | Pin-type chip tooling |
| US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
| US8021922B2 (en) | 2005-06-14 | 2011-09-20 | Cufer Asset Ltd. L.L.C. | Remote chip attachment |
| US8053903B2 (en) | 2005-06-14 | 2011-11-08 | Cufer Asset Ltd. L.L.C. | Chip capacitive coupling |
| JP2012028801A (ja) * | 2005-06-14 | 2012-02-09 | Cufer Asset Ltd Llc | チップコネクタ |
| JP2012039129A (ja) * | 2005-06-14 | 2012-02-23 | Cufer Asset Ltd Llc | チップコネクタ |
| JP2008547206A (ja) * | 2005-06-14 | 2008-12-25 | キュービック・ウエハ・インコーポレーテッド | チップの架橋接続 |
| JP2008544527A (ja) * | 2005-06-14 | 2008-12-04 | キュービック・ウエハ・インコーポレーテッド | チップ対チップ接点の絶縁 |
| US9147635B2 (en) | 2005-06-14 | 2015-09-29 | Cufer Asset Ltd. L.L.C. | Contact-based encapsulation |
| US8283778B2 (en) | 2005-06-14 | 2012-10-09 | Cufer Asset Ltd. L.L.C. | Thermally balanced via |
| US8197626B2 (en) | 2005-06-14 | 2012-06-12 | Cufer Asset Ltd. L.L.C. | Rigid-backed, membrane-based chip tooling |
| US10340239B2 (en) | 2005-06-14 | 2019-07-02 | Cufer Asset Ltd. L.L.C | Tooling for coupling multiple electronic chips |
| US9754907B2 (en) | 2005-06-14 | 2017-09-05 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9324629B2 (en) | 2005-06-14 | 2016-04-26 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| CN102569275A (zh) * | 2011-12-28 | 2012-07-11 | 三星半导体(中国)研究开发有限公司 | 堆叠式半导体封装结构及其制造方法 |
| JP2014150235A (ja) * | 2013-02-01 | 2014-08-21 | ▲き▼邦科技股▲分▼有限公司 | 半導体装置および半導体装置の製造方法 |
| JP2013175775A (ja) * | 2013-05-02 | 2013-09-05 | Rohm Co Ltd | 半導体装置 |
| JP2015138970A (ja) * | 2014-01-24 | 2015-07-30 | 富士電機株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6350386B1 (en) | Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly | |
| KR100344929B1 (ko) | 반도체장치의 제조방법 | |
| US6780673B2 (en) | Method of forming a semiconductor device package using a plate layer surrounding contact pads | |
| KR100203030B1 (ko) | 반도체 디바이스 및 그 제조방법과 반도체 칩을 실장하기 위한 가요성 막 | |
| JP3951091B2 (ja) | 半導体装置の製造方法 | |
| KR900006511B1 (ko) | 반도체장치를 제조하는 방법 | |
| KR100272399B1 (ko) | 전자부품의 제조방법 및 이에 의해 제조된 전자부품 | |
| US6448108B1 (en) | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment | |
| JPH02246335A (ja) | テープ組立体をボンドさせた半導体装置及びその製造方法 | |
| US6717252B2 (en) | Semiconductor device | |
| US6236112B1 (en) | Semiconductor device, connecting substrate therefor, and process of manufacturing connecting substrate | |
| JP2002184904A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US6713880B2 (en) | Semiconductor device and method for producing the same, and method for mounting semiconductor device | |
| JP4803993B2 (ja) | 半導体装置の製造方法 | |
| US6402970B1 (en) | Method of making a support circuit for a semiconductor chip assembly | |
| JP2004119773A (ja) | 半導体装置及びその製造方法 | |
| JP2000174052A (ja) | 半導体チップ及び半導体チップの製造方法 | |
| US6436734B1 (en) | Method of making a support circuit for a semiconductor chip assembly | |
| KR100843705B1 (ko) | 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법 | |
| JP2000150716A (ja) | パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法 | |
| JP4440494B2 (ja) | 半導体装置の製造方法 | |
| TWI292948B (ja) | ||
| JPH1079403A (ja) | 半導体装置及びその製造方法 | |
| JP3472601B2 (ja) | 半導体装置 | |
| JP2011091087A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050415 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |