JP2003017695A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセスコストの上昇が小さく素子形成が容
易で、かつ半導体基板の厚み方向にほぼ均一の電界を形
成し耐圧とオン抵抗とのトレードオフ（実効オン抵抗）
を改善できる半導体装置を提供する。 【解決手段】 シリコン基板の第１主面と第２主面との
間で主電流が流れるＤＭＯＳトランジスタが形成されて
いる。このＤＭＯＳトランジスタは、第１主面に形成さ
れたｐ型拡散領域３と、ｐ型拡散領域３内の第１主面に
形成されたｎ⁺拡散領域５と、ｎ⁺拡散領域５とｎ^-層１
との間に挟まれるｐ型拡散領域３にゲート絶縁層１２を
介在して対向するゲート電極６とを有している。ｎ^-層
１と隣り合うように誘電体層１１がシリコン基板内に形
成されており、誘電体層１１は、シリコンよりも高い誘
電率を有する材質よりなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、より具体的には、ディスクリート素子およびＩＣ
（Integrated Circuit）に内蔵される半導体装置に関す
るものである。

【０００２】

【従来の技術】図７は、第１の従来例における半導体装
置の構成を概略的に示す断面図である。図７を参照し
て、半導体基板に、ＤＭＯＳ（Double diffused Metal
Oxide Semiconductor）トランジスタが形成されてい
る。このＤＭＯＳトランジスタは、ｎ^-層１０１と、ｎ⁺
層１０２と、ｐ型拡散領域１０３と、ｎ⁺拡散領域１０
５と、ゲート絶縁層１１２と、ゲート電極層１０６とを
主に有している。

【０００３】ｎ^-層１０１は、半導体基板の第１主面か
ら第２主面側に向かって深く形成されている。このｎ^-
層１０１と第１主面において接するようにｐ型拡散領域
１０３が形成されている。このｐ型拡散領域１０３内の
第１主面に、ｎ⁺拡散領域１０５がｐ⁺拡散領域１０４と
隣接するように形成されている。

【０００４】ｎ^-層１０１とｎ⁺拡散領域１０５とに挟ま
れるｐ型拡散領域１０３にゲート絶縁層１１２を介して
対向するように第１主面上にゲート電極層１０６が形成
されている。このゲート電極層１０６を覆うように絶縁
層１１３が形成されており、この絶縁層１１３から露出
するｎ⁺拡散領域１０５とｐ⁺拡散領域１０４とに接続す
るようにソース電極１０８が形成されている。

【０００５】ｐ型拡散領域１０３の第２主面側には、ｎ
^-層１０１に接するようにｎ^--層１０７が形成されてい
る。このｎ^--層１０７は、ｎ^-層１０１よりも低い不純
物濃度を有している。ｎ^-層１０１とｎ^--層１０７との
第２主面側にはｎ⁺層１０２が形成されており、このｎ⁺
層１０２と接続するようにドレイン電極１０９が形成さ
れている。

【０００６】この第１の従来例では、図８に示すように
ソース電極側（第１主面側）からドレイン電極側（第２
主面側）に向かってｎ^-層１０１の図中横方向の断面積
が減少するように形成されており、その分ｎ^--層１０７
の図中横方向の断面積は増加するように形成されてい
る。

【０００７】この構造において、ソースおよびゲートを
０Ｖとして、ドレインに正バイアスを印加すると、ＤＭ
ＯＳトランジスタは耐圧阻止状態となる。そのとき、空
乏層は、図８の点線で示すようにｎ^-層１０１およびｎ
^--層１０７の全域とそれらに接するｐ型拡散領域１０３
およびｎ⁺層１０２との一部に広がるように伸びる。

【０００８】ここで、前述のｎ^-層１０１の図中横方向
の断面積がｅｘｐカーブ（指数関数のカーブ）で減少
し、ｎ^--層１０７の濃度が十分に低く、電気力線がｎ^--
層１０７側にほぼ侵入しないと仮定し、さらにｎ^-層１
０１の図中横方向断面で電界が均一になると仮定する
と、位置ｘの断面での電界は以下の式１のようになる。

【０００９】 Ｅ（ｘ）＝（ｑ／ε）・｛ａＮ（ｅｘｐ（ｂｘ）−１）／ｂ＋Ｍ｝／｛ａ（ｅ ｘｐ（ｂｘ））｝ （式１） 上記の式１におけるｑは電子電荷であり、Ｎはｎ^-層１
０１の不純物濃度であり、εはシリコン（Ｓｉ）の誘電
率であり、Ｍはｎ⁺層１０２内部の空間電荷数である。
また、位置ｘは、ｎ^-層１０１およびｎ⁺層１０２の接合
部からソース側への距離である。

【００１０】上記式１において、Ｍ＝ａＮ／ｂ（式２）
の関係を満たす場合、式１は以下の式３で表わされる。

【００１１】 Ｅ（ｘ）＝ｑＮ／（εｂ） （式３） 上記の式３より、図８の図中横方向の断面における電界
Ｅ（ｘ）は、位置ｘによらず常に一定になる。したがっ
て、通常構造（図７におけるｎ^--層１０７がなくｎ^-層
１０１が全面に形成された構造）ではステップ接合にな
るため電界がソース側からドレイン側へ単調に減少する
が、図７に示す構造では一定電界が得られるため、ｎ^-
層１０１の厚みを通常構造より減らすことができる。そ
の結果、耐圧とオン抵抗とのトレードオフ（実効オン抵
抗）において、通常構造の限界を超えることが可能とな
った。

【００１２】この第１の従来例では、ソース側からドレ
イン側に向かってｎ^-層１０１の図中横方向の断面積が
減少するため、ｎ^-層１０１の抵抗との関係で構造的な
最適値がある。第１の従来例でソース側からドレイン側
に向かう方向の抵抗は以下の式４のようになる。ここ
で、ｎ^-層１０１の比抵抗はα／Ｎと近似している。

【００１３】 Ｒ＝α／Ｎ・∫１／ａ・ｅｘｐ（−ｂｘ）ｄｘ＝α／Ｎａｂ・（１−ｅｘｐ（ −ｂｌ）） （式４） 上記式４におけるαは比抵抗と不純物濃度との比例係数
である。上記の式４において抵抗を下げるにはソース側
でｎ^--層１０７がなくなり、表面全体がｎ^-層１０１に
なっているのが最適であるから、実効オン抵抗ＲＳは以
下の式で最小となる。

【００１４】ＲＳ＝Ｒ・ａ・ｅｘｐ（ｂｌ）＝α／（Ｎ
ｂ）・（ｅｘｐ（ｂｌ）−１） 上記の式３よりＮ／ｂは定数であるから、これをβとす
ると、実効オン抵抗ＲＳは以下の式５のように表わされ
る。

【００１５】 ＲＳ＝α・β／（Ｎ・Ｎ）・（ｅｘｐ（Ｎｌ／β）−１） （式５） ここで、この関数形はＮｌ／β≒１．６で最小値をとる
ため、実効オン抵抗ＲＳを最小化する最適な不純物濃度
Ｎが存在し、その結果ｂも決まる。このため、全体的な
構造に最適値が存在することになる。

【００１６】また、他の技術として第２の従来例につい
て説明する。図９は、第２の従来例における半導体装置
の構成を概略的に示す断面図である。図９を参照して、
第２の従来例では、図７に示すｎ^--層１０７の代わりに
ｐ^-層１１０が形成されている。このｐ^-層とｎ^-層１０
１とのｐｎ接合部は、半導体基板の第１および第２主面
にほぼ垂直方向（厚み方向）に延びている。また、ｐ ^-
層１１０とｎ^-層１０１との不純物濃度は同一になるよ
うに制御されており、これによって第１の従来例と同じ
効果が得られる。

【００１７】なお、上記以外の構成については、上述し
た第１の従来例とほぼ同じであるため、同一の要素につ
いては同一の符号を付し、その説明を省略する。

【００１８】第２の従来例では、ｐ^-層１１０を設けた
ことにより、ｎ^-層１０１の空間電荷からの電気力線が
ある一定の割合でｐ^-層１１０側へ出て行く。これによ
り、図１０に示すように電気力線が、ドレイン側からソ
ース側へ向かうにつれて、ｎ^-層１０１内部から徐々に
ｐ^-層１１０側に入る状態になるため、ｎ^-層１０１内部
の電界が一定に保たれる。この効果により、ｐ型拡散領
域１０３とｎ⁺層１０２との近傍以外のｎ^-層１０１の電
界がほぼ均一となり、第１の従来例と同様の効果を得る
ことができる。

【００１９】結局、第１および第２の従来例のどちらの
構成においても電気力線の密度が上がらないように、第
１の従来例では電気力線が常に広がっていくようにｎ^-
層１０１の形状が制御されており、第２の従来例では電
気力線を終端させる反対導電型のｐ^-層１１０が配置さ
れていると言える。

【００２０】さらに、第２の従来例では、図中横方向の
パターンを微細化することにより性能を改善できるとい
う特徴がある。なぜなら、第２の従来例の構成において
仮に横方向パターンを全体の１／２に微細化しても、空
間電荷が同じ値であれば同様の動作が可能であることか
ら、ｎ^-層１０１の不純物濃度を２倍にすればパターン
の微細化前と同様に動作させることができる。ここで、
素子面積におけるｎ^-層１０１の図中横方向の断面積は
一定の割合であるから、単純にいって、同一耐圧で抵抗
を１／２に低減することができる。このように微細化に
よって実効オン抵抗を改善できるというメリットが第２
の従来例にはある。

【００２１】

【発明が解決しようとする課題】しかし、第１および第
２の従来例の構造には、それぞれ以下に述べる問題があ
る。

【００２２】第１の従来例の構成では、ソース側からド
レイン側に向かってｎ^-層１０１の図中横方向の断面積
が減少する構造を正確に制御することが難しく、通常の
プロセスでは理論的に期待できる性能に対して実際の効
果が小さくなるという問題がある。

【００２３】第２の従来例の構成では、ｎ^-層１０１と
ｐ^-層１１０との双方の濃度のバランスをとるために
は、またｎ^-層１０１とｐ^-層１１０とのｐｎ接合を第１
および第２主面に対して垂直にかつある程度以上深く形
成するためには、多重エピタキシャル成長など、プロセ
スコストがかなり大きくなる手段を要し、さらにその制
御も難しいという問題があった。

【００２４】また、上述したように第２の従来例では、
図中横方向のパターンを微細化することで実効オン抵抗
を改善できるというメリットがあるが、図中横方向のパ
ターンを微細化することは、プロセス的な難易度をさら
に高くするという問題もある。

【００２５】それゆえ本発明の目的は、プロセスコスト
の上昇が小さく素子形成が容易で、かつ半導体基板の表
面に対して垂直方向にほぼ均一の電界を形成し耐圧とオ
ン抵抗とのトレードオフ（実効オン抵抗）を改善できる
半導体装置を提供することである。

【００２６】

【課題を解決するための手段】本発明の半導体装置は、
第１導電型のシリコン基板と、絶縁ゲート型電界効果ト
ランジスタと、誘電体層とを備えている。シリコン基板
は、互いに対向する第１および第２主面を有している。
絶縁ゲート型電界効果トランジスタは、第１主面と第２
主面との間で主電流を流れるものである。この絶縁ゲー
ト型電界効果トランジスタは、第１主面に形成された第
２導電型の第１不純物領域と、第１不純物領域内に形成
された第１導電型の第２不純物領域と、シリコン基板の
第１導電型領域と第２不純物領域とに挟まれる第１不純
物領域にゲート絶縁層を挟んで対向するゲート電極層と
を有している。誘電体層は、シリコン基板の第１導電型
領域と隣りあうようにシリコン基板内に形成され、かつ
シリコンよりも高い誘電率を有している。

【００２７】本発明の半導体装置によれば、シリコン基
板の第１導電型領域と隣りあうように、シリコンよりも
高い誘電率を有する誘電体層が形成されている。このた
め、耐圧素子状態においてシリコン基板内に生じる電気
力線はドレイン側からソース側に向かって第１導電型領
域内から徐々に誘電体層内に入るような状態となる。こ
れにより、第１導電型領域内における基板の深さ方向の
電界をほぼ均一にすることができる。よって、第１導電
型領域の厚みを低減することができ、その結果、耐圧と
オン抵抗のトレードオフ（実効オン抵抗）を改善するこ
とができる。

【００２８】また、誘電体層を第１導電型領域と隣りあ
うように形成すればよく、第１の従来例のように基板の
深さ方向で断面積を変える必要はなく、第２の従来例の
ように互いに隣りあう逆導電型の領域の不純物濃度を同
一に制御する必要もない。このため製造が容易であり、
プロセスコストの上昇を抑えることができる。

【００２９】また、第１導電型領域の空間電荷が同じで
あれば、基板の第１および第２主面の方向（横方向）に
パターンを小さくしても上記と同様の効果が得られる。
具体的には、横方向にパターンを１／２に縮小しても、
第１導電型領域の不純物濃度を２倍として、パターン縮
小前の空間電荷と同じにすれば、パターン縮小前と同様
の動作が可能である。したがって、耐圧とオン抵抗との
トレードオフを改善しつつ装置の微細化を図ることが可
能である。

【００３０】上記の半導体装置において好ましくは、誘
電体層は、第１主面側から第２主面側に向けて誘電率が
減少するよう構成されている。

【００３１】これにより、耐圧素子状態における第１導
電型領域ないの電界分布と逆の分布となるように誘電体
層を制御することができ、それによって均一電荷を形成
することができる。

【００３２】上記の半導体装置において好ましくは、誘
電体層は、ゲート電極層真下の第２主面側に形成されて
いる。

【００３３】これにより、接合型電界効果トランジスタ
抵抗の発生を防止できるため、さらにオン抵抗を改善す
ることができる。また、製造も容易となる。

【００３４】上記の半導体装置において好ましくは、誘
電体層とシリコン基板の第１導電型領域との間に形成さ
れた第２導電型領域がさらに備えられている。

【００３５】これにより、耐圧素子状態において第２導
電型領域が空乏化することで電気力線を終端させる効果
が得られ、誘電体層の誘電率を低くしても、耐圧とオン
抵抗とのトレードオフを改善することができる。

【００３６】上記の半導体装置において好ましくは、第
１主面側から第２主面側に向かって誘電体層の幅は広く
なり、シリコン基板の第１導電型領域の幅が狭くなる。

【００３７】これにより、第１の従来例と同様、第１導
電型領域側へ空乏層を広げる効果が得られるため、誘電
体層の誘電率を低くしても、耐圧とオン抵抗とのトレー
ドオフを改善することができる。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００３９】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置の構成を概略的に示す断面図
である。図１を参照して、たとえばシリコンよりなる半
導体基板に、ＤＭＯＳトランジスタが形成されている。
このＤＭＯＳトランジスタは、ｎ^-層１と、ｎ⁺層２と、
ｐ型拡散領域３と、ｎ⁺拡散領域５と、ゲート絶縁層１
２と、ゲート電極６とを主に有している。

【００４０】ｎ^-層１は、誘電体層１１と隣り合いなが
ら半導体基板の第１主面から第２主面側に向かって深く
形成されている。このｎ^-層１と誘電体層１１との境界
であって半導体基板の第１主面にはｐ型拡散領域３が形
成されている。このｐ型拡散領域３内の第１主面に、ｎ
⁺拡散領域５がｐ⁺拡散領域４と隣接するように形成され
ている。

【００４１】ｎ^-層１とｎ⁺拡散領域５とに挟まれるｐ型
拡散領域３にゲート絶縁層１２を介して対向するように
第１主面上にゲート電極６が形成されている。このゲー
ト電極６を覆うように絶縁層１３が形成されており、こ
の絶縁層１３から露出するｎ ⁺拡散領域５とｐ⁺拡散領域
４とに接続するようにソース電極８が形成されている。

【００４２】上記の誘電体層１１は、シリコンよりも高
い誘電率を有する材質よりなっており、全体一様な誘電
率を有している。また、ｎ^-層１と誘電体層１１との接
合部は、半導体基板の第１および第２主面に対してほぼ
垂直に延びている。このｎ^-層１と誘電体層１１との第
２主面側にはｎ⁺層２が形成されており、このｎ⁺層２に
はドレイン電極９が接続されている。

【００４３】この構造の耐圧阻止状態は以下のように考
えることができる。ドレイン電極９に正バイアスＶｄが
印加されてオフ状態にあるとして、ソースからドレイン
に向かうちょうど中間に図２に示すように電極Ａ、Ｂが
あるとしてこれらの電極Ａ、Ｂの電位を考える。今、仮
にｎ^-層１と、誘電体層１１とが離れていると仮定する
と、誘電体層１１側では等電位であるから明らかに電極
Ａの電位はＶｄ／２になっている。一方、ｎ^-層１側で
は、ソースからドレインに向かって電界が単調減少する
ことから、電極Ｂの電位はＶｄ／２より大きい値になっ
ている。ここで、誘電体層１１とｎ^-層１とが接して電
極Ａ、Ｂが接したとすると、一体化した電極Ａ、Ｂの電
位はＶｄ／２に極めて近くなる。なぜなら、直列コンデ
ンサの電位は容量の大きな誘電体層１１側の等価コンデ
ンサで決定されるからである。

【００４４】その結果として、電気力線は、ドレイン側
からソース側に向かうにつれて、ｎ ^-層１内部から徐々
に誘電体層１１側に入る状態に形成され、第２の従来例
と同等の状態となる。このように、ｎ^-層１の空間電荷
からの電気力線がある一定の割合で誘電体層１１側へ出
ていくことによってｎ^-層１内部の電界が一定に保たれ
る。この効果により、ｐ型拡散領域３とｎ⁺層２との近
傍以外のｎ^-層１と誘電体層１１との全領域の電界がほ
ぼ均一となる。これにより、ｎ^-層１の厚みを低減する
ことが可能となり、その結果、耐圧とオン抵抗とのトレ
ードオフ（実効オン抵抗）において、通常構造の限界を
超えることが可能となる。

【００４５】また、第２の従来例では、横方向の微細化
とｎ^-層１の高濃度化とを組合せることによって、実効
オン抵抗をさらに改善できるが、本実施の形態において
も同様の効果を得ることができる。仮に、図中横方向に
パターンを１／２に微細化し、かつｎ^-層１の不純物濃
度を２倍にしたと仮定する。この場合、ｎ^-層１の全域
に完全に空乏層が広がった状態でも、前述の電極Ａ、Ｂ
（図２）の容量比はパターンの微細化前と何ら変わりが
ないことがわかる。このように、実効オン抵抗の改善効
果を維持しつつ、かつパターンの微細化が可能である。

【００４６】また本実施の形態によれば、原理的にはｎ
^-層１の不純物濃度のみ変えれば、実効オン抵抗の改善
効果を維持しつつパターンの微細化が可能であり、第２
の従来例のようにｎ^-層１０１とｐ^-層１１０との不純物
濃度を同期させて増加させる必要はない。

【００４７】さらに、第２の従来例では、ｎ^-層１０１
とｐ^-層１１０との不純物濃度が高くなりすぎると双方
が完全に空乏化する前に、お互いの間のｐｎ接合でアバ
ランシェ電流が流れてしまうという問題があるが、この
問題についても本実施の形態では改善が可能である。

【００４８】本実施の形態では、このｐｎ接合に相当す
るのはシリコンと誘電体層１１との界面である。アバラ
ンシェ現象はキャリアが走行することが可能なシリコン
側のみの現象であり、それには電界ピーク部分で発生し
た電子・ホールペアに対して電子・ホール双方のアバラ
ンシェ増倍の正帰還ループが必要である。しかし、本実
施の形態では、ホール電流による正帰還がないため、界
面での臨界電界は通常のｐｎ接合に対して大きくなる。
特に、ｎ^-層１の厚みが１μｍ程度以下になると、アバ
ランシェ増倍に必要な距離が不足する効果も加わり、臨
界電界が極めて大きくなる。したがって、その分、ｎ^-
層１の不純物濃度を上昇させることが可能であり、実効
オン抵抗をさらに改善することが可能となる。

【００４９】また、本実施の形態の製造方法としては、
シリコン基板の表面に、たとえば異方性エッチングを用
いて溝を形成した後に、表面を熱酸化膜などで保護した
うえでその溝内を高誘電率材料よりなる誘電体層１１で
埋込む方法がある。誘電体層１１の材質として用いられ
る高誘電率材料は、メモリなどに応用されている酸化金
属などが有望である。

【００５０】この酸化金属は、たとえば酸化タンタル
（Ｔａ₂Ｏ₅）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタ
ン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸スト
ロンチウム（ＳＴＯ）、チタン酸バリウム（ＢＴＯ）な
どが単体でもしくは任意の組合せで用いられることが好
ましい。また、酸化金属系の材質は、熱伝導性にも優れ
ているため、電力消費の大きいパワー用途などに好都合
である。前述の熱酸化膜は、プロセス技術の改善により
省略または薄膜化が可能と考えられるため、熱伝導的に
も改善が期待できる。

【００５１】また、本実施の形態では、誘電体層１１を
ｎ^-層１と隣り合うように形成すればよく、第１の従来
例のように基板の深さ方向でｎ^-層１０１の断面積を変
える必要はなく、また第２の従来例のように互いに隣り
合うｎ^-層１０１とｐ^-層１１０との不純物濃度を同一に
制御する必要もない。このため、本実施の形態では、製
造が容易であり、プロセスコストの上昇を抑えることが
できる。

【００５２】なお、上記のＤＭＯＳトランジスタがオン
状態にあるときには、ゲート電極６と対向するｐ型拡散
領域３にチャネルが形成されて、半導体基板の第１主面
と第２主面との間で主電流が流れる。

【００５３】（実施の形態２）図３は、本発明の実施の
形態２における半導体装置の構成を概略的に示す断面図
である。図３を参照して、本実施の形態の構成は、実施
の形態１の構成と比較して、誘電体層１１の誘電率がソ
ース側からドレイン側に向かって減少している点におい
て異なる。この誘電体層１１のソース近傍における誘電
率はシリコンよりも高い。また誘電体層１１の誘電率の
変化は連続的な変化であることが好ましいが、不連続な
変化であってもよい。

【００５４】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、同一の要
素については同一の符号を付し、その説明を省略する。

【００５５】図３において誘電体層１１中のハッチング
を断続的に変えているのは、誘電体層１１の誘電率が基
板の厚み方向に変化する様子を表すためである。

【００５６】上記の実施の形態１の効果は、誘電体層１
１の容量が十分大きく、かつシリコン側に影響されない
ことに基づいていた。一方、本実施の形態では、ｎ^-層
１と誘電体層１１との界面での電界を最終的に一定にす
るために、予め誘電体層１１内部の電界分布が、耐圧阻
止状態におけるｎ^-層１の基板の厚み方向の電界分布と
逆にされている。

【００５７】本実施の形態においても、実施の形態１の
電極Ａ、Ｂ（図２）と同様に考えると、誘電体層１１の
中点での電位は、電束密度が一定であるからＶｄ／２よ
り低くなる。これに対して、ｎ^-層１の中点での電位は
前述のとおりＶｄ／２より大きくなる。この２つをバラ
ンスさせることにより均一電界を形成することができ
る。この方法では、誘電体層１１の誘電率を基板の厚み
方向に変化させているため、誘電体層１１の誘電率を実
施の形態１より低くしても、実施の形態１と同様の効果
を得ることができる。

【００５８】（実施の形態３）図４は、本発明の実施の
形態３における半導体装置の構成を概略的に示す断面図
である。図４を参照して、本実施の形態の構成は、実施
の形態１の構成と比較して、ゲート電極６がトレンチゲ
ート構造を有し、かつこのゲート電極６の真下の第２主
面側に誘電体層１１が位置している点において異なる。

【００５９】ｐ型拡散領域３はｎ^-層１の第１主面に形
成されており、ｎ⁺拡散領域５とｐ⁺拡散領域４とは、こ
のｐ型拡散領域３内部の第１主面に並んで形成されてい
る。ゲート電極６は、半導体基板の第１主面に設けられ
た溝内に形成されており、ｎ ^-層１とｎ⁺拡散領域５とに
挟まれるｐ型拡散領域３にゲート絶縁層１２を介して対
向するように形成されている。このゲート電極６真下の
第２主面側には絶縁層１２を介して誘電体層１１が位置
している。

【００６０】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、同一の要
素については同一の符号を付し、その説明を省略する。

【００６１】本実施の形態では、トレンチゲート構造部
分の真下に誘電体層１１が形成されているため、ｐ型拡
散領域３との間で形成されるＪＦＥＴ（接合型電界効果
トランジスタ）抵抗がなくなり、実効オン抵抗をさらに
改善することが可能である。

【００６２】また、微細化して形成した溝の途中まで誘
電体層１１で満たし、その上にゲート電極６を形成する
構造は、プロセス的にも無理がなく作りやすい。

【００６３】また、誘電体層１１内部の誘電率の分布を
実施の形態２と同様の分布にすることで、実施の形態２
と同様の効果を得ることももちろん可能である。

【００６４】（実施の形態４）図５は、本発明の実施の
形態４における半導体装置の構成を概略的に示す断面図
である。図５を参照して、本実施の形態の構成は、図７
に示す第１の従来例の構成と比較して、ｎ^--層１０７が
誘電体層１１に置き換えられている点において異なる。

【００６５】なお、これ以外の構成については、上述し
た第１の従来例とほぼ同じであるため、同一の要素につ
いては同一の符号を付し、その説明を省略する。

【００６６】本実施の形態によれば、ｎ^-層１の図中横
方向の断面積がソース側からドレイン側へ向かうにつれ
て減少するよう構成されている。このため、誘電体層１
１を用いた効果とｎ^-層１の断面積減少による効果との
組合せによりオン抵抗をさらに改善することが可能とな
る。

【００６７】また、本実施の形態の構成を用いて実施の
形態１と同様の実効オン抵抗の改善を図るのであれば、
誘電体層１１の誘電率を実施の形態１よりも低くするこ
とができる。

【００６８】また、誘電体層１１内部の誘電率の分布を
実施の形態２と同様の分布にすることで、実施の形態２
と同様の効果を得ることもできる。

【００６９】（実施の形態５）図６は、本発明の実施の
形態５における半導体装置の構成を概略的に示す断面図
である。図６を参照して、本実施の形態の構成は、実施
の形態１の構成と比較して、誘電体層１１とｎ^-層１と
の間にｐ^-層１０が挟まれた点について異なる。

【００７０】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、同一の要
素については同一の符号を付し、その説明を省略する。

【００７１】本実施の形態によれば、ｐ^-層１０が空乏
化することにより、電気力線を終端させる第２の従来例
と同様の効果を実施の形態１に追加することができる。
このため、誘電体層１１の誘電率を実施の形態１より低
く、または幅を狭く形成しても実施の形態１と同様の実
効オン抵抗の改善効果を得ることができる。

【００７２】また、誘電体層１１内部の誘電率の分布を
実施の形態２と同様の分布にすることで、実施の形態２
と同様の効果を得ることもできる。

【００７３】またｐ^-層１０を形成する方法としては、
シリコン基板に異方性エッチングによって溝を形成した
後、その溝の側壁にｐ型不純物の拡散を行なう工程を実
施の形態１または３の製造方法に追加する方法がある。

【００７４】なお、各実施の形態における半導体装置に
おいては、各不純物領域のｎ型とｐ型の導電型は逆であ
ってもよい。

【００７５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７６】

【発明の効果】本発明の半導体装置によれば、シリコン
基板の第１導電型領域と隣りあうように、シリコンより
も高い誘電率を有する誘電体層が形成されている。この
ため、耐圧素子状態においてシリコン基板内に生じる電
気力線はドレイン側からソース側に向かって第１導電型
領域内から徐々に誘電体層内に入るような状態となる。
これにより、第１導電型領域内における基板の深さ方向
の電界をほぼ均一にすることができる。よって、第１導
電型領域の厚みを低減することができ、その結果、耐圧
とオン抵抗のトレードオフ（実効オン抵抗）を改善する
ことができる。

【００７７】また、誘電体層を第１導電型領域と隣りあ
うように形成すればよく、第１の従来例のように基板の
深さ方向で断面積を変える必要はなく、第２の従来例の
ように互いに隣りあう逆導電型の領域の不純物濃度を同
一に制御する必要もない。このため製造が容易であり、
プロセスコストの上昇を抑えることができる。

【００７８】また、第１導電型領域の空間電荷が同じで
あれば、基板の第１および第２主面の方向（横方向）に
パターンを小さくしても上記と同様の効果が得られる。
具体的には、横方向にパターンを１／２に縮小しても、
第１導電型領域の不純物濃度を２倍として、パターン縮
小前の空間電荷と同じにすれば、パターン縮小前と同様
の動作が可能である。したがって、耐圧とオン抵抗との
トレードオフを改善しつつ装置の微細化を図ることが可
能である。

【００７９】上記の半導体装置において好ましくは、誘
電体層は、第１主面側から第２主面側に向けて誘電率が
減少するよう構成されている。これにより、耐圧素子状
態における第１導電型領域内の電界分布と逆の分布とな
るように誘電体層を制御することができ、それによって
均一電荷を形成することができる。

【００８０】上記の半導体装置において好ましくは、誘
電体層は、ゲート電極層真下の第２主面側に形成されて
いる。これにより、接合型電界効果トランジスタ抵抗の
発生を防止できるため、さらにオン抵抗を改善すること
ができる。また、製造も容易となる。

【００８１】上記の半導体装置において好ましくは、誘
電体層とシリコン基板の第１導電型領域との間に形成さ
れた第２導電型領域がさらに備えられている。これによ
り、耐圧素子状態において第２導電型領域が空乏化する
ことで電気力線を終端させる効果が得られ、誘電体層の
誘電率を低くしても、耐圧とオン抵抗とのトレードオフ
を改善することができる。

【００８２】上記の半導体装置において好ましくは、第
１主面側から第２主面側に向かって誘電体層の幅は広く
なり、シリコン基板の第１導電型領域の幅が狭くなる。
これにより、第１の従来例と同様、第１導電型領域側へ
空乏層を広げる効果が得られるため、誘電体層の誘電率
を低くしても、耐圧とオン抵抗とのトレードオフを改善
することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体装置の
構成を概略的に示す断面図である。

【図２】 本発明の実施の形態１において電界が均一に
なることを説明するための図である。

【図３】 本発明の実施の形態２における半導体装置の
構成を概略的に示す断面図である。

【図４】 本発明の実施の形態３における半導体装置の
構成を概略的に示す断面図である。

【図５】 本発明の実施の形態４における半導体装置の
構成を概略的に示す断面図である。

【図６】 本発明の実施の形態５における半導体装置の
構成を概略的に示す断面図である。

【図７】 第１の従来例における半導体装置の構成を概
略的に示す断面図である。

【図８】 第１の従来例において電界が均一になること
を説明するための図である。

【図９】 第２の従来例における半導体装置の構成を概
略的に示す断面図である。

【図１０】 第２の従来例において電界が均一になるこ
とを説明するための図である。

【符号の説明】

１ ｎ^-層、２ ｎ⁺層、３ ｐ型拡散領域、４ ｐ⁺拡
散領域、５ ｎ⁺拡散領域、６ ゲート電極、８ ソー
ス電極、９ ドレイン電極、１０ ｐ^-層、１１誘電体
層、１２ ゲート絶縁層、１３ 絶縁層。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年１０月２９日（２００１．１０．
２９）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims (5)

【特許請求の範囲】
1. 【請求項１】 互いに対向する第１および第２主面を有
   する第１導電型のシリコン基板と、 前記第１主面と前記第２主面との間で主電流が流れる絶
   縁ゲート型電界効果トランジスタとを備え、 前記絶縁ゲート型電界効果トランジスタは、 前記第１主面に形成された第２導電型の第１不純物領域
   と、 前記第１不純物領域内に形成された第１導電型の第２不
   純物領域と、 前記シリコン基板の第１導電型領域および前記第２不純
   物領域に挟まれる前記第１不純物領域にゲート絶縁層を
   挟んで対向するゲート電極層とを有し、さらに、 前記シリコン基板の前記第１導電型領域と隣りあうよう
   に前記シリコン基板内に形成され、かつシリコンよりも
   高い誘電率を有する材質よりなる誘電体層を備えた、半
   導体装置。
2. 【請求項２】 前記誘電体層は、前記第１主面側から前
   記第２主面側に向けて誘電率が減少するよう構成されて
   いることを特徴とする、請求項１に記載の半導体装置。
3. 【請求項３】 前記誘電体層は、前記ゲート電極層真下
   の前記第２主面側に形成されていることを特徴とする、
   請求項１または２に記載の半導体装置。
4. 【請求項４】 前記誘電体層と前記シリコン基板の前記
   第１導電型領域との間に形成された第２導電型の第３不
   純物領域をさらに備えたことを特徴とする、請求項１ま
   たは２に記載の半導体装置。
5. 【請求項５】 前記第１主面側から前記第２主面側に向
   かって前記誘電体層の幅は広くなり、前記シリコン基板
   の前記第１導電型領域の幅は狭くなることを特徴とす
   る、請求項１または２に記載の半導体装置。