JP2002334994A

JP2002334994A - 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器

Info

Publication number: JP2002334994A
Application number: JP2002019177A
Authority: JP
Inventors: Hirotaka Kawada; 浩孝川田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-07
Filing date: 2002-01-28
Publication date: 2002-11-22

Abstract

(57)【要約】【課題】スイッチング素子と画素電極とを接続するコ
ンタクトホールを設ける際の加工や、スイッチング素子
の耐圧に悪影響を及ぼすことなく、スイッチング素子の
光リーク電流を低減させることができる電気光学装置用
基板を提供する。【解決手段】表示領域となる領域には、ソース領域１
ｄとドレイン領域１ｅとチャネル領域１ａ’とを含む半
導体層１ａを有するスイッチング素子３０が設けられ、
前記スイッチング素子３０のソース領域１ｄとドレイン
領域１ｅとの間の領域における前記半導体層１ａの層厚
Ａは、前記スイッチング素子３０の前記ソース領域１ｄ
および前記ドレイン領域１ｅを構成する前記半導体層１
ａの層厚よりも薄い電気光学装置用基板とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学装置およ
び電気光学装置の製造方法、電気光学装置用基板、投射
型表示装置並びに電子機器に関し、特に、スイッチング
素子の光リーク電流を低減させることができる電気光学
装置およびその製造方法と、前記電気光学装置を構成す
る電気光学装置用基板並びに前記電気光学装置を備えた
投射型表示装置および電子機器に関するものである。

【０００２】

【従来の技術】液晶プロジェクタなどの投射型表示装置
には、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色
に対応して液晶パネルを３枚使用する３板式のものや、
１枚の液晶パネルと色生成手段とから構成される単板式
のものがある。液晶パネルは、一対の基板間に液晶が封
入されたものであり、一方の基板をなす薄膜トランジス
タ（Thin Film Transistor、以下、ＴＦＴと略記する）
アレイ基板と、これに対向配置された他方の基板をなす
対向基板とを備えている。

【０００３】ＴＦＴアレイ基板は、光透過性の絶縁基板
からなる基板本体と、透明導電性膜からなる画素電極
と、表示領域に設けられた画素スイッチング用ＴＦＴ
（スイッチング素子）および非表示領域に設けられた駆
動回路用ＴＦＴ（スイッチング素子）と、配向膜とを主
体として構成されている。そして、ＴＦＴアレイ基板を
構成する画素スイッチング用ＴＦＴのチャネル領域、ソ
ース領域、ドレイン領域と、駆動回路用ＴＦＴのチャネ
ル領域、ソース領域、ドレイン領域とは、同一の半導体
層からなり、同一の層厚とされている。他方、対向基板
は、光透過性基板からなる基板本体と、対向電極と、配
向膜と、遮光膜とを主体として構成されている。このよ
うに構成され、画素電極と対向電極とが対向するように
配置されたＴＦＴアレイ基板と対向基板との間には、液
晶層が形成されている。

【０００４】

【発明が解決しようとする課題】ところで、このような
液晶パネルにおいては、従来から明るさを向上させるこ
とが要求されている。液晶パネルの明るさを向上させる
方法としては、液晶パネルに入射させる光量を増やす方
法や、液晶パネルの開口率を向上させる方法が考えられ
る。しかしながら、上述した方法により明るさを向上さ
せると、画素スイッチング用ＴＦＴに入射される光の量
が増え、光リーク電流が増大してしまうため、オフ状態
を維持することが困難になるという問題があった。

【０００５】このような問題を解決する方法として、画
素スイッチング用ＴＦＴを構成する半導体層の層厚を薄
くする方法が考えられる。しかしながら、半導体層の層
厚を薄くすると、画素電極と画素スイッチング用ＴＦＴ
とを接続するコンタクトホールを、ドライエッチングを
行う方法により設ける場合の加工マージンを減少させて
しまう。十分な加工マージンを確保することができない
場合、半導体層と半導体層上に設けられているゲート絶
縁膜とのエッチング選択比が１０程度と小さいものであ
るので、コンタクトホールを設けるエッチングを行うこ
とによって、半導体層を突き抜けてしまう恐れが生じ
る。このため、コンタクトホールを設ける際の加工が困
難になってしまう。

【０００６】また、半導体層の層厚を薄くすると、スイ
ッチング素子の耐圧を確保することが困難となる。一般
に、液晶を駆動させるためには、電源電圧が１０〜１５
Ｖ程度必要である。とくに、非表示領域に設けられた駆
動回路用ＴＦＴにおいては、半導体層の層厚を厚くし
て、耐圧を確保することが好ましい。また、駆動回路用
ＴＦＴは、高速で駆動することのできる駆動回路を形成
し得るものとするために、半導体層の層厚を厚くしてシ
ート抵抗を小さくすることが好ましい。

【０００７】具体的には、半導体層の層厚を薄くする
と、スイッチング素子の耐圧を確保することが困難とな
るため、駆動回路用のスイッチング素子として、チャネ
ル領域の電位を固定しない完全空乏型のＮチャンネル−
ＭＯＳＦＥＴ（Metal OxideSemiconductor Field Ef
fect Transistor）を形成することは困難になる。他の
駆動回路用スイッチング素子として、チャネル領域の電
位を固定できる部分空乏型のＮチャンネル−ＭＯＳＦＥ
ＴとＰチャンネル−ＭＯＳＦＥＴとのＣＭＯＳ構造を形
成することも考えられるが、この場合においても、半導
体層の層厚を厚くして十分な耐圧を確保することが好ま
しい。

【０００８】本発明は、上記の課題を解決するためにな
されたものであって、スイッチング素子と画素電極とを
接続するコンタクトホールを設ける際の加工や、スイッ
チング素子の耐圧に悪影響を及ぼすことなく、スイッチ
ング素子の光リーク電流を低減させることができる電気
光学装置およびその製造方法を提供することを目的とす
る。また、スイッチング素子の光リーク電流を低減させ
ることができる電気光学装置を構成する電気光学装置用
基板並びに前記電気光学装置を備えた、優れた表示品位
を有する投射型表示装置および電子機器を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電気光学装置は、互いに対向する一対の
基板間に電気光学物質が狭持されてなる電気光学装置で
あって、表示領域となる領域には、ソース領域とドレイ
ン領域とチャネル領域とを含む半導体層を有するスイッ
チング素子が設けられ、前記スイッチング素子のソース
領域とドレイン領域との間の領域は、チャネル領域と、
前記チャネル領域と前記ソース領域との間に位置する低
濃度ソース領域と、前記チャネル領域とドレイン領域と
の間に位置する低濃度ドレイン領域とからなり、前記チ
ャネル領域と前記低濃度ソース領域と前記低濃度ドレイ
ン領域とにおける前記半導体層の層厚は、前記スイッチ
ング素子の前記ソース領域および前記ドレイン領域を構
成する前記半導体層の層厚よりも薄いことを特徴とす
る。

【００１０】このような電気光学装置は、スイッチング
素子のソース領域とドレイン領域との間の領域における
半導体層の層厚が、スイッチング素子のソース領域およ
びドレイン領域を構成する半導体層の層厚よりも薄いも
のであるので、スイッチング素子の光によって発生する
キャリアの量が少ないものとなる。したがって、スイッ
チング素子の光リーク電流を低減させることができる。

【００１１】しかも、スイッチング素子のソース領域お
よびドレイン領域を構成する半導体層の層厚を、従来同
様の層厚とすることができるので、画素電極とスイッチ
ング素子とを接続するコンタクトホールを設ける際の加
工に悪影響を及ぼすことはない。さらに、スイッチング
素子のソース領域およびドレイン領域の層厚を、従来よ
りも厚くして、スイッチング素子のソース領域およびド
レイン領域のシート抵抗を低下させ、スイッチング素子
の能力を向上させることも可能となる。

【００１２】なお、スイッチング素子のソース領域およ
びドレイン領域は、キャリアが多数存在するキャリア濃
度の高い部分であるので、この部分の層厚を従来よりも
厚くしても、光によって発生するキャリアが再結合しや
すいため、光リーク電流を増加させることはない。した
がって、光リーク電流に起因する問題を生じさせること
はない。

【００１３】さらに、このような電気光学装置とするこ
とにより、ＬＤＤ（Lightly DopedDrain）構造を有する
スイッチング素子を有するものとなり、チャネル領域と
ソース領域およびドレイン領域との接合部のリーク電流
を防止することや、オフ時の電流を低減することができ
る安定したスイッチング素子を有する、優れた電気光学
装置とすることができる。

【００１４】また、上記の電気光学装置においては、前
記スイッチング素子のソース領域とドレイン領域との間
の領域は、チャネル領域と、前記ソース領域および前記
ドレイン領域と前記チャネル領域との間にそれぞれ設け
られたオフセット領域とからなり、前記チャネル領域と
前記オフセット領域とにおける前記半導体層の層厚は、
前記スイッチング素子の前記ソース領域および前記ドレ
イン領域を構成する前記半導体層の層厚よりも薄いもの
としてもよい。このような電気光学装置とすることによ
り、オフセット構造を有するスイッチング素子を有する
ものとなり、チャネル領域とソース領域およびドレイン
領域との接合部のリーク電流を防止することや、オフ時
の電流を低減することができる安定したスイッチング素
子を有する、優れた電気光学装置とすることができる。

【００１５】また、上記の目的を達成するために、本発
明の電気光学装置は、互いに対向する一対の基板間に電
気光学物質が狭持されてなる電気光学装置であって、表
示領域および非表示領域となる領域には、ソース領域と
ドレイン領域とチャネル領域とを含む半導体層を有する
スイッチング素子がそれぞれ設けられ、前記表示領域に
設けられた前記スイッチング素子のソース領域とドレイ
ン領域との間の領域における前記半導体層の層厚は、前
記表示領域に設けられた前記スイッチング素子の前記ソ
ース領域および前記ドレイン領域を構成する前記半導体
層の層厚、並びに、前記非表示領域に設けられた前記ス
イッチング素子を構成する前記半導体層の層厚よりも薄
いことを特徴とする。

【００１６】このような電気光学装置は、表示領域に設
けられたスイッチング素子のソース領域とドレイン領域
との間の領域における半導体層の層厚が、表示領域に設
けられたスイッチング素子のソース領域およびドレイン
領域を構成する半導体層の層厚、並びに、非表示領域に
設けられたスイッチング素子を構成する半導体層の層厚
よりも薄いものであるので、スイッチング素子の光リー
ク電流を低減させることができる。しかも、表示領域に
設けられたスイッチング素子のソース領域およびドレイ
ン領域を構成する半導体層の層厚、並びに、非表示領域
に設けられたスイッチング素子を構成する半導体層の層
厚を、従来同様の層厚とすることができるので、画素電
極や信号線とスイッチング素子とを接続するコンタクト
ホールを設ける際の加工や、スイッチング素子の耐圧に
悪影響を及ぼすことはない。

【００１７】また、上記の電気光学装置においては、前
記表示領域に設けられた前記スイッチング素子のソース
領域とドレイン領域との間の領域が、チャネル領域から
なり、前記チャネル領域における前記半導体層の層厚
は、前記表示領域に設けられた前記スイッチング素子の
前記ソース領域および前記ドレイン領域を構成する前記
半導体層の層厚、並びに、前記非表示領域に設けられた
前記スイッチング素子を構成する前記半導体層の層厚よ
りも薄いものとしてもよい。このような電気光学装置に
おいても、画素電極や信号線とスイッチング素子とを接
続するコンタクトホールを設ける際の加工や、スイッチ
ング素子の耐圧に悪影響を及ぼすことなく、スイッチン
グ素子の光リーク電流を低減させることができる。

【００１８】また、上記の電気光学装置においては、前
記表示領域に設けられた前記スイッチング素子のソース
領域とドレイン領域との間の領域は、チャネル領域と、
前記チャネル領域と前記ソース領域との間に位置する低
濃度ソース領域と、前記チャネル領域とドレイン領域と
の間に位置する低濃度ドレイン領域とからなり、前記チ
ャネル領域と前記低濃度ソース領域と前記低濃度ドレイ
ン領域とにおける前記半導体層の層厚は、前記表示領域
に設けられた前記スイッチング素子の前記ソース領域お
よび前記ドレイン領域を構成する前記半導体層の層厚、
並びに、前記非表示領域に設けられた前記スイッチング
素子を構成する前記半導体層の層厚よりも薄いものとし
てもよい。このような電気光学装置とすることにより、
ＬＤＤ（Lightly Doped Drain）構造を有するスイッチ
ング素子を有するものとなり、チャネル領域とソース領
域およびドレイン領域との接合部のリーク電流を防止す
ることや、オフ時の電流を低減することができる安定し
たスイッチング素子を有する、優れた電気光学装置とす
ることができる。

【００１９】また、上記の電気光学装置においては、前
記表示領域に設けられた前記スイッチング素子のソース
領域とドレイン領域との間の領域は、チャネル領域と、
前記ソース領域および前記ドレイン領域と前記チャネル
領域との間にそれぞれ設けられたオフセット領域とから
なり、前記チャネル領域と前記オフセット領域とにおけ
る前記半導体層の層厚は、前記表示領域に設けられた前
記スイッチング素子の前記ソース領域および前記ドレイ
ン領域を構成する前記半導体層の層厚、並びに、前記非
表示領域に設けられた前記スイッチング素子を構成する
前記半導体層の層厚よりも薄いものとしてもよい。この
ような電気光学装置とすることにより、オフセット構造
を有するスイッチング素子を有するものとなり、チャネ
ル領域とソース領域およびドレイン領域との接合部のリ
ーク電流を防止することや、オフ時の電流を低減するこ
とができる安定したスイッチング素子を有する、優れた
電気光学装置とすることができる。

【００２０】また、上記の電気光学装置においては、表
示領域に設けられたスイッチング素子のソース領域とド
レイン領域との間の領域における半導体層の層厚は、３
０ｎｍ〜１００ｎｍの範囲であることが望ましい。ま
た、３０ｎｍ〜８０ｎｍの範囲とすることがより好まし
い。このような電気光学装置とすることで、スイッチン
グ素子の光リーク電流をより一層効果的に低減させるこ
とができる。

【００２１】また、上記の電気光学装置においては、表
示領域に設けられたスイッチング素子のソース領域およ
びドレイン領域を構成する半導体層の層厚、並びに、非
表示領域に設けられたスイッチング素子を構成する半導
体層の層厚は、１５０ｎｍ〜５００ｎｍの範囲とするこ
とが望ましい。このような電気光学装置とすることで、
画素電極とスイッチング素子とを接続するコンタクトホ
ールを設ける際の加工が容易なものとなるとともに、高
速で駆動することのできる駆動回路を形成し得るスイッ
チング素子を有するものとなる。

【００２２】また、上記の目的を達成するために、本発
明の電気光学装置用基板は、互いに対向する一対の基板
間に電気光学物質が狭持されてなる電気光学装置を構成
する前記一対の基板のうちの一方の基板であって、表示
領域となる領域には、ソース領域とドレイン領域とチャ
ネル領域とを含む半導体層を有するスイッチング素子が
設けられ、前記スイッチング素子のソース領域とドレイ
ン領域との間の領域は、チャネル領域と、前記チャネル
領域と前記ソース領域との間に位置する低濃度ソース領
域と、前記チャネル領域とドレイン領域との間に位置す
る低濃度ドレイン領域とからなり、前記チャネル領域と
前記低濃度ソース領域と前記低濃度ドレイン領域とにお
ける前記半導体層の層厚は、前記スイッチング素子の前
記ソース領域および前記ドレイン領域を構成する前記半
導体層の層厚よりも薄いことを特徴とする。このような
電気光学装置用基板とすることで、これを用いた電気光
学装置とした場合に、スイッチング素子の光リーク電流
を低減させることができる、優れた電気光学装置とする
ことができる。

【００２３】また、本発明の投射型表示装置は、上記の
電気光学装置を備えた投射型表示装置であって、光源
と、該光源から出射された光を変調する前記電気光学装
置と、該電気光学装置により変調された光を投射面に拡
大投影する拡大投影光学系とを有することを特徴とす
る。このような投射型表示装置は、上記の電気光学装置
を備えたものであるので、優れた表示品位を有する投射
型表示装置とすることができる。

【００２４】また、本発明の電子機器は、上記の電気光
学装置を備えたことを特徴とする。このような電子機器
とすることで、優れた表示品位を有する表示部を備えた
電子機器とすることができる。

【００２５】また、上記の目的を達成するために、本発
明の電気光学装置の製造方法は、互いに対向する一対の
基板間に電気光学物質が狭持されてなる電気光学装置の
製造方法であって、表示領域となる領域に、スイッチン
グ素子を構成する半導体層を設ける工程と、前記半導体
層上のスイッチング素子を構成するチャネル領域と、前
記チャネル領域とソース領域との間に位置する低濃度ソ
ース領域と、前記チャネル領域とドレイン領域との間に
位置する低濃度ドレイン領域とからなる前記ソース領域
と前記ドレイン領域との間の位置に、マスク材を形成す
る工程と、前記マスク材が設けられていない部分の前記
半導体層上に、該半導体層と同一材料からなる半導体層
を選択的に成長させて、前記スイッチング素子を構成す
るソース領域とドレイン領域との間の領域における前記
半導体層の層厚が、前記スイッチング素子の前記ソース
領域および前記ドレイン領域を構成する前記半導体層の
層厚よりも薄くなるようにする工程とを含むことを特徴
とする。

【００２６】このような電気光学装置の製造方法によれ
ば、スイッチング素子のソース領域とドレイン領域との
間の領域における前記半導体層の層厚が、スイッチング
素子のソース領域およびドレイン領域を構成する半導体
層の層厚よりも薄く、スイッチング素子の光リーク電流
を低減させることができる上記の電気光学装置を得るこ
とができる。また、同一材料からなる半導体層を選択的
に成長させて、スイッチング素子を構成するソース領域
とドレイン領域との間の領域における前記半導体層の層
厚が、スイッチング素子のソース領域およびドレイン領
域を構成する半導体層の層厚よりも薄くなるようにする
工程を含む製造方法であるので、スイッチング素子にお
ける半導体層を選択的に成長させて形成された部分が結
晶欠陥の少ない部分となり、高い信頼性を有するスイッ
チング素子が設けられ、優れた電気光学装置が得られ
る。

【００２７】また、上記の目的を達成するために、本発
明の電気光学装置の製造方法は、互いに対向する一対の
基板間に電気光学物質が狭持されてなる電気光学装置の
製造方法であって、表示領域となる領域に、スイッチン
グ素子となる半導体層を設ける工程と、前記半導体層上
に酸化膜を設ける工程と、前記半導体層上のスイッチン
グ素子を構成するチャネル領域と、前記チャネル領域と
ソース領域との間に位置する低濃度ソース領域と、前記
チャネル領域とドレイン領域との間に位置する低濃度ド
レイン領域とからなる、前記ソース領域と前記ドレイン
領域との間を除く領域に、耐酸化膜を設ける工程と、熱
酸化を行うことにより、前記スイッチング素子を構成す
るソース領域とドレイン領域との間となる位置に設けら
れている前記酸化膜を局所的に成長させる工程と、前記
耐酸化膜を除去する工程と、前記酸化膜を除去し、前記
スイッチング素子を構成するソース領域とドレイン領域
との間の領域における前記半導体層の層厚が、前記スイ
ッチング素子の前記ソース領域および前記ドレイン領域
を構成する前記半導体層の層厚よりも薄くなるようにす
る工程とを含むことを特徴とする。

【００２８】このような電気光学装置の製造方法によれ
ば、スイッチング素子のソース領域とドレイン領域との
間の領域における前記半導体層の層厚が、スイッチング
素子のソース領域およびドレイン領域を構成する半導体
層の層厚よりも薄く、スイッチング素子の光リーク電流
を低減させることができる上記の電気光学装置を得るこ
とができる。また、このような電気光学装置の製造方法
によれば、特別な装置を使用することなく、スイッチン
グ素子の光リーク電流を低減させることができる上記の
電気光学装置を容易に得ることができる。

【００２９】また、上記の目的を達成するために、本発
明の電気光学装置の製造方法は、互いに対向する一対の
基板間に電気光学物質が狭持されてなる電気光学装置の
製造方法であって、表示領域となる領域に、スイッチン
グ素子となる半導体層を設ける工程と、前記半導体層上
のスイッチング素子を構成するチャネル領域と、前記チ
ャネル領域とソース領域との間に位置する低濃度ソース
領域と、前記チャネル領域とドレイン領域との間に位置
する低濃度ドレイン領域とからなる、前記ソース領域と
前記ドレイン領域との間となる位置で前記半導体層下部
に酸素イオンを注入する工程と、熱処理を行うことによ
り、前記スイッチング素子を構成するソース領域とドレ
イン領域との間となる位置に酸化膜を局所的に成長させ
て、前記スイッチング素子を構成するソース領域とドレ
イン領域との間の領域における前記半導体層の層厚が、
前記スイッチング素子の前記ソース領域および前記ドレ
イン領域を構成する前記半導体層の層厚よりも薄くする
工程とを含むことを特徴とする。

【００３０】このような電気光学装置の製造方法によれ
ば、スイッチング素子のソース領域とドレイン領域との
間の領域における前記半導体層の層厚が、スイッチング
素子のソース領域およびドレイン領域を構成する半導体
層の層厚よりも薄く、スイッチング素子の光リーク電流
を低減させることができる上記の電気光学装置を得るこ
とができる。また、このような電気光学装置の製造方法
によれば、特別な装置を使用することなく、更に、イオ
ン注入と熱処理だけの短い工程だけで済むため、スイッ
チング素子の光リーク電流を低減させることができる上
記の電気光学装置を低コストで得ることができる。

【００３１】

【発明の実施の形態】［第１実施形態］［電気光学装置用基板および電気光学装置］図１は、本
発明の電気光学装置の一例である液晶パネルの全体構成
を説明するための平面図であり、ＴＦＴアレイ基板をそ
の上に形成された各構成要素とともに対向基板の側から
見た状態を示した平面図である。また、図２は、図１の
Ａ−Ａ’断面図であり、図２０は、図１のＢ−Ｂ’断面
図である。

【００３２】図１および図２、図２０に示す液晶パネル
は、一対の基板間に液晶が封入されたものであり、一方
の基板をなす薄膜トランジスタ（Thin Film Transisto
r、以下、ＴＦＴと略記する）アレイ基板１０（特許請
求の範囲における「一方の基板」に相当）と、これに対
向配置された他方の基板をなす対向基板２０とを備えて
いる。図１は、ＴＦＴアレイ基板１０をその上に形成さ
れた各構成要素とともに対向基板２０の側から見た状態
を示している。図１に示すように、ＴＦＴアレイ基板１
０の上には、シール材５１がその縁に沿って設けられて
おり、その内側には、シール材５１に並行して額縁とし
ての遮光膜５３が設けられている。また、図１におい
て、符号５２は、表示領域を示している。表示領域５２
は、額縁としての遮光膜５３の内側の領域であり、液晶
パネルの表示に使用する領域である。また、符号５４
は、表示領域の外側の領域である非表示領域を示してい
る。

【００３３】非表示領域５４には、データ線駆動回路１
０１および外部回路接続端子１０２がＴＦＴアレイ基板
１０の一辺に沿って設けられ、走査線駆動回路１０４が
この一辺に隣接する２辺に沿って設けられ、プリチャー
ジ回路１０３が残る一辺に沿って設けられている。さら
に、データ線駆動回路１０１、プリチャージ回路１０
３、走査線駆動回路１０４と外部回路接続端子１０２と
の間をつなぐための複数の配線１０５が設けられてい
る。また、対向基板２０のコーナー部に対応する位置に
は、ＴＦＴアレイ基板１０と対向基板２０との間で電気
的導通をとるための導通材１０６が設けられている。そ
して、シール材５１とほぼ同じ輪郭を持つ対向基板２０
が当該シール材５１によりＴＦＴアレイ基板１０に固着
されている。

【００３４】また、図２および図２０に示すように、Ｔ
ＦＴアレイ基板１０は、石英などの光透過性の絶縁基板
からなる基板本体１０Ａと、その液晶層５０側表面上に
形成され、ＩＴＯ（Indium Tin Oxide)膜などの透明導
電性膜からなる画素電極９ａと、表示領域に設けられた
画素スイッチング用ＴＦＴ（スイッチング素子）３０お
よび非表示領域に設けられた駆動回路用ＴＦＴ（スイッ
チング素子）３１と、ポリイミド膜等の有機膜から形成
され、ラビング処理等の所定の配向処理が施された配向
膜１６とを主体として構成されている。

【００３５】他方、対向基板２０は、透明なガラスや石
英などの光透過性基板からなる基板本体２０Ａと、その
液晶層５０側表面上に形成された対向電極２１と、配向
膜２２と、金属などからなり、各画素部の開口領域以外
の領域に設けられた遮光膜２３、および、遮光膜２３と
同じかあるいは異なる材料からなる額縁としての遮光膜
５３とを主体として構成されている。このように構成さ
れ、画素電極９ａと対向電極２１とが対向するように配
置されたＴＦＴアレイ基板１０と対向基板２０との間に
は、液晶層５０が形成されている。

【００３６】また、図２に示すように、ＴＦＴアレイ基
板１０の基板本体１０Ａの液晶層５０側表面上におい
て、各画素スイッチング用ＴＦＴ３０に対応する位置に
は、第１遮光膜１１ａが設けられている。また、第１遮
光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との
間には、第１層間絶縁膜１２が設けられている。第１層
間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成
する半導体層１ａを第１遮光膜１１ａから電気的に絶縁
するために設けられるものである。

【００３７】図２および図２０に示すように、画素スイ
ッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、
ＬＤＤ（Lightly Doped Drain）構造を有しており、走
査線３ａからの電界によりチャネルが形成される半導体
層１ａのチャネル領域１ａ’、ゲート電極３ｃからの電
界によりチャネルが形成される半導体層１ａのチャネル
領域１ｋ’、走査線３ａ及びゲート電極３ｃと半導体層
１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導
体層１ａの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレ
イン領域１ｃ、１ｈ、半導体層１ａの高濃度ソース領域
（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１
ｅ、１ｊ（ドレイン領域）を備えている。

【００３８】そして、このＴＦＴアレイ基板１０では、
画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’と
低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとを
構成する半導体層１ａの層厚Ａが、半導体層１ａからな
るその他の領域の層厚Ｂ（以下「全体層厚」という。）
よりも薄くなっている。第１実施形態では、高濃度ソー
ス領域１ｄ内で低濃度ソース領域１ｂに向けて徐々に薄
くなっている。また、高濃度ドレイン領域１ｅ内で低濃
度ドレイン領域１ｃに向けて徐々に薄くなっている。こ
のことにより、画素スイッチング用ＴＦＴ３０のチャネ
ル領域１ａ’と低濃度ソース領域１ｂ及び低濃度ドレイ
ン領域１ｃとを構成する半導体層１ａの層厚Ａは、ソー
ス領域１ｄおよびドレイン領域１ｅを構成する半導体層
１ａの層厚、並びに、非表示領域に設けられた駆動回路
用ＴＦＴ３１を構成する半導体層１ａの層厚よりも薄く
なっている。

【００３９】チャネル領域１ａ’と低濃度ソース領域１
ｂ及び低濃度ドレイン領域１ｃとを構成する半導体層１
ａの層厚Ａは、３０ｎｍ〜１００ｎｍの範囲であること
が望ましく、３０ｎｍ〜８０ｎｍの範囲とすることがよ
り好ましい。チャネル領域１ａ’と低濃度ソース領域１
ｂ及び低濃度ドレイン領域１ｃとを構成する半導体層１
ａの層厚Ａを３０ｎｍ未満とした場合、後述するよう
に、半導体層１ａの層厚ばらつきが５ｎｍ程度あるた
め、この層厚ばらつきが画素スイッチング用ＴＦＴ３０
の閾値に及ぼす影響が大きくなりすぎるため好ましくな
い。一方、８０ｎｍを越える範囲とした場合、光リーク
電流を低減させる効果が十分に得られない恐れがあるた
め好ましくない。

【００４０】また、半導体層１ａの全体層厚Ｂは、１５
０ｎｍ〜５００ｎｍの範囲とすることが望ましい。半導
体層１ａの全体層厚Ｂを１５０ｎｍ未満とした場合、画
素電極とスイッチング素子とを接続するコンタクトホー
ルを設ける際の加工や、スイッチング素子の耐圧に悪影
響を及ぼす恐れがあるため好ましくない。一方、５００
ｎｍを越える範囲とした場合、半導体層１ａの層厚Ａと
Ｂとの差が大きくなり、画素スイッチング用ＴＦＴ３０
の走査線３ａとソース領域１ｄおよびドレイン領域１ｅ
との間に生じる寄生容量が大きくなる。また、後述する
製造方法で半導体層１ａの層厚ＡとＢとを作り出す際、
差が大きすぎるためプロセスに要する時間が長くなるな
ど、好ましくない。

【００４１】また、この液晶パネルにおいては、図２に
示すように、ゲート絶縁膜２を走査線３ａに対向する位
置から延設して誘電体膜として用い、半導体膜１ａを延
設して第１蓄積容量電極１ｆとし、更にこれらに対向す
る容量線３ｂの一部を第２蓄積容量電極とすることによ
り、蓄積容量７０が構成されている。容量線３ｂおよび
走査線３ａは、同一のポリシリコン膜、または、ポリシ
リコン膜と、金属単体、合金、金属シリサイド等の積層
構造からなり、蓄積容量７０の誘電体膜と画素スイッチ
ング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート
絶縁膜２とは、同一の高温酸化膜からなっている。ま
た、画素スイッチング用ＴＦＴ３０のチャネル領域１
ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路
用ＴＦＴ３１のチャネル形成１ｋ’、ソース領域１ｉ、
ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一
の半導体層１ａからなっている。半導体層１ａは、単結
晶シリコンによって形成されたものであり、ＳＯＩ（Si
licon On Insulator）技術が適用されたＴＦＴアレイ基
板１０とされている。

【００４２】また、図２に示すように、走査線３ａ、ゲ
ート絶縁膜２及び第１層間絶縁膜１２の上には、画素ス
イッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じ
るコンタクトホール５及び画素スイッチング用ＴＦＴ３
０の高濃度ドレイン領域１ｅへ通じるコンタクトホール
８が各々形成された第２層間絶縁膜４が形成されてい
る。さらに、データ線６ａ及び第２層間絶縁膜４の上に
は、画素スイッチング用ＴＦＴ３０の高濃度ドレイン領
域１ｅへのコンタクトホール８が形成された第３層間絶
縁膜７が形成されている。また、画素電極９ａは、この
ように構成された第３層間絶縁膜７の上面に設けられて
いる。

【００４３】一方、図２０に示すように、駆動回路用Ｔ
ＦＴ３１には、画素電極９ａは接続されておらず、駆動
回路用ＴＦＴ３１のソース領域１ｉには、ソース電極６
ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１
ｊには、ドレイン電極６ｃが接続されている。

【００４４】このような液晶パネルを構成するＴＦＴア
レイ基板１０は、画素スイッチング用ＴＦＴ３０のチャ
ネル領域１ａ’と低濃度ソース領域１ｂ及び低濃度ドレ
イン領域１ｃとを構成する半導体層１ａの層厚Ａが、半
導体層１ａの全体層厚Ｂよりも薄くなっているので、画
素スイッチング用ＴＦＴ３０の光リーク電流を低減させ
ることができる。チャネル領域１ａ’は高濃度ソース領
域１ｄ及び高濃度ドレイン領域１ｅよりも不純物濃度が
低いため、入射光により発生した電子・正孔対によるキ
ャリア増加が顕著になり、導電率が高まり光リークが生
じてしまう。また、低濃度ソース領域１ｂ及び低濃度ド
レイン領域１ｃも不純物濃度が低いために光リークが生
じやすい。しかしながら、チャネル領域１ａ’のみなら
ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを
も半導体層１ａの全体層厚Ｂよりも薄くしたので、光リ
ーク電流の発生を低減させることができるのである。ま
た、画素スイッチング用ＴＦＴ３０のソース領域１ｄお
よびドレイン領域１ｅを構成する半導体層１ａの層厚
を、従来同様の層厚とすることができるので、画素電極
９ａと画素スイッチング用ＴＦＴ３０とを接続するコン
タクトホール８を設ける際の加工に悪影響を及ぼすこと
はない。さらに、このＴＦＴアレイ基板１０において
は、駆動回路用ＴＦＴ３１を構成する半導体層１ａの層
厚を、従来同様の層厚とすることができるので、駆動回
路用ＴＦＴ３１の耐圧に悪影響を及ぼすことはない。

【００４５】さらに、このＴＦＴアレイ基板１０におい
ては、蓄積容量７０の第１蓄積容量電極１ｆを構成する
半導体層１ａの層厚を、従来同様の層厚とすることがで
きるので、第１蓄積容量電極１ｆの抵抗が高くなること
はなく、蓄積容量７０に悪影響を及ぼすことはない。

【００４６】また、このＴＦＴアレイ基板１０において
は、画素スイッチング用ＴＦＴ３０は、ソース領域１ｄ
とドレイン領域１ｅとの間の領域がチャネル領域１ａ’
と低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃと
からなるＬＤＤ構造を有するものとされているので、画
素スイッチング用ＴＦＴ３０のチャネル領域１ａ’と低
濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとの接
合部のリーク電流を防止することや、オフ時の電流を低
減することができる安定した画素スイッチング用ＴＦＴ
３０を有する優れたＴＦＴアレイ基板１０となる。

【００４７】また、このＴＦＴアレイ基板１０において
は、画素スイッチング用ＴＦＴ３０のチャネル領域１
ａ’と低濃度ソース領域１ｂ及び低濃度ドレイン領域１
ｃとを構成する半導体層１ａの層厚Ａを、３０ｎｍ〜１
００ｎｍの範囲とすることで、画素スイッチング用ＴＦ
Ｔ３０の光リーク電流をより一層効果的に低減させるこ
とができる。さらに、半導体層１ａの全体層厚Ｂを、１
５０ｎｍ〜５００ｎｍの範囲とすることで、画素電極９
ａと画素スイッチング用ＴＦＴ３０とを接続するコンタ
クトホール８を設ける際の加工が容易なものとなるとと
もに、高速で駆動することのできる駆動回路を形成し得
る駆動回路用ＴＦＴ３１を有するものとなる。

【００４８】また、この液晶パネルを構成しているＴＦ
Ｔアレイ基板１０は、ＳＯＩ技術が適用されたものであ
るので、画素スイッチング用ＴＦＴ３０の高速化や低消
費電力化、高集積化を図ることが可能なものとなる。

【００４９】上記の液晶パネルは、ＴＦＴアレイ基板１
０を備えたものであるので、画素スイッチング用ＴＦＴ
３０の光リーク電流を低減させることができる優れたも
のとなる。

【００５０】［電気光学装置の製造方法］次に、本発明
の電気光学装置の製造方法の一例として、図１および図
２、図２０に示した液晶パネルを製造する方法を、図３
〜図１１を参照して説明する。まず、図３〜図１１に基
づいて、図１および図２、図２０に示した液晶パネルの
製造方法におけるＴＦＴアレイ基板１０の製造方法につ
いて説明する。なお、図３および図４と図５〜図１１と
は異なる縮尺で示している。まず、図３および図４に基
づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面
上に、第１遮光膜１１ａと第１層間絶縁膜１２とを形成
する工程について詳細に説明する。なお、図３および図
４は、各工程におけるＴＦＴアレイ基板の一部分を、図
２に示した液晶パネルの断面図に対応させて示す工程図
である。

【００５１】はじめに、石英基板、ハードガラス等の基
板本体１０Ａを用意する。そして、この基板本体１０Ａ
を、好ましくはＮ2（窒素）等の不活性ガス雰囲気下、
約８５０〜１３００℃、より好ましくは１０００℃の高
温でアニール処理し、後に実施される高温プロセスにお
いて基板本体１０Ａに生じる歪みが少なくなるように前
処理することが望ましい。すなわち、製造工程において
処理される最高温度に合わせて、基板本体１０Ａを同じ
温度かそれ以上の温度で熱処理しておくことが望まし
い。このように処理された基板本体１０Ａの表面上の全
面に、図３（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔ
ａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属
単体、合金、金属シリサイド等を、スパッタリング法、
ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１
５０〜２００ｎｍの膜厚に堆積することにより、遮光層
１１を形成する。

【００５２】次に、基板本体１０Ａの表面上の全面にフ
ォトレジストを形成し、最終的に形成する第１遮光膜１
１ａのパターンを有するフォトマスクを用いてフォトレ
ジストを露光する。その後、フォトレジストを現像する
ことにより、図３（ｂ）に示すように、最終的に形成す
る第１遮光膜１１ａのパターンを有するフォトレジスト
２０７を形成する。次に、フォトレジスト２０７をマス
クとして遮光層１１のエッチングを行い、その後、フォ
トレジスト２０７を剥離することにより、基板本体１０
Ａの表面上において、画素スイッチング用ＴＦＴ３０の
形成領域には、図３（ｃ）に示すように、所定のパター
ン（図２参照）を有する第１遮光膜１１ａが形成され
る。第１遮光膜１１ａの膜厚は、例えば１５０〜２００
ｎｍとなる。

【００５３】次に、図４（ａ）に示すように、第１遮光
膜１１ａを形成した基板本体１０Ａの表面上に、スパッ
タリング法、ＣＶＤ法などにより、第１層間絶縁膜１２
を形成する。このとき、第１遮光膜１１ａが形成された
領域上に設けられた第１層間絶縁膜１２の表面には、凸
部１２ａが形成される。第１層間絶縁膜１２の材料とし
ては、酸化シリコンや、ＮＳＧ（ノンドープトシリケー
トガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ
（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシ
リケートガラス）などの高絶縁性ガラス等を例示するこ
とができる。次に、第１層間絶縁膜１２の表面をＣＭＰ
（化学的機械研磨）法などの方法を用いて研磨して、図
４（ｂ）に示すように、第１層間絶縁膜１２の表面を平
坦化する。第１層間絶縁膜１２の膜厚は、例えば、約４
００〜１０００ｎｍ、より好ましくは８００ｎｍ程度と
する。

【００５４】次に、図５〜図１１に基づいて、第１層間
絶縁膜１２が形成された基板本体１０ＡからＴＦＴアレ
イ基板１０を製造する方法について説明する。なお、図
５〜図１１は、各工程におけるＴＦＴアレイ基板の一部
分を、図２に示した液晶パネルの断面図に対応させて示
す工程図である。図５（ａ）は、図４（ｂ）の一部分を
取り出して異なる縮尺で示す図である。図５（ｂ）に示
すように、図５（ａ）に示す表面が平坦化された第１層
間絶縁膜１２が設けられた基板本体１０Ａと単結晶シリ
コン基板２０６ａとの貼り合わせを行う。

【００５５】貼り合わせに用いる単結晶シリコン基板２
０６ａの厚さは、例えば６００μｍであり、あらかじ
め、単結晶シリコン基板２０６ａの基板本体１０Ａと貼
り合わせる側の表面には、酸化膜層２０６ｂが形成され
ていると共に、水素イオン（Ｈ+）が、例えば加速電圧
１００ｋｅＶ、ドーズ量１０×１０^１６／ｃｍ^２にて注
入されている。酸化膜層２０６ｂは、単結晶シリコン基
板２０６ａの表面を０．０５〜０．８μｍ程度酸化する
ことにより形成される。貼り合わせ工程は、例えば３０
０℃で２時間熱処理することにより２枚の基板を直接貼
り合わせる方法を採用することができる。

【００５６】また、貼り合わせ強度をさらに高めるため
には、熱処理温度を上げて４５０℃程度にする必要があ
るが、石英などからなる基板本体１０Ａの熱膨張係数と
単結晶シリコン基板２０６ａの熱膨張係数とには大きな
差があるため、このまま加熱すると単結晶シリコン層に
クラックなどの欠陥が発生し、製造されるＴＦＴアレイ
基板１０の品質が劣化する恐れがある。クラックなどの
欠陥の発生を抑制するためには、一度３００℃にて貼り
合わせのための熱処理を行った単結晶シリコン基板２０
６ａを、ウエットエッチングまたはＣＭＰによって１０
０〜１５０μｍ程度まで薄くし、その後、さらに高温の
熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ
水溶液を用いて単結晶シリコン基板２０６ａの厚さが１
５０μｍとなるようにエッチングし、その後、基板本体
１０Ａとの貼り合わせを行い、さらに４５０℃にて再び
熱処理することにより貼り合わせ強度を高めることが望
ましい。

【００５７】次に、図５（ｃ）に示すように、貼り合わ
せた単結晶シリコン基板２０６ａの貼り合わせ面側の酸
化膜２０６ｂと単結晶シリコン層２０６を残したまま、
単結晶シリコン基板２０６ａを基板本体１０Ａから剥離
（分離）するための熱処理を行う。この基板の剥離現象
は、単結晶シリコン基板２０６ａ中に導入された水素イ
オンによって、単結晶シリコン基板２０６ａの表面近傍
のある層でシリコンの結合が分断されるために生じるも
のである。ここでの熱処理は、例えば、貼り合わせた２
枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱
することにより行うことができる。この熱処理によっ
て、貼り合わせた単結晶シリコン基板２０６ａが基板本
体１０Ａと分離し、基板本体１０Ａの表面上には約２０
０ｎｍ±５ｎｍ程度の単結晶シリコン層２０６が形成さ
れる。

【００５８】単結晶シリコン層２０６の膜厚は、前に述
べた単結晶シリコン基板２０６ａに対して行われる水素
イオン注入の加速電圧を変えることによって５０ｎｍ〜
３０００ｎｍまで任意の膜厚とすることが可能である。

【００５９】なお、薄膜化した単結晶シリコン層２０６
は、ここに述べた方法以外に、単結晶シリコン基板の表
面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐ
ｌａｓｍａＡｓｓｉｓｔｅｄＣｈｅｍｉｃａｌＥ
ｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８
μｍ程度までエッチングして仕上げる方法や、多孔質シ
リコン上に形成したエピタキシャルシリコン層を、多孔
質シリコン層の選択エッチングによって貼り合わせ基板
上に転写するＥＬＴＲＡＮ（ＥｐｉｔａｘｉａｌＬａ
ｙｅｒＴｒａｎｓｆｅｒ）法によっても得ることがで
きる。

【００６０】さらに、第１層間絶縁膜１２と単結晶シリ
コン層２０６との密着性を高め、貼り合わせ強度を高め
るためには、基板本体１０Ａと単結晶シリコン層２０６
とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などに
より加熱することが望ましい。加熱温度としては、６０
０℃〜１２００℃、望ましくは酸化膜の粘度を下げ、原
子的に密着性を高めるため１０５０℃〜１２００℃で加
熱することが望ましい。

【００６１】次に、図５（ｄ）に示すように、フォトリ
ソグラフィ工程、エッチング工程等により、所定パター
ンの半導体層１ａを形成する。とくに、データ線６ａ下
で容量線３ｂが形成される領域及び走査線３ａに沿って
容量線３ｂが形成される領域には、画素スイッチング用
ＴＦＴ３０を構成する半導体層１ａから延設された第１
蓄積容量電極１ｆを形成する。なお、上記素子分離工程
においては周知のＬＯＣＯＳ法をもちいても良い。次
に、図６（ａ）に示すように、半導体層１ａが形成され
た基板本体１０Ａ上全域に、ＳｉＯ2などからなる熱酸
化膜４０２を形成し、図６（ｂ）に示すように、フォト
リソグラフィ工程、エッチング工程等により、画素スイ
ッチング用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソ
ース領域１ｂ、低濃度ドレイン領域１ｃとなる半導体層
１ａ上を覆うマスク材４０３とする。

【００６２】続いて、マスク材４０３が設けられていな
い部分の半導体層１ａ上に、同一材料からなる半導体層
１ａを選択的にエピタキシャル成長させ、図６（ｃ）に
示すように、画素スイッチング用ＴＦＴ３０のチャネル
領域１ａ’、低濃度ソース領域１ｂ、低濃度ドレイン領
域１ｃとなる半導体層１ａの層厚Ａが、半導体層１ａの
全体層厚Ｂよりも薄くなるように形成する。その結果、
半導体層１ａの全体層厚Ｂは、１５０ｎｍ〜５００ｎｍ
の範囲となるように形成されることが望ましい。また、
画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、
低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとなる
半導体層１ａの層厚Ａは、３０ｎｍ〜１００ｎｍの範囲
とすることが望ましく、３０ｎｍ〜８０ｎｍの範囲とす
ることがより好ましい。

【００６３】次に、図６（ｄ）に示すように、半導体層
１ａを約８５０〜１３００℃の温度、好ましくは約１０
００℃の温度で７２分程度熱酸化することにより、約６
０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成し、
画素スイッチング用ＴＦＴ３０のゲート絶縁膜２と共に
容量形成用のゲート絶縁膜２を形成する。この結果、ゲ
ート絶縁膜２の厚さは、約６０ｎｍの厚さとなる。

【００６４】次に、図７（ａ）に示すように、Ｎチャネ
ルの半導体層１ａに対応する位置にレジスト膜３０１を
形成し、Ｐチャネルの半導体層１ａにＰなどのＶ族元素
のドーパント３０２を低濃度で（例えば、Ｐイオンを７
０ｋｅＶの加速電圧、２×１０11／ｃｍ2のドーズ量に
て）ドープする。次に、図７（ｂ）に示すように、図示
を省略するＰチャネルの半導体層１ａに対応する位置に
レジスト膜を形成し、Ｎチャネルの半導体層１ａにＢな
どのIII族元素のドーパント３０３を低濃度で（例え
ば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０^１２／
ｃｍ^２のドーズ量にて）ドープする。

【００６５】次に、図７（ｃ）に示すように、Ｐチャネ
ル、Ｎチャネル毎に各半導体層１ａのチャネル領域１
ａ’の端部を除く基板１０の表面にレジスト膜３０５を
形成し、Ｐチャネルについて、図７（ａ）に示した工程
の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパ
ント３０６、Ｎチャネルについて図７（ｂ）に示した工
程の約１〜１０倍のドーズ量のＢなどのIII族元素のド
ーパント３０６をドープする。次に、図７（ｄ）に示す
ように、半導体層１ａを延設してなる第１蓄積容量電極
１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄
積容量電極１ｆ以外の部分に対応する部分にレジスト膜
３０７（走査線３ａよりも幅が広い）を形成し、これを
マスクとしてその上からＰなどのＶ族元素のドーパント
３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加
速電圧、３×１０^１４／ｃｍ^２のドーズ量にて）ドープ
する。

【００６６】次に、図８（ａ）に示すように、第１層間
絶縁膜１２に第１遮光膜１１ａに至るコンタクトホール
１３を反応性エッチング、反応性イオンビームエッチン
グ等のドライエッチングにより或いはウエットエッチン
グにより形成する。この際、反応性エッチング、反応性
イオンビームエッチングのような異方性エッチングによ
り、コンタクトホール１３等を開孔した方が、開孔形状
をマスク形状とほぼ同じにできるという利点がある。但
し、ドライエッチングとウエットエッチングとを組み合
わせて開孔すれば、これらのコンタクトホール１３等を
テーパ状にできるので、配線接続時の断線を防止できる
という利点が得られる。

【００６７】次に、図８（ｂ）に示すように、減圧ＣＶ
Ｄ法等によりポリシリコン層３を３５０ｎｍ程度の厚さ
で堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜
３を導電化する。又は、Ｐイオンをポリシリコン膜３の
成膜と同時に導入したドープトシリコン膜を用いてもよ
い。これにより、ポリシリコン層３の導電性を高めるこ
とができる。更にポリシリコン層３の導電性を高めるた
め、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭ
ｏのうちの少なくとも一つを含む、金属単体、合金、金
属シリサイド等を、スパッタリング法、ＣＶＤ法、電子
ビーム加熱蒸着法などにより、例えば１５０〜２００ｎ
ｍの膜厚に堆積した層構造にすることも可能である。次
に、図８（ｃ）に示すように、レジストマスクを用いた
フォトリソグラフィ工程、エッチング工程等により、図
２に示した如き所定パターンの走査線３ａと共に容量線
３ｂを形成する。尚、この後、基板本体１０Ａの裏面に
残存するポリシリコンを基板本体１０Ａの表面をレジス
ト膜で覆ってエッチングすることにより除去する。

【００６８】次に、図８（ｄ）に示すように、半導体層
１ａに駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域
を形成するために、Ｎチャネルの半導体層１ａに対応す
る位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡
散マスクとして、ＢなどのIII族元素のドーパント３１
０を低濃度で（例えば、ＢＦ2イオンを９０ｋｅＶの加
速電圧、３×１０^１３／ｃｍ^２のドーズ量にて）ドープ
し、Ｐチャネルの低濃度ソース領域１ｇ及び低濃度ドレ
イン領域１ｈを形成する。

【００６９】続いて、図８（ｅ）に示すように、半導体
層１ａに画素スイッチング用ＴＦＴ３０および駆動回路
用ＴＦＴ３１のＰチャネルの高濃度ソース領域１ｄ、１
ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するため
に、Ｎチャネルの半導体層１ａに対応する位置をレジス
ト膜３０９で覆った状態で、かつ、図示はしていないが
走査線３ａよりも幅の広いマスクでレジスト層をＰチャ
ネルに対応する走査線３ａ上に形成した状態で、同じく
ＢなどのIII族元素のドーパント３１１を高濃度で（例
えば、ＢＦ2イオンを９０ｋｅＶの加速電圧、２×１０
^１５／ｃｍ^２のドーズ量にて）ドープする。

【００７０】次に、図９（ａ）に示すように、半導体層
１ａに画素スイッチング用ＴＦＴ３０および駆動回路用
ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するため
に、Ｐチャネルの半導体層１ａに対応する位置をレジス
ト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を
拡散マスクとして、ＰなどのＶ族元素のドーパント６０
を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電
圧、６×１０^１２／ｃｍ^２のドーズ量にて）ドープし、
Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ド
レイン領域１ｃ、１ｈを形成する。

【００７１】続いて、図９（ｂ）に示すように、半導体
層１ａに画素スイッチング用ＴＦＴ３０および駆動回路
用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１
ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するため
に、走査線３ａよりも幅の広いマスクでレジスト６２を
Ｎチャネルに対応する走査線３ａ上に形成した後、同じ
くＰなどのＶ族元素のドーパント６１を高濃度で（例え
ば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０^１５／
ｃｍ^２のドーズ量にて）ドープする。

【００７２】次に、図９（ｃ）に示すように、容量線３
ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧
ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、
ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリ
コン膜や酸化シリコン膜等からなる第２層間絶縁膜４を
形成する。第２層間絶縁膜４の膜厚は、約５００〜１５
００ｎｍが好ましく、更に８００ｎｍがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイ
ン領域１ｅ、１ｊを活性化するために約８５０℃のアニ
ール処理を２０分程度行う。

【００７３】次に、図９（ｄ）に示すように、データ線
に対するコンタクトホール５を、反応性エッチング、反
応性イオンビームエッチング等のドライエッチングによ
り或いはウエットエッチングにより形成する。また、走
査線３ａや容量線３ｂを図示しない配線と接続するため
のコンタクトホールも、コンタクトホール５と同一の工
程により第２層間絶縁膜４に開孔する。

【００７４】次に、図１０（ａ）に示すように、第２層
間絶縁膜４の上に、スパッタ処理等により、遮光性のＡ
ｌ等の低抵抗金属や金属シリサイド等を、金属膜６とし
て、約１００〜７００ｎｍの厚さ、好ましくは約３５０
ｎｍに堆積する。さらに、図１０（ｂ）に示すように、
フォトリソグラフィ工程、エッチング工程等により、デ
ータ線６ａを形成する。次に、図１０（ｃ）に示すよう
に、データ線６ａ上を覆うように、例えば、常圧又は減
圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳ
Ｇ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化
シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜
７を形成する。第３層間絶縁膜７の膜厚は、約５００〜
１５００ｎｍが好ましく、更に８００ｎｍがより好まし
い。

【００７５】次に、図１１（ａ）に示すように、画素ス
イッチング用ＴＦＴ３０において、画素電極９ａと高濃
度ドレイン領域１ｅとを電気的に接続するためのコンタ
クトホール８を、反応性エッチング、反応性イオンビー
ムエッチング等のドライエッチング或いはウエットエッ
チングにより形成する。次に、図１１（ｂ）に示すよう
に、第３層間絶縁膜７の上に、スパッタ処理等により、
ＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの
厚さに堆積する。

【００７６】さらに、図１１（ｃ）に示すように、フォ
トリソグラフィ工程、エッチング工程等により、画素電
極９ａを形成する。なお、本実施形態の液晶装置が反射
型液晶装置である場合には、Ａｌ等の反射率の高い不透
明な材料から画素電極９ａを形成してもよい。続いて、
画素電極９ａの上にポリイミド系の配向膜の塗布液を塗
布した後、所定のプレティルト角を持つように、且つ所
定方向にラビング処理を施すこと等により、配向膜１６
が形成される。以上のようにして、ＴＦＴアレイ基板
（電気光学装置用基板）１０が製造される。

【００７７】次に、対向基板２０の製造方法及びＴＦＴ
アレイ基板１０と対向基板２０とから液晶パネルを製造
する方法について説明する。図２に示した対向基板２０
については、基板本体２０Ａとしてガラス基板等の光透
過性基板を用意し、基板本体２０Ａの表面上に、遮光膜
２３及び周辺見切りとしての遮光膜５３を形成する。遮
光膜２３及び周辺見切りとしての遮光膜５３は、例えば
Ｃｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした
後、フォトリソグラフィ工程、エッチング工程を経て形
成される。なお、これらの遮光膜２３、５３は、上記の
金属材料の他、カーボンやＴｉなどをフォトレジストに
分散させた樹脂ブラックなどの材料から形成してもよ
い。

【００７８】その後、基板本体２０Ａの表面上の全面に
スパッタリング法などにより、ＩＴＯ等の透明導電性薄
膜を、約５０〜２００ｎｍの厚さに堆積することによ
り、対向電極２１を形成する。更に、対向電極２１の表
面上の全面にポリイミドなどの配向膜の塗布液を塗布し
た後、所定のプレティルト角を持つように、且つ所定方
向にラビング処理を施すこと等により、配向膜２２を形
成する。以上のようにして、対向基板２０が製造され
る。

【００７９】最後に、上述のように製造されたＴＦＴア
レイ基板１０と対向基板２０とを、配向膜１６及び２２
が互いに対向するようにシール材５１により貼り合わ
せ、真空吸引法などの方法により、両基板間の空間に、
例えば複数種類のネマティック液晶を混合してなる液晶
を吸引して、所定の厚みを有する液晶層５０を形成する
ことにより、上記構造の液晶パネルが製造される。

【００８０】上記の液晶パネルの製造方法は、画素スイ
ッチング用ＴＦＴ３０となる半導体層１ａが形成された
基板本体１０Ａ上に、画素スイッチング用ＴＦＴ３０の
チャネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ド
レイン領域１ｃとなる半導体層１ａ上を覆うマスク材４
０３を設け、前記マスク材４０３が設けられていない部
分の半導体層１ａ上に、同一材料からなる半導体層１ａ
を選択的に成長させ、画素スイッチング用ＴＦＴ３０の
チャネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ド
レイン領域１ｃとなる半導体層１ａの層厚Ａが、半導体
層１ａの全体層厚Ｂよりも薄くなるように形成する方法
であるので、画素スイッチング用ＴＦＴ３０の光リーク
電流を低減させることができるＴＦＴアレイ基板１０を
得ることができる。

【００８１】また、同一材料からなる半導体層１ａを選
択的に成長させ、画素スイッチング用ＴＦＴ３０のチャ
ネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ドレイ
ン領域１ｃとなる半導体層１ａの層厚Ａが、半導体層１
ａの全体層厚Ｂよりも薄くなるように形成する工程を含
む製造方法であり、「エピタキシャル成長」と呼ばれる
方法を利用した製造方法であるので、画素スイッチング
用ＴＦＴ３０における半導体層１ａを選択的に成長させ
て形成された部分が結晶欠陥の少ない部分となり、高い
信頼性を有する画素スイッチング用ＴＦＴ３０が設けら
れ、優れたＴＦＴアレイ基板１０が得られる。

【００８２】なお、上述したように、本実施形態の液晶
パネルでは、画素スイッチング用ＴＦＴ３０は、ＬＤＤ
構造を持つものとしたが、低濃度ソース領域１ｂおよび
低濃度ドレイン領域１ｃを設けなくてもよいし、低濃度
ソース領域１ｂおよび低濃度ドレイン領域１ｃに不純物
イオンの打ち込みを行わないオフセット構造を採っても
良い。また、ゲート電極をマスクとして高濃度で不純物
イオンを打ち込み、自己整合的に高濃度ソースおよびド
レイン領域を形成するセルフアライン型のＴＦＴであっ
ても良い。

【００８３】また、本実施形態の液晶パネルでは、画素
スイッチング用ＴＦＴ３０の走査線３ａの一部からなる
ゲート電極を、ソース・ドレイン領域間に１個のみ配置
したシングルゲート構造としたが、これらの間に２個以
上のゲート電極を配置してもよい。この際、各々のゲー
ト電極には同一の信号が印加されるようにする。このよ
うにデュアルゲート（ダブルゲート）あるいはトリプル
ゲート以上でＴＦＴを構成すれば、チャネルとソース・
ドレイン領域接合部のリーク電流を防止でき、オフ時の
電流を低減することができる。さらに、これらのゲート
電極の少なくとも１個をＬＤＤ構造あるいはオフセット
構造にすれば、より一層、オフ電流を低減でき、安定し
たスイッチング素子を得ることができる。また、本実施
形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０
をＮチャネル型としたが、Ｐチャネル型を用いても良
く、更にはＮチャネル型とＰチャネル型の両方のＴＦＴ
を形成しても良い。

【００８４】また、本実施形態の液晶パネルでは、ＴＦ
Ｔアレイ基板１０の非表示領域に駆動回路用ＴＦＴ３１
が設けられているものとしたが、非表示領域に駆動回路
用ＴＦＴ３１が設けられていないものとしてもよく、と
くに限定されない。また、本実施形態の液晶パネルで
は、画素スイッチング用ＴＦＴ３０を構成する半導体層
と駆動回路用ＴＦＴ３１を構成する半導体層とを、同じ
層厚としたが、異なる層厚としてもよい。さらに、本実
施形態の液晶パネルでは、ＴＦＴアレイ基板１０は、Ｓ
ＯＩ技術が適用されたものとしたが、ＳＯＩ技術を適用
したものでなくてもよく、とくに限定されない。また、
半導体層を形成する材料は、単結晶シリコンに限定され
るものではなく、アモルファスシリコンや多結晶シリコ
ンなどを使用してもよい。さらに、エピタキシャル成長
を行う際に設けられるマスク材も、ＳｉＯ2からなるも
のに限ることはない。

【００８５】なお、本実施形態の液晶パネルでは、蓄積
容量７０を形成する方法として、半導体層との間で容量
を形成するための配線である容量線３ｂを設けている
が、容量線３ｂを設ける代わりに、画素電極９ａと前段
の走査線３ａとの間で容量を形成しても良い。または、
第１蓄積容量電極１ｆを形成する代わりに、容量線３ｂ
の上に、薄い絶縁膜を介して別の蓄積容量電極を形成し
ても良い。また、画素電極９ａと高濃度ドレイン領域１
ｅとは、データ線６ａと同一のＡｌ膜や走査線３ａと同
一のポリシリコン膜を中継して電気的に接続する構成と
してもよい。また、第１遮光膜１１ａはポリシリコン膜
３と接続されているが、図９（ｄ）に示したデータ線に
対するコンタクトホール５の形成工程と同時にコンタク
トホールを形成し、金属膜６と接続しても良い。また、
第１遮光膜１１ａの電位を固定するために、上述したよ
うな各画素毎にコンタクトを取らず、画素領域の周辺で
一括して接続をしても良い。

【００８６】また、本実施形態の液晶パネルにおいて
は、ＴＦＴアレイ基板１０上に、さらに製造途中や出荷
時の当該液晶装置の品質、欠陥等を検査するための検査
回路等を形成してもよい。また、データ線駆動回路１０
１および走査線駆動回路１０４をＴＦＴアレイ基板１０
の上に設ける代わりに、例えばＴＡＢ（Tape Automated
Bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴ
アレイ基板１０の周辺部に設けられた異方性導電フィル
ムを介して電気的および機械的に接続するようにしても
よい。さらに、対向基板２０の投射光が入射する側およ
びＴＦＴアレイ基板１０の出射光が出射する側に各々、
例えば、ＴＮ（Twisted Nematic)モード、ＶＡ（Vertic
ally Aligned)モード、ＰＤＬＣ(Polymer Dipersed Li
quid Crystal)モード等の動作モードや、ノーマリーホ
ワイトモード／ノーマリーブラックモードの別に応じ
て、偏光フィルム、位相差フィルム、偏光手段などが所
定の方向で配置される。

【００８７】なお、本発明は、反射型の液晶パネルに
も、透過型の液晶パネルにも適用可能である。

【００８８】また、上記の液晶パネルにおいては、例え
ばカラー液晶プロジェクタ（投射型表示装置）に適用す
ることができる。その場合、３枚の液晶パネルがＲＧＢ
用のライトバルブとして各々用いられ、各ライトバルブ
には各々ＲＧＢ色分解用のダイクロイックミラーを介し
て分解された各色の光が投射光として各々入射されるこ
とになる。したがって、上記の実施形態では、対向基板
２０に、カラーフィルタは設けられていない。しかしな
がら、遮光膜２３の形成されていない画素電極９ａに対
向する所定領域に、ＲＧＢのカラーフィルタをその保護
膜とともに対向基板２０上に形成してもよい。このよう
にすれば、液晶プロジェクタ以外の直視型や反射型のカ
ラー液晶テレビなどのカラー液晶装置に各実施形態にお
ける液晶パネルを適用できる。

【００８９】さらに、対向基板２０上に１画素に１個対
応するようにマイクロレンズを形成してもよい。このよ
うにすれば、入射光の集光効率を向上することで、明る
い液晶パネルが実現できる。さらにまた、対向基板２０
上に、何層もの屈折率の相違する干渉層を堆積すること
で、光の干渉を利用して、ＲＧＢ色を作り出すダイクロ
イックフィルタを形成してもよい。このダイクロイック
フィルタ付対向基板によれば、より明るいカラー液晶装
置が実現できる。

【００９０】［第２実施形態］［電気光学装置の製造方法］本実施形態の電気光学装置
の製造方法において、第１実施形態の電気光学装置の製
造方法と異なるところは、半導体層１ａの画素スイッチ
ング用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソース
領域１ｂ、低濃度ドレイン領域１ｃとなる部分を形成す
る工程のみである。したがって、ここでは、電気光学装
置の製造方法のうち、半導体層１ａの画素スイッチング
用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソース領域
１ｂ、低濃度ドレイン領域１ｃとなる部分を形成する工
程の製造方法のみを、図１２に基づいて説明する。な
お、図１２に示した製造工程の前および後の製造工程に
ついては、第１実施形態と全く同様である。また、図１
２において、第１実施形態と同じ構成要素については、
同じ参照符号を付し、説明は省略する。

【００９１】図１２は、各工程におけるＴＦＴアレイ基
板の一部分を、図２に示した液晶パネルの断面図に対応
させて示す工程図である。図６（ａ）に示す熱酸化膜４
０２が設けられている基板本体１０Ａ上に、図１２
（ａ）に示すように、プラズマＣＶＤなどにより窒化膜
などからなる耐酸化膜４０４を設け、図１２（ｂ）に示
すように、フォトリソグラフィ工程、エッチング工程等
により、画素スイッチング用ＴＦＴ３０のチャネル領域
１ａ’、低濃度ソース領域１ｂ、低濃度ドレイン領域１
ｃとなる領域を除いた領域を覆うマスク材４０５とす
る。次に、熱酸化を行うことにより、マスク材４０５に
覆われていない領域である画素スイッチング用ＴＦＴ３
０のチャネル領域１ａ’、低濃度ソース領域１ｂ、低濃
度ドレイン領域１ｃとなる領域に設けられている熱酸化
膜４０２を局所的に成長させたのち、図１２（ｃ）に示
すように、マスク材４０５を除去する。

【００９２】その後、熱酸化膜４０２を除去することに
より、図６（ｃ）に示すように、画素スイッチング用Ｔ
ＦＴ３０のチャネル領域１ａ’、低濃度ソース領域１
ｂ、低濃度ドレイン領域１ｃとなる半導体層１ａの層厚
Ａが、半導体層１ａの全体層厚Ｂよりも薄くなるように
形成する。このような製造方法においても、半導体層１
ａの全体層厚Ｂは、１５０ｎｍ〜５００ｎｍの範囲とな
るように形成されることが望ましい。また、画素スイッ
チング用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソー
ス領域１ｂ、低濃度ドレイン領域１ｃとなる半導体層１
ａの層厚Ａは、３０ｎｍ〜１００ｎｍの範囲とすること
が望ましく、３０ｎｍ〜８０ｎｍの範囲とすることがよ
り好ましい。

【００９３】上記の液晶パネルの製造方法によれば、Ｔ
ＦＴアレイ基板１０の画素スイッチング用ＴＦＴ３０の
チャネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ド
レイン領域１ｃとなる半導体層１ａの層厚Ａが、半導体
層１ａの全体層厚Ｂよりも薄く、画素スイッチング用Ｔ
ＦＴ３０の光リーク電流を低減させることができるＴＦ
Ｔアレイ基板１０を得ることができる。

【００９４】また、上記の液晶パネルの製造方法は、熱
酸化を行うことにより、マスク材４０５に覆われていな
い領域である画素スイッチング用ＴＦＴ３０のチャネル
領域１ａ’、低濃度ソース領域１ｂ、低濃度ドレイン領
域１ｃとなる領域に設けられている熱酸化膜４０２を局
所的に成長させたのち、マスク材４０５および熱酸化膜
４０２を除去することにより、画素スイッチング用ＴＦ
Ｔ３０のチャネル領域１ａ’、低濃度ソース領域１ｂ、
低濃度ドレイン領域１ｃとなる半導体層１ａの層厚Ａ
が、半導体層１ａの全体層厚Ｂよりも薄くなるように形
成する方法であり、いわゆる「犠牲酸化」と呼ばれる半
導体製造プロセスで周知の方法を利用した製造方法であ
るので、特別な装置を使用することなく、画素スイッチ
ング用ＴＦＴ３０の光リーク電流を低減させることがで
きるＴＦＴアレイ基板１０を容易に得ることができる。

【００９５】［第３実施形態］［電気光学装置の製造方法］本実施形態の電気光学装置
の製造方法において、第１実施形態の電気光学装置の製
造方法と異なるところは、半導体層１ａの画素スイッチ
ング用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソース
領域１ｂ、低濃度ドレイン領域１ｃとなる部分を形成す
る工程のみである。したがって、ここでは、電気光学装
置の製造方法のうち、半導体層１ａの画素スイッチング
用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソース領域
１ｂ、低濃度ドレイン領域１ｃとなる部分を形成する工
程の製造方法のみを、図２１に基づいて説明する。な
お、図２１に示した製造工程の前および後の製造工程に
ついては、第１実施形態と全く同様である。また、図２
１において、第１実施形態と同じ構成要素については、
同じ参照符号を付し、説明は省略する。

【００９６】図２１は、各工程におけるＴＦＴアレイ基
板の一部分を、図２に示した液晶パネルの断面図に対応
させて示す工程図である。図６（ａ）に示す熱酸化膜４
０２が設けられている基板本体１０Ａ上に、図２２
（ａ）に示すように、フォトリソグラフィ工程により、
画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、
低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとなる
領域を除いた領域を覆うマスク材４０７とする。次に、
図２１（ｂ）に示すように、酸素イオン４０８を例え
ば、加速エネルギー１１０ＫｅＶ、ドーズ量７×１０
^１７ｃｍ^−２、基板温度５５０℃の条件で注入し、マス
ク材４０７に覆われていない領域である画素スイッチン
グ用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソース領
域１ｂ、低濃度ドレイン領域１ｃとなる領域の底部に酸
素イオン注入層４０９を形成する。マスク材４０７を除
去後、０．２％の酸素を含むアルゴン雰囲気中において
熱処理を行い、図２１（ｃ）に示す酸化膜４１０を形成
することにより、画素スイッチング用ＴＦＴ３０のチャ
ネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ドレイ
ン領域１ｃとなる半導体層１ａの層厚Ａが、半導体層１
ａの全体層厚Ｂよりも薄くなる。

【００９７】このような製造方法においても、半導体層
１ａの全体層厚Ｂは、１５０ｎｍ〜５００ｎｍの範囲と
なるように形成されることが望ましい。また、画素スイ
ッチング用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソ
ース領域１ｂ、低濃度ドレイン領域１ｃとなる半導体層
１ａの層厚Ａは、３０ｎｍ〜１００ｎｍの範囲とするこ
とが望ましく、３０ｎｍ〜８０ｎｍの範囲とすることが
より好ましい。

【００９８】上記の液晶パネルの製造方法によれば、Ｔ
ＦＴアレイ基板１０の画素スイッチング用ＴＦＴ３０の
チャネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ド
レイン領域１ｃとなる半導体層１ａの層厚Ａが、半導体
層１ａの全体層厚Ｂよりも薄く、画素スイッチング用Ｔ
ＦＴ３０の光リーク電流を低減させることができるＴＦ
Ｔアレイ基板１０を得ることができる。

【００９９】また、上記の液晶パネルの製造方法は、酸
素イオン注入を行うことにより、マスク材４０７に覆わ
れていない領域である画素スイッチング用ＴＦＴ３０の
チャネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ド
レイン領域１ｃとなる領域の底部に酸化膜４０９を局所
的に成長させることにより、画素スイッチング用ＴＦＴ
３０のチャネル領域１ａ’、低濃度ソース領域１ｂ、低
濃度ドレイン領域１ｃとなる半導体層１ａの層厚Ａが、
半導体層１ａの全体層厚Ｂよりも薄くなるように形成す
る方法であり、半導体製造プロセスで周知の方法を利用
した製造方法であるので、特別な装置を使用することな
く、画素スイッチング用ＴＦＴ３０の光リーク電流を低
減させることができるＴＦＴアレイ基板１０を容易に得
ることができる。

【０１００】

【実施例】以下、本発明のＴＦＴによる効果について、
実施例を示して詳しく説明する。半導体層の層厚が、５
１．５ｎｍ、８７．５ｎｍ、１７５ｎｍであるＴＦＴを
それぞれ製造し、ゲート電極に加えた電圧（ＶG）と、
ＴＦＴのソース領域とドレイン領域との間に流れた電流
（ＩD）との関係（ＶG−ＩD特性）を調べた。ここでの
測定に用いたＴＦＴは、Ｐチャネル型であり、ゲート長
（１ａ’）は３μｍ、ゲート幅は２５μｍ、低濃度ソー
ス領域・ドレイン領域長（１ｄ、１ｅ）は０．３μｍで
ある。また、測定に用いたＴＦＴは、ゲート電極、低濃
度ソース領域・ドレイン領域の上部に遮光となる金属層
がない構成であり、上部から照射した光は半導体層１ａ
に直接届く構成である。

【０１０１】その結果を図１７〜図１９に示す。図１７
は、半導体層の層厚が５１．５ｎｍであるＴＦＴのＶG
−ＩD特性を示したグラフであり、図１８は、半導体層
の層厚が８７．５ｎｍであるＴＦＴのＶG−ＩD特性を示
したグラフであり、図１９は、半導体層の層厚が１７５
ｎｍであるＴＦＴのＶGーＩD特性を示したグラフであ
る。

【０１０２】図１７〜図１９より、電圧を加えていない
とき（ＶG＝０Ｖ、オフ時）の電流は、半導体層の層厚
が５１．５ｎｍであるＴＦＴでは、１０^-12Ａオーダー
であり、半導体層の層厚が８７．５ｎｍであるＴＦＴで
は、１０^-11Ａオーダーであり、半導体層の層厚が１７
５ｎｍであるＴＦＴでは、１０^-10Ａオーダーであるこ
とがわかる。このことにより、半導体層の層厚が薄いほ
ど小さく、半導体層を好ましい層厚である１００ｎｍ未
満、より好ましい層厚である８０ｎｍ未満とすることに
より、効果的に低減させることができることを確認でき
た。

【０１０３】［電子機器］上記実施形態の液晶パネルを
備えた電子機器の例について説明する。図１３は、本発
明の投射型表示装置の一例を示した概略構成図である。
図１３において、投射型表示装置１１００は、上述した
液晶パネルを３個用意し、夫々ＲＧＢ用の液晶装置９６
２Ｒ、９６２Ｇおよび９６２Ｂとして用いた投射型表示
装置の光学系の概略構成図を示す。本例の投射型表示装
置の光学系には、光源装置９２０と、均一照明光学系９
２３が採用されている。そして、投射型表示装置は、こ
の均一照明光学系９２３から出射される光束Ｗを赤
（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段とし
ての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調
する変調手段としての３つのライトバルブ９２５Ｒ、９
２５Ｇ、９２５Ｂと、変調された後の色光束を再合成す
る色合成手段としての色合成プリズム９１０と、合成さ
れた光束を投射面１００の表面に拡大投射する投射手段
としての投射レンズユニット９０６を備えている。ま
た、青色光束Ｂを対応するライトバルブ９２５Ｂに導く
導光系９２７をも備えている。

【０１０４】均一照明光学系９２３は、２つのレンズ板
９２１、９２２と反射ミラー９３１を備えており、反射
ミラー９３１を挟んで２つのレンズ板９２１、９２２が
直交する状態に配置されている。均一照明光学系９２３
の２つのレンズ板９２１、９２２は、それぞれマトリク
ス状に配置された複数の矩形レンズを備えている。光源
装置９２０から出射された光束は、第１のレンズ板９２
１の矩形レンズによって複数の部分光束に分割される。
そして、これらの部分光束は、第２のレンズ板９２２の
矩形レンズによって３つのライトバルブ９２５Ｒ、９２
５Ｇ、９２５Ｂ付近で重畳される。したがって、均一照
明光学系９２３を用いることにより、光源装置９２０が
出射光束の断面内で不均一な照度分布を有している場合
でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５
Ｂを均一な照明光で照明することが可能となる。

【０１０５】各色分離光学系９２４は、青緑反射ダイク
ロイックミラー９４１と、緑反射ダイクロイックミラー
９４２と、反射ミラー９４３から構成される。まず、青
緑反射ダイクロイックミラー９４１において、光束Ｗに
含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射
され、緑反射ダイクロイックミラー９４２の側に向か
う。赤色光束Ｒはこのミラー９４１を通過して、後方の
反射ミラー９４３で直角に反射されて、赤色光束Ｒの出
射部９４４から色合成プリズム９１０の側に出射され
る。次に、緑反射ダイクロイックミラー９４２におい
て、青緑反射ダイクロイックミラー９４１において反射
された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが
直角に反射されて、緑色光束Ｇの出射部９４５から色合
成光学系の側に出射される。緑反射ダイクロイックミラ
ー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部
９４６から導光系９２７の側に出射される。本例では、
均一照明光学素子の光束Ｗの出射部から、色分離光学系
９２４における各色光束の出射部９４４、９４５、９４
６までの距離がほぼ等しくなるように設定されている。

【０１０６】色分離光学系９２４の赤色、緑色光束Ｒ、
Ｇの出射部９４４、９４５の出射側には、それぞれ集光
レンズ９５１、９５２が配置されている。したがって、
各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これら
の集光レンズ９５１、９５２に入射して平行化される。
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライ
トバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色
光に対応した画像情報が付加される。すなわち、これら
の液晶装置は、図示しない駆動手段によって画像情報に
応じてスイッチング制御されて、これにより、ここを通
過する各色光の変調が行われる。一方、青色光束Ｂは、
導光系９２７を介して対応するライトバルブ９２５Ｂに
導かれ、ここにおいて、同様に画像情報に応じて変調が
施される。なお、本例のライトバルブ９２５Ｒ、９２５
Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０
Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、
９６１Ｇ、９６１Ｂと、これらの間に配置された液晶パ
ネル９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライ
トバルブである。

【０１０７】導光系９２７は、青色光束Ｂの出射部９４
６の出射側に配置した集光レンズ９５４と、入射側反射
ミラー９７１と、出射側反射ミラー９７２と、これらの
反射ミラーの間に配置した中間レンズ９７３と、ライト
バルブ９２５Ｂの手前側に配置した集光レンズ９５３と
から構成されている。集光レンズ９４６から出射された
青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂ
に導かれて変調される。各色光束の光路長、すなわち、
光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９
６２Ｂまでの距離は青色光束Ｂが最も長くなり、したが
って、青色光束の光量損失が最も多くなる。しかし、導
光系９２７を介在させることにより、光量損失を抑制す
ることができる。各ライトバルブ９２５Ｒ、９２５Ｇ、
９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色
合成プリズム９１０に入射され、ここで合成される。そ
して、この色合成プリズム９１０によって合成された光
が投射レンズユニット９０６を介して所定の位置にある
投射面１００の表面に拡大投射されるようになってい
る。

【０１０８】このような投射型表示装置は、本発明の実
施形態の液晶パネル９６２Ｒ、９６２Ｇ、９６２Ｂが備
えられているものであるので、優れた表示品位を有する
投射型表示装置とすることができる。

【０１０９】図１４は、携帯電話の一例を示した斜視図
である。図１４において、符号１０００は携帯電話本体
を示し、符号１００１は上記の液晶表示装置を用いた液
晶表示部を示している。

【０１１０】図１５は、腕時計型電子機器の一例を示し
た斜視図である。図１５において、符号１１００は時計
本体を示し、符号１１０１は上記の液晶表示装置を用い
た液晶表示部を示している。

【０１１１】図１６は、ワープロ、パソコンなどの携帯
型情報処理装置の一例を示した斜視図である。図１６に
おいて、符号１２００は情報処理装置、符号１２０２は
キーボードなどの入力部、符号１２０４は情報処理装置
本体、符号１２０６は上記の液晶表示装置を用いた液晶
表示部を示している。

【０１１２】図１４〜図１６に示す電子機器は、上記実
施の形態の液晶パネルを用いた液晶表示部を備えている
ので、優れた表示品位を有する表示部を備えた電子機器
を実現することができる。なお、本発明の技術範囲は上
記実施の形態に限定されるものではなく、本発明の趣旨
を逸脱しない範囲において種々の変更を加えることが可
能である。

【０１１３】

【発明の効果】以上、詳細に説明したように、本発明の
電気光学装置および電気光学装置用基板は、スイッチン
グ素子のソース領域とドレイン領域との間の領域におけ
る前記半導体層の層厚が、スイッチング素子のソース領
域および前記ドレイン領域を構成する半導体層の層厚よ
りも薄いものであるので、スイッチング素子の光リーク
電流を低減させることができる。しかも、スイッチング
素子のソース領域および前記ドレイン領域を構成する半
導体層の層厚を、従来同様の層厚とすることができるの
で、画素電極とスイッチング素子とを接続するコンタク
トホールを設ける際の加工や、スイッチング素子の耐圧
に悪影響を及ぼすことはない。

【０１１４】また、本発明の電気光学装置の製造方法に
よれば、スイッチング素子の光リーク電流を低減させる
ことができる電気光学装置用基板を得ることができる。
そして、本発明によれば、スイッチング素子の光リーク
電流を低減させることができる電気光学装置用基板を備
え、優れた電気光学装置および投射型表示装置並びに電
子機器を実現することができる。

【図面の簡単な説明】

【図１】本発明の電気光学装置の一例である液晶パネ
ルの全体構成を説明するための平面図であり、ＴＦＴア
レイ基板をその上に形成された各構成要素とともに対向
基板の側から見た状態を示した平面図である。

【図２】図１のＡ−Ａ’断面図である。

【図３】図３（ａ）〜（ｃ）は、本発明に係る第１実
施形態の液晶パネルの製造方法を示す工程図である。

【図４】図４（ａ）〜（ｂ）は、本発明に係る第１実
施形態の液晶パネルの製造方法を示す工程図である。

【図５】図５（ａ）〜（ｄ）は、本発明に係る第１実
施形態の液晶パネルの製造方法を示す工程図である。

【図６】図６（ａ）〜（ｄ）は、本発明に係る第１実
施形態の液晶パネルの製造方法を示す工程図である。

【図７】図７（ａ）〜（ｄ）は、本発明に係る第１実
施形態の液晶パネルの製造方法を示す工程図である。

【図８】図８（ａ）〜（ｅ）は、本発明に係る第１実
施形態の液晶パネルの製造方法を示す工程図である。

【図９】図９（ａ）〜（ｄ）は、本発明に係る第１実
施形態の液晶パネルの製造方法を示す工程図である。

【図１０】図１０（ａ）〜（ｃ）は、本発明に係る第
１実施形態の液晶パネルの製造方法を示す工程図であ
る。

【図１１】図１１（ａ）〜（ｃ）は、本発明に係る第
１実施形態の液晶パネルの製造方法を示す工程図であ
る。

【図１２】図１２（ａ）〜（ｃ）は、本発明に係る第
２実施形態の液晶パネルの製造方法を示す工程図であ
る。

【図１３】本発明の投射型表示装置の一例を示した概
略構成図である。

【図１４】本発明の電子機器の一例を示した斜視図で
ある。

【図１５】本発明の電子機器の他の例を示した斜視図
である。

【図１６】本発明の電子機器の他の例を示した斜視図
である。

【図１７】半導体層の層厚が５１．５ｎｍであるＴＦ
ＴのＶG−ＩD特性を示したグラフである。

【図１８】半導体層の層厚が８７．５ｎｍであるＴＦ
ＴのＶG−ＩD特性を示したグラフである。

【図１９】半導体層の層厚が１７５ｎｍであるＴＦＴ
のＶG−ＩD特性を示したグラフである。

【図２０】図１のＢ−Ｂ’断面図である。

【図２１】図２１（ａ）〜（ｃ）は、本発明に係る第
３実施形態の液晶パネルの製造方法を示す工程図であ
る。

【符号の説明】

１ａ半導体層１ａ’、１ｋ’ チャネル領域１ｂ、１ｇ低濃度ソース領域（ソース側ＬＤＤ領域）１ｃ、１ｈ低濃度ドレイン領域（ドレイン側ＬＤＤ領
域）１ｄ、１ｉソース領域（高濃度ソース領域）１ｅ、１ｊドレイン領域（高濃度ドレイン領域）１ｆ第１蓄積容量電極２ゲート絶縁膜３ａ走査線４第２層間絶縁膜５、８コンタクトホール６ａデータ線７第３層間絶縁膜９ａ画素電極１０ＴＦＴアレイ基板１１ａ第１遮光膜１２第１層間絶縁膜１６，２２配向膜２０対向基板２１対向電極２３、５３遮光膜３０画素スイッチング用ＴＦＴ３１駆動回路用ＴＦＴ５０液晶層５１シール材５２表示領域５３遮光膜５４非表示領域７０蓄積容量１０１データ線駆動回路１０２外部回路接続端子１０３プリチャージ回路１０４走査線駆動回路１０５配線１０６導通材

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｆ 9/35 Ｈ０１Ｌ 29/78 ６１８ＤＨ０１Ｌ 21/336 ６１６Ｌ６１６Ｔ６１７Ａ６１６ＡＦターム(参考） 2H088 EA14 EA15 HA08 HA13 HA14 HA24 HA28 MA01 2H091 FA05Z FA21X FA26X FA26Z FA41Z GA13 LA16 MA07 2H092 JA24 JA33 KA03 MA07 MA13 NA21 PA09 PA13 RA05 5C094 AA10 AA16 BA03 BA43 CA19 CA24 EA04 EA07 HA08 JA08 5F110 AA06 BB01 BB02 BB04 CC02 DD02 DD03 DD12 DD13 EE02 EE04 EE05 EE09 EE14 EE43 EE44 EE45 FF02 FF23 GG02 GG12 GG22 GG24 GG32 GG34 GG39 HJ01 HJ04 HJ13 HJ23 HK09 HK32 HL03 HL05 HL23 HM02 HM14 HM15 NN01 NN02 NN22 NN23 NN24 NN25 NN26 NN35 NN44 NN46 NN53 NN54 NN55 NN72 NN73 QQ16 QQ17 QQ19

Claims

【特許請求の範囲】

【請求項１】互いに対向する一対の基板間に電気光学
物質が狭持されてなる電気光学装置であって、表示領域となる領域には、ソース領域とドレイン領域と
チャネル領域とを含む半導体層を有するスイッチング素
子が設けられ、前記スイッチング素子のソース領域とドレイン領域との
間の領域は、チャネル領域と、前記チャネル領域と前記
ソース領域との間に位置する低濃度ソース領域と、前記
チャネル領域とドレイン領域との間に位置する低濃度ド
レイン領域とからなり、前記チャネル領域と前記低濃度ソース領域と前記低濃度
ドレイン領域とにおける前記半導体層の層厚は、前記ス
イッチング素子の前記ソース領域および前記ドレイン領
域を構成する前記半導体層の層厚よりも薄いことを特徴
とする電気光学装置。
【請求項２】前記スイッチング素子のソース領域とド
レイン領域との間の領域は、チャネル領域と、前記ソー
ス領域および前記ドレイン領域と前記チャネル領域との
間にそれぞれ設けられたオフセット領域とからなり、前記チャネル領域と前記オフセット領域とにおける前記
半導体層の層厚は、前記スイッチング素子の前記ソース
領域および前記ドレイン領域を構成する前記半導体層の
層厚よりも薄いことを特徴とする請求項１に記載の電気
光学装置。
【請求項３】互いに対向する一対の基板間に電気光学
物質が狭持されてなる電気光学装置であって、表示領域および非表示領域となる領域には、ソース領域
とドレイン領域とチャネル領域とを含む半導体層を有す
るスイッチング素子がそれぞれ設けられ、前記表示領域に設けられた前記スイッチング素子のソー
ス領域とドレイン領域との間の域における前記半導体層
の層厚は、前記表示領域に設けられた前記スイッチング素子の前記
ソース領域および前記ドレイン領域を構成する前記半導
体層の層厚、並びに、前記非表示領域に設けられた前記
スイッチング素子を構成する前記半導体層の層厚よりも
薄いことを特徴とする電気光学装置。
【請求項４】前記表示領域に設けられた前記スイッチ
ング素子のソース領域とドレイン領域との間の領域は、
チャネル領域からなり、前記チャネル領域における前記半導体層の層厚は、前記
表示領域に設けられた前記スイッチング素子の前記ソー
ス領域および前記ドレイン領域を構成する前記半導体層
の層厚、並びに、前記非表示領域に設けられた前記スイ
ッチング素子を構成する前記半導体層の層厚よりも薄い
ことを特徴とする請求項３に記載の電気光学装置。
【請求項５】前記表示領域に設けられた前記スイッチ
ング素子のソース領域とドレイン領域との間の領域は、
チャネル領域と、前記チャネル領域と前記ソース領域と
の間に位置する低濃度ソース領域と、前記チャネル領域
とドレイン領域との間に位置する低濃度ドレイン領域と
からなり、前記チャネル領域と前記低濃度ソース領域と前記低濃度
ドレイン領域とにおける前記半導体層の層厚は、前記表示領域に設けられた前記スイッチング素子の前記
ソース領域および前記ドレイン領域を構成する前記半導
体層の層厚、並びに、前記非表示領域に設けられた前記
スイッチング素子を構成する前記半導体層の層厚よりも
薄いことを特徴とする請求項３に記載の電気光学装置。
【請求項６】前記表示領域に設けられた前記スイッチ
ング素子のソース領域とドレイン領域との間の領域は、
チャネル領域と、前記ソース領域および前記ドレイン領
域と前記チャネル領域との間にそれぞれ設けられたオフ
セット領域とからなり、前記チャネル領域と前記オフセット領域とにおける前記
半導体層の層厚は、前記表示領域に設けられた前記スイッチング素子の前記
ソース領域および前記ドレイン領域を構成する前記半導
体層の層厚、並びに、前記非表示領域に設けられた前記
スイッチング素子を構成する前記半導体層の層厚よりも
薄いことを特徴とする請求項３に記載の電気光学装置。
【請求項７】前記スイッチング素子のソース領域とド
レイン領域との間の領域における前記半導体層の層厚
は、３０ｎｍ〜１００ｎｍの範囲であることを特徴とす
る請求項１ないし請求項６のいずれかに記載の電気光学
装置。
【請求項８】前記表示領域に設けられたスイッチング
素子のソース領域およびドレイン領域を構成する半導体
層の層厚、並びに、非表示領域に設けられたスイッチン
グ素子を構成する半導体層の層厚は、１５０ｎｍ〜５０
０ｎｍの範囲であることを特徴とする請求項１ないし請
求項７のいずれかに記載の電気光学装置。
【請求項９】前記半導体層は、単結晶シリコンである
ことを特徴とする請求項１ないし８のいずれか一項記載
の電気光学装置。
【請求項１０】互いに対向する一対の基板間に電気光
学物質が狭持されてなる電気光学装置を構成する前記一
対の基板のうちの一方の基板であって、表示領域となる領域には、ソース領域とドレイン領域と
チャネル領域とを含む半導体層を有するスイッチング素
子が設けられ、前記スイッチング素子のソース領域とドレイン領域との
間の領域は、チャネル領域と、前記チャネル領域と前記
ソース領域との間に位置する低濃度ソース領域と、前記
チャネル領域とドレイン領域との間に位置する低濃度ド
レイン領域とからなり、前記チャネル領域と前記低濃度ソース領域と前記低濃度
ドレイン領域とにおける前記半導体層の層厚は、前記ス
イッチング素子の前記ソース領域および前記ドレイン領
域を構成する前記半導体層の層厚よりも薄いことを特徴
とする電気光学装置用基板。
【請求項１１】請求項１ないし請求項９のいずれか一
項に記載の電気光学装置を備えた投射型表示装置であっ
て、光源と、該光源から出射された光を変調する前記電気光
学装置と、該電気光学装置により変調された光を投射面
に拡大投影する拡大投影光学系とを有することを特徴と
する投射型表示装置。
【請求項１２】請求項１ないし請求項９のいずれか一
項に記載の電気光学装置を備えたことを特徴とする電子
機器。
【請求項１３】互いに対向する一対の基板間に電気光
学物質が狭持されてなる電気光学装置の製造方法であっ
て、表示領域となる領域に、スイッチング素子を構成する半
導体層を設ける工程と、前記半導体層上のスイッチング素子を構成するチャネル
領域と、前記チャネル領域とソース領域との間に位置す
る低濃度ソース領域と、前記チャネル領域とドレイン領
域との間に位置する低濃度ドレイン領域とからなる前記
ソース領域と前記ドレイン領域との間の位置に、マスク
材を形成する工程と、前記マスク材が設けられていない部分の前記半導体層上
に、該半導体層と同一材料からなる半導体層を選択的に
成長させて、前記スイッチング素子を構成するソース領
域とドレイン領域との間の領域における前記半導体層の
層厚が、前記スイッチング素子の前記ソース領域および
前記ドレイン領域を構成する前記半導体層の層厚よりも
薄くなるようにする工程とを含むことを特徴とする電気
光学装置の製造方法。
【請求項１４】互いに対向する一対の基板間に電気光
学物質が狭持されてなる電気光学装置の製造方法であっ
て、表示領域となる領域に、スイッチング素子となる半導体
層を設ける工程と、前記半導体層上に酸化膜を設ける工程と、前記半導体層上のスイッチング素子を構成するチャネル
領域と、前記チャネル領域とソース領域との間に位置す
る低濃度ソース領域と、前記チャネル領域とドレイン領
域との間に位置する低濃度ドレイン領域とからなる、前
記ソース領域と前記ドレイン領域との間を除く領域に、
耐酸化膜を設ける工程と、熱酸化を行うことにより、前記スイッチング素子を構成
するソース領域とドレイン領域との間となる位置に設け
られている前記酸化膜を局所的に成長させる工程と、前記耐酸化膜を除去する工程と、前記酸化膜を除去し、前記スイッチング素子を構成する
ソース領域とドレイン領域との間の領域における前記半
導体層の層厚が、前記スイッチング素子の前記ソース領
域および前記ドレイン領域を構成する前記半導体層の層
厚よりも薄くなるようにする工程とを含むことを特徴と
する電気光学装置の製造方法。
【請求項１５】互いに対向する一対の基板間に電気光
学物質が狭持されてなる電気光学装置の製造方法であっ
て、表示領域となる領域に、スイッチング素子となる半導体
層を設ける工程と、前記半導体層上のスイッチング素子を構成するチャネル
領域と、前記チャネル領域とソース領域との間に位置す
る低濃度ソース領域と、前記チャネル領域とドレイン領
域との間に位置する低濃度ドレイン領域とからなる、前
記ソース領域と前記ドレイン領域との間となる位置で、
前記半導体層下部に酸素イオンを注入する工程と、熱処理を行うことにより、前記スイッチング素子を構成
するソース領域とドレイン領域との間となる位置に酸化
膜を局所的に成長させて、前記スイッチング素子を構成
するソース領域とドレイン領域との間の領域における前
記半導体層の層厚が、前記スイッチング素子の前記ソー
ス領域および前記ドレイン領域を構成する前記半導体層
の層厚よりも薄くする工程とを含むことを特徴とする電
気光学装置の製造方法。