JP2002353466A

JP2002353466A - 電気光学装置の製造方法および電気光学装置

Info

Publication number: JP2002353466A
Application number: JP2002050469A
Authority: JP
Inventors: Teiichiro Nakamura; 定一郎中村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-09
Filing date: 2002-02-26
Publication date: 2002-12-06

Abstract

(57)【要約】【課題】ウエハ端部の貼り合わせ界面からのエッチン
グ液浸透を防止すること【解決手段】本発明の製造方法によれば、デバイス
形成層の端部を保護膜で覆うため、支持基板とデバイス
形成層との貼り合わせ界面からエッチング液が浸透する
のを防ぎ、半導体層の膜剥がれを防止する。また、遮光
層をデバイス形成層の端部に対して内側に設け、遮光層
上層がデバイス形成層に覆われている構造とし、ウエッ
ト処理の際、遮光層上層の絶縁膜がエッチングされてし
まうことを防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＳＯＩ技術を適用し
た電気光学装置の製造において、安定したプロセスの確
立、歩留まり確保を提供することを目的としている。

【０００２】

【従来の技術】絶縁基体上に半導体薄膜を形成し、その
半導体薄膜に半導体デバイスを形成するＳＯＩ技術は、
素子の高速化や低消費電力化、高集積化等の利点を有す
ることから、例えば電気光学装置に好適である。

【０００３】このような電気光学装置にＳＯＩ技術を適
用する場合、光透過性支持基板に単結晶半導体層と絶縁
体層もしくは単結晶半導体層のみによって構成されたデ
バイス形成層を貼り合わせて研磨等により薄膜の単結晶
半導体層を形成し、単結晶半導体層を例えば液晶駆動用
のＭＯＳＦＥＴ等のトランジスタ素子に形成している。

【０００４】この、単結晶半導体層を液晶駆動用のＭＯ
ＳＦＥＴ等のトランジスタ素子に形成する工程では、単
結晶半導体層をウエット処理するか、または単結晶半導
体層を酸化し、さらにその酸化膜をウエット処理し、除
去することで、チャネル層にあたる単結晶半導体層の膜
厚を制御することが行われ、そのことにより、完全空乏
型トランジスタや、完全空乏型トランジスタと部分空乏
型トランジスタが混載しているような電気光学装置を作
成することができる。

【０００５】また、本願出願時に未公開の特許願第２０
０１−５６６０８６号において、電気光学装置でＳＯＩ
構造を有するＰチャネル型のトランジスタを作り込む技
術を提案しているが、この技術によれば、画像表示領域
では、光リーク電流の発生を低減すべく相対的に薄い半
導体層を用いて完全空乏型トラジスタを作り込み、画素
周辺領域では、コンタクト抵抗やシール抵抗を削減すべ
く相対的に厚い半導体層を用いて部分空乏型トラジスタ
を作り込んでいる。

【０００６】またさらに、例えばプロジェクタ等の電気
光学装置を使った投射型表示装置では、支持基板が光透
過性である場合は、表面から入射した光が基板裏面側の
界面で反射してＭＯＳＦＥＴのチャネル部に戻り光とし
て入射することがある。このような戻り光を遮光するた
めに、トランジスタ素子領域に対応する支持基板表面に
遮光層を形成する技術が提唱されている。すなわち、支
持基板表面に遮光層をパターニングし、その上を絶縁体
層で覆って研磨により平坦化し、その平坦面にデバイス
形成層を貼り合わせて研磨等により薄膜の単結晶半導体
層などを形成し、単結晶半導体層を例えば液晶駆動用の
ＭＯＳＦＥＴ等のトランジスタ素子に形成しているもの
である。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな電気光学装置を製造する過程において、単結晶半導
体層をウエット処理するか、または単結晶半導体層を酸
化し、さらにその酸化膜をウエット処理する工程の際、
支持基板とデバイス形成層との貼り合わせ界面からエッ
チング液が浸透し、下地酸化膜までもがエッチングされ
てしまうという課題がある。そして、このようなエッチ
ングの不良が起きると、エッチングされた下地酸化膜上
の単結晶半導体層の膜剥がれ等の不良を発生させる原因
となり製品の歩留まりを低下させる。

【０００８】また、支持基板表面に遮光層を形成した場
合、同様のプロセスにより遮光層上部の下地酸化膜がエ
ッチングされると、遮光層が基板表面に露出してしまう
という課題も発生する。そしてこのようなエッチング不
良が起きると、それに起因する金属汚染などのトラブル
が発生する。

【０００９】本発明はかかる事情に鑑みてなされたもの
で、ＳＯＩ技術を適応した電気光学装置の製造におい
て、安定したプロセスの確立、歩留まり確保を提供する
ことを目的としている。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本件の発明に係る電気光学装置の製造方法は、半
導体層と絶縁体層もしくは半導体層のみによって構成さ
れたデバイス形成層と支持基板とを貼り合わせた複合基
板において、前記デバイス形成層の端部を保護膜で覆う
工程と、前記複合基板をウエット処理する工程と、を具
備することを特徴としている。本発明の製造方法によれ
ば、前記デバイス形成層をウエット処理する際に前記デ
バイス形成層の端部を保護膜で覆うため、支持基板とデ
バイス形成層との貼り合わせ界面からエッチング液が浸
透するのを防止することができ、下地酸化膜がエッチン
グされてしまうことを防ぐことができる。

【００１１】上記電気光学装置の製造方法において、前
記デバイス形成層の前記半導体層は、画素領域に画素ト
ランジスタとして用いられる半導体層と、前記画素領域
の周辺の画素周辺領域に周辺回路のトランジスタとして
用いられる半導体層からなり、前記デバイス形成層の端
部を保護膜で覆う工程は、同一層からなる保護膜で前記
画素領域、前記画素周辺領域及び前記デバイス形成層の
端部を覆うことを特徴とする。本発明の製造方法によれ
ば、画素トランジスタと周辺回路のトランジスタを作り
こむ工程を、前記デバイス形成層の端部を保護膜で覆う
工程と同一プロセスで行うことができ、工程数を削減す
ることができる。尚、前記画素トランジスタの半導体層
の層厚は、前記周辺回路のトランジスタの半導体層の層
厚よりも薄くして、画素トランジスタを完全空乏型トラ
ンジスタに、周辺回路のトランジスタを部分空乏型トラ
ンジスタに形成しても、同様に工程数の削減となる。

【００１２】上記電気光学装置の製造方法において、前
記保護膜は有機膜でもよい。例えば前記保護膜に有機膜
であるフォトレジストを用いれば、フォトレジストはエ
ッチング液に対してほとんどエッチングされないため、
エッチング液が貼り合わせ界面に浸透し、下地酸化膜が
エッチングされることを防ぐことができる。また、フォ
トレジストを用いることは製造プロセス上容易なもので
あるので、歩留まり良く、高品質の電気光学装置を容易
に製造することができる。

【００１３】また、上記電気光学装置の製造方法におい
て、前記保護膜は無機膜でもよい。例えば前記保護膜と
して無機膜であるシリコンナイトライドを用いれば、エ
ッチング液の貼り合わせ界面への浸透を防止し、下地酸
化膜がエッチングされるのを防ぐことができる。

【００１４】次に本件の発明に係る電気光学装置は、半
導体層と絶縁体層もしくは半導体層のみによって構成さ
れたデバイス形成層と支持基板との間に少なくとも遮光
層を具備した複合基板において、前記遮光層が貼り合わ
された前記デバイス形成層の端部に対して内側に設けら
れていることを特徴としている。本発明によれば、遮光
層上層がデバイス形成層に覆われている構造となるた
め、ウエット処理の際、遮光層上層の絶縁膜がエッチン
グされてしまうことを防ぐことができる。

【００１５】また、前記遮光層は、貼り合わされた前記
デバイス形成層の端部に対して１ｍｍ以上基板内側に設
けられていることが望ましい。デバイス形成層の端部に
対して１ｍｍ以上基板内側に遮光層を設けることによっ
て、ウエット処理の際、支持基板とデバイス形成層との
貼り合わせ界面からエッチング液が浸透し、遮光層上層
の絶縁膜がエッチングされることを防止することができ
る。

【００１６】さて、本発明の電気光学装置において、前
記半導体層は単結晶半導体である構成が望ましい。この
ような構成によれば、単結晶半導体を用いることで駆動
周波数を高めるとともに、高品質で高精細な電気光学装
置を得ることが可能となる。

【００１７】また、本発明の電気光学装置において、前
記半導体層は多結晶半導体である構成が望ましい。本発
明の係る構成によれば、多結晶半導体を用いることで、
高精細な電気光学装置を低コストで得ることが可能にな
る。

【００１８】一方、本発明の電気光学装置において、前
記支持基板は透明基板である構成が望ましい。本発明の
構成によれば、透明基板であるため透過型の電気光学装
置を作成することが可能になる。

【００１９】また、本発明の電気光学装置において、前
記支持基板は石英基板である構成が望ましい。本発明の
構成によれば、石英基板であるために、ＴＦＴの製造に
おいて摂氏１１５０度程度までの高温プロセスを適用で
きる。このため、高性能なＴＦＴを得ることが可能とな
る。

【００２０】また、本発明の電気光学装置において、前
記支持基板は、ガラス基板である構成が望ましい。本発
明の構成によれば、ガラス基板であるために大面積の基
板が使用可能になって、低コストで電気光学装置を得る
ことが可能となる。

【００２１】

【発明の実施の形態】以下、本発明に係る実施の形態に
ついて詳細に説明する。以下の第１、第２実施形態にお
いては電気光学装置の例として、ＴＦＴ（トランジスタ
素子）をスイッチング素子として用いたアクティブマト
リクス型の電気光学装置を取り上げて説明する。また、
第１、第２実施形態は、単結晶半導体層と絶縁体層によ
って構成されたデバイス形成層と遮光層付き支持基板と
を貼り合わせた複合基板において、デバイス形成層の端
部をフォトレジストなどの有機膜もしくはシリコンナイ
トライドなどの無機膜で覆い、複合基板をウエット処理
する工程が特徴となっている。

【００２２】（第１実施形態）（電気光学装置の構造）はじめに、本発明に係る第１実
施形態の電気光学装置の構造について、アクティブマト
リクス型の電気光学装置を取り上げて説明する。本実施
形態の電気光学装置は、本実施形態の電気光学装置用基
板の製造方法により製造された電気光学装置用基板を備
えたものである。

【００２３】図１は電気光学装置の画素部（表示領域）
を構成するマトリクス状に形成された複数の画素におけ
る各種素子、配線等の等価回路である。また、図２は、
データ線、走査線、画素電極、遮光層等が形成されたＴ
ＦＴアレイ基板の相隣接する複数の画素群を拡大して示
す平面図である。また、図３は、図２のＡ−Ａ’断面図
である。尚、図１〜図３においては、各層や各部材を図
面上で認識可能な程度の大きさとするため、各層や各部
材毎に縮尺を異ならしめてある。

【００２４】図１において、電気光学装置の画素部を構
成するマトリクス状に形成された複数の画素は、マトリ
クス状に複数形成された画素電極９ａと画素電極９ａを
制御するためのＴＦＴ（トランジスタ素子）３０とから
なり、画像信号が供給されるデータ線６ａが当該ＴＦＴ
３０のソースに電気的に接続されている。データ線６ａ
に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に
線順次に供給しても構わないし、相隣接する複数のデー
タ線６ａに対して、グループ毎に供給するようにしても
良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的
に接続されており、所定のタイミングで、走査線３ａに
パルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に
線順次で印加するように構成されている。

【００２５】画素電極９ａは、ＴＦＴ３０のドレインに
電気的に接続されており、スイッチング素子であるＴＦ
Ｔ３０を一定期間だけそのスイッチを閉じることによ
り、データ線６ａから供給される画像信号Ｓ１、Ｓ２、
…、Ｓｎを所定のタイミングで書き込む。画素電極９ａ
を介して液晶に書き込まれた所定レベルの画像信号Ｓ
１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された
後述する対向電極との間で一定期間保持される。

【００２６】液晶は、印加される電圧レベルにより分子
集合の配向や秩序が変化することにより、光を変調し、
階調表示を可能にする。ノーマリーホワイトモードであ
れば、印加された電圧に応じて入射光の透過光量が減少
し、ノーマリーブラックモードであれば、印加された電
圧に応じて入射光の透過光量が増加し、全体として電気
光学装置から画像信号に応じたコントラストを持つ光が
出射される。

【００２７】ここで、保持された画像信号のリークによ
ってコントラスト比の低下やフリッカと呼ばれるちらつ
きなど表示上の不具合が生じるのを防ぐために、画素電
極９ａと対向電極との間に形成される液晶容量と並列に
蓄積容量７０を付加する。例えば、画素電極９ａの電圧
は、データ線に電圧が印加された時間よりも３桁も長い
時間だけ蓄積容量７０により保持される。これにより、
保持特性は更に改善され、コントラスト比の高い電気光
学装置が実現できる。本実施形態では特に、このような
蓄積容量７０を形成するために、後述の如く走査線と同
層、もしくは導電性の遮光層を利用して低抵抗化された
容量線３ｂを設けている。

【００２８】次に、図２に基づいて、ＴＦＴアレイ基板
のトランジスタ素子の形成領域（画素部）内の平面構造
について詳細に説明する。図２に示すように、電気光学
装置のＴＦＴアレイ基板上のトランジスタ素子の形成領
域（画素部）内には、マトリクス状に複数の透明な画素
電極９ａ（点線部９ａ’により輪郭が示されている）が
設けられており、画素電極９ａの縦横の境界に各々沿っ
てデータ線６ａ、走査線３ａ及び容量線３ｂが設けられ
ている。データ線６ａは、コンタクトホール５を介して
半導体層１ａのうち後述のソース領域に電気的に接続さ
れており、画素電極９ａは、コンタクトホール８を介し
て半導体層１ａのうち後述のドレイン領域１ｅに電気的
に接続されている。また、半導体層１ａのうちチャネル
領域（図中右上りの斜線の領域）に対向するように走査
線３ａが配置されており、走査線３ａはゲート電極とし
て機能する。

【００２９】容量線３ｂは、走査線３ａに沿ってほぼ直
線状に伸びる本線部（即ち、平面的に見て、走査線３ａ
に沿って形成された第1領域）と、データ線６ａと交差
する箇所からデータ線６ａに沿って前段側（図中、上向
き）に突出した突出部（即ち、平面的に見て、データ線
６ａに沿って延設された第２領域）とを有する。

【００３０】そして、図中右上がりの斜線で示した領域
には、複数の遮光層１１ａが設けられている。より具体
的には、遮光層１１ａは夫々、画素部において半導体層
１ａのチャネル領域１ａ’を含むＴＦＴ３０をＴＦＴア
レイ基板１０の後述する基板本体側から見て覆う位置に
設けられており、更に、容量線３ｂの本線部に対向して
走査線３ａに沿って直線状に伸びる本線部と、データ線
６ａと交差する箇所からデータ線６ａに沿って隣接する
段側（即ち、図中下向き）に突出した突出部とを有す
る。遮光層１１ａの各段（画素行）における下向きの突
出部の先端は、データ線６ａ下において次段における容
量線３ｂの上向きの突出部の先端と重ねられている。こ
の重なった箇所には、遮光層１１ａと容量線３ｂとを相
互に電気的に接続するコンタクトホール１３が設けられ
ている。即ち、本実施形態では、遮光層１１ａは、コン
タクトホール１３により前段あるいは後段の容量線３ｂ
に電気的に接続されている。

【００３１】また、本実施形態において、画素電極９
ａ、ＴＦＴ３０、及び遮光層１１ａは画素部内にのみ設
けられている。

【００３２】次に、図３に基づいて、電気光学装置の画
素部内の断面構造について説明する。図３に示すよう
に、電気光学装置において、ＴＦＴアレイ基板１０と、
これに対向配置される対向基板２０との間に液晶層５０
が挟持されている。

【００３３】ＴＦＴアレイ基板１０は、石英などの光透
過性基板からなる支持基板１０Ａとその液晶層５０側表
面上に形成された画素電極９ａ、ＴＦＴ（トランジスタ
素子）３０、配向膜１６を主体として構成されており、
対向基板２０は透明なガラスや石英などの光透過性基板
からなる基板本体２０Ａとその液晶層５０側表面上に形
成された対向電極（共通電極）２１と配向膜２２とを主
体として構成されている。

【００３４】ＴＦＴアレイ基板１０の支持基板１０Ａの
液晶層５０側表面上には、画素電極９ａが設けられてお
り、その液晶層５０側には、ラビング処理等の所定の配
向処理が施された配向膜１６が設けられている。画素電
極９ａは、例えばＩＴＯ（インジウム・ティン・オキサ
イド）などの透明導電性薄膜からなり、配向膜１６は、
例えばポリイミドなどの有機薄膜からなる。

【００３５】また、支持基板１０Ａの液晶層５０側表面
上には、図３に示すように、各画素電極９ａに隣接する
位置に、各画素電極９ａをスイッチング制御する画素ス
イッチング用ＴＦＴ３０が設けられている。

【００３６】他方、対向基板２０の基板本体２０Ａの液
晶層５０側表面上には、その全面に渡って対向電極（共
通電極）２１が設けられており、その液晶層５０側に
は、ラビング処理等の所定の配向処理が施された配向膜
２２が設けられている。対向電極２１は、例えばＩＴＯ
などの透明導電性薄膜からなり、配向膜２２は、例えば
ポリイミドなどの有機薄膜からなる。

【００３７】また、基板本体２０Ａの液晶層５０側表面
上には、更に図３に示すように、各画素部の開口領域以
外の領域に対向基板遮光層２３が設けられている。この
ように対向基板２０側に対向基板遮光層２３を設けるこ
とにより、対向基板２０側から入射光が画素スイッチン
グ用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’や
ＬＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃに侵
入することを防止することができるとともに、コントラ
ストを向上させることができる。

【００３８】このように構成され、画素電極９ａと対向
電極２１とが対向するように配置されたＴＦＴアレイ基
板１０と対向基板２０との間には、両基板の周縁部間に
形成されたシール材（図示略）により囲まれた空間に液
晶（電気光学材料）が封入され、液晶層（電気光学材料
層）５０が形成されている。

【００３９】液晶層５０は、例えば一種又は数種類のネ
マティック液晶を混合した液晶からなっており、画素電
極９ａからの電界が印加されていない状態で配向膜１６
及び２２により所定の配向状態を採る。

【００４０】また、シール材は、ＴＦＴアレイ基板１０
及び対向基板２０をそれらの周縁部で貼り合わせるため
の、例えば光硬化性接着剤や熱硬化性接着剤等の接着剤
からなり、その内部には両基板間の距離を所定値とする
ためのグラスファイバー、ガラスビーズ等のスペーサが
混入されている。

【００４１】また、図３に示すように、ＴＦＴアレイ基
板１０の支持基板１０Ａの液晶層５０側表面上におい
て、各画素スイッチング用ＴＦＴ３０に対応する位置に
は、遮光層１１ａが設けられている。遮光層１１ａは、
好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、
Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金
属単体、合金、金属シリサイド等から構成される。

【００４２】遮光層１１ａをこのような材料から構成す
ることにより、ＴＦＴアレイ基板１０の支持基板１０Ａ
の表面上において、遮光層１１ａの形成工程の後に行わ
れる画素スイッチング用ＴＦＴ３０の形成工程における
高温処理により、遮光層１１ａが破壊されたり溶融する
ことを防止することができる。

【００４３】本実施形態においては、このようにＴＦＴ
アレイ基板１０に遮光層１１ａが形成されているので、
ＴＦＴアレイ基板１０側からの戻り光等が画素スイッチ
ング用ＴＦＴ３０のチャネル領域１ａ’やＬＤＤ領域１
ｂ、１ｃに入射することを防ぐことができ、光電流の発
生によりトランジスタ素子としての画素スイッチング用
ＴＦＴ３０の特性が劣化することを防止することができ
る。

【００４４】また、遮光層１１ａと複数の画素スイッチ
ング用ＴＦＴ３０との間には、第１層間絶縁膜（絶縁体
層）１２が設けられている。第１層間絶縁膜１２は、画
素スイッチング用ＴＦＴ３０を構成する半導体層１ａを
遮光層１１ａから電気的絶縁するために設けられるもの
であり、第１層間絶縁膜１２は、支持基板１０Ａの表面
上の全面に形成されている。

【００４５】また、このようにＴＦＴアレイ基板１０の
表面上に第１層間絶縁膜１２を設けることにより、遮光
層１１ａが画素スイッチング用ＴＦＴ３０等を汚染する
ことを防止することもできる。

【００４６】また、本実施形態では、ゲート絶縁膜２を
走査線３ａに対向する位置から延設して誘電体膜として
用い、半導体膜１ａを延設して第１蓄積容量電極１ｆと
し、更にこれらに対向する容量線３ｂの一部を第２蓄積
容量電極とすることにより、蓄積容量７０が構成されて
いる。

【００４７】より詳細には、半導体層１ａの高濃度ドレ
イン領域１ｅが、データ線６ａ及び走査線３ａの下に延
設されて、同じくデータ線６ａ及び走査線３ａに沿って
伸びる容量線３ｂ部分に絶縁膜２を介して対向配置され
て、第１蓄積容量電極（半導体層）１ｆとされている。
特に蓄積容量７０の誘電体としての絶縁膜２は、高温酸
化により単結晶半導体層上に形成されるＴＦＴ３０のゲ
ート絶縁膜２に他ならないので、薄く且つ高耐圧の絶縁
膜とすることができ、蓄積容量７０は比較的小面積で大
容量の蓄積容量として構成できる。

【００４８】更に、蓄積容量７０においては、図２及び
図３から分かるように、遮光層１１ａを、第２蓄積容量
電極としての容量線３ｂの反対側において第１蓄積容量
電極１ｆに第１層間絶縁膜１２を介して第３蓄積容量電
極として対向配置させることにより（図３の図示右側の
蓄積容量７０参照）、蓄積容量が更に付与されるように
構成されている。即ち、本実施形態では、第１蓄積容量
電極１ｆを挟んで両側に蓄積容量が付与されるダブル蓄
積容量構造が構築されており、蓄積容量がより増加す
る。このような構造とすることにより、本実施形態の電
気光学装置が持つ、表示画像におけるフリッカや焼き付
きを防止する機能を向上させることができる。

【００４９】これらの結果、データ線６ａ下の領域及び
走査線３ａに沿って液晶のディスクリネーションが発生
する領域（即ち、容量線３ｂが形成された領域）という
開口領域を外れたスペースを有効に利用して、画素電極
９ａの蓄積容量を増やすことが出来る。

【００５０】また、本実施形態では、遮光層１１ａ（及
びこれに電気的に接続された容量線３ｂ）は定電位源に
電気的に接続されており、遮光層１１ａ及び容量線３ｂ
は、定電位とされている。従って、遮光層１１ａに対向
配置される画素スイッチング用ＴＦＴ３０に対し遮光層
１１ａの電位変動が悪影響を及ぼすことはない。また、
容量線３ｂは、蓄積容量７０の第２蓄積容量電極として
良好に機能し得る。なお、定電位源としては、本実施形
態の電気光学装置を駆動するための周辺回路（例えば、
走査線駆動回路、データ線駆動回路等）に供給される負
電源、正電源等の定電位源、接地電源、対向電極２１に
供給される定電位源等を挙げることができる。このよう
に周辺回路等の電源を利用すれば、専用の電位配線や外
部入力端子を設ける必要なく、遮光層１１ａ及び容量線
３ｂを定電位にすることができる。

【００５１】次に、図３において、画素スイッチング用
ＴＦＴ３０は、完全空乏型のＮ型トランジスタである。
半導体層１ａの膜厚を３０ｎｍから１００ｎｍまでの範
囲、好ましくは４０ｎｍから６０ｎｍまでの範囲で一定
の膜厚とする。半導体層１ａの膜厚が１００ｎｍ以下で
あれば、チャネル部の不純物濃度によらずゲート電極が
制御する空乏層が半導体層１ａよりも大きく拡がるた
め、画素スイッチング用ＴＦＴ３０は完全空乏型とな
る。また、画素スイッチング用ＴＦＴ３０は、ＬＤＤ
（Lightly Doped Drain）構造を有しており、走査線３
ａ、該走査線３ａからの電界によりチャネルが形成され
る半導体層１ａのチャネル領域１ａ'、走査線３ａと半
導体層１ａとを絶縁するゲート絶縁膜２、データ線６
ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ
領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ
領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並び
に高濃度ドレイン領域１ｅを備えている。

【００５２】また、半導体層１ａが３０ｎｍ以上であ
り、好ましくは４０ｎｍ以上のためチャネル領域１ａ’
の膜厚による閾値電圧等のトランジスタ特性のばらつき
を小さくできる。さらに、半導体層１ａが１００ｎｍ好
ましくは６０ｎｍ以下のため、前記遮光層１１ａで防止
することの出来ない迷光が半導体層１ａに照射されて
も、光励起の電子正孔対の生成量が小さく抑えることが
できる。したがって、光リーク電流が小さくでき、画素
のスイッチング素子である画素スイッチング用ＴＦＴ３
０として有効である。データ線６ａは、Ａｌ等の金属膜
や金属シリサイド等の合金膜などの遮光性金属薄膜から
構成されている。また、走査線３ａ、ゲート絶縁膜２及
び第１層間絶縁膜１２の上には、高濃度ソース領域１ｄ
へ通じるコンタクトホール５及び高濃度ドレイン領域１
ｅへ通じるコンタクトホール８が各々形成された第２層
間絶縁膜４が形成されている。このソース領域１ｂへの
コンタクトホール５を介して、データ線６ａは高濃度ソ
ース領域１ｄに電気的接続されている。更に、データ線
６ａ及び第２層間絶縁膜４の上には、高濃度ドレイン領
域１ｅへのコンタクトホール８が形成された第３層間絶
縁膜７が形成されている。この高濃度ドレイン領域１ｅ
へのコンタクトホール８を介して、画素電極９ａは高濃
度ドレイン領域１ｅに電気的接続されている。前述の画
素電極９ａは、このように構成された第３層間絶縁膜７
の上面に設けられている。尚、画素電極９ａと高濃度ド
レイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走
査線３ｂと同一のポリシリコン半導体膜を中継しての電
気的接続するようにしてもよい。

【００５３】画素スイッチング用ＴＦＴ３０は、好まし
くは上述のようにＬＤＤ構造を持つが、低濃度ソース領
域１ｂ及び低濃度ドレイン領域１ｃにそれぞれ不純物イ
オンの打ち込みを行わないオフセット構造を持ってよい
し、ゲート電極３ａをマスクとして高濃度で不純物イオ
ンを打ち込み、自己整合的に高濃度ソース及びドレイン
領域を形成するセルフアライン型のＴＦＴであってもよ
い。

【００５４】また、画素スイッチング用ＴＦＴ３０のゲ
ート電極（走査線）３ａをソース−ドレイン領域１ｂ及
び１ｅ間に１個のみ配置したシングルゲート構造とした
が、これらの間に２個以上のゲート電極を配置してもよ
い。この際、各々のゲート電極には同一の信号が印加さ
れるようにする。このようにダブルゲート或いはトリプ
ルゲート以上でＴＦＴを構成すれば、チャネルとソース
−ドレイン領域接合部のリーク電流を防止でき、オフ時
の電流を低減することができる。これらのゲート電極の
少なくとも１個をＬＤＤ構造或いはオフセット構造にす
れば、更にオフ電流を低減でき、安定したスイッチング
素子を得ることができる。

【００５５】ここで、一般には、半導体層１ａのチャネ
ル領域１ａ’、低濃度ソース領域１ｂ及び低濃度ドレイ
ン領域１ｃ等の単結晶半導体層は、光が入射すると半導
体が有する光電変換効果により光電流が発生してしまい
画素スイッチング用ＴＦＴ３０のトランジスタ特性が劣
化するが、本実施形態では、走査線３ａを上側から覆う
ようにデータ線６ａがＡｌ等の遮光性の金属薄膜から形
成されているので、少なくとも半導体層１ａのチャネル
領域１ａ’及びＬＤＤ領域１ｂ、１ｃに光が入射するの
を効果的に防ぐことが出来る。また、前述のように、画
素スイッチング用ＴＦＴ３０の下側には、遮光層１１ａ
が設けられているので、少なくとも半導体層１ａのチャ
ネル領域１ａ’及び低濃度ソース領域１ｂ、低濃度ドレ
イン領域１ｃへの戻り光が入射することについても効果
的に防ぐことが出来る。更に、上記の構成から漏れて入
射する光があったとしても、画素スイッチング用ＴＦＴ
３０の半導体層１ａが薄いため、光リークを十分に抑え
ることが出来る。

【００５６】上述の実施例において、半導体層１ａは単
結晶半導体の場合に限定される訳ではなく、半導体層１
ａが多結晶半導体の場合についても同様の構造を適用で
きることはもちろんである。

【００５７】（電気光学装置の製造方法）次に、上記構
造を有する電気光学装置の製造方法について、図４〜図
１２、図１８、図１９を参照して説明する。

【００５８】図１８は電気光学装置用基板であるＴＦ
Ｔアレイ基板の製造過程においてウエハから個々のＴＦ
Ｔアレイ基板に切り離す前の基板平面図で、図１９は図
１８のＯ−Ｏ’断面図である。図４〜図１２はＴＦＴア
レイ基板の製造方法を示した断面図であり、図４〜図７
は図１８のＯ−Ｏ’断面、図８〜図１２は図２のＡ−
Ａ’断面である。図４〜図７については、本発明を理解
しやすいようにデバイス形成層の端部が存在するウエハ
周辺領域と、ウエハ中心付近のトランジスタ素子形成領
域をそれぞれ分けて図示してある。なお、図４〜図７と
図８〜図１２とは異なる縮尺で示している。

【００５９】まず図１８、図１９を用いて、本実施形態
で示される電気光学装置用基板が製造される際の基板の
形状について説明する。図１８に示すように、ＴＦＴア
レイ基板１０を製造する際、例えば直径３００ｍｍの基
板内で最大数のＴＦＴアレイ基板１０がとれるようにマ
トリクス状に配置され、液晶注入工程前のスクライブな
どの工程を経て、最終的に切り離される。支持基板１０
Ａ上にはデバイス形成層２０６が貼り合わされており、
デバイス形成層の端部２２０は支持基板端部２３０に対
し基板内部にあり、その幅は通常５ｍｍ程度である。符
号Ｋで示すウエハ周辺領域は、デバイス形成層の端部２
２０と支持基板端部２３０を含む領域であり支持基板１
０Ａが一部露出をしている。ウエハ周辺領域を除く、符
号Ｎで示すトランジスタ形成領域はデバイス形成層２０
６に覆われた領域であり、画素トランジスタを含む符号
Ｍで示す画像表示領域と周辺回路を含む符号Ｌで示す画
素周辺領域によって構成されている。

【００６０】次に図４〜図７に基づいて、ＴＦＴアレイ
基板１０の支持基板１０Ａの表面上に遮光層１１ａと第
１層間絶縁膜１２、単結晶半導体層２０６ａ、ゲート酸
化膜２とを形成するまでの工程について詳細に説明す
る。

【００６１】はじめに、石英基板、ハードガラス等の支
持基板（光透過性基板）１０Ａを用意し、支持基板１０
Ａを好ましくはＮ_２（窒素）等の不活性ガス雰囲気下、
約８５０〜１３００℃、より好ましくは１０００℃の高
温でアニール処理し、後に実施される高温プロセスにお
いて支持基板１０Ａに生じる歪みが少なくなるように前
処理することが望ましい。即ち、製造工程において処理
される最高温度に合わせて、支持基板１０Ａを同じ温度
かそれ以上の温度で熱処理する。

【００６２】このように処理された支持基板１０Ａの表
面上の全面に、図４（ａ）に示すように、Ｔｉ、Ｃｒ、
Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含
む、金属単体、合金、金属シリサイド等を、スパッタリ
ング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、
例えば１５０〜２００ｎｍの膜厚に堆積することによ
り、遮光層１１を形成する。

【００６３】次に、支持基板１０Ａの表面上の全面にフ
ォトレジストを形成した後、最終的に形成する遮光層１
１ａのパターン（図２参照）を有するフォトマスクを用
いてフォトレジストを露光し、その後フォトレジストを
現像することにより、図４（ｂ）に示すように、最終的
に形成する遮光層１１ａのパターンを有するフォトレジ
スト２０７を形成する。

【００６４】次に、フォトレジスト２０７をマスクとし
て遮光層１１のエッチングを行い、その後、フォトレジ
スト２０７を剥離することにより、図４（ｃ）に示すよ
うに、支持基板１０Ａの表面上において、所定のパター
ン（図２参照）の遮光層１１ａが形成される。遮光層１
１ａの膜厚は、例えば１５０〜２００ｎｍとなる。

【００６５】次に、図５（ａ）に示すように、遮光層１
１ａを形成した支持基板１０Ａの表面上に、スパッタリ
ング法、ＣＶＤ法などにより、第１の絶縁体層１２Ａを
形成する。第１の絶縁体層１２Ａの材料としては、ＮＳ
Ｇ（ノンドープトシリケートガラス）、ＰＳＧ（リンシ
リケートガラス）、ＢＳＧ（ボロンシリケートガラ
ス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの
高絶縁性ガラス等を例示することができる。また、第１
の絶縁体層１２Ａの膜厚は、少なくとも遮光層１１ａの
膜厚よりも厚く設定し、例えば、約４００〜１０００ｎ
ｍ、より好ましくは８００ｎｍ程度とする。

【００６６】次に、図５（ｂ）に示すように、遮光層１
１Ａ上の絶縁膜１２Ａの表面をＣＭＰ（化学的機械研
磨）法などの方法を用いて研磨し、平坦化することによ
り遮光層つき基板１０Ｂができる。

【００６７】次に図５（ｃ）に示す遮光層つき基板１０
Ｂと単結晶半導体基板２０８との貼り合わせを行う。

【００６８】単結晶半導体基板２０８の厚さは例えば６
００μｍであり、あらかじめ、単結晶半導体基板２０８
の遮光層付き基板１０Ｂと貼り合わせる側の表面には、
酸化膜層２０６ｂが形成されていると共に、水素イオン
（Ｈ^＋）が例えば加速電圧１００ｋｅＶ、ドーズ量１０
×１０^１６／ｃｍ^２にて注入されている。酸化膜層２０
６ｂは単結晶半導体基板２０６の表面を０．０５〜０．
８μｍ程度酸化することにより形成される。

【００６９】貼り合わせ工程は、例えば３００℃で２時
間熱処理することによって２枚の基板を直接貼り合わせ
る。また、貼り合わせ強度をさらに高めるためには、さ
らに熱処理温度を上げて４５０℃程度にする必要がある
が、石英などからなる基板本体１０Ｂと単結晶半導体基
板２０８の熱膨張係数には大きな差があるため、このま
ま加熱すると単結晶半導体層にクラックなどの欠陥が発
生し、製造されるＴＦＴアレイ基板１０の品質が劣化す
る恐れがある。

【００７０】このようなクラックなどの欠陥の発生を抑
制するためには、一度３００℃にて貼り合わせのための
熱処理を行った単結晶半導体基板２０８をウエットエッ
チングまたはＣＭＰによって１００〜１５０μｍ程度ま
で薄くした後に、さらに高温の熱処理を行うことが望ま
しい。例えば８０℃のＫＯＨ水溶液を用い、単結晶半導
体基板２０８の厚さが１５０μｍなるようエッチングを
行った後、遮光層付き基板１０Ｂとの貼り合わせを行
い、さらに４５０℃にて再び熱処理し、貼り合わせ強度
を高めることが望ましい。

【００７１】次に、貼り合わせた単結晶半導体基板２０
８の貼り合わせ面側の酸化膜２０６ｂと単結晶半導体層
２０６ａを残したまま、単結晶半導体基板２０８の一部
を遮光層付き基板１０Ｂから剥離するための熱処理を行
うことによって、図５（ｄ）に示すような薄膜単結晶半
導体層２０６ａを遮光層付き基板１０Ｂ上に形成する。
この基板の剥離現象は、単結晶半導体基板２０８中に導
入された水素イオンによって、単結晶半導体基板２０８
の表面近傍のある層で半導体の結合が分断されるために
生じるものである。

【００７２】熱処理は例えば、貼り合わせた２枚の基板
を毎分２０℃の昇温速度にて６００℃まで加熱すること
により行うことができる。この熱処理によって、貼り合
わせた単結晶半導体基板２０６ａが単結晶半導体基板２
０８と分離し、遮光層付き基板１０Ｂの表面上には約２
００ｎｍ±５ｎｍ程度の単結晶半導体層２０６ａが形成
される。なお、単結晶半導体層２０６は、前に述べた単
結晶半導体基板２０６に対して行われる水素イオン注入
の加速電圧を変えることによって５０ｎｍ〜３０００ｎ
ｍまで任意の膜厚で形成することが可能である。

【００７３】なお、薄膜化した単結晶半導体層２０６a
は、ここに述べた方法以外に、単結晶半導体基板の表面
を研磨してその膜厚を３〜５μｍとした後、さらにＰＡ
ＣＥ（ＰｌａｓｍａＡｓｓｉｓｔｅｄＣｈｅｍｉｃ
ａｌＥｔｃｈｉｎｇ）法によってその膜厚を０．０５
〜０．８μｍ程度までエッチングして仕上げる方法や、
多孔質半導体上に形成したエピタキシャル半導体層を多
孔質半導体層の選択エッチングによって貼り合わせ基板
上に転写するＥＬＴＲＡＮ（ＥｐｉｔａｘｉａｌＬａ
ｙｅｒＴｒａｎｓｆｅｒ）法によっても得ることがで
きる。

【００７４】以上のように、図４および図5の工程によ
り形成された遮光層１１ａは貼り合わされたデバイス形
成層２０６の端部に対して基板内側に設けられるような
パターンを有している。よって、遮光層１１ａ上層がデ
バイス形成層に覆われている構造となるため、ウエット
処理の際、遮光層上部の絶縁膜１２Ａがエッチングされ
てしまうことを防ぐことができる。また、デバイス形成
層の端部２２０がフォトレジスト２０９（図６参照）で
完全に覆われない場合、基板端部の貼り合わせ界面２２
１からエッチング液が浸透し、絶縁膜１２Ａや酸化膜２
０６ｂが横方向に１mm程度エッチングされてしまうた
め、好ましくは遮光層１１ａが貼り合わされたデバイス
形成層の端部２２０に対して１ｍｍ以上基板内側に設け
られるように遮光層１１ａの形成位置を調整しておく。
これにより万一、デバイス形成層端部が保護膜に覆われ
ない領域が生じたとしても、それに起因する汚染などの
トラブルを最小限に抑制するプロセスとなる。すなわち
デバイス形成層の端部２２０に対して１ｍｍ以上基板内
側に遮光層を設けることによって、ウエット処理の際、
遮光層上層の絶縁膜がエッチングされ、金属などの遮光
層が基板表面に露出してしまうことをより一層防止する
ことができる。

【００７５】次に図６に示す工程によって、酸化膜２０
６ｃを単結晶半導体層２０６ａを熱酸化することで形成
し、さらにトランジスタ素子形成領域の酸化膜２０６ｃ
をウエット処理で除去する。これはトランジスタ素子の
チャネル部にあたる単結晶半導体層２０６ａの膜厚を制
御するためであり、完全空乏型のトランジスタを形成す
るためには、単結晶半導体層２０６ａの膜厚を３０ｎｍ
から１００ｎｍまでの範囲で一定の膜厚にするのが好ま
しい。そのため図６（ａ）に示すように、酸化膜２０６
ｃを２００ｎｍ程度形成した。

【００７６】さらに図６（ｂ）に示すように、酸化膜２
０６ｃをウエット処理し除去する前段階として、基板本
体１０Ａの表面上の全面にフォトレジストを形成する。
このとき、搬送時に基板端部のフォトレジスト２０９の
剥がれなどが起きないように、基板端部及び端面のフォ
トレジスト２０９をあらかじめ除去する。基板端部を露
光しフォトレジストを感光しても良いし、また、水酸化
カリウム水溶液などのアルカリ溶液で剥離しても良い。
このときデバイス形成層の端部２２０が、基板端部のフ
ォトレジスト２０９を剥離した領域よりも外側ならない
ようにするのが望ましい。すなわちフォトレジスト２０
９から、貼り合わされたデバイス形成層の端部２２０が
露出してしまうと、貼り合わせ界面２２１からエッチン
グ液が浸透し、絶縁膜１２Ａおよび２０６ｂがエッチン
グされてしまう。フォトレジスト２０９が、貼り合わさ
れたデバイス形成層の端部２２０を覆っていれば、エッ
チング液が基板端部の貼り合わせ界面２２１から浸透
し、絶縁膜１２Ａおよび２０６ｂがエッチングされてし
まうことをより一層確実に防ぐことができる。

【００７７】次に図６（ｃ）に示すように、フォトマス
クを用いてフォトレジストを露光し、その後フォトレジ
ストを現像することにより基板周辺部を覆うようなパタ
ーンを有するフォトレジスト２０９を形成する。このこ
とにより、酸化膜をウエット処理する際に、貼り合わせ
界面２２１からエッチング液が浸透するのを、絶縁膜１
２Ａおよび酸化膜２０６ｂがエッチングされてしまうこ
とを防止し、単結晶シリコン層２０６ａが剥離してしま
うのを防ぐことができる。なお、基板周辺部を覆うよう
なフォトレジスト２０９は、ウエハ周辺領域のみなら
ず、他の領域を覆うものでも良く、たとえば完全空乏の
トランジスタを作りこみたい領域だけを残し、あとの領
域全体を覆うようなパターンで作成しても良い。さらに
フォトレジスト２０９を剥離することで、図６（ｄ）に
示すように貼り合わせ界面２２１にエッチング液が浸透
しないような工程を経ることができる。

【００７８】次に、図７（ａ）に示すように、フォトリ
ソグラフィ工程、エッチング工程等により、図２に示し
た如き所定パターンの半導体層１ａを形成する。即ち、
特にデータ線６ａ下で容量線３ｂが形成される領域及び
走査線３ａに沿って容量線３ｂが形成される領域には、
画素スイッチング用ＴＦＴ３０を構成する半導体層１ａ
から延設された第１蓄積容量電極１ｆを形成する。

【００７９】次に、図７（ｂ）に示すように、画素スイ
ッチング用ＴＦＴ３０を構成する半導体層１ａと共に約
８５０〜１３００℃の温度、好ましくは約１０００℃の
温度で７２分程度熱酸化することにより、約６０ｎｍの
比較的薄い厚さの熱酸化半導体膜を形成し、画素スイッ
チング用ＴＦＴ３０のゲート絶縁膜２と共に容量形成用
のゲート絶縁膜２を形成する。この結果、半導体層１ａ
及び第１蓄積容量電極１ｆの厚さは、約３０〜１７０ｎ
ｍの厚さ、ゲート絶縁膜２の厚さは、約６０ｎｍの厚さ
となる。なお図７（ｂ）には、第１蓄積容量電極１ｆは
図示していない。

【００８０】次に、図８〜図１２に基づいて、ゲート絶
縁膜２を形成した遮光層付き基板１０ＢからＴＦＴアレ
イ基板１０を製造する方法について説明する。尚、図８
〜図１２は各工程におけるＴＦＴアレイ基板の一部分
を、図３と同様に、図２のＡ−Ａ’断面に対応させて示
す工程図である。図８から図１２は、図４から図７と異
なる縮尺で示す図である。また、図８〜図１２において
は、簡略化のため、第１層間絶縁膜１２を構成する第１
の絶縁体層１２Ａ及び第２の絶縁体層２０６ｂの図示を
省略する。

【００８１】次に、図８（ａ）に示すように、Ｎチャネ
ルの半導体層１ａに対応する位置にレジスト膜３０１を
形成し、Ｐチャネルの半導体層１ａにＰなどのＶ族元素
のドーパント３０２を低濃度で（例えば、Ｐイオンを７
０ｋｅＶの加速電圧、２×１０^１１／ｃｍ^２のドーズ量
にて）ドープする。

【００８２】次に、図８（ｂ）に示すように、図示を省
略するＰチャネルの半導体層１ａに対応する位置にレジ
スト膜を形成し、Ｎチャネルの半導体層１ａにＢなどの
III族元素のドーパント３０３を低濃度で（例えば、Ｂ
イオンを３５ｋｅＶの加速電圧、１×１０^１２／ｃｍ^２
のドーズ量にて）ドープする。

【００８３】次に、図８（ｃ）に示すように、Ｐチャネ
ル、Ｎチャネル毎に各半導体層１ａのチャネル領域１
ａ’の端部を除く基板１０の表面にレジスト膜３０５を
形成し、Ｐチャネルについて、図８（ａ）に示した工程
の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパ
ント３０６、Ｎチャネルについて図９（ｂ）に示した工
程の約１〜１０倍のドーズ量のＢなどのIII族元素のド
ーパント３０６をドープする。

【００８４】次に、図８（ｄ）に示すように、半導体層
１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化す
るため、遮光層付き基板１０Ｂの表面の走査線３ａ（ゲ
ート電極）に対応する部分にレジスト膜３０７（走査線
３ａよりも幅が広い）を形成し、これをマスクとしてそ
の上からＰなどのＶ族元素のドーパント３０８を低濃度
で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１
０^１４／ｃｍ^２のドーズ量にて）ドープする。

【００８５】次に、図９（ａ）に示すように、第１層間
絶縁膜１２に遮光層１１ａに至るコンタクトホール１３
を反応性エッチング、反応性イオンビームエッチング等
のドライエッチングにより或いはウエットエッチングに
より形成する。この際、反応性エッチング、反応性イオ
ンビームエッチングのような異方性エッチングにより、
コンタクトホール１３等を開孔した方が、開孔形状をマ
スク形状とほぼ同じにできるという利点がある。但し、
ドライエッチングとウエットエッチングとを組み合わせ
て開孔すれば、これらのコンタクトホール１３等をテー
パ状にできるので、配線接続時の断線を防止できるとい
う利点が得られる次に、図９（ｂ）に示すように、減圧
ＣＶＤ法等によりポリシリコン半導体層３を３５０ｎｍ
程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリ
シリコン半導体膜３を導電化する。又は、Ｐイオンをポ
リシリコン半導体膜３の成膜と同時に導入したドープト
半導体膜を用いてもよい。これにより、ポリシリコン半
導体層３の導電性を高めることができる。

【００８６】次に、図９（ｃ）に示すように、レジスト
マスクを用いたフォトリソグラフィ工程、エッチング工
程等により、図２に示した如き所定パターンの走査線３
ａと共に容量線３ｂを形成する。尚、この後、遮光層付
き基板１０Ｂの裏面に残存するポリ半導体を遮光層付き
基板１０Ｂの表面をレジスト膜で覆ってエッチングによ
り除去する。

【００８７】次に、図９（ｄ）に示すように、半導体層
１ａにＰチャネルのＬＤＤ領域を形成するために、Ｎチ
ャネルの半導体層１ａに対応する位置をレジスト膜３０
９で覆い、走査線３ａ（ゲート電極）を拡散マスクとし
て、まずＢなどのIII族元素のドーパント３１０を低濃
度で（例えば、ＢＦ_２イオンを９０ｋｅＶの加速電圧、
３×１０^１３／ｃｍ^２のドーズ量にて）ドープし、Ｐチ
ャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域
１ｃを形成する。

【００８８】続いて、図９（ｅ）に示すように、半導体
層１ａにＰチャネルの高濃度ソース領域１ｄ及び高濃度
ドレイン領域１ｅを形成するために、Ｎチャネルの半導
体層１ａに対応する位置をレジスト膜３０９で覆った状
態で、かつ、図示はしていないが走査線３ａよりも幅の
広いマスクでレジスト層をＰチャネルに対応する走査線
３ａ上に形成した状態、同じくＢなどのIII族元素のド
ーパント３１１を高濃度で（例えば、ＢＦ_２イオンを９
０ｋｅＶの加速電圧、２×１０^１５／ｃｍ^２のドーズ量
にて）ドープする。

【００８９】次に、図１０（ａ）に示すように、半導体
層１ａにＮチャネルのＬＤＤ領域を形成するために、Ｐ
チャネルの半導体層１ａに対応する位置をレジスト膜
（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散
マスクとして、ＰなどのＶ族元素のドーパント６０を低
濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６
×１０^１２／ｃｍ^２のドーズ量にて）ドープし、Ｎチャ
ネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１
ｃを形成する。

【００９０】続いて、図１０（ｂ）に示すように、半導
体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃
度ドレイン領域１ｅを形成するために、走査線３ａより
も幅の広いマスクでレジスト６２をＮチャネルに対応す
る走査線３ａ上に形成した後、同じくＰなどのＶ族元素
のドーパント６１を高濃度で（例えば、Ｐイオンを７０
ｋｅＶの加速電圧、４×１０^１５／ｃｍ^２のドーズ量に
て）ドープする。

【００９１】次に、図１０（ｃ）に示すように、画素ス
イッチング用ＴＦＴ３０における走査線３ａと共に容量
線３ｂ及び走査線３ａを覆うように、例えば、常圧又は
減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳ
Ｇ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化
半導体膜や酸化半導体膜等からなる第２層間絶縁膜４を
形成する。第２層間絶縁膜４の膜厚は、約５００〜１５
００ｎｍが好ましく、更に８００ｎｍがより好ましい。

【００９２】この後、高濃度ソース領域１ｄ及び高濃度
ドレイン領域１ｅを活性化するために約８５０℃のアニ
ール処理を２０分程度行う。

【００９３】次に、図１０（ｄ）に示すように、データ
線３１に対するコンタクトホール５を、反応性エッチン
グ、反応性イオンビームエッチング等のドライエッチン
グにより或いはウエットエッチングにより形成する。ま
た、走査線３ａや容量線３ｂを図示しない配線と接続す
るためのコンタクトホールも、コンタクトホール５と同
一の工程により第２層間絶縁膜４に開孔する。

【００９４】次に、図１１（ａ）に示すように、第２層
間絶縁膜４の上に、スパッタ処理等により、遮光性のＡ
ｌ等の低抵抗金属や金属シリサイド等を金属膜６とし
て、約１００〜７００ｎｍの厚さ、好ましくは約３５０
ｎｍに堆積し、更に図１１（ｂ）に示すように、フォト
リソグラフィ工程、エッチング工程等により、データ線
６ａを形成する。

【００９５】次に、図１１（ｃ）に示すように、データ
線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法
やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、
ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸
化半導体膜等からなる第３層間絶縁膜７を形成する。第
３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好
ましく、更に８００ｎｍがより好ましい。

【００９６】次に、図１２（ａ）に示すように、画素ス
イッチング用ＴＦＴ３０において、画素電極９ａと高濃
度ドレイン領域１ｅとを電気的に接続するためのコンタ
クトホール８を、反応性エッチング、反応性イオンビー
ムエッチング等のドライエッチングにより形成する。

【００９７】次に、図１２（ｂ）に示すように、第３層
間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ等の
透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積
し、更に図１２（ｃ）に示すように、フォトリソグラフ
ィ工程、エッチング工程等により、画素電極９ａを形成
する。尚、本実施形態の電気光学装置が反射型電気光学
装置である場合には、Ａｌ等の反射率の高い不透明な材
料から画素電極９ａを形成してもよい。

【００９８】続いて、画素電極９ａの上にポリイミド系
の有機配向膜の塗布液を塗布した後、所定のプレティル
ト角を持つように、且つ所定方向にラビング処理を施す
こと等により、配向膜１６（図３参照）が形成される。

【００９９】以上のようにして、ＴＦＴアレイ基板（電
気光学装置用基板）１０が製造される。

【０１００】本実施形態の電気光学装置用基板の製造方
法によれば、単結晶半導体層２０６ａを熱酸化した後、
酸化膜をウエット処理する際に遮光層付き基板１０Ｂと
デバイス形成層２０６との貼り合わせ端部２２０をフォ
トレジスト２０９で覆うため、基板端部の遮光層付き基
板１０Ｂとデバイス形成層２０６との貼り合わせ界面２
２１からエッチング液が浸透するのを防止するため、絶
縁膜１２Ａ及び酸化膜２０６ｂがエッチングされてしま
うことを防ぐことができるまた遮光層１１Ａは、貼り合
わされたデバイス形成層の端部２２０に対して基板内側
に設けられているため、遮光層１１ａ上層がデバイス形
成層に覆われている構造となり、ウエット処理の際、遮
光層上部の絶縁膜１２Ａがエッチングされてしまうこと
を防ぐことができる。

【０１０１】またさらに、遮光層１１Ａは、貼り合わさ
れた前記デバイス形成層の端部２２０に対して１ｍｍ以
上基板内側に設けられているため、たとえデバイス形成
層端部２２０がフォトレジスト２０９で完全に覆われ
ず、遮光層付き基板１０Ｂとデバイス形成層２０６との
貼り合わせ界面２２１からエッチング液が浸透し、絶縁
膜１２Ａがエッチングされてしまっても、デバイス形成
層２０６の端部に対して１ｍｍ以上基板内側に遮光層１
１Ａを設けることによって、ウエット処理の際、絶縁膜
１２Ａがエッチングされ、金属などの遮光層１１Ａが基
板表面に露出してしまうことを防止することができる。

【０１０２】なお、本実施形態においては、遮光層１１
Ａを形成する場合についてのみ説明したが、遮光層１１
ＡがないＴＦＴアレイ基板（電気光学装置用基板）１０
の作成においても、保護膜を付けることにより遮光層付
き基板１０Ｂとデバイス形成層２０６との貼り合わせ界
面２２１からエッチング液が浸透するのを防止できるた
め、絶縁膜１２Ａ及び酸化膜２０６ｂがエッチングされ
てしまうことを防ぐことができ、単結晶半導体層２０６
ａの膜剥がれなどによる、歩留まりの低下を防止するこ
とができる。

【０１０３】次に、対向基板２０の製造方法及びＴＦＴ
アレイ基板１０と対向基板２０とから電気光学装置を製
造する方法について説明する。

【０１０４】図３に示した対向基板２０については、基
板本体２０Ａとしてガラス基板等の光透過性基板を用意
し、基板本体２０Ａの表面上に、対向基板遮光層２３及
び後述する周辺見切りとしての対向基板遮光層を形成す
る。対向基板遮光層２３及び後述する周辺見切りとして
の対向基板遮光層は、例えばＣｒ、Ｎｉ、Ａｌなどの金
属材料をスパッタリングした後、フォトリソグラフィ工
程、エッチング工程を経て形成される。尚、これらの対
向基板遮光層は、上記の金属材料の他、カーボンやＴｉ
などをフォトレジストに分散させた樹脂ブラックなどの
材料から形成してもよい。

【０１０５】その後、基板本体２０Ａの表面上の全面に
スパッタリング法などにより、ＩＴＯ等の透明導電性薄
膜を、約５０〜２００ｎｍの厚さに堆積することによ
り、対向電極２１を形成する。更に、対向電極２１の表
面上の全面にポリイミドなどの有機配向膜の塗布液を塗
布した後、所定のプレティルト角を持つように、且つ所
定方向にラビング処理を施すこと等により、配向膜２２
（図３参照）を形成する。以上のようにして、対向基板
２０が製造される。

【０１０６】最後に、上述のように製造されたＴＦＴア
レイ基板１０と対向基板２０とを、配向膜１６及び２２
が互いに対向するようにシール材により貼り合わせ、真
空吸引法などの方法により、両基板間の空間に、例えば
複数種類のネマティック液晶を混合してなる液晶を吸引
して、所定の厚みを有する液晶層５０を形成することに
より、上記構造の電気光学装置が製造される。

【０１０７】（電気光学装置の全体構成）上記のように
構成された本実施形態の電気光学装置の全体構成を図１
３及び図１４を参照して説明する。尚、図１３は、ＴＦ
Ｔアレイ基板１０を対向基板２０側から見た平面図であ
り、図１４は、対向基板２０を含めて示す図１３のＨ−
Ｈ’断面図である。

【０１０８】図１３において、ＴＦＴアレイ基板１０の
表面上には、シール材５２がその縁に沿って設けられて
おり、図１４に示すように、図１３に示したシール材５
２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５
２によりＴＦＴアレイ基板１０に固着されている。

【０１０９】図１３に示すように、対向基板２０の表面
上にはシール材５２の内側に並行させて、例えば対向基
板遮光層２３と同じ或いは異なる材料から成る周辺見切
りとしての対向基板遮光層５３が設けられている。

【０１１０】また、ＴＦＴアレイ基板１０において、シ
ール材５２の外側の領域には、データ線駆動回路１０１
及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿
って設けられており、走査線駆動回路１０４が、この一
辺に隣接する２辺に沿って設けられている。走査線３ａ
に供給される走査信号遅延が問題にならない場合には、
走査線駆動回路１０４は片側だけでも良いことは言うま
でもない。

【０１１１】また、データ線駆動回路１０１を表示領域
（画素部）の辺に沿って両側に配列してもよい。例えば
奇数列のデータ線６ａは表示領域の一方の辺に沿って配
設されたデータ線駆動回路から画像信号を供給し、偶数
列のデータ線６ａは表示領域の反対側の辺に沿って配設
されたデータ線駆動回路から画像信号を供給するように
してもよい。この様にデータ線６ａを櫛歯状に駆動する
ようにすれば、データ線駆動回路の占有面積を拡張する
ことができるため、複雑な回路を構成することが可能と
なる。

【０１１２】更にＴＦＴアレイ基板１０の残る一辺に
は、表示領域の両側に設けられた走査線駆動回路１０４
間をつなぐための複数の配線１０５が設けられており、
更に、周辺見切りとしての対向基板遮光層５３の下に隠
れてプリチャージ回路を設けてもよい。また、ＴＦＴア
レイ基板１０と対向基板２０間のコーナー部の少なくと
も１箇所においては、ＴＦＴアレイ基板１０と対向基板
２０との間で電気的導通をとるための導通材１０６が設
けられている。

【０１１３】また、ＴＦＴアレイ基板１０の表面上には
更に、製造途中や出荷時の電気光学装置の品質、欠陥等
を検査するための検査回路等を形成してもよい。また、
データ線駆動回路１０１及び走査線駆動回路１０４をＴ
ＦＴアレイ基板１０の表面上に設ける代わりに、例えば
ＴＡＢ（テープオートメイテッドボンディング基板）上
に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の
周辺領域に設けられた異方性導電フィルムを介して電気
的及び機械的に接続するようにしてもよい。

【０１１４】また、対向基板２０の光が入射する側及び
ＴＦＴアレイ基板１０の光が出射する側には各々、例え
ば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ
（スーパーＴＮ）モード、Ｄ−ＳＴＮ（デュアルスキャ
ン−ＳＴＮ）モード等の動作モードや、ノーマリーホワ
イトモード／ノーマリーブラックモードの別に応じて、
偏光フィルム、位相差フィルム、偏光手段などが所定の
方向で配置される。

【０１１５】本実施形態の電気光学装置がカラー液晶プ
ロジェクタ（投射型表示装置）に適用される場合には、
３枚の電気光学装置がＲＧＢ用のライトバルブとして各
々用いられ、各パネルには各々ＲＧＢ色分解用のダイク
ロイックミラーを介して分解された各色の光が投射光と
して各々入射されることになる。従って、その場合には
上記実施形態で示したように、対向基板２０に、カラー
フィルタは設けられていない。

【０１１６】しかしながら、対向基板２０の基板本体２
０Ａの液晶層５０側表面上において、対向基板遮光層２
３の形成されていない画素電極９ａに対向する所定領域
にＲＧＢのカラーフィルタをその保護膜と共に形成して
もよい。このような構成とすれば、液晶プロジェクタ以
外の直視型や反射型のカラー液晶テレビなどのカラー電
気光学装置に、上記実施形態の電気光学装置を適用する
ことができる。

【０１１７】更に、対向基板２０の表面上に１画素に1
個対応するようにマイクロレンズを形成してもよい。こ
のようにすれば、入射光の集光効率を向上することで、
明るい電気光学装置が実現できる。更にまた、対向基板
２０の表面上に、何層もの屈折率の相違する干渉層を堆
積することで、光の干渉を利用して、ＲＧＢ色を作り出
すダイクロイックフィルタを形成してもよい。このダイ
クロイックフィルタ付き対向基板によれば、より明るい
カラー電気光学装置が実現できる。

【０１１８】なお、本実施形態における電気光学装置で
は、従来と同様に入射光を対向基板２０側から入射させ
ることとしたが、ＴＦＴアレイ基板１０に遮光層１１ａ
を設ける構成としているので、ＴＦＴアレイ基板１０側
から入射光を入射させ、対向基板２０側から出射するよ
うにしても良い。即ち、このように電気光学装置を液晶
プロジェクタに取り付けても、半導体層１ａのチャネル
領域１ａ’及びＬＤＤ領域１ｂ、１ｃに光が入射するこ
とを防ぐことが出来、高画質の画像を表示することが可
能である。

【０１１９】従来は、ＴＦＴアレイ基板１０の裏面側で
の反射を防止するために、反射防止用のＡＲ（Ａｎｔｉ
−ｒｅｆｌｅｃｔｉｏｎ）被膜された偏光手段を別途配
置したり、ＡＲフィルムを貼り付ける必要があった。し
かし、本実施形態では、ＴＦＴアレイ基板１０の表面と
半導体層１ａの少なくともチャネル領域１ａ’及びＬＤ
Ｄ領域１ｂ、１ｃとの間に遮光層１１ａが形成されてい
るため、このようなＡＲ被膜された偏光手段やＡＲフィ
ルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ
処理した基板を使用する必要が無くなる。

【０１２０】従って、上記実施形態によれば、材料コス
トを削減でき、また偏光手段の貼り付け時に、ごみ、傷
等により、歩留まりを落とすことがなく大変有利であ
る。また、耐光性が優れているため、明るい光源を使用
したり、偏光ビームスプリッタにより偏光変換して、光
利用効率を向上させても、光によるクロストーク等の画
質劣化を生じない。

【０１２１】［第２実施形態］（電気光学装置用基板の製造方法）次に、本発明に係る
第２実施形態の電気光学装置用基板の製造方法として、
ＴＦＴアレイ基板の製造方法について説明する。

【０１２２】本実施形態の電気光学装置用基板の製造方
法において、第１実施形態の電気光学装置用基板の製造
方法と異なる点は保護膜の形成方法と、ゲート絶縁膜の
形成方法のみである。したがって、図１５、図１６に基
づいてＴＦＴアレイ基板の基板本体の表面上にゲート絶
縁膜を形成するまでの工程についてのみ説明する。図１
５、図１６は第１実施形態の図６、図７に相当し、図１
８、図１９におけるＯ−Ｏ'断面図である。なお、図１
８、図１９内で符号Ｋ，Ｌ、Ｍで示す領域は図１５、図
１６内で記されているウエハ周辺領域、画素周辺領域、
画像表示領域にそれぞれ対応する。図１７以降の製造工
程、すなわち第１層間絶縁膜を形成した後の工程につい
ては第１実施形態において図８〜図１４に示したものと
全く同様である。また、図１５、図１６において、第１
実施形態と同じ構成要素については同じ参照符号を付
し、説明は省略する。

【０１２３】本実施形態においては、保護膜にシリコン
ナイトライドを用い、画像表示領域の単結晶シリコン層
のみを酸化させ、薄くする工程を用いる場合について説
明する。本発明を理解しやすいように、デバイス形成層
の端部が存在するウエハ周辺領域と、画像表示領域、画
素周辺領域をそれぞれ分けて図示してある。

【０１２４】本実施形態の周辺回路は、走査線駆動回路
１０４を構成するシフトレジスタ、データ線駆動回路１
０１を構成するシフトレジスタや、サンプリング回路、
データ線６ａに画像信号を供給する前に所定の電位を供
給するプリチャージ回路が相当する。

【０１２５】まず、本発明に係る、図１５（ａ）には、
デバイス形成層２０６を遮光層付き基板１０Ｂ上に貼り
合わせ、たものを示している。

【０１２６】図１５（ａ）に示すように、遮光層付き基
板１０Ｂの表面上に減圧化学気相堆積法（ＬＰＣＶＤ
法）をもちいたジクロロシランとアンモニアの反応によ
り、シリコンナイトライド層２１０を１００ｎｍ〜３０
０ｎｍ形成する。厚い膜では、その非常に高い内部応力
によるクラックが入る可能性があるため、その膜厚は例
えば２００ｎｍ程度とする。

【０１２７】さらに図１５（ｂ）に示すように、フォト
マスクを用いてフォトレジストを露光し、その後フォト
レジストを現像することによりデバイス形成層端部２２
０と、画素周辺領域を覆うようなパターンを有するフォ
トレジスト２１１を形成する。このときも第１実施形態
で示したように、搬送時に基板端部のフォトレジストの
剥がれなどが起きないように、基板端部及び端面のフォ
トレジストをあらかじめ除去してある。基板端部を露光
しフォトレジストを感光しても良いし、また、水酸化カ
リウム水溶液などのアルカリ溶液で剥離しても良い。こ
のときデバイス形成層の端部２２０が、基板端部のフォ
トレジストを剥離した領域よりも外側にならないように
するのが望ましい。すなわちシリコンナイトライドで保
護された領域から、貼り合わされたデバイス形成層の端
部２２０が露出してしまうと、貼り合わせ界面２２１か
らエッチング液が浸透し、絶縁膜１２Ａ及び酸化膜２０
６ｂがエッチングされてしまう。シリコンナイトライド
２２０が、貼り合わされた前記デバイス形成層の端部２
２０を覆っていれば、エッチング液が基板端部の貼り合
わせ界面２２１から浸透し、絶縁膜１２Ａがエッチング
されてしまうことをより一層確実に防ぐことができる。

【０１２８】次に図１５（ｃ）に示すように、支持基板
と単結晶半導体基板との貼り合わせ界面２２１上層のシ
リコンナイトライドと、画素周辺部上層のシリコンナイ
トライドを残すようにエッチングする。シリコンナイト
ライド２１０は、ウエハ周辺領域のみならず画素周辺領
域も覆っているため、画像表示領域の単結晶半導体層２
０６ａを薄く形成し、画素周辺領域の単結晶半導体層２
０６ａを比較的厚く形成する工程を同時に行うことがで
きる。なお、シリコンナイトライドを除去する領域は、
画像表示領域以外にも他の領域でも良く、たとえば完全
空乏のトランジスタを画素周辺領域に作りこむ場合、所
定の領域のシリコンナイトライドを除去し、あとの領域
全体をシリコンナイトライドで覆うようなパターンで作
成しても良い。

【０１２９】この後、図１５（ｄ）の工程は、画像表示
領域の単結晶半導体層２０６ａを熱酸化する。これは画
像表示領域のトランジスタ素子のチャネル部にあたる単
結晶半導体層２０６ａの膜厚を制御するためであり、完
全空乏型のトランジスタを形成するためには、単結晶半
導体層２０６ａの膜厚を３０ｎｍから１００ｎｍまでの
範囲で一定の膜厚にするのが好ましい。よってこの場
合、酸化膜２０６ｃを２００ｎｍ程度形成した。

【０１３０】次に、図１５（ｅ）に示すように、熱酸化
した単結晶半導体層２０６ａ上の酸化膜２０６ｃをウエ
ット処理する。これら図１５（ａ）から図１５（ｅ）の
工程を経ることで、単結晶半導体層膜厚が２００ｎｍの
画素周辺領域と７０ｎｍの画像表示領域が混在する基板
を作成することができる。

【０１３１】次に、図１６（ａ）に示すように、エッチ
ングによってシリコンナイトライド２２０を除去し、フ
ォトリソグラフィ工程、エッチング工程等により、図２
に示した如き所定パターンの半導体層１ａを形成する。
即ち、特にデータ線６ａ下で容量線３ｂが形成される領
域及び走査線３ａに沿って容量線３ｂが形成される領域
には、画素スイッチング用ＴＦＴ３０を構成する半導体
層１ａから延設された第１蓄積容量電極１ｆを形成す
る。

【０１３２】次に、図１６（ｂ）に示すように、半導体
層１ａと共に第１蓄積容量電極１ｆを約８５０〜１３０
０℃の温度、好ましくは約１０００℃の温度で７２分程
度熱酸化することにより、約６０ｎｍの比較的薄い厚さ
の熱酸化半導体膜を形成し、ゲート絶縁膜２と共に容量
形成用のゲート絶縁膜２を形成する。この結果、画像表
示領域の半導体層１ａ及び第１蓄積容量電極１ｆの厚さ
は、約３０〜１７０ｎｍの厚さ、ゲート絶縁膜２の厚さ
は、約６０ｎｍの厚さとなる。また、画素周辺領域の半
導体層１ａ及び第１蓄積容量電極１ｆの厚さは、約１７
０ｎｍの厚さ、ゲート絶縁膜２の厚さは、約６０ｎｍの
厚さとなる。なお図１６（ａ）、（ｂ）には、第１蓄積
容量電極１ｆは図示していない。

【０１３３】本実施形態の電気光学装置用基板の製造方
法によれば、単結晶半導体層２０６ａを熱酸化した後、
酸化膜をウエット処理する際に遮光層付き基板とデバイ
ス形成層との貼り合わせ端部２２０をシリコンナイトラ
イド２１０で覆い、貼り合わせ界面２２１からエッチン
グ液が浸透するのを防止するため、下地酸化膜１２がエ
ッチングされてしまうことを防ぐことができる。また、
画像表示領域を完全空乏型トラジスタ、画素周辺領域を
部分空乏型トランジスタを作り込む工程を、前記デバイ
ス形成層の端部を保護膜で覆う工程と同一プロセスで行
うことができ、工程数を削減することができる。なお遮
光層１１Ａは、貼り合わされたデバイス形成層の端部２
２０に対して内側に設けられているため、遮光層１１ａ
上層がデバイス形成層に覆われている構造となり、ウエ
ット処理の際、遮光層上部の絶縁膜１２Ａがエッチング
されてしまうことを防ぐことができる。また、基板周辺
部がシリコンナイトライドで完全に覆われない場合、貼
り合わせ界面２２１からエッチング液が浸透し、絶縁膜
１２Ａおよび酸化膜２０６ａが１mm程度エッチングされ
てしまうため、好ましくは遮光層１１ａが貼り合わされ
たデバイス形成層の端部に対して１ｍｍ以上基板内側に
設けられるように遮光層１１ａの形成位置を調整してお
く。これにより万一、デバイス形成層端部が保護膜に覆
われない領域が生じたとしても、それに起因する汚染な
どのトラブルを最小限に抑制するプロセスとなる。すな
わちデバイス形成層の端部２２０に対して１ｍｍ以上基
板内側に遮光層１１ａを設けることによって、ウエット
処理の際、遮光層上層の絶縁膜１２Ａがエッチングさ
れ、金属などの遮光層が基板表面に露出してしまうこと
をより一層防止することができる。

【０１３４】なお、本実施形態においては、遮光層を形
成する場合についてのみ説明したが、遮光層がないＴＦ
Ｔアレイ基板（電気光学装置用基板）１０の作成におい
ても、保護膜を付けることにより基板端部の遮光層付き
基板１０Ｂとデバイス形成層２０６との貼り合わせ界面
２２１からエッチング液が浸透するのを防止できるた
め、下地酸化膜１２がエッチングされてしまうことを防
ぐことができ、単結晶半導体層２０６ａの膜剥がれなど
による、歩留まりの低下を防止することができる。

【０１３５】（電子機器）上記の第１、第２実施形態の
電気光学装置用基板の製造方法により製造される電気光
学装置用基板を備えた電気光学装置を用いた電子機器の
一例として、投射型表示装置の構成について、図１７を
参照して説明する。

【０１３６】図１７において、投射型表示装置１１００
は、第１、第２実施形態の電気光学装置用基板の製造方
法により製造される電気光学装置用基板を備えた電気光
学装置を３個用意し、夫々ＲＧＢ用の電気光学装置９６
２Ｒ、９６２Ｇ及び９６２Ｂとして用いた投射型電気光
学装置の光学系の概略構成図を示す。

【０１３７】本例の投射型表示装置の光学系には、光源
装置９２０と、均一照明光学系９２３が採用されてい
る。そして、投射型表示装置は、この均一照明光学系９
２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青
（Ｂ）に分離する色分離手段としての色分離光学系９２
４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての
３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、
変調された後の色光束を再合成する色合成手段としての
色合成プリズム９１０と、合成された光束を投射面１０
０の表面に拡大投射する投射手段としての投射レンズユ
ニット９０６を備えている。また、青色光束Ｂを対応す
るライトバルブ９２５Ｂに導く導光系９２７をも備えて
いる。

【０１３８】均一照明光学系９２３は、２つのレンズ板
９２１、９２２と反射ミラー９３１を備えており、反射
ミラー９３１を挟んで２つのレンズ板９２１、９２２が
直交する状態に配置されている。均一照明光学系９２３
の２つのレンズ板９２１、９２２は、それぞれマトリク
ス状に配置された複数の矩形レンズを備えている。光源
装置９２０から出射された光束は、第１のレンズ板９２
１の矩形レンズによって複数の部分光束に分割される。
そして、これらの部分光束は、第２のレンズ板９２２の
矩形レンズによって３つのライトバルブ９２５Ｒ、９２
５Ｇ、９２５Ｂ付近で重畳される。従って、均一照明光
学系９２３を用いることにより、光源装置９２０が出射
光束の断面内で不均一な照度分布を有している場合で
も、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ
を均一な照明光で照明することが可能となる。

【０１３９】各色分離光学系９２４は、青緑反射ダイク
ロイックミラー９４１と、緑反射ダイクロイックミラー
９４２と、反射ミラー９４３から構成される。まず、青
緑反射ダイクロイックミラー９４１において、光束Ｗに
含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射
され、緑反射ダイクロイックミラー９４２の側に向か
う。赤色光束Ｒはこのミラー９４１を通過して、後方の
反射ミラー９４３で直角に反射されて、赤色光束Ｒの出
射部９４４からプリズムユニット９１０の側に出射され
る。

【０１４０】次に、緑反射ダイクロイックミラー９４２
において、青緑反射ダイクロイックミラー９４１におい
て反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇ
のみが直角に反射されて、緑色光束Ｇの出射部９４５か
ら色合成光学系の側に出射される。緑反射ダイクロイッ
クミラー９４２を通過した青色光束Ｂは、青色光束Ｂの
出射部９４６から導光系９２７の側に出射される。本例
では、均一照明光学素子の光束Ｗの出射部から、色分離
光学系９２４における各色光束の出射部９４４、９４
５、９４６までの距離がほぼ等しくなるように設定され
ている。

【０１４１】色分離光学系９２４の赤色、緑色光束Ｒ、
Ｇの出射部９４４、９４５の出射側には、それぞれ集光
レンズ９５１、９５２が配置されている。したがって、
各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これら
の集光レンズ９５１、９５２に入射して平行化される。

【０１４２】このように平行化された赤色、緑色光束
Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して
変調され、各色光に対応した画像情報が付加される。す
なわち、これらの電気光学装置は、図示を省略している
駆動手段によって画像情報に応じてスイッチング制御さ
れて、これにより、ここを通過する各色光の変調が行わ
れる。一方、青色光束Ｂは、導光系９２７を介して対応
するライトバルブ９２５Ｂに導かれ、ここにおいて、同
様に画像情報に応じて変調が施される。尚、本例のライ
トバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさ
らに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、
出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これ
らの間に配置された電気光学装置９６２Ｒ、９６２Ｇ、
９６２Ｂとからなる液晶ライトバルブである。

【０１４３】導光系９２７は、青色光束Ｂの出射部９４
６の出射側に配置した集光レンズ９５４と、入射側反射
ミラー９７１と、出射側反射ミラー９７２と、これらの
反射ミラーの間に配置した中間レンズ９７３と、ライト
バルブ９２５Ｂの手前側に配置した集光レンズ９５３と
から構成されている。集光レンズ９４６から出射された
青色光束Ｂは、導光系９２７を介して電気光学装置９６
２Ｂに導かれて変調される。各色光束の光路長、すなわ
ち、光束Ｗの出射部から各電気光学装置９６２Ｒ、９６
２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くな
り、したがって、青色光束の光量損失が最も多くなる。
しかし、導光系９２７を介在させることにより、光量損
失を抑制することができる。

【０１４４】各ライトバルブ９２５Ｒ、９２５Ｇ、９２
５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成
プリズム９１０に入射され、ここで合成される。そし
て、この色合成プリズム９１０によって合成された光が
投射レンズユニット９０６を介して所定の位置にある投
射面１００の表面に拡大投射されるようになっている。

【０１４５】本例では、電気光学装置９６２Ｒ、９６２
Ｇ、９６２Ｂには、ＴＦＴの下側に遮光層が設けられて
いるため、当該電気光学装置９６２Ｒ、９６２Ｇ、９６
２Ｂからの投射光に基づく液晶プロジェクタ内の投射光
学系による反射光、投射光が通過する際のＴＦＴアレイ
基板の表面からの反射光、他の電気光学装置から出射し
た後に投射光学系を突き抜けてくる投射光の一部等が、
戻り光としてＴＦＴアレイ基板の側から入射しても、画
素電極のスイッチング用のＴＦＴのチャネルに対する遮
光を十分に行うことができる。

【０１４６】このため、小型化に適したプリズムユニッ
トを投射光学系に用いても、各電気光学装置９６２Ｒ、
９６２Ｇ、９６２Ｂとプリズムユニットとの間におい
て、戻り光防止用のフィルムを別途配置したり、偏光手
段に戻り光防止処理を施したりすることが不要となるの
で、構成を小型且つ簡易化する上で大変有利である。

【０１４７】

【発明の効果】以上説明したように、本発明の電気光学
装置用基板の製造方法によれば、単結晶半導体層を熱酸
化した後、酸化膜をウエット処理する際にデバイス形成
層端部を保護膜で覆うため、支持基板とデバイス形成層
との貼り合わせ界面からエッチング液が浸透するのを防
止し、下地酸化膜がエッチングされてしまうことを防ぐ
ことができる。このことより、単結晶半導体層の工程内
における膜剥がれ等が防止できるため、歩留まりよく製
品を作成することができる。

【０１４８】また遮光層を設けた電気光学装置において
は、遮光層が貼り合わされたデバイス形成層の端部に対
して基板内側に設けられているため、遮光層１１ａ上層
がデバイス形成層に覆われている構造となり、ウエット
処理の際、遮光層上部の絶縁膜１２Ａがエッチングされ
てしまうことを防ぐことができる。さらに、デバイス形
成層の端部に対して１ｍｍ以上基板内側に遮光層を設け
ることによって、ウエット処理の際貼り合わせ界面から
エッチング液が浸透し、遮光層上層の絶縁膜がエッチン
グされ、金属などの遮光層が基板表面に露出してしまう
ことをより一層防止することができる。

【０１４９】また、熱酸化膜形成時にも保護膜により周
辺部を覆っている場合、たとえばウエハ周辺領域におい
てデバイス形成層に覆われず、絶縁膜によってのみ覆わ
れている遮光層があるときも、絶縁膜のクラックやボイ
ドなどから酸化種が入り込み、遮光層が酸化されてしま
うのを防ぐことができる。

【図面の簡単な説明】

【図１】本発明における製造方法を用いた電気光学装置
の画素部（表示領域）を構成するマトリクス状に形成さ
れた複数の画素における各種素子、配線等の等価回路で
ある。

【図２】図１に示した電気光学装置における、ＴＦＴア
レイ基板のトランジスタ素子の形成領域（画素部）内の
平面構造である。

【図３】図２のＡ−Ａ’断面図である。

【図４】電気光学装置の一実施形態の製造プロセスを順
を追って示す工程図（その１）である。

【図５】電気光学装置の一実施形態の製造プロセスを順
を追って示す工程図（その２）である。

【図６】電気光学装置の一実施形態の製造プロセスを順
を追って示す工程図（その３）である。

【図７】電気光学装置の一実施形態の製造プロセスを順
を追って示す工程図（その４）である。

【図８】図１に示した電気光学装置の製造プロセスを順
を追って示す工程図（その１）である。

【図９】図１に示した電気光学装置の製造プロセスを順
を追って示す工程図（その２）である。

【図１０】図１に示した電気光学装置の製造プロセスを
順を追って示す工程図（その３）である。

【図１１】図１に示した電気光学装置の製造プロセスを
順を追って示す工程図（その４）である。

【図１２】図１に示した電気光学装置の製造プロセスを
順を追って示す工程図（その５）である。

【図１３】電気光学装置の各実施の形態におけるＴＦＴ
アレイ基板をその上に形成された各構成要素と共に対向
基板の側から見た平面図である。

【図１４】図１４のＨ−Ｈ’断面図である。

【図１５】電気光学装置の一実施形態の製造プロセスを
順を追って示す工程図（その１）である。

【図１６】電気光学装置の一実施形態の製造プロセスを
順を追って示す工程図（その２）である。

【図１７】電気光学装置を用いた電子機器の一例である
投射型表示装置の構成図である。

【図１８】電気光学装置用基板用のウエハの基板平面図
である。

【図１９】図１８のＯ−Ｏ’断面図である。

【符号の説明】

１ａ…半導体層１ａ’…チャネル領域１ｂ…低濃度ソース領域（ソース側ＬＤＤ領域）１ｃ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｄ…高濃度ソース領域１ｅ…高濃度ドレイン領域１０…ＴＦＴアレイ基板１１ａ…遮光層１２…第１層間絶縁膜２０２…光透過性基板２０３…凹部２０４…遮光層２０５…絶縁体層２０５…単結晶半導体層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１８Ｄ 21/762 ６２７Ｄ 27/12 ６１２Ｂ６１９Ｂ 21/76 ＤＦターム(参考） 2H092 GA59 JA24 JB51 MA15 MA18 NA29 PA01 PA06 PA09 RA05 5C094 AA42 BA03 BA43 CA19 DA14 DA15 DB04 EA04 EA07 EB02 EB05 5F032 AA06 AA34 CA17 DA02 DA03 DA12 DA24 DA33 DA53 DA60 DA71 DA74 5F110 AA21 BB02 BB04 CC02 DD12 DD13 DD17 DD25 EE09 FF23 GG12 GG25 GG32 GG51 HJ01 HJ04 HJ12 HJ23 HL03 HL05 HL07 HL23 HM15 NN03 NN04 NN22 NN23 NN25 NN26 NN44 NN46 NN53 NN54 NN55 NN62 NN72 NN73 NN78 QQ02 QQ04 QQ05 QQ11 QQ17 QQ19 5G435 AA17 BB12 EE33 EE37 KK05

Claims

【特許請求の範囲】

【請求項１】半導体層と絶縁体層もしくは半導体層に
よって構成されたデバイス形成層と支持基板とを貼り合
わせた複合基板において、前記デバイス形成層の端部を保護膜で覆う工程と、前記複合基板をウエット処理する工程と、を具備するこ
とを特徴とする電気光学装置の製造方法。
【請求項２】前記デバイス形成層の前記半導体層は、
画素領域に画素トランジスタとして用いられる半導体層
と、前記画素領域の周辺の画素周辺領域に周辺回路のト
ランジスタとして用いられる半導体層からなり、前記デバイス形成層の端部を保護膜で覆う工程は、前記
画素領域を残して前記画素周辺領域をも前記保護膜で覆
うことを特徴とする請求項１に記載の電気光学装置の製
造方法。
【請求項３】前記画素トランジスタの半導体層の層厚
は、前記周辺回路のトランジスタの半導体層の層厚より
も薄いことを特徴とする請求項２に記載の電気光学装置
の製造方法。
【請求項４】前記デバイス形成層上には、前記画素領
域及び周辺回路を備える複数の電気光学装置が形成され
ることを特徴とする請求項２又は請求項３に記載の電気
光学装置の製造方法。
【請求項５】前記保護膜は、有機膜からなることを特
徴とする請求項１又は請求項２に記載の電気光学装置の
製造方法。
【請求項６】前記保護膜は、フォトレジストからなる
ことを特徴とする請求項５に記載の電気光学装置の製造
方法。
【請求項７】前記保護膜は、無機膜からなることを特
徴とする請求項１乃至請求項４のいずれか一項に記載の
電気光学装置の製造方法。
【請求項８】前記保護膜は、シリコンナイトライドか
らなることを特徴とする請求項７に記載の電気光学装置
の製造方法。
【請求項９】前記半導体層は、単結晶半導体であるこ
とを特徴とする請求項１乃至請求項８のいずれか一項に
記載の電気光学装置の製造方法。
【請求項１０】前記半導体層は、多結晶半導体である
ことを特徴とする請求項1乃至請求項８のいずれか一項
に記載の電気光学装置の製造方法。
【請求項１１】前記支持基板は、透明基板であること
を特徴とする請求項1乃至請求項１０のいずれか一項に
記載の電気光学装置の製造方法。
【請求項１２】前記支持基板は、石英基板であること
を特徴とする請求項1乃至請求項１１のいずれか一項に
記載の電気光学装置の製造方法。
【請求項１３】前記支持基板は、ガラス基板であるこ
とを特徴とする請求項1乃至請求項１１のいずれか一項
に記載の電気光学装置の製造方法。
【請求項１４】半導体層と絶縁体層もしくは半導体層
によって構成されたデバイス形成層と支持基板との間に
少なくとも遮光層を具備した複合基板において、前記遮光層は、貼り合わされた前記デバイス形成層の端
部に対して内側に設けられていることを特徴とする電気
光学装置。
【請求項１５】前記遮光層は、貼り合わされた前記デ
バイス形成層の端部に対して１ｍｍ以上内側に設けられ
ていることを特徴とする請求項１４に記載の電気光学装
置。
【請求項１６】前記半導体層は、単結晶半導体である
ことを特徴とする請求項１４又は請求項１５に記載の電
気光学装置。
【請求項１７】前記半導体層は、多結晶半導体である
ことを特徴とする請求項１４又は請求項１５に記載の電
気光学装置。
【請求項１８】前記支持基板は、透明基板であること
を特徴とする請求項１４乃至請求項１７のいずれか一項
に記載の電気光学装置。
【請求項１９】前記支持基板は、石英基板であること
を特徴とする請求項１４乃至請求項１８のいずれか一項
に記載の電気光学装置。
【請求項２０】前記支持基板は、ガラス基板であるこ
とを特徴とする請求項1４乃至請求項１８のいずれか一
項に記載の電気光学装置。