JP2002064366A - 省電力用条件付き捕獲フリップフロップ - Google Patents
省電力用条件付き捕獲フリップフロップInfo
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- JP2002064366A JP2002064366A JP2000239139A JP2000239139A JP2002064366A JP 2002064366 A JP2002064366 A JP 2002064366A JP 2000239139 A JP2000239139 A JP 2000239139A JP 2000239139 A JP2000239139 A JP 2000239139A JP 2002064366 A JP2002064366 A JP 2002064366A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 15
- 230000005540 biological transmission Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 239000007787 solid Substances 0.000 description 2
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- 238000007599 discharging Methods 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【課題】 動作速度に影響を及ぼさずに不必要なディス
チャージを防止することによって消費電力を最小化でき
るフリップフロップを提供する。 【解決手段】 半導体集積回路のフリップフロップであ
って、クロックを入力されて遅延/反転させ、第1及び第
2出力信号を入力されて反転させる遅延/反転手段４１０
と、上記クロックと上記遅延/反転手段の出力信号とに
制御され、正データと負データ信号の信号レベル差を検
出して増幅する差動回路手段４００，４２０と、上記差
動回路手段の出力信号を入力されてラッチし、上記第1
及び第2出力信号を出力するS-Rラッチ手段４３０とを含
む。
チャージを防止することによって消費電力を最小化でき
るフリップフロップを提供する。 【解決手段】 半導体集積回路のフリップフロップであ
って、クロックを入力されて遅延/反転させ、第1及び第
2出力信号を入力されて反転させる遅延/反転手段４１０
と、上記クロックと上記遅延/反転手段の出力信号とに
制御され、正データと負データ信号の信号レベル差を検
出して増幅する差動回路手段４００，４２０と、上記差
動回路手段の出力信号を入力されてラッチし、上記第1
及び第2出力信号を出力するS-Rラッチ手段４３０とを含
む。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体集積回路に
関し、特に動作速度に影響を及ぼさずに消費電力を最小
化できるフリップフロップに関する。
関し、特に動作速度に影響を及ぼさずに消費電力を最小
化できるフリップフロップに関する。
【０００２】
【従来の技術】一般に、フリップフロップは、レジスタ
の一種類として入力された状態を保存して出力するかそ
の以前の状態を維持する必要性を有する半導体集積装置
の内部回路に用いられる半導体素子である。フフリップ
フロップは、種々の種類があり、要求される用途に合わ
せて選択すべきである。
の一種類として入力された状態を保存して出力するかそ
の以前の状態を維持する必要性を有する半導体集積装置
の内部回路に用いられる半導体素子である。フフリップ
フロップは、種々の種類があり、要求される用途に合わ
せて選択すべきである。
【０００３】従来のフリップフロップには、ハイブリッ
ドラッチフリップフロップ(HLFF: hybrid latch-flip-f
lop)、セミダイナミックフリップフロップ(SDFF: semi-
dynamic flip-flop)、センス増幅器基盤のフリップフロ
ップ(SAFF: sense amplifier-based flip-flop)などが
ある。
ドラッチフリップフロップ(HLFF: hybrid latch-flip-f
lop)、セミダイナミックフリップフロップ(SDFF: semi-
dynamic flip-flop)、センス増幅器基盤のフリップフロ
ップ(SAFF: sense amplifier-based flip-flop)などが
ある。
【０００４】上記ハイブリッドラッチフリップフロップ
は、1996年2月にISSCC(International Solid State Cir
cuit Conference)で発表された論文に"Flow-Through La
tchand Edge-Triggered Flip-flop Hybrid Element"と
いう題目で掲載されている。
は、1996年2月にISSCC(International Solid State Cir
cuit Conference)で発表された論文に"Flow-Through La
tchand Edge-Triggered Flip-flop Hybrid Element"と
いう題目で掲載されている。
【０００５】図1は、従来のハイブリッドラッチフリッ
プフロップ(HLFF）を示す回路図である。
プフロップ(HLFF）を示す回路図である。
【０００６】図1を参照すれば、ハイブリッドラッチフ
リップフロップ(HLFF）は、クロックCLKをゲート端で入
力されソースドレイン経路が電源電圧端Vccと第1ノード
Xとの間に形成された第1プルアップトランジスタ100
と、クロックCLKを入力されて所定時間の間遅延及び反
転する遅延/反転部110と、クロックCLK、データD、及び
遅延/反転部110の出力信号を各々ゲート端で入力され第
1ノードXと接地端GNDとの間に直列連結された第1ないし
第3NMOSトランジスタ120、121、122と、データDを入力
されソースドレイン経路が第1ノードXと電源電圧端Vcc
との間に形成された第1プリチャージトランジスタ130
と、遅延/反転部110の出力信号をゲート端で入力されソ
ースドレイン経路が第1ノードXと電源電圧端Vccとの間
に形成された第2プリチャージトランジスタ140と、第1
ノードXの信号をゲート端で入力されソースドレイン経
路が電源電圧端Vccと第2ノードYとの間に形成された第2
プルアップトランジスタ150と、クロックCLK、第1ノー
ドXの信号、及び遅延/反転部110の出力信号を各々ゲー
ト端で入力され第2ノードYと接地端GNDとの間に直列連
結された第4ないし第6NMOSトランジスタ160、161、162
と、第2ノードの出力信号Qをラッチし出力するラッチ部
170からなる。
リップフロップ(HLFF）は、クロックCLKをゲート端で入
力されソースドレイン経路が電源電圧端Vccと第1ノード
Xとの間に形成された第1プルアップトランジスタ100
と、クロックCLKを入力されて所定時間の間遅延及び反
転する遅延/反転部110と、クロックCLK、データD、及び
遅延/反転部110の出力信号を各々ゲート端で入力され第
1ノードXと接地端GNDとの間に直列連結された第1ないし
第3NMOSトランジスタ120、121、122と、データDを入力
されソースドレイン経路が第1ノードXと電源電圧端Vcc
との間に形成された第1プリチャージトランジスタ130
と、遅延/反転部110の出力信号をゲート端で入力されソ
ースドレイン経路が第1ノードXと電源電圧端Vccとの間
に形成された第2プリチャージトランジスタ140と、第1
ノードXの信号をゲート端で入力されソースドレイン経
路が電源電圧端Vccと第2ノードYとの間に形成された第2
プルアップトランジスタ150と、クロックCLK、第1ノー
ドXの信号、及び遅延/反転部110の出力信号を各々ゲー
ト端で入力され第2ノードYと接地端GNDとの間に直列連
結された第4ないし第6NMOSトランジスタ160、161、162
と、第2ノードの出力信号Qをラッチし出力するラッチ部
170からなる。
【０００７】ハイブリッドラッチフリップフロップ(HLF
F）の動作を説明すれば、クロックCLKが論理ローである
時、第1プルアップトランジスタ100、第3NMOSトランジ
スタ122、及び第6NMOSトランジスタ162がターンオンさ
れ、第1NMOSトランジスタ120と第4NMOSトランジスタ160
とはターンオフされる。結果的に、第1ノードXは、電源
電圧レベルにプリチャージされ、出力信号Qは上記ラッ
チ部170に保持されていた以前のデータ値を有すること
となる。
F）の動作を説明すれば、クロックCLKが論理ローである
時、第1プルアップトランジスタ100、第3NMOSトランジ
スタ122、及び第6NMOSトランジスタ162がターンオンさ
れ、第1NMOSトランジスタ120と第4NMOSトランジスタ160
とはターンオフされる。結果的に、第1ノードXは、電源
電圧レベルにプリチャージされ、出力信号Qは上記ラッ
チ部170に保持されていた以前のデータ値を有すること
となる。
【０００８】クロックCLKの上昇エッジで、第3NMOSトラ
ンジスタ122と第6NMOSトランジスタ162とが遅延/反転部
110によって遅延及び反転されたクロック信号を待つ期
間に第1NMOSトランジスタ120と第4NMOSトランジスタ160
とがターンオンされる。この場合、上記の期間の間デー
タDがラッチ部170に保持される。一応遅延/反転部110の
出力信号が論理ハイから論理ローに遷移すれば、上記第
1ノードXは、上記第2プリチャージトランジスタ140によ
って電源電圧レベルにプリチャージされデータDが論理
ローである時、上記第1プリチャージトランジスタ130に
よって電源電圧レベルにプリチャージされる。
ンジスタ122と第6NMOSトランジスタ162とが遅延/反転部
110によって遅延及び反転されたクロック信号を待つ期
間に第1NMOSトランジスタ120と第4NMOSトランジスタ160
とがターンオンされる。この場合、上記の期間の間デー
タDがラッチ部170に保持される。一応遅延/反転部110の
出力信号が論理ハイから論理ローに遷移すれば、上記第
1ノードXは、上記第2プリチャージトランジスタ140によ
って電源電圧レベルにプリチャージされデータDが論理
ローである時、上記第1プリチャージトランジスタ130に
よって電源電圧レベルにプリチャージされる。
【０００９】クロックCLKの下降エッジで、第1プルアッ
プトランジスタ100によって第1 ノードXは、クロックCL
Kが論理ローで存在する限り完全に電源電圧レベルにプ
リチャージされる。
プトランジスタ100によって第1 ノードXは、クロックCL
Kが論理ローで存在する限り完全に電源電圧レベルにプ
リチャージされる。
【００１０】第2に、セミダイナミックフリップフロッ
プ(SDFF）は、1998年に発表された"Symposium on VLSI
Circuit Digest of Technical Papers"に"Semi-Dynamic
andDynamic Flip-Flops with Embeded Logic"という題
目で掲載されている。
プ(SDFF）は、1998年に発表された"Symposium on VLSI
Circuit Digest of Technical Papers"に"Semi-Dynamic
andDynamic Flip-Flops with Embeded Logic"という題
目で掲載されている。
【００１１】図2は、従来のセミダイナミックフリップ
フロップ(SDFF）を示す回路図である。
フロップ(SDFF）を示す回路図である。
【００１２】図2を参照すれば、セミダイナミックフリ
ップフロップ(SDFF）は、クロックCLKをゲート端で入力
されソースドレイン経路が電源電圧端Vccと第1ノードX
との間に形成されたプリチャージトランジスタ200と、
クロックCLKと第1ノードXの信号を入力されて遅延及び
反転させる遅延/反転部210と、遅延/反転部210の出力信
号、データD、及びクロックCLKを各々ゲート端で入力さ
れて上記第1ノードXと接地端GNDとの間に直列連結され
た第1ないし第3NMOSトランジスタ220、221、222と、上
記第1ノードXの信号をラッチする第1ラッチ部230と、第
1ノードの信号をゲート端で入力されソースドレイン経
路が電源電圧端Vccと出力ノードQとの間に形成されたプ
ルアップトランジスタ240と、クロックCLKと上記第1ノ
ードXの信号を各々ゲート端で入力されて出力ノードQと
接地端GNDとの間に直列に連結された第4及び第5NMOSト
ランジスタ250、251と、出力ノードQの信号をラッチ及
び反転する第2ラッチ部260を備える。
ップフロップ(SDFF）は、クロックCLKをゲート端で入力
されソースドレイン経路が電源電圧端Vccと第1ノードX
との間に形成されたプリチャージトランジスタ200と、
クロックCLKと第1ノードXの信号を入力されて遅延及び
反転させる遅延/反転部210と、遅延/反転部210の出力信
号、データD、及びクロックCLKを各々ゲート端で入力さ
れて上記第1ノードXと接地端GNDとの間に直列連結され
た第1ないし第3NMOSトランジスタ220、221、222と、上
記第1ノードXの信号をラッチする第1ラッチ部230と、第
1ノードの信号をゲート端で入力されソースドレイン経
路が電源電圧端Vccと出力ノードQとの間に形成されたプ
ルアップトランジスタ240と、クロックCLKと上記第1ノ
ードXの信号を各々ゲート端で入力されて出力ノードQと
接地端GNDとの間に直列に連結された第4及び第5NMOSト
ランジスタ250、251と、出力ノードQの信号をラッチ及
び反転する第2ラッチ部260を備える。
【００１３】セミダイナミックフリップフロップ(SDF
F）の動作を説明すれば、クロックCLKの下降エッジでフ
リップフロップは、プリチャージモードに入る。この場
合、クロックCLKをゲート端で入力されるプリチャージ
トランジスタ200がターンオンされて第1ノードXを電源
電圧レベルにプリチャージさせる。第1ノードXが論理ハ
イにプリチャージされれば、出力ノードQの信号は、入
力端から分離され上記第2ラッチ部260によって以前のラ
ッチしていた値を保持する。クロックCLKがプリチャー
ジの間に論理ローで存在すれば、遅延/反転部210の出力
信号は、論理ハイとなって第1NMOSトランジスタ220をタ
ーンオンさせる。
F）の動作を説明すれば、クロックCLKの下降エッジでフ
リップフロップは、プリチャージモードに入る。この場
合、クロックCLKをゲート端で入力されるプリチャージ
トランジスタ200がターンオンされて第1ノードXを電源
電圧レベルにプリチャージさせる。第1ノードXが論理ハ
イにプリチャージされれば、出力ノードQの信号は、入
力端から分離され上記第2ラッチ部260によって以前のラ
ッチしていた値を保持する。クロックCLKがプリチャー
ジの間に論理ローで存在すれば、遅延/反転部210の出力
信号は、論理ハイとなって第1NMOSトランジスタ220をタ
ーンオンさせる。
【００１４】クロックの上昇エッジでフリップフロップ
は、評価(evaluation)モードに入る。データDが論理ロ
ーである場合、第1ノードXは、第1ラッチ部230によって
論理ハイで残ることとなる。すると、第4及び第5NMOSト
ランジスタ250、251がターンオンされて出力ノードQの
信号をディスチャージ(discharge)することとなり、出
力ノードQを論理ローにし第2ラッチ部260によって出力
信号QBを論理ハイにする。クロックCLKが上昇した後に
遅延/反転部210の出力信号は、論理ハイから論理ローと
なり、第1NMOSトランジスタ220は、ターンオフされる。
データDが論理ハイである場合、第1ノードXは、第1ない
し第3NMOSトランジスタ220、221、222のプルダウン(pul
l down)経路を介してディスチャージ(discharge)され
る。データDが論理ローに下降しても第1ラッチ部230に
よって第1ノードXは、論理ロー値を続けてラッチするこ
ととなる。すると、プルアップトランジスタ240がター
ンオンされ出力ノードQの信号を論理ハイにすることと
なる。
は、評価(evaluation)モードに入る。データDが論理ロ
ーである場合、第1ノードXは、第1ラッチ部230によって
論理ハイで残ることとなる。すると、第4及び第5NMOSト
ランジスタ250、251がターンオンされて出力ノードQの
信号をディスチャージ(discharge)することとなり、出
力ノードQを論理ローにし第2ラッチ部260によって出力
信号QBを論理ハイにする。クロックCLKが上昇した後に
遅延/反転部210の出力信号は、論理ハイから論理ローと
なり、第1NMOSトランジスタ220は、ターンオフされる。
データDが論理ハイである場合、第1ノードXは、第1ない
し第3NMOSトランジスタ220、221、222のプルダウン(pul
l down)経路を介してディスチャージ(discharge)され
る。データDが論理ローに下降しても第1ラッチ部230に
よって第1ノードXは、論理ロー値を続けてラッチするこ
ととなる。すると、プルアップトランジスタ240がター
ンオンされ出力ノードQの信号を論理ハイにすることと
なる。
【００１５】第３に、従来のセンス増幅器基盤のフリッ
プフロップ(SAFF）は、1999年2月にISSCC(Internationa
l Solid State Circuit Conference)で発表された論文
に"Sense Amplifier-Based Flip-Flop"という題目で掲
載されている。
プフロップ(SAFF）は、1999年2月にISSCC(Internationa
l Solid State Circuit Conference)で発表された論文
に"Sense Amplifier-Based Flip-Flop"という題目で掲
載されている。
【００１６】図3は、従来のセンス増幅器基盤のフリッ
プフロップ(SAFF）を示す回路図である。
プフロップ(SAFF）を示す回路図である。
【００１７】図3を参照すれば、センス増幅器基盤のフ
リップフロップ(SAFF）は、データD、DBを入力されてク
ロックCLKに制御されるセンスアンプ部300と、センスア
ンプ部300の出力信号を入力されてラッチするためのS-R
ラッチ部310を備える。
リップフロップ(SAFF）は、データD、DBを入力されてク
ロックCLKに制御されるセンスアンプ部300と、センスア
ンプ部300の出力信号を入力されてラッチするためのS-R
ラッチ部310を備える。
【００１８】センスアンプ部300は、通常のセンス増幅
器の構造からなっており、多数のPMOSトランジスタ301
ないし304及びNMOSトランジスタ305ないし310により構
成される。上記センスアンプ部300は、データD、DB間の
信号レベル差を感知して増幅する。クロックCLKが論理
ローである場合、センスアンプ部300の出力ノードを 電
源電圧レベルにプリチャージしクロックCLKが論理ハイ
である場合、センスアンプ部300を駆動させて差動入力
を受け入れる。
器の構造からなっており、多数のPMOSトランジスタ301
ないし304及びNMOSトランジスタ305ないし310により構
成される。上記センスアンプ部300は、データD、DB間の
信号レベル差を感知して増幅する。クロックCLKが論理
ローである場合、センスアンプ部300の出力ノードを 電
源電圧レベルにプリチャージしクロックCLKが論理ハイ
である場合、センスアンプ部300を駆動させて差動入力
を受け入れる。
【００１９】センスアンプ部300からの二つの出力信号
はS-Rラッチ部310に入力されてラッチされる。S-Rラッ
チ部310の第1入力SBはセット(set)入力であって、第2入
力RBは、リセット(reset)入力である。センスアンプ部3
00を構成する差動増幅器の出力信号の特性上、第1入力S
Bと第2入力RBとが共に論理ローである場合は、許容され
ない。第1入力SBが論理ローであるならば、S-Rラッチ部
310の第1出力信号Qが論理ハイにセッティングされ、第2
入力RBが論理ローであるならば、S-Rラッチ部310の第2
出力信号QBを論理ハイにセッティングする。
はS-Rラッチ部310に入力されてラッチされる。S-Rラッ
チ部310の第1入力SBはセット(set)入力であって、第2入
力RBは、リセット(reset)入力である。センスアンプ部3
00を構成する差動増幅器の出力信号の特性上、第1入力S
Bと第2入力RBとが共に論理ローである場合は、許容され
ない。第1入力SBが論理ローであるならば、S-Rラッチ部
310の第1出力信号Qが論理ハイにセッティングされ、第2
入力RBが論理ローであるならば、S-Rラッチ部310の第2
出力信号QBを論理ハイにセッティングする。
【００２０】上述したハイブリッドラッチフリップフロ
ップ(HLFF)、セミダイナミックフリップフロップ(SDFF)
及びセンス増幅器基盤のフリップフロップ(SAFF）は、
動作速度面から見れば、トランスミッションゲートマス
タースレーブフリップフロップ(TGFF: transmission ga
te master-slave flip-flop)のようなフリップフロップ
より優れている。それに対し、クロックサイクル毎に内
部のノードがプリチャージ及びディスチャージされるた
めに不必要な消費電力を引き起こす問題点がある。
ップ(HLFF)、セミダイナミックフリップフロップ(SDFF)
及びセンス増幅器基盤のフリップフロップ(SAFF）は、
動作速度面から見れば、トランスミッションゲートマス
タースレーブフリップフロップ(TGFF: transmission ga
te master-slave flip-flop)のようなフリップフロップ
より優れている。それに対し、クロックサイクル毎に内
部のノードがプリチャージ及びディスチャージされるた
めに不必要な消費電力を引き起こす問題点がある。
【００２１】
【発明が解決しようとする課題】本発明は、上記のよう
な従来の技術の問題点を解決するために案出されたもの
で、動作速度に影響を及ぼすことなく、不必要なディス
チャージを防止することによって消費電力を最小化でき
るフリップフロップを提供することにその目的がある。
な従来の技術の問題点を解決するために案出されたもの
で、動作速度に影響を及ぼすことなく、不必要なディス
チャージを防止することによって消費電力を最小化でき
るフリップフロップを提供することにその目的がある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のフリップフロップは、半導体集積回路のフ
リップフロップにおいて、クロックを入力されて遅延/
反転させ、第1及び第2出力信号を入力されて反転させる
遅延/反転手段と、上記クロックと上記遅延/反転手段の
出力信号とに制御され、正データと負データ信号の信号
レベル差を検出して増幅する差動回路手段と、上記差動
回路手段の出力信号を入力されてラッチし、上記第1及
び第2出力信号を出力するS-Rラッチ手段とを含んでな
る。
め、本発明のフリップフロップは、半導体集積回路のフ
リップフロップにおいて、クロックを入力されて遅延/
反転させ、第1及び第2出力信号を入力されて反転させる
遅延/反転手段と、上記クロックと上記遅延/反転手段の
出力信号とに制御され、正データと負データ信号の信号
レベル差を検出して増幅する差動回路手段と、上記差動
回路手段の出力信号を入力されてラッチし、上記第1及
び第2出力信号を出力するS-Rラッチ手段とを含んでな
る。
【００２３】また、本発明のフリップフロップは、半導
体集積回路のフリップフロップにおいて、クロックをゲ
ート端で入力されソースドレイン経路が電源電圧端とプ
リチャージノードとの間に形成されたPMOSトランジスタ
と、クロックを入力されて遅延させ出力ノードの信号を
入力されて反転させる遅延/反転手段と、上記クロッ
ク、データ、及び上記遅延/反転手段の出力信号を各々
ゲート端で入力されて上記プリチャージノードと接地端
との間に直列連結された第1ないし第3NMOSトランジスタ
と、上記データをゲート端で入力されソースドレイン経
路が電源電圧端と上記プリチャージノードとの間に形成
された第1プリチャージトランジスタと、上記遅延/反転
手段の出力信号をゲート端で入力されソースドレイン経
路が電源電圧端と上記プリチャージノードとの間に形成
された第2プリチャージトランジスタと、上記プリチャ
ージノードの信号をゲート端で入力されソースドレイン
経路が電源電圧端と出力ノードとの間に形成されたプル
アップトランジスタと、上記データを入力されるインバ
ータと、上記クロック、上記インバータの出力信号、及
び上記遅延/反転手段の出力信号を各々ゲートで 入力さ
れて上記出力ノードと接地端との間に直列連結された第
4ないし第6NMOSトランジスタと、上記出力ノードの信号
を入力されてラッチ及び反転するラッチ部とを含んでな
る。
体集積回路のフリップフロップにおいて、クロックをゲ
ート端で入力されソースドレイン経路が電源電圧端とプ
リチャージノードとの間に形成されたPMOSトランジスタ
と、クロックを入力されて遅延させ出力ノードの信号を
入力されて反転させる遅延/反転手段と、上記クロッ
ク、データ、及び上記遅延/反転手段の出力信号を各々
ゲート端で入力されて上記プリチャージノードと接地端
との間に直列連結された第1ないし第3NMOSトランジスタ
と、上記データをゲート端で入力されソースドレイン経
路が電源電圧端と上記プリチャージノードとの間に形成
された第1プリチャージトランジスタと、上記遅延/反転
手段の出力信号をゲート端で入力されソースドレイン経
路が電源電圧端と上記プリチャージノードとの間に形成
された第2プリチャージトランジスタと、上記プリチャ
ージノードの信号をゲート端で入力されソースドレイン
経路が電源電圧端と出力ノードとの間に形成されたプル
アップトランジスタと、上記データを入力されるインバ
ータと、上記クロック、上記インバータの出力信号、及
び上記遅延/反転手段の出力信号を各々ゲートで 入力さ
れて上記出力ノードと接地端との間に直列連結された第
4ないし第6NMOSトランジスタと、上記出力ノードの信号
を入力されてラッチ及び反転するラッチ部とを含んでな
る。
【００２４】
【発明の実施の形態】以下、本発明の最も好ましい実施
例を、添附した図面を参照して説明する。
例を、添附した図面を参照して説明する。
【００２５】図4は、本発明にかかる条件付き捕獲フリ
ップフロップ(CCFF: conditional-capture flip-flop）
のディファレンシャルバージョン(differential versio
n）を示す回路図である。
ップフロップ(CCFF: conditional-capture flip-flop）
のディファレンシャルバージョン(differential versio
n）を示す回路図である。
【００２６】図4を参照すれば、本発明にかかる条件付
き捕獲フリップフロップ(CCFF）は、クロックCLKを入力
されて遅延/反転させてS-Rラッチ部430の第1及び第2出
力信号Q、QBを入力されて反転させる遅延/反転部410
と、クロックCLKと遅延/反転部410の出力信号に制御さ
れデータAと負データABを入力されてその差を検出して
動作する差動回路部400、420と、差動回路部400、420の
出力信号を入力されてラッチするS-Rラッチ部430を備え
る。
き捕獲フリップフロップ(CCFF）は、クロックCLKを入力
されて遅延/反転させてS-Rラッチ部430の第1及び第2出
力信号Q、QBを入力されて反転させる遅延/反転部410
と、クロックCLKと遅延/反転部410の出力信号に制御さ
れデータAと負データABを入力されてその差を検出して
動作する差動回路部400、420と、差動回路部400、420の
出力信号を入力されてラッチするS-Rラッチ部430を備え
る。
【００２７】具体的に、遅延/反転部410は、クロックCL
Kを入力されて遅延させる第1及び第2インバータ411、41
2と、第2インバータ412の出力信号とS-Rラッチ部430の
第1出力信号Qを入力される第1NORゲート413と、第2イン
バータ412の出力信号とS-Rラッチ部430の第2出力信号QB
を入力される第2NORゲート414とを備える。
Kを入力されて遅延させる第1及び第2インバータ411、41
2と、第2インバータ412の出力信号とS-Rラッチ部430の
第1出力信号Qを入力される第1NORゲート413と、第2イン
バータ412の出力信号とS-Rラッチ部430の第2出力信号QB
を入力される第2NORゲート414とを備える。
【００２８】具体的に、差動回路部400は、クロックCLK
をゲート端で入力されソースドレイン経路が電源電圧端
Vccと第1出力ノードSBとの間に形成された第1プリチャ
ージトランジスタ401と、遅延/反転部410の出力信号と
データAとを各々ゲート端で入力され第1出力ノードSBと
共通ノードNCとの間に直列連結された第1及び第2NMOSト
ランジスタ402、403と、第1出力ノードSBを反転しラッ
チして第1最終出力信号Sを生成する第1ラッチ部404と、
クロックCLKをゲートで入力されソースドレイン経路が
共通ノードNCと接地端GNDとの間に形成された第3NMOSト
ランジスタ409からなる。
をゲート端で入力されソースドレイン経路が電源電圧端
Vccと第1出力ノードSBとの間に形成された第1プリチャ
ージトランジスタ401と、遅延/反転部410の出力信号と
データAとを各々ゲート端で入力され第1出力ノードSBと
共通ノードNCとの間に直列連結された第1及び第2NMOSト
ランジスタ402、403と、第1出力ノードSBを反転しラッ
チして第1最終出力信号Sを生成する第1ラッチ部404と、
クロックCLKをゲートで入力されソースドレイン経路が
共通ノードNCと接地端GNDとの間に形成された第3NMOSト
ランジスタ409からなる。
【００２９】差動回路部420は、クロックCLKをゲート端
で入力されソースドレイン経路が電源電圧端Vccと第2出
力ノードRBとの間に形成された第2プリチャージトラン
ジスタ405と、遅延/反転部410の出力信号と負データAB
を各々ゲート端で入力され第2出力ノードRBと共通ノー
ドNCとの間に直列連結された第4及び第5NMOSトランジス
タ406、407と、第2出力ノードRBを反転しラッチして第2
最終出力信号Rを生成する第2ラッチ部408からなる。
で入力されソースドレイン経路が電源電圧端Vccと第2出
力ノードRBとの間に形成された第2プリチャージトラン
ジスタ405と、遅延/反転部410の出力信号と負データAB
を各々ゲート端で入力され第2出力ノードRBと共通ノー
ドNCとの間に直列連結された第4及び第5NMOSトランジス
タ406、407と、第2出力ノードRBを反転しラッチして第2
最終出力信号Rを生成する第2ラッチ部408からなる。
【００３０】S-Rラッチ部430は、第1出力ノードSBの信
号をゲート端で入力されソースドレイン経路が電源電圧
端Vccと自分の出力ノードである第1ノードQとの間に形
成された第1PMOSトランジスタ421と、第2最終出力信号R
をゲート端で入力されソースドレイン経路が第1ノードQ
と接地端GNDとの間に形成された第1NMOSトランジスタ42
2と、第1ノードQをゲート端で入力されソースドレイン
経路が第1出力ノードSBと自分の出力ノードである第2ノ
ードQBとの間に形成された第2PMOSトランジスタ423と、
第1ノードQの信号をゲート端で入力されソースドレイン
経路が第2最終出力信号Rと第2ノードQBとの間に形成さ
れた第2NMOSトランジスタ424と、第2ノードQBの信号を
ゲート端で入力されソースドレイン経路が第2出力ノー
ドRBと第1ノードQとの間に形成された第3PMOSトランジ
スタ425と、第2ノードQBの信号をゲート端で入力されソ
ースドレイン経路が第1最終出力ノードSと第1ノードQと
の間に形成された第3NMOSトランジスタ426と、第2出力
ノードRBの信号をゲート端で入力されソースドレイン経
路が電源電圧端Vccと第2ノードQBとの間に形成された第
4PMOSトランジスタ427と、第1最終出力ノードSの信号を
ゲート端で入力されソースドレイン経路が第2ノードQB
と接地端GNDとの間に形成された第4NMOSトランジスタ42
8とを備える。
号をゲート端で入力されソースドレイン経路が電源電圧
端Vccと自分の出力ノードである第1ノードQとの間に形
成された第1PMOSトランジスタ421と、第2最終出力信号R
をゲート端で入力されソースドレイン経路が第1ノードQ
と接地端GNDとの間に形成された第1NMOSトランジスタ42
2と、第1ノードQをゲート端で入力されソースドレイン
経路が第1出力ノードSBと自分の出力ノードである第2ノ
ードQBとの間に形成された第2PMOSトランジスタ423と、
第1ノードQの信号をゲート端で入力されソースドレイン
経路が第2最終出力信号Rと第2ノードQBとの間に形成さ
れた第2NMOSトランジスタ424と、第2ノードQBの信号を
ゲート端で入力されソースドレイン経路が第2出力ノー
ドRBと第1ノードQとの間に形成された第3PMOSトランジ
スタ425と、第2ノードQBの信号をゲート端で入力されソ
ースドレイン経路が第1最終出力ノードSと第1ノードQと
の間に形成された第3NMOSトランジスタ426と、第2出力
ノードRBの信号をゲート端で入力されソースドレイン経
路が電源電圧端Vccと第2ノードQBとの間に形成された第
4PMOSトランジスタ427と、第1最終出力ノードSの信号を
ゲート端で入力されソースドレイン経路が第2ノードQB
と接地端GNDとの間に形成された第4NMOSトランジスタ42
8とを備える。
【００３１】S-Rラッチ部420は、通常の交差接続回路と
して高速動作を遂行する。
して高速動作を遂行する。
【００３２】動作を説明すれば、クロックCLKが論理ロ
ーである時、第1出力ノードSBの信号であるセット負信
号SBと第2出力ノードの信号であるリセット負信号RBと
が差動回路部400の第1及び第2プリチャージトランジス
タ401、405によって論理ローから論理ハイに遷移しS-R
ラッチ部430がディセーブルされる。第1及び第2信号Q、
QBが各々論理ローと論理ハイである場合、S-Rラッチ部4
30の第2PMOSトランジスタ423と第3NMOSトランジスタ426
とがターンオンされ出力状態を保存する。また第1及び
第2信号Q、QBは、遅延/反転部410の第1及び第2NORゲー
ト413、414を介して差動回路部400の第1NMOSトランジス
タ402をターンオンさせ差動回路部420の第4NMOSトラン
ジスタ406をターンオフさせる。クロックCLKが上昇した
後のフリップフロップの動作を説明すれば、入力される
データAと負データABの状態に応じて動作が決定され
る。
ーである時、第1出力ノードSBの信号であるセット負信
号SBと第2出力ノードの信号であるリセット負信号RBと
が差動回路部400の第1及び第2プリチャージトランジス
タ401、405によって論理ローから論理ハイに遷移しS-R
ラッチ部430がディセーブルされる。第1及び第2信号Q、
QBが各々論理ローと論理ハイである場合、S-Rラッチ部4
30の第2PMOSトランジスタ423と第3NMOSトランジスタ426
とがターンオンされ出力状態を保存する。また第1及び
第2信号Q、QBは、遅延/反転部410の第1及び第2NORゲー
ト413、414を介して差動回路部400の第1NMOSトランジス
タ402をターンオンさせ差動回路部420の第4NMOSトラン
ジスタ406をターンオフさせる。クロックCLKが上昇した
後のフリップフロップの動作を説明すれば、入力される
データAと負データABの状態に応じて動作が決定され
る。
【００３３】データAが論理ハイである場合、セット負
信号SBがプルダウン(pull down)され上記S-Rラッチ部43
0の第1PMOSトランジスタ421と第4NMOSトランジスタ428
がアクティブにされ出力状態を変換させる。この時間の
間にS-Rラッチ部420の第2PMOSトランジスタ423と第3NMO
Sトランジスタ426とがターンオフされ、以前の状態と現
在の状態の信号値との間に信号ファイティング(signal
fighting）を誘発させない。データAの入力が論理ロー
である場合、差動回路部400の第3NMOSトランジスタ406
がターンオフされているため、リセット負信号RBがプル
ダウンされない。これは出力が既に入力されたデータA
値と同じ値を有するためである。クロックCLKが論理ハ
イから論理ローに遷移する場合、セット負信号SBは、デ
ィスチャージ(discharge)されていれば、プリチャージ
される。遅延/反転部410の第1及び第2インバータ411、4
12の出力信号は、プルダウン出力値に応じて差動回路部
400の第1NMOSトランジスタ402及び第4NMOSトランジスタ
406をターンオンさせる。
信号SBがプルダウン(pull down)され上記S-Rラッチ部43
0の第1PMOSトランジスタ421と第4NMOSトランジスタ428
がアクティブにされ出力状態を変換させる。この時間の
間にS-Rラッチ部420の第2PMOSトランジスタ423と第3NMO
Sトランジスタ426とがターンオフされ、以前の状態と現
在の状態の信号値との間に信号ファイティング(signal
fighting）を誘発させない。データAの入力が論理ロー
である場合、差動回路部400の第3NMOSトランジスタ406
がターンオフされているため、リセット負信号RBがプル
ダウンされない。これは出力が既に入力されたデータA
値と同じ値を有するためである。クロックCLKが論理ハ
イから論理ローに遷移する場合、セット負信号SBは、デ
ィスチャージ(discharge)されていれば、プリチャージ
される。遅延/反転部410の第1及び第2インバータ411、4
12の出力信号は、プルダウン出力値に応じて差動回路部
400の第1NMOSトランジスタ402及び第4NMOSトランジスタ
406をターンオンさせる。
【００３４】上記で分かるように、S-Rラッチ部430の第
1出力信号Q及び入力されたデータAの信号が全部論理ハ
イである場合、第1NMOSトランジスタ402をターンオフさ
せることで、フリップフロップはディスチャージぜず、
元の状態を維持することとなる。第1出力信号Q及び入力
されたデータAの信号が全部論理ローである場合、第2NM
OSトランジスタ403をターンオフさせることで、不必要
なディスチャージを防止する。
1出力信号Q及び入力されたデータAの信号が全部論理ハ
イである場合、第1NMOSトランジスタ402をターンオフさ
せることで、フリップフロップはディスチャージぜず、
元の状態を維持することとなる。第1出力信号Q及び入力
されたデータAの信号が全部論理ローである場合、第2NM
OSトランジスタ403をターンオフさせることで、不必要
なディスチャージを防止する。
【００３５】図5は、本発明の他の実施例を示す条件付
き捕獲フリップフロップ(CCFF）のシングルエンドバー
ジョン(single-ended version）を示す回路図である。
き捕獲フリップフロップ(CCFF）のシングルエンドバー
ジョン(single-ended version）を示す回路図である。
【００３６】図5を参照すれば、条件付き捕獲フリップ
フロップ(CCFF）のシングルエンドバージョンのフリッ
プフロップは、クロックCLKをゲート端で入力されソー
スドレイン経路が電源電圧端VccとプリチャージノードX
との間に形成されたPMOSトランジスタ500と、クロックC
LKを入力されて遅延させ出力信号Qを入力されて反転さ
せる遅延/反転部540と、クロックCLK、データD、及び遅
延/反転部540の出力信号NBを各々ゲート端で入力されて
プリチャージノードXと接地端GNDとの間に直列連結され
た第1ないし第3NMOSトランジスタ510、511、512と、デ
ータDをゲート端で入力されソースドレイン経路が電源
電圧端VccとプリチャージノードXとの間に形成された第
1プリチャージトランジスタ530と、遅延/反転部540の出
力信号CKDBをゲート端で入力されソースドレイン経路が
電源電圧端Vccと上記プリチャージノードXとの間に形成
された第2プリチャージトランジスタ550と、プリチャー
ジノードXの信号をゲート端で入力されソースドレイン
経路が電源電圧端Vccと出力ノードQとの間に形成された
プルアップトランジスタ560と、データDを入力されるイ
ンバータ520と、クロックCLK、インバータ520の出力信
号、及び遅延/反転部540の出力信号を各々ゲート端で入
力され出力ノードQと接地端GNDとの間に直列連結された
第4ないし第6NMOSトランジスタ570、571、572と、出力
ノードQの信号を入力されてラッチ及び反転するラッチ
部580を備える。
フロップ(CCFF）のシングルエンドバージョンのフリッ
プフロップは、クロックCLKをゲート端で入力されソー
スドレイン経路が電源電圧端VccとプリチャージノードX
との間に形成されたPMOSトランジスタ500と、クロックC
LKを入力されて遅延させ出力信号Qを入力されて反転さ
せる遅延/反転部540と、クロックCLK、データD、及び遅
延/反転部540の出力信号NBを各々ゲート端で入力されて
プリチャージノードXと接地端GNDとの間に直列連結され
た第1ないし第3NMOSトランジスタ510、511、512と、デ
ータDをゲート端で入力されソースドレイン経路が電源
電圧端VccとプリチャージノードXとの間に形成された第
1プリチャージトランジスタ530と、遅延/反転部540の出
力信号CKDBをゲート端で入力されソースドレイン経路が
電源電圧端Vccと上記プリチャージノードXとの間に形成
された第2プリチャージトランジスタ550と、プリチャー
ジノードXの信号をゲート端で入力されソースドレイン
経路が電源電圧端Vccと出力ノードQとの間に形成された
プルアップトランジスタ560と、データDを入力されるイ
ンバータ520と、クロックCLK、インバータ520の出力信
号、及び遅延/反転部540の出力信号を各々ゲート端で入
力され出力ノードQと接地端GNDとの間に直列連結された
第4ないし第6NMOSトランジスタ570、571、572と、出力
ノードQの信号を入力されてラッチ及び反転するラッチ
部580を備える。
【００３７】図5を参照して、条件付き捕獲フリップフ
ロップ(CCFF）のシングルエンドバージョン(single-end
ed version）の動作を説明すれば、遅延/反転部540は、
上記図4のフリップフロップの遅延/反転部410と同じ目
的で用いられる。プリチャージノードXは出力ノードQの
信号が論理ローであって、データDが論理ハイである場
合、クロックの上昇エッジでディスチャージされる。
ロップ(CCFF）のシングルエンドバージョン(single-end
ed version）の動作を説明すれば、遅延/反転部540は、
上記図4のフリップフロップの遅延/反転部410と同じ目
的で用いられる。プリチャージノードXは出力ノードQの
信号が論理ローであって、データDが論理ハイである場
合、クロックの上昇エッジでディスチャージされる。
【００３８】クロックCLKが論理ローである場合、第2及
び第3NMOSトランジスタ511、512がプリチャージノードX
のディスチャージすることを防止するため、論理ハイを
維持する。データDが論理ローである場合、第5NMOSトラ
ンジスタ571は、ターンオンされ出力ノードQの信号は、
現在の状態を維持するか接地レベルにプルダウンされ
る。一応遅延/反転部540から第3NMOSトランジスタ510に
入力される信号が論理ローとなれば、プリチャージノー
ドXは、データDから分離される。遅延/反転部540から第
6NMOSトランジスタ572に入力される信号が論理ローであ
る場合、出力ノードQもデータDと分離され動作する。ク
ロックCLKの下降エッジからクロックCLKが論理ローレベ
ルを維持する限り、プリチャージノードXは、電源電圧
レベルにプリチャージされる。
び第3NMOSトランジスタ511、512がプリチャージノードX
のディスチャージすることを防止するため、論理ハイを
維持する。データDが論理ローである場合、第5NMOSトラ
ンジスタ571は、ターンオンされ出力ノードQの信号は、
現在の状態を維持するか接地レベルにプルダウンされ
る。一応遅延/反転部540から第3NMOSトランジスタ510に
入力される信号が論理ローとなれば、プリチャージノー
ドXは、データDから分離される。遅延/反転部540から第
6NMOSトランジスタ572に入力される信号が論理ローであ
る場合、出力ノードQもデータDと分離され動作する。ク
ロックCLKの下降エッジからクロックCLKが論理ローレベ
ルを維持する限り、プリチャージノードXは、電源電圧
レベルにプリチャージされる。
【００３９】図6は、上記図4のフリップフロップの各信
号に対するシミュレーション実験した結果の波形を示す
タイミング図であって、図7は、上記図5のフリップフロ
ップに対しシミュレーション実験した波形を示すタイミ
ング図である。
号に対するシミュレーション実験した結果の波形を示す
タイミング図であって、図7は、上記図5のフリップフロ
ップに対しシミュレーション実験した波形を示すタイミ
ング図である。
【００４０】図6と図7に示されているフリップフロップ
のシミュレーション波形は、電源電圧2．5V、摂氏25度
の温度条件、400fFの出力ロード(output load)を使用し
たティピカル(typical)装置で、0．35μm CMOS技術を用
いて得たものである。
のシミュレーション波形は、電源電圧2．5V、摂氏25度
の温度条件、400fFの出力ロード(output load)を使用し
たティピカル(typical)装置で、0．35μm CMOS技術を用
いて得たものである。
【００４１】図8は、本発明の条件付き捕獲フリップフ
ロップ(CCFF)と従来のセンス増幅器基盤のフリップフロ
ップ(SAFF)とのデータパターンに応じた電力消耗を比較
した図面である。
ロップ(CCFF)と従来のセンス増幅器基盤のフリップフロ
ップ(SAFF)とのデータパターンに応じた電力消耗を比較
した図面である。
【００４２】図8を参照すれば、例えば、(11001100）の
データパターンのように隣接したデータの変化がない場
合、従来のセンス増幅器基盤のフリップフロップ(SAFF)
より本発明の条件付き捕獲フリップフロップ(CCFF）が
約20%の省電力効果があり、(11111111）のデータパター
ンのようにクロック毎にデータの変化がない場合には、
約60%の省電力効果があることが分かる。
データパターンのように隣接したデータの変化がない場
合、従来のセンス増幅器基盤のフリップフロップ(SAFF)
より本発明の条件付き捕獲フリップフロップ(CCFF）が
約20%の省電力効果があり、(11111111）のデータパター
ンのようにクロック毎にデータの変化がない場合には、
約60%の省電力効果があることが分かる。
【００４３】図9は、本発明の条件付きフリップフロッ
プ(CCFF)と従来のハイブリッドラッチフリップフロップ
(HLFF)、セミダイナミックフリップフロップ(SDFF)、消
費電力が極めて少ないトランスミッションゲートマスタ
ースレーブフリップフロップ(TGFF : Transmission gat
e master-slave flip-flop)とのデータパターンに応じ
た消費電力を比較した図である。
プ(CCFF)と従来のハイブリッドラッチフリップフロップ
(HLFF)、セミダイナミックフリップフロップ(SDFF)、消
費電力が極めて少ないトランスミッションゲートマスタ
ースレーブフリップフロップ(TGFF : Transmission gat
e master-slave flip-flop)とのデータパターンに応じ
た消費電力を比較した図である。
【００４４】図9を参照すれば、図8と同様に、データパ
ターンにおいてデータの変化がある場合だけでなく、ク
ロック毎にデータの変化がない場合に本発明の条件付き
捕獲フリップフロップ(CCFF）が他のフリップフロップ
より省電力効果が優れていることが分かる。
ターンにおいてデータの変化がある場合だけでなく、ク
ロック毎にデータの変化がない場合に本発明の条件付き
捕獲フリップフロップ(CCFF）が他のフリップフロップ
より省電力効果が優れていることが分かる。
【００４５】図10は、本発明の条件付き捕獲フリップフ
ロップ(CCFF)と従来のセンス増幅器基盤のフリップフロ
ップ(SAFF）を各々使用してカウンタを具現した場合の
消費電力を比較した図である。図で、"FLIP-FLOP"は、
カウンタの内部で消費される電力を示し、"クロック（C
LOCK）"は、クロックがトグル(toggle)される時消費さ
れる電力を示し、"ゲート（GATE）"は、カウンタの出力
信号を論理組合するためのANDゲート、NORゲートなどの
論理ゲートが消費する電力を各々示す。
ロップ(CCFF)と従来のセンス増幅器基盤のフリップフロ
ップ(SAFF）を各々使用してカウンタを具現した場合の
消費電力を比較した図である。図で、"FLIP-FLOP"は、
カウンタの内部で消費される電力を示し、"クロック（C
LOCK）"は、クロックがトグル(toggle)される時消費さ
れる電力を示し、"ゲート（GATE）"は、カウンタの出力
信号を論理組合するためのANDゲート、NORゲートなどの
論理ゲートが消費する電力を各々示す。
【００４６】図10を参照すれば、本発明の条件付き捕獲
フリップフロップ(CCFF）を使用したカウンタと従来の
センス増幅器基盤のフリップフロップ(SAFF）を使用し
たカウンタは、"クロック"消費電力及び"ゲート"消費電
力においては、大きな差はないが、カウンタ内部で消費
される電力を比較すると、約51%の電力が減少されるこ
とが分かる。全体的に本発明にかかる条件付き捕獲フリ
ップフロップ(CCFF）を使用したカウンタの場合、従来
より約30%の消費電力を低減することができる。
フリップフロップ(CCFF）を使用したカウンタと従来の
センス増幅器基盤のフリップフロップ(SAFF）を使用し
たカウンタは、"クロック"消費電力及び"ゲート"消費電
力においては、大きな差はないが、カウンタ内部で消費
される電力を比較すると、約51%の電力が減少されるこ
とが分かる。全体的に本発明にかかる条件付き捕獲フリ
ップフロップ(CCFF）を使用したカウンタの場合、従来
より約30%の消費電力を低減することができる。
【００４７】図11は、従来のセンス増幅器基盤のフリッ
プフロップ(SAFF)と本発明の条件付き捕獲フリップフロ
ップ(CCFF）の動作速度を比較するためにセットアップ
時間(setup time)及び保持時間(hold time）を比較した
表である。表から分かるように、本発明の条件付き捕獲
フリップフロップ(CCFF）の動作速度も従来のフリップ
フロップと比較して低下しないことが分かる。
プフロップ(SAFF)と本発明の条件付き捕獲フリップフロ
ップ(CCFF）の動作速度を比較するためにセットアップ
時間(setup time)及び保持時間(hold time）を比較した
表である。表から分かるように、本発明の条件付き捕獲
フリップフロップ(CCFF）の動作速度も従来のフリップ
フロップと比較して低下しないことが分かる。
【００４８】本発明の技術思想は、上記好ましい実施例
によって具体的に記述されたが、上記した実施例はその
説明のためのものであって、その制限のためのものでは
ないことに留意されるべきである。また、本発明の技術
分野における通常の専門家であるならば、本発明の技術
思想の範囲内で種々の変更が可能であることを理解され
るべきである。
によって具体的に記述されたが、上記した実施例はその
説明のためのものであって、その制限のためのものでは
ないことに留意されるべきである。また、本発明の技術
分野における通常の専門家であるならば、本発明の技術
思想の範囲内で種々の変更が可能であることを理解され
るべきである。
【００４９】
【発明の効果】上記したとおり、本発明は、差動入力を
使用しながらも遅延/反転部において以前の状態と入力
されたデータの状態が同一である場合に不必要なディス
チャージを防止することによって消費電力を低減させる
効果がある。
使用しながらも遅延/反転部において以前の状態と入力
されたデータの状態が同一である場合に不必要なディス
チャージを防止することによって消費電力を低減させる
効果がある。
【図1】従来技術の上記ハイブリッドラッチフリップフ
ロップの基本的な回路を示す回路図である。
ロップの基本的な回路を示す回路図である。
【図2】従来技術の上記セミダイナミックフリップフロ
ップの詳細な回路を示す回路図である。
ップの詳細な回路を示す回路図である。
【図3】従来技術の上記センス増幅器基盤のフリップフ
ロップの詳細な回路図である。
ロップの詳細な回路図である。
【図4】本発明の条件付き捕獲フリップフロップ(Condit
ional-Capture Flip-Flop）を示す詳細な回路図であ
る。
ional-Capture Flip-Flop）を示す詳細な回路図であ
る。
【図5】本発明の別の実施例を示すシングルエンドバー
ジョン(single-ended version）の回路図である。
ジョン(single-ended version）の回路図である。
【図6】図4のフリップフロップに対してシミュレーショ
ン実験した波形を示すタイミング図である。
ン実験した波形を示すタイミング図である。
【図7】図5のフリップフロップに対してシミュレーショ
ン実験した波形を示すタイミング図である。
ン実験した波形を示すタイミング図である。
【図8】本発明のフリップフロップ(CCFF)と従来技術の
センス増幅器基盤のフリップフロップ(SAFF)とのデータ
パターンに応じた消費電力を比較した図である。
センス増幅器基盤のフリップフロップ(SAFF)とのデータ
パターンに応じた消費電力を比較した図である。
【図9】本発明のフリップフロップ(CCFF)と従来技術の
ハイブリッドラッチフリップフロップ(HLFF)、セミダイ
ナミックフリップフロップ(SDFF)、トランスミッション
ゲートマスタースレーブフリップフロップ(TGFF : Tran
smission gate master-slave flip-flop)とのデータパ
ターンに応じた消費電力を比較した図である。
ハイブリッドラッチフリップフロップ(HLFF)、セミダイ
ナミックフリップフロップ(SDFF)、トランスミッション
ゲートマスタースレーブフリップフロップ(TGFF : Tran
smission gate master-slave flip-flop)とのデータパ
ターンに応じた消費電力を比較した図である。
【図10】本発明のフリップフロップ(CCFF)を使用したカ
ウンタと従来技術のフリップフロップ(SAFF)を使用した
カウンタが駆動する時の消費電力を比較した図である。
ウンタと従来技術のフリップフロップ(SAFF)を使用した
カウンタが駆動する時の消費電力を比較した図である。
【図11】従来のセンス増幅器基盤のフリップフロップ(S
AFF)と本発明の条件付き捕獲フリップフロップ(CCFF）
の動作速度を比較した表である。
AFF)と本発明の条件付き捕獲フリップフロップ(CCFF）
の動作速度を比較した表である。
400、420 差動回路部 410 遅延/反転部 420 S-Rラッチ部
Claims (6)
- 【請求項1】 半導体集積回路のフリップフロップであ
って、 クロックを入力されて遅延/反転させ、第1及び第2出力
信号を入力されて反転させる遅延/反転手段と、 上記クロックと上記遅延/反転手段の出力信号とに制御
され、正データと負データ信号の信号レベル差を検出し
て増幅する差動回路手段と、 上記差動回路手段の出力信号を入力されてラッチし、上
記第1及び第2出力信号を出力するS-Rラッチ手段とを含
むことを特徴とするフリップフロップ。 - 【請求項2】 上記遅延/反転手段は、 上記クロックを入力されて遅延させる第1及び 第2イン
バータと、 上記第2インバータの出力信号と上記S-Rラッチ手段から
の第1出力信号を入力される第1NORゲートと、上記第2イ
ンバータの出力信号と上記S-Rラッチ手段の第2出力信号
を入力される第2NORゲートとを含んでなることを特徴と
する請求項1に記載のフリップフロップ。 - 【請求項3】 上記差動回路手段は、 上記クロックをゲート端で入力されソースドレイン経路
が電源電圧端と第1出力ノードとの間に形成された第1プ
リチャージトランジスタと、 上記遅延/反転手段の出力信号とデータを各々ゲート端
で入力されて上記第1出力ノードと共通ノードとの間に
直列連結された第1及び第2NMOSトランジスタと、 上記第1出力ノードの信号を反転しラッチして第1最終出
力信号を生成する第1ラッチ部と、 上記クロックをゲート端で入力されソースドレイン経路
が電源電圧端と第2出力ノードとの間に形成された第2プ
リチャージトランジスタと、 上記遅延/反転手段の出力信号と負データ信号とをゲー
ト端で入力されて上記第2出力ノードと共通ノードとの
間に直列連結された第3及び第4NMOSトランジスタと、 上記第2出力ノードの信号を反転しラッチして第2最終出
力信号を生成する第2ラッチ部と、 上記クロックをゲート端で入力されソースドレイン経路
が上記共通ノードと接地端との間に形成された第5NMOS
トランジスタとを含んでなることを特徴とする請求項1
に記載のフリップフロップ。 - 【請求項4】 上記S-Rラッチ部は、 上記第1出力ノードの信号をゲート端で入力されソース
ドレイン経路が電源電圧端と自分の出力ノードである第
1ノードとの間に形成された第1PMOSトランジスタと、 上記第2最終出力信号をゲート端で入力されてソースド
レイン経路が上記第1ノードと接地端との間に形成され
た第1NMOSトランジスタと、 上記第1ノードの信号をゲート端で入力されソースドレ
イン経路が上記第1出力ノードと自分の出力ノードであ
る第2ノードとの間に形成された第2PMOSトランジスタ
と、 上記第1ノードの信号をゲート端で入力されソースドレ
イン経路が上記第2最終出力信号と上記第2ノードとの間
に形成された第2NMOSトランジスタと、 上記第2ノードの信号をゲート端で入力されソースドレ
イン経路が上記第2出力ノードと上記第1ノードとの間に
形成された第3PMOSトランジスタと、 上記第2ノードの信号をゲート端で入力されソースドレ
イン経路が上記第1最終出力ノードと上記第1ノードとの
間に形成された第3NMOSトランジスタと、 上記第2出力ノードの信号をゲート端で入力されソース
ドレイン経路が電源電圧端と上記第2 ノードとの間に形
成された第4PMOSトランジスタと、 上記第1最終出力ノードの信号をゲート端で入力されソ
ースドレイン経路が上記第2ノードと接地端との間に形
成された第4NMOSトランジスタとを含んでなることを特
徴とする請求項1又は3に記載のフリップフロップ。 - 【請求項5】 半導体集積回路のフリップフロップにお
いて、 クロックをゲート端で入力されソースドレイン経路が電
源電圧端とプリチャージノードとの間に形成されたPMOS
トランジスタと、 クロックを入力されて遅延させ出力ノードの信号を入力
されて反転させる遅延/反転手段と、 上記クロック、データ、及び上記遅延/反転手段の出力
信号を各々ゲート端で入力されて上記プリチャージノー
ドと接地端との間に直列連結された第1ないし第3NMOSト
ランジスタと、 上記データをゲート端で入力されソースドレイン経路が
電源電圧端と上記プリチャージノードとの間に形成され
た第1プリチャージトランジスタと、 上記遅延/反転手段の出力信号をゲート端で入力されソ
ースドレイン経路が電源電圧端と上記プリチャージノー
ドとの間に形成された第2プリチャージトランジスタ
と、 上記プリチャージノードの信号をゲート端で入力されソ
ースドレイン経路が電源電圧端と出力ノードとの間に形
成されたプルアップトランジスタと、 上記データを入力されるインバータと、上記クロック、
上記インバータの出力信号、及び上記遅延/反転手段の
出力信号を各々ゲートで入力されて上記出力ノードと接
地端との間に直列連結された第4ないし第6NMOSトランジ
スタと、 上記出力ノードの信号を入力されてラッチ及び反転する
ラッチ部とを含んでなることを特徴とするフリップフロ
ップ。 - 【請求項6】 上記遅延/反転手段は、 上記クロックを入力されて遅延させる第1及び 第2イン
バータと、 上記第2インバータの出力信号と上記S-Rラッチ手段から
の第1出力信号を入力される第1NORゲートと、 上記第2インバータの出力信号を反転させるための第3イ
ンバータとを含んでなることを特徴とする請求項5に記
載のフリップフロップ。
Priority Applications (1)
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|---|---|---|---|
| JP2000239139A JP4589496B2 (ja) | 2000-08-07 | 2000-08-07 | 省電力用条件付き捕獲フリップフロップ |
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|---|---|
| JP2002064366A true JP2002064366A (ja) | 2002-02-28 |
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| JP2000239139A Expired - Fee Related JP4589496B2 (ja) | 2000-08-07 | 2000-08-07 | 省電力用条件付き捕獲フリップフロップ |
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-
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