JP2000507702A - プログラム可能な遅延を与える装置および方法 - Google Patents

Abstract

(57)【要約】 各チャネルの異なる伝搬長を補償するプリント回路ボード用テスタは、単一入力遅延セル、少なくとも１つの複数入力遅延セル、およびマルチプレクサを含む。遅延セルは、互いにチェーン状に接続されている。更に、単一入力遅延セルは、チェーン内の最初の遅延セルであり、各複数入力遅延セルは、その入力の１つを選択する能力を有する。タイミング信号を各遅延セル、およびマルチプレクサに印加する。複数入力遅延セルの入力は、単一入力遅延セルの出力、およびチェーン内のいずれかの前段の複数入力遅延セルの出力に接続されている。単一入力遅延セルは、タイミング信号を遅延させる。各複数入力遅延セルは、テスタによって、その入力の１つを選択するようにプログラムされ、次に選択した入力を遅延させる。最後に、タイミング信号または遅延セルの出力の１つのいずれかを選択するように、マルチプレクサをテスタによってプログラムする。マルチプレクサによって選択された信号は、チャネルの伝搬長を補償するために必要な量だけ遅延されたタイミング信号である。

Description

【発明の詳細な説明】 プログラム可能な遅延を与える装置および方法 発明の背景 この発明は、一般的に、自動検査機器に関し、更に特定すれば、自動検査機器 において用いられるディスキュー回路(deskew circuitry)に関するものである。 プリント回路ボードの製造者は、一般的に、自動検査機器（「テスタ」として も知られている）を用いて、プリント回路ボードが製造上の欠陥を含んでいるか 否かについて判定を行なう。テスタは、典型的には、コンピュータ化された制御 回路、駆動および受信チャネル、ならびにテスタピンを含む。テスタピンは、被 検査プリント回路ボード（ＢＵＴ：Board Under Test）の電気ノードを、テスタ の駆動（ドライバ：driver）および受信（レシーバ：receiver）チャネルに接続 する。 典型的な検査セッションの間、テスタは検査信号をＢＵＴに印加し、ＢＵＴに よって生成される出力信号を受け取り評価する。検査信号、およびテスタがＢＵ Ｔから受け取ることが予測される信号の双方が、一連の検査ベクトルによって特 定される。 典型的な検査ベクトルはディジタル形式であり、データ値と、タイミングと、 検査信号または予測出力信号のいずれかのフォーマットとに関する情報を与える 。例えば、特定の時間期間における信号のデータ値は、ハイまたはローのいずれ かとして指定することができ、信号タイミングは、検査サイクルの開始時に対す る遅延として指定することができ、更にフォーマットは、当該信号がＢＵＴのノ ードに印加されるのか、あるいはＢＵＴのノードにおいて観察されるのかを示す ことができる。 検査信号および出力信号双方のタイミングは、各駆動および受信チャネルに伴 う伝搬遅延による影響を受ける場合もある。チャネルの伝搬遅延は様々に変動し 得るので、各駆動および受信チャネルは、通常、「ディスキュー」回路を含む。 ディスキュー回路は、プログラム可能な遅延を与え、それを指定することにより 、 結果的に得られる各駆動および受信チャネルの伝搬遅延が同一となるようにする ことができる。これによって、テスタは、検査サイクルの開始時に対して適正な 時点において、検査信号を印加するとともに、出力信号を受け取ることが確実と なる。 図１Ａは、典型的な検査構成のテスタのブロック図を示す。人間である検査技 師が、一連の検査ベクトルから成る検査プログラムを、コンピュータ・ワークス テーション１００上で作成する。次に、検査技師は、システム・バスを用いて、 この検査プログラムをシーケンサ１１０のメモリ（図示せず）にロードする。 シーケンサ１１０は、検査プログラムを実行し、制御信号を、駆動（ドライバ ）チャネル１０２，１０４，１０６，および１０８、受信（レシーバ）チャネル １１４，１１６，１１８，１２０、ならびにタイミング発生器１１２に送る。タ イミング発生器１１２は、多数のタイミング信号を生成し、駆動チャネル１０２ ，１０４，１０６，および１０８、ならびに受信チャネル１１４，１１６，１１ ８，１２０にそれらを供給する。その結果、多数の駆動および受信チャネルが、 検査セッションの要件に応じて、同一のタイミング信号を用いたり、あるいは異 なるタイミング信号を用いることが可能となる。最後に、テスタ・ピン１２２， １２４，１２６，および１２８は、駆動チャネル１０２，１０４，１０６，およ び１０８を、それぞれＢＵＴ１３８の１組のノードに接続する。同様に、テスタ ・ピン１３０，１３２，１３４，および１３６は、受信チャネル１１４，１１６ ，１１８，および１２０を、それぞれＢＵＴ１３８の他の１組のノードに接続す る。 典型的な動作モードでは、シーケンサ１１０は、ライン１４０を用いて制御信 号を駆動チャネル１０２に送る。また、シーケンサ１１０は、ライン１５０を用 いて制御信号を受信チャネル１１４に送る。検査プログラムは検査ベクトルを含 み、これらが、駆動チャネル１０２が発生する検査信号、および受信チャネル１ １４がＢＵＴ１３８のノードにおいて観察することを予測する出力信号双方の特 性を特定する。加えて、タイミング発生器１１２は、ライン１４４および１５４ を用いてタイミング信号を、ライン１４６および１５６を用いて制御信号を、駆 動チャネル１０２および受信チャネル１１４にそれぞれ送る。最後に、テスタ・ ピン１２２は駆動チャネル１０２をＢＵＴ１３８のノードに接続し、テスタ・ピ ン１３０は受信チャネルをＢＵＴ１３８の他のノードに接続する。 図１Ｂを参照すると、駆動チャネル１０２のブロック図が示されている。受信 チャネル１１４も同様のブロックを含む。タイミング発生器１１２は、ライン１ ４４を用いてタイミング信号を、ライン１４６を用いて制御信号を、ディスキュ ー回路１６６に送る。更に、シーケンサ１１０は、ライン１４０を用いて制御信 号をフォーマッタ１６８に送り、ライン１４２を用いてフォーマッタ１６８から の情報を受け取る。 ディスキュー回路１６６は、十分な遅延量をタイミング信号に追加し、駆動チ ャネル１０２の伝搬遅延を補償することにより、異なるチャネルによって用いら れるタイミング信号間で適正なタイミング関係を維持する。フォーマッタ１６８ は、検査セッションの間入力および出力動作を行なうために必要な駆動および比 較回路を含む。駆動チャネルにおいて、フォーマッタ１６８は、出力ドライバに 出力を駆動開始させるか、あるいは出力ドライバに出力の駆動を停止させるタイ ミング信号を、ディスキュー回路１６６から受け取ることができる。受信チャネ ルにおいて、フォーマッタ１６８は、ＢＵＴ１３８が生成する出力信号の予測信 号との比較を比較器に開始させるか、あるいはその比較を比較器に停止させるタ イミング信号を受け取ることができる。 プリント回路ボードの保全性（integrity）を確認する場合、テスタにとって 非常に重要なのは、ＢＵＴが生成する電子信号に素早く反応することである。こ れには、２つの理由がある。第１に、典型的なＢＵＴは、当該ＢＵＴにそれ自体 のシステム・タイミングを制御させる回路を含むからである。その結果、テスタ は、ＢＵＴのタイミングに対する制御が限定される。第２に、典型的なＢＵＴは 、インターフェース回路を介して外界と通信するからである。インターフェース 回路は、非同期、シリアル通信バスから成る場合がある。また、インターフェー ス回路は、テスタとＢＵＴとの間のエラーがない通信のために行なわなければな らない電子的「ハンドシェーキング（handshaking）」を記述するタイミング仕 様を有する。したがって、テスタは、ＢＵＴが生成する信号に十分に速く応答し 、インターフェース回路のタイミング仕様の要件を満足しなければならない。テ スタとＢＵＴとの間で要求されるハンドシェーキングが達成できない場合、テス タ は、ＢＵＴが製造上の欠陥を有するか否かについて正しく判定することができな い。 ＢＵＴが生成する信号にテスタが反応するために必要な時間量を減少させる方 法の１つは、ディスキュー回路に伴う固定遅延の量を減少させることである。 図１Ｃは、ディスキュー回路１６６を実施する１つの手法を示す。図１Ｃに示 すディスキュー回路は、３つの段を有する。各段は遅延セル４およびマルチプレ クサ１７２のような、２進加重遅延セルおよび２入力マルチプレクサから成る。 遅延セルは、ＣＭＯＳ技術を用いて実施することができる。更に、遅延セルは 、典型的には、直列接続された多数のＣＭＯＳインバータ対から成る。異なる数 のＣＭＯＳインバータ対を共に配列することによって、各遅延セル毎に異なる遅 延値を得ることができる。加えて、遅延セル−４、遅延セル−２、および遅延セ ル−１は、遅延セル−２によって与えられる全遅延が、遅延セル−１の好ましく は２倍となり、遅延セル−４によって与えられる全遅延が好ましくは遅延セル− １の４倍となるように、２進加重される。遅延セル−１に対応する遅延値を１単 位遅延または「ｄｕ」で表すとすると、遅延セル−２および遅延セル−４に対応 する遅延値は、それぞれ、２ｄｕおよび４ｄｕとなる。 マルチプレクサ１７２、マルチプレクサ１７６、およびマルチプレクサ１８０ も、ＣＭＯＳ技術を用いて実施することができる。更に、マルチプレクサ１７２ 、マルチプレクサ１７６、およびマルチプレクサ１８０は各々同じ回路を含むの で、各マルチプレクサは同じ伝搬遅延を有することになる。各マルチプレクサに よる伝搬遅延を、１固定遅延または「ｄｆ」で表すことにする。最後に、マルチ プレクサ１７２，１７６，および１８０は、それぞれ、選択入力Ｓ２，Ｓ１，Ｓ ０を有する。選択入力の論理値がローである場合、対応するマルチプレクサは、 その「０」入力に印加される信号を選択する。同様に、選択入力の論理値がハイ である場合、対応するマルチプレクサは、その「１」入力に印加される信号を選 択する。 図１Ｃに示すディスキュー回路は、異なる８つの伝搬遅延値を与えるようにプ ログラムすることができる。例えば、選択入力Ｓ０，Ｓ１，およびＳ２がそれぞ れ０，０，および０に等しい場合、マルチプレクサ１７２、マルチプレクサ１７ ６、およびマルチプレクサ１８０は、それらの「０」入力に印加される信号を選 択する。その結果、この回路から得られる伝搬遅延は、マルチプレクサ１７２， １７６，および１８０の伝搬遅延の和、即ち、３ｄｆに等しくなる。同様に、選 択入力Ｓ０，Ｓ１，およびＳ２がそれぞれ１，１，および１に等しい場合、マル チプレクサ１７２，１７６，および１８０は、それらの「１」入力に印加される 信号を選択する。その結果、得られる伝搬遅延は、遅延セル−４、マルチプレク サ１７２、遅延セル−２、マルチプレクサ１７６、遅延セル−１、およびマルチ プレクサ１８０の伝搬遅延の和、即ち、（７ｄｕ＋３ｄｆ）に等しくなる。表Ｉ は、８つの伝搬遅延値を得るためにＳ０，Ｓ１，およびＳ２に印加すべき論理値 を示す。 ディスキュー回路は、大きな信号トレース負荷を駆動するためにデバイスを必 要としないようなレイアウトとすることができる。更に、遅延セル−１、遅延セ ル−２、および遅延セル−４の遅延は、各セル内のインバータ対のストリング （string）に更にインバータ対を追加すること、またはインバータの出力にメタ ル(metal)を追加し、それによって信号経路の容量を増大させることのいずれか によって、延長することができる。 しかしながら、図１Ｃに示すディスキュー回路には欠点がある。即ち、３ｄｆ に等しい実質的に固定の伝搬遅延値が、８つの異なる遅延構成の各々に含まれる ことである。この固定遅延は、ＢＵＴが生成する信号にテスタが応答するために 必要な時間量を増大させるので、ＢＵＴのバス仕様を満足することが困難となる 。 図１Ｄは、ディスキュー回路１６６を実施する他の手法を示す。図１Ｄのディ スキュー回路は、７つのバッファ回路のストリングと８入力マルチプレクサとか ら成る線形遅延線である。 バッファ回路は、互いに直列に接続された１つ以上のＣＭＯＳインバータ対を 用いて実施すればよい。バッファ回路１８２，１８４，１８６，１８８，１９０ ，１９２，および１９４は、各々、同一の伝搬遅延量を与えるように設計されて いる。各バッファ回路によって与えられる伝搬遅延を、１単位遅延または「ｄｕ 」で表すことにする。 マルチプレクサ１９６は、ＣＭＯＳ技術を用いて実施することができる。この 場合も、マルチプレクサ１９６による伝搬遅延を、１固定遅延または「ｄｆ」で 表すことにする。また、マルチプレクサ１９６は、選択入力Ｓ２，Ｓ１，および Ｓ０をデコードする回路も含み、Ｓ２，Ｓ１，およびＳ０に印加される論理値の 各組み合わせによって、マルチプレクサ１９６の１つの入力を選択するようにな っている。 図１Ｄに示すディスキュー回路は、８つの異なる伝搬遅延値を与えるようにプ ログラムすることができる。例えば、選択入力Ｓ０，Ｓ１，およびＳ２がそれぞ れ０，０，および０に等しい場合、マルチプレクサ１９６は、その「０」入力に 印加される信号を選択する。その結果、回路から得られる伝搬遅延は、マルチプ レクサ１９６の伝搬遅延、即ち、ｄｆに等しくなる。同様に、選択入力Ｓ０，Ｓ １，およびＳ２がそれぞれ１，１，および１に等しい場合、マルチプレクサ１９ ６は、その「７」入力に印加される信号を選択する。その結果、得られる伝搬遅 延は、バッファ１８２、バッファ１８４、バッファ１８６、バッファ１８８、バ ッファ１９０，バッファ１９２，バッファ１９４，およびマルチプレクサ１９６ の伝搬遅延の和、即ち、（７ｄｕ＋ｄｆ）に等しくなる。表ＩＩは、８つの伝搬 遅延値を得るためにＳ０，Ｓ１，およびＳ２に印加すべき論理値を示す。 図１Ｄに示すディスキュー回路に伴う固定伝搬遅延値は、図１Ｃに示したディ スキュー回路に伴う固定遅延値の１／３であるが、図１Ｄのディスキュー回路に は欠点がある。例えば、バッファ回路をディスキュー回路に追加すると、追加の バッファ回路をマルチプレクサ１９６に接続する信号トレースを長くしなければ ならない。その結果、より長い信号トレースの負荷を駆動するために、更に追加 のバッファ回路が必要となる。これらの実質的なトレース負荷は、信号経路の容 量を増大させ、個々のバッファ回路の伝搬遅延を正確に調節することが困難とな る。 上述の技法は、テスタのディスキュー回路において、駆動および受信チャネル の全体的な伝搬遅延を調節するためには、良好に用いられているが、各チャネル の異なる伝搬遅延長を補償すると共に、被検査プリント回路ボードのバス仕様を 満足するテスタを有することができれば望ましいであろう。また、プログラム可 能で、小さい固定遅延を有し、広い範囲の遅延値を与えることができるディスキ ュー回路を備えたテスタを有することができれば望ましいであろう。 発明の概要 前述の背景を念頭に入れ、本発明の目的は、各チャネルの異なる伝搬長を補償 しつつ、被検査プリント回路ボードが発生する信号に迅速に応答する能力を有す る、ディスキュー回路を備えたテスタを提供することである。 本発明の他の目的は、プログラム可能で、広い範囲の遅延値を与えることがで き、小さな固定伝搬遅延値を有するディスキュー回路を含むテスタを提供するこ とである。 上述の目的およびその他の目的は、各チャネル毎にプログラム可能なディスキ ュー回路を有するプリント回路ボード用テスタにおいて達成される。プログラム 可能なディスキュー回路は、互いにチェーン状に接続された複数の遅延セルと、 マルチプレクサとを含む。複数の遅延セルは、チェーン内の最初の遅延セルであ る単一入力遅延セルと、入力の１つを選択する手段を有する少なくとも１つの多 入力遅延セルとを含む。 好適な実施形態では、タイミング信号が各遅延セルおよびマルチプレクサに印 加される。多入力遅延セルの入力は、単一入力遅延セルの出力と、チェーン内に 前段の多入力遅延セルがあれば、その出力とに接続されている。単一入力遅延セ ルは、その遅延値に応じてタイミング信号を遅延させる。各多入力遅延セルは、 それがある入力を選択し、次いでその遅延値に応じて、選択した入力を遅延させ るようにプログラムされている。最後に、マルチプレクサは、タイミング信号、 または遅延セルの出力の１つのいずれかを選択するようにプログラムされている 。マルチプレクサによって選択された信号は、チャネルの伝搬長を補償するため に必要な量だけ遅延されたタイミング信号である。 本発明の別の特徴によれば、線形遅延線が、ディスキュー回路の出力に接続さ れている。 更に別の目的および利点は、以下の説明および図面を検討することから明らか となろう。 図面の簡単な説明 本発明は、以下の更に詳細な説明および添付図面を参照することにより、より よく理解されよう。図面において、 図１Ａは、典型的な検査構成としたテスタのブロック図である。 図１Ｂは、図１Ａと共に用いる駆動チャネルのブロック図である。 図１Ｃは、図１Ｂと共に用いる従来技術のディスキュー回路のブロック図であ る。 図１Ｄは、図１Ｂと共に用いる別の従来技術のディスキュー回路のブロック図 である。 図２Ａは、本発明によるディスキュー回路のブロック図である。 図２Ｂは、図２Ａに示すディスキュー回路の詳細なブロック図である。 図２Ｃは、線形遅延線を含む、本発明の代替実施形態を示す。 好適な実施形態の説明 図２Ａは、本発明のディスキュー回路の好適な実施形態を示す。ディスキュー 回路は、概略的に、遅延セル−４、遅延セル−２、および遅延セル−１のような 、多数の遅延セルを含む。図２Ａのディスキュー回路に用いる遅延セルの総数は 、３つに限定される訳ではないことに注意するのは重要である。追加の遅延セル を加入し、より広い伝搬遅延値範囲を達成することも可能である。図２Ａに示す ディスキュー回路は、典型的な構成である。 遅延セル−４、遅延セル−２、および遅延セル−１は、好ましくは遅延セル− ２によって与えられる全遅延が遅延セル−１の２倍となり、遅延セル−４によっ て与えられる全遅延が遅延セル−１の４倍となるように、２進加重されている。 遅延セル−１に対応する伝搬遅延値を１単位遅延、即ち、「ｄｕ」で表すとする と、遅延セル−２および遅延セル−４に対応する遅延値は、それぞれ２ｄｕおよ び４ｄｕとなる。 図２Ｂを参照すると、遅延セル−２および遅延セル−１が更に詳細に示されて いる。遅延セル−２は、マルチプレクサ２１４と遅延セル−２Ａとから成る。同 様に、遅延セル−１は、マルチプレクサ２２０と遅延セル−１Ａとから成る。 遅延セル−１Ａ、遅延セル−２Ａ，および遅延セル−４は、ＣＭＯＳ技術を用 いて実施することができる。したがって、遅延セル−１Ａ、遅延セル−２Ａ、お よび遅延セル−４は、概略的に、互いに直列接続された多数のＣＭＯＳインバー タ対（図示せず）から成る。 遅延セル−１Ａ、遅延セル−２Ａ，および遅延セル−４の遅延は、最初にＣＭ ＯＳインバータ対を追加または除去して粗調整を行い、次にインバータの出力に メタル（金属）を付加し単一経路の容量を増大させることによって調節し、微調 節を行うことができる。遅延を調節する設計技法は、他にも多くのものが知られ ている。本発明のディスキュー回路は、典型的には、二重金属（double-metal） ＣＭＯＳプロセスを用いて実施する。 マルチプレクサ２１４、マルチプレクサ２２０、およびマルチプレクサ２０６ も、ＣＭＯＳ技術を用いて実施することができる。各マルチプレクサは、少なく とも２つの入力、出力、および少なくとも１つの選択入力から成る。例えば、マ ルチプレクサ２１４は、ライン２０８，入力としての信号ＤＩＮ、出力としての ライン２１８、および選択入力としての信号Ｓ４を有する。 各マルチプレクサ回路の入力選択は、典型的には、複数のｎ−チャネル・トラ ンジスタ（図示せず）によって行われる。例えば、複数のｎ−チャネル・トラン ジスタのソースを互いに接続し、これらｎ−チャネル・トランジスタのドレイン をマルチプレクサの入力として機能させる。こうすると、マルチプレクサの入力 部におけるｎ−チャネル・トランジスタの数は、マルチプレクサの入力の数と等 しくなる。 各マルチプレクサの出力部は、典型的には、ＣＭＯＳインバータ対（図示せず ）から成る。ＣＭＯＳインバータ対の入力は、入力部の複数のｎ−チャネル・ト ランジスタの接続点に接続され、ＣＭＯＳインバータ対の出力は、マルチプレク サの出力として機能する。 ＣＭＯＳでマルチプレクサ回路を実施することの利点は、通常入力から出力ま での伝搬遅延が同一であり、更にマルチプレクサに入力を容易に追加できること である。各マルチプレクサによる伝搬遅延を「ｄｆ」で表すことにする。 各マルチプレクサの入力は、対応するｎ−チャネル・トランジスタのゲートに 論理ハイ信号を印加することによって選択する。マルチプレクサ２１４、マルチ プレクサ２２０、およびマルチプレクサ２０６は、各々、選択入力の各論理組み 合わせによって、唯一のｎ−チャネル入力トランジスタのゲートに論理ハイ電圧 が印加されるように、選択入力をデコードする回路（図示せず）を有する。次い で、選択された入力は、マルチプレクサの出力に通される。 マルチプレクサ２１４、マルチプレクサ２２０、およびマルチプレクサ２０６ への選択入力は、以下のようにデコードされる。選択入力Ｓ４の論理値がローで ある場合、マルチプレクサ２１４はその「０」入力に印加される信号を選択する 。更に、選択入力Ｓ４の論理値がハイの場合、マルチプレクサ２１４は、その「 １」入力に印加される信号を選択する。同様に、選択入力（Ｓ３，Ｓ２）が（０ ，０）、（０，１）、および（１，０）に等しい場合、マルチプレクサ２２０は 、その「０」入力、「１」入力、および「２」入力に印加される信号をそれぞれ 選択する。最後に、選択入力（Ｓ１，Ｓ０）が（０，０）、（０，１）、（１， ０）、および（１，１）に等しい場合、マルチプレクサ２０６は、その「０」入 力、「１」入力、「２」入力、および「３」入力に印加される信号をそれぞれ選 択する。 各マルチプレクサにおけるデコード回路の速度は比較的遅いが、本発明の処理 能力に悪影響を与えることはない。その理由は、検査技師が各ディスキュー回路 毎に所望の遅延値を決定した後、検査技師は通常各マルチプレクサをそれぞれに 応じてプログラムし、次いで長期間マルチプレクサをそのプログラムされた状態 にしておくからである。 図２Ｂに示すように、入力信号ＤＩＮは、遅延セル−４の入力、ならびにマル チプレクサ２１４、マルチプレクサ２２０、およびマルチプレクサ２０６の「０ 」入力に印加される。遅延セル−４の出力は、マルチプレクサ２１４の「１」入 力、マルチプレクサ２２０の「２」入力、およびマルチプレクサ２０６の「３」 入力に印加される。更に、遅延セル−２Ａの出力は、マルチプレクサ２２０の「 １」入力およびマルチプレクサ２０６の「２」入力に印加される。加えて、遅延 セル−１Ａの出力は、マルチプレクサ２０６の「１」入力に印加される。本発明 のディスキュー回路は、マルチプレクサ２１４の出力を遅延セル−２Ａの入力に 接続し、マルチプレクサ２２０の出力を遅延セル−１Ａの入力に接続することに よって完成する。 先に注記したように、遅延セル−４、遅延セル−２および遅延セル−１は、２ 進加重されている。その結果、遅延セル−２によって与えられる遅延は、好まし くは、遅延セル−１の２倍、即ち、２ｄｕとなり、遅延セル−４によって与えら れる遅延は、好ましくは、遅延セル−１の４倍、即ち、４ｄｕとなる。 遅延セル−１Ａの伝搬遅延は、所望の単位遅延値ｄｕ、および所望の範囲のプ ログラム可能な遅延値双方に応じて調節することができる。次に、遅延セル−２ Ａおよび遅延セル−４の伝搬遅延は、以下のように決定することができる。遅延 セル−２の伝搬遅延は、好ましくは、遅延セル−１の２倍とする。これが意味す るところは、遅延セル−２Ａの伝搬遅延は、好ましくは、マルチプレクサ２２０ および遅延セル−１Ａの遅延を結合して２倍した値から、マルチプレクサ２１４ の遅延を減じた値、即ち、（２ｄｕ−ｄｆ）とするということである。更に、遅 延セル−４の伝搬遅延は、好ましくは、遅延セル−１の４倍とする。この意味は 、遅延セル−４の伝搬遅延は、好ましくは、マルチプレクサ２２０および遅延セ ル−１Ａの遅延を結合し４倍した値、即ち、４ｄｕとするということである。 図２Ｂに示すディスキュー回路は、選択入力Ｓ０，Ｓ１，Ｓ２，Ｓ３，および Ｓ４の論理値に応じて、８つの異なる伝搬遅延値を与えるようにプログラムする ことができる。例えば、選択入力Ｓ０およびＳ１がそれぞれ０および０に等しい 場合、マルチプレクサ２０６は、その「０」入力に印加される信号を選択する。 その結果、得られる伝搬遅延は、マルチプレクサ２０６の伝搬遅延、即ち、ｄｆ に等しくなる。同様に、選択入力Ｓ０，Ｓ１，Ｓ２，Ｓ３，およびＳ４がそれぞ れ１，０，１，０，および１に等しい場合、マルチプレクサ２１４，２２０，お よび２０６は、各々、その「１」入力に印加される信号を選択する。その結果、 得られる伝搬遅延は、遅延セル−４、遅延セル−２、遅延セル−１、およびマル チプレクサ２０６の伝搬遅延の総和、即ち、（７ｄｕ＋ｄｆ）に等しくなる。表 ＩＩＩは、８つの可能な遅延値を得るためにＳ０，Ｓ１，Ｓ２，Ｓ３，およびＳ ４に印加すべき論理値を示す。 表ＩＩＩにおいて、「０」および「１」は、それぞれ、論理ロー値および論理 ハイ値に対応する。更に、「ｘ」は「ドント・ケア」値に対応する。即ち、関連 する信号は、論理ローまたは論理ハイのいずれでもよい。 遅延セル−１Ａ、遅延セル−２Ａ、および遅延セル−４の伝搬遅延は、各セル 内のインバータ対のストリングに更にインバータ対を追加すること、またはイン バータの出力にメタル（金属）を付加することのいずれかによって、延長するこ とができる。その理由は、遅延セル−４、遅延セル−２、遅延セル−１、および マルチプレクサ２０６を接続する信号トレースは比較的短くすることができ、そ の結果信号トレースの負荷は、タイミングの調節精度に悪影響を及ぼす程に、信 号経路の容量を増大させることはないからである。 図１Ｃに示した従来技術のディスキュー回路では、個々の遅延セルのタイミン グを調節することは簡単である。しかしながら、ディスキュー回路は、３ｄｆに 等しい大きな固定の伝搬遅延値を有する。対照的に、図１Ｄに示した従来技術の ディスキュー回路は、ｄｆに等しい小さな固定伝搬遅延値を有する。しかしなが ら、このディスキュー回路における個々のバッファ回路のタイミングを調節する ことは容易ではない。何故なら、ディスキュー回路を大きくする程、バッファ回 路は大きな信号トレース負荷を駆動しなければならないからである。本発明の重 要な利点は、小さな固定伝搬遅延値ｄｆを維持しつつ、個々の遅延セルのタイミ ングを精度高く調節する能力である。これは、マルチプレクサ２１４およびマル チプレクサ２２０の伝搬遅延が、それぞれ、遅延セル−２および遅延セル−１の 全体的な遅延に組み込まれるからである。その結果、マルチプレクサ２１４およ びマルチプレクサ２２０の遅延は、ディスキュー回路の固定伝搬遅延には含まれ ないことになる。 検査セッションによっては、図２Ｂの遅延セル−１が、十分小さい単位遅延値 ｄｕを生じない場合がある。この場合、線形遅延線を、本発明のディスキュー回 路と共に用いることによって、単位遅延値の減少を達成することができる。 図２Ｃに移ると、線形遅延線２３４がマルチプレクサ２３２に接続されている 。線形遅延線２３４は、図１Ｄに示した従来技術のディスキュー回路と同一であ る。図２Ｃに示すディスキュー回路は、小さな単位遅延値を有しつつ、遅延セル 線３２、遅延セル線１６、および遅延セル線８のように、容易に調節可能な、次 数の高い遅延セルを有するという利点がある。この単位遅延値は、図１Ｄのバッ ファ回路１８２のような、１つのバッファ回路の伝搬遅延に等しい。 しかしながら、図２Ｂに示すディスキュー回路の固定伝搬遅延値は、１つのマ ルチプレクサの遅延ｄｆに等しいが、一方図２Ｃに示すディスキュー回路の固定 伝搬遅延値は、２つのマルチプレクサの遅延、２ｄｆに等しい。固定遅延値は、 マルチプレクサ２３２の伝搬遅延に、線形遅延線２３４の８入力マルチプレクサ （図示せず）の伝搬遅延を加えた値から成る。この８入力マルチプレクサは、図 １Ｄのマルチプレクサ１９６に類似したものである。図２Ｃに示す回路は小さな 単位遅延値を有するが、回路が多少大きめの固定伝搬遅延値を有するという点に トレードオフがある。 以上一実施形態について説明したが、多数の代替実施形態または変形も可能で ある。例えば、ディスキュー回路を実施するためには、必ずしもＣＭＯＳ技術を 用いなくてもよい。バイポーラ技術のうちの１つのように、他の適切な技術を用 いてもよい。 また、追加の遅延セルをディスキュー回路に組み込み、より広い範囲のプログ ラム可能な遅延値を得ることも可能である。 また、選択および制御信号におけるビット数も、例示として供するものである 。あらゆる数のビットでも用いることができる。ビット数を変更する場合、マル チプレクサ２１４，２２０，および２０６に対する入力数もそれに応じて変更す る必要がある。更に、追加のマルチプレクサが必要な場合もある。加えて、遅延 線２３４の長さも、それに応じて変更する必要がある。 更に、各遅延セルは、互いに直列に接続された複数のＣＭＯＳインバータ対か ら成るように説明した。しかしながら、この実施態様は、単なる例示に過ぎない 。遅延セルおよび遅延線のための他の設計技法も公知である。同様に、各マルチ プレクサの入力部および出力部の実施も、例示として供するものである。マルチ プレクサのための他の設計技法も公知である。 更に、チェーン状の遅延セルにおける連続する各遅延セルによって与えられる 遅延は、好ましくは、その前段の遅延の２倍とすることを説明した。しかしなが ら、テスタがソフトウエアを用いて、実際の遅延値とプログラムされた遅延値と の間のあらゆる差を補償可能であれば、遅延セルの正確な重み付けは不要である 。 更に、各マルチプレクサのデコード回路の速度は比較的遅いことを説明した。 しかしながら、ソフトウエアを用いてマルチプレクサへの選択入力をデコードす る場合、デコード回路は不要となる。この場合、選択入力をデコードするために 必要な時間は非常に短く、テスタは、動作中に、ディスキュー回路のタイミング を変化させることも可能である。 更に、図１Ａに示した従来技術のテスタのアーキテクチャは単なる例示に過ぎ ないことは認められよう。本発明は、あらゆるアーキテクチャのテスタにおいて 、プログラム可能な遅延に小さな固定遅延を与えるために使用可能である。小さ な固定遅延を有するプログラム遅延が必要な他の用途にも、同じ回路を使用して もよい。 したがって、本発明は、添付の請求の範囲の精神および範囲によってのみ限定 されるものである。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９８年３月６日（１９９８．３．６） 【補正内容】 ３４条補正 （請求の範囲を以下のとおり補正する） 請求の範囲 １．プログラム可能な遅延を与え、テスタの各チャネル（１０２，１０４，１０ ６，１０８，１１４，１１６，１１８，１２０）内に組み込まれ、各チャネルの 伝搬遅延を調節するために用いられるディスキュー回路であって、 入力（１４４）と、 出力と、 互いにチェーン状に接続された複数の２進加重遅延セル（２００，２０２，２ ０４）であって、第１の遅延セル（２００）と、少なくとも１つの後続の遅延セ ル（２０２，２０４）とを含む複数の２進加重遅延セルと、 を備え、 各２進加重遅延セルが、前記ディスキュー回路の入力に接続された第１の入力 を有し、 少なくとも１つの後続の遅延セルの各々が、前記チェーン内の前段の遅延セル の出力に接続された少なくとも１つの付加的入力と、第１組のタイミング制御ビ ットに応答して、前記第１の入力と前記少なくとも１つの付加的入力との間で選 択を行う第１のマルチプレクサ（２１４，２２０）とを有し、 第２のマルチプレクサ（２０６）が、前記ディスキュー回路の出力に接続され 、第２組のタイミング制御ビットに応答して、前記ディスキュー回路の前記入力 と前記遅延セルの出力との間で選択を行う、 ディスキュー回路。 ２．請求項１記載のディスキュー回路において、各遅延セルが更に遅延線を含む ディスキュー回路。 ３．請求項１記載のディスキュー回路において、 更に、前記ディスキュー回路の出力に接続された入力を有する遅延線（２３４ ）を備えるディスキュー回路。 ４．複数のチャネル（１０２，１０４，１０６，１０８，１１４，１１６，１１ ８，１２０）を有し、各チャネルの異なる伝搬遅延を補償するように構成された テスタであって、 前記チャネルに接続された複数の検査ピン（１２２，１２４，１２６，１２８ ，１３０，１３２，１３４，１３６）と、 前記チャネルに接続され、前記チャネルを活性化して選択された検査ピンを駆 動し、選択された検査ピン上に現れる信号を受けるシーケンサ（１１０）と、 を備え、 各チャネルがプログラム可能なディスキュー回路を含み、 該ディスキュー回路が、 入力（１４４）と、 出力と、 互いにチェーン状に接続された複数の２進加重遅延セル（２００，２０２，２ ０４）と、 を含み、 前記複数の２進加重遅延セルが、単一入力遅延セル（２００）と、少なくとも １つの複数入力遅延セル（２０２，２０４）とを含み、 前記単一入力遅延セルが、前記ディスキュー回路の入力に接続された入力を有 し、 各複数入力遅延セルが、複数の入力と、第１組のタイミング制御ビットに応答 して、前記入力の１つを選択する第１のマルチプレクサ（２１４，２２０）とを 有し、 各複数入力遅延セルが、前記ディスキュー回路の入力に接続された第１の入力 と、前記単一入力遅延セルの出力に接続された第２の入力と、前記チェーン内の 前段の複数入力遅延セルがある場合は、その出力に接続された少なくとも１つの 第３入力とを有し、 第２のマルチプレクサ（２０６）が、前記ディスキュー回路の出力に接続され 、前記ディスキュー回路の入力に接続された第１の入力と、前記遅延セルの出力 に接続された複数の第２入力とを有し、第２組のタイミング制御ビットに応答し て、その入力の１つを選択する、 テスタ。 ５．請求項４記載のテスタにおいて、 前記単一入力遅延セルが、第１の遅延線であるテスタ。 ６．請求項４記載のテスタにおいて、 各複数入力遅延セルが、第２のマルチプレクサと、第２の遅延線とを含み、前 記第２のマルチプレクサが、複数の入力と１つの出力とを有し、前記第２のマル チプレクサの複数の入力が、前記複数入力遅延セルの前記入力であり、前記第２ の遅延線が、前記第２のマルチプレクサの出力と、前記複数入力遅延セルの出力 との間に接続されているテスタ。 ７．請求項４記載のテスタであって、 更に、入力と出力とを有する第３の遅延線（２３４）を備えており、前記入力 が前記第１のマルチプレクサの出力に接続され、前記第３の遅延線の出力が前記 ディスキュー回路の出力であるテスタ。 ８．請求項７記載のテスタにおいて、 前記第３の遅延線が、複数のタップを有する遅延線と、第３組のタイミング制 御ビットに応答して、前記タップの内の１つの出力を選択するマルチプレクサと を備えるテスタ。 ９．プリント回路ボードを製造する方法において用いられる請求項４記載のテス タであって、該方法が、 （ａ）複数の電子構成部品を前記プリント回路基板に取り付けるステップと、 （ｂ）少なくとも１つの電気コネクタを前記プリント回路ボードに実装するス テップと、 （ｃ）前記プリント回路ボードを検査取り付け具に設置するステップと、 （ｄ）電力および検査信号を前記プリント回路ボードに印加するステップと、 （ｅ）前記プリント回路ボードが発生した応答信号を予測応答信号と比較し、 前記プリント回路ボードの動作を確認することによって、前記プリント回路ボー ドが製造上の欠陥を含むか否かについて判定を行うステップと、 を含むテスタ。

Claims (1)

1. 【特許請求の範囲】 １．プログラム可能な遅延を与え、テスタの各チャネル内に組み込まれ、各チャ ネルの伝搬遅延を調節するために用いられるディスキュー回路であって、 （ａ）入力と、 （ｂ）出力と、 （ｃ）互いにチェーン状に接続された複数の遅延セルであって、該複数の遅延 セルが、第１の遅延セルと、少なくとも１つの後続の遅延セルとを含み、前記第 １の遅延セルが前記チェーンにおける第１の遅延セルであって、 各遅延セルが、出力と、前記ディスキュー回路の入力に接続された第１の入力 と、入力を遅延させる手段とを含み、 少なくとも１つの後続の遅延セルの各々が、前記チェーン内の前段の遅延セル の出力に接続された少なくとも１つの付加的入力と、第１組のタイミング制御ビ ットに応答して、前記第１の入力と前記少なくとも１つの付加的入力との間で選 択を行う手段とを有する、前記複数の遅延セルと、 （ｄ）第２組のタイミング制御ビットに応答して、前記ディスキュー回路の前 記入力と前記遅延セルの出力との間で選択を行う手段であって、前記ディスキュ ー回路の前記出力に接続されている選択手段と、 を備えたディスキュー回路。 ２．請求項１記載のディスキュー回路において、前記遅延させる手段が、第１の 遅延線を備えるディスキュー回路。 ３．請求項２記載のディスキュー回路において、各選択手段が、複数の入力と出 力とを有するマルチプレクサを備えるディスキュー回路。 ４．請求項３記載のディスキュー回路であって、更に、入力と出力とを有する第 ２の遅延線を備え、前記入力が前記ディスキュー回路の出力に接続されているデ ィスキュー回路。 ５．請求項４記載のディスキュー回路において、前記第２の遅延線が、複数のタ ップを有する遅延線と、第３組のタイミング制御ビットに応答して、前記タップ の内の１つの出力を選択する手段とを備えるディスキュー回路。 ６．複数のチャネルを有し、各チャネルの異なる伝搬遅延を補償するように構成 されたテスタであって、 （ａ）前記チャネルに接続された複数の検査ピンと、 （ｂ）前記チャネルに接続され、前記チャネルを活性化して選択された検査ピ ンを駆動し、選択された検査ピン上に現れる電子信号を受けるシーケンサ手段と 、 を含み、 各チャネルがプログラム可能なディスキュー回路を含んでおり、該ディスキュ ー回路が、 （ｉ）入力と、 （ｉｉ）互いにチェーン状に接続され、単一入力遅延セルと少なくとも１つの 複数入力遅延セルとを含む複数の遅延セルであって、 各遅延セルが出力を有し、 前記単一入力遅延セルが、前記ディスキュー回路の入力に接続された入力を有 し、前記単一入力遅延セルが前記チェーン内の第１の遅延セルであり、 各複数入力遅延セルが、複数の入力と、第１組のタイミング制御ビットに応答 して前記入力の１つを選択する手段とを有し、前記複数の入力が前記ディスキュ ー回路の前記入力と、前記単一入力遅延セルの出力と、前記チェーン内の前段の 複数入力遅延セルがある場合、その出力とに接続されている、前記複数の遅延セ ルと、 （ｉｉｉ）複数の入力と、出力と、第２組のタイミング制御ビットに応答して 前記入力の１つを選択する手段とを有する第１のマルチプレクサであって、前記 複数の入力が前記ディスキュー回路の前記入力と前記複数の遅延セルの出力とに 接続されており、前記第１のマルチプレクサの前記出力が前記ディスキュー回路 の出力である、前記第１のマルチプレクサと、 を備えたテスタ。 ７．請求項６記載のテスタにおいて、前記単一入力遅延セルが、前記単一入力遅 延セルの前記入力と前記出力との間に接続された第１の遅延線を備えるテスタ。 ８．請求項７記載のテスタにおいて、各複数入力遅延セルが、第２のマルチプレ クサと第２の遅延線とを備えており、前記第２のマルチプレクサが、複数の入力 と１つの出力とを有し、前記第２のマルチプレクサの前記複数の入力が前記複数 入力遅延セルの前記入力であり、前記第２遅延線が前記第２のマルチプレクサの 前記出力と前記複数入力遅延セルの前記出力との間に接続されているテスタ。 ９．請求項８記載のテスタであって、更に、入力と出力とを有する第３の遅延線 を備えており、前記入力が前記第１のマルチプレクサの出力に接続され、前記第 ３の遅延線の出力が前記ディスキュー回路の出力であるテスタ。 １０．請求項９記載のテスタにおいて、前記第３の遅延線が、複数のタップを有 する遅延線と、第３組のタイミング制御ビットに応答して、前記タップの内の１ つの出力を選択する手段とを備えるテスタ。 １１．プリント回路ボードを製造する方法において使用する請求項６記載のテス タであって、前記方法が、 （ａ）複数の電子構成部品を前記プリント回路ボードに取り付けるステップと 、 （ｂ）少なくとも１つの電気コネクタを前記プリント回路ボードに実装するス テップと、 （ｃ）前記プリント回路ボードを検査取り付け具に設置するステップと、 （ｄ）電力および検査信号を前記プリント回路ボードに印加するステップと、 （ｅ）前記プリント回路ボードが発生する応答信号を、予測応答信号と比較し 、前記プリント回路ボードの動作を確認することにより、前記プリント回路ボー ド が製造上の欠陥を含むか否かについて判定を行うステップと、 を含むテスタ。 １２，複数のチャネルを有し、各チャネルの異なる伝搬遅延を補償してテスタを 動作させる方法であって、各チャネルがディスキュー回路を有し、該ディスキュ ー回路が複数の遅延セルとマルチプレクサとを含み、前記複数の遅延セルが互い にチェーン状に接続され、前記複数の遅延セルが単一入力遅延セルと少なくとも １つの複数入力遅延セルとを含み、前記単一入力セルと各複数入力遅延セルは出 力を有し、前記方法が、 （ａ）前記単一入力遅延セルを動作させてタイミング信号を遅延させることに より、第１の遅延信号を生成するステップと、 （ｂ）各複数入力遅延セルを動作させ、前記タイミング信号、前記第１遅延信 号、または前記チェーン内の前段の複数入力遅延セルの出力のいずれかを選択す るステップと、 （ｃ）各複数入力遅延セルを動作させ、ステップ（ｂ）において選択した信号 を遅延させることにより、少なくとも１つの第２の遅延信号を生成するステップ と、 （ｄ）前記タイミング信号、前記第１遅延信号、または前記少なくとも１つの 第２遅延信号のいずれかを選択することにより、ステップ（ｄ）において選択し た信号を、前記チャネルの伝搬長を補償するために必要な量だけ遅延させるステ ップと、 を含む方法。