DE69713084T2

DE69713084T2 - Verfahren und vorrichtung zur erzeugung einer programmierbaren verzögerung

Info

Publication number: DE69713084T2
Application number: DE69713084T
Authority: DE
Inventors: L. Truebenbach
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1996-04-03
Filing date: 1997-03-28
Publication date: 2003-03-13
Anticipated expiration: 2017-03-29
Also published as: JP3836884B2; EP0891559B1; WO1997037235A1; IL126204A0; JP2000507702A; EP0891559A1; ATE218712T1; KR100319194B1; KR20000005251A; DE69713084D1; US5727021A; ES2176728T3; IL126204A

Description

Diese Erfindung betrifft allgemein ein automatisches Testgerät und insbesondere eine Verschiebungsausgleichungsschaltung, die in einem automatischen Testgerät verwendet wird.
Hersteller von gedruckten Schaltungsplatinen verwenden gewöhnlicher Weise automatische Testgeräte (die auch als "Tester" bekannt sind), um zu bestimmen, ob die gedruckten Schaltungsplatinen Herstellungsdefekte enthalten. Tester umfassen typischer Weise eine computerisierte Steuerschaltung, Treiber- und Empfängerkanäle und Testerstifte. Die Testerstifte verbinden die elektrischen Knoten der gedruckten Schaltungsplatine, die getestet wird (BUT), mit den Treiber- und Empfängerkanälen des Testers.
Während eines typischen Testvorgangs legen die Tester Testsignale an die BUT an und empfangen Ausgangssignale, die von der BUT erzeugt werden, und werten diese aus. Sowohl die Testsignale als auch die Ausgangssignale, die der Tester erwartet von der BUT zu empfangen, werden durch eine Reihe von Testvektoren spezifiziert.
Ein typischer Testvektor ist in digitaler Form und stellt Information über den Datenwert, die Steuerzeit und das Format eines Testsignals oder eines erwarteten Ausgangssignals bereit. Zum Beispiel kann der Datenwert eines Signals während eines bestimmten Zeitintervalls als entweder hoch oder niedrig spezifiziert werden, die Signalsteuerzeit kann als eine Verzögerung relativ zu dem Beginn des Testzyklus spezifiziert werden, und das Format kann anzeigen, dass das Signal entweder an einen Knoten der BUT angelegt werden oder dort beobachtet werden soll.
Die Steuerzeit sowohl der Testsignale als auch der Ausgangssignale kann durch die Ausbreitungsverzögerung, die zu jedem Treiber- und Empfängerkanal gehört, beeinflusst werden. Weil die Ausbreitungsverzögerungen der Kanäle sich verändern können, umfasst jeder Treiber- und Empfängerkanal allgemein eine "Verschiebungsausgleichungs"-Schaltung. Die Verschiebungsausgleichungsschaltung stellt eine programmierbare Verzögerung bereit, die so spezifiziert werden kann, dass die sich ergebende Ausbreitungsverzögerung jedes Treiber- und Empfängerkanals die gleiche ist. Dies stellt sicher, dass der Tester die Testsignale zu den geeigneten Zeiten, relativ zu dem Beginn des Testzyklus, anlegt, und zu den geeigneten Zeiten die Ausgangssignale empfängt.
Fig. 1A zeigt ein Blockdiagramm eines Testers in einer typischen Testkonfiguration. Ein menschlicher Testingenieur entwickelt ein Testprogramm, das aus einer Reihe von Testvektoren besteht, auf einer Computerarbeitsstation 100. Der Testingenieur lädt dann das Testprogramm in den Speicher (nicht gezeigt) des Sequenzers 110 unter Verwendung eines Systembusses (SYSTEM BUS).
Der Sequenzer 110 führt das Testprogramm aus und sendet Steuersignale an Treiberkanäle 102, 104, 106 und 108, Empfängerkanäle 114, 116, 118 und 120 und einen Steuerzeitgenerator 112. Der Steuerzeitgenerator 112 erzeugt mehrere Steuerzeitsignale und stellt sie an Treiberkanälen 102, 104, 106 und 108 und Empfängerkanälen 114, 116, 118 und 120 bereit. Demzufolge können mehrere Treiber- oder Empfängerkanäle entweder das gleiche Steuerzeitsignal verwenden oder unterschiedliche Steuerzeitsignale verwenden, und zwar in Abhängigkeit von den Anforderungen des Testvorgangs. Schließlich verbinden Testerstifte 122, 124, 126 und 128 Treiberkanäle 102, 104, 106 bzw. 108 mit einem Satz von Knoten des BUT 138. In ähnlicher Weise verbinden Testerstifte 130, 132, 134 und 136 Empfängerkanäle 114, 116, 118 bzw. 120 mit einem anderen Satz von Knoten des BUT 138.
In einem typischen Betriebsmodus sendet der Sequenzer 110 Steuersignale an den Treiberkanal 102 unter Verwendung der Leitung 140. Der Sequenzer 110 sendet auch Steuersignale an den Empfängerkanal 114 unter Verwendung der Leitung 150. Das Testprogramm umfasst Testvektoren, die die Charakteristiken sowohl des Testsignals, das von dem Treiberkanal 102 erzeugt werden soll, als auch des Ausgangssignals, das der Empfängerkanal 114 an einem Knoten der BUT 138 zu beobachten erwartet, spezifizieren. Zusätzlich sendet der Steuerzeitgenerator 112 Steuerzeitsignale unter Verwendung der Leitungen 114 und 154 und Steuersignale unter Verwendung der Leitungen 146 und 156 an einen Treiberkanal 102 bzw. einen Empfängerkanal 114. Schließlich verbindet der Testerstift 122 den Treiberkanal 102 mit einem Knoten der BUT 138 und ein Testerstift 130 verbindet einen Empfängerkanal 114 mit einem anderen Knoten der BUT 138.
Zurückkommend zur Fig. 1B ist ein Blockdiagramm eines Treiberkanals 102 gezeigt. Der Empfängerkanal 114 enthält ähnliche Blöcke. Der Steuerzeitgenerator 112 sendet Steuerzeitsignale unter Verwendung der Leitung 144 und Steuersignale unter Verwendung der Leitung 146 an die Verschiebungsausgleichungsschaltung 166. Ferner sendet der Sequenzer 110 Steuersignale an den Formatierer 168 unter Verwendung der Leitung 140 und empfängt Information von dem Formatierer 168 unter Verwendung der Leitung 142.
Die Verschiebungsausgleichungsschaltung 166 fugt einen ausreichenden Verzögerungsbetrag zu den Steuerzeitsignalen hinzu, um die Ausbreitungsverzögerung des Treiberkanals 102 auszugleichen, wodurch die richtigen Steuerzeitbeziehungen zwischen Steuerzeitsignalen, die von verschiedenen Kanälen erzeugt werden, aufrechterhalten werden. Der Formatierer 168 enthält die Treiber- und Vergleicherschaltung, die benötigt wird, um Eingangs- und Ausgangsoperationen während eines Testvorgangs auszuführen. In einem Treiberkanal kann der Formatierer 168 ein Steuerzeitsignal von der Verschiebungsausgleichungsschaltung 166 empfangen, das entweder bewirkt, dass ein Ausgangstreiber eine Ansteuerung eines Ausgangs startet, oder bewirkt, dass der Ausgangstreiber ein Ansteuern des Ausgangs stoppt. In einem Empfängerkanal kann der Formatierer 168 ein Steuerzeitsignal empfangen, welches entweder einen Vergleicher veranlasst, ein Vergleichen eines von dem BUT 138 erzeugten Ausgangssignals mit einem erwarteten Wert zu starten, oder den Vergleicher veranlasst, den Vergleich zu stoppen.
Wenn die Integrität einer gedruckten Schaltungsplatine überprüft wird, ist es für einen Tester sehr wichtig, schnell auf die elektronischen Signale, die von der BUT erzeugt werden, zu reagieren. Es gibt zwei Gründe dafür. Als erstes enthält eine typische BUT eine Schaltung, die der BUT ermöglicht, ihre eigene Systemsteuerzeit zu steuern. Infolgedessen hat der Tester eine begrenzte Steuerung über die Steuerzeit der BUT. Zweitens kommuniziert eine typische BUT mit der äußeren Welt durch eine Schnittstellenschaltung, die aus einem asynchronen, seriellen Kommunikationsbus bestehen kann. Die Schnittstellenschaltung weist auch Steuerzeitspezifikationen auf, die das elektronische "Händeschütteln" ("Handshaking") beschreiben, das für fehlerfreie Kommunikationen zwischen dem Tester und der BUT auftreten muss. Demzufolge muss der Tester ausreichend schnell auf Signale reagieren, die von der BUT erzeugt werden, um die Anforderungen der Schnittstellenschaltungs-Steuerzeitspezifikationen zu erfüllen. Wenn das erforderliche Händeschütteln (d. h. das Einrichten einer Kommunikation) zwischen dem Tester und der BUT nicht erreicht werden kann, dann wird der Tester nicht in der Lage sein, erfolgreich zu bestimmen, ob die BUT Herstellungsdefekte aufweist.
Eine Vorgehensweise zum Verringern des Zeitbetrags, der von einem Tester benötigt wird, um auf ein von der BUT erzeugtes Signal zu reagieren, besteht darin, den Betrag einer festen Verzögerung, die zu der Verzögerungsausgleichungs-Schaltung gehört, zu verkleinern.
Fig. 1C zeigt einen Ansatz zum Implementieren einer Verschiebungsausgleichungsschaltung 166.
Die Verschiebungsausgleichungsschaltung, die in Fig. 1C dargestellt ist, weist drei Stufen auf. Jede Stufe besteht aus einer binär-gewichteten Verzögerungszelle und einem Multiplexer mit zwei Eingängen, beispielsweise aus einer Verzögerungszelle 4 und einem Multiplexer 172.
Die Verzögerungszellen können unter Verwendung einer CMOS-Technologie implementiert werden. Ferner bestehen die Verzögerungszellen typischer Weise aus mehreren CMOS-Inverterpaaren, die in Reihe geschaltet sind. Unterschiedliche Verzögerungswerte können für jede Verzögerungszelle erhalten werden, indem verschiedene Anzahlen von CMOS-Inverterpaaren zusammen verkettet werden. Zusätzlich werden eine Verzögerungszelle-4, eine Verzögerungszelle-2 und eine Verzögerungszelle-1 binär-gewichtet, so dass die Gesamtverzögerung, die von der Verzögerungszelle-2 bereitgestellt wird, vorzugsweise zweimal so groß wie diejenige der Verzögerungszelle-1 ist und die Gesamtverzögerung, die von der Verzögerungszelle-4 bereitgestellt wird, ist vorzugsweise viermal so groß wie diejenige der Verzögerungszelle-1. Wenn der Verzögerungswert, der der Verzögerungszelle-1 entspricht, als eine Einheitsverzögerung oder "du" bezeichnet wird, dann sind die Verzögerungswerte, die der Verzögerungszelle-2 und der Verzögerungszelle-4 entsprechen, 2du bzw. 4du.
Der Multiplexer 172, der Multiplexer 176 und der Multiplexer 180 können auch unter Verwendung einer CMOS-Technologie implementiert werden. Da der Multiplexer 172, der Multiplexer 176 und der Multiplexer 180 jeweils die gleiche Schaltungsanordnung enthalten, wird angenommen, dass jeder Multiplexer die gleiche Ausbreitungsverzögerung aufweist. Die Ausbreitungsverzögerung durch jeden Multiplexer wird als eine feste Verzögerung oder "df" bezeichnet. Schließlich weisen Multiplexer 172, 176 und 180 Wähleingänge S2, S1 bzw. S0 auf. Wenn der logische Wert eines Wähleingangs niedrig ist, dann wird der entsprechende Multiplexer das Signal wählen, das an seinen "0"-Eingang angelegt ist. Wenn der Logikwert eines Wähleingangs hoch ist, dann wird der entsprechende Multiplexer in ähnlicher Weise das Signal, das an seinen "1" Eingang angelegt ist, wählen.
Die Verschiebungsausgleichungsschaltung, die in Fig. 1C gezeigt ist, kann programmiert werden, um acht unterschiedliche Verzögerungsausbreitungswerte bereitzustellen. Wenn zum Beispiel Wähleingänge S0, S1 und S2 gleich 0, 0 bzw. 0 sind, wählen der Multiplexer 172, der Multiplexer 176 und der Multiplexer 180 die Signale, die an ihre "0" Eingänge angelegt sind. Es ergibt sich daraus, dass die sich ergebende Ausbreitungsverzögerung der Schaltung der Summe der Ausbreitungsverzögerungen der Multiplexer 172, 176 und 180 oder 3df gleicht. Wenn in ähnlicher Weise Eingänge S0, S1 und S2 gleich 1, 1 bzw. 1 sind, wählen die Multiplexer 172, 176 und 180 die Signale, die an ihre "1" Eingänge angelegt sind. Es folgt daraus, dass die sich ergebende Ausbreitungsverzögerung der Summe der Ausbreitungsverzögerungen der Verzögerungszelle-4, des Multiplexers 172, der Verzögerungszelle-2, des Multiplexers 176, der Verzögerungszelle-1 und des Multiplexers 180 oder (7du + 3df) gleicht. Die TABELLE I zeigt an, welche Logikwerte an S0, S1 und S2 angelegt werden sollten, um die acht Ausbreitungsverzögerungswerte zu erhalten. TABELLE I
Die Verschiebungsausgleichungsschaltung (Deskew-Schaltung) kann so ausgelegt werden, dass keine Einrichtungen benötigt werden, um eine große Signalspurlast anzusteuern. Ferner kann die Verzögerung der Verzögerungszelle-1, der Verzögerungszelle-2 und der Verzögerungszelle-4 entweder durch Hinzufügen von weiteren Inverterpaaren zu den Ketten von Inverterpaaren in jeder Zelle oder durch Hinzufügen von Metall an den Ausgängen der Inverter, wodurch die Kapazität des Signalpfads erhöht wird, erhöht werden.
Jedoch weist die Verschiebungsausgleichungsschaltung, die in Fig. 1C dargestellt ist, einen Nachteil auf; ein im wesentlicher fester Ausbreitungsverzögerungswert, gleich zu 3df, ist in jeder der acht unterschiedlichen Verzögerungskonfiguration enthalten. Diese feste Verzögerung erhöht den Zeitbetrag, der von dem Tester benötigt wird, um auf ein von der BUT erzeugtes Signal zu reagieren, wodurch es schwierig gemacht wird, die Busspezifikationen der BUT zu erfüllen.
Fig. 1D zeigt einen anderen Ansatz zum Implementieren einer Verschiebungsausgleichungsschaltung 166. Die Verschiebungsausgleichungsschaltung der Fig. 1D ist eine lineare Verzögerungsleitung, die aus einer Kette von sieben Pufferschaltungen und einem Multiplexer mit acht Eingängen besteht.
Die Pufferschaltungen können unter Verwendung von einem oder mehreren CMOS- Inverterpaaren, die zusammen in Reihe geschaltet sind, implementiert werden. Die Pufferschaltungen 182, 184, 186, 188, 190, 192 und 194 sind jeweils dafür ausgelegt, dass sie den gleichen Betrag der Ausbreitungsverzögerung bereitstellen. Die Ausbreitungsverzögerung, die von jeder Pufferschaltung bereitgestellt wird, wird als eine Einheitsverzögerung oder "du" bezeichnet.
Der Multiplexer 196 kann unter Verwendung einer CMOS-Technologie implementiert werden.
Wiederum wird die Ausbreitungsverzögerung durch den Multiplexer 196 als eine feste Verzögerung oder "df" bezeichnet. Der Multiplexer 196 enthält auch eine Schaltung, die Wähleingänge S2, S1 und S0 decodiert, so dass jede Kombination von logischen Werte, die an S2, S1 und S0 angelegt werden, einen einzigartigen Eingangs des Multiplexers 196 wählen wird.
Die Verschiebungsausgleichungsschaltung, die in Fig. 1D gezeigt ist, kann programmiert werden, um acht unterschiedliche Ausbreitungsverzögerungswerte bereitzustellen. Wenn zum Beispiel Wähleingänge S0, S1 und S2 0, 0 bzw. 0 gleichen, wählt der Multiplexer 196 das Signal, das an seinen "0" Eingang angelegt ist. Es folgt daraus, dass die sich ergebende Ausbreitungsverzögerung der Schaltung der Ausbreitungsverzögerung des Multiplexers 196 oder df gleicht. Wenn in ähnlicher Weise Wähleingänge S0, S1 und S2 1, 1 bzw. 1 gleichen, wählt der Multiplexer 196 das Signal, das an seinen "7" Eingang angelegt ist. Es folgt, dass die sich ergebende Ausbreitungsverzögerung der Summe der Ausbreitungsverzögerungen des Puffers 182, des Puffers 184, des Puffers 186, des Puffers 188, des Puffers 190, des Puffers 192, des Puffers 194 und des Multiplexers 196 oder (7du + df) gleicht. Die TABELLE II zeigt an, welche logischen Werte an S0, S1 und S2 angelegt werden sollten, um die acht Ausbreitungsverzögerungswerte zu erhalten. TABELLE II
Obwohl der feste Ausbreitungsverzögerungswert, der zu der in Fig. 1D gezeigten Verschiebungsausgleichungsschaltung gehört, ein Drittel des festen Verzögerungswerts ist, der zu der in Fig. 1C verzeigten Verschiebungsausgleichungsschaltung gehört, weist die Verschiebungsausgleichungsschaltung der Fig. 1D einen Nachteil auf. Da Pufferschaltungen zu der Verschiebungsausgleichungsschaltung hinzugefügt werden, müssen zum Beispiel die Signalspuren, die die hinzugefügten Pufferschaltungen mit dem Multiplexer 196 verbinden, länger gemacht werden. Infolgedessen müssen die zusätzlichen Pufferschaltungen größere Signalspurlasten ansteuern bzw. treiben. Diese wesentlichen Bahnspuren erhöhen die Kapazität des Signalpfads und erschweren eine genaue Einstellung der Ausbreitungsverzögerung der einzelnen Pufferschaltungen.
Obwohl die voranstehend beschriebenen Techniken erfolgreich in den Verschiebungsausgleichungsschaltungen von Testern zum Einstellen der Gesamtausbreitungsverzögerung der Treiber- und Empfängerkanäle verwendet worden sind, würde es wünschenswert sein, einen Tester bereitzustellen, der sowohl die unterschiedliche Ausbreitungslänge jedes Kanals kompensiert als auch die Busspezifikationen der gedruckten Schaltungsplatine, die getestet wird, erfüllt. Es würde auch wünschenswert sein, einen Tester mit einer Verschiebungsausgleichungsschaltung bereitzustellen, die programmierbar ist, eine lange feste Verzögerung aufweist und in der Lage ist, einen breiten Bereich von Verzögerungswerten bereitzustellen.
Die US-5,497,263 offenbart eine Schaltung mit einer variablen Verzögerung, die eine Vielzahl von in Reihe geschalteten Verzögerungseinheiten aufweist, wobei jede einzelne mit einem Wähler zum Schalten der zugehörigen Verzögerung in die Schaltung hinein und aus der Schaltung heraus, je nach Anforderung, versehen ist. Die Anordnung hat eine gewisse Ähnlichkeit mit derjenigen, die voranstehend unter Bezugnahme auf Fig. 1C beschrieben wurde, auf.
Die EP 0 527 366 A offenbart eine Schaltung mit einer variablen Verzögerung unter Verwendung einer Kaskadenanordnung von Verzögerungselementen. Die zusammengesetzte Verzögerung für sämtliche Kombinationen von Pfaden wird gemessen und eine Vorhersage wird durchgeführt, um eine Umwandlungstabelle für eine Temperaturkompensation zu erzeugen.

ZUSAMMENFASSUNG DER ERFINDUNG

Unter Berücksichtigung des voranstehend erläuterten Hintergrunds ist es eine Aufgabe der Erfindung, einen Tester mit einer Verschiebungsausgleichungsschaltung bereitzustellen, die die Fähigkeit hat, schnell auf Signale zu reagieren, die von einer gedruckten Schaltungsplatine, die getestet wird, erzeugt werden, während die unterschiedliche Ausbreitungslänge jedes Kanals kompensiert bzw. ausgeglichen wird.
Eine andere Aufgabe der Erfindung besteht darin, einen Tester bereitzustellen, der eine Verschiebungsausgleichungsschaltung umfasst, die programmierbar ist, in der Lage ist, einen breiten Bereich von Verzögerungswerten bereitzustellen und einen niedrigen festen Ausbreitungsverzögerungswert aufweist.
Die Erfindung stellt eine Verschiebungsausgleichungsschaltung, wie im beiliegenden Anspruch 1 aufgeführt, einen Test, wie im beiliegenden Anspruch 4 aufgeführt, und ein Verfahren zum Testen, wie im beiliegenden Anspruch 9 aufgeführt, bereit.
In Übereinstimmung mit einem anderen Merkmal der Erfindung ist eine lineare Verzögerungsleitung mit dem Ausgang der Verschiebungsausgleichungsschaltung verbunden.
Noch weitere Aufgaben und Vorteile ergeben sich aus einer Berücksichtigung der folgenden Beschreibung und der Zeichnungen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung lässt sich besser unter Bezugnahme auf die folgende eingehendere Beschreibung und die beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
Fig. 1A ein Blockschaltbild eines Testers in einer typischen Testkonfiguration;
Fig. 1B ein Blockdiagramm des Treiberkanals, der mit Fig. 1A verwendet wird;
Fig. 1C ein Blockdiagramm einer herkömmlichen Verschiebungsausgleichungsschaltung, die mit Fig. 1B verwendet wird;
Fig. 1D ein Blockdiagramm einer anderen herkömmlichen Verschiebungsausgleichungsschaltung, die mit Fig. 1B verwendet wird;
Fig. 2A ein Blockdiagramm einer Verschiebungsausgleichungsschaltung in Übereinstimmung mit der vorliegenden Erfindung;
Fig. 2B ein ausführliches Blockdiagramm der Verschiebungsausgleichungsschaltung, die in Fig. 2A gezeigt ist, und
Fig. 2C eine alternative Ausführungsform der vorliegenden Erfindung, die eine lineare Verzögerungsleitung umfasst.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Fig. 2A zeigt eine bevorzugte Ausführungsform der Verschiebungsausgleichungsschaltung der vorliegenden Erfindung. Die Verschiebungsausgleichungsschaltung umfasst allgemein mehrere Verzögerungszellen, beispielsweise eine Verzögerungszelle-4, eine Verzögerungszelle-2 und eine Verzögerungszelle-1. Es ist wichtig darauf hinzuweisen, dass die Gesamtanzahl von Verzögerungszellen, die in der Verschiebungsausgleichungsschaltung der Fig. 2A verwendet werden, nicht auf drei begrenzt ist. Zusätzliche Verzögerungszellen können hinzugefügt werden, um einen breiteren Bereich von Ausbreitungsverzögerungswerten zu erzielen. Die in Fig. 2A gezeigte Verschiebungsausgleichungsschaltung ist eine typische Konfiguration.
Die Verzögerungszelle-4, die Verzögerungszelle-2 und Verzögerungszelle-1 werden binärgewichtet, sodass die Gesamtverzögerung, die von der Verzögerungszelle-2 bereitgestellt wird, vorzugsweise zweimal so groß wie diejenige der Verzögerungszelle-1 ist und die Gesamtverzögerung, die von der Verzögerungszelle-4 bereitgestellt wird, vorzugsweise viermal so groß wie diejenige der Verzögerungszelle-1 ist. Wenn der Ausbreitungsverzögerungswert, der der Verzögerungszelle-1 entspricht, als eine Einheitsverzögerung oder "du" bezeichnet wird, dann sind die Verzögerungswerte, die der Verzögerungszelle-2 und der Verzögerungszelle-4 entsprechen, 2du bzw. 4du.
Bezugnehmend auf Fig. 2B sind die Verzögerungszelle-2 und die Verzögerungszelle-1 mit näheren Einzelheiten dargestellt. Die Verzögerungszelle-2 besteht aus einem Multiplexer 214 und einer Verzögerungszelle-2A. In ähnlicher Weise besteht die Verzögerungszelle-1 aus einem Multiplexer 220 und einer Verzögerungszelle-1A. In ähnlicher Weise besteht die Verzögerungszelle-1 aus einem Multiplexer 220 und einer Verzögerungszelle-1A.
Die Verzögerungszelle-1A, Verzögerungszelle-2A und Verzögerungszelle-4 können unter Verwendung einer CMOS-Technologie implementiert werden. Demzufolge besteht die Verzögerungszelle- 1A, Verzögerungszelle-2A und Verzögerungszelle-4 allgemein aus mehreren CMOS-Inverterpaaren (nicht gezeigt), die zusammen in Reihe geschaltet sind.
Die Verzögerungen der Verzögerungszelle-1A, der Verzögerungszelle-2A und der Verzögerungszelle-4 können eingestellt werden, indem zunächst CMOS-Inverterpaare entweder hinzugefügt oder entfernt werden, um eine grobe Einstellung zu erreichen, und dann Metall an den Ausgängen der Inverter hinzugefügt wird, wodurch die Kapazität des Signalpfads erhöht wird, um eine Feineinstellung zu erreichen. Viele andere Entwurfstechniken zum Einstellen einer Verzögerung sind bekannt. Die Verschiebungsausgleichungsschaltung der vorliegenden Erfindung wird typischer Weise unter Verwendung eines Doppelmetall-CMOS-Prozesses implementiert.
Der Multiplexer 214, der Multiplexer 220 und der Multiplexer 206 können auch unter Verwendung einer CMOS-Technologie implementiert werden. Jeder Multiplexer besteht aus wenigstens zwei Eingängen, einem Ausgang und wenigstens einem Wähleingang. Zum Beispiel weist der Multiplexer 214 eine Leitung 208 und ein Signal DIN als Eingänge, eine Leitung 218 als ein Ausgang und ein Signal S4 als einen Wähleingang auf.
Der Eingangsabschnitt jeder Multiplexerschaltung ist typischer Weise mit mehreren n-Kanal- Transistoren (nicht gezeigt) ausgeführt. Zum Beispiel sind die Sourcen der n-Kanal-Transistoren zusammengeschaltet und die Drains der n-Kanal-Transistoren dienen als die Eingänge des Multiplexers. Demzufolge ist die Anzahl von n-Kanal-Transistoren in in dem Eingangsabschnitt eines Multiplexers gleich zu der Anzahl von Eingängen des Multiplexers.
Der Ausgangsabschnitt jedes Multiplexers besteht typischer Weise aus einem CMOS-Inverterpaar (nicht gezeigt). Der Eingang des CMOS-Inverterpaars ist mit dem Verbindungspunkt der mehreren n- Kanal-Transistoren des Eingangsabschnitts verbunden und der Ausgang des CMOS-Inverterpaars dient als der Ausgang des Multiplexers.
Die Vorteile beim Implementieren der Multiplexerschaltung in CMOS sind, dass die Ausbreitungsverzögerungen von den Eingängen zu dem Ausgang gewöhnlicher Weise die gleichen sind und es einfach ist, weitere Eingänge zu dem Multiplexer hinzuzufügen. Die Ausbreitungsverzögerung durch jeden Multiplexer wird als "df" bezeichnet.
Die Eingänge von jedem Multiplexer werden durch Anlegen einer Spannung eines logischen Hochs an das Gate des entsprechenden n-Kanal-Transistors gewählt. Der Multiplexer 214, der Multiplexer 220, der Multiplexer 206 weisen jeweils eine Schaltungsanordnung (nicht gezeigt), die die Wähleingänge so decodiert, dass jede logische Kombination von Wähleingängen bewirkt, dass eine Spannung mit einem logischen Hoch an das Gate eines einzigen n-Kanal-Eingangs-Transistors angelegt wird. Der gewählte Eingang wird dann an den Multiplexerausgang weitergegeben.
Die Wähleingänge an dem Multiplexer 214, dem Multiplexer 220 und dem Multiplexer 206 werden wie folgt dekodiert. Wenn der logische Wert des Wähleingangs S4 niedrig ist, dann wird der Multiplexer 214 das an seinen "0" Eingang angelegte Signal wählen. Wenn ferner der logische Wert des Wähleingangs S4 hoch ist, dann wird der Multiplexer 214 das an seinen "1" Eingang angelegte Signal wählen. Wenn in ähnlicher Weise Wähleingänge (S3, S2) gleich zu (0, 0), (0, 1) und (1, 0) sind, dann wird der Multiplexer 220 die Signale wählen, die an seinen "0"-Eingang, seinen "1" Eingang bzw. seinen "2" Eingang angelegt sind. Wenn schließlich Wähleingänge (S1, S0) gleich zu (0, 0), (0, 1), (1, 0) und (1, 1) sind, dann wird der Multiplexer 206 die Signale wählen, die an seinem "0" Eingang, seinem "1" Eingang, seinem "2" Eingang bzw. seinem "3" Eingang angelegt sind.
Obwohl die Geschwindigkeit der Decodierungsschaltung in jedem Multiplexer relativ langsam ist, wird das Betriebsverhalten der vorliegenden Erfindung nicht ungünstig beeinflusst. Dies liegt daran, dass, nachdem der Testingenieur den gewünschten Verzögerungswert für jede Verschiebungsausgleichungsschaltung bestimmt, der Testingenieur gewöhnlicher Weise jeden Multiplexer entsprechend programmieren wird und dann die Multiplexer in deren programmiertem Zustand für eine erweiterte Zeitperiode belassen wird.
Wie in Fig. 2B gezeigt, wird das Eingangssignal DIN an den Eingang der Verzögerungszelle-4 und an die "0" Eingänge des Multiplexers 214, Multiplexers 220 und Multiplexers 206 angelegt. Der Ausgang der Verzögerungszelle-4 wird an den "1" Eingang des Multiplexers 214, den "1" Eingang des Multiplexers 220 und den "3" Eingang des Multiplexers 206 angelegt. Ferner wird der Ausgang der Verzögerungszelle- 2A an den "1" Eingang des Multiplexers 220 und den "1" Eingang des Multiplexers 206 angelegt. Zusätzlich wird der Ausgang der Verzögerungszelle-2A an den "1" Eingang des Multiplexers 220 und den "1" Eingang des Multiplexers 206 angelegt. Zusätzlich wird der Ausgang der Verzögerungszelle-1A an den "1" Eingang des Multiplexers 206 angelegt. Die Verschiebungsausgleichungsschaltung der vorliegenden Erfindung wird fertiggestellt, indem der Ausgang des Multiplexers 214 mit dem Eingang der Verzögerungszelle-2A verbunden wird, und indem der Ausgang des Multiplexers 220 mit dem Eingang der Verzögerungszelle-1A verbunden wird.
Wie voranstehend angegeben, werden die Verzögerungszelle-4, die Verzögerungszelle-2 und die Verzögerungszelle-1 binär-gewichtet. Infolgedessen wird die Verzögerung, die von der Verzögerungszelle- 2 bereitgestellt wird, vorzugsweise zweimal so groß wie die Verzögerungszelle-1 oder 2du und die Verzögerung, die von der Verzögerungszelle-4 bereitgestellt wird, ist vorzugsweise viermal so groß wie diejenige der Verzögerungszelle-1 oder 4du.
Die Ausbreitungsverzögerung der Verzögerungszelle-1A kann in Übereinstimmung sowohl mit dem gewünschten Einheitsverzögerungswert du als auch dem gewünschten Bereich von programmierbaren Verzögerungswerten eingestellt werden. Die Ausbreitungsverzögerungen der Verzögerungzelle-2A der Verzögerungszelle-4 können wie folgt bestimmt werden. Die Ausbreitungsverzögerung der Verzögerungszelle-2 ist vorzugsweise zweimal so groß wie diejenige der Verzögerungszelle-1. Dies bedeutet, dass die Ausbreitungsverzögerung der Verzögerungszelle-2A vorzugsweise zweimal so groß wie die kombinierte Verzögerung des Multiplexers 220 und der Verzögerungszelle-1A, minus der Verzögerung des Multiplexers 214, oder (2du - df) ist. Ferner ist die Ausbreitungsverzögerung der Verzögerungszelle-4 vorzugsweise viermal so groß wie diejenige der Verzögerungszelle-1. Dies bedeutet, dass die Ausbreitungsverzögerung der Verzögerungszelle-4 vorzugsweise viermal die kombinierte Verzögerung des Multiplexers 220 und der Verzögerungszelle-1A oder 4du ist.
Die in Fig. 2B gezeigte Verschiebungsausgleichungsschaltung kann programmiert werden, um acht unterschiedliche Ausbreitungsverzögerungswerte bereitzustellen, und zwar in Abhängigkeit von den logischen Werten der Wähleingänge S0, S1, S2, S3 und S4. Wenn zum Beispiel Wähleingänge S0 und S1 jeweils 0 und 0 gleichen, wählt der Multiplexer 206 das an seinen "0" Eingang angelegte Signal. Daraus folgt, dass die sich ergebende Ausbreitungsverzögerung der Ausbreitungsverzögerung des Multiplexers 206 oder df gleicht. Wenn in ähnlicher Weise Wähleingänge S0, S1, S2, S3 und S4 gleich zu 1, 0, 1, 0 bzw. 1 sind, wählen die Multiplexer 214, 220 und 206 jeweils das Signal, das an deren "1" Eingang angelegt ist. Es folgt daraus, dass die sich ergebende Ausbreitungsverzögerung der Summe der Ausbreitungsverzögerungen der Verzögerungszelle-4, der Verzögerungszelle-2, der Verzögerungszelle-1 und des Multiplexers 208 oder (7du + df) gleicht. Die TABELLE III zeigt an, welche logischen Werte an S0, S1, S2, S3 und S4 angelegt werden sollten, um die acht möglichen Verzögerungswerte zu erhalten. TABELLE III
In der TABELLE III entsprechen eine "0" und eine "1" einer logischen Niederspannung bzw. einer logischen niedrigen Spannung bzw. einer logischen hohen Spannung. Ferner entspricht ein "X" einem "unbestimmten (ist egal)" Wert; das heißt, das zugehörige Signal kann entweder ein logisches Niedrig oder ein logisches Hoch sein.
Die Ausbreitungsverzögerung der Verzögerungszelle-1A, der Verzögerungszelle-2A und der Verzögerungszelle-4 können erhöht werden, indem entweder weitere Inverterpaare zu der Kette von Inverterpaaren jeder Zelle hinzugefügt werden, oder Metall an die Ausgänge der Inverter hinzugefügt wird. Dies liegt daran, weil die Signalspuren, die die Verzögerungszelle-4, die Verzögerungszelle-2, die Verzögerungszelle-1 und die Multiplexer 206 verbinden, relativ kurz ausgebildet werden können und die sich ergebenden Signalspurlasten die Kapazität des Signalpfads zu dem Punkt, wo die Genauigkeit der Steuerzeiteinstellungen ungünstig beeinflusst wird, nicht erhöhen.
In der herkömmlichen Verschiebungsausgleichungsschaltung, die in Fig. 1C gezeigt ist, ist es einfach, die Steuerzeit der einzelnen Verzögerungszellen einzustellen. Jedoch weist die Verschiebungsausgleichungsschaltung einen im wesentlichen festen Ausbreitungsverzögerungswert gleich zu 3df auf. Im Gegensatz dazu weist die in Fig. 1D gezeigte herkömmliche Verschiebungsausgleichungsschaltung einen kleinen Ausbreitungsverzögerungswert gleich zu df auf. Jedoch ist es nicht einfach, die Steuerzeit der einzelnen Pufferschaltungen in der Verschiebungsausgleichungsschaltung einzustellen, weil dann, wenn die Verschiebungsausgleichungsschaltung größer gemacht wird, die Pufferschaltungen größere Signalspurlasten ansteuern müssen. Ein wichtiger Vorteil der vorliegenden Erfindung ist die Fähigkeit, die Steuerzeit der einzelnen Verzögerungszellen genau einzustellen, während ein kleiner fester Ausbreitungsverzögerungswert df aufrechterhalten wird. Dies liegt daran, weil die Ausbreitungsverzögerung des Multiplexers 214 und des Multiplexers 220 und die Gesamtverzögerungen der Verzögerungszelle-2 bzw. der Verzögerungszelle-1 eingebaut sind. Infolgedessen sind die Verzögerung des Multiplexers 214 und des Multiplexers 220 nicht in der festen Ausbreitungsverzögerung der Verschiebungsausgleichungsschaltung enthalten.
Für einige Testvorgänge kann die Verzögerungszelle-1 in Fig. 2B nicht einen Einheitsverzögerungswert du hervorrufen, der klein genug ist. In diesem Fall kann eine lineare Verzögerungsleitung im Zusammenhang mit der Verschiebungsausgleichungsschaltung der vorliegenden Erfindung verwendet werden, um einen kleineren Einheitsverzögerungswert zu erreichen.
Bezugnehmend auf Fig. 2C ist eine lineare Verzögerungsleitung 234 mit dem Multiplexer 232 verbunden. Die lineare Verzögerungsleitung 234 ist identisch zu der in Fig. 1D gezeigten herkömmlichen Verschiebungsausgleichungsschaltung. Die in Fig. 2C gezeigte Verschiebungsausgleichungsschaltung weist den Vorteil auf, dass sie Verzögerungszellen höherer Ordnung aufweisen, die leicht einstellbar sind, wie eine Verzögerungszelle-32, eine Verzögerungszelle-16 und eine Verzögerungszelle-8, während sie einen kleineren Einheitsverzögerungswert aufweist. Der Einheitsverzögerungswert ist gleich zu der Ausbreitungsverzögerung einer Pufferschaltung, beispielsweise einer Pufferschaltung 182 der Fig. 1D.
Während der feste Ausbreitungsverzögerungswert der in Fig. 2B gezeigten Verschiebungsausgleichungsschaltung gleich zu der Verzögerung eines Multiplexers df ist, ist der feste Ausbreitungsverzögerungswert der in Fig. 2C gezeigten Verschiebungsausgleichungsschaltung gleich zu der Verzögerung von zwei Multiplexem 2df. Der feste Verzögerungswert besteht aus der Ausbreitungsverzögerung des Multiplexers 232 plus der Ausbreitungsverzögerung des Multiplexers mit acht Eingängen (nicht gezeigt) der linearen Verzögerungsleitung 234. Der Multiplexer mit acht Eingängen ist analog zu dem Multiplexer 196 der Fig. 1B. Obwohl die in Fig. 2C gezeigte Schaltung einen kleinen Einheitsverzögerungswert aufweist, gibt es eine Wechselwirkung dahingehend, dass die Schaltung einen geringfügig größeren festen Ausbreitungsverzögerungswert aufweist.
Nachdem eine Ausführungsform beschrieben wurde, können zahlreiche alternative Ausführungsformen oder Änderungen durchgeführt werden. Zum Beispiel ist es nicht erforderlich, dass eine CMOS-Technologie zum Implementieren der Verschiebungsausgleichungsschaltung verwendet wird. Andere herkömmliche Technologien können verwendet werden, wie beispielsweise die Bipolartechnologien.
Ferner können die zusätzlichen Verzögerungszellen in die Verschiebungsausgleichungsschaltung eingebaut werden, um einen breiteren Bereich von programmierbaren Verzögerungswerten zu ermitteln.
Ferner dient die Anzahl von Bits in den Wähl- und Steuersignalen zur Illustration. Irgendeine Anzahl von Bits könnte verwendet werden. Wenn die Anzahl von Bits verwendet wird, sollte die Anzahl von Eingängen für die Multiplexer 214, 220 und 206 entsprechend geändert werden. Ferner können zusätzliche Multiplexer benötigt werden. Zusätzlich sollte die Länge der Verzögerungsleitung 234 entsprechend geändert werden.
Ferner wurde beschrieben, dass jede Verzögerungszelle aus mehreren CMOS-Inverterpaaren besteht, die zusammen in Reihe geschaltet sind. Jedoch ist diese Implementierung lediglich eine Illustration. Andere Entwurfstechniken für Verzögerungszellen und Verzögerungsleitungen sind bekannt. Genauso dient die Implementierung der Eingangs- und Ausgangsabschnitts jedes Multiplexers als Illustration. Andere Entwurfstechniken für Multiplexer sind bekannt.
Ferner wurde beschrieben, dass die von jeder sukzessiven Verzögerungszelle in einer Kette von Verzögerungszellen bereitgestellte Verzögerung vorzugsweise zweimal so groß wie sein Vorläufer ist.
Jedoch werden exakte Gewichtungen für die Verzögerungszellen nicht benötigt, wenn der Tester irgendwelche Unterschiede zwischen den tatsächlichen und den programmierten Verzögerungswerten unter Verwendung einer Software kompensieren kann.
Ferner wurde beschrieben, dass die Geschwindigkeit der Decodierungsschaltung in jedem Multiplexer relativ langsam ist. Jedoch wird die Decodierungsschaltung nicht benötigt, wenn die Wähleingänge an den Multiplexem unter Verwendung von Software decodiert werden. In diesem Fall würde die Zeit, die zum Decodieren der Wähleingänge benötigt werden würde, sehr klein und der Tester könnte in der Lage sein, die Steuerzeit der Verschiebungsausgleichungsschaltung im Durchlauf ("on-the- fly") zu ändern.
Ferner sei darauf hingewiesen, dass die herkömmliche in Fig. 1A gezeigte Testerarchitektur lediglich eine Illustration ist. Die Erfindung kann verwendet werden, um eine programmierbare Verzögerung mit einer kleinen festen Verzögerung in einem Tester irgendeiner Architektur bereitzustellen. Die gleiche Schaltung könnte auch in anderen Anwendungen verwendet werden, bei denen eine programmierbare Verzögerung mit einer geringen festen Verzögerung benötigt wird.

Claims

1. Verschiebungsausgleichungsschaltung zum Bereitstellen einer programmierbaren Verzögerung, die in jeden Kanal (102, 104, 106, 108, 114, 116, 118, 120) eines Testers eingebaut wird, und verwendet zum Einstellen der Ausbreitungsverzögerung jedes Kanals, umfassend:

einen Eingang (144),

einen Ausgang, und

eine Vielzahl von Verzögerungszellen (200, 202, 204), die zueinander in eine Kette geschaltet sind, wobei die Vielzahl von Verzögerungszellen eine erste Verzögerungszelle (200) und wenigstens eine nachfolgende Verzögerungszelle (202, 204) umfassen, wobei die nachfolgenden Verzögerungszellen eine Verzögerung bereitstellen, die zu derjenigen, die von der vorangehenden Verzögerungszelle in der Kette bereitgestellt wird, in einem Faktor von 2 in Beziehung steht,

dadurch gekennzeichnet, dass

jede Verzögerungszelle einen ersten Eingang, der mit dem Eingang der Verschiebungsausgleichungsschaltung verbunden ist, aufweist

jede wenigstens eine nachfolgende Verzögerungszelle wenigstens einen zusätzlichen Eingang, der mit Ausgängen von vorangehenden Verzögerungszellen in der Kette verbunden ist, und einen ersten Multiplexer (214, 220) zum Wählen zwischen dem ersten Eingang und dem wenigstens einen zusätzlichen Eingang im Ansprechen auf einen ersten Satz von Steuerzeit-Steuerbits aufweist, und

ein zweiter Multiplexer (206) mit dem Ausgang der Verschiebungsausgleichungsschaltung verbunden ist, zum Wählen zwischen dem Eingang der Verschiebungsausgleichungsschaltung und Ausgängen der Verzögerungszellen in Reaktion auf einen zweiten Satz von Steuerzeit-Steuerbits.

2. Verschiebungsausgleichungsschaltung nach Anspruch 1, wobei jede Verzögerungszelle eine erste Verzögerungsleitung umfasst.

3. Verschiebungsausgleichungsschaltung nach Anspruch 1, ferner umfassend eine Verzögerungsleitung (234) mit einem Eingang, der mit dem Ausgang der Verschiebungsausgleichungsschaltung verbunden ist.

4. Tester mit einer Vielzahl von Kanälen (102, 104, 106, 108, 114, 116, 118, 120), ausgelegt zum Kompensieren der unterschiedlichen Ausbreitungsverzögerung jedes Kanals, umfassend:

eine Vielzahl von Teststiften (122, 124, 126, 128, 130, 132, 134, 136), die mit den Kanälen verbunden sind, und

einen Sequenzer (110), der mit den Kanälen verbunden ist, zum Aktivieren der Kanäle zum Ansteuern von gewählten Teststiften und zum Empfangen von Signalen, die auf gewählten Teststiften erscheinen, wobei jeder Kanal eine programmierbare Verschiebungsausgleichungsschaltung umfasst, mit

einem Eingang (144),

einem Ausgang, und

einer Vielzahl von Verzögerungszellen (200, 202, 204), die miteinander in eine Kette geschaltet sind,

dadurch gekennzeichnet, dass

die Vielzahl von Verzögerungszellen eine Verzögerungszelle (200) mit einem einzelnen Eingang und wenigstens eine Verzögerungszelle (202, 204) mit mehreren Eingängen umfasst, wobei wenigstens eine Verzögerungszelle mit mehreren Eingängen eine Verzögerung bereitstellt, die zu derjenigen, die von der vorangehenden Verzögerungszelle in der Kette bereitgestellt wird, in einer Beziehung eines Faktors von 2 steht,

die Verzögerungszelle mit dem einzelnen Eingang einen Eingang aufweist, der mit dem Eingang der Verschiebungsausgleichungsschaltung verbunden ist,

jede Verzögerungszelle mit mehreren Eingängen eine Vielzahl von Eingängen und einen ersten Multiplexer (214, 220) zum Wählen von einem der Eingänge im Ansprechen auf einen ersten Satz von Steuerzeit-Steuerbits aufweist,

wobei jede Verzögerungszelle mit mehreren Eingängen einen ersten Eingang, der mit dem Eingang der Verschiebungsausgleichungsschaltung verbunden ist, einen zweiten Eingang, der mit dem Ausgang der Verzögerungszelle mit dem einzelnen Eingang verbunden ist, und wenigstens einen dritten Eingang, der mit Ausgängen von vorangehenden Verzögerungszellen mit mehreren Eingängen in der Kette verbunden ist, wenn überhaupt, aufweist, und

ein zweiter Multiplexer (206) mit dem Ausgang der Verschiebungsausgleichungsschaltung verbunden ist und einen ersten Eingang, der mit dem Eingang der Verschiebungsausgleichungsschaltung verbunden ist, und eine Vielzahl von zweiten Eingängen, die mit Ausgängen der Verzögerungszellen verbunden sind, zum Wählen von einem von seinen Eingängen im Ansprechen auf einen zweiten Satz von Steuerzeit-Steuerbits, aufweist.

5. Tester nach Anspruch 4, wobei die Verzögerungszelle mit dem einzelnen Eingang eine erste Verzögerungsleitung ist.

6. Tester nach Anspruch 4, wobei der erste Multiplexer in jeder Verzögerungszelle mit mehreren Eingängen eine Vielzahl von Eingängen und einen Ausgang umfasst, wobei die Vielzahl von Eingängen des Multiplexers die Eingänge der Verzögerungszelle mit, den mehreren Eingängen sind und wobei eine Verzögerungsleitung zwischen den Ausgang des Multiplexers und den Ausgang der Verzögerungszelle mit mehreren Eingängen geschaltet ist.

7. Tester nach Anspruch 4, ferner umfassend eine dritte Verzögerungsleitung (234) mit einem Eingang und einem Ausgang, wobei der Eingang mit dem Ausgang des zweiten Multiplexers verbunden ist und der Ausgang der dritten Verzögerungsleitung der Ausgang der Verschiebungsausgleichungsschaltung ist.

8. Tester nach Anspruch 7, wobei die dritte Verzögerungsleitung eine Verzögerungsleitung mit einer Vielzahl von Abgriffen und einen Multiplexer zum Wählen des Ausgangs von einem der Abgriffe im Ansprechen auf einen dritten Satz von Steuerzeit-Steuerbits umfasst

9. Tester nach Anspruch 4, verwendet in einem Verfahren zum Herstellen einer gedruckten Schaltungsplatine, wobei das Verfahren die folgenden Schritte umfasst:

(a) Befestigen einer Vielzahl von elektronischen Komponenten an der gedruckten Schaltungsplatine,

(b) Anbringen wenigstens eines elektrischen Verbinders an der gedruckten Schaltungsplatine,

(c) Anordnen der gedruckten Schaltungsplatine in einer Testhalterung,

(d) Anlegen von Energie und Testsignalen an die gedruckte Schaltung, und

(e) Vergleichen von Antwortsignalen, die von der gedruckten Schaltungsplatine erzeugt werden, mit erwarteten Antwortsignalen, um den Betrieb der gedruckten Schaltungsplatine zu überprüfen, wodurch bestimmt wird, ob die gedruckten Schaltungsplatine Herstellungsdefekte enthält.