[go: up one dir, main page]

JP2000307289A - 電子部品組立体 - Google Patents

電子部品組立体

Info

Publication number
JP2000307289A
JP2000307289A JP11058399A JP11058399A JP2000307289A JP 2000307289 A JP2000307289 A JP 2000307289A JP 11058399 A JP11058399 A JP 11058399A JP 11058399 A JP11058399 A JP 11058399A JP 2000307289 A JP2000307289 A JP 2000307289A
Authority
JP
Japan
Prior art keywords
electronic component
input
output terminals
shield member
electromagnetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11058399A
Other languages
English (en)
Inventor
Hajime Matsuzawa
肇 松澤
Hiroyoshi Tamura
浩悦 田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP11058399A priority Critical patent/JP2000307289A/ja
Priority to CA 2305894 priority patent/CA2305894C/en
Priority to US09/551,172 priority patent/US6472724B1/en
Publication of JP2000307289A publication Critical patent/JP2000307289A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】 電子部品と実装基板とを連結する多数の入出
力端子への電磁波の侵入と、この多数の入出力端子から
の電磁波の放出とを効率よくシールドすると共に、これ
ら電磁波によって発生する電気信号の信号変化による電
子部品及び周辺素子の誤動作を排除し得る電磁シールド
部材を有する電子部品組立体を提供すること。 【解決手段】 複数の入出力端子であるＩ／Ｏピン３
を有する電子部品１を実装基板２に装備して成る電子部
品組立体において、前記複数の入出力端子であるＩ／Ｏ
ピン３の周囲全体に、入出力端子用電磁シールド部材で
ある高ハイトダム５を設けたこと。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の入出力端子
を有する電子部品と実装基板を連結して成る電子部品組
立体に係る。
【０００２】
【従来の技術】電子部品と実装基板を、ピン・グリッド
・アレイ（Pin Grid Array；以下「ＰＧＡ」とする）又
はボール・グリッド・アレイ（Ball Grid Array；以下
「ＢＧＡ」とする）等の複数の入出力端子である導電性
連結機構で電気的に連結して成る電子部品組立体では、
導電性連結機構及び電子部品へ電磁波が外部から侵入
し、電気的信号に変化をもたらし、誤動作を招くという
問題があった。この場合、例えば、特開平８−２８８６
８６号公報では、電子部品を金属膜から成る電磁シール
ド部材で覆い、到来する電磁波のエネルギーを吸収し、
これによって、電磁波から電子部品を守るという試みが
なされている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例（特開平８−２８８６８号公報）では、電子部品と
実装基板との間に位置する多数の入出力端子は、電子部
品と実装基板の間の隙間から外気にさらされていること
から、電磁波からの影響を受け易いという状況があっ
た。
【０００４】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、特に、電子部品とその実装基板とを連結する
多数の入出力端子への電磁波の侵入、更には、この多数
の入出力端子からの電磁波の放出を効率よくシールドす
ると共にこれら電磁波によって発生する電気信号の信号
変化による電子部品及び周辺素子の誤動作を排除し得る
電磁シールド部材を有する電子部品組立体を提供するこ
とをその目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、複数の入出力端子を有す
る電子部品と実装基板とを連結して成る電子部品組立体
において、電子部品と実装基板とを連結する複数の入出
力端子の周囲全体に、外部からの電磁波を遮蔽する入出
力端子用電磁シールド部材を設けている。これにより、
ＢＧＡ，ＰＧＡ等の複数の入出力端子への電磁波の侵入
を防止すると共に、入出力端子から電磁シールド部材の
周辺素子等への電磁波の伝達が阻止される。
【０００６】請求項２記載の発明では、前述した請求項
１記載の発明において、電子部品も、電磁波を遮蔽する
電子部品用シールド部材で覆われている。これにより、
複数の入出力端子を電磁波からシールドするのみなら
ず、電磁波が電子部品へ侵入すること、又は電子部品か
らの電磁波の放出されることを防止し、更に有効に電磁
波の侵入を防ぐ。
【０００７】請求項３記載の発明では、前述した請求項
１又は２記載の発明において、入出力端子用電磁シール
ド部材を、電子部品の側面側に設けている。この入出力
端子用電磁シールド部材を前述した電子部品の側面に密
接させた状態で、且つ実装基板と接着する形で備えてい
る。このようにしても前述した請求項１又は２記載の発
明と同等に機能するほか、隙間無く入出力端子の周囲を
覆うことができる。
【０００８】請求項４記載の発明では、前述した請求項
１又は２記載の発明において、入出力端子用電磁シール
ド部材を、電子部品の底面側に設けている。この入出力
端子用電磁シールド部材を前述した電子部品の底面に密
接させた状態で、実装基板と接着する形に備えている。
このようにしても前述した請求項１又は２記載の発明と
同等に機能するほか、更に、電子部品が有する複数の入
出力端子がスルーホール等に挿入される場合、特定の高
さの入出力端子用電磁シールドを電子部品の底面側に設
けることにより、電子部品が必要以上にスルーホールへ
の挿入方向に進むのを抑制することができ、これによ
り、当該電子部品が実装基板側へ移動し、実装基板との
接触するという不都合を避けることができる。
【０００９】請求項５記載の発明では、前述した請求項
１，２，３又は４記載の発明において、入出力端子用電
磁シールド部材を、四角形状に実装基板上に設けてい
る。このようにしても前述した請求項１，２又は３記載
の発明と同等に機能するほか、更に、多数の入出力端子
を有する電子部品は、正方形又は四角形である場合が多
く、電子部品の形状は色々な形が想定できるが、四角形
は作り易い構造であることから、これに合わせて入出力
端子用電磁シールドを四角形状に形成している。
【００１０】請求項６記載の発明では、前述した請求項
１，２，３，４又は５記載の発明において、入出力端子
用電磁シールド部材を、ペースト状導電性材料で形成し
ている。このようにしても前述した請求項１，２，３又
は４記載の発明と同等に機能するほか、更に、ペースト
状材料は、硬化する前は軟らかく、加工性がよいことか
ら、電子部品の形に合わせた形に入出力端子用電磁シー
ルド部材を形成する。また、ペースト状材料は、接着力
が強いことから、電子部品が有する入出力端子の周囲全
体と密着する。
【００１１】請求項７記載の発明では、前述した請求項
６記載の発明において、入出力端子用電磁シールド部材
に用いられるペースト状導電性材料を、ペースト状はん
だで構成している。ペースト状はんだを用いて、電子部
品が有する多数の入出力端子の周囲に密着して形成され
る入出力端子用電磁シールド部材の形と高さの孔を持ち
合わせたマスクを実装基板上に置き、この孔にペースト
状はんだを所定の高さまで塗り込むと、所望の高さ、形
状の電子部品と実装基板に密着する入出力端子用電磁シ
ールド部材が形成される。他の硬い材料を用いると、一
回熱により液化又は気化し、さらに、その後、真空中で
蒸発又はイオン化するなどの煩雑な作業を経た後、膜を
形成する等の煩雑な作業を必要とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
【００１３】[第一の実施形態]図１は、本発明による電
子部品組立体の第一実施形態の構成を示す説明図であ
る。この図１において、符号１は電子部品を、符号２は
実装基板を、符号３は、電子部品１に設けられた入出力
端子であるＩ／Ｏピンを示す。
【００１４】電子部品１は、電子部品用電子シールド部
材であるメタルケース４によって覆われ、電磁波から遮
蔽される。そして、複数のＩ／Ｏピン３の周囲全体に、
外部からの電磁波を吸収する入出力端子用電磁シールド
部材である高ハイトダム５が設けられている。また、Ｉ
／Ｏピン３は、絶縁部材７によってメタルケース４から
絶縁され、はんだ８を介して実装基板２側に設けられた
入出力端子用のパッド６に接着される。図３に示す符号
１５は、Ｉ／Ｏピン３が挿入される実装基板２に設けら
れた孔であるスルホールを示す。
【００１５】本発明の第一実施形態では、入出力端子用
電磁シールド部材である高ハイトダム５は、導電性部材
で形成され、図１に示すように、電子部品１の底面側に
設けられ、この電子部品１の底面に密接させた状態で、
実装基板２と接着する形に備えられている。また、電子
部品１は、電子部品用シールド部材であるメタルケース
４で覆われている。電子部品１が有する入出力端子であ
るＩ／Ｏピン３は、電子部品１を覆うメタルケース４と
絶縁部分７を介して絶縁される。また、Ｉ／Ｏピンは、
実装基板２にはんだ８を介してパッド６へ接続される。
【００１６】電子部品１と入出力端子であるＩ／Ｏピン
３は、それぞれ、導電性部材であるメタルケース４及び
高ハイトダム５によって覆われ、メタルケース４及び高
ハイトダム５が電磁波のエネルギーを遮蔽し、電磁波に
よって生ずる電子部品１及び入出力端子の電気信号のぶ
れ等による誤動作を避けることができる。また、高ハイ
トダム５は、入出力端子から外部への電磁波を遮蔽する
こともできる。これにより、近接して設けられた他の素
子、又は、実装基板２への入出力端子であるＩ／Ｏピン
３又は電子部品１から発生しえる電磁波を遮断すること
ができ、この電磁波による電気信号のぶれ等から発生す
る電磁シールド外部の素子等の誤動作も防ぐことができ
る。
【００１７】電磁波は導電性部材であるメタルケース４
又は高ハイトダム５によって吸収され、電流もしくは熱
等に変換される。電流に変換された時には、実装基板２
又は別箇所にも設けることのできるグラウンドにその電
流は流れる。熱に変換された場合は、通常熱は上方向に
蒸発するので、メタルケース４の上面等から熱は放出さ
れる。
【００１８】[第二の実施形態]図２は本発明による電子
部品組立体の第二実施形態を示す説明図である。この第
二実施形態では、入出力端子用電磁シールド部材である
高ハイトダム５を電子部品１の側面の下端部を覆った状
態に設けている。その他の構成については第一実施形態
と同様となっている。この第二実施形態では、前述した
第一実施形態と同様の作用効果を有するほか、高ハイト
ダム５を電子部品１の側面に設けているので、内部の部
品が二重にシールドされるという利点がある。
【００１９】[第三の実施形態]図３は本発明による電子
部品組立体の第三実施形態を示す説明図である。電子部
品１が有する複数の入出力端子が複数のスルーホール１
５等に挿入されている。そして、特定の高さの入出力端
子用電磁シールドである高ハイトダム５を電子部品１の
底面側に設けている。この高ハイトダム５を電子部品１
の底面側に設けることにより、電磁シールド部材である
高ハイトダム５が前述した様に、電子部品１と入出力端
子であるＩ／Ｏピン３への電磁波の侵入を防ぎ、電磁シ
ールド部材の外部の周辺素子への入出力端子からの電磁
波の侵入を防止する。さらに、実装基板２と接触しえる
電子部品用電磁シールド部材であるメタルケース４と実
装基板２との導通（ショート）を防ぐことができる。こ
れは、特定の高さを有する入出力端子用電磁シールド部
材である高ハイトダム５が電子部品１の底面に設けられ
ているため、電子部品１がスルーホール１４への挿入方
向に進めなくなるからである。
【００２０】上記各実施形態における高ハイトダム５
は、四角形であると想定されている電子部品１に合わせ
て、図４（実装基板２上に設けられる高ハイトダム５の
斜視図である。）に示すように、四角形に電子部品に密
着するように形成される。しかし、高ハイトダム５は、
電子部品１が四角形でなければ、その形に合わせて任意
の形状に形成し、図４に示すような四角形でなくともよ
い。
【００２１】また、上記各実施形態で用いられる導電性
である入出力端子用電磁シールド部材である高ハイトダ
ム５は、ペースト状導電性材料で形成されている。ペー
スト状材料は軟らかいため、リフロー等の熱処理により
硬化する前に、任意の形の電子部品１に対応して、任意
の形に電磁シールド部材が形成でき、さらに、接着力が
強いため、電子部品や実装基板との密着性のよい入出力
端子用電磁シールド部材である高ハイトダム５を形成で
きる。
【００２２】また、さらに、上記各実施形態では、入出
力端子用電磁シールドである高ハイトダム５に用いられ
るペースト状導電性材料に、ペースト状はんだを用いて
いる。ペースト状はんだを用いることにより、安価で、
手に入れ易く、導電性がよい入出力端子用電磁シールド
部材である高ハイトダム５を形成できる。
【００２３】この入出力端子用電磁シールド部材である
高ハイトダム５は、図５に示すはんだ印刷法等のスクリ
ーン印刷法で形成される。はんだ印刷法とは、従来一個
所毎にはんだ接続を手動又は自動で行っていたものを一
括して行うプロセスのことをいう。以下、図５を用いて
説明する。まず、プリント基板等の実装基板２を、高ハ
イトダム５の高さや形を有する孔（図示せず）を持ち合
わせたメタルマスク１０によって覆う。そして、スキー
ジ９と呼ばれるへら状に動作する部材によって、ペース
ト状はんだ１４を孔の中にローリング１２と呼ばれるは
んだ塗り込み作業によって印刷方向１１に沿ってはんだ
をメタルマスク１０に開いた孔に塗っていき、印刷され
たペースト状はんだ１３を形成していくプロセスであ
る。印刷されたペースト状はんだ１３は、熱処理によっ
て一括して硬化される。これは、ぺースト状はんだが軟
らかいために可能であり、他の硬い材料を用いると、一
回熱により液化し、さらに、その後、真空中で蒸発又は
イオン化するなどの煩雑な作業を経た後、膜を形成する
等の煩雑な作業を必要とする。なお、実装基板２上に設
けられるパッド６は、はんだ印刷法でも形成でき、異な
る深さの孔を持つメタルマスク１０を用いれば、高さの
異なる高ハイトダム５と同時に形成できる。
【００２４】上記各実施形態では、メタルマスク５に、
電子部品１と実装基板２を密着させる高さと形を有する
高ハイトダム５と同じ高さと形を有する孔を設けること
によって、この孔にペースト状はんだを所定の高さまで
塗り込み、高ハイトダム５を形成している。Ｉ／Ｏピン
３は、周囲をこのメタルマスク５によって隙間無く覆わ
れ、電磁波から守られる。また、この高ハイトダム５
は、Ｉ／Ｏピン３から外部の周辺素子への電磁波の伝達
を遮る。
【００２５】上記各実施形態では、電磁波を遮断する機
構は、全て導電性部材で構成されるとしたが、電磁シー
ルド効果を有する部材であれば、他の部材を用いてもよ
い。
【００２６】さらに、図１及至図３に示す電子部品１
は、多数のＩ／Ｏピン３を有する電子部品１からなるＰ
ＧＡ構造を採っているが、ＢＧＡ構造又はその他の電子
部品１と実装基板２を連結する入出力端子を有する構造
であれば、本上記各実施形態が提供する電子部品組立体
を利用することによって、外部からの電磁波を吸収し、
遮断することにより、電子部品１及び入出力端子を電磁
波から守ることができる。
【００２７】
【発明の効果】請求項１記載の発明では、複数の入出力
端子を有する電子部品と実装基板とを連結して成る電子
部品組立体において、電子部品と実装基板とを連結する
複数の入出力端子の周囲に、入出力端子用電磁シールド
部材を設けている。この入出力端子用電磁シールド部材
が外部からの電磁波を遮蔽することによって、ＢＧＡ，
ＰＧＡ等の複数の入出力端子を電磁波から守り、電磁波
によって生ずる入出力信号のぶれ等から生じる誤動作等
を避けることができる。また、逆に電子部品の作動の高
速化に伴い電磁波が高周波化しても、ＢＧＡ，ＰＧＡ等
の入出力端子側から発生しえる電磁波が電磁シールド外
部の周辺回路等に漏れて、電磁シールド外部の周辺回路
の誤動作等を発生させることを有効に防ぐこともでき
る。
【００２８】請求項２記載の発明では、前述した請求項
１記載の発明と同様の作用効果を有するほか、更に、電
子部品を、電子部品用シールド部材で覆われるように構
成することにより、複数の入出力端子のみならず、電子
部品も電磁波から守り、又、電子部品から放出されえる
電磁波を吸収し、電磁波によって生ずる電気信号のぶれ
等から生じる電子部品又は近接した実装基板上の回路等
の誤動作等を更に有効に避けることができる。
【００２９】請求項３記載の発明では、前述した請求項
１又は２記載の発明と同様の作用効果を有するほか、入
出力端子用電磁シールド部材を、電子部品の側面側に設
けることにより、入出力用電磁シールド部材で入出力端
子の周囲をより隙間無く覆うことができる。
【００３０】請求項４記載の発明では、前述した請求項
１又は２記載の発明と同様の作用効果を有するほか、更
に、入出力端子用電磁シールド部材を、前述した電子部
品の底面に設けている。電子部品が有する複数の入出力
端子がスルーホール等に挿入される場合、特定の高さの
入出力端子用電磁シールド部材を電子部品の底面側に設
けることにより、電子部品の底部が入出力端子用電磁シ
ールド部材の上面に接し、電子部品が必要以上にスルー
ホールへの挿入方向に進めなくなる。これにより、電子
部品が実装基板側へ移動し、実装基板と接触して起こり
える電子部品と実装基板の導通（ショート）を防止し、
電子部品又は実装基板上の回路の誤動作を避けることが
できる。
【００３１】請求項５記載の発明では、前述した請求項
１，２，３又は４記載の発明と同様の作用効果を有する
ほか、更に、入出力端子用電磁シールド部材を、四角形
状に実装基板上に設けている。通常、ＢＧＡ又はＰＧＡ
構造を有する電子部品は正方形又は四角形である場合が
多いので、これに合わせて電磁波を遮蔽する四角形状の
入出力端子用電磁シールド部材を設けることにより、単
純な構造である四角形状の電磁シールド部材を効率よく
形成できる。
【００３２】請求項６記載の発明では、前述した請求項
１，２，３，４又は５記載の発明と同様の作用効果を有
するほか、更に、入出力端子用電磁シールド部材を、ペ
ースト状導電性材料で形成している。軟質で、密着性が
よく、導電性であるペースト状材料を用いると、任意の
形の電子部品に対応した形で入出力端子用電磁シールド
部材を形成でき、さらに、電子部品との接触面及び、実
装基板との接触面で密着性及び導電性のよい入出力端子
用電磁シールド部材を形成できる。
【００３３】請求項７記載の発明では、前述した請求項
６記載の発明と同様の作用効果を有するほか、更に、入
出力端子用電磁シールド部材に用いられるペースト状導
電性材料を、ペースト状はんだで構成している。ペース
ト状はんだを利用することにより安価で、手に入れ易
く、コストパフォーマンスの良い入出力端子用電磁シー
ルド部材を形成できる。さらに、真空を必要としない、
簡潔なプロセスであるはんだ印刷技術によって、入出力
端子用電磁シールド部材を形成することができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態の構成を示す説明図であ
る。
【図２】本発明の第二実施形態の構成を示す説明図であ
る。
【図３】本発明の第三実施形態の構成を示す説明図であ
る。
【図４】本発明の各実施形態に用いられる電磁シールド
機構の形態を示す斜視図である。
【図５】はんだ印刷法の説明図である。
【符号の説明】
１ 電子部品 ２ 実装基板 ３ Ｉ／Ｏピン ４ メタルケース ５ 高ハイトダム ６ パッド ７ 絶縁部分 ８ はんだ ９ スキージ １０ メタルマスク １１ 印刷方向 １２ ローリング １３ 印刷されたペースト状はんだ １４ ペースト状はんだ １５ スルーホール

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数の入出力端子を有する電子部品を実
    装基板に装備して成る電子部品組立体において、 前記複数の入出力端子の周囲全体に、入出力端子用電磁
    シールド部材を設けたことを特徴とする電子部品組立
    体。
  2. 【請求項２】 前記電子部品が、電子部品用シールド部
    材で覆われていることを特徴とする請求項１記載の電子
    部品組立体。
  3. 【請求項３】 前記入出力端子用電磁シールド部材を、
    前記電子部品の側面周囲を覆って設けたことを特徴とす
    る請求項１又は２記載の電子部品組立体。
  4. 【請求項４】 前記入出力端子用電磁シールド部材を、
    前記電子部品の底面側に設けたことを特徴とする請求項
    １又は２記載の電子部品組立体。
  5. 【請求項５】 前記入出力端子用電磁シールド部材が、
    前記実装基板上に四角形状に設けられていることを特徴
    とした請求項１，２，３又は４記載の電子部品組立体。
  6. 【請求項６】 前記入出力端子用電磁シールド部材が、
    ペースト状導電性材料であることを特徴とする請求項
    １，２，３，４又は５記載の電子部品組立体。
  7. 【請求項７】 前記ペースト状導電性材料が、ペースト
    状はんだであることを特徴とする請求項６記載の電子部
    品組立体。
JP11058399A 1999-04-19 1999-04-19 電子部品組立体 Pending JP2000307289A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11058399A JP2000307289A (ja) 1999-04-19 1999-04-19 電子部品組立体
CA 2305894 CA2305894C (en) 1999-04-19 2000-04-17 Electronic device structure capable of preventing malfunction caused by electromagnetic waves coming from the outside
US09/551,172 US6472724B1 (en) 1999-04-19 2000-04-17 Electronic device structure capable of preventing malfunction caused by electromagnetic wave coming from outside

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11058399A JP2000307289A (ja) 1999-04-19 1999-04-19 電子部品組立体

Publications (1)

Publication Number Publication Date
JP2000307289A true JP2000307289A (ja) 2000-11-02

Family

ID=14539536

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11058399A Pending JP2000307289A (ja) 1999-04-19 1999-04-19 電子部品組立体

Country Status (3)

Country Link
US (1) US6472724B1 (ja)
JP (1) JP2000307289A (ja)
CA (1) CA2305894C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312078A (zh) * 2020-03-05 2020-06-19 武汉华星光电半导体显示技术有限公司 显示面板及其侧面邦定方法
US10750609B2 (en) 2017-03-06 2020-08-18 Murata Manufacturing Co., Ltd. Structure and method for mounting shielded module on printed wiring board, and shielded module

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770547B1 (en) * 1999-10-29 2004-08-03 Renesas Technology Corporation Method for producing a semiconductor device
DE10026353A1 (de) * 2000-05-27 2001-11-29 Mannesmann Vdo Ag Abgeschirmte, elektronische Schaltung
US8623709B1 (en) 2000-11-28 2014-01-07 Knowles Electronics, Llc Methods of manufacture of top port surface mount silicon condenser microphone packages
US7434305B2 (en) 2000-11-28 2008-10-14 Knowles Electronics, Llc. Method of manufacturing a microphone
US20030112710A1 (en) * 2001-12-18 2003-06-19 Eidson John C. Reducing thermal drift in electronic components
DE10164502B4 (de) * 2001-12-28 2013-07-04 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelements
US6560125B1 (en) * 2001-12-28 2003-05-06 Motorola, Inc. Shield for shielding radio components
JP3923368B2 (ja) * 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
US20040000428A1 (en) * 2002-06-26 2004-01-01 Mirng-Ji Lii Socketless package to circuit board assemblies and methods of using same
TW565009U (en) * 2003-01-20 2003-12-01 Benq Corp Electronic module having ball grid array
US20080112151A1 (en) * 2004-03-04 2008-05-15 Skyworks Solutions, Inc. Overmolded electronic module with an integrated electromagnetic shield using SMT shield wall components
US8399972B2 (en) 2004-03-04 2013-03-19 Skyworks Solutions, Inc. Overmolded semiconductor package with a wirebond cage for EMI shielding
US7422448B2 (en) * 2005-07-28 2008-09-09 Delphi Technologies, Inc. Surface mount connector
DE102007020656B4 (de) 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US7799602B2 (en) * 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
US9679869B2 (en) 2011-09-02 2017-06-13 Skyworks Solutions, Inc. Transmission line for high performance radio frequency applications
CN103999484B (zh) 2011-11-04 2017-06-30 美商楼氏电子有限公司 作为声学设备中的屏障的嵌入式电介质和制造方法
US8948712B2 (en) 2012-05-31 2015-02-03 Skyworks Solutions, Inc. Via density and placement in radio frequency shielding applications
KR101983959B1 (ko) 2012-06-14 2019-05-29 스카이워크스 솔루션즈, 인코포레이티드 전력 증폭기와 전송 라인을 포함하는 전력 증폭기 모듈 및 관련된 시스템, 장치, 및 방법
KR101516930B1 (ko) 2012-07-13 2015-05-04 스카이워크스 솔루션즈, 인코포레이티드 라디오 주파수 차폐 응용들에서의 레이스트랙 구성한 패키지 모듈 및 무선 디바이스
US9078063B2 (en) 2012-08-10 2015-07-07 Knowles Electronics, Llc Microphone assembly with barrier to prevent contaminant infiltration
WO2015037394A1 (ja) * 2013-09-11 2015-03-19 株式会社村田製作所 電子部品の外部電極形成方法
US9794661B2 (en) 2015-08-07 2017-10-17 Knowles Electronics, Llc Ingress protection for reducing particle infiltration into acoustic chamber of a MEMS microphone package
CN108346952B (zh) * 2018-01-25 2020-11-24 番禺得意精密电子工业有限公司 电连接器固持装置
US20200098698A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Novel wafer level chip scale package (wlcsp), flip-chip chip scale package (fccsp), and fan out shielding concepts
US11244876B2 (en) 2019-10-09 2022-02-08 Microchip Technology Inc. Packaged semiconductor die with micro-cavity
US11177223B1 (en) * 2020-09-02 2021-11-16 Qualcomm Incorporated Electromagnetic interference shielding for packages and modules
US11393698B2 (en) * 2020-12-18 2022-07-19 STATS ChipPAC Pte. Ltd. Mask design for improved attach position

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4616406A (en) * 1984-09-27 1986-10-14 Advanced Micro Devices, Inc. Process of making a semiconductor device having parallel leads directly connected perpendicular to integrated circuit layers therein
US5103292A (en) * 1989-11-29 1992-04-07 Olin Corporation Metal pin grid array package
JP2772739B2 (ja) * 1991-06-20 1998-07-09 いわき電子株式会社 リードレスパッケージの外部電極構造及びその製造方法
US5573172A (en) * 1993-11-08 1996-11-12 Sawtek, Inc. Surface mount stress relief hidden lead package device and method
US5491303A (en) * 1994-03-21 1996-02-13 Motorola, Inc. Surface mount interposer
US5585671A (en) * 1994-10-07 1996-12-17 Nagesh; Voddarahalli K. Reliable low thermal resistance package for high power flip clip ICs
JPH08288686A (ja) 1995-04-20 1996-11-01 Nec Corp 半導体装置
US5694300A (en) * 1996-04-01 1997-12-02 Northrop Grumman Corporation Electromagnetically channelized microwave integrated circuit
US5866943A (en) * 1997-06-23 1999-02-02 Lsi Logic Corporation System and method for forming a grid array device package employing electomagnetic shielding

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10750609B2 (en) 2017-03-06 2020-08-18 Murata Manufacturing Co., Ltd. Structure and method for mounting shielded module on printed wiring board, and shielded module
CN111312078A (zh) * 2020-03-05 2020-06-19 武汉华星光电半导体显示技术有限公司 显示面板及其侧面邦定方法
CN111312078B (zh) * 2020-03-05 2022-03-08 武汉华星光电半导体显示技术有限公司 显示面板及其侧面邦定方法

Also Published As

Publication number Publication date
CA2305894A1 (en) 2000-10-19
CA2305894C (en) 2004-05-04
US6472724B1 (en) 2002-10-29

Similar Documents

Publication Publication Date Title
JP2000307289A (ja) 電子部品組立体
CN101317268B (zh) 具有emi屏蔽的叠层多芯片封装
US6515870B1 (en) Package integrated faraday cage to reduce electromagnetic emissions from an integrated circuit
JP2008091714A (ja) 半導体装置
CN111653551B (zh) 一种具有高抗电磁脉冲干扰能力的bga芯片封装结构
JP3057647B2 (ja) ボールを介して集積回路を別の支持体（ｓｕｐｐｏｒｔ）に接続する方法および支持体
EP3358671A1 (en) Wireless device
JP3228841B2 (ja) シールド装置
JP2006147723A (ja) 半導体素子用の電気回路基板
JP2000138317A (ja) 半導体装置及びその製造方法
JPH06268109A (ja) 半導体チップおよびこの半導体チップを組み込んだ電子装置
MY128653A (en) Electronic component of a high frequency current suppression type and bonding wire for the same
JP3958608B2 (ja) 配線基板の製造方法
TW201214650A (en) Chip package having fully covering shield connected to GND ball
JP2004319384A (ja) 電子回路ユニット
JPH11220055A (ja) Ｂｇａ型半導体装置及び該装置に用いるスティフナー
TWI307154B (en) Package method and structure for preventing chips from being interfered
JP4303854B2 (ja) ランドグリッドアレイ型パッケージ用ソケット
JP3797761B2 (ja) 半導体装置
JP2011040575A (ja) 電子デバイス及びその製造方法
US10172230B1 (en) Surface mount technology device
WO2001015225A1 (en) A combined heat sink/electromagnetic shield
KR20060018545A (ko) 전자기파 차폐된 연성인쇄회로기판
JP3258564B2 (ja) 半導体装置およびその製造方法
JP2000082760A (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20030708