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FR3160520A1 - Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d’un tel dispositif - Google Patents

Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d’un tel dispositif

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Publication number
FR3160520A1
FR3160520A1 FR2402967A FR2402967A FR3160520A1 FR 3160520 A1 FR3160520 A1 FR 3160520A1 FR 2402967 A FR2402967 A FR 2402967A FR 2402967 A FR2402967 A FR 2402967A FR 3160520 A1 FR3160520 A1 FR 3160520A1
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FR
France
Prior art keywords
conductive layer
support substrate
layer
transistor
capacitor
Prior art date
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Pending
Application number
FR2402967A
Other languages
English (en)
Inventor
Thierry Boudet
Gauthier Chicot
Khaled DRICHE
Juliette LETELLIER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Diamfab
Soitec SA
Original Assignee
Diamfab
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Diamfab, Soitec SA filed Critical Diamfab
Priority to FR2402967A priority Critical patent/FR3160520A1/fr
Publication of FR3160520A1 publication Critical patent/FR3160520A1/fr
Pending legal-status Critical Current

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Abstract

L’invention concerne un dispositif monolithique (200) incluant un transistor à effet de champ (100) et au moins un condensateur (150), et comprenant : - un substrat support (50), - un empilement comprenant une première (10) et une deuxième (20) couche conductrice en diamant monocristallin, et une couche intermédiaire (30) en diamant monocristallin, électriquement isolante, intercalée entre les première et deuxième couches conductrices, lesquelles forment respectivement un premier (11) et un deuxième (21) contact du condensateur (150), - une couche active (40) en diamant monocristallin, dans laquelle est formé le canal de conduction (41) du transistor (100), la couche active (40) s’étendant parallèlement à un plan principal (x,y) et étant disposée sur la première couche conductrice (10). La deuxième couche conductrice (20) comporte une interface épitaxiale (62) avec la couche active (40), et forme une électrode de drain (23) ou de source du transistor (100). Figure 1a

Description

Dispositif monolithique incluant un transistor et un condensateur cointégrés sur un substrat à base de diamant, et procédé de fabrication d’un tel dispositif DOMAINE DE L’INVENTION
La présente invention vise le domaine de la microélectronique et des semi-conducteurs. En particulier, l’invention concerne un dispositif comprenant un transistor et au moins un condensateur, intégrés monolithiquement sur un substrat à base de diamant, ledit dispositif étant adapté pour des applications de puissance.
ARRIÈRE PLAN TECHNOLOGIQUE DE L’INVENTION
Le diamant monocristallin est un semiconducteur à très large bande interdite. Il possède des propriétés et caractéristiques permettant théoriquement de réaliser des composants de puissance, tels que diodes, transistors et capacités, avec des performances non atteintes jusqu’à présent avec les autres semiconducteurs. Un transistor élaboré sur diamant permet de réduire drastiquement les pertes par commutation, ce qui autorise un convertisseur de puissance à fonctionner à très hautes fréquences (typiquement au-delà du MHz). A ces fréquences, les fronts de commutation en tension sont très raides et chaque commutation aux bornes du transistor génère une surtension de plusieurs centaines, voire plusieurs milliers de volts ; cela nécessite un surdimensionnement en tension du transistor par rapport à la spécification initiale du convertisseur.
OBJET DE L’INVENTION
La présente invention permet de limiter cette surtension aux bornes du transistor lors de la commutation par l’adjonction d’une ou de plusieurs capacités haute tension. L’invention concerne un dispositif monolithique incluant au moins un transistor et au moins un condensateur, cointégrés sur diamant. L’invention concerne également un procédé d’intégration monolithique d’un transistor et d’au moins un condensateur sur un substrat à base de diamant.
BREVE DESCRIPTION DE L’INVENTION
La présente invention concerne un dispositif monolithique incluant un transistor à effet de champ et au moins un condensateur (150). Le dispositif monolithique comprend :
- un substrat support,
- un empilement comprenant une première couche conductrice et une deuxième couche conductrice en diamant monocristallin comportant des dopants de type p, et une couche intermédiaire en diamant monocristallin, électriquement isolante, intercalée entre la première couche conductrice et la deuxième couche conductrice, la première couche conductrice étant disposée sur le substrat support, la première couche conductrice et la deuxième couche conductrice formant respectivement un premier et un deuxième contact du condensateur,
- une couche active en diamant monocristallin comportant des dopants de type p, dans laquelle est formé le canal de conduction du transistor, la couche active s’étendant parallèlement à un plan principal et étant disposée sur la première couche conductrice.
La deuxième couche conductrice comporte une interface épitaxiale avec la couche active, et forme une électrode de drain ou de source du transistor.
Selon des caractéristiques avantageuses de l’invention, prises seules ou selon toute combinaison réalisable :
  • la couche active présente une concentration en bore comprise entre 1015/cm3et 1019/cm3;
  • la première couche conductrice et la deuxième couche conductrice présentent une concentration en bore supérieure à 1019/cm3;
  • la couche intermédiaire présente une concentration en azote ou en phosphore comprise entre 1014/cm3et 1021/cm3;
  • la première couche conductrice et la deuxième couche conductrice présentent une épaisseur, selon un axe normal au plan principal, comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm ;
  • la couche intermédiaire présente une épaisseur, selon un axe normal au plan principal, comprise entre 10 nm et 2 mm, préférentiellement entre 500 nm et 50 μm ;
  • la couche active présentent une épaisseur, selon un axe normal au plan principal, comprise entre 100 nm et 20 μm ;
  • le substrat support présente une résistivité supérieure à 10 kohm.cm ;
  • un contact déporté de l’électrode de source ou de drain est formé en face arrière du substrat support, et le substrat support présente une résistivité inférieure à 50 mohm.cm ;
  • le condensateur est connecté en parallèle avec le transistor ;
  • le substrat support est en diamant monocristallin ou comporte un film superficiel en diamant monocristallin, et une interface épitaxiale est définie entre ledit substrat support et la première couche conductrice ;
  • une interface de collage est définie entre le substrat support et la première couche conductrice ;
  • le substrat support comprend du diamant monocristallin ou polycristallin, et/ou du carbure de silicium monocristallin ou polycristallin, et/ou un film adjacent à l’interface de collage.
L’invention concerne également un procédé de fabrication d’un dispositif monolithique tel que ci-dessus, comprenant les étapes suivantes :
a) la fourniture du substrat support,
b) la formation de la première couche conductrice sur le substrat support,
c) la formation de la couche intermédiaire sur une partie de la première couche conductrice,
d) la formation de la couche active sur une autre partie de la première couche conductrice,
e) la formation de la deuxième couche conductrice sur la couche active et sur la couche intermédiaire, par croissance épitaxiale,
f) la structuration de la deuxième couche conductrice dans le plan principal, pour former le condensateur, adjacent au transistor, et définir l’électrode de drain ou de source du transistor et le deuxième contact du condensateur dans ladite deuxième couche conductrice.
Selon des caractéristiques avantageuses de l’invention, prises seules ou selon toute combinaison réalisable :
  • la source et le premier contact, ou le drain et le premier contact sont électriquement connectés par continuité de la première couche conductrice ;
  • le substrat support est en diamant monocristallin ou comporte un film superficiel en diamant monocristallin, et l’étape b) est opérée par croissance épitaxiale, en particulier en implémentant une technique de dépôt chimique en phase vapeur assisté par plasma microonde ;
  • l’étape c) est opérée par croissance épitaxiale, en particulier en implémentant une technique de dépôt chimique en phase vapeur assisté par plasma microonde ;
  • l’étape b) est opérée par transfert de la première couche conductrice sur le substrat support ;
  • l’étape b) comprend les sous-étapes suivantes :
    - l’implantation d’espèces légères de type hydrogène, hélium ou une combinaison de ces deux espèces dans un substrat donneur, pour définir un plan fragile enterré,
    - l’assemblage du substrat donneur sur le substrat support via une interface de collage direct,
    - la séparation le long du plan fragile enterré menant au transfert d’une couche utile, issue du substrat donneur et destinée à former la première couche conductrice, sur le substrat support ;
  • la couche utile présente une épaisseur inférieure à 2 μm à l’issue de la séparation et une sous-étape ultérieure de croissance par épitaxie est opérée pour augmenter cette épaisseur.
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre en référence aux figures annexées sur lesquelles :
FIG. 1
FIG. 1
FIG. 1
FIG. 1Les figures 1a, 1b, 1c et 1d présentent des modes de réalisation d’un dispositif monolithique conforme à l’invention,
FIG. 2
FIG. 2
FIG. 2
FIG. 2
FIG. 2
FIG. 2
FIG. 2Les figures 2a, 2b, 2c, 2d, 2e, 2f et 2f’ présentent un premier mode de mise en œuvre du procédé de fabrication, conformément à la présente invention ;
FIG. 3
FIG. 3
FIG. 3
FIG. 3
FIG. 3
FIG. 3
FIG. 3
FIG. 3
FIG. 3
FIG. 3Les figures 3a, 3b, 3b’, 3b’’, 3b’’’, 3c, 3d, 3e, 3f et 3f’ présentent un deuxième mode de mise en œuvre du procédé de fabrication, conformément à l’invention.
Les figures sont des représentations schématiques qui, dans un objectif de lisibilité, ne sont pas à l’échelle. En particulier, les épaisseurs des couches selon l’axe z ne sont pas à l’échelle par rapport aux dimensions latérales selon les axes x et y.
Les mêmes références sur les figures ou dans la description pourront être utilisées pour des éléments de même nature.
 DESCRIPTION DETAILLEE DE L’INVENTION
L’invention concerne undispositif monolithique200 incluant au moins un transistor à effet de champ 100 (JFET, MESFET, MOSFET, ...) et au moins un condensateur 150, lesdits composants étant cointégrés monolithiquement sur un substrat à base de diamant (FIG. 1,FIG. 1,FIG. 1,FIG. 1).
Le dispositif 200 comprend une couche active 40 en diamant monocristallin comportant des dopants de type p, et dans laquelle est formé le canal de conduction 41 du transistor 100. La couche active 40 (de même que les autres couches et empilement décrits plus loin) s’étend parallèlement à un plan principal (x,y) et présente une épaisseur selon un axe z normal audit plan.
Préférentiellement, la couche active 40 présente une concentration en bore comprise entre 1015/cm3et 1019/cm3; son épaisseur est typiquement comprise entre 100 nm et 20 μm, de préférence entre 100 nm et 5 μm.
Le dispositif 200 inclut également un empilement en diamant monocristallin comprenant une première couche conductrice 10, une deuxième couche conductrice 20 et une couche intermédiaire 30 électriquement isolante, intercalée entre la première couche conductrice 10 et la deuxième couche conductrice 20. La première couche conductrice 10 et la deuxième couche conductrice 20 comportent des dopants de type p et présentent une résistivité typiquement comprise entre 1 mohm.cm et 10 kohm.cm, avantageusement inférieure ou égale à 1 ohm.cm, inférieure ou égale à 100 mohm.cm, voire inférieure ou égale à 10 mohm.cm. De manière préférée, la première couche conductrice 10 et la deuxième couche conductrice 20 présentent donc une concentration en bore typiquement supérieure à 1019/cm3. Elles forment respectivement un premier 11 et un deuxième 21 contact du condensateur 150.
La couche intermédiaire 30 comprend avantageusement des dopants profonds de type n produisant des niveaux d’énergie situés à plus de 0,4 eV de la bande de conduction du diamant. La couche intermédiaire 30 peut présenter une concentration en azote ou en phosphore comprise entre 1014/cm3et 1021/cm3. Ces espèces constituent des donneurs profonds pour le diamant et vont conférer à la couche intermédiaire 30 une résistivité supérieure à 10 kohm.cm.
Les première 10 et deuxième 20 couches conductrices présentent typiquement une épaisseur comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm. L’épaisseur de la couche intermédiaire 30 peut être comprise entre 10 nm et 2 mm, préférentiellement entre 500 nm et 50 μm.
Dans le dispositif monolithique 200, la couche active 40 et la couche intermédiaire 30 sont adjacentes dans le plan principal (x,y), chacune disposée sur une partie distincte de la première couche conductrice 10.
La deuxième couche conductrice 20 comporte une interface épitaxiale 62 avec la couche active 40 et avec la couche intermédiaire 30. La deuxième couche conductrice 10 est structurée dans un plan parallèle au plan principal (x,y), de manière à former d’une part une électrode de drain 23 du transistor et d’autre part le deuxième contact 21 du condensateur 150.
Dans un même plan parallèle au plan principal (x,y), l’électrode de source 12 et le premier contact 11 du condensateur 150 sont définis dans la première couche conductrice 10.
Les électrodes de drain 23 et de source 12 du transistor 100 pourraient bien sûr être interverties par rapport aux illustrations des figures 1a à 1d. Le transistor 100 comporte des électrodes (12,23) sur sa face supérieure et sur sa face inférieure (ou sur la face inférieure de la couche active 40), ce qui correspond à une architecture verticale.
Le condensateur 150 est préférentiellement connecté en parallèle avec le transistor 100. Le circuit RC (condensateur 150), monté en parallèle avec l’interrupteur (transistor 100) protège les bornes de ce dernier des surtensions de commutation.
Pour un tel montage en parallèle des deux composants, la source 12 du transistor 100 et le premier contact 11 du condensateur 150 sont électriquement connectés (figures 1a à 1d). Cette connexion, rendue possible par la réalisation d’une seule et même couche continue (la première couche conductrice 10), est particulièrement avantageuse car elle évite l’ajout de connectique défavorable en termes d’inductances parasites. Alternativement, si une interruption de la première couche conductrice 10 était requise compte tenu de contraintes de design ou d’intégration, une connexion filaire ou une interconnexion métallique (par réalisation d’un niveau de lithographie supplémentaire impliquant une couche de passivation et une métallisation) peuvent être envisagées entre la source 12 et le premier contact 11.
Le drain 23 du transistor 100 est connecté au deuxième contact 21 du condensateur 150 (non illustré sur les figures), soit par connexion filaire, soit par interconnexion métallique.
Alternativement, comme évoqué précédemment, l’électrode de drain pourrait être définie au niveau de la face inférieure de la couche active 40, et être connectée au premier contact 11 du condensateur 150 ; et l’électrode de source pourrait être définie au niveau de la face supérieure de la couche active 40, et être connectée au deuxième contact 21.
Comme illustré sur les figures 1a, 1b, 1c, 1d, le dispositif monolithique 200 comprend un substrat support 50. La première couche conductrice 10 est disposée sur le substrat support 50, la couche intermédiaire 30 est disposée sur une partie de la première couche conductrice 10, la couche active 40 est disposée sur une autre partie de la première couche conductrice 10, et enfin la deuxième couche conductrice 20 est disposée à la fois sur la couche active 40 et sur la couche intermédiaire 30. Au moins une interface épitaxiale 62 est définie entre la deuxième couche conductrice 20 et la couche active 40. Avantageusement, une interface épitaxiale 61 est également définie entre la couche active 40 et la première couche conductrice 10. Ces interfaces de très haute qualité autorisent un excellent contact électrique entre la couche active 40 et ses électrodes 12,23.
La deuxième couche conductrice 20 est structurée dans un plan parallèle au plan principal (x,y) pour former l’électrode de drain 23 du transistor 100 et le deuxième contact 21 du condensateur 150.
L’électrode de grille G du transistor est disposée sur une face supérieure de la couche active 40. Selon une architecture possible, la grille G est située autour de l’électrode supérieure de drain 23 (ou alternativement électrode de source) et disposée dans des tranchées, afin de pouvoir contrôler la conduction du canal 41 sur toute son étendue entre source 12 et drain 23. D’autres architectures connues pour transistors verticaux pourraient alternativement être implémentées.
Le substrat support 50 peut comprendre un ou plusieurs matériaux choisis parmi le diamant monocristallin ou polycristallin, le carbure de silicium monocristallin ou polycristallin, ou encore un matériau diélectrique ou conducteur électrique. Il peut présenter une résistivité choisie dans une large plage, typiquement de quelques ohm.cm à 105kohm.cm. Dans les variantes présentées sur les figures 1a, 1b et 1c, il est recommandé que le substrat support 50 soit plus résistif que la première couche conductrice 10, au moins à une décade, car il contribue à la tenue en tension du transistor 100.
Selon une variante particulière, illustrée sur laFIG. 1, l’électrode de source 12 du transistor 100 et/ou le premier contact 11 du condensateur 150 peut(peuvent) être repris en face arrière du substrat support 50 grâce à la présence d’une contact déporté 52, par exemple formé en un matériau métallique. Dans ce cas, le substrat support 50 présente avantageusement une résistivité inférieure ou égale à 50 mohm.cm.
Cette configuration du dispositif 200 simplifie grandement son procédé de fabrication et autorise une cointégration monolithique efficace d’un (ou plusieurs) transistor(s) et d’un (ou plusieurs) condensateur(s). La synergie d’élaboration du(des) transistor(s) et du(des) condensateur(s), avec un faible nombre de couches empilées du fait de la multifonctionnalité desdites couches, est également un atout pour l’obtention de couches de haute qualité.
Cette intégration monolithique est également avantageuse en ce que les deux composants 100,150 bénéficient d’un excellent transfert thermique lié aux propriétés de conductivité thermique du diamant. De plus, la proximité géographique des composants 100,150 permet de réduire considérablement les inductances parasites.
Selon un premier mode de réalisation (FIG. 1,FIG. 1), une interface épitaxiale 65 est définie entre le substrat support 50 et la première couche conductrice 10. Dans ce cas, le substrat support 50 est formé en diamant monocristallin ou comporte un film superficiel (du côté de sa face destinée à recevoir la première couche conductrice 10) en diamant monocristallin, pour autoriser une croissance par épitaxie de ladite première couche conductrice 10, lors de l’élaboration du dispositif monolithique 200.
Selon un deuxième mode de réalisation (FIG. 1,FIG. 1,FIG. 1), une interface de collage 72 est définie entre le substrat support 50 et la première couche conductrice 10. Dans ce cas, le substrat support 50 peut être formé en une très grande variété de matériaux. Avantageusement, il comporte un film 51 (diélectrique ou conducteur électrique), adjacent à l’interface de collage 72, qui permet de garantir ou d’améliorer l’isolation ou la conduction verticale entre la première couche conductrice 10 et le substrat support 50.
Leprocédé de fabricationdu dispositif monolithique 200 va maintenant être décrit. Il comprend une étape a) consistant en la fourniture du substrat support 50 (FIG. 2,FIG. 3). Comme évoqué précédemment, le substrat support 50 peut comprendre un ou plusieurs matériaux choisis parmi le diamant monocristallin ou polycristallin, le carbure de silicium monocristallin ou polycristallin, ou encore un matériau diélectrique ou conducteur électrique. La nature du substrat support 50 peut néanmoins être contrainte selon les différents modes de mise en œuvre de l’étape b) ultérieure du procédé.
Le substrat support 50 peut se présenter sous la forme d’une plaquette circulaire, comme cela est habituellement le cas dans le domaine de la microélectronique, avec un diamètre de 25mm, 50mm, 100mm, 150mm ou 200mm. Son épaisseur est typiquement comprise entre 50 μm et 900 μm, préférentiellement entre 200 μm et 700 μm. Bien sûr, le substrat support 50 n’est pas limité à la forme et aux dimensions précitées, et peut également se présenter sous forme carré ou rectangulaire avec des dimensions plus faibles ou supérieures.
Il est fabriqué par une technique connue telle que par exemple un dépôt HPHT (« High Pressure High Temperature » pour haute pression haute température) ou CVD (« Chemical Vapor Deposition » pour dépôt chimique en phase vapeur).
Le procédé comprend ensuite une étape b) correspondant à la formation de la première couche conductrice 10 sur le substrat support 50, par croissance épitaxiale, selon un premier mode de mise en œuvre (FIG. 2), ou par transfert de couche mince, selon un deuxième mode de mise en œuvre (FIG. 3,FIG. 3’,FIG. 3’’,FIG. 3’’’).
La première couche conductrice 10 en diamant monocristallin, destinée à former le premier contact 11 du condensateur 150 et l’électrode de source 12 du transistor 100, est préférentiellement attendue avec une concentration en bore supérieure à 1019/cm3et une épaisseur comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm (comme évoqué plus haut dans la description du dispositif monolithique 200).
Dans le premier mode de mise en œuvre, un substrat support 50 en diamant monocristallin est requis pour permettre une croissance par épitaxie de la première couche conductrice 10, elle-même visée en diamant monocristallin. Le substrat support 50 peut alors être intégralement monocristallin, ou consister en une structure composite 50’ incluant un substrat de base 501 et un film superficiel 502 en diamant monocristallin qui servira de germe pour la croissance épitaxiale (FIG. 2). La structure composite 50’ offre plus de flexibilité quant à la nature du substrat de base 501, qui peut être polycristallin ou monocristallin de moindre qualité ou encore constitué d’un matériau différent de celui du film superficiel 502. Ce type de structure composite 50’ peut en particulier être réalisé par un procédé de transfert de couches minces tel que le procédé Smart CutTM, qui implique une implantation d’ions légers dans un substrat donneur, un assemblage direct entre ledit substrat donneur et le substrat de base, et enfin, une séparation le long du plan fragile enterré formé par l’implantation ; cela mène au transfert d’un film superficiel 502 issu du substrat donneur, sur le substrat de base 501.
Dans la suite de cette description, seul le cas d’un substrat support 50 massif sera décrit et illustré, par simplification ; cela n’exclut évidemment pas l’option évoquée d’une structure composite 50’.
La croissance par épitaxie selon le premier mode de mise en œuvre de l’étape b) peut être réalisée par toute technique connue, préférentiellement par une technique de dépôt chimique en phase vapeur assisté par plasma micro-onde (MW-PECVD). Les paramètres tels que la pression dans la chambre de dépôt, la température, les gaz et la puissance micro-onde pourront être définis dans les gammes suivantes :
- Pression : entre 1 mbar et 1 bar ;
- Température : entre 500 et 1200°C ;
- Puissance : entre 50 Watts et 10 kWatts ;
- Gaz : méthane, hydrogène, tri-méthyl borane, diborane, dioxygène, diazote, argon, phosphine et tri-méthyl phosphine.
Une interface épitaxiale 65 est créée entre la première couche conductrice 10 et le substrat support 50 (FIG. 2). La face avant du substrat support 50, qui sert de germe à la croissance de la première couche conductrice 10, est choisie de manière à procurer une excellente qualité cristalline à ladite première couche conductrice 10.
Dans le deuxième mode de mise en œuvre, le choix de la nature du substrat support 50 est plus flexible, car la première couche conductrice 10 est transférée via une interface de collage direct 72 sur ledit substrat 50 et ne nécessite donc pas de germe de croissance. Le substrat support 50 est préférentiellement choisi de manière à minimiser la différence de dilatation thermique vis-à-vis d’un substrat en diamant monocristallin.
Pour effectuer le transfert, les sous-étapes suivantes peuvent être mises en œuvre. En premier lieu, une implantation d’espèces légères de type hydrogène, hélium ou une combinaison de ces deux espèces est effectuée dans un substrat donneur 10D en diamant monocristallin dont les caractéristiques et propriétés correspondent à celles attendues pour la première couche conductrice 10. Ces espèces implantées vont définir un plan fragile enterré 1, selon le plan principal (x,y), dans le substrat donneur 10D (FIG. 3’). Une énergie d’implantation comprise entre 10 keV et 250 keV, et une dose d’implantation comprise entre 1.1016/cm2et 1.1018/cm2pourront être utilisées pour former un plan fragile enterré 1 à une profondeur comprise entre 10 nm et 1500 nm, plus particulièrement comprise quelques dizaines de nm et 1000 nm. Notons qu’une couche de protection peut être déposée sur le substrat donneur 10D avant l’implantation ionique. De même, des séquences de nettoyage peuvent être appliquées préalablement et/ou après la sous-étape d’implantation, de manière à éliminer les potentielles contaminations particulaires, hydrocarbures ou métalliques. La couche de protection peut être conservée ou retirée préalablement à la sous-étape suivante.
Le substrat donneur 10D implanté est ensuite assemblé, par adhésion moléculaire, sur le substrat support 50 via une interface de collage direct 72 (FIG. 3’’). Un film 51, diélectrique ou conducteur, peut être cru ou déposé sur le substrat support 50 préalablement à l’assemblage (FIG. 3’’’). Le rôle de ce film 51 peut être de faciliter le collage ou d’améliorer les forces d’adhésion de l’interface 72 ; il peut également avoir une fonction électrique (isolation ou conduction verticale) dans le dispositif 200 visé.
Dans la suite de la description du procédé, le film 51 ne sera pas illustré pour des raisons de simplification des figures.
Les faces à assembler des substrats donneur 10D et support 50 subissent avantageusement des nettoyages (par exemple, RCA) et/ou des activations de surface (notamment par plasma N2 ou O2) de manière à améliorer la qualité et la tenue mécanique de l’interface de collage 72. Le collage direct par adhésion moléculaire ne nécessite pas une matière adhésive, car des liaisons s’établissent à l’échelle atomique entre les surfaces assemblées. Plusieurs types de collage par adhésion moléculaire existent, qui diffèrent notamment par leurs conditions de température, de pression, d’atmosphère ou de traitements préalables à la mise en contact des surfaces. On peut citer le collage à température ambiante avec ou sans activation préalable par plasma des surfaces à assembler, le collage par diffusion atomique (« Atomic diffusion bonding » ou ADB selon la terminologie anglo-saxonne), le collage avec activation de surface (« Surface-activated bonding » ou SAB), etc.
Enfin, la sous-étape de séparation le long du plan fragile enterré 1 s’opère habituellement par application d’un traitement thermique, à une température comprise entre 400°C et 1200°C. Un tel traitement thermique induit le développement des cavités et microfissures dans le plan fragile enterré 1, et leur mise sous pression par les espèces légères présentes sous forme gazeuse, jusqu’à la propagation d’une fracture le long dudit plan fragile 1. Alternativement ou conjointement, une sollicitation mécanique peut être appliquée à l’ensemble collé et en particulier au niveau du plan fragile enterré 1, de manière à propager ou aider à propager mécaniquement la fracture menant à la séparation. Lorsque la séparation est terminée, on obtient une couche utile 10’, issue du substrat donneur 10D et destinée à former la première couche conductrice 10, reportée sur le substrat support 50 (FIG. 3). La face libre de la couche utile 10’ est habituellement rugueuse après séparation. On peut lui appliquer des traitements thermiques ou des traitements de surface pour améliorer la qualité cristalline de la couche et sa rugosité de surface, et ainsi obtenir la première couche conductrice 10.
Lorsque des énergies d’implantation standard sont utilisées, la couche utile 10’ présente une épaisseur inférieure à 2 μm à l’issue de la séparation. Si la première couche conductrice 10 est attendue à une épaisseur plus importante, une sous-étape de croissance par épitaxie (par exemple par MW-PECVD) peut être opérée pour augmenter cette épaisseur.
Revenant à la description générale du procédé, une fois la première couche conductrice 10 formée à la surface du substrat support 50, une étape c) correspondant à la formation de la couche intermédiaire 30 sur une partie de la première couche conductrice 10 est effectuée (FIG. 2,FIG. 3).
Préférentiellement, la couche intermédiaire 30 présente une concentration en azote ou en phosphore comprise entre 1014/cm3et 1021/cm3. L’épaisseur de la couche intermédiaire 30 peut être comprise entre 10 nm et 2 mm, préférentiellement entre 500 nm et 50 μm.
Cette étape peut être réalisée par toute technique connue permettant une croissance épitaxiale, préférentiellement par une technique de dépôt MW-PECVD. Des paramètres dans les mêmes gammes de valeurs que précédemment citées pourront être utilisés. Une croissance par épitaxie assure une excellente qualité d’interface entre la première couche conductrice 10 et la couche intermédiaire 30.
La couche intermédiaire 30 peut être formée sur la totalité de la surface de la première couche conductrice 10, puis structurée par l’application d’un niveau de lithographie, la réalisation d’un masquage et d’une gravure sèche de la couche intermédiaire 30 dans la région où elle n’est pas souhaitée, et enfin le retrait du masque. Selon une variante, la couche intermédiaire 30 peut être formée par croissance épitaxiale sélective sur la première couche conductrice 10, uniquement dans la région d’intérêt, en masquant la région où une croissance n’est pas requise.
Selon un mode de réalisation alternatif, la couche intermédiaire 30 peut être reportée sur la première couche conductrice 10 par une technique de transfert de couche mince (de manière similaire au deuxième mode de mise en œuvre de l’étape b, détaillé précédemment). Dans ce mode de réalisation alternatif, la première couche conductrice 10 est avantageusement formée par croissance épitaxiale sur le substrat support 50, conformément au premier mode de mise œuvre de l’étape b) décrit.
L’étape suivante d) correspond à la formation de la couche active 40 sur une autre partie de la première couche conductrice 10 (FIG. 2,FIG. 3).
La couche active 40 en diamant monocristallin, destinée à former le canal de conduction 41 du transistor 100, est préférentiellement attendue avec une concentration en bore (dopants de type p) comprise entre 1015/cm3et 1019/cm3, et avec une épaisseur typiquement comprise entre 100 nm et 20 μm, de préférence entre 100 nm et 5 μm.
Comme l’étape c) précédente, l’étape d) peut être réalisée par toute technique permettant une croissance épitaxiale, avantageusement par une technique de dépôt MW-PECVD. Elle peut consister en une croissance sélective, uniquement sur la partie souhaitée de la première couche conductrice 10 ou en une croissance sur pleine plaque, suivie d’une gravure locale (comme énoncé en référence à l’étape c).
Avantageusement, la couche active 40 et la couche intermédiaire 30 occupent à elles deux la totalité de la surface, dans le plan principal (x,y), de manière à faciliter l’étape e) suivante. Notons que les épaisseurs des couches active 40 et intermédiaire 30 ont été illustrées identiques sur les figures par simplification, mais elles peuvent bien évidemment être différentes.
A l’issue de l’étape d), une interface épitaxiale 61, de très bonne qualité, est créée entre la couche active 40 et la première couche conductrice 10.
L’étape suivante e) correspond à la formation de la deuxième couche conductrice 20 sur la couche active 40 et sur la couche intermédiaire 30 (FIG. 2,FIG. 3).
De manière préférée, la deuxième couche conductrice 20 présente une concentration en bore supérieure à 1019/cm3et une épaisseur comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm.
Comme les deux étapes précédentes, l’étape e) peut être réalisée par toute technique permettant une croissance épitaxiale, préférentiellement par une technique de dépôt MW-PECVD.
Une interface épitaxiale 62 est alors définie entre la deuxième couche conductrice 20 et la couche active 40, et entre la deuxième couche conductrice 20 et la couche intermédiaire 30.
Dans le cas avantageux où la couche active 40 et la couche intermédiaire 30 occupent à elles deux la totalité de la surface, dans le plan principal (x,y) (illustré sur les figures 2e, 3e), la deuxième couche conductrice 20 n’est pas déposée sur la première couche conductrice 10 ce qui évite de gérer des problématiques de contact électrique entre ces couches.
Préférentiellement, les étapes successives de croissance par épitaxie du procédé selon l’invention sont opérées dans la chambre de dépôt d’un équipement de MW-PECVD, sans sortie en atmosphère ambiante, de manière à éviter toute contamination. Si une ou des sortie(s) à l’atmosphère ambiante devait(aient) être faites, des nettoyages sont requis avec le retour dans la chambre de dépôt de manière à débarrasser la surface de contaminations particulaires, métalliques ou hydrocarbures.
Enfin, le procédé de fabrication comprend une étape f) de structuration de la deuxième couche conductrice 20 et potentiellement de la couche intermédiaire 30 et/ou de la couche active 40, dans le plan principal (x,y). L’étape f) est basée sur des gravures locales successives de ces couches 20,30,40, permettant de définir le deuxième contact 21 du condensateur 150 et de définir l’électrode de drain 23 du transistor 100 (FIG. 2,FIG. 3).
Pour graver localement les couches, un masque par exemple en nitrure de silicium est déposé et structuré à la surface de la deuxième couche conductrice 20 par photolithographie et gravure, de manière à masquer uniquement les zones dans lesquelles la deuxième couche conductrice 20 doit être conservée. La gravure de la deuxième couche conductrice 20 peut être effectuée par attaque sèche, par exemple par plasma oxygène.
Un deuxième masque doit ensuite être déposé et structuré, pour définir les zones à graver de la couche intermédiaire 30 et/ou de la couche active 40, lesquelles zones vont notamment permettre d’isoler le transistor 100 du condensateur 150, et ménager un accès au premier contact 11 du condensateur 150 et à l’électrode de source 12 du transistor 100, tous deux formés dans la première couche conductrice 10. Le premier masque peut être retiré préalablement à la formation du deuxième masque, ou à la fin de l’étape f) en même temps que le deuxième masque. Les mêmes solutions de gravure que pour la deuxième couche conductrice 20 peuvent être utilisées pour structurer la couche intermédiaire 30 (et/ou la couche active 40).
Sur les figures, la source 12 du transistor 100 et le premier contact 11 du condensateur 150 sont reliées électriquement par continuité de la première couche conductrice 10, cela dans l’objectif de connecter le condensateur 150 en parallèle avec le transistor 100. Une connexion filaire (« wire bonding » selon la terminologie anglo-saxonne) ou une interconnexion métallique (par réalisation d’un niveau de lithographie supplémentaire impliquant une couche de passivation et une métallisation) peut être envisagée entre le drain 23 du transistor 100 et le deuxième contact 21 du condensateur 150. La proximité des deux composants cointégrés diminue la longueur de ligne métallique de connexion et limite donc les problèmes d’inductances parasites.
Le dispositif 200 comprend alors le condensateur 150 au voisinage du transistor 100, ainsi que les électrodes de source 22 et de drain 23 dudit transistor 100 (FIG. 2,FIG. 3).
L’étape f) comprend également la formation d’une électrode de grille G sur une face supérieure de la couche active 40. Selon l’architecture possible évoquée précédemment, une (ou des) tranchée(s) est réalisée par gravure dans la couche active 40, autour de l’électrode de drain 23. L’électrode de grille G est ensuite formée dans ces tranchées (FIG. 2’,FIG. 3’). Cette électrode de grille G comprend une couche isolante, par exemple en oxyde d’aluminium, en contact avec la couche active 40 et une couche métallique, par exemple en aluminium, en contact avec ladite couche isolante. Des étapes classiques de dépôt, photolithographie et gravure peuvent être implémentées pour l’élaboration de l’électrode de grille G.
Bien sûr, l’invention n’est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l’invention.

Claims (16)

  1. Dispositif monolithique(200) incluant un transistor à effet de champ (100) et au moins un condensateur (150),caractérisé en ce qu’il comprend :
    - un substrat support (50),
    - un empilement comprenant une première couche conductrice (10) et une deuxième couche conductrice (20) en diamant monocristallin comportant des dopants de type p, et une couche intermédiaire (30) en diamant monocristallin, électriquement isolante, intercalée entre la première couche conductrice (10) et la deuxième couche conductrice (20), la première couche conductrice étant disposée sur le substrat support (50), la première couche conductrice (10) et la deuxième couche conductrice (20) formant respectivement un premier (11) et un deuxième (21) contact du condensateur (150),
    - une couche active (40) en diamant monocristallin comportant des dopants de type p, dans laquelle est formé le canal de conduction (41) du transistor (100), la couche active (40) s’étendant parallèlement à un plan principal (x,y) et étant disposée sur la première couche conductrice (10),
    eten ce quela deuxième couche conductrice (20) comporte une interface épitaxiale (62) avec la couche active (40), et forme une électrode de drain (23) ou de source du transistor (100).
  2. Dispositif monolithique (200) selon la revendication 1, dans lequel :
    - la couche active (40) présente une concentration en bore comprise entre 1015/cm3et 1019/cm3, et/ou
    - la première couche conductrice (10) et la deuxième couche conductrice (20) présentent une concentration en bore supérieure à 1019/cm3, et/ou
    - la couche intermédiaire (30) présente une concentration en azote ou en phosphore comprise entre 1014/cm3et 1021/cm3.
  3. Dispositif monolithique (200) selon l’une des revendications 1 et 2, dans lequel :
    - la première couche conductrice (10) et la deuxième couche conductrice (20) présentent une épaisseur, selon un axe (z) normal au plan principal (x,y), comprise entre 5 nm et 50 μm, préférentiellement entre 50 nm et 1 μm, et/ou
    - la couche intermédiaire (30) présente une épaisseur, selon un axe (z) normal au plan principal (x,y), comprise entre 10 nm et 2 mm, préférentiellement entre 500 nm et 50 μm, et/ou
    - la couche active (40) présentent une épaisseur, selon un axe (z) normal au plan principal (x,y), comprise entre 100 nm et 20 μm.
  4. Dispositif monolithique (200) selon l’une des revendications 1 à 3, dans lequel le substrat support (50) présente une résistivité supérieure à 10 kohm.cm.
  5. Dispositif monolithique (200) selon l’une des revendications 1 à 3, dans lequel :
    - un contact déporté (52) de l’électrode de source (12) ou de drain est formé en face arrière du substrat support (50), et
    - le substrat support (50) présente une résistivité inférieure à 50 mohm.cm.
  6. Dispositif monolithique (200) selon l’une des revendications 1 à 5, dans lequel le condensateur (150) est connecté en parallèle avec le transistor (100).
  7. Dispositif monolithique (200) selon l’une des revendications 1 à 6, dans lequel :
    - le substrat support (50) est en diamant monocristallin ou comporte un film superficiel en diamant monocristallin, et
    - une interface épitaxiale (65) est définie entre ledit substrat support (50) et la première couche conductrice (10).
  8. Dispositif monolithique (200) selon l’une des revendications 1 à 6, dans lequel une interface de collage (72) est définie entre le substrat support (50) et la première couche conductrice (10).
  9. Dispositif monolithique (200) selon la revendication 8, dans lequel le substrat support (50) comprend du diamant monocristallin ou polycristallin, et/ou du carbure de silicium monocristallin ou polycristallin, et/ou un film (51) adjacent à l’interface de collage (72).
  10. Procédé de fabrication d’un dispositif monolithique (200)selon l’une des revendications 1 à 9, comprenant les étapes suivantes :
    a)la fourniture du substrat support (50),
    b)la formation de la première couche conductrice (10) sur le substrat support (50),
    c)la formation de la couche intermédiaire (30) sur une partie de la première couche conductrice (10),
    d)la formation de la couche active (40) sur une autre partie de la première couche conductrice (10),
    e)la formation de la deuxième couche conductrice (20) sur la couche active (40) et sur la couche intermédiaire (30), par croissance épitaxiale,
    f)la structuration de la deuxième couche conductrice (20) dans le plan principal (x,y), pour former le condensateur (150), adjacent au transistor (100), et définir l’électrode de drain (23) ou de source du transistor (100) et le deuxième contact (21) du condensateur (150) dans ladite deuxième couche conductrice (20).
  11. Procédé de fabrication selon la revendication 10, dans lequel la source (12) et le premier contact (11), ou le drain et le premier contact (11) sont électriquement connectés par continuité de la première couche conductrice (10).
  12. Procédé de fabrication selon l’une des revendications 10 et 11, dans lequel :
    - le substrat support (50) est en diamant monocristallin ou comporte un film superficiel en diamant monocristallin, et
    - l’étape b) est opérée par croissance épitaxiale, en particulier en implémentant une technique de dépôt chimique en phase vapeur assisté par plasma microonde.
  13. Procédé de fabrication selon l’une des revendications 10 à 12, dans lequel l’étape c) est opérée par croissance épitaxiale, en particulier en implémentant une technique de dépôt chimique en phase vapeur assisté par plasma microonde.
  14. Procédé de fabrication selon l’une des revendications 10 et 11, dans lequel l’étape b) est opérée par transfert de la première couche conductrice (10) sur le substrat support (50).
  15. Procédé de fabrication selon la revendication 14, dans lequel l’étape b) comprend les sous-étapes suivantes :
    - l’implantation d’espèces légères de type hydrogène, hélium ou une combinaison de ces deux espèces dans un substrat donneur (10D), pour définir un plan fragile enterré (1),
    - l’assemblage du substrat donneur (10D) sur le substrat support (50) via une interface de collage direct (72),
    - la séparation le long du plan fragile enterré (1) menant au transfert d’une couche utile (10’), issue du substrat donneur (10D) et destinée à former la première couche conductrice (10), sur le substrat support (50).
  16. Procédé de fabrication selon la revendication 15, dans lequel la couche utile (10’) présente une épaisseur inférieure à 2 μm à l’issue de la séparation et une sous-étape ultérieure de croissance par épitaxie est opérée pour augmenter cette épaisseur.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391895A (en) * 1992-09-21 1995-02-21 Kobe Steel Usa, Inc. Double diamond mesa vertical field effect transistor
JP2002118257A (ja) * 2000-10-06 2002-04-19 Kobe Steel Ltd ダイヤモンド半導体装置
FR3120470A1 (fr) * 2021-03-05 2022-09-09 Diamfab Condensateur comprenant un empilement de couches en materiau semi-conducteur a large bande interdite
FR3134234A1 (fr) * 2022-03-30 2023-10-06 Soitec Structure composite comprenant une couche mince monocristalline sur un substrat support en carbure de silicium poly-cristallin et procede de fabrication associe

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391895A (en) * 1992-09-21 1995-02-21 Kobe Steel Usa, Inc. Double diamond mesa vertical field effect transistor
JP2002118257A (ja) * 2000-10-06 2002-04-19 Kobe Steel Ltd ダイヤモンド半導体装置
FR3120470A1 (fr) * 2021-03-05 2022-09-09 Diamfab Condensateur comprenant un empilement de couches en materiau semi-conducteur a large bande interdite
FR3134234A1 (fr) * 2022-03-30 2023-10-06 Soitec Structure composite comprenant une couche mince monocristalline sur un substrat support en carbure de silicium poly-cristallin et procede de fabrication associe

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