[go: up one dir, main page]

DE2449012A1 - Verfahren zur herstellung von dielektrisch isolierten halbleiterbereichen - Google Patents

Verfahren zur herstellung von dielektrisch isolierten halbleiterbereichen

Info

Publication number
DE2449012A1
DE2449012A1 DE19742449012 DE2449012A DE2449012A1 DE 2449012 A1 DE2449012 A1 DE 2449012A1 DE 19742449012 DE19742449012 DE 19742449012 DE 2449012 A DE2449012 A DE 2449012A DE 2449012 A1 DE2449012 A1 DE 2449012A1
Authority
DE
Germany
Prior art keywords
layer
semiconductor
zone
silicon
silicon dioxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19742449012
Other languages
English (en)
Other versions
DE2449012C2 (de
Inventor
Robert Lewis Bratter
Arun Kumar Gaind
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2449012A1 publication Critical patent/DE2449012A1/de
Application granted granted Critical
Publication of DE2449012C2 publication Critical patent/DE2449012C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/043—Dual dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/113—Nitrides of boron or aluminum or gallium
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/114—Nitrides of silicon
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Bipolar Transistors (AREA)

Description

Böblingen, den 11 .^TTOBör Ί474 gg/bs
Anmelderin: . International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 973 027
Verfahren zur Herstellung von dielektrisch isolierten H al bl e i t er b er e ic hen
Die Erfindung betrifft ein Verfahren zur Herstellung von dielek- j trisch isolierten Halbleiterbereichen in integrierten Halbleiterer-j anordnungen aus Siliziurru I
Bei der Herstellung integrierter Halbleiteranordnungen ist es
'erwünscht und auch erforderlich, auf demselben Halbleiterkörper untergebrachte aktive und passive Elemente bzw» Schaltungsteile voneinander zu isolieren» Eine bekannte Methode besteht darin, diese Isolation durch dielektrische Isolationszonen, die die entsprechenden Halbleiterleiterbereiche umschließen^ zu bewirken. Die elektrischen Zwischenverbindungen zwischen den aktiven und !passiven Komponenten in den einzelnen isolierten Halbleiterbe- :reichen werden gewöhnlich durch eine auf die Oberfläche des HaIb*- leiterkörpers aufgebrachte Isolationsschicht hindurch hergestellt.
Es ist bereits eine Reihe von Verfahren bekannt, dielektrische Isolationszonen in Halbleiterkörpern herzustellen» Bei einem bekannten Verfahren wird auf die Oberfläche des Halbleiterkörpers eine Siliziumdioxidschicht aufgebracht» Im Bereich der zu bildenden dielektrischen Isolationszonen werden in der Siliziumdioxid-
509819/0693
ORIGINAL INSPECTED
schicht Fenster freigelegt. Im Bereich dieser Fenster werden dann Ausnehmungen in der Oberfläche des Halbleiterkörpers hergestellt, die anschließend in einem Oxydationsprozeß mit Siliziuirdioxid aufgefüllt werden.
Die Verwendung von Siliziumdioxid als maskierende Schicht hat den Nachteil, daß während der Oxydation Sauerstoff durch sie hindurchdringt und dadurch eine sehr dicke thermische Oxidschicht unter der maskierenden Siliziumdioxidschicht entsteht. Da diese dicke thermische Siliziuirdioxidschicht unterhalb der maskierenden Siliziumdioxidschicht durch Umwandlung von Silizium des Halbleiterkörpers selbst entsteht, wird ein beträchtlicher Teil des für die Aufnahme der aktiven und passiven Komponenten vorgesehenen Siliziums aufgebraucht.
Bei einem anderen bekannten Verfahren zur Herstellung dielektrischer Isolationszonen wird als maskierende Schicht eine Siliziumjnitrid schicht verwendet. Auch hier werden Fenster in die Siliziumjnitridschicht und entsprechende Ausnehmungen in das Siliziumjsubstrat eingeätzt. Die Ausnehmungen v/erden anschließend wiederum 'durch Oxydation aufgefüllt« Zwar verhindert die Siliziumnitrid-,schicht ein laterales oder vertikales Vordringen der Siliziumdioxidschicht aus dem Bereich der Ausnehmungen in aas Siliziumisubstratj es entsteht jedoch das Problem, daß an der Grenzfläche [Zwischen der Siliziumnitridschicht und der Oberfläche des KaIbileiterkörpers mechanische Spannungen auftreten, die zu Defekten führen können.
!Ein anderer Vorschlag besteht darin, auf die Oberfläche des HaIb- ;leiterkörpers zunächst eine Siliziumdioxidschicht und auf diese dann eine Siliziumnitridschicht aufzubringen« Anschließend werden die öffnungen in die Silisiuranitridschicht und in die Siliziumdioxidschicht und die Ausnehmung in das Halbleitersubstrat geätzt«, Da hierbei drei verschiedene Materialien geätzt werden müssen, sind
5 0 S S 1 S / C) ?■ S Z
drei verschiedene Ätzmittel bzw. Ätzprozesse notwendig, was offensichtliche Nachteile mit sich bringt. Außerdem ist bei diesem. Verfahren eine beträchtliche laterale Ausweitung der Silizium-| dioxidschicht während der thermischen Oxydation aus dem Bereich der Ausnehmungen in den Bereich unterhalb der bereits vorhandenen Siliziumdioxidschicht festzustellen. Diese laterale Ausweitung bringt Probleme bei der Ausrichtung der zur Herstellung der aktiven und passiven Strukturen erforderlichen Masken mit sich. Mit anderen Worten, die gebildete Isolationszone aus Silizium- j dioxid ist nicht auf die Ausnehmung im Halbleitersubstrat beschränkt, sondern breitet sich während der Oxydation dieser Ausnehmung seitlich aus und dringt in den für die aktiven und passiven Komponenten vorgesehenen Halbleiterbereich ein.
Es ist die der Erfindung zugrundeliegende Aufgabe, ein Verfahren zur Herstellung von dielektrisch isolierten Halbleiterbereichen anzugeben, bei dem eine unerwünschte seitliche Ausdehnung der Isolationszone während ihrer Herstellung verhindert wird, ohne ;daß aufwendige Ätzprozesse notwendig werden. Gleichzeitig soll die Dicke der bei der thermischen Oxydation gebildeten Siliziumdioxidschicht kontrollierbar sein. Spannungen an der Grenzfläche zwischen den maskierenden Schichten und der Halbleiteroberfläche !sollen auf ein zulässiges Maß eingestellt werden.
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß auf die Oberfläche des Halbleiterkörpers eine Siliziumoxinitridschicht i aufgebracht wird, daß im Bereich der im Halbleiterkörper zu bildenden dielektrischen Isolationszonen in der Siliziumoxinitrid-,schicht öffnungen und innerhalb dieser öffnungen Ausnehmungen im Halbleiterkörper hergestellt werden und daß in einem Oxyda-c tionsprozeß in den Ausnehmungen die Isolationszonen darstellendes Siliziumoxid gebildet und gleichzeitig die Siliziumoxinitridschicht in eine Siliziumdioxidschicht umgewandelt wird.
FI 973 O27
509819/0693
Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen niederglegt. Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten bevorzugten Ausführungsbeispieles näher erläutert. Es zeigen:
Fign. 1A-1J Schnittansichten eines nach dem erfindungsgemäßen Verfahren hergestellten NPN-Transistors ι jeweils nach wesentlichen Prozeßschritten und
Fig. 2 eine graphische Darstellung des Refraktionsindexes von Siliziumoxinitrid in Abhängigkeit von zv/ei Verfahren zum Aufbringen des Siliziumoxinitrids.
'Die Struktur gemäß Fig. 1A zeigt ein Substrat 10 aus P-leitendem Silizium. Das Substrat ist eine N -dotierte Zone 11 und eine Ip -dotierte 12 eingebracht, die die N -Zone 11 umgibt.
Die Herstellung der Zonen 11 und 12 kann in bekannter Weise ; durch Diffusion von Störstellen in die Oberfläche 14 des Subj strats 10 unter Verwendung einer geeigenten, nicht dargestellten j Diffusionsmaske erfolgen. Als Störstellen für die Zone 11 eignet ; sich beispielsweise Arsen, während für die Zone 12 vorzugsweise
Bor verwendet wird. Andere geeignete Störstellen zur Erzeugung ,der Zone 11 enthalten Antimon und Phosphor. Die Zone 12 kann beiispielsweise auch durch Eindiffusion von Gallium erzeugt werden.
Die beiden Zonen 11 und 12 werden zu unterschiedlichen Zeiten eindiffundiert. Selbstverständlich können die Zonen 11 und 12 auch auf andere Art hergestellt werden, beispielsweise durch Ionenim-
I plantation. Die N+-dotierte Zone 11 wird vorteilhafterweise als erste hergestellt, um dann mit zur Maskenausrichtung für die ι Diffusion der Zone 12 dienen zu können.
FI 973 027
S09819/0693
Wach der Eindiffusion der Zonen 11 und 12 wird die Diffusionsmaske entfernt und, wie aus Fig. 1B zu ersehen, auf die Oberfläche 14 des Substrats 10 in bekannter Weise eine N~-dotierte Epitaxischicht 15 aufgewachsen. Während des Epitaxiprozesses diffundieren die N -Zone 11 und die P -Zone 12 in die Epitaxischicht 15 aus. Die Zonen 11 und 12 bilden also vergrabene Zonen in der Epitaxischicht 15. Nachdem die Epitaxischicht 15 die gewünschte Dicke erreicht hat, wird auf ihre Oberfläche 17 eine Siliziumoxinitridschicht (SiO N) 16 aufgebracht. Die Dicke dieser Schicht 16 ergibt sich aus der gewünschten Dicke der Siliziumdioxidschicht, die durch Umwandlung der Siliziumoxinitridschicht erzeugt wird, und auf dem Refraktionsindex der Siliziumoxinitridschicht. Der Dicke der Siliziumdioxidschicht ist abhängig von der Störstellenart, die in anschließenden Prozessen in die Epitaxischicht 15 einzubringen sind.
Das Aufbringen der Siliziumoxinitridschicht 16 kann vorzugsweise nach dem "IBM Technical Disclosure Bulletin" Vol. 15, Nr. 12, Seite 3 888 beschriebenen Verfahren erfolgen. Durch Kontrolle des Verhältnisses von Kohlendioxid und Ammoniak läßt sich der Refraktionsindex der Siliziumoxinitridschicht 16 einstellen, so daß er vorzugsweise zwischen 1,55 und 1,70 liegt. Wie aus der Kurve 18 in Fig. 2 zu ersehen ist, bewirkt eine Erhöhung des Ver- ; hältnisses von Kohlendioxid zu Ammonium ein Verminderung des Refraktionsindexes.
Bekanntlich ändert sich der Refraktionsindex von Siliziumoxini- « tird direkt mit der Dichte. D. h., man kann durch Erhöhung des . Refraktionsindexes eine Erhöhung der Dichte der Siliziumoxinitridschicht erreichen.
■ Mit der Erhöhung der Dichte wird die Durchlässigkeit der Schicht gegenüber Sauerstoff reduziert. Entsprechend kann durch eine Verminderung des Refraktionsindexes erreicht werden, daß mehr Sauerstoff die Siliziumoxinitridschicht 16 bei einer gegebenen
FI 973 027
509819/0693
Dicke durchdringen kann. Demzufolge kann man durch Steuerung des Refraktionsindexes der Schicht 16 erreichen, daß diese Schicht bei einer gegebenen Dicke während eines Oxydationsprozesses vollkommen in eine Siliziumdioxidschicht umgewandelt wird.
Es muß jedoch darauf hingewiesen werden, daß auch eine Vergrößerung der Dicke der Siliziumoxinitridschicht bei einem gegebenen Refraktionsindex die Durchdringbarkeit der Schicht für Sauerstoff reduziert.
jErhöht man die Dicke der Siliziumoxinitridschicht 16, so kann man den Refraktionsindex erniedrigen und trotzdere die gleiche iDurchdringbarkeit für Sauerstoff erreichen. Um also eine vollkommene Umwandlung der Schicht 16 in Siliziumdioxid zu erzielen, sind Dicke und Refraktionsindex dieser Schicht entsprechend aufeinander abzustimmen.
'wird die Siliziumoxinitridschicht durch eine Reaktion von Sauerästoff mit Ammoniak und Silan und nicht durch eine Reaktion von jKohlendioxid mit Ammoniak und Silan aufgebracht» so läßt sich, 'wie aus der Kurve 19 in Fig. 2 zu ersehen ist, nicht erreichen, !daß der Refraktionsindex der SJ liziumoxinitri&scliicb-t im Bereich jvon 1,55 bis 1,70 liegt.
Mach dem Aufbringen der Siliziumoxinitridschicht 16 auf die Oberfläche 17 der Epitaxischicht 15 wird, wie aus Fig«, ID zu ersehen ist, eine Photolackschicht auf die Schicht 16 aufgebracht. Diese Photolackschicht wird in bekannter Weise mit Fenstern 21 versehen ,und dient als Ätzmaske 20. Unter Verwendung dieser Ätzmaske werden in die Siliziumoxinitridschicht 16 öffnungen 22 eingeätzt \ (Fig. 1E). Diese öffnungen 22 sind so ausgerichtete daß sie über ider P -dotierten Zone 12 zu liegen kommen und somit eine durch-'gehende öffnung darstellen, die das die N+-Zone 11 enthaltende Halbleitergebiet umschließt. Nach Durchführung der Ätzung mittels
FI973°27 609819/0693
eines geeigneten Ätzmittels wird die Maske 20 wieder entfernt. Anschließend werden im Bereich der öffnungen 22 Ausnehmungen in die Epitaxischicht 15 eingeätzt. Diese Ausnehmungen liegen dann selbstverständlich wiederum direkt über den P -dotierten Zonen 12. Ein nachfolgender Oxydationsprozess wird durchgeführt, indem das Substrat 10 bei erhöhter Temperatur mit oder ohne Zusatz von Wasserdampf einer oxydierenden Atmosphäre ausgesetzt wird. Eine thermische Oxydation wird bevorzugt. Die Oxydation kann aber auch mit Hilfe eines oxydierenden Mittels ausgeführt werden, das sowohl das Silizium in der Siliziumoxinitridschicht 16 als auch das Silizium in der Epitaxischicht 15 angreift.
Aus der Fig. 1G ist zu ersehen, daß eine Siliziumdioxidschicht 24 auf der Epitaxischicht 15 gebildet wird indem die Siliziumoxinitridschicht 16 in Siliziumdioxid umgewandelt wird. Bei der Bildung der Siliziumdioxidschicht 24 wird auch ein Teil der Epitaxischicht 15 entfernt, da die Epitaxischicht 15 unterhalb der j Siliziumoxinitridschicht 16 ebenfalls zu Siliziumdioxid umgewandelt wird wie die Siliziumoxinitridschicht 16 selbst.
Bei dieser Oxydation werden die Ausnehmungen 23 in der Epitaxi- i schicht 15 mit Siliziumdioxidzonen 25 aufgefüllt. Diese Siliziumdioxidzonen 25 innerhalb der Ausnehmungen 23 in der Epitaxischicht 15 bilden mit der Siliziumdioxidschicht 24 eine zusammen- · hängende Siliziumdioxidschicht. Die Siliziumdioxidzonen 25 rei- j
:chen bis zu der P -dotierten Zone 12, so daß eine die N -Zone 11 ι Iumgebende dielektrische Isolationsschicht gebildet wird. Die P Zone 12 und die Siliziumdioxidzonen 25 bilden also eine kombi-
nierte dielektrische Isolation und Sperrschichtisolation.
I In der gebildeten Siliziumdioxidschicht 24 wird anschließend oberhalb der N -dotierten Zone 11 ein Fenster 26 freigeätzt (Fig. 1H). Im Bereich dieses Fensters 26 wird eine P -dotierte 'Zone 27 in die Epitaxischicht 15 eindiffundiert. Die Zone 27
FI 973 027
50981 9/0693
dient als Basiszone eines NPN-Transistors. Die Dicke der bei diesem Diffusionsprozeß als Maske dienenden Siliziumdioxidschicht 24 ist abhängig vom verwendeten Störstellenmaterial festzulegen. Wird Bor als Störstellenmaterial verwendet, so sollte die Dicke der Siliziumdioxidschicht 24 zwischen 3000 A I und 4000 A* liegen. Bei Verwendung anderen Störstellenmaterials ist die Dicke dieser Schicht entsprechend anzupassen. Das zur Her-
I JL.
j stellung der P -dotierten Basiszone 27 verwendete Störstellen- :material bestimmt also die Dicke der Siliziumoxinitridschicht 16, j da ja die Dicke dieser Schicht in Verbindung mit ihrem Refrakitionsindex für die erreichbare Dicke der Siliziumdioxidschicht ,maßgebend ist.
Im Anschluß an den Diffusionsprozeß wird das Fenster 26 durch thermische Oxydation geschlossen. Dabei ergibt sich im Bereich 'des Fenster 26 eine Siliziumdioxidschicht, deren Dicke etwa 2000 beträgt, während gleichzeitig die Siliziumdioxidschicht 24 um 700 8 verstärkt wird.
jWie aus Fig. 11 zu ersehen, wird über der P+-dotierten Zone 27 iin die Siliziumdioxidschicht 24 ein Fenster 26 eingeätzt, das 'kleiner ist als das Fenster 28. Gleichzeitig wird in die Siliziumdioxidschicht 24 oberhalb eines Bereiches der H -dotierten Zone 11 ein Fenster 29 eingeätzt. In einem Diffusionsprozeß wird im Bereich des Fenster 28 eine N -dotierte Zone 30 gebildet. Außer-" idem wird im Bereich des Fensters 29 eine N -dotierte Zone 31 einidiffundiert. Als StörStellenmaterial wird vorzugsweise das zur Herstellung der Zone 11 verwendete Material verwendet. Die auf ,diese Weise erzeugte N -dotierte Zone 30 bildet den Emitter eines JNPN-Transistors, dessen Basis aus der P -dotierten Zone 27 und
dessen Kollektor aus der N -dotierten Zone 11 besteht. Die W -dotierte Zone 31 bildet die Kollektorkontaktierungszone. Die Tranjsistorstruktur ist in Fig. U durch Anbringung der erforderlichen Kontakte vervollständigt. Diesem Zweck wird auf die Siliziumdioxid·
schicht 24 und im Bereich der öffnungen 29 und 30 und der zuvor
FI 973 026
509819/0693
noch herzustellenden öffnung 32 eine Metallschicht aufgebracht,
die beispielsweise aus Aluminium besteht. Diese Metallschicht
dann geätzt, so daß ein Basiskontakt 33, ein Emitterkontakt 34
und ein Kollektorkontakt 35 entsteht.
Das erfindungsgemäße Verfahren ist anhand der Herstellung eines
isolierten WPN-Transistors beschrieben. Selbstverständlich läßt
sich bei Berücksichtigung der erforderlichen Dotierungen in ent- ;
sprechender Weise auch ein PNP-Transistor oder ein beliebige, .
integrierte Halbleiterstruktur in isolierter Form herstellen. Da- : zu gehören also auch Feldeffekttransistoren und beliebige aktive
oder passive Komponenten als Einzelelemente oder in geeigneter ,
Kombination. Die beschrieben Diffusionsprozesse zum Einbringen |
der Störstellen sind selbstverständlich durch andere Methoden, j
beispielsweise durch die Ionenimplantation ersetzbar.
+ I
Für den Fall, daß sich die N -dotierte Zone 11 nur in der Epitaxi-j schicht 15 befindet, ist eine P -dotierte Zone 12 nicht erforder- \ lieh, da sich die Siliziumdioxidzonen 25 durch die gesamte Epi- ! taxischicht 15 hindurcherstrecken könnten. D. h. die erfindungs- j gemäße dielektrische Isolationszone benötigt nicht in jedem Falle eine P -dotoerte Zone 12. Wird als Störstellenmaterial für die
|N -dotierte Zone Antimon verwendet, so ist die P -Zone 12 über- .
flüssig. Der Grund dafür ist darin zu sehen, daß die Epitaxischicht 15 dünner sein kann und damit die Siliziumdioxidzone 25
die Epitaxischicht 15 völlig durchdringen kann. Schließlich ist
•darauf hinzuweisen, daß das erfindungsgemäße Verfahren nicht nur
bei einer Struktur mit Substrat und Epitaxischicht anwendbar ist
,sondern auch bei Strukturen, die ohne Epitaxischicht aufgebaut
'sind.
Im folgenden sind Ergebnisse von Messungen an vier verschiedenen, ι 'auf die Oberfläche eines Siliziumsubstrats aufgebrachten Schichten angegeben. Die Messungen betreffen auf das Substrat wirkende,
durch die Schicht ausgelöste mechanische Spannungen S und S in
χ y
FI 973 027
509819/0693
; zwei senkrecht aufeinanderstellenden Richtungen und die Gesamt-, spannung. Es handelt sich um eine Siliziuirnitridschicht und drei \Siliziumoxinitridschichten mit einem Refraktionsindex von 1,52, 1,63, und 1,74.
Schicht
xN mit Refraktionsindex 1,52
SiOxN mit
Re fraktionsindex 1,63
Ki mit * y
Refraktionsindex 1,74 . si 3N4
!Dicke (8) 970
(Dyn/cm2) 7.4x1O8C
's (Dyn/cm2) 6.9x1O8T (Dyn/cm2)2.5x1O7C
890
1 .25x1O1OC
7.6x1O9C
9.98x1O9C
700
9.5x10^0
1000
1.03χ1010ΐ
1.O5x1O1OC 1.4OxIO10T 1.0IxIO10C 1.22x1O1OT
Druckspannungen sind hierbei rait C und Zugspannungen mit T bezeichi net.
Der Refraktionsindex wird vorzugsweise im Bereich zwischen 1,55 !und 1,70 gewählt. Der Index ist jedoch nicht auf diesen Bereich !be-schränkt, sondern kann so gewählt werden, daß aus der Siliziun1-oxinitridschicht 16 eine Siliziumdioxidschicht 24 angestrebte Dicke bei der durchgeführten Oxydation gebildet wird. Selbstverständlich sollte der Refraktionsindex nicht so hoch gewählt weiden, daß auf dem Substrat 10 unerwünscht hohe Spannungen auftreten.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß die gesamte Siliciumoxinitridschicht in Siliziumdioxid umgewandelt werden kann und damit das Siliziumoxinitrid 'nicht.durch einen Ätzprozeß entfernt werden muß, was bei Verwendung von Siliziumnitrid als Maskenmaterial erforderlich ist. Außerdem verhindert das erfindungsgemäße Verfahren die bei Verwendung von Siliziumnitrid und Siliziumdioxid auftretende seitliche Ausdehnung der Siliziumdioxidschicht und das damit verbun-
FI 973 027
50981 9/0693
dene Problem der Maskenausrichtung. Schließlich bietet das erfindungsgemäße Verfahren den Vorteil, daß an der Grenzfläche zum Halbleitersubstrat mechanische Spannungen verhinderbar sind, die zu Störungen führen könnten.
FI 973 O27
5098 19/06 93

Claims (6)

2U9012 PATENTANSPRÜ CHE
1. Verfahren zur Herstellung von dielektrisch isolierten Halbleiterbereichen in integrierten Halbleiteranordnungen aus Silizium, dadurch gekennzeichnet, daß auf die Oberfläche des Halbleiterkörpers eine Siliziumoxinitriuschicht (16) aufgebracht wird, daß im Bereich der iiri Halbleiterkörper zu bildenden dielektrischen Isolationszonen (25) in der Siliziumoxinitridschicht (16) öffnungen (22) und innerhalb dieser Öffnungen Ausnehmungen (23) in· Halbleiterkörper hergestellt werden und daß in einem Oxydationsprozeß in den Ausnehmungen (23) die Isolationszonen (25) darstellendes Siliziumdioxid gebildet und gleichzeitig die Siliziumoxinitridschicht (16) in eine Siliziumdioxidschicht umgewandelt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Refraktionsindex und die Dicke der Siliziumoxinitridschicht im Hinblick auf die gewünschte Dicke der Siliziumdioxidschicht festgelegt werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Refraktionsindex im Bereich von 1,55 bis 1,70 gewählt wird.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die isolierten Halbleiterbereiche in einer auf ein Halbleitersubstrat aufgewachsenen Epitaxischicht erzeugt werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß in die Oberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps eine nach dem anschließenden Aufwachsen der Epitaxischicht des zweiten Leitfähigkeitstyps eine vergrabene Zone des zweiten Leitfähigkeitstyps bildende
FI 973 027
5 09819/0693
Zone eingebracht wird, die innerhalb des isolierten Halbleiterbereiches liegt.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß in die Oberfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps eine beim anschließenden Aufwachsen der Epitaxischicht in diese ausdiffundierende Zone des ersten Leitfähigkeitstyps eingebracht wird, die zusammen mit der zu bildenden dielektrischen Isolationszone den Halbleiterbereich isolierend umschließt.
DE2449012A 1973-11-05 1974-10-15 Verfahren zur Herstellung von dielektrisch isolierten Halbleiterbereichen Expired DE2449012C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US413095A US3886000A (en) 1973-11-05 1973-11-05 Method for controlling dielectric isolation of a semiconductor device

Publications (2)

Publication Number Publication Date
DE2449012A1 true DE2449012A1 (de) 1975-05-07
DE2449012C2 DE2449012C2 (de) 1982-07-01

Family

ID=23635805

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2449012A Expired DE2449012C2 (de) 1973-11-05 1974-10-15 Verfahren zur Herstellung von dielektrisch isolierten Halbleiterbereichen

Country Status (7)

Country Link
US (1) US3886000A (de)
JP (1) JPS524152B2 (de)
CA (1) CA1009380A (de)
DE (1) DE2449012C2 (de)
FR (1) FR2272490B1 (de)
GB (1) GB1482103A (de)
IT (1) IT1022105B (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2626738A1 (de) * 1975-06-30 1977-01-20 Ibm Verfahren zur bildung versenkter dielektrischer isolationszonen bei monolithisch integrierten halbleiterschaltungen
DE2704471A1 (de) * 1976-02-16 1977-08-18 Philips Nv Verfahren zur herstellung einer halbleiteranordnung und anordnung, die durch anwendung dieses verfahrens hergestellt ist
EP0032024A3 (en) * 1979-12-26 1984-06-13 Fujitsu Limited Process for producing semiconductor devices, devices produced by the process, and circuits and articles including such devices
EP0151347A1 (de) * 1984-01-16 1985-08-14 Texas Instruments Incorporated Integrierter Stromkreis mit bipolaren Anordnungen und Feldeffektanordnungen und Verfahren zum Herstellen

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3998673A (en) * 1974-08-16 1976-12-21 Pel Chow Method for forming electrically-isolated regions in integrated circuits utilizing selective epitaxial growth
US4016596A (en) * 1975-06-19 1977-04-05 International Business Machines Corporation High performance integrated bipolar and complementary field effect transistors
US3961999A (en) * 1975-06-30 1976-06-08 Ibm Corporation Method for forming recessed dielectric isolation with a minimized "bird's beak" problem
US4148133A (en) * 1978-05-08 1979-04-10 Sperry Rand Corporation Polysilicon mask for etching thick insulator
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
JPS5967648A (ja) * 1982-10-12 1984-04-17 Hitachi Ltd 半導体装置とその製造方法
US4570325A (en) * 1983-12-16 1986-02-18 Kabushiki Kaisha Toshiba Manufacturing a field oxide region for a semiconductor device
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4717631A (en) * 1986-01-16 1988-01-05 Rca Corporation Silicon oxynitride passivated semiconductor body and method of making same
US4705760A (en) * 1986-01-16 1987-11-10 Rca Corporation Preparation of a surface for deposition of a passinating layer
US4814068A (en) * 1986-09-03 1989-03-21 Mobil Oil Corporation Fluid catalytic cracking process and apparatus for more effective regeneration of zeolite catalyst
JPH01274457A (ja) * 1988-04-26 1989-11-02 Seiko Instr Inc 半導体装置の製造方法
JPH08316223A (ja) * 1995-05-16 1996-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6887757B2 (en) * 2003-05-14 2005-05-03 Macronix International Co., Ltd. Method of manufacturing flash memory
JP4746639B2 (ja) * 2008-02-22 2011-08-10 株式会社東芝 半導体デバイス
CN116314176B (zh) * 2023-02-03 2025-12-02 上海维安半导体有限公司 一种低电容低残压tvs器件的制备方法及tvs器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2133980A1 (de) * 1966-10-05 1972-01-13 Philips Nv Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteran Ordnung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3442011A (en) * 1965-06-30 1969-05-06 Texas Instruments Inc Method for isolating individual devices in an integrated circuit monolithic bar
US3558348A (en) * 1968-04-18 1971-01-26 Bell Telephone Labor Inc Dielectric films for semiconductor devices
NL170348C (nl) * 1970-07-10 1982-10-18 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult.
US3657030A (en) * 1970-07-31 1972-04-18 Bell Telephone Labor Inc Technique for masking silicon nitride during phosphoric acid etching
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
US3784847A (en) * 1972-10-10 1974-01-08 Gen Electric Dielectric strip isolation for jfet or mesfet depletion-mode bucket-brigade circuit
US3793090A (en) * 1972-11-21 1974-02-19 Ibm Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2133980A1 (de) * 1966-10-05 1972-01-13 Philips Nv Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteran Ordnung

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2626738A1 (de) * 1975-06-30 1977-01-20 Ibm Verfahren zur bildung versenkter dielektrischer isolationszonen bei monolithisch integrierten halbleiterschaltungen
FR2316733A1 (fr) * 1975-06-30 1977-01-28 Ibm Procede de fabrication de dispositifs a semi-conducteurs isoles dielectriquement
DE2704471A1 (de) * 1976-02-16 1977-08-18 Philips Nv Verfahren zur herstellung einer halbleiteranordnung und anordnung, die durch anwendung dieses verfahrens hergestellt ist
EP0032024A3 (en) * 1979-12-26 1984-06-13 Fujitsu Limited Process for producing semiconductor devices, devices produced by the process, and circuits and articles including such devices
EP0151347A1 (de) * 1984-01-16 1985-08-14 Texas Instruments Incorporated Integrierter Stromkreis mit bipolaren Anordnungen und Feldeffektanordnungen und Verfahren zum Herstellen

Also Published As

Publication number Publication date
US3886000A (en) 1975-05-27
CA1009380A (en) 1977-04-26
JPS5081077A (de) 1975-07-01
GB1482103A (en) 1977-08-03
JPS524152B2 (de) 1977-02-01
IT1022105B (it) 1978-03-20
DE2449012C2 (de) 1982-07-01
FR2272490B1 (de) 1978-12-29
FR2272490A1 (de) 1975-12-19

Similar Documents

Publication Publication Date Title
DE1589810C3 (de) Passiviertes Halbleiterbauelement und Verfahren zu seiner Herstellung
DE2449012A1 (de) Verfahren zur herstellung von dielektrisch isolierten halbleiterbereichen
DE2410786C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE2618445C2 (de) Verfahren zum Herstellen eines bipolaren Transistors
DE2615754C2 (de)
EP0010633A1 (de) Verfahren zur Herstellung sehr schmaler Dosierungsgebiete in einem Halbleiterkörper sowie Verwendung dieses Verfahrens bei der Erzeugung von voneinander isolierten Halbleiterkörperbereichen, Bipolar-Halbleiteranordnungen, integrieten Injektionslogikschaltungen und doppelt diffundierten FET-Halbleiteranordnungen
DE2744059A1 (de) Verfahren zur gemeinsamen integrierten herstellung von feldeffekt- und bipolar-transistoren
EP0032550A1 (de) Verfahren zur Herstellung einer bipolaren, vertikalen PNP-Transistorstruktur
CH615781A5 (de)
DE2644939A1 (de) Aetzverfahren zum abflachen eines siliciumsubstrats
DE19837395A1 (de) Verfahren zur Herstellung einer Halbleiter-Isolationsschicht und eines diese Halbleiter-Isolationsschicht enthaltenden Halbleiterbauelements
DE2641752A1 (de) Verfahren zur herstellung eines feldeffekttransistors
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE2365056A1 (de) Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche
DE2617293C3 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE1961634A1 (de) Verfahren zur Herstellung eines Misfet
DE1803024A1 (de) Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung
EP0062725B1 (de) Verfahren zum Herstellen eines integrierten Planartransistors
EP0028786B1 (de) Ionenimplantationsverfahren
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
DE2738961A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung mit luftisolation
DE2942236A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE2758283A1 (de) Integrierte halbleiterstrukturen sowie verfahren zu ihrer herstellung
EP0003330B1 (de) Verfahren zum Herstellen von hochintegrierten Halbleiteranordnungen mit aneinandergrenzenden, hochdotierten Halbleiterzonen entgegengesetzten Leitungstyps
DE3039009C2 (de) Sperrschicht-Feldeffekttransistor

Legal Events

Date Code Title Description
OD Request for examination
D2 Grant after examination
8339 Ceased/non-payment of the annual fee