DE102006058865B4

DE102006058865B4 - Halbleiterspeicherbauelement und Verfahren zum Schreiben von Daten

Info

Publication number: DE102006058865B4
Application number: DE102006058865A
Authority: DE
Inventors: Yeong-Taek Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-12-07
Filing date: 2006-12-07
Publication date: 2010-06-10
Anticipated expiration: 2026-12-08
Also published as: JP2007157322A; DE102006058865A1

Abstract

Halbleiterspeicherbauelement mit
– einem Speicherzellenfeld mit einer Mehrzahl von Einheitsspeicherzellen, wobei eine jeweilige Einheitsspeicherzelle eine erste kapazitätslose Floating-Body-Transistor-Speicherzelle (MC), die in einem ersten Speicherblockfeld angeordnet ist, und eine zweite, komplementäre kapazitätslose Floating-Body-Transistor-Speicherzelle (MCB) umfasst, die in einem zweiten Speicherblockfeld angeordnet ist, wobei die erste Speicherzelle der Einheitsspeicherzelle Daten speichert und die zweite Speicherzelle der Einheitsspeicherzelle hier zu komplementäre Daten speichert,
– einer Mehrzahl von ersten Bitleitungen, die mit korrespondierenden ersten kapazitätslosen Floating-Body-Transistor-Speicherzellen verbunden sind, die im ersten Speicherblockfeld angeordnet sind,
– einer Mehrzahl von zweiten Bitleitungen, die operativ mit korrespondierenden zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen verbunden sind, die im zweiten Speicherblockfeld angeordnet sind,
– einem Abtastschaltkreis, der operativ zwischen dem ersten und dem zweiten Speicherblockfeld eingeschleift ist,
– einem Abtastbitleitungspaar, das operativ mit dem Abtastschaltkreis gekoppelt ist,
– einem ersten Bitleitungsauswahlschaltkreis, der selektiv eine erste Bitleitung aus der Mehrzahl von ersten Bitleitungen mit einer Abtastbitleitung des...

Description

Die vorliegende Erfindung bezieht sich auf ein Haibleiterspeicherbauelement und auf ein Verfahren zum Schreiben von Daten in ein Halbleiterspeicherbauelement
Typischerweise sind Speicherzellen eines dynamischen Speicherbauelements mit direktem Zugriff (DRAM) aus einem Kondensator zum Speichern von Ladungen und aus einem Transistor zum Zugreifen auf den Kondensator aufgebaut. Ein logischer Wert einer jeden Speicherzelle wird durch eine Spannung des Kondensators bestimmt. Bei dem Versuch die Bauelementintegration zu erhöhen, werden jedoch DRAM-Speicherzellen vorgeschlagen, die aus einem einzelnen Transistor aufgebaut sind. Diese Einzeltransistorspeicherzellentypen werden hier als „kapazitätslose Floating-Body-Transistor-Speicherzellen” bezeichnet und bei einigen Ausführungen wird die Kurzform „Transistorzelle” verwendet. Während eines Schreibmodus wird die Schwellenspannung der kapazitätslosen Floating-Body-Transistor-Speicherzelle durch Wechseln des Kanalsubstratpotentials der Zelle variiert und während eines Lesevorgangs werden logische Zustände basierend auf einem Stromwert unter schieden, der durch die Zelle fließt. Dies wird nachfolgend unter Bezugnahme auf 1 detaillierter beschrieben.
1 zeigt einen schematischen Querschnitt eines Ausführungsbeispiels einer kapazitätslosen Floating-Body-Transistor-Speicherzelle. Wie dargestellt, umfasst die kapazitätslose Floating-Body-Transistor-Speicherzelle in diesem Beispiel ein Siliziumsubstrat (Si-Substrat) 100 und eine vergrabene Oxidschicht 101. Über der vergrabenen Oxidschicht 101 ist ein floatender Kanalsubstratbereich 102 positioniert, der zwischen einem Source- und Drainbereich 103 und 104 angeordnet ist. Ein Gatedielektrikum 105 und eine Gateelektrode 106 sind über dem floatenden Kanalsubstratbereich 102 ausgerichtet und Isolierschichten 107, z. B. SiO₂-Schichten, werden ausgebildet, um die kapazitätslose Floating-Body-Transistor-Speicherzelle von anderen Bauelementen auf dem Substrat 100 zu trennen.
Logischen Zustände „1” und „0” sind von einer Schwellenspannung Vth der kapazitätslosen Floating-Body-Transistor-Speicherzelle abhängig und Beispiele von Schreib- und Lesespannungen, die an die kapazitätslose Floating-Body-Transistor-Speicherzelle angelegt werden, sind in der nachfolgenden Tabelle 1 dargestellt. Tabelle 1

Schwellwert (Vth) Source (Vs) Gate (Vg) Drain (Vd)

Schreiben „1” Niedrig 0 V 1,5 V 1,5 V

Schreiben „0” Hoch 0 V 1,5 V –1,5 V

Lesen n/a 0 V 1,5 V 0,2 V
Bei einem Schreibvorgang von Daten mit dem Wert „1” werden Vorspannungsbedingungen gesetzt, in denen Vgs > Vth und Vgd < Vth sind. Dies bewirkt, dass die Transistorzelle in einem gesättigten Bereich ar beitet. In diesem Zustand tritt am Übergang zwischen dem Drainbereich 104 und dem floatenden Kanalsubstratbereich 102 eine Stoßionisation auf. Daraus resultiert, dass Löcher in den floatenden Kanalsubstratbereich 102 injiziert werden. Dies erhöht das Potential des floatenden Kanalsubstratbereichs 102 und reduziert die Schwellenspannung Vth der kapazitätslosen Floating-Body-Transistor-Speicherzelle.
Bei einem Schreibvorgang von Daten mit dem Wert „0” fällt die Drainspannung Vd auf eine negative Spannung ab, um eine Durchlassvorspannungsbedingung am Übergang zwischen dem floatenden Kanalsubstratbereich 102 und dem Drainbereich 104 zu erzeugen. Die Durchlassvorspannungsbedingung bewirkt, dass im floatenden Kanalsubstratbereich 102 enthaltene Löcher in den Drainbereich 104 wandern. Dies reduziert das Potential des floatenden Kanalsubstratbereichs 102 und erhöht die Schwellenspannung Vth.
Bei einem Lesevorgang werden Vorspannungsbedingungen so gesetzt, dass Vgs > Vth und Vgd > Vth gilt, so dass die Transistorzelle in ihrem linearen Bereich arbeitet. Ein Drainstrom wird gemessen und mit einem Referenzzellenstrom verglichen, um zu unterscheiden, ob die kapazitätslose Floating-Body-Transistor-Speicherzelle in einem hohen, d. h. logischen Zustand „0”, oder einem niedrigen, d. h. logischen Zustand „1”, Zustand der Schwellenspannung Vth ist. Insbesondere wird ein logischer Zustand „0” gelesen, wenn der gemessene Drainstrom niedriger als der Referenzstrom ist. Wenn der gemessene Drainstrom höher als der Referenzstrom ist, wird ein logischer Wert „1” gelesen.
Herkömmlicherweise wird der Referenzzellenstrom unter Verwendung von Referenz- oder Dummytransistorzellen erzeugt, die jeweils mit einem Zustand „0” oder „1” programmiert sind. Zusätzlich werden Referenzspannungsgeneratoren oder andere Schaltungen verwendet, um einen Referenzstrom zu erzeugen, der zwischen den Drainströmen von Referenztransistorzellen mit dem Zustand „0” und dem Zustand „1” liegt. Siehe beispielsweise US-Patent 6,567,330 vom 20. Mai 2003 von Fujita et al.
Das Lesen der kapazitätslosen Floating-Body-Transistor-Speicherzellen ist für eine Vielzahl von Fehlern anfällig. Beispiele für solche Fehler werden nun unter Bezugnahme auf 2A bis 2C beschrieben.
2A und 2B zeigen Stromverteilungen 201 und 202 eines Zustands „0” und eines Zustands „1” einer Anzahl von kapazitätslosen Floating-Body-Transistor-Speicherzellen und eine Referenzzellenstromverteilung 203, die mit mehreren Lesevorgängen assoziiert ist. 2A zeigt den Fall, in dem die Referenzzellenstromverteilung 203 im Bereich 210 mit der Drainstromverteilung 201 des Zustands „0” überlappt, und 2B zeigt den Fall, in dem die Referenzzellenstromverteilung 203 im Bereich 211 mit der Drainstromverteilung 202 des Zustands „1” überlappt. In beiden Fällen können Lesefehler auftreten. Die Überlappungsbedingungen 210 und 211 der 2A und 2B können aus einer Anzahl von Faktoren resultieren, die Prozessvariationen, Temperaturvariationen usw. umfassen.
2C zeigt den Fall, in dem die Drainstromverteilungen 201 und 202 der Zustände „0” und „1” der Transistorzelle einander im Bereich 212 überlappen. Dies kann aus der flüchtigen Natur der kapazitätslosen Floating-Body-Transistor-Speicherzellen resultieren. Das bedeutet, dass Lecks im floatenden Kanalsubstratbereich verursachen, dass die Schwellenspannungen Vth der Zellentransistoren driften. Es ist daher erforderlich, die kapazitätslosen Floating-Body-Transistor-Speicherzellen periodisch im Wesentlichen auf die gleiche Weise aufzufrischen, wie herkömmliche DRAM-Zellen vom Kapazitätstyp aufgefrischt werden.
Zusätzlich zur Neigung zu den oben beschriebenen Lesefehlern weist das herkömmliche DRAM mit kapazitätslosen Floating-Body-Transistor-Speicherzellen die Unzuglänglichkeit auf, dass ein Referenzstromgenerator, Referenzspeicherzellen und andere Schaltungen zur Erzeugung des Referenzstroms erforderlich sind. Dies kann zu Schwierigkeiten führen, wenn versucht wird, die Dichte des Speicherbauelements zu erhöhen. Zudem wird durch die Auffrischungsvorgänge zur Auffrischung der Referenzspeicherzellen zusätzliche Zeit verbraucht.
Der Erfindung liegt das technische Problem zugrunde, ein Halbleiterspeicherbauelement und ein Verfahren zum Schreiben von Daten in ein Halbleiterspeicherbauelement bereitzustellen, die eine Erhöhung der Dichte des Speicherbauelements ermöglichen und schnelle Auffrischungsvorgänge zum Auffrischen von Referenzspeicherzellen erlauben.
Die Erfindung löst dieses Problem durch Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Patentanspruchs 1 und eines Verfahrens zum Schreiben von Daten in ein Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 12.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, her kömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 eine Querschnittsdarstellung einer herkömmlichen kapazitätslosen Floating-Body-Transistor-Speicherzelle,
2A bis 2C Kennlinien von Zellenstromverteilungen von herkömmlichen kapazitätslosen Floating-Body-Transistor-Speicherzellen,
3 ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicher zellen
4A und 4B Schaltbilder eines geraden bzw. ungeraden Bitlei tungsauswahlschaltkreises
5 ein Schaltbild eines Abtastblocks
6 ein Schaltbild eines Abtastverstärkers
7 ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen
8 ein Schaltbild eines Abtastblocks
9 ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen gemäß einer Ausführungsform der vorliegenden Erfindung,
10A und 10B ein Schaltbild eines nicht negierten (true) bzw. eines negierten (bar) Bitleitungsauswahlschaltkreises bzw. Bitleitungsselektors gemäß anderen Ausführungsformen der vorliegenden Erfindung und
11 ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen gemäß einer Ausführungsform der vorliegenden Erfindung.
In den Zeichnungen können Abmessungen und relative Abmessungen von Schichten und Bereichen aus Gründen der Klarheit hervorgehoben und/oder vereinfacht dargestellt werden. Zudem versteht es sich, dass ein Element oder eine Schicht direkt auf oder mit einem anderen Element oder mit einer anderen Schicht oder über Zwischenelemente oder Zwischenschichten auf oder mit dem anderen Element oder der anderen Schicht angeordnet, verbunden oder gekoppelt sein kann, wenn in der Beschreibung angegeben ist, dass ein Element oder eine Schicht „auf” oder mit einem anderen Element oder einer anderen Schicht „angeordnet”, „verbunden” oder „gekoppelt” ist.
3 ist ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen.
Das Speicherbauelement gemäß 3 umfasst einen Speicherzellenfeldblock BLK1, der eine Mehrzahl von Subfeldblöcken SBLK<1:m> umfasst, eine Mehrzahl von geraden und ungeraden Bitleitungsauswahlschaltkreisen bzw. Bitleitungsselektoren 20-1<1:m> und 20-2<1:m> (BL: Bitleitung), eine Mehrzahl von Abtastblöcken 22-1<1:m> und 22-2<1:m>, einen Zeilendecoder 24, einen Spaltendecoder 26, einen Bitleitungsauswahlsignalgenerator 28, einen Steuersignalgenerator 30 und einen Befehlsdecoder 32.
Jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK1 umfasst eine Mehrzahl von kapazitätslosen Floating-Body-Transistor-Speicherzellen MC. Es sei angemerkt, dass in 3 zur Vereinfachung ein einzelner Speicherzellenfeldblock BLK1 dargestellt ist und das Speicherbauelement mehrere Blöcke BLK mit der gleichen Konfiguration umfasst.
Wie oben ausgeführt, umfasst jeder Speicherzellenfeldblock BLK1 eine Mehrzahl von Subfeldblöcken SBLK<1:m>. Die Subfeldblöcke SBLK<1:m> teilen sich die gleichen Wortleitungen WL. In 3 ist zur Vereinfachung nur eine einzelne Wortleitung WL1 dargestellt.
Jeder Subfeldblock SBLK umfasst eine Mehrzahl von Bitleitungen BL<1:k> und eine Mehrzahl von komplementären Bitleitungen BLB<1:k>. Die Bitleitungen BL<1:k> und die komplementären Bitleitungen BLB<1:k> sind alternierend angeordnet, wie aus 3 ersichtlich ist. Jede Bitleitungen BL und ihre komplementäre Bitleitung BLB werden hier zusammengefasst als „Bitleitungspaar” BL/BLB bezeichnet. Entsprechend dem Ausführungsbeispiel sind „k” Bitleitungspaare BL/BLB pro Subfeldblock SBLK vorhanden.
Eine „Einheitsspeicherzelle” bzw. ”Speicherzelleneinheit” ist in diesem Ausführungsbeispiel durch eine erste kapazitätslose Floating-Body-Transistor-Speicherzelle, die zwischen einer Bitleitungen BL und einem Referenzpotential, z. B. Masse, eingeschleift ist, und durch eine zweite kapazitätslose Floating-Body-Transistor-Speicherzelle definiert, die zwischen einer komplementären Bitleitung BLB und dem Referenzpotential eingeschleift ist. Die Einheitsspeicherzelle speichert einen logischen Wert, der durch komplementäre Schwellenspannungswerte der ersten und zweiten kapazitätslosen Floating-Body-Transistor-Speicherzelle angezeigt wird. Das bedeutet, dass jede der Einheitsspeicherzellen komplementäre erste und zweite kapazitätslose Floating-Body-Transistor-Speicherzellen umfasst, die entgegengesetzte Schwellenspannungswerte aufweisen. In diesem Ausführungsbeispiel sind die kapazitätslosen Floating-Body-Transistor-Speicherzellen NMOS-Typ-Transistoren.
Die komplementären ersten und zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen jeder Einheitsspeicherzelle werden durch die gleiche Wortleitung WL gesteuert.
Die geraden Bitleitungsauswahlschaltkreise bzw. Bitleitungsselektoren 20-1<1:m> und die ungeraden Bitleitungsauswahlschaltkreise bzw. Bitleitungsselektoren 20-2<1:m> sind auf entgegengesetzten bzw. gegenüberliegenden Seiten des entsprechenden Subfeldblocks SBLK<1:m> angeordnet. Jeder gerade Bitleitungsauswahlschaltkreis 20-1 ist mit den k/2 geradzahligen Bitleitungen BL und mit den k/2 geradzahligen komplementären Bitleitungen BLB des entsprechenden Subfeldblocks SBLK verbunden. Analog ist jeder ungerade Bitleitungsauswahlschaltkreis 20-2 mit den k/2 ungeradzahligen Bitleitungen BL und mit den k/2 ungeradzahligen komplementären Bitleitungen BLB des entsprechenden Subfeldblocks SBLK verbunden.
Weiter bezugnehmend auf 3 sind die Abtastblöcke 22-1<1:m> mit den entsprechenden geraden Bitleitungsauswahlschaltkreisen 20-1<1:m> verbunden und die Abtastblöcke 22-2<1:m> sind mit den entsprechenden ungeraden Bitleitungsauswahlschaltkreisen 20-2<1:m> verbunden. Insbesondere sind komplementäre Abtastbitleitungen SBL1<1:m> und SBL1B<1:m> zwischen jedem ungeraden Bitleitungsauswahlschaltkreis 20-2<1:m> und seinem korrespondierenden Abtastblock 22-2<1:m> eingeschleift. Analog sind komplementäre Abtastbitleitungen SBL2<1:m> und SBL2B<1:m> zwischen jedem geraden Bitleitungsauswahlschaltkreis 20-1<1:m> und seinem korrespondierenden Abtastblock 22-1<1:m> eingeschleift.
Ausführungsbeispiele von geraden und ungeraden Bitleitungsauswahlschaltkreisen bzw. Bitleitungsselektoren 20-1 und 20-2 und den Abtastblöcken 22-1 und 22-2 werden später detaillierter beschrieben.
Der Befehlsdecoder 32 erzeugt einen Aktivierungsbefehl ACT, einen Lesebefehl RD und einen Schreibbefehl WD in Reaktion auf ein Befehlssignal COM.
Der Zeilendecoder 24 reagiert auf den Aktivierungsbefehl ACT, um eine erste Zeilenadresse RA1 zu decodieren, um eine korrespondierende Wortleitungen WL zu aktivieren.
Der Bitleitungsauswahlsignalgenerator 28 reagiert auf den Aktivierungsbefehl ACT, um eine zweite Zeilenadresse RA2 zu decodieren, um eines der Bitleitungsauswahlsignale BS<1:k/2> zu aktivieren. Wie bereits ausgeführt, ist „k” die Anzahl von Bitleitungspaaren BL/BLB pro Subfeldblock SBLK. Die Bitleitungsauswahlsignale BS<1:k/2> werden an die geraden und ungeraden Bitleitungsauswahlschaltkreise 20-1<1:m> und 20-2<1:m> angelegt, wie aus 3 ersichtlich ist.
Der Spaltendecoder 26 reagiert auf den Lese- und Schreibbefehl RD und WD, um eine Spaltenadresse CA zu decodieren, um ein korrespondierendes oder mehrere korrespondierende der Spaltenauswahlsignale CSL<1:m> zu aktivieren. Die Spaltenauswahlsignale CSL<1:m> werden an die entsprechenden Abtastblöcke 22-1<1:m> und die entsprechenden Abtastblöcke 22-2<1:m> angelegt, wie aus 3 hervorgeht.
Der Steuersignalgenerator 30 reagiert auf den Aktivierungsbefehl ACT, um selektiv ein Abtastverstärkerfreigabesignal SEN und eine Rückschreibsignal WB zu aktivieren. Insbesondere wird das Rückschreibsignal WB eine vorbestimmte Zeitspanne nach der Aktivierung des Abtastverstärkerfreigabesignals SEN aktiviert. Wie aus 3 ersichtlich ist, werden diese Signale an die Abtastblöcke 22-1<1:m> und 22-2<1:m> angelegt.
Zudem sind in 3 erste komplementäre Datenleitungen D1 und D1B und zweite komplementäre Datenleitungen D2 und D2B dargestellt. Die ersten komplementären Datenleitungen D1 und D1B sind mit den Abtastblöcken 22-2<1:m> verbunden und die zweiten komplementären Datenleitungen D2 und D2B sind mit den Abtastblöcken 22-1<1:m> verbunden.
Dem Fachmann sind verschiedene Möglichkeiten zum Implementieren des Zeilendecoders 24, des Spaltendecoders 26, des Bitleitungsauswahlschaltkreises 28, des Steuersignalgenerators 30 und des Befehlsdecoders 32 bekannt. Entsprechend wird hier zur Verkürzung auf detaillierte Schaltungskonfigurationen dieser Komponenten verzichtet.
Beispiele des geraden und ungeraden Bitleitungsauswahlschaltkreises 20-1 und 20-2 aus 3 werden nun unter Bezugnahme auf 4A und 4B beschrieben. Insbesondere zeigt 4A ein Schaltbild eines Ausführungsbeispiels eines geraden Bitleitungsauswahlschaltkreises 20-1, und 4B zeigt ein Schaltbild eines Ausführungsbeispiels eines ungeraden Bitleitungsauswahlschaltkreises 20-2.
Wie aus 4A hervorgeht, umfasst der gerade Bitleitungsauswahlschaltkreis in diesem Beispiel geradzahlige NMOS-Transistorpaare N18-2, N18-4, ..., N18-k, die zwischen entsprechenden geradzahligen Bitleitungspaaren BL2/BLB2, BL4/BLB4, ..., BLk/BLBk und den komplementären Abtastbitleitungen SBL2 und SBL2B eingeschleift sind. Wie oben bereits ausgeführt, sind die komplementären Abtastbitleitungen SBL2/SBL2B mit einem korrespondierenden Abtastblock 22-1 verbunden. Die geradzahligen NMOS-Transistorpaare N18-2, N18-4, ..., N18-k werden entsprechend von den Bitleitungsauswahlsignalen BS<1:k/2> gesteuert. Wie oben bereits ausgeführt, werden die Bitleitungsauswahlsignale BS<1:k/2> durch den Bitleitungsauswahlsignalgenerator 28 erzeugt. Der gerade Bitleitungsauswahlschaltkreis gemäß 4A reagiert auf die Bitleitungsauswahlsignale BS<1:k/2>, um selektiv ein beliebiges der geradzahligen Bitleitungspaare BL2/BLB2, BL4/BLB4, ..., BLk/BLBk mit den komplementären Abtastbitleitungen SBL2/SBL2B zu verbinden.
Der ungerade Bitleitungsauswahlschaltkreis aus 4B umfasst ungeradzahlige NMOS-Transistorpaare N18-1, N18-3, ..., N18-(k – 1), die zwischen entsprechenden ungeradzahligen Bitleitungspaaren BL1/BLB1, BL3/BLB3, ..., BL(k – 1)/BLB(k – 1) und den komplementären Abtastbitleitungen SBL1 und SBL1B eingeschleift sind. Wie oben bereits ausgeführt, sind die komplementären Abtastbitleitungen SBL1/SBL1B mit einem korrespondierenden Abtastblock 22-2 verbunden. Die ungeradzahligen NMOS-Transistorpaare N18-1, N18-3, ..., N18-(k – 1) werden entsprechend von den Bitleitungsauswahlsignalen BS<1:k/2> gesteuert, die durch den Bitleitungsauswahlsignalgenerator 28 erzeugt werden. Der ungerade Bitleitungsauswahlschaltkreis gemäß 4B reagiert auf die Bitleitungsauswahlsignale BS<1:k/2>, um selektiv ein beliebiges der ungeradzahligen Bitleitungspaare BL1/BLB1, BL3/BLB3, ..., BL(k – 1)/BLB(k – 1) mit den komplementären Abtastbitleitungen SBL1/SBL1B zu verbinden.
5 ist ein Schaltbild eines Ausführungsbeispiels eines der Abtastblöcke 22-1<1:m> von 3. Die Abtastblöcke 22-2<1:m> von 3 sind jeweils entsprechend konfiguriert, so dass zur Vermeidung von Wiederholungen hier auf eine detaillierte Beschreibung verzichtet wird.
Wie aus 5 hervorgeht, ist der Abtastblock 22-1 zwischen den komplementären Abtastbitleitungen SBL2/SBL2B eingeschleift, siehe 3 und 4, und umfasst Pegelbegrenzer LM1 und LM2, einen Abtastverstärker SA, ein Rückschreibgatter WBG, einen Zwischenspeicher LA und ein Spaltenauswahlgatter CSG.
Der Pegelbegrenzer LM1 umfasst einen Komparator COM2, der eine Spannung auf der Abtastbitleitung SBL2 mit einer Begrenzungsspannung VBLR vergleicht, und einen NMOS-Transistor N10, der auf die Ausgabe des Komparators COM2 reagiert, um die Spannung auf der Abtastbitleitung SBL2 zu begrenzen, so dass diese die Begrenzungsspannung VBLR nicht übersteigt. Analog umfasst der Pegelbegrenzer LM2 einen Komparator COM3, der eine Spannung auf der Abtastbitleitung SBL2B mit der Begrenzungsspannung VBLR vergleicht, und einen NMOS-Transistor N11, der auf die Ausgabe des Komparators COM3 reagiert, um die Spannung auf der Abtastbitleitung SBL2B zu begrenzen, so dass diese die Begrenzungsspannung VBLR nicht übersteigt.
Der Abtastverstärker SA wird durch das Abtastverstärkerfreigabesignal SEN freigegeben und erzeugt Spannungen, die mit Strömen Ic und Icb der Abtastbitleitungen SBL2 und SBL2B korrespondieren. Die Spannungen werden verglichen und ein Vergleichsergebnis wird als logischer Wert an einem Knoten „a” aus 5 ausgegeben. Wenn beispielsweise eine kapazitätslose Floating-Body-Transistor-Speicherzelle (MC), die mit der Abtastbitleitung SBL2 verbunden ist, den Zustand „1” aufweist, und die komplementäre Transistorzelle (MCB), die mit der Abtastbitleitung SBL2B verbunden ist, den Zustand „0” aufweist, ist der Strom Ic größer als der Strom Icb. Dies resultiert daraus, dass die Schwellenspannung der Transistorzelle MC niedriger als die Schwellenspannung der komplementären Transistorzelle MCB ist. In diesem Fall wird ein logischer Spannungswert von „0” an den Knoten „a” angelegt.
Die Zwischenspeicherschaltung LA umfasst Inverter I3 und I4, die durch Versorgungsspannungen V1 und V2 getrieben werden und bewirken, dass der Zwischenspeicherknoten „b” auf einen entgegengesetzten Pegel des Zwischenspeicherknotens „a” getrieben wird. Die Versorgungsspannung V1 ist eine positive Spannung, die verwendet wird, um Daten mit dem Wert „1” in eine der komplementären Transistorzellen MC und MCB zu schreiben, und die Versorgungsspannung V2 ist eine negative Spannung, die verwendet wird, um Daten mit dem Wert „0” in die andere der komplementären Transistorzellen MCB zu schreiben, siehe beispielsweise die Werte der Drainspannung Vd zum Schreiben des Werts „1” und des Werts „0”, die im Zusammenhang mit Tabelle 1 beschrieben wurden. Mit diesen Beispielen entspricht die Spannung V1 ungefähr 1,5 V und V2 entspricht ungefähr –1,5 V.
Das Rückschreibgatter WBG umfasst einen NMOS-Transistor N12, der zwischen dem Knoten „a” und der Abtastbitleitung SBL2B eingeschleift ist, und einen NMOS-Transistor N13, der zwischen dem Knoten „b” und der Abtastbitleitung SBL2 eingeschleift ist. Das Rückschreibgatter WBG wird während eines Schreibvorgangs durch das Rückschreibsignal WB vom Steuersignalgenerator 30 aus 3 freigegeben, um jeweils Daten von den Knoten „a” und „b” an die Abtastbitleitungen SBL2B bzw. SBL2 zu übertragen.
Das Spaltenauswahlgatter CSG umfasst einen NMOS-Transistor N14, der zwischen dem Knoten „a” und der Datenleitung D2B eingeschleift ist, und einen NMOS-Transistor N15, der zwischen dem Knoten „b” und der Datenleitung D2 eingeschleift ist. Das Spaltenauswahlgatter CSG wird während Lese- und Schreibvorgängen durch das Spaltenauswahlsignal CSL vom Spaltendecoder 26 aus 3 freigegeben, um jeweils Daten von den Knoten „a” und „b” zu und von den Datenleitungen D2B und D2 zu übertragen.
6 ist ein Schaltbild eines Ausführungsbeispiels des Abtastverstärkers SA aus 5. Wie dargestellt, umfasst der Abtastverstärker SA Spannungskonverter CV1 und CV2 und einen Komparator COM4. Ein Knoten „b1” des Spannungskonverters CV1 ist mit dem Pegelbegrenzer LM1 aus 5 verbunden und ein Knoten „b2” des Spannungskonverters CV2 ist mit dem Pegelbegrenzer LM2 aus 5 verbunden.
Jeder der Spannungskonverter CV1 und CV2 umfasst einen PMOS-Transistor P1, der als Stromquelle wirkt, die vom Abtastfreigabesignal SEN freigegeben wird, PMOS-Transistoren P2 und P3, die als Stromspiegel wirken, und einen NMOS-Transistor N16, der als Diode wirkt. Wie dem Fachmann verständlich ist, werden die Abtastbitleitungsströme Ic und Icb als Spannungen an den entsprechenden Eingängen Sn und SnB des Komparators COM4 abgebildet. Der Komparator COM4 gibt ein Vergleichsergebnis, d. h. einen logischen Wert „1” oder einen logischen Wert „0”, am Knoten „a” von 5 aus, wie bereits ausgeführt.
Eine Funktionsweise des Speicherbauelements von 3 bis 6 wird nun beschrieben. Insbesondere wird zuerst ein „Aktivierungsvorgang” beschrieben, in dem eine Wortleitung WL aktiviert ist und Abtastbitleitungen SBL1 und SBL2 ausgewählt sind. Der Aktivierungsvorgang wird vor der Ausführung eines Schreib- oder Lesevorgangs ausgeführt. Dann werden die Schreib- und Lesevorgänge der Reihe nach beschrieben.
Während des Aktivierungsvorgangs aktiviert der Zeilendecoder 24 eine der Wortleitungen WL in Reaktion auf den Aktivierungsbefehl ACT und dem ersten Zeilenadressensignal RA1 auf einen hohen Pegel HIGH. Zudem aktiviert der Bitleitungsauswahlsignalgenerator 28 eines der Bitleitungsauswahlsignale BS<1:k/2> in Reaktion auf den Aktivierungsbefehl ACT und die zweite Zeilenadresse RA2. Als Ergebnis verbindet der gerade Bitleitungsauswahlschaltkreis 20-1 eines der geradzahligen Bitleitungspaare BL/BLB mit den Abtastbitleitungen SBL2 und SBL2B, und der ungerade Bitleitungsauswahlschaltkreis 20-2 verbindet eines der ungeradzahligen Bitleitungspaare BL/BLB mit den Abtastbitleitungen SBL1 und SBL1B. Der Steuersignalgenerator 30 aktiviert das Abtastfreigabesignal SEN und das Rückschreibsignal WB. In Reaktion auf das aktivierte Abtastfreigabesignal SEN wird der Abtastverstärker SA in jedem Abtastblock 22-1 und 22-2 freigegeben, wodurch Stromunterschiede zwischen den ausgewählten Abtastbitleitungspaaren SBL/SBLB verstärkt und als komplementäre Spannungen an den Knoten „a” und „b” der Zwischenspeicherschaltung LA dargestellt werden. In Reaktion auf das aktivierte Rückschreibsignal WB speichern die Abtastblöcke 22-1 und 22-2 die komplementären Spannungen auf die ausgewählten Abtastbitleitungspaaren SBL/SBLB zurück. Auf diese Weise wird ein Auffrischungsvorgang ausgeführt.
Während eines Schreibvorgangs decodiert der Befehlsdecoder 32 einen Schreibbefehl WR und der Spaltendecoder 26 aktiviert eine der Spaltenauswahlleitungen CSL<1:m> in Reaktion auf den Schreibbefehl WR und eine Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Spaltenauswahlgatter CSG geöffnet und komplementäre Schreibdaten auf den Datenleitungen D1/D1B und D2/D2B werden zu den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 und 22-2 übertragen, die mit den aktivierten Auswahlleitungen CSL verbunden sind. Zusätzlich wird das Rückschreibsignal WB freigegeben, um die komplementären Schreibdaten von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 und 22-2 an die ausgewählten Abtastbitleitungspaare SBL/SBLB zu übertragen.
Wenn beispielsweise Daten mit dem Wert „1” in eine ausgewählte Einheitsspeicherzelle geschrieben werden, die mit einem ungeradzahligen Bitleitungspaar BL/BLB verbunden ist, wird eine hohe Spannung HIGH an die Datenleitung D1 angelegt und eine niedrige Spannung LOW wird an die Datenleitung D1B angelegt. Dadurch wird eine hohe Spannung HIGH an den Knoten „b” des korrespondierenden Zwischenspeichers LA angelegt und eine niedrige Spannung LOW wird an den Knoten „a” des korrespondierenden Zwischenspeichers LA angelegt. Die Versorgungsspannung V1, die größer als die hohe Spannung HIGH sein kann, wird dann an die Abtastbitleitung SBL1 angelegt und die Versorgungsspannung V2, die niedriger als die niedrige Spannung LOW sein kann, wird dann an die Abtastbitleitung SBL1B angelegt. Daher speichert die kapazitätslose Floating-Body-Transistor-Speicherzelle MC, die mit der Abtastbitleitung SBL1 verbunden ist, Daten mit dem Wert „1” und die kapazitätslose Floating-Body-Transistor-Speicherzelle MC, die mit der Abtastbitleitung SBL1B verbunden ist, speichert Daten mit dem Wert „0”. Bei diesem Ausführungsbeispiel repräsentieren diese komplementären Daten den Datenwert „1” in der Einheitsspeicherzelle.
Während eines Lesevorgangs decodiert der Befehlsdecoder 32 einen Lesebefehl RD und der Spaltendecoder 26 aktiviert eine der Spaltenauswahlleitungen CSL<1:m> in Reaktion auf den Lesebefehl RD und die Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Spaltenauswahlgatter CSG geöffnet und komplementäre Lesedaten werden von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 und 22-2, die mit der aktivierten Auswahlleitung CSL verbunden sind, zu den Datenleitungen D1/D1B und D2/D2B übertragen.
Bei dem oben beschriebenen Ausführungsbeispiel werden komplementäre kapazitätslose Floating-Body-Transistor-Speicherzellen verwendet, um jede Einheitsspeicherzelle zu definieren. Daher bietet die Ausführungsform den Vorteil einer kapazitätslosen Speicherzellenstruktur mit einer hohen Dichte, während gleichzeitig der Bedarf an Referenz- oder Dummyzellen Referenzstromgeneratoren und anderen herkömmlichen Schaltkreisen vermieden wird, die zum Lesen von logischen Werten der Transistorzellen erforderlich sind. Zudem wird durch das Vermeiden der Bereitstellung von Referenzzellen die Verarbeitungszeit durch die Auffrischung der Referenzzellen nicht vergrößert.
Bei dem im Zusammenhang mit 3 bis 6 beschriebenen Ausführungsbeispiel werden die Datenleitungen DL1/DL1B und DL2/DL2B verwendet, um sowohl Lese- als auch Schreibdaten von und zu den komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen zu übertragen. Eine alternative Ausführungsform wird nun unter Bezugnahme auf 7 und 8 beschrieben, bei der getrennte Lese- und Schreibdatenleitungen bereitgestellt werden.
7 ist ein Blockdiagramm eines Speicherbauelements 7 entspricht 3 außer, dass (a) 7 Multispeicherblöcke BLK<1:i> und damit assoziierte Schaltkreise zeigt, (b) 7 eine andere Datenleitungsstruktur, nämlich Lesedatenleitungen RD1/RD1B und RD2/RD2B und Schreibdatenleitungen WD1 und WD2 zeigt, und (c) eine Spaltenauswahlschaltung bzw. ein Spaltendecoder 26' aus 7 getrennte Lesespaltenauswahlleitungen RCSL<1:m> und Schreibspaltenauswahlleitungen WCSL<1:m> aufweist.
Die Ausführungsform gemäß 7 ist bis auf die nachfolgenden detaillierten Ausführungen ähnlich zur Ausführungsform gemäß 3. Gleiche Elemente sind in den beiden Zeichnungen mit den gleichen Be zugszeichen bezeichnet, und um Wiederholungen zu vermeiden, wird auf eine detaillierte Beschreibung von Gemeinsamkeiten der beiden Ausführungsformen verzichtet.
Unter Bezugnahme auf 7 umfasst das Speicherbauelement Abtastblöcke 22-1<1:m>' und Abtastblöcke 22-2<1:m>', die auf entgegengesetzten bzw. gegenüberliegenden Seiten eines jeweiligen Speicherblocks BLK<1:i> angeordnet sind. Wie im Ausführungsbeispiel gemäß 3 sind die Abtastblöcke 22-1<1:m>' mit korrespondierenden geraden Bitleitungsauswahlschaltkreisen 20-1<1:m> verbunden und die Abtastblöcke 22-2<1:m>' sind mit korrespondierenden ungeraden Bitleitungsauswahlschaltkreisen 20-2<1:m> verbunden. Zudem sind die Abtastblöcke 22-1<1:m>' im Unterschied zur Ausführungsform gemäß 3 mit den Lesedatenleitungen RD2/RD2B und der Schreibdatenleitung WD2 verbunden und die Abtastblöcke 22-2<1:m>' sind mit den Lesedatenleitungen RD1/RD1B und der Schreibdatenleitung WD1 verbunden.
8 ist ein Schaltbild eines Ausführungsbeispiels des in 7 dargestellten Abtastblocks 22-11'. Die verbleibenden Abtastblöcke 22-1<2:m>' und 22-2<1:m>' eines jeden Speicherblocks BLK sind analog konfiguriert.
Unter Bezugnahme auf 8 umfasst der Abtastblock 22-11' Pegelbegrenzer LM1 und LM2, einen Abtastverstärker SA, einen Zwischenspeicher LA und ein Rückschreibgatter WBG. Diese Elemente sind ähnlich zu den gleich bezeichneten Elementen der vorher beschriebenen 5 ausgeführt.
Zusätzlich umfasst der Abtastblock 22-11' ein Lesespaltenauswahlgatter RCSG und ein Schreibspaltenauswahlgatter WCSG.
Das Lesespaltenauswahlgatter RCSG umfasst NMOS-Transistoren N19 und N20, die zwischen der Lesedatenleitung RD2 und einem Referenzpotential, z. B. Masse, eingeschleift sind, und NMOS-Transistoren N21 und N22, die zwischen der Lesedatenleitung RD2B und dem Referenzpotential eingeschleift sind. Die NMOS-Transistoren N19 und N21 werden durch das Lesespaltenauswahlsignal RCSL gesteuert. Der NMOS-Transistor N20 wird von einem Knoten „b” der Zwischenspeicherschaltung LA gesteuert und der NMOS-Transistor N22 wird von einem Knoten „a” der Zwischenspeicherschaltung LA gesteuert.
Das Schreibspaltenauswahlgatter WCSG umfasst einen NMOS-Transistor N23, der zwischen der Schreibdatenleitung WD2 und dem Knoten „b” der Zwischenspeicherschaltung LA eingeschleift ist. Der NMOS-Transistor N23 wird durch das Schreibspaltenauswahlsignal WCSL gesteuert.
Eine Funktionsweise des Speicherbauelements aus 7 bis 8 wird nun beschrieben.
Während des Aktivierungsvorgangs, aktiviert der Zeilendecoder 24 eine der Wortleitungen WL in Reaktion auf den Aktivierungsbefehl ACT und das erste Zeilenadressensignal RA1 auf einen hohen Pegel HIGH. Zudem aktiviert der Bitleitungsauswahlsignalgenerator 28 eines der Bitleitungsauswahlsignale BS<1:k/2> in Reaktion auf den Aktivierungsbefehl ACT und die zweite Zeilenadresse RA2. Als Ergebnis verbindet der gerade Bitleitungsauswahlschaltkreis 20-1 eines der geradzahligen Bitleitungspaare BL/BLB mit den Abtastbitleitungen SBL2 und SBL2B und der ungerade Bitleitungsauswahlschaltkreis 20-2 verbindet eines der ungeradzahligen Bitleitungspaare BL/BLB mit den Abtastbitleitungen SBL1 und SBL1B. Der Steuersignalgenerator 30 aktiviert das Abtastfreigabesignal SEN und das Rückschreibsignal WB. In Reaktion auf das aktivierte Abtastfreigabesignal SEN wird der Abtastverstärker SA in jedem Ab tastblock 22-1<1:m>' und 22-2<1:m>' freigegeben, wodurch Stromunterschiede zwischen den ausgewählten Abtastbitleitungspaaren SBL/SBLB verstärkt und als komplementäre Spannungen an den Knoten „a” und „b” der Zwischenspeicherschaltung LA dargestellt werden. In Reaktion auf das aktivierte Rückschreibsignal WB speichern die Abtastblöcke 22-1<1:m>' und 22-2<1:m>' die komplementären Spannungen auf die ausgewählten Abtastbitleitungspaaren SBL/SBLB zurück. Auf diese Weise wird ein Auffrischungsvorgang ausgeführt.
Während eines Schreibvorgangs decodiert der Befehlsdecoder 32 einen Schreibbefehl WR und der Spaltendecoder 26 aktiviert eine der Schreibspaltenauswahlleitungen WCSL<1:m> in Reaktion auf den Schreibbefehl WR und eine Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Schreibspaltenauswahlgatter WCSG geöffnet und Schreibdaten auf den Schreibdatenleitungen WD1 und WD2 werden zum Knoten „b” der Zwischenspeicher LA der Abtastblöcke 22-1<1:m>' und 22-2<1:m>' übertragen, die mit der aktivierten Schreibauswahlleitung WCSL verbunden sind. Komplementäre Daten werden durch den Betrieb der Zwischenspeicherschaltung LA automatisch an den Knoten „a” geschrieben. Zusätzlich wird das Rückschreibsignal WB aktiviert, um die komplementären Schreibdaten von den Knoten „a” und „b” der Zwischenspeicherschaltungen LA der Abtastblöcke 22-1<1:m>' und 22-2<1:m>' an die ausgewählten Abtastbitleitungspaare SBL/SBLB zu übertragen.
Während eines Lesevorgangs decodiert der Befehlsdecoder 32 einen Lesebefehl RD und der Spaltendecoder 26 aktiviert eine der Lesespaltenauswahlleitungen RCSL<1:m> in Reaktion auf den Lesebefehl RD und die Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Lesespaltenauswahlgatter RCSG geöffnet und komplementäre Lesedaten werden von den Knoten „a” und „b” der Zwischenspeicherschaltungen LA der Abtastblöcke 22-1<1:m>' und 22-2<1:m>', die mit der ak tivierten Lesespaltenauswahlleitung RCSL verbunden sind, zu den Lesedatenleitungen RD1/RD1B und RD2/RD2B übertragen.
Bei dem oben beschriebenen Ausführungsbeispiel sind die komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen MC, welche jede Einheitsspeicherzelle bilden, abwechselnd auf komplementären Bitleitungen BL/BLB innerhalb eines jeden Speicherblocks angeordnet. 9 zeigt eine alternative „offene Bitleitungskonfiguration”, in der die komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen in verschiedenen Speicherblöcken angeordnet sind.
9 ist ein Blockdiagramm eines Speicherbauelements mit kapazitätslosen Floating-Body-Transistor-Speicherzellen gemäß einer Ausführungsform der vorliegenden Erfindung.
Das Speicherbauelement gemäß 9 umfasst einen Speicherzellenfeldblock BLK1, der eine Mehrzahl von Subfeldblöcken SBLK1<1:m> umfasst, einen Speicherzellenfeldblock BLK2, der eine Mehrzahl von Subfeldblöcken SBLK2<1:m> umfasst, eine Mehrzahl von nicht negierten (TRUE) und negierten (BAR) Bitleitungsauswahlschaltkreisen oder Bitleitungsselektoren 20-11<1:m>' und 20-2<1:m>' (BL: Bitleitung), eine Mehrzahl von Abtastblöcken 22-2<1:m>, einen Zeilendecoder 24, einen Spaltendecoder 26, einen Bitleitungsauswahlsignalgenerator 28', einen Steuersignalgenerator 30 und einen Befehlsdecoder 32.
Die Speicherzellenfeldblöcke BLK1 und BLK2 bilden gemeinsam einen einzelnen Speicherblock. Obwohl zur Vereinfachung ein einzelner Speicherblock in 9 dargestellt ist, umfasst das Speicherbauelement mehrere Blöcke mit der gleichen Konfiguration.
Jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK1 weist eine Mehrzahl von „wahren (true)” bzw. nicht negierten oder nicht komple mentären kapazitätslosen Floating-Body-Transistor-Speicherzellen MC auf, während jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK2 eine korrespondierende Mehrzahl von „komplementären” kapazitätslosen Floating-Body-Transistor-Speicherzellen MC aufweist. Das bedeutet, dass im Unterschied zu den vorherigen Ausführungsbeispielen die wahren und komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen MC, die jede Einheitsspeicherzelle definieren, in verschiedenen Speicherzellenfeldblöcken BLK1 und BLK2 angeordnet sind.
Die Subfeldblöcke SBLK<1:m> des Speicherzellenfeldblocks BLK1 teilen sich die gleiche wahre Wortleitung WL1, während sich die Subfeldblöcke SBLK<1:m> des Speicherzellenfeldblocks BLK2 die gleiche komplementäre Wortleitung WL2 teilen.
Jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK1 umfasst eine Mehrzahl von wahren Bitleitungen BL<1:k>, und jeder Subfeldblock SBLK des Speicherzellenfeldblocks BLK2 umfasst eine Mehrzahl von komplementären Bitleitungen BLB<1:k>. Jede Bitleitungen BL und ihre komplementäre Bitleitung BLB werden hier zusammengefasst als „Bitleitungspaar” BL/BLB bezeichnet. Entsprechend dem Ausführungsbeispiel sind „k” Bitleitungspaare BL/BLB pro Subfeldblockpaar SBLK vorhanden.
Wie in den vorherigen Ausführungsbeispielen wird eine „Einheitsspeicherzelle” durch eine erste kapazitätslose Floating-Body-Transistor-Speicherzelle, die zwischen einer Bitleitungen BL und einem Referenzpotential, z. B. Masse, eingeschleift ist, und durch eine zweite kapazitätslose Floating-Body-Transistor-Speicherzelle definiert, die zwischen einer komplementären Bitleitung BLB und dem Referenzpotential eingeschleift ist. Die Einheitsspeicherzelle speichert einen logischen Wert, der durch komplementäre Schwellenspannungswerte der ersten und zweiten ka pazitätslosen Floating-Body-Transistor-Speicherzelle dargestellt wird. Das bedeutet, dass jede der Einheitsspeicherzellen komplementäre erste und zweite kapazitätslose Floating-Body-Transistor-Speicherzellen umfasst, die entgegengesetzte Schwellenspannungszustände aufweisen. In diesem Ausführungsbeispiel sind die kapazitätslosen Floating-Body-Transistor-Speicherzellen NMOS-Typ-Transistoren.
Die komplementären ersten und zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen von jeder Einheitsspeicherzelle werden jeweils durch die wahre Wortleitung WL1 und die komplementäre Wortleitung WL2 gesteuert.
Die wahren bzw. nicht negierten Bitleitungsauswahlschaltkreise 20-1<1:m>' und die negierten Bitleitungsauswahlschaltkreise 20-2<1:m>' sind auf entgegengesetzten bzw. gegenüberliegenden Seiten des korrespondierenden Abtastblocks 22-1<1:m> und zwischen den Speicherblöcken BLK1 und BLK2 angeordnet. Jeder wahre Bitleitungsauswahlschaltkreis 20-1' ist mit den wahren Bitleitungen BL verbunden und jeder negierte Bitleitungsauswahlschaltkreis 20-2 ist mit komplementären Bitleitungen BLB verbunden.
Weiter bezugnehmend auf 9 sind die Abtastblöcke 22-1<1:m> mit den entsprechenden wahren und negierten Bitleitungsauswahlschaltkreisen 20-1<1:m> und 20-2<1:m>' verbunden. Insbesondere sind komplementäre Abtastbitleitungen SBL1<1:m> und SBL1B<1:m> zwischen jedem wahren und negierten Bitleitungsauswahlschaltkreis 20-2<1:m>' und 20-1<1:m>' und seinem korrespondierenden Abtastblock 22-2<1:m> eingeschleift.
Ausführungsbeispiele von wahren und negierten Bitleitungsauswahlschaltkreisen 20-1' und 20-2' und den Abtastblöcken 22-1 und 22-2 werden später detaillierter beschrieben.
Der Befehlsdecoder 32 erzeugt einen Aktivierungsbefehl ACT, einen Lesebefehl RD und einen Schreibbefehl WD in Reaktion auf ein Befehlssignal COM.
Der Zeilendecoder 24 reagiert auf den Aktivierungsbefehl ACT, um eine erste Zeilenadresse RA1 zu decodieren, um eine korrespondierende der Wortleitungen WL zu aktivieren.
Der Bitleitungsauswahlsignalgenerator 28' reagiert auf den Aktivierungsbefehl ACT, um eine zweite Zeilenadresse RA2 zu decodieren, um eines der Bitleitungsauswahlsignale BS<1:k> zu aktivieren. Die Bitleitungsauswahlsignale BS<1:k> werden an die wahren und negierten Bitleitungsauswahlschaltkreise 20-1<1:m>' und 20-2<1:m>' angelegt, wie aus 9 hervorgeht.
Der Spaltendecoder 26 reagiert auf den Lese- und den Schreibbefehl RD und WR, um eine Spaltenadresse CA zu decodieren, um ein korrespondierendes oder mehrere korrespondierende der Spaltenauswahlsignale CSL<1:m> zu aktivieren. Die Spaltenauswahlsignale CSL<1:m> werden an die entsprechenden Abtastblöcke 22-1<1:m> angelegt, wie aus 9 hervorgeht.
Der Steuersignalgenerator 30 reagiert auf den Aktivierungsbefehl ACT, um selektiv ein Abtastverstärkerfreigabesignal SEN und eine Rückschreibsignal WB zu aktivieren. Insbesondere wird das Rückschreibsignal WB eine vorbestimmte Zeitspanne nach der Aktivierung des Abtastverstärkerfreigabesignals SEN aktiviert. Wie aus 9 hervorgeht, werden diese Signale an die Abtastblöcke 22-1<1:m> angelegt.
Zudem sind in 9 komplementäre Datenleitungen D1 und D1B dargestellt, die mit den Abtastblöcken 22-2<1:m> verbunden sind.
Beispiele des wahren und negierten Bitleitungsauswahlschaltkreises 20-1' und 20-2' aus 9 werden nun unter Bezugnahme auf 10A und 10B beschrieben. Insbesondere zeigt 10A ein Schaltbild eines Ausführungsbeispiels eines wahren bzw. nicht negierten Bitleitungsauswahlschaltkreises 20-1', und 10B zeigt ein Schaltbild eines Ausführungsbeispiels eines negierten Bitleitungsauswahlschaltkreises 20-2'.
Wie aus 10A hervorgeht, umfasst der wahre Bitleitungsauswahlschaltkreis 20-1 in diesem Beispiel NMOS-Transistoren N19-<1:k>, die zwischen entsprechenden wahren bzw. nicht negierten Bitleitungspaaren BL<1:k> und der wahren bzw. nicht negierten Abtastbitleitung SBL eingeschleift sind. Die NMOS-Transistoren N19-<1:k> werden entsprechend von den Bitleitungsauswahlsignalen BS<1:k> gesteuert, die vom Bitleitungsauswahlsignalgenerator 28' erzeugt werden. Der wahre Bitleitungsauswahlschaltkreis 20-1 reagiert auf die Bitleitungsauswahlsignale BS<1:k>, um selektiv eine beliebige der wahren Bitleitungen BL<1:k> mit der wahren Abtastbitleitungen SBL zu verbinden.
Der negierte Bitleitungsauswahlschaltkreis 20-2 aus diesem Ausführungsbeispiel umfasst NMOS-Transistoren N19-<1:k>, die zwischen entsprechenden komplementären Bitleitungspaaren BLB<1:k> und der komplementären Abtastbitleitung SBLB eingeschleift sind. Die NMOS-Transistoren N19-<1:k> werden entsprechend von den Bitleitungsauswahlsignalen BS<1:k> gesteuert, die vom Bitleitungsauswahlsignalgenerator 28' erzeugt werden. Der negierte Bitleitungsauswahlschaltkreis 20-2 reagiert auf die Bitleitungsauswahlsignale BS<1:k>, um selektiv eine beliebige der komplementären Bitleitungen BLB<1:k> mit der komplementären Abtastbitleitungen SBLB zu verbinden.
Der Abtastverstärkerblock 22-1<1:m> kann auf die gleiche Weise konfiguriert sein wie der oben im Zusammenhang mit 5 und 6 beschriebene Abtastverstärkerblock.
Eine Funktionsweise des Speicherbauelements aus 9, 10A und 10B wird nun beschrieben.
Während des Aktivierungsvorgangs aktiviert der Zeilendecoder 24 eine der Wortleitungen WL in Reaktion auf den Aktivierungsbefehl ACT und das erste Zeilenadressensignal RA1 auf einen hohen Pegel HIGH. Zudem aktiviert der Bitleitungsauswahlsignalgenerator 28 eines der Bitleitungsauswahlsignale BS<1:k> in Reaktion auf den Aktivierungsbefehl ACT und die zweite Zeilenadresse RA2. Als Ergebnis verbindet der wahre Bitleitungsauswahlschaltkreis 20-1 eine der wahren Bitleitungen BL mit einer wahren Abtastbitleitung SBL und der negierte Bitleitungsauswahlschaltkreis 20-2 verbindet eine korrespondierende der komplementären Bitleitungen BLB mit der komplementären Abtastbitleitung SBLB. Der Steuersignalgenerator 30 aktiviert das Abtastfreigabesignal SEN und das Rückschreibsignal WB. In Reaktion auf das aktivierte Abtastfreigabesignal SEN wird der Abtastverstärker SA in jedem Abtastblock 22-1 freigegeben, wodurch Stromunterschiede zwischen den ausgewählten Abtastbitleitungspaaren SBL/SBLB verstärkt und als komplementäre Spannungen an den Knoten „a” und „b” der Zwischenspeicherschaltung LA dargestellt werden, siehe 5. In Reaktion auf das aktivierte Rückschreibsignal WB speichern die Abtastblöcke 22-1 die komplementären Spannungen auf die ausgewählten Abtastbitleitungspaare SBL/SBLB zurück. Auf diese Weise wird ein Auffrischungsvorgang ausgeführt.
Während eines Schreibvorgangs decodiert der Befehlsdecoder 32 einen Schreibbefehl WR und der Spaltendecoder 26 aktiviert eine der Spaltenauswahlleitungen CSL<1:m> in Reaktion auf den Schreibbefehl WR und eine Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Spaltenauswahlgatter CSG geöffnet, siehe 5, und komplementäre Schreibdaten auf den Datenleitungen D1/D1B werden zu den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 übertragen, die mit den aktivierten Auswahlleitungen CSL verbunden sind. Zusätzlich wird das Rückschreibsignal WB freigegeben, um die komplementären Schreibdaten von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1 an die ausgewählten Abtastbitleitungspaare SBL/SBLB zu übertragen.
Während eines Lesevorgangs decodiert der Befehlsdecoder 32 einen Lesebefehl RD und der Spaltendecoder 26 aktiviert eine der Spaltenauswahlleitungen CSL<1:m> in Reaktion auf den Lesebefehl RD und die Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Spaltenauswahlgatter CSG geöffnet und komplementäre Lesedaten werden von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-1, die mit der aktivierten Auswahlleitung CSL verbunden sind, zu den Datenleitungen D1/D1B übertragen.
Ein anderes Ausführungsbeispiel der vorliegenden Erfindung wird nun unter Bezugnahme auf das Schaltbild gemäß 11 beschrieben. Die Ausführungsform gemäß 11 ist eine Modifikation der Ausführungsform von 9, so wie die die Ausführungsform gemäß 7 eine Modifikation der Ausführungsform von 3 ist.
Das bedeutet, dass 11 der 9 entspricht außer, dass (a) 11 mehrere Speicherblockpaare BLK<1:i> und damit assoziierte Schaltkreise zeigt, (b) 11 eine andere Datenleitungsstruktur, nämlich Lesedatenleitungen RD1/RD1B und RD2/RD2B und eine Schreibdatenleitung WD1 zeigt, und (c) eine Spaltenauswahlschaltung 26' aus 11 getrennte Lesespaltenauswahlleitungen RCSL<1:m> und Schreibspaltenauswahlleitungen WCSL<1:m> aufweist.
Die Ausführungsform gemäß 11 ist außer den nachfolgenden detaillierten Ausführungen ähnlich zur Ausführungsform gemäß 9. Gleiche Elemente sind in den beiden Zeichnungen mit den gleichen Bezugszeichen bezeichnet und um Wiederholungen zu vermeiden, wird auf eine detaillierte Beschreibung von Gemeinsamkeiten der beiden Ausführungsformen verzichtet.
Unter Bezugnahme auf 11 umfasst das Speicherbauelement Abtastblöcke 22-2<1:m>', die zwischen korrespondierenden wahren bzw. nicht negierten und negierten Bitleitungsauswahlschaltkreisen 20-1<1:m>' und 20-2<1:m>' eingeschleift sind. Wie im Ausführungsbeispiel gemäß 9 sind die Abtastblöcke 22-1<1:m>' mit korrespondierenden wahren bzw. nicht negierten oder nicht komplementären Abtastbitleitungen SBL und komplementären Abtastbitleitungen SBLB verbunden. Zudem sind die Abtastblöcke 22-2<1:m>' im Unterschied zur Ausführungsform gemäß 9 mit den Lesedatenleitungen RD1 und RD1B und der Schreibdatenleitung WD1 verbunden.
Die Abtastblöcke 22-2<1:m> aus 11 können auf die gleiche Weise wie die vorher im Zusammenhang mit 8 beschriebenen Abtastblöcke ausgeführt sein.
Eine Funktionsweise des Speicherbauelements aus 11 wird nun beschrieben.
Während des Aktivierungsvorgangs aktiviert der Zeilendecoder 24 eine der Wortleitungen WL in Reaktion auf den Aktivierungsbefehl ACT und die erste Zeilenadresse RA1 auf einen hohen Pegel HIGH. Zudem aktiviert der Bitleitungsauswahlsignalgenerator 28' eines der Bitleitungsauswahlsignale BS<1:k> in Reaktion auf den Aktivierungsbefehl ACT und die zweite Zeilenadresse RA2. Als Ergebnis verbindet der wahre Bitleitungsauswahlschaltkreis 20-1' eine der wahren Bitleitungen BL mit der wahren Abtastbitleitung SBL und der negierte Bitleitungsauswahlschaltkreis 20-2' verbindet eine korrespondierende der komplementären Bitleitungen BLB mit der komplementären Abtastbitleitungen SBLB. Der Steuersignalgenerator 30 aktiviert das Abtastfreigabesignal SEN und das Rückschreibsignal WB. In Reaktion auf das aktivierte Abtastfreigabesignal SEN wird der Abtastverstärker SA in jedem Abtastblock 22-2 freigegeben, wodurch Stromunterschiede zwischen den ausgewählten Abtastbitleitungspaaren SBL/SBLB verstärkt und als komplementäre Spannungen an den Knoten „a” und „b” der Zwischenspeicherschaltung LA repräsentiert werden, siehe 5. In Reaktion auf das aktivierte Rückschreibsignal WB speichern die Abtastblöcke 22-2 die komplementären Spannungen auf die ausgewählten Abtastbitleitungspaare SBL/SBLB zurück. Auf diese Weise wird ein Auffrischungsvorgang ausgeführt.
Während eines Schreibvorgangs decodiert der Befehlsdecoder 32 einen Schreibbefehl WR und der Spaltendecoder 26 aktiviert eine der Schreibspaltenauswahlleitungen WCSL<1:m> in Reaktion auf den Schreibbefehl WR und eine Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Schreibspaltenauswahlgatter WCSG geöffnet, siehe 8, und Schreibdaten auf der Schreibdatenleitung WD1 werden zum Knoten „b” der Zwischenspeicherschaltungen LA der Abtastblöcke 22-2 übertragen, die mit der aktivierten Schreibspaltenauswahlleitungen WCSL verbunden sind. Komplementäre Schreibdaten werden durch den Betrieb der Zwischenspeicherschaltung LA automatisch an den Knoten „a” geschrieben. Zusätzlich wird das Rückschreibsignal WB aktiviert, um die komplementären Schreibdaten von den Knoten „a” und „b” der Zwischenspeicher LA der Abtastblöcke 22-2 an die ausgewählten Abtastbitleitungspaare SBL/SBLB zu übertragen.
Während eines Lesevorgangs decodiert der Befehlsdecoder 32 einen Lesebefehl RD und der Spaltendecoder 26 aktiviert eine der Lesespaltenauswahlleitungen RCSL<1:m> in Reaktion auf den Lesebefehl RD und die Spaltenadresse CA. Als Ergebnis werden die korrespondierenden Lesespaltenauswahlgatter RCSG geöffnet, siehe 8, und komplementäre Lesedaten werden von den Knoten „a” und „b” der Zwischenspeicherschaltungen LA der Abtastblöcke 22-2, die mit der aktivierten Leseauswahlleitung RCSL verbunden sind, zu den Lesedatenleitungen RD1/RD1B übertragen.
Die oben beschriebenen Ausführungsbeispiele sind teilweise durch die Verwendung von komplementären kapazitätslosen Floating-Body-Transistor-Speicherzellen gekennzeichnet, welche eine jeweilige Einheitsspeicherzelle eines Speicherbauelements, beispielsweise eines DRAMs, definieren. Daher bieten die Ausführungsbeispiele den Vorteil einer kapazitätslosen Speicherzellenstruktur mit einer hohen Dichte, während gleichzeitig der Bedarf an Referenz- oder Dummyzellen, Referenzstromgeneratoren und anderen herkömmlichen Schaltkreisen vermieden wird, die zum Lesen von logischen Werten der Transistorzellen erforderlich sind. Zudem wird durch den Verzicht auf Referenzzellen die Verarbeitungszeit durch die Auffrischung der Referenzzellen nicht verlängert.

Claims

Halbleiterspeicherbauelement mit – einem Speicherzellenfeld mit einer Mehrzahl von Einheitsspeicherzellen, wobei eine jeweilige Einheitsspeicherzelle eine erste kapazitätslose Floating-Body-Transistor-Speicherzelle (MC), die in einem ersten Speicherblockfeld angeordnet ist, und eine zweite, komplementäre kapazitätslose Floating-Body-Transistor-Speicherzelle (MCB) umfasst, die in einem zweiten Speicherblockfeld angeordnet ist, wobei die erste Speicherzelle der Einheitsspeicherzelle Daten speichert und die zweite Speicherzelle der Einheitsspeicherzelle hier zu komplementäre Daten speichert, – einer Mehrzahl von ersten Bitleitungen, die mit korrespondierenden ersten kapazitätslosen Floating-Body-Transistor-Speicherzellen verbunden sind, die im ersten Speicherblockfeld angeordnet sind, – einer Mehrzahl von zweiten Bitleitungen, die operativ mit korrespondierenden zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen verbunden sind, die im zweiten Speicherblockfeld angeordnet sind, – einem Abtastschaltkreis, der operativ zwischen dem ersten und dem zweiten Speicherblockfeld eingeschleift ist, – einem Abtastbitleitungspaar, das operativ mit dem Abtastschaltkreis gekoppelt ist, – einem ersten Bitleitungsauswahlschaltkreis, der selektiv eine erste Bitleitung aus der Mehrzahl von ersten Bitleitungen mit einer Abtastbitleitung des Abtastbitleitungspaars koppelt, und – einem zweiten Bitleitungsauswahlschaltkreis, der selektiv eine zweite Bitleitung aus der Mehrzahl von zweiten Bitleitungen mit der anderen Abtastbitleitung des Abtastbitleitungspaars koppelt.
Halbleiterspeicherbauelement nach Anspruch 1, umfassend komplementäre Datenleitungen, die operativ mit dem Abtastschaltkreis gekoppelt sind.
Halbleiterspeicherbauelement nach Anspruch 2, wobei der Abtastschaltkreis umfasst: – einen Zwischenspeicherschaltkreis, der einen ersten Zwischenspeicherknoten, der operativ mit einer der komplementären Datenleitungen gekoppelt ist, und einen zweiten Zwischenspeicherknoten umfasst, der operativ mit der anderen der komplementären Datenleitungen gekoppelt ist, und – einen Abtastverstärker, der einen ersten und einen zweiten Eingang, die operativ mit dem Abtastbitleitungspaar gekoppelt sind, und einen Ausgang aufweist, der operativ mit dem ersten oder dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises gekoppelt ist.
Halbleiterspeicherbauelement nach Anspruch 3, weiter umfassend Spaltendecoder, der in Reaktion auf eine Spaltenadresse ein Spaltenauswahlsignal erzeugt.
Halbleiterspeicherbauelement nach Anspruch 4, wobei der Abtastschaltkreis ein Transfergatter umfasst, das durch das Spaltenauswahlsignal gesteuert ist und das zwischen dem ersten und dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises und dem Abtastbitleitungspaar eingeschleift ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, umfassend eine Datenschreibleitung und komplementäre Datenleseleitungen, die operativ mit dem Abtastschaltkreis gekoppelt sind.
Halbleiterspeicherbauelement nach Anspruch 6, wobei der Abtastschaltkreis umfasst: – einen Zwischenspeicherschaltkreis, der einen ersten Zwischenspeicherknoten, der operativ mit einer der komplementären Datenleseleitungen gekoppelt ist, und einen zweiten Zwischenspeicherknoten umfasst, der operativ mit der anderen der komplementären Datenleseleitungen und der Datenschreibleitung gekoppelt ist, und – einen Abtastverstärker, der einen ersten und einen zweiten Eingang, die operativ mit dem Abtastbitleitungspaar gekoppelt sind, und einen Ausgang aufweist, der operativ mit dem ersten oder dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises gekoppelt ist.
Halbleiterspeicherbauelement nach Anspruch 7, umfassend einen Spaltendecoder, der in Reaktion auf eine Spaltenadresse und einen Lese-/Schreibbefehl ein Lesespaltenauswahlsignal und ein Schreibspaltenauswahlsignal erzeugt.
Halbleiterspeicherbauelement nach Anspruch 8 wobei der Abtastschaltkreis ein Transfergatter umfasst, das durch das Lese spaltenauswahlsignal gesteuert ist und operativ zwischen dem ersten und dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises und dem Abtastbitleitungspaar eingeschleift ist.
Halbleiterspeicherbauelement nach Anspruch 8, wobei der Abtastschaltkreis ein Transfergatter umfasst, das durch das Schreibspaltenauswahlsignal gesteuert ist und zwischen dem zweiten Zwischenspeicherknoten des Zwischenspeicherschaltkreises und der Datenschreibleitung eingeschleift ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 10, wobei ein logischer Wert einer jeweiligen Einheitsspeicherzelle durch eine Differenz von Schwellenspannungen der komplementären ersten und zweiten kapazitätslosen Floating-Body-Transistor-Speicherzellen definiert ist.
Verfahren zum Schreiben von Daten in ein Halbleiterspeicherbauelement, nach einem der Ansprüche 1 bis 11 das ein Speicherzellenfeld mit Subfeldblöcken umfasst, die jeweils eine Mehrzahl von Einheitsspeicherzellen zwischen einer Mehrzahl von Wortleitungen, einer Mehrzahl von Bitleitungspaaren und einer Mehrzahl von Sourceleitungen umfassen, wobei die Mehrzahl von Sourceleitungen miteinander verbunden sind, mit den Schritten: – Schreiben komplementärer Daten in eine erste Floating-Body-Speicherzelle einer ausgewählten Einheitsspeicherzelle, die zwischen eine ausgewählte Wortleitung der Mehrzahl von Wortleitungen und eine Bitleitung eines ausgewählten Bitleitungspaars der Mehrzahl von Bitleitungspaaren eingeschleift ist, und in eine zweite Floating-Body-Speicherzelle der ausgewählten Einheitsspeicherzelle, die zwischen die ausgewählte Wortleitung und eine komple mentäre Bitleitung des ausgewählten Bitleitungspaars ein geschleift ist, in einer Schreiboperation und – Lesen der komplementären Daten aus der ersten Speicherzelle und der zweiten Speicherzelle in einer Leseoperation, um eine Differenz zwischen den komplementären Daten abzutasten.