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Stand der
Technik
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Gebiet der
Technik
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Die
vorliegende Erfindung betrifft integrierte Schaltungen und im Besonderen
Speicherzellen mit zwei Schwellenspannungen und einer Regelung des Bitleitungsverlustes.
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Beschreibung
des Stands der Technik
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Statische
Direktzugriffsspeicherzellen (SRAM-Zellen) stellen für, gewöhnlich einen
Speicher für
Bits bereit, aus dem schnell gelesen und der schnell beschrieben
werden kann. Eine typische SRAM-Zelle weist sechs Feldeffekttransistoren (FETs)
auf, wie dies in dem U.S. Patent US-A-5.379.260 beschrieben ist.
Zwei der FETs bilden einen ersten Inverter, und zwei FETs bilden
einen zweiten Inverter zwischen den Leistungs- und Erdanschlüssen. Die
ersten und zweiten Inverter sind so quergekoppelt, dass an einem
ersten Speicherknoten der Ausgang des zweiten Inverters mit dem
Eingang des ersten Inverters verbunden ist, und wobei an einem zweiten
Speicherknoten der Ausgang des ersten Inverters mit dem Eingang
des zweiten Inverters verbunden ist. Die ersten und zweiten quergekoppelten
Inverter bilden Latches bzw. Verriegelungsschaltkreise, wobei einer
der Speicherknoten in den niedrigen bzw. sperrenden Zustand und
der andere Speicherknoten in den hohen bzw. leitenden Zustand versetzt
bzw. gezogen werden. Die anderen zwei der sechs Transistoren sind
Durchlass-FETs, die durch ein Wortleitungssignal auf einem Wortleitungsleiter
gesteuert werden. Einer der Durchlasstransistoren ist zwischen eine
Bitleitung und den ersten Speicherknoten gekoppelt. Wenn die Durchlasstransistoren
ausgeschaltet sind, werden die ersten und zweiten Speicherknoten
von der Bitleitung und der Bitleitung# isoliert, wobei jedoch ein
gewisser Verlust auftreten kann.
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Während einem
Lesevorgang werden die Signale Daten und Daten# entsprechend auf
der Bitleitung und der Bitleitung# in den hohen Zustand vorgeladen.
Wenn die Wortleitung aktiviert wird, befindet sich einer der Speicherknoten
im niedrigen und der andere in einem hohen Zustand. Der niedrige
Speicherknoten beginnt damit, das Signal Daten oder Daten# abhängig von
dem Zustand der Speicherzelle nach unten zu ziehen. Ein Leseverstärker erfasst eine
Differenz zwischen den Signalen Daten und Daten# und beschleunigt
das Absinken bzw. Abfallen des Signals Daten oder Daten#, das dem
niedrigen Speicherknoten entspricht, bis der Speicherknoten niedrig
bzw. low ist. Der hohe (high) Speicherknoten bleibt hohc, und der
Leseverstärker
kann den Speicherknoten durch das Signal Daten oder Daten# (abhängig von
dem Zustand der Speicherzelle) auf den hohen Zustand treiben. Folglich
bewirkt der Lesevorgang, dass die Speicherknoten nach der Deaktivierung
des Wortleitungssignals auf den gleichen Logikzuständen verbleiben.
Der Leseverstärker
sieht ein diesen Zustand anzeigendes Signal vor.
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Bei
einem Schreibvorgang bewirkt die Schaltkreisanordnung in einem Leseverstärker, dass nur
eines der Signale Daten oder Daten# hoch ist, und wobei das andere
Signal niedrig ist, und zwar als Reaktion darauf, ob ein hoher oder
ein niedriger Wert in einen Schreibpuffer geschrieben worden ist.
Wenn das Wortleitungssignal aktiviert wird, wenn der aktuelle Zustand der
ersten und zweiten Speicherknoten dem Zustand der Signale Daten
und Daten# entspricht, so bleiben die ersten und zweiten Speicherknoten
unverändert.
Wenn der aktuelle Zustand der ersten und zweiten Speicherknoten
sich von dem der Signale Daten und Daten# unterscheidet, so wird
einer der Speicherknoten nach unten gezogen, während der andere Speicherknoten
nach oben gezogen wird. Wenn sich die Zustände in den ersten und zweiten
Speicherknoten in dem aus den beiden quergekoppelten Invertern gebildeten
Latch verändern,
so wechselt das Latch den Zustand.
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Das
U.S. Patent US-A-5.020.29 offenbart eine Speicherzelle mit hohem/niedrigen
Widerstand mit zwei Verbraucher- bzw. Lastelementen, zwei Steuertransistoren
und zwei Zugriffstransistoren. Die Schwellenspannung jedes Steuertransistors
wird auf einen hohen Wert gesetzt, so dass der Ausschaltwiderstandswert
des Steuertransistors dem 10- bis 100-fachen des Widerstandswertes
jedes Lastwiderstands entspricht. Die Schwellenspannung jedes Transistors
wird so festgelegt, dass sie niedriger ist als die Schwellenspannung
jedes Steuertransistors, so dass der Ausschaltwiderstandswert des
Zugriffstransistors dem Zwei- bis Zehnfachen des Widerstandswertes
jedes Lastwiderstands entspricht. Dadurch reduziert sich der Stromverbrauch
im Standby-Zustand, während
Datenspeichereigenschaften der Speicherzelle in ausgewählten und
nicht ausgewählten
Zuständen
stabilisiert werden.
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Das
US-A-Patent US-A-5.583.821 offenbart eine Speicherzelle mit einer
ersten Bitleitung, einer Speicherschaltung und einem Durchlasstransistor. Die
Speicherschaltung weist einen ersten Speicherknoten zum Speichern
eines Logikzustands auf, der einen Logikwert anzeigt. Der Durchlasstransistor
ist mit der ersten Bitleitung und dem ersten Speicherknoten verbunden,
um einen leitenden Pfad dazwischen zu erzeugen.
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Im
Gegensatz zu dynamischen Direktzugriffsspeicherzellen (DRAM-Zellen)
müssen SRAM-Zellen
nicht aufgefrischt werden, um ihren Zustand zu halten. So lange
der Leistungsanschluss ohne Verlust mit Strom versorgt wird, sind
die Spannungszustände
der ersten und zweiten Speicherknoten in dem Latch der quergekoppelten
Inverter stabil.
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In
SRAM-Zellen treten jedoch in größerem oder
kleinerem Ausmaß Verluste
auf. Um Verluste gering zu halten, werden die Schwellenspannungen verhältnismäßig hoch
angesetzt. Zum Beispiel können
die Schwellenspannungen der Transistoren der Speicherzellen höher sein
als bei Transistoren anderer Abschnitte der integrierten Schaltungen,
die Speicherzellen aufweisen. Indem die Schwellenspannung hoch gehalten
wird, verringert sich jedoch auch die Schaltgeschwindigkeit und
die Cache-Leistung. Folglich werden eine Struktur und eine Technik
benötigt, welche
Speicherzellen mit geringem Verlust und schnellem Zugriff ermöglichen.
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Zusammenfassung
der Erfindung
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Vorgesehen
ist gemäß einem
ersten Aspekt der vorliegenden Erfindung eine integrierte Schaltung
gemäß dem gegenständlichen
Anspruch 1.
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Vorgesehen
ist gemäß einem
zweiten Aspekt der vorliegenden Erfindung ein Verfahren gemäß dem gegenständlichen
Anspruch 11.
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Bevorzugte
Merkmale der Erfindung sind in den Unteransprüchen definiert.
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Kurze Beschreibung
der Zeichnungen
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Die
Erfindung wird aus der folgenden genauen Beschreibung sowie aus
den beigefügten
Zeichnungen der Ausführungsbeispiele
der Erfindung besser verständlich,
wobei die Erfindung jedoch nicht auf die hierin beschriebenen bestimmten
Ausführungsbeispiele
beschränkt
ist. Vielmehr dienen diese ausschließlich den Zwecken der Erläuterung
und Veranschaulichung. Es zeigen:
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1 eine
schematische Darstellung einer Speicherzelle gemäß bestimmten Ausführungsbeispielen
der Erfindung;
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2 eine
Kanallänge
und Breitenabmessungen;
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3 eine
schematische Darstellung einer integrierten Schaltung mit einem
Speichersystem gemäß bestimmten
Ausführungsbeispielen
der Erfindung; und
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4 eine
schematische Darstellung einer Speicherzellenspalte des Speichersystems
aus 3.
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Genaue Beschreibung
der Erfindung
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Die
Abbildung aus 1 veranschaulicht eine SRAM-Speicherzelle 10 gemäß einem
bestimmten Ausführungsbeispiel
der vorliegenden Erfindung. Die Speicherzelle 10 steht
stellvertretend für
andere Speicherzellen, die nachstehend beschrieben und in Blockdiagrammform
dargestellt sind. Die Erfindung ist jedoch nicht auf die Speicherzellen
mit den Einzelheiten der Speicherzelle 10 beschränkt. Bei
den hierin beschriebenen FETs kann es sich um Metalloxid-Halbleiter-Feldeffekttransistoren
(MOSFETs) handeln.
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Die
Erfindung umfasst ein Speichersystem mit Speicherzellen, wobei Durchlasstransistoren niedrigere
Schwellenspannungen (Vt) aufweisen als Latch-
bzw. Verriegelungstransistoren, und wobei Wortleitungen für nicht
ausgewählte
Speicherzellen untersteuert werden, um den Verlust in den Bitleitungen
und den Bitleitungen# zu reduzieren.
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In
Bezug auf die Abbildung aus 1 weist ein
erster Inverter 14 einen pFET-Transistor bzw. pFET M1 und
einen nFET-Transistor
bzw. nFET M2 auf sowie einen Ausgang an einem ersten Speicherknoten
Q und einen Eingang an einem zweiten Speicherknoten Q#. Wenn der
Speicherknoten Q eine logisch niedrige Spannung aufweist, weist
der Speicherknoten Q# normalerweise eine logisch hohe Spannung auf
und vice versa. Ein zweiter Inverter 16 weist einen pFET
M3 und einen nFET M4 auf sowie einen Ausgang an dem Speicherknoten
Q# und einen Eingang an dem Speicherknoten Q. Der erste und der
zweite Inverter 14 und 16 sind zwischen dem ersten
und dem zweiten Speicherknoten quergekoppelt, da der Ausgang des
Inverters 14 mit dem Eingang des Inverters 16 querverbunden
ist, und da der Ausgang des Inverters 16 mit dem Eingang
des Inverters 14 querverbunden ist. Diese quergekoppelte Anordnung
bildet ein Latch. Die Transistoren M1 und M3 sind Pullup-Transistoren
bzw. Lasttransistoren, und die Transistoren M2 und M4 sind Pulldown-Transistoren
bzw. selbstsperrende Schalttransistoren. Die Inverter 14 und 16 sind
zwischen eine Stromversorgungsspannung Vcc (teilweise auch Vdd bezeichnet) und
eine Erdungsspannung Vss gekoppelt, wobei es sich dabei nicht unbedingt
um die Erde bzw. Erdung handelt.
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Ein
erster Durchlasstransistor M5 ist ein nFET, der zwischen eine Bitleitung
(BL) und einen Speicherknoten Q gekoppelt ist. Ein zweiter Durchlasstransistor
M6 ist ein nFET, der zwischen eine Bitleitung# (BL#) und einen Speicherknoten
Q# gekoppelt ist. Die Gate-Anschlüsse der Durchlasstransistoren
M5 und M6 werden durch ein Wortleitungs-Signal auf einer Wortleitung
gesteuert. Die Signale Daten und Daten# befinden sich entsprechend
auf der Bitleitung oder der Bitleitung#. Die Signale Daten und Daten#
werden zur Vereinfachung hierin als Bit-Signale bezeichnet.
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In
bestimmten Ausführungsbeispielen
weist die Speicherzelle 10 einen logisch hohen Zustand auf,
wenn Q hoch (1) ist und Q# niedrig (0) ist, und wobei sie einen
logisch niedrigen Zustand aufweist, wenn Q niedrig (0) ist und wenn
Q# hoch (1) ist. In anderen Ausführungsbeispielen
gilt der entgegengesetzte Fall.
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Die
Begriffe „bestimmte
Ausführungsbeispiele" und „andere
Ausführungsbeispiele" bedeuten, dass zumindest
bestimmte bzw. einige Ausführungsbeispiele
der Erfindung die in Bezug mit dem Begriff genannte Struktur, Funktion
oder Eigenschaft aufweisen. Ferner beziehen sich die unterschiedlichen
Verweise auf „bestimmte
Ausführungsbeispiele" nicht unbedingt
alle auf die gleichen Ausführungsbeispiele.
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Nachfolgend
wird ein Lesevorgang gemäß bestimmten
Ausführungsbeispielen
der Erfindung beschrieben. Die vorliegende Erfindung ist jedoch nicht
auf die folgenden Einzelheiten bzw. Details beschränkt. Die
Signale Daten und Daten# werden in einen hohen Zustand vorgeladen
(wobei sie alternativ aber auch auf einen niedrigen Zustand oder
eine andere Referenzspannung vorgeladen werden können). Wenn das Signal Wortleitung
aktiviert wird, werden die Durchlasstransistoren M5 und M6 eingeschaltet.
Einer der Speicherknoten befindet sich in einem niedrigen Zustand
(d.h. er weist eine logisch niedrige Spannung auf), und der andere
Knoten befindet sich in einem hohen Zustand (d.h. er weist eine logisch
hohe Spannung auf. Der niedrige Speicherknoten beginnt damit, dass
entsprechende Bit-Signal nach unten zu ziehen (entweder das Signal
Daten oder das Signal Daten#, abhängig von dem Zustand der Speicherzelle).
Ein Leseverstärker
beschleunigt Lesevorgänge
und verstärkt
das Abfallen des entsprechenden Bit-Signals und kann auch das andere Bit-Signal
nach oben treiben. Der Leseverstärker
beginnt mit der Beschleunigung des Abfallens nicht bevor die Differenz
der Signale Daten und Daten# so groß oder größer ist als eine bestimmte
Spannung. Die Spannung variiert abhängig von dem ausgewählten Leseverstärker. Die
vorliegende Erfindung ist nicht auf einen bestimmten Leseverstärker beschränkt.
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Wenn
als ein Beispiel der Speicherknoten Q hoch ist und der Speicherknoten
Q# niedrig, wenn das Signal Wortleitung aktiviert wird, so beginnt
der Speicherknoten Q# damit, das Signal Daten# nach unten zu ziehen,
während
das Signal Daten hoch bleibt. Der Leseverstärker beschleunigt das Hinunterziehen
des Signals Daten#. Der Speicherknoten Q bleibt hoch, und der Speicherknoten
Q# bleibt niedrig, nachdem Wortleitung deaktiviert worden ist. Der Leseverstärker sieht
ein Signal vor, das den Zustand der Speicherzelle anzeigt. Wenn
in ähnlicher
Weise der Speicherknoten Q niedrig ist und der Speicherknoten Q#
hoch ist, wenn Wortleitung aktiviert wird, so beginnt der Speicherknoten
Q damit, das Datensignal nach unten zu ziehen, während das Signal Daten# hoch
bleibt. Der Leseverstärker
beschleunigt das Hinunterziehen des Signals Daten. Wenn Wortleitung
deaktiviert wird, bleiben die Speicherknoten Q und Q# entsprechend
niedrig bzw. hoch.
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Bei
einem Schreibvorgang zum Schreiben eines Bits in die Speicherzelle 10 bewirkt
die Schaltkreisanordnung (z.B. in 3), dass
eines der Signale Daten und Daten# hoch und das andere niedrig ist, abhängig von
dem Zustand, der in die Speicherzelle 10 geschrieben werden
soll. Wenn das Signal Wortleitung aktiviert wird, werden die Durchlasstransistoren
M5 und M6 eingeschaltet, und die Speicherknoten Q und Q# behalten
die gleichen Logikzustände oder ändern ihre
Zustände,
abhängig
davon, ob die Speicherknoten Q und Q# den entsprechenden Signalen
Daten und Daten# entsprechen oder sich von diesen unterscheiden.
Das durch die Inverter 14 und 16 gebildete Latch
stellt zwar eine positive Rückkopplung
bereit, um die Speicherknoten Q und Q# stabil zu halten, jedoch
wechselt das Latch die Zustände
von Q und Q#, wenn die Signale Daten und Daten# zu denen der Speicherknoten
Q und Q# entgegengesetzt sind.
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Die
Größen und
Schwellenspannungen (Vts) der Transistoren M1 bis M6 können so
ausgewählt werden,
dass ein Kompromiss aus Größe, Stabilität und Schaltgeschwindigkeit
erreicht wird. Die Abbildung aus 2 veranschaulicht
den Source-Anschluss, den Kanal und den Drain-Anschluss eines Transistors,
der jeden der Transistoren M1 bis M6 darstellen kann. Der Transistor
weist eine Kanalbreite W und eine Kanallänge L auf. Die Schaltgeschwindigkeit
eines FET steht im Verhältnis
zu W/L. Die Schaltgeschwindigkeit nimmt zu, wenn W zunimmt und/oder
wenn L abnimmt. Die Schaltgeschwindigkeit nimmt ab, wenn W kleiner
wird und/oder wenn L größer wird.
Der Bereich bzw. die Fläche
des Transistors nimmt jedoch ebenfalls zu, wenn W und/oder L größer werden,
und der Bereich wird kleiner, wenn W und/oder L kleiner werden.
Ein kleinerer Bereich des Transistors ist wünschenswert.
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Gemäß der vorliegenden
Erfindung wird die Speicherzelle 10 so hergestellt, dass
die Schwellenspannungen (Vt) der Transistoren M5 und M6 niedriger
sind als Vt der Transistoren M1 bis M4. Mit einer niedrigeren Vt
schalten die Transistoren M5 und M6 schneller, was einen schnelleren
Lese- und Schreibzugriff auf die Speicherknoten Q und Q# ermöglicht. Die
Transistoren M5 und M6 sind ferner mit höheren Verlusten behaftet. Der
Verlust der nicht ausgewählten
Speicherzellen kann potenziell einen Teil des Geschwindigkeitsvorteils
bezüglich
der differentiellen Signalentwicklung aufbrauchen. Verluste können ferner
den in der Speicherzelle gespeicherten Zustand verändern. Wie
dies nachstehend im Text beschrieben ist, können die Wortleitungssignale
der nicht zum Lesen oder Beschreiben ausgewählten Zellen in bestimmten
Ausführungsbeispielen
untersteuert werden, um den Verlust der Zellen zu reduzieren. Auf diese
Weise weisen sie (1) einen sehr geringen Verlust auf, um den Zustand
der Speicherknoten Q und Q# nicht zu verändern und (2) beeinflussen
Bitleitung und Bitleitung# nicht so, dass das Lesen aus oder Beschreiben
einer ausgewählten
Zelle fehlerhaft verändert
wird.
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In
der Folge wird ein Verfahren für
ein Design beschrieben, das für
bestimmte Ausführungsbeispiele
verwendet werden kann. Eine Referenzzelle kann mit einer hohen Vt
für die
Transistoren M1 bis M6 ausgewählt
werden, und wobei W und L für
die Transistoren M1 bis M6 hinsichtlich Stabilität ausgewählt wird. Danach werden die
Schwellenspannungen von M5 und M6 gesenkt, um die Zugriffsgeschwindigkeit zu
erhöhen.
W und/oder L von M1 bis M4 und eventuell auch W und/oder L von M5
und M6 werden danach neu festgelegt, um die gleiche oder eine ähnliche
Stabilität
wie die der Referenzzelle beizubehalten. Bei der neuen Größenfestlegung
können
auch die Geschwindigkeit und der Bereich bzw. die Fläche berücksichtigt werden.
In bestimmten Ausführungsbeispielen
werden die Pullup- und
Pulldown-Transistoren M1 bis M4 so gestaltet, dass sie etwas breiter sind
als wie dies optimal wäre,
wenn die Transistoren M1 bis M6 die gleiche Vt aufweisen. Dies führt zu einer
höheren
Stabilität
(Lesestabilität)
zu Lasten der geringfügig
größeren Fläche. Flächeneinbußen können durch
strengere Designregeln im Zuge verbesserter Verarbeitungstechnologie
verringert werden. Größere nFET-Pulldown-Bausteine
unterstützen
zudem die Geschwindigkeit, in dem eine Stromsenke vorgesehen wird
und ein Ladungsaufbau vermieden wird.
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Die
niedrigere Vt kann durch Verfahrenstechniken erreicht werden, wie
etwa eine zusätzlichen
Implantierungsschritt oder die Anwendung einer Vorwärtsvorspannung
des Body der Transistoren M5 und M6. Eine weitere Technik, um effektiv
eine niedrigere Vt zu erreichen, ist das Übersteuern des Gate-Anschlusses der Durchlasstransistoren
M5 und M6, während
diese mit einer höheren
Vt hergestellt werden, wobei Vt auch den Transistoren M1 bis M4 entsprechen
kann. In bestimmten Ausführungsbeispielen
sieht die vorliegende Erfindung einen Anstieg von mehr als 25% hinsichtlich
der Zugriffsgeschwindigkeit im Vergleich zu der Referenzzelle vor.
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In
Bezug auf die Abbildung aus 3 weist eine
integrierte Schaltung 30 ein Speichersystem auf. Die integrierte
Schaltung 30 kann natürlich
eine Vielzahl anderer Schaltungen aufweisen. Einige oder alle der
anderen Schaltungen können
Transistoren aufweisen, die die gleichen oder andere Schwellenspannungen
aufweisen als die Transistoren M1 bis M4. Die integrierte Schaltung 30 kann
einen Prozessor darstellen, wie etwa einen Mikroprozessor oder einen
digitalen Signalprozessor mit einem Cache-Speicher, einem Standalone-Speicherchip
oder verschiedene andersartige Chips, einschließlich einer anwendungsspezifischen
integrierten Schaltung (ASIC).
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Das
Speichersystem weist Spalten von Speicherzellen auf, wobei die veranschaulichten
ersten und zweiten Spalten 24 und 26 diesbezüglich repräsentativ
sind. Die erste Spalte 24 weist die Speicherzellen MC11,
MC12, ... MC1N auf, und die zweite Spalte 26 weist die
Speicherzellen MC21, MC22, ... MC2N auf. Jede der Speicherzellen
kann die gleiche Struktur wie die Speicherzelle 10 aus 1 aufweisen
oder eine in gewisser Weise unterschiedliche Struktur. Die Bitleitungs-Konditionierungsschaltung 34 wird
zum Vorladen der Bitleitungen BL1 und BL#1 verwendet. Die Bitleitungs-Konditionierungsschaltung 38 wird
zum Vorladen der Bitleitungen BL2 und BL#2 verwendet. Die Wortleitungs-Spannungsregelungsschaltung 42 (die
einen Zeilendecodierer aufweisen kann) regelt die Wortleitungssignale
an den Wortleitungsleitern WL1, WL2, ... WLN. Wie dies nachstehend
im Text beschrieben ist, erfasst ein Leseverstärker 50 die Differenz
der Signale Daten und Daten# in einem Lesevorgang und regelt bzw.
steuert die Zustände
der Signale Daten und Daten# in einem Schreibvorgang für beide
Spalten 24 und 26 über einen Spaltenmultiplexer 46,
gesteuert durch einen Spaltendecodierer 48. Für alle Spalten
kann ein Leseverstärker
vorgesehen sein oder (wie in 4) ein Leseverstärker für jede Spalte.
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In
der Folge wird ein Lesevorgang gemäß bestimmter Ausführungsbeispiele
beschrieben. Die Bitleitungskonditionierungsschaltungen 34 und 38 laden
die Signale Daten und Daten# an den Bitleitungen BL1, BL#1, BL2
und BL#2 vor. (Alternativ werden nur die Signale Daten und Daten#
der relevanten Spalte vorgeladen.) Nachdem das Signal Wortleitung an
der relevanten Wortleitung (WL1, WL2, ... WLN) aktiviert worden
ist, werden die entsprechenden Durchlasstransistoren M5 und M6 eingeschaltet.
Der niedrige Speicherknoten beginnt damit, das entsprechende Bit-Signal
(Daten oder Daten#) nach unten zu ziehen. Das andere Bit-Signal bleibt hoch.
Der Leseverstärker 50 erfasst
und verstärkt
eine Differenz der Signale Daten und Daten# und beschleunigt das Abfallen
des Bit-Signals, das dem niedrigen Speicherknoten entspricht. Der
Leseverstärker
kann auch das andere Bit-Signal nach oben treiben. Der Leseverstärker 50 stellt
ein Signal an den Lesepuffer 56 bereit, das den Zustand
der relevanten Speicherzelle anzeigt.
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Zum
Beispiel wird angenommen, dass die Speicherzelle MC11 gelesen werden
soll, und in MC11 ist der Speicherknoten Q hoch und der Speicherknoten
Q# ist niedrig. Die Wortleitungs-Spannungsregelungsschaltung 42 aktiviert
(hoch) das Signal Wortleitung an WL1, während die Wortleitungssignale
an bzw. auf den Leitern WL2, WL3 und WL4 werden untersteuert. Wenn
die Transistoren M6 eingeschaltet sind, würde der Speicherknoten Q# beginnen,
das Signal Daten# nach unten zu ziehen. Wenn der Leseverstärker 50 eine
Differenz der Signale Daten und Daten# erfasst, beschleunigt er
das Abfallen des Signals Daten# und kann das Signal Daten nach oben
treiben. Wenn das Wortleitungssignal an dem Leiter WL1 deaktiviert
wird, würden
die Durchlasstransistoren M5 und M6 abgeschaltet werden, und die
Zustände
der Speicherknoten Q und Q# würden auf
den Zuständen
verbleiben, die sie vor dem Lesen aufgewiesen haben. Gemäß der vorstehend
aufgeführten
Konvention kann der Leseverstärker 50 ein hohes
Bit-Signal an den Lesepuffer 56 bereitstellen, das den
Zustand von MC11 darstellt.
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In
der Folge wird ein Schreibvorgang gemäß bestimmten Ausführungsbeispielen
beschrieben. Die vorliegende Erfindung ist jedoch nicht auf diese
Einzelheiten beschränkt.
Der Leseverstärker 50 steuert, welches
der Signale Daten und Daten# der ausgewählten Spalte hoch ist und welches
niedrig ist, als Reaktion auf ein Bit in dem Schreibpuffer 54.
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Der
Spaltendecodierer 48 wählt
die Spalte aus. Wenn das Bit zum Beispiel hoch ist, bewirkt der Leseverstärker 50 in
bestimmten Ausführungsbeispielen,
dass das Datensignal auf der Bitleitung der ausgewählten Spalte
hoch ist, und dass das Signal Daten# auf der Bitleitung# niedrig
ist. Die richtige Wortleitung wird aktiviert, so dass die Durchlasstransistoren
M5 und M6 eingeschaltet sind. Wenn die Zustände der Speicherknoten den
Zuständen
der Signale Daten und Daten# entsprechen, so bleiben die Zustände der
Speicherknoten gleich, und der in dem Speicher gespeicherte Zustand
bleibt unverändert. Wenn
die Zustände
der Speicherknoten entgegengesetzt sind zu den Zuständen der
Signale Daten und Daten#, so werden die Zustände der Speicherknoten Q und
Q# umgeschaltet, und das Latch wechselt die Zustände. In bestimmten Ausführungsbeispielen werden
die Wortleitungen der nicht ausgewählten Zeilen untersteuert.
In anderen Ausführungsbeispielen
werden die Wortleitungen der nicht ausgewählten Zeilen nicht untersteuert.
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Wie
dies bereits vorstehend im Text beschrieben worden ist kann die
niedrigere Vt der Durchlasstransistoren M5 und M6 einen gewissen zusätzlichen
Verlust der Bitleitung und/oder der Bitleitung# induzieren, was
potenziell einen Teil des Geschwindigkeitsvorteils bezüglich der
differentiellen Signalentwicklung aufheben kann, der für die Erfassung
erforderlich ist. Speziell in dem Lesevorgang ist dies ein Problem.
In Bezug auf die Abbildung aus 3, in der
die Speicherzellen mit einer Bitleitung und Bitleitung# gekoppelt
sind, und die Spannungsdifferenz durch einen Leseverstärker gemessen
wird, kann der Verlust durch die Durchlasstransistoren ein Faktor
sein. Wenn Daten und Daten# hoch vorgeladen werden, ist der Verlust
ein Faktor zwischen Bitleitung oder Bitleitung# und einem niedrigen
Speicherknoten (das heißt,
wenn ein Spannungsabfall zwischen dem Source- und dem Drain-Anschluss
des Durchlasstransistors gegeben ist). In Bezug auf die Erfassung
ist der Verlust dann am wenigsten signifikant, wenn die Zellen gleichmäßig aufgeteilt
sind auf das Speichern eines logisch hohen und eines logisch niedrigen
Wertes. Der Grund dafür
ist es, das ungefähr
der gleiche Strom zu der Bitleitung und Bitleitung# verloren geht.
(Natürlich
ist der Verlust ein Faktor in Bezug auf Speicherknoten, die ihren
Zustand ändern
und den Stromverbrauch, unabhängig
davon, ob niedrige oder hohe Werte verteilt sind.)
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In
der Abbildung aus 4 ist der ungünstigste
Zustand dargestellt, wobei die Zustände von Q und Q# für die erste
Spalte 24 aus 3 abgebildet sind, in der für die Speicherzelle
MC11 Q niedrig und Q# hoch ist, wobei jedoch für die Speicherzellen MC12,
MC13, ... MC1N Q hoch ist und Q# niedrig. In dem Beispiel aus 4 wird
die Wortleitung WL1 ausgewählt
und die Wortleitungen WL2, WL3, ... WLN werden nicht ausgewählt. In
den Speicherzellen MC12, MC13, ... MC1N sind alle Speicherknoten Q#
niedrig und führen
zu Verlust in Bezug auf Bitleitung#. Ungeachtet der Tatsache, dass
sich die Bitleitung schnelle entlädt (aufgrund der niedrigeren
Vt der Durchlasstransistoren), kann ohne eine Verlustreduzierungstechnik
gemäß der vorliegenden
Erfindung die verlustreichere BL# verhindern, dass der differentielle
Leseverstärker
die erforderliche Lesespannung schnell aufbaut.
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In
bestimmten Ausführungsbeispielen
wird das Problem durch Untersteuern der Gate-Anschlüsse der
Durchlasstransistoren (M5 und M6) jeder nicht ausgewählten Speicherzelle
gelöst.
Dies kann durch eine Wortleitungs-Spannungsregelungsschaltung 42 erreicht
werden, welche die Wortleitungssignale untersteuert, die nicht ausgewählt werden,
anstatt diese auf Vss bereitzustellen. In bestimmten Ausführungsbeispielen
können
die nicht ausgewählten
Wortleitungen ungefähr –100 bis –200 Millivolt
(mV) aufweisen anstatt Vss. Andere Untersteuerungsspannungen können ebenfalls
ausgewählt
werden. Der hierin verwendete Begriff „leichte Untersteuerung" bedeutet eine Untersteuerung
der Wortleitungssignale auf zwischen –5 und –99 Millivolt (einschließlich),
in Bezug auf die Erde. „Moderates
Untersteuern" bedeutet, dass
die Wortleitungssignale zwischen –100 und –200 mV (einschließlich) in
Bezug auf die Erde bereitgestellt werden. „Starkes Untersteuern" bedeutet, dass die
Wortleitungssignale zwischen –201
und –500
mV (einschließlich)
in Bezug auf die Erde bereitgestellt werden, und „sehr starkes
Untersteuern" bedeutet,
dass die Wortleitungssignale negativer als –500 mV in Bezug auf die Erde
bereitgestellt werden.
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In
Bezug auf die Abbildung aus 4 kann die
Wortleitung WL1 zum Beispiel einen logisch hohen Wert aufweisen
(z.B. Vcc), und die Wortleitungen WL2, WL3, ... WLN können auf
etwa –100
bis –200 mV
gegeben sein. In bestimmten Ausführungsbeispielen
reduziert die Anwendung einer Untersteuerung von –100 bis –200 mV
an die Gate-Anschlüsse der
nMOSFET-Transistoren den Verlust mehr als um eine Größenordnung.
Dies entspricht effektiv einer Erhöhung der Schwellenspannung
der mit Verlust behafteten Durchlasstransistoren (z.B. durch umgekehrte
Body-Vorspannung).
Eine Anpassung der Body-Vorspannung kann an Stelle der Untersteuerung eingesetzt
werden. Zum Beispiel kann die ausgewählte Speicherzelle eine Body-Vorspannung
(z.B. eine Vorwärts-Body-Vorspannung)
aufweisen, während
die nicht ausgewählten
Speicherzellen eine andere Body-Vorspannung (z.B. eine umgekehrte
Body-Vorspannung) aufweisen können.
Die optimale Größe der Wortleitungsuntersteuerung
kann einen durch den Gate-Anschluss induzierten Drain-Verlust (GIDL)
und andere Verbindungsverlustmechanismen umfassen, wie etwa Band-zu-Band-Tunneling (BTBT).
Das Ergebnis einer ordnungsgemäßen Untersteuerung
ist ein signifikanter Geschwindigkeitsanstieg bei der Erfassung
bzw. dem Lesen, wodurch der Verlust der Durchlasstransistoren M5
und M6 überwunden
wird. Die Untersteuerung senkt den Verlust der Transistoren unterhalb
des Schwellenwertes.
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Die
veranschaulichten Ausführungsbeispiele umfassen
zwar Transistoren vom Anreicherungstyp, wobei aber auch Transistoren
vom Verarmungstyp verwendet werden können.
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Es
können
zusätzliche
Zellen vorgesehen sein, die sich von den hierin beschriebenen Zellen unterscheiden.
Die Zellen können
mehrere Anschlüsse
bzw. Ports aufweisen.
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In
bestimmten Ausführungsbeispielen
und Situationen können
die Bitleitungen von mehr als einer Spalte gleichzeitig vorgeladen
und gelesen werden; und/oder mehr als ein Wortleitungssignal kann gleichzeitig
aktiviert werden.
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Es
kann eine intermediäre
Struktur (wie etwa einen Puffer) oder Signale zwischen zwei veranschaulichten
Strukturen oder innerhalb einer Struktur (wie etwa ein Leiter) gegeben,
welche als ununterbrochen dargestellt ist. Die Begrenzungen der Kästchen in
den Abbildungen dienen Veranschaulichungszwecken und haben keine
einschränkende Funktion.
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Wenn
in der Beschreibung beschrieben wird, dass eine Komponente, ein
Merkmal, eine Struktur oder eine Eigenschaft vorgesehen bzw. enthalten sein „kann" oder „könnte", so muss diese jeweilige Komponente,
das jeweilige Merkmal, die jeweilige Struktur oder die jeweilige
Eigenschaft nicht vorgesehen oder enthalten sein.
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Der
Fachmann, der von der vorliegenden Offenbarung profitiert, erkennt,
dass zahlreiche weitere Abänderungen
der vorstehenden Beschreibung und der Zeichnungen gemäß dem Umfang
der vorliegenden Erfindung möglich
sind. Folglich ist der Umfang der vorliegenden Erfindung durch die
folgenden Ansprüche
einschließlich
etwaiger Abänderungen
definiert.