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DE10056868A1 - Halbleiterbauteil mit verringerter Leitungskapazität und verringertem Übersprechrauschen - Google Patents

Halbleiterbauteil mit verringerter Leitungskapazität und verringertem Übersprechrauschen

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Publication number
DE10056868A1
DE10056868A1 DE10056868A DE10056868A DE10056868A1 DE 10056868 A1 DE10056868 A1 DE 10056868A1 DE 10056868 A DE10056868 A DE 10056868A DE 10056868 A DE10056868 A DE 10056868A DE 10056868 A1 DE10056868 A1 DE 10056868A1
Authority
DE
Germany
Prior art keywords
gate electrode
substrate
drain
field effect
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10056868A
Other languages
English (en)
Inventor
Manfred Horstmann
Karsten Wieczorek
Frederick N Hause
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE10056868A priority Critical patent/DE10056868A1/de
Priority to US09/812,372 priority patent/US6555892B2/en
Priority to JP2002543706A priority patent/JP2004514294A/ja
Priority to AU2001296630A priority patent/AU2001296630A1/en
Priority to CNB018189377A priority patent/CN1275331C/zh
Priority to EP01977517A priority patent/EP1334522A1/de
Priority to PCT/US2001/031199 priority patent/WO2002041405A1/en
Priority to KR1020037006362A priority patent/KR100774600B1/ko
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Abstract

Es wird ein Transistorbauelement beschrieben mit einem isolierenden Material, das zwischen der Gate-Elektrode und den Drain- und Sourceleitungen angeordnet ist, wobei die dielektrische Konstante des isolierenden Materials 3,5 oder kleiner ist. Folglich kann die Kapazität zwischen der Gate-Elektrode und den Drain- und Sourceleitungen verringert werden, um damit Signaleigenschaften des Feldeffekt-Transistors bei verringertem Übersprechrauschen zu verbessern.

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft VLSI-Halbleiterbauelemente und betrifft insbesondere das Problem der Leitungskapazität und des Übersprechrauschens in Halbleiterbauelementen in Schaltkreisen mit äußerst hoher Packungsdichte.
2. Beschreibung des Stands der Technik
Der Produktionsvorgang integrierter Schaltungen (IC) bringt die Herstellung zahlreicher Halbleiterbauelemente, etwa von Feldeffekttransistoren mit isoliertem Gate, auf einem ein­ zelnen Substrat mit sich. Damit diese eine erhöhte Integrationsdichte und ein verbessertes Bauteilverhalten, beispielsweise in Hinsicht auf Signalverarbeitungszeit und Leistungsauf­ nahme aufweisen, werden die Strukturgrößen der Halbleiterbauelemente ständig verringert. Kleiner werdende Strukturgrößen liefern eine Reihe von Vorteilen, wie etwa hohe Pa­ ckungsdichte und geringe Anstiegs- und Abfallzeiten während des Schaltens der Transisto­ ren aufgrund der verringerten Kanallänge. Diese Vorteile können jedoch durch gewisse Nachteile, etwa durch erhöhte Widerstände von Verbindungen und höheren Kopplungska­ pazitäten zwischen benachbarten Leitungen, aufgehoben werden, wenn die Strukturgrößen weiter verkleinert werden. Ferner verringern der erhöhte Widerstand und/oder das Anstei­ gen der kapazitiven Kopplung ebenfalls die Geschwindigkeit, mit der elektrische Signale sich entlang der Verbindungen ausbreiten. Dies wird im Allgemeinen als Zwischenbauele­ mentverzögerung bezeichnet. Im Allgemeinen dominiert die Zwischenbauelementverzöge­ rung die gesamte Signalverzögerung in Bauelementen ab Strukturgrößen, beispielsweise Gate-Längen in der Größenordnung von 0,18 µm, so dass Bauteilstrukturen von 0,18 µm und kleiner in einem verschlechterten Bauteilverhalten resultieren, und damit beispielsweise die Taktfrequenz von CPUs beschränken. In modernen Schaltungen mit extremer Pa­ ckungsdichte ist nicht nur die Zwischenbauteilverzögerung ein Problem, sondern ebenfalls die Bildung lokaler Verbindungen, d. h. Verbindungen, die einen Kontakt zu den Drain- und Sourcegebieten eines Feldeffekttransistors herstellen. Die Entwurfsregeln in modernen in­ tegrierten Schaltungen, beispielsweise in CMOS-Schaltungen mit extremer Packungsdichte erfordern geringe Abstände zwischen der Gate-Elektrode und den lokalen Verbindungen im Bereich von 10 bis 250 nm. Diese Abstände werden sogar noch kleiner, wenn kleine Fehl­ justierungen bei der Bildung für Öffnungen für die jeweiligen lokalen Verbindungen auftre­ ten.
Der Klarheit halber wird ein typischer Prozessablauf nach dem Stand der Technik mit Be­ zug zu den Fig. 1a und 1b beschrieben, um einige der Probleme, die bei der Bildung von lokalen Verbindungen in modernen integrierten Schaltungen beteiligt sind, im Detail zu be­ schreiben. Wie der Fachmann erkennt, sind die den Prozessablauf nach dem Stand der Technik beschreibenden Figuren lediglich von schematischer Art und Übergänge und Grenzen, die als scharfe Linien dargestellt sind, müssen nicht als scharfe Übergänge in tat­ sächlichen Bauelementen vorhanden sein. Ferner richtet sich die Beschreibung des typi­ schen herkömmlichen Prozessablaufs an Herstellungsverfahren ohne Spezifizierung typi­ scher Parameterwerte, die für diese Verfahren verwendet werden, da die einzelnen Pro­ zessschritte entsprechend angepasst sein können, um spezielle Design-Anforderungen zu erfüllen.
Fig. 1 zeigt einen schematischen Querschnitt eines Feldeffekttransistorbauteils in einem speziellen Herstellungsstadium. In einem Halbleitersubstrat 1 definieren Flachgrabenisolati­ onen 2 ein Transistorgebiet. Eine Gate-Elektrode 4 ist über dem Substrat 1 gebildet und von diesem durch eine Gate-Isolierschicht 3 getrennt. Benachbart zu der Gate-Isolierschicht 3 sind leicht dotierte Gebiete 5 gebildet. Der Fachmann erkennt leicht, dass die Gate- Elektrode 4 durch DUV (tiefes Ultraviolett) Maskentechnik gebildet werden kann, und an­ schließend werden die leicht dotierten Gebiete 5 durch Ionen-Implantation gebildet.
Fig. 1b zeigt schematisch eine Querschnittsansicht des FET-Transistors in einem fortge­ schritteneren Herstellungsstadium. Benachbart zu den Seitenwänden der Gate-Elektrode 4 sind Seitenwandabstandselemente 7 gebildet und erstrecken sich entlang einer Breitendi­ mension des Transistors, die als die Richtung senkrecht zur Zeichenebene aus Fig. 1 defi­ niert ist. Die seitliche Ausdehnung der Gate-Elektrode 4 wird andererseits im Allgemeinen als die Längenrichtung bezeichnet. Beispielsweise wird die Ausdehnung der Gate-Elektrode 4, d. h. der Abstand zwischen den Seitenwandabstandselementen 7, die in Fig. 1b darge­ stellt sind, im Allgemeinen als die Gate-Länge des Transistors bezeichnet. Ferner sind Drain- und Sourcegebiete 6 gebildet. Das Bilden der Seitenwandabstandselemente 7 kann durch Abscheiden einer Siliziumdioxid- oder einer Siliziumnitrit- oder einer Siliziumoxynitrid­ schicht und anschließendem anisotropen Ätzen ausgeführt werden. Die dielektrische Kon­ stante k dieser Materialien ist typischerweise im Bereich von 3,9 bis 6, abhängig von der Art des verwendeten Abscheidevorgangs. Nach Bilden der Seitenwandabstandselemente 7 werden die stark dotierten Source- und Draingebiete mittels Ionenimplantation und schnel­ ler thermischer Behandlung gebildet, wie dies dem Fachmann bekannt ist.
Fig. 1c zeigt eine schematische Querschnittsansicht des Transistorbauteils in einem weiter fortgeschrittenen Herstellungsstadium. Eine Zwischenschicht aus dielektrischem Material 8 ist über der Struktur gebildet und umfasst Öffnungen 9, die zumindest teilweise jeweils die Oberfläche des Drain- und Sourcegebiets freilegen. Ein typischer Prozessablauf zum Aus­ bilden der Öffnungen 9 und der Zwischenschicht 8, der im Allgemeinen als Lokalverbin­ dungs-(LI)-Prozessablauf bezeichnet wird, umfasst typischerweise die folgenden Schritte. Zunächst wird die Zwischenschicht aus dielektrischem Material 8 (ILD) durch chemische Dampfabscheidung (CVD) aus TEOS abgeschieden. Anschließend wird die Oberfläche der ILD 8 durch Ausführen eines chemisch-mechanischen Poliervorgangs (CMP) geebnet. An­ schließend werden die Öffnungen 9 in Form von Durchführungen oder Leitungen unter An­ wendung herkömmlicher Maskierungs- und Ätztechniken gebildet. Wie aus der Fig. 1c zu ersehen ist, treten im Allgemeinen leichte Fehljustierungen während der Bildung der Öffnungen 9 auf, so dass üblicherweise die Abstände der Öffnungen 9 zu der Gate-Elektrode 4 nicht genau identisch sind.
Fig. 1d zeigt schematisch das Transistorbauteil aus Fig. 1c, wobei die Öffnungen 9 mit ei­ nem Metall, etwa Wolfram gefüllt sind, um einen elektrischen Kontakt zu den Drain- und Sourcegebieten 6 herzustellen. Ferner wurde ein weiterer CMP-Prozess durchgeführt, um die Oberfläche der ILD 8 und des Metalls in den Öffnungen 9 auf eine gemeinsame Höhe zu bringen. Wie der Fachmann leicht erkennt, kann eine dünne Barrierenschicht (nicht ge­ zeigt) vor dem Auffüllen der Öffnungen 9 mit dem Metall abgeschieden werden.
Die Abstände zwischen der Gate-Elektrode 4 und dem Metall in den Öffnungen 9 liegen im Bereich von 10 bis 250 nm in modernen Halbleiterschaltungen mit hoher Packungsdichte. Dieser Abstand kann sogar noch geringer sein, abhängig von der Größe einer während der Bildung der Öffnungen 9 auftretenden Fehljustierung. Die zwischen dem Metall und der Gate-Elektrode gebildete parasitäre Kapazität ist umgekehrt proportional zum Abstand zwi­ schen dem Metall und der Gate-Elektrode, und somit erhöht sich die Zeitkonstante zum Schalten des Transistorbauteils, wenn der Abstand zwischen dem Metall und der Gate- Elektrode kleiner wird. Ferner steigt das Übersprechrauschen zwischen den Drain- und Sourcegebieten und der Gate-Elektrode ebenfalls mit kleiner werdendem Abstand an. Folg­ lich werden in modernen Halbleiterschaltungen mit extrem hoher Schaltungsdichte die Vorteile, die durch die ständig kleiner werdende Transistorlänge, d. h. die Gate-Länge, er­ reicht werden, zumindest teilweise durch den kleiner werdenden Abstand zwischen den Source- und Drainleitungen und der Gate-Elektrode aufgehoben, worauf eine erhöhte para­ sitäre Kapazität und ein Übersprechrauschen resultiert.
Angesichts des oben Gesagten gibt es einen Bedarf für ein verbessertes FET-Transistor­ bauteil mit einer geringeren Kapazität zwischen dessen Drain- und Sourcegebiet und der Gate-Elektrode, um die Eigenschaft von Halbleiterschaltungen mit extrem hoher Packungs­ dichte zu verbessern.
Überblick über die Erfindung
Entsprechend einem erfindungsgemäßen Aspekt wird ein Feldeffekttransistorbauelement in einer integrierten Schaltung, die auf einem Substrat hergestellt ist, bereit gestellt, mit: einer Gate-Elektrode mit gegenüberliegenden Seitenwänden, die sich entlang einer Breitenrich­ tung des Transistors erstrecken, wobei die Gate-Elektrode über einem Substrat gebildet und von diesem durch eine Gate-Isolierschicht getrennt ist, einer Drainleitung, die zumin­ dest teilweise über einem Draingebiet gebildet ist, wobei die Drainleitung elektrisch mit dem Draingebiet verbunden ist, und einer Sourceleitung, die zumindest teilweise über einem Sourcegebiet gebildet ist, wobei die Sourceleitung elektrisch mit dem Sourcegebiet verbun­ den ist, wobei die Drainleitung und die Sourceleitung elektrisch von der Gate-Elektrode iso­ liert und von dieser mittels eines Seitenwandabstandselements beabstandet sind, das ein Material aufweist mit einer dielektrischen Konstante, die 3,5 oder kleiner ist.
Gemäß einem weiteren erfindungsgemäßen Aspekt wird ein Feldeffekt-Transistorbauteil in einer integrierten Schaltung, das auf einem Substrat hergestellt ist, bereit gestellt, mit: einer Gate-Elektrode mit gegenüberliegenden Seitenwänden, die sich entlang einer Breitenrich­ tung des Transistors erstrecken, wobei die Gate-Elektrode über einem Substrat gebildet und von diesem durch eine Gate-Isolierschicht getrennt ist, einer Drainleitung, die zumin­ dest teilweise über einem Draingebiet gebildet ist, wobei die Drainleitung elektrisch mit dem Draingebiet verbunden ist, einer Sourceleitung, die zumindest teilweise über einem Source­ gebiet gebildet ist, wobei die Sourceleitung elektrisch mit dem Sourcegebiet verbunden ist, wobei die Drainleitung und die Sourceleitung von der Gate-Elektrode elektrisch isoliert und von dieser beabstandet sind mittels eines Seitenwandabstandelements, wobei ein Verhält­ nis eines Abstands zwischen der Drainleitung und der Gate-Elektrode und der dielektri­ schen Konstante des Seitenwandabstandselements, und ein Verhältnis eines Abstands zwischen der Sourceleitung und der Gate-Elektrode und der dielektrischen Konstante des Seitenwandabstandselements gleich oder kleiner als 0,35 nm-1 ist.
Gemäß einem noch weiteren erfindungsgemäßen Aspekt wird ein Verfahren zur Herstel­ lung eines Feldeffekttransistors mit den Schritten bereit gestellt: Bereitstellen eines Sub­ strats mit einer Oberfläche, Bilden eines aktiven Gebiets in dem Substrat, Bilden einer Ga­ te-Elektrode über dem Substrat, wobei die Gate-Elektrode von dem Substrat mittels einer Gate-Isolierschicht elektrisch isoliert ist, Bilden dielektrischer Seitenwandabstandselemente benachbart zu der Gate-Elektrode, die sich entlang der Gate-Elektrode in einer Breiten­ richtung des Transistors erstrecken, wobei die Seitenwandabstandselemente ein Material umfassen mit einer dielektrischen Konstante, die 3,5 oder kleiner ist, Bilden eines Drain- und Sourcegebiets in dem aktiven Gebiet benachbart zu der Elektrode, Abscheiden einer i­ solierenden Schicht über dem Substrat, Bilden von Öffnungen zumindest teilweise über je­ weils dem Drain- und Sourcegebiet, Füllen der Öffnungen mit einem elektrisch leitenden Material, um eine Drainleitung und eine Sourceleitung zu bilden, wobei die Seitenwandab­ standselemente ein elektrisches Isolieren und ein räumliches Trennen der Gate-Elektrode von der Drainleitung und der Sourceleitung unterstützen.
Da die Kapazität zwischen dem Draingebiet und dem Sourcegebiet und der Gate-Elektrode von der dielektrischen Konstante k des Seitenwandabstandselementmaterial abhängig ist und umgekehrt proportional zum Abstand der Drainleitung oder der Sourceleitung oder der Gate-Elektrode ist, kann das Ansteigen der Kapazität durch Verringern dieses Abstandes in integrierten Schaltungen mit extremer Packungsdichte wirksam kompensiert werden, indem die Seitenwandabstandselemente auf der Grundlage eines Materials mit geringem k gebil­ det werden. Im Gegensatz zu Bauelementen nach dem Stand der Technik, die Seiten­ wandabstandselemente aus Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid mit einer die­ lektrischen Konstante k im Bereich von 3,9 bis 6 enthalten, stellt die vorliegende Erfindung FET-Transistoren mit Seitenwandabstandselementen bereit, die aus einem Material mit ei­ ner dielektrischen Konstante im Bereich von 3,5 bis weniger als 1,3 gebildet sind. Folglich erlaubt die folgende Erfindung ein weiteres Verringern von Transistorbauelementstrukturen, wobei ein verschlechtertes Bauteilverhalten aufgrund erhöhter Gate-zu-Source- und/oder Gate-zu-Drain-Kapazitäten und Übersprechrauschen verhindert wird.
Kurze Beschreibung der Zeichnungen
Weitere Vorteile und Aufgaben der vorliegenden Erfindung werden durch die folgende de­ taillierte Beschreibung deutlich, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
Fig. 1a schematisch einen Querschnitt eines FET-Bauteils in einem speziellen Herstel­ lungsstadiums;
Fig. 1b schematisch den Querschnitt des FET-Bauteils in einem fortgeschrittenen Her­ stellungsstadium, wobei Seitenwandabstandselemente dargestellt sind, die ge­ mäß einem typischen Herstellungsprozess nach dem Stand der Technik gebildet sind;
Fig. 1c schematisch einen Querschnitt des FET-Transistors nach Abscheiden einer Zwischenschicht aus dielektrischem Material und dem Ausbilden von Öffnungen darin;
Fig. 1d schematisch einen Querschnitt des FET-Transistors in dem Herstellungsstadi­ um, wenn Drain- und Sourceleitungen in den Öffnungen der in Fig. 1c darge­ stellten Zwischenschicht gebildet sind;
Fig. 2a eine Querschnittsansicht eines Feldeffekttransistors in einem speziellen Her­ stellungsstadium gemäß der vorliegenden Erfindung; und
Fig. 2b schematisch einen Querschnitt des FET-Transistors aus Fig. 2a in einem weiter fortgeschrittenen Herstellungsstadium.
Detaillierte Beschreibung der Erfindung
Obwohl die vorliegende Erfindung mit Bezug zu der Ausführungsform, wie sie in der folgen­ den detaillierten Beschreibung sowie in den Zeichnungen dargestellt ist, beschrieben wird, ist es selbstverständlich, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die spezielle offenbarte Ausführungsform einzuschränken, sondern die beschriebene Ausführungsform stellt vielmehr beispielhaft die diversen Aspekte der vorliegenden Erfindung, deren Schutzbereich durch die angefügten Patentansprüche definiert ist, dar.
Fig. 2a zeigt schematisch einen Querschnitt eines Feldeffekt-Transistors 200 in einem spe­ ziellen Herstellungsstadium der vorliegenden Erfindung. In Fig. 2a sind Flachgräbenisolati­ onen 202 in einem Substrat 201 ausgebildet, das ein geeignetes Halbleitersubstrat, etwa Silizium oder ein isolierendes Substrat, etwa Glas, sein kann, und definieren ein aktives Gebiet des Transistors 200. In dem aktiven Gebiet sind ein Drain- und ein Sourcegebiet 206 mit entsprechend leicht dotierten Gebieten 205 gebildet. Eine Gate-Elektrode 204 ist über dem aktiven Gebiet angeordnet und von diesem durch eine Gate-Isolierschicht 203 beabstandet. Seitenwandabstandselemente 207 sind entlang der jeweiligen Seitenwände der Gate-Elektrode 204 ausgebildet und erstrecken sich entlang der Breitenrichtung des Transistors 200.
Der Prozessablauf zum Bilden der Merkmale des FET-Transistors 200, wie er in Fig. 2a dargestellt ist, kann die folgenden Schritte umfassen. Nach der standardmäßigen Gate- Bildung, wie sie beispielsweise mit Bezug zu Fig. 1 beschrieben ist, werden die leicht do­ tierten Gebiete 205 durch Ionenimplantation gebildet. Anschließend werden die Seiten­ wandabstandselemente 207 durch Abscheiden eines Materials mit einer dielektrischen Konstante k von 3,5 oder weniger gebildet. Zu geeigneten Materialien für ein Seitenwand­ abstandselement 207 gehören Siliziumoxyfluorid (F-SiO2, k = 2,6 bis 3,5), Wasserstoff- Silsesquioxan (HSQ), fluoriniertes Polyimid, Parylen, Polynaphtalen, Polytetrafluoroethylen (P-TFE), Methylsilsesquioxan (MSQ), Perfluorcyclobuten, Nano-poröses Sllicatmaterial, und Hybridsilisesquioxan. HSQ und fluorinierte Oxide zeigen k-Werte von jeweils 3,0 und 3,5, wohingegen organische Polymere, etwa Polyarylen k-Werte unterhalb von 3,0 zeigen. Nano-poröse Silicatfilme, poröse Polymere und P-TFE zeigen k-Werte unterhalb 2,0. Diese Materialien mit geringem k können beispielsweise durch Plasma-verstärktes CVD oder hochdichte Plasma-CVD abgeschieden werden. Da im Allgemeinen die Art des Abscheide­ vorgangs den k-Wert der abgeschiedenen Schicht beeinflusst, kann eine Veränderung des niedrigen k-Wertes eines speziellen Materials erreicht werden, indem ein unterschiedlicher Abscheidevorgang verwendet wird, oder indem Parameter Werte des Abscheidevorgangs verändert werden, wie dies auch aus dem Prozessieren früherer Abstandsmaterialien, wie etwa Siliziumoxid, bekannt ist.
Fig. 2b zeigt schematisch den FET-Transistor 200 aus Fig. 2a in einem fortgeschrittenen Herstellungsstadium. Über der Gate-Elektrode 204 und den Seitenwandabstandselementen 207 ist eine Isolierschicht 208 gebildet, in deren Nachbarschaft Drain- und Sourceleitungen 210 angeordnet sind. Die Drain- und Sourceleitungen 210 können als Lochöffnungen, Lei­ tungen oder eine Kombination davon abhängig von Design-Anforderungen gebildet sein. Wie zuvor bemerkt wurde, werden die Drain- und Sourceleitungen ebenfalls als lokale Ver­ bindungen bezeichnet.
Wie zuvor mit Bezug zu Fig. 1 beschrieben wurde, wird die über der Struktur gebildete Iso­ lierschicht 208 anschließend geebnet und es werden Öffnungen 209 gebildet, die teilweise die Drain- und Sourcegebiete 206 frei legen. Anschließend kann eine dünne Barrieren­ schicht (nicht gezeigt), etwa eine Kobaltsilizid- oder eine Titansilizidschicht, abgelagert wer­ den, um die Oberfläche der Öffnungen 209 zu bedecken. Anschließend werden die Öffnun­ gen 209 mit einem Metall gefüllt, etwa Wolfram, und die resultierende Struktur wird mittels CMP eingeebnet. Ein Abstand 211, der ebenfalls als Abstand d bezeichnet wird, zwischen der Gate-Elektrode 204 und der Drain- oder der Sourceleitung 210 hängt von der Genauig­ keit der Justierung während der Bildung der Öffnungen 209 für die Drain- und Sourceleitun­ gen 210 ab. Da die Transistorlängen-Dimensionen ständig kleiner werden, liegt der Abstand 211 in modernen integrierten Schaltungen typischerweise im Bereich von 10 bis 250 nm, und kann sogar kleiner sein, wenn ein gewisser Grad an Fehljustierung auftritt.
Die Kapazität zwischen der Gate-Elektrode 204 und der Drain- und der Sourceleitung 210 ist proportional zu k/d, wobei "k" die dielektrische Konstante des zwischen der Source- und Drainleitung 210 und der Gate-Elektrode 204 angeordneten Materials ist. Es sollte erwähnt werden, dass zum Erhalten von absoluten Werten das Verhältnis k/d mit der elektrischen Feldkonstante ε0 (8.8542 × 10-12 As/Vm) zu multiplizieren ist. Somit wird ein verringerter Ab­ stand d erfindungsgemäß durch einen geringeren Wert von k kompensiert, wodurch gerin­ gere Abstände d im Gegensatz zum Stand der Technik möglich sind, ohne das Verhalten des Transistorbauteils zu beeinträchtigen. Die Art des Materials und/oder die Art des Ab­ scheidevorgangs für das Material mit niedrigem k kann so gewählt werden, um den k-Wert der Seitenwandabstandselemente 207 so einzustellen, dass das Verhältnis des k-Wertes und des Abstands d zu der Sourceleitung, und das Verhältnis des k-Wertes und des Ab­ stands d zu der Drainleitung jeweils 0,35 nm-1 oder kleiner ist, oder ungefähr 3,099 × 10-3 As/Vm2 oder weniger ist, wenn Absolutwerte verwendet werden. Dies bedeutet, dass die vorliegende Erfindung beispielsweise ein dielektrisches Material mit einem k gleich 3,5 oder weniger für einen minimalen Abstand d von 10 nm, oder ein k von 2,8 für ein d von 8 nm, etc. vorschlägt. Folglich kann erfindungsgemäß der k-Wert des Seitenwandabstandsele­ mentmaterials so gewählt werden, dass für einen minimalen Abstand d, abhängig von den Entwurfsregeln und der Prozessgenauigkeit, die Kapazität zwischen der Gate-Elektrode und der Drain- und Sourceleitung gleich oder kleiner als eine Konstante mal 3,099 × 10-3 As/Vm2 für eine spezifizierte, an das Gate, das Drain und das Source des FET-Transistors angelegte Spannung ist.
Obwohl ferner die vorliegende Erfindung mit Wolfram als dem Material beschrieben worden ist, das für die Drain- und Sourceleitungen 210 verwendet wird, ist es selbstverständlich, dass ein anderes geeignetes Material, etwa Kupfer, Aluminium, etc. verwendet werden kann. Ferner ist die vorliegende Erfindung insbesondere nützlich in Transistorbauelementen mit einer Gate-Länge von 0,2 µm und weniger, da diese Transistorbauelemente im Allge­ meinen Leitungs-zu-Gateelektrodenabstände von 250 nm oder weniger aufweisen.
Obwohl die vorliegende Erfindung mit Bezug zu FET-Transistoren, die auf einem Halbleiter­ substrat, etwa Silizium, gebildet sind, beschrieben wurde, soll klargestellt werden, dass die vorliegende Erfindung auf einen beliebigen FET-Transistor, der auf einem beliebigen geeig­ neten Substrat gebildet ist, angewendet werden kann. Beispielsweise kann der FET- Transistor als ein SOI (Silizium auf Oxid) Bauteil ausgebildet sein, oder dieser kann auf ei­ nem isolierenden Substrat oder anderen Halbleitersubstraten, etwa III-V oder II-VI-Halb­ leitern gebildet sein.
Weitere Modifikationen und alternative Ausführungsformen diverser Aspekte der Erfindung wird dem Fachmann angesichts dieser Beschreibung offenbar. Folglich ist diese Beschrei­ bung lediglich als illustrativ gedacht und dient dem Zwecke, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu lehren. Selbstverständlich sind die hierin beschriebenen und gezeigten Formen der Erfindung als die gegenwärtig be­ vorzugten Ausführungsformen zu betrachten. Die hierin beschriebenen und gezeigten Ele­ mente und Materialien können entsprechend ersetzt werden.

Claims (17)

1. Feldeffekt-Transistorbauteil in einer integrierten Schaltung, das auf einem Sub­ strat hergestellt ist, mit:
einer Gate-Elektrode mit gegenüberliegenden Seitenwänden, die sich entlang einer Breitenrichtung des Transistors erstrecken, wobei die Gate-Elektrode über einem Substrat gebildet und von diesem durch eine Gate-Isolierschicht getrennt ist;
einer Drainleitung, die zumindest teilweise über einem Draingebiet gebildet ist, wobei die Drainleitung elektrisch mit dem Draingebiet verbunden ist; und
einer Sourceleitung, die zumindest teilweise über einem Sourcegebiet gebildet ist, wobei die Sourceleitung elektrisch mit dem Sourcegebiet verbunden ist, wo­ bei die Drainleitung und die Sourceleitung von der Gate-Elektrode elektrisch iso­ liert und davon beabstandet ist durch ein Seitenwandabstandselement, das ein Material aufweist mit einer dielektrischen Konstante, die 3,5 oder kleiner ist.
2. Das Feldeffekt-Transistorbauteil nach Anspruch 1, wobei das Seitenwandab­ standselement Siliciumoxyfluorid, Wasserstoff-Silsesquioxan, fluoriertes Polyi­ mid, Parylen, Polynaphtalen, Polytetrafluoroethylen, Methylsilsesquioxan, Perfluorcyclobuten, Nano-poröses Sllicatmaterial und/oder Hybridsilsesquioxan umfasst.
3. Das Feldeffekt-Transistorbauteil nach Anspruch 1, wobei eine Länge der Gate- Elektrode kleiner als 0,2 µm ist.
4. Das Feldeffekt-Transistorbauteil nach Anspruch 1, wobei die Drainleitung und die Sourceleitung Wolfram, Aluminium oder Kupfer umfassen.
5. Das Feldeffekt-Transistorbauteil nach Anspruch 1, wobei das Substrat ein Halb­ leitersubstrat ist.
6. Das Feldeffekt-Transistorbauteil in einer integrierten Schaltung, die auf einem Substrat hergestellt ist, mit:
einer Gate-Elektrode mit gegenüberliegenden Seitenwänden, die sich entlang einer Breitenrichtung des Transistors erstrecken, wobei die Gate-Elektrode über einem Substrat gebildet und davon durch eine Gate-Isolierschicht getrennt ist;
einer Drainleitung, die zumindest teilweise über einem Draingebiet gebildet ist, wobei die Drainleitung elektrisch mit dem Draingebiet verbunden ist;
einer Sourceleitung, die zumindest teilweise über einem Sourcegebiet gebildet ist, wobei die Sourceleitung elektrisch mit dem Sourcegebiet verbunden ist, wo­ bei die Drainleitung und die Sourceleitung von der Gate-Elektrode durch ein dielektrisches Seitenwandabstandselement elektrisch isoliert und davon beabstandet sind, wobei ein Verhältnis eines Abstands zwischen der Drainlei­ tung und der Gate-Elektrode einer dielektrischen Konstante des Seitenwandab­ standselements mal der elektrischen Feldkonstante ε0, und ein Verhältnis eines Abstands zwischen der Sourceleitung und der Gate-Elektrode und der dielektri­ schen Konstante des Seitenwandabstandselements mal der elektrischen Feld­ konstante ε0 gleich oder kleiner als 3,099 × 10-3 As/Vm2 ist.
7. Das Feldeffekt-Transistorbauelement nach Anspruch 6, wobei das Seitenwand­ abstandselement Siliziumoxyfluorid, Wasserstoff-Silsesquioxan, fluoriniertes Polyimid, Parylen, Polynaphtalen, Polytetrafluoroethylen, Methylsilsesquioxan, Perfluorcyclobuten, Nano-poröses Silicatmaterial, und/oder Hybridsilsesquioxan umfasst.
8. Das Feldeffekt-Transistorbauelement nach Anspruch 6, wobei eine Länge der Gate-Elektrode kleiner als 0,2 µm ist.
9. Das Feldeffekt-Transistorbauelement nach Anspruch 6, wobei die Drainleitung und die Sourceleitung Wolfram, Aluminium oder Kupfer umfassen.
10. Das Feldeffekt-Transistorbauelement nach Anspruch 6, wobei das Substrat ein Halbleitersubstrat ist.
11. Das Feldeffekt-Transistorbauelement nach Anspruch 6, wobei das Substrat ein isolierendes Substrat ist.
12. Verfahren zur Herstellung eines Feldeffekt-Transistors mit den Schritten:
Bereitstellen eines Substrats mit einer Oberfläche;
Bilden eines aktiven Gebiets in dem Substrat;
Bilden einer Gate-Elektrode über dem Substrat, wobei die Gate-Elektrode von dem Substrat durch eine Gate-Isolierschicht elektrisch isoliert ist;
Bilden von dielektrischen Seitenwandabstandselementen benachbart zu der Gate-Elektrode entlang der Gate-Elektrode in einer Breitenrichtung des Tran­ sistors, wobei die Seitenwandabstandselemente ein Material mit einer dielektri­ schen Konstante, die kleiner oder gleich 3,5 ist, umfassen;
Bilden eines Drain- und Sourcegebiets in dem aktiven Gebiet benachbart zu der Gate-Elektrode;
Abscheiden einer Isolierschicht über dem Substrat;
Bilden von Öffnungen zumindest teilweise über jeweils dem Drain- und Source­ gebiet; und
Füllen der Öffnungen mit einem elektrisch leitenden Material, um eine Drainlei­ tung und eine Sourceleitung zu bilden, wobei die Seitenwandabstandselemente beim elektrischen Isolieren und räumlichen Trennen der Gate-Elektrode von der Drainleitung und der Sourceleitung unterstützend wirken.
13. Das Verfahren nach Anspruch 12, wobei das Seitenwandabstandselement Sili­ ziumoxyfluorid, Wasserstoff-Silsesquioxan, fluoriniertes Polyimid, Parylen, Poly­ naphtalen, Polytetrafluoroethylen, Methylsilsesquioxan, Perfluorcyclobuten, Na­ no-poröses Silicatmaterial oder Hybridsilsesquioxan umfasst.
14. Das Verfahren nach Anspruch 12, wobei eine Länge der Gate-Elektrode kleiner als 0,2 µm ist.
15. Das Verfahren nach Anspruch 12, wobei die Drainleitung und die Sourceleitung Wolfram, Aluminium oder Kupfer umfassen.
16. Das Verfahren nach Anspruch 12, wobei das Substrat ein Halbleitersubstrat ist.
17. Das Verfahren nach Anspruch 12, wobei das Substrat ein isolierendes Substrat ist.
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