DE10030391C2 - Verfahren zur Herstellung einer Anschlussfläche für vertikale sublithographische Halbleiterstrukturen - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Anschlussfläche für vertikale sublithographische Halb­ leiterstrukturen und insbesondere für vertikale Feldeffekt­ transistoren.

Da eine minimale Strukturgröße von hochintegrierten Schaltun­ gen insbesondere durch die verwendeten fotolithographischen Prozesse und vorgegebenen Ätztechniken beschränkt wird, wer­ den zunehmend sublithographische Verfahren zur Herstellung von Halbleiterstrukturen eingesetzt, die eine Strukturgröße unterhalb der von fotolithographischen Minimalstrukturen er­ möglichen.

Fig. 2 zeigt eine vereinfachte Schnittansicht einer derarti­ gen sublithographischen Halbleiterstruktur gemäß dem Stand der Technik bei der ein sogenannter "SGT-Feldeffekttransi­ stor" an einer Stufe in einem beispielsweise p-dotiertem Halbleitersubstrat 10 ausgebildet wird. Ein beispielsweise n⁺-dotiertes Sourcegebiet S befindet sich hierbei in einem oberen Abschnitt des Halbleitersubstrats 10 links von der Stufe, während sich ein beispielsweise n⁺-dotiertes Drainge­ biet D rechts davon befindet. Eine Kanallänge K_L eines an der Stufe bzw. zwischen dem Sourcegebiet S und dem Draingebiet D ausgebildeten Kanalgebiets K wird hierbei im Wesentlichen durch eine Stufentiefe im Halbleitersubstrat 10 sowie eine Schichtdicke eines Gateanschlusses G festgelegt, wodurch man Strukturgrößen unterhalb von fotolithographisch realisierba­ ren Strukturgrößen erhält. Der in Fig. 2 dargestellte her­ kömmliche sublithographische Feldeffekttransistor wird übli­ cherweise auch als Implantations-FET bezeichnet.

Aus der Druckschrift WO 00/19529 A1 ist eine integrierte Schal­ tungsanordnung mit vertikalen Transistoren bekannt, wobei ei­ ne Vielzahl von Schichten auf einem Substrat ausgebildet sind und eine wirksame Kanallänge durch die Schichtdicken bestimmt wird. Zur Realisierung einer vergrößerten Anschlussfläche werden hierbei Gatedielektrika verwendet.

Ferner ist aus der Druckschrift DE 195 48 056 C1 ein Verfah­ ren zur Herstellung einer Gateelektrode bekannt, wobei unter Verwendung einer Stufenbildung in einer Hilfsschicht subli­ thographische Strukturen erzeugt werden.

Fig. 3 zeigt einen weiteren herkömmlichen sublithographi­ schen Feldeffekttransistor bzw. sogenannten "Epi"-FET, bei dem die Kanallänge K_L im Wesentlichen durch eine epitaktisch aufgewachsene Schicht für das Kanalgebiet K festgelegt wird. Der in Fig. 3 dargestellte "Epi"-Feldeffekttransistor kann beispielsweise von zwei Gateanschlüssen G umgeben sein, wo­ durch sich ein vertikaler Doppel-Feldeffekttransistor ergibt. Das Sourcegebiet S befindet sich hierbei an einem oberen Ab­ schnitt eines aus der epitaktisch aufgewachsenen Schicht freigelegten Halbleiterstegs, während sich ein Draingebiet D im unteren Bereich des Halbleiterstegs im Halbleitersubstrat 10 befindet. Unter Verwendung von sublithographischen Verfah­ ren lässt sich die Breite BLP des Halbleiterstegs ("landing pads") wesentlich unter die minimale Strukturgröße eines li­ thographischen Verfahrens verringern, wodurch sich eine be­ sonders hohe Integrationsdichte ergibt. Da darüber hinaus auch die Kanallänge K_L lediglich von der epitaktisch aufge­ wachsenen Schichtdicke abhängt, erhält man Feldeffekttransis­ toren mit weiter verkleinerten Strukturgrößen und verbesser­ ten charakteristischen Eigenschaften. Nachteilig bei derarti­ gen sublithographischen Halbleiterstrukturen ist jedoch ins­ besondere die Realisierung einer Anschlussfläche ("landing pad") insbesondere für den oberen Teil des Halbleiterstegs. Da eine Kontaktierung üblicherweise mit herkömmlichen fotoli­ thographischen Verfahren erfolgt und eine exakte Platzierung eines Kontakts auf Grund von Justier- und Fertigungstoleran­ zen nur sehr schwer möglich ist, besteht ein wesentliches Problem bei sublithographischen Halbleiterstrukturen in der Realisierung einer zuverlässigen Anschlussfläche.

Fig. 4 zeigt eine vereinfachte Schnittansicht einer An­ schlussfläche für sublithographische Halbleiterstrukturen ge­ mäß dem Stand der Technik, wie sie beispielsweise aus der Li­ teraturstelle "J. M. Hergenrother et al., Bell Labs, "The Ver­ tical replacement-gate (VRG) MOSFET: a 50-nm vertical MOSFET with litography-independent gatelength", IEDM, 1999" bekannt ist.

Gemäß Fig. 4 besteht ein Halbleitersubstrat 10 aus einer Vielzahl von unterschiedlichen Halbleiter- und Isolations­ schichten, in die ein Graben eingebracht ist. Zur Ausbildung eines Draingebiets D, eines Kanalgebiets K und eines Source­ gebiets S wird eine Vielzahl von Halbleiterschichten epitak­ tisch aufgewachst. Anschließend wird eine weitere Vielzahl von Schichten aufgebracht und mit einem fotolithographischen Verfahren als Anschlussfläche mit einer Breite B_LP struktu­ riert. Ein Teil der mittleren Schichten wird hierbei bis zur sublithographischen Halbleiterstruktur bestehend aus dem Draingebiet D, Kanalgebiet K und Sourcegebiet S entfernt und mit Gateanschlüssen G wieder aufgefüllt. Auf diese Weise er­ hält man eine Anschlussfläche AF für sublithographische Halb­ leiterstrukturen mit einer für fotolithographische Verfahren ausreichend großen Strukturbreite B_LP. Justier- und Ferti­ gungstoleranzen sowohl bei der Lithographie als auch bei den Ätzverfahren können dadurch kompensiert werden, wodurch man eine zuverlässig funktionierende sublithographische Halblei­ terstruktur erhält. Nachteilig bei einer derartigen herkömm­ lichen Anschlussfläche ist jedoch der außerordentlich hohe Herstellungsaufwand sowie die komplexe Substratstruktur, die sich in erhöhten Kosten niederschlagen.

Der Erfindung liegt daher die Aufgabe zu Grunde ein Verfahren zur Herstellung einer Anschlussfläche für vertikale sublitho­ graphische Halbleiterstrukturen zu schaffen, welches bei ver­ ringerten Kosten und bei erhöhter Zuverlässigkeit der Halb­ leiterstruktur eine vereinfachte Kontaktierung ermöglicht.

Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.

In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen:

Fig. 1A bis 1P vereinfachte Schnittansichten zur Veran­ schaulichung von erfindungsgemäßen Verfahrensschritten zur Herstellung einer Anschlussfläche für sublithographische Halbleiterstrukturen;

Fig. 2 eine vereinfachte Schnittansicht einer herkömmli­ chen sublithographischen Halbleiterstruktur;

Fig. 3 eine vereinfachte Schnittansicht einer weiteren sublithographischen Halbleiterstruktur; und

Fig. 4 eine vereinfachte Schnittansicht einer herkömmli­ chen sublithographischen Halbleiterstruktur mit verbesserter Anschlussfläche.

Fig. 1A bis 1P zeigen vereinfachte Schnittansichten zur Veranschaulichung von jeweiligen Schritten bei der Herstel­ lung einer Anschlussfläche für einen sublithographischen ver­ tikalen Feldeffekttransistor gemäß der vorliegenden Erfin­ dung. Die Darstellung der Figuren ist hierbei nicht maßstäb­ lich.

Gemäß Fig. 1A wird zunächst ein Halbleitersubstrat 1 mit ei­ ner nicht dargestellten Maskenschicht beschichtet, und aktive Gebiete durch beispielsweise flache Grabenisolierungen (STI, shallow trench isolation) strukturiert. Das Substrat 1 be­ steht gemäß Fig. 1A bis 1P aus einer Folge von epitaktisch abgeschiedenen Schichten, wie z. B. einer dotierten Silizium­ schicht, einer ersten Barrierenschicht B, einer undotierten Siliziumschicht, einer zweiten Barrierenschicht B und einer weiteren dotierten Siliziumschicht. Das Substrat 1 kann je­ doch auch aus einem anderen Material bestehen und insbesonde­ re keine Barrierenschichten B aufweisen. Beispielsweise kön­ nen lediglich eine PNP- oder NPN-Schichtenfolge ausgebildet sein.

Die in Fig. 1A dargestellten Barrierenschichten B dienen im Wesentlichen der Trennung von später ausgebildeten Source-, Kanal- und Draingebieten eines auszubildenden vertikalen Feldeffekttransistors. Bei einem derartigen vertikalen Feld­ effekttransistor können sie als Potentialbarrieren bzw. als Ätzstoppschichten dienen und als Diffusions- und/oder Hetero- Barriere wirken. Die Barrierenschichten B können beispiels­ weise aus SiGe oder SiC bestehen. Zur Herstellung eines Tun­ neltransistors könnten die Barrierenschichten B auch als Tun­ nelbarrieren wirken und beispielsweise aus SiO₂ oder Si₃N₄ be­ stehen. Es sind jedoch auch alle weiteren Materialien für die Barrierenschichten B denkbar.

Die äußeren Siliziumschichten des Substrats 1 stellen innere Source/Drain-Elektroden bzw. -gebiete dar. Die innere bzw. mittlere Siliziumschicht dient im Wesentlichen zur Realisie­ rung eines eigentlichen Kanalgebietes und kann beispielsweise auch undotiert sein, da die Einsatzspannung des Transistors später durch die Austrittsarbeit des Gatematerials einge­ stellt werden kann. Anschließend wird eine erste Masken­ schicht M1 auf dem Halbleitersubstrat 1 ausgebildet, die im Wesentlichen als Hilfsschicht zur Herstellung einer nachfol­ genden sublithographischen Maske verwendet wird. Die erste Maskenschicht M1 besteht beispielsweise aus einer abgeschie­ denen TEOS-Schicht kann jedoch auch jede weitere Masken­ schicht aufweisen.

Gemäß Fig. 1B wird unter Verwendung der ersten Maskenschicht M1 eine Stufe bis in das Substrat 1 geätzt und anschließend eine zweite Maskenschicht M2 mit geringer Dicke ausgebildet. Die zweite Maskenschicht M2 besteht beispielsweise aus einer Nitridschicht und definiert durch ihre Dicke die Breite eines späteren Substratstegs bzw. der sublithographischen Halblei­ terstruktur.

Gemäß Fig. 1C wird die zweite Maskenschicht M2 beispielswei­ se mittels eines anisotropen Ätzverfahrens zurückgeätzt, wo­ durch ein "Nitridspacer" bzw. eine Strukturmaske M2 an der ersten Maskenschicht M1 verbleibt. Hierbei wird vorzugsweise eine anisotrope Trockenätzung durchgeführt. Die erste Masken­ schicht bzw. TEOS-Schicht M1 wird anschließend vorzugsweise nasschemisch zurückgeätzt, so dass nur noch der in Fig. 1C dargestellte "Nitridspacer" bzw. die Strukturmaske M2 zurück­ bleibt.

Dieser frei stehende "Nitridspacer" bzw. dieser verbleibende Teil der zweiten Maskenschicht M2 dient gemäß Fig. 1D nun­ mehr als Ätzmaske, um den gesamten Substrat-Schichtstapel bzw. das Substrat 1 zu strukturieren. Dabei wird beispiels­ weise die untere Barrierenschicht B als Ätzstoppschicht ver­ wendet, wodurch sich die sublithographische Halbleiterstruk­ tur bzw. der Substratsteg ST sehr exakt herausbilden lässt. Gemäß Fig. 1D bildet der obere Teil des Substratstegs ST ein Sourcegebiet S, ein mittlerer Teil ein Kanalgebiet K und ein im verbleibenden Substrat 1 liegendes Gebiet ein Draingebiet D des vertikalen sublithographischen Feldeffekttransistors.

Die Source-, Kanal- und Draingebiete sind hierbei durch die vorstehend beschriebenen Barrierenschichten vorteilhafterwei­ se getrennt, wodurch sich besonders geringe Leckströme errei­ chen lassen. Mit KF ist ein Kontakt-Oberflächenabschnitt der sublithographischen Halbleiterstruktur ST gekennzeichnet, der eine wesentlich geringere Strukturgröße aufweist als eine zur Verfügung stehende minimale fotolithographische Strukturgrö­ ße.

Die nachfolgenden Fig. 1E bis 1G zeigen Schnittansichten für optionale Verfahrensschritte zur Verbesserung der charak­ teristischen Eigenschaften der sublithographischen Halblei­ terstruktur ST. Diese zusätzlichen Schritte können jedoch auch weggelassen werden, ohne die grundsätzliche Funktion der herzustellenden Anschlussfläche oder des Feldeffekttransis­ tors zu beeinflussen.

Gemäß Fig. 1E wird zunächst eine dritte Maskenschicht M3 ganzflächig auf dem Wafer bzw. dem Substrat 1 abgeschieden. Beispielsweise wird wiederum eine Siliziumnitridschicht als dritte Maskenschicht M3 verwendet. Wie in Fig. 1C werden wiederum mittels eines anisotropen Ätzverfahrens sogenannte Spacer bzw. Schutzmasken M3 ausgebildet, die an den Flanken der sublithographischen Halbleiterstruktur ST zurückbleiben und diese vor dem nächsten Prozessschritt schützen.

In einem nachfolgenden Schritt gemäß Fig. 1G wird nämlich eine erste Isolationsschicht IO in dem verbleibenden Halblei­ tersubstrat 1 selbstjustierend ausgebildet, wobei beispiels­ weise ein thermisches Oxid aufgewachsen wird oder eine Sauer­ stoffimplantation mit anschließender Oxidbildung durch einen sogenannten "RTA"-Schritt erfolgt. Alternativ kann auch eine andere erste Isolationsschicht IO mit einer möglichst gerin­ gen Dielektrizitätskonstante aufgebracht werden, um eine mög­ lichst hohe Entkoppelung zwischen dem im verbleibenden Sub­ strat 1 liegenden Drainanschluss und einem später ausgebilde­ ten Gateanschluss zu ermöglichen. Insbesondere die Hochfre­ quenzeigenschaften eines vertikalen Transistors werden da­ durch wesentlich verbessert. Anschließend werden die "Nitridspacer" bzw. Schutzmasken M3 sowie Strukturmaske M2 vollständig entfernt, so dass der Substratsteg bzw. die sub­ lithographische Halbleiterstruktur ST wieder frei steht.

Gemäß Fig. 1H erfolgt anschließend ein Ausbilden einer zwei­ ten Isolationsschicht 2. Diese zweite Isolationsschicht 2 wird vorzugsweise als hochwertiges Gatedielektrikum aufge­ wachsen, wobei vorzugsweise als Gatedielektrikum Siliziumdi­ oxid verwendet wird.

In einem nachfolgenden Schritt wird gemäß Fig. 11 eine erste elektrisch leitende Schicht 3 ganzflächig auf dem verbleiben­ den Substrat 1 bzw. der zweiten Isolationsschicht 2 ausgebil­ det. Vorzugsweise besteht diese elektrisch leitende Schicht 3 als Gatematerial aus Polysilizium oder SiGe und wird in einem Abscheideverfahren ausgebildet.

Gemäß Fig. 1J wird in einem nachfolgenden Schritt eine erste isolierende Schutzschicht 4 ganzflächig auf der ersten elek­ trisch leitenden Schicht 3 bzw. auf der sublithographischen Halbleiterstruktur abgeschieden. Die erste isolierende Schutzschicht 4 besteht beispielsweise aus einer Nitrid­ schicht, kann jedoch auch aus jeder weiteren isolierenden Schicht bestehen, die gemeinsam mit dem Substrat 1 als Ätz­ stoppschicht für ein späteres Ätzverfahren dienen kann.

Zunächst wird jedoch in einem weiteren Verfahrensschritt ge­ mäß Fig. 1K die erste isolierende Schutzschicht 4 wiederum zu einem Spacer zurückgeätzt, so dass die erste elektrisch leitende Schicht 3 bzw. das Gatematerial teilweise freigelegt wird. Der entstandene Spacer 4 schützt darüber hinaus die vertikalen Seitenwände der elektrisch leitenden Schicht 3 bzw. des Gatematerials, was für den nachfolgenden Schritt von Bedeutung ist.

Gemäß Fig. 1L wird nunmehr eine vierte Maskenschicht M4 vor­ zugsweise durch eine Lackmaske ausgebildet und derart struk­ turiert, dass das Gatematerial bzw. die elektrisch leitende Schicht 3 an der Halbleiterstruktur ST zumindest teilweise zurückgeätzt werden kann. Die vierte Maskenschicht M4 kann beispielsweise auch durch eine Hartmaske realisiert werden. Die vierte Maskenschicht M4 strukturiert demzufolge im We­ sentlichen den seitlichen Gatekontakt, wobei die verbleibende erste elektrisch leitende Schicht 3 selbstjustierend einen Spacer um den Halbleitersteg bzw. die sublithographische Halbleiterstruktur ST ausbildet.

Gemäß Fig. 1M wird zunächst die vierte Maskenschicht M4 ent­ fernt und eine zweite isolierende Schutzschicht 5 an der Oberfläche ausgebildet. Die zweite isolierende Schutzschicht 5 wird hierbei wiederum vorzugsweise als Nitridschicht abge­ schieden, die gemeinsam mit der ersten isolierenden Schutz­ schicht 4 und dem Material des Sourcegebietes S eine Ätz­ stoppschicht für ein nachfolgendes Ätzverfahren realisiert und den Graben der zurückgeätzten ersten elektrisch leitenden Schicht 3 auffüllt. Zunächst wird jedoch mittels eines ani­ sotropen Ätzverfahrens die zweite isolierende Schutzschicht 5 zurückgeätzt, wodurch sich die in Fig. 1M dargestellten Spacer an den Seitenwänden des Spacers der ersten isolieren­ den Schutzschicht 4 ausbilden. Auf diese Weise bildet sich selbstjustierend eine vollständig geschlossene Oberflächen- Schutzschicht bzw. Nitridfläche, die als Schutzfläche den oberen Halbleitersteg bzw. das Sourcegebiet S umgibt.

Ferner wird die erste elektrisch leitende Schicht 3 zuverläs­ sig nach oben hin isoliert, wodurch sich sublithographische Halbleiterstrukturen äußerst zuverlässig kontaktieren lassen. Demzufolge ist eine großflächige Ätzstoppschicht um die sub­ lithographische Halbleiterstruktur ST herum entstanden, die auch bei einer Dejustage im fotolithographischen Prozess den Halbleitersteg bzw. das Sourcegebiet S zuverlässig kontak­ tiert, ohne die darunter liegende elektrisch leitende Schicht 3 bzw. das Gate kurz zu schließen.

Zur Vervollständigung der Anschlussfläche wird anschließend gemäß Fig. 1N eine Kontaktloch-Isolationsschicht 6 ausgebil­ det, die beispielsweise aus einer dicken TEOS-Schicht be­ steht. Die Kontaktloch-Isolationsschicht 6 wird anschließend mittels eines chemisch-mechanischen Polierverfahrens (CMP, chemical mechanical polishing) planarisiert. Typischerweise beträgt die Höhe der aus TEOS- hergestellten Kontaktloch- Isolationsschicht 6 ca. 500 nm bis 1 Mikrometer, während die Steghöhe der sublithographischen Halbleiterstruktur ST ledig­ lich ca. 300 nm beträgt.

In einem nachfolgenden Schritt gemäß Fig. 1O wird mittels eines herkömmlichen fotolithographischen Verfahrens die Kon­ taktloch-Isolationsschicht 6 strukturiert, wodurch die An­ schlussflächen AF für die sublithographische Halbleiterstruk­ tur ST festgelegt werden. Anschließend erfolgt eine sogenann­ te Kontaktlochätzung, die selektiv sowohl auf dem Substratma­ terial des Sourcegebiets S als auch auf den ersten und zwei­ ten isolierenden Schutzschichten 4 und 5 stoppt. Dadurch wer­ den Kontaktlöcher für das Sourcegebiet S, die Gateschicht 3 und das Draingebiet D bis zu unterschiedlichen Kontaktebenen selbstjustierend freigelegt.

Auf diese Weise werden ferner bei der sublithographischen Halbleiterstruktur ST ein Kontakt-Oberflächenabschnitt KF und daran angrenzende isolierende Schutz-Oberflächenabschnitte SF freigelegt, weshalb auch bei einer starken Dejustage im foto­ lithographischen Prozess keine Gefahr eines Kurzschlusses mit darunter liegenden Schichten besteht.

Abschließend wird gemäß Fig. 1P eine zweite elektrisch lei­ tende Schicht 7 in den freigelegten Kontaktlöchern ausgebil­ det, wodurch das Sourcegebiet S die erste elektrisch leitende Gateschicht 3 sowie das Draingebiet D elektrisch leitend an­ geschlossen werden. Auf Grund der optional gemäß Fig. 1E bis 1G hergestellten ersten Isolationsschicht I0 kann demzu­ folge eine kapazitive Einkoppelung zwischen Gate- bzw. erster elektrisch leitender Schicht 3 und dem Draingebiet D bzw. Drainanschluss im Substrat 1 vermindert werden.

Die Erfindung wurde vorstehend anhand eines sublithographi­ schen vertikalen Feldeffekttransistors beschrieben. Sie ist jedoch nicht darauf beschränkt und bezieht sich vielmehr auf alle sublithographischen Halbleiterstrukturen, die zumindest an einer Oberseite kontaktiert werden müssen. Gemäß der vor­ liegenden Erfindung wurde eine erste und eine zweite isolie­ rende Schutzschicht um die Halbleiterstruktur herum ausgebil­ det. Es können jedoch auch mehrere isolierende Schutzschich­ ten oder lediglich eine Schutzschicht verwendet werden. In gleicher Weise können auch unterschiedliche Materialien für die isolierenden Schutzschichten verwendet werden, sofern sie eine im Wesentlichen gleiche selektive Ätzstoppeigenschaft für eine Kontaktlochätzung aufweisen.

Claims (6)

1. Verfahren zur Herstellung einer Anschlussfläche für ver­ tikale sublithographische Halbleiterstrukturen mit den Schritten:

• - Ausbilden der vertikalen sublithographischen Halbleiter­ struktur (ST) mit einem aus dem Substrat hervorstehenden Kon­ takt-Oberflächenabschnitt (KF) und einer Drainzuleitung (D) im Substrat (1);
• - Ganzflächiges Abscheiden einer Gateoxidschicht (2);
• - Ganzflächiges konformes Abscheiden einer Gateschicht (3) und;
• - Ganzflächiges konformes Abscheiden einer ersten isolieren­ den Schutzschicht (4) und anisotropes Rückätzen zur Bildung von wenigstens einer Seitenwandschutzschicht (4) und zum Freilegen der Gateschicht (3);
• - Strukturieren der elektrisch leitenden Gateschicht (3) und Freilegen des Kontakt-Oberflächenabschnitts (KF) der subli­ thographischen Halbleiterstruktur (ST)
• - konformes Abscheiden einer zweiten isolierenden Schutz­ schicht (5) auf der strukturierten Gateschicht (3), der Sei­ tenwandschutzschicht (4) und dem Kontakt-Oberflächenabschnitt (KF) und anisotropes Rückätzen der zweiten isolierenden Schutzschicht (5) zum Freilegen des Kontakt- Oberflächenabschnitts (KF) und zum Ausbilden eines an diesen angrenzenden Schutz-Oberflächenabschnitts (SF);
• - Ausbilden einer Kontaktloch-Isolationsschicht (6);
• - Fotolithographisches Strukturieren der Kontaktloch- Isolationsschicht (6) zum Festlegen der Anschlussfläche (AF); und
• - Ätzen der Kontaktloch-Isolationsschicht (6) zum Freile­ gen der Anschlussfläche (AF) für die vertikale sublitho­ graphische Halbleiterstruktur (ST).

2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Sub­ strat (1) zumindest eine Barrierenschicht (B) zur Realisie­ rung einer Potentialbarriere in der vertikalen sublithogra­ phischen Halbleiterstruktur (ST) aufweist.

3. Verfahren nach Patentanspruch 2, dadurch gekennzeichnet, dass die Bar­ rierenschicht (B) eine Diffusions-, Tunnel- und/oder eine He­ tero-Barriere darstellt.

4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass das Aus­ bilden der vertikalen sublithographischen Halbleiterstruktur (ST) ein Ausbilden einer Stufe im Substrat (1); ein Ausbilden einer Strukturmaske (M2), deren Dicke die Breite der vertika­ len sublithographischen Halbleiterstruktur (ST) definiert; und ein Entfernen von zumindest einem Teil des Substrats (1) unter Verwendung der Strukturmaske (M2), beinhaltet.

5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass das Aus­ bilden der vertikalen sublithographischen Halbleiterstruktur (ST) ferner die Schritte:
Ausbilden einer Schutzmaske (M3) an der vertikalen Halblei­ terstruktur (ST)

• - Ausbilden einer ersten Isolationsschicht (IO) an der Ober­ fläche des Substrats (1) unter Verwendung der Schutzmaske (M3); und
• - Entfernen der Schutzmaske (M3) umfasst.

6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass mit ihm eine Halbleiterstruktur in Form eines vertikalen Feldeffekt­ transistors (FET) geschaffen wird.