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CN113936717A - 一种复用权重的存算一体电路 - Google Patents

一种复用权重的存算一体电路 Download PDF

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Abstract

本发明涉及一种复用权重的存算一体电路，其特征在于，包括：SRAM计算单元阵列；各SRAM计算单元包括存储单元、管T1、管T2、管T3和管T4，计算子模块包括管TN1、管TN2、管TP1、管TP2、耦合电容C1和耦合电容C2，管T1的栅极和管T3的栅极均连接存储单元的第一权重存储点，管T2的栅极和管T4的栅极均连接存储单元的第二权重存储点；耦合电容C1用于实现反输入端的输入与对应第一权重存储点的权重值的同或计算，耦合电容C2用于实现输入端的输入与对应第一权重存储点的权重值的同或计算。本发明提高了存储单元权重的利用率同时降低了权重的读写干扰。

Description

一种复用权重的存算一体电路
技术领域
本发明涉及存内计算领域，特别是涉及一种复用权重的存算一体电路。
背景技术
边缘计算在人工智能生态系统和基于AI的物联网(AIoT)设备中发挥着至关重要的作用，即提供更好的实时用户体验和隐私。能源效率是推动智能边缘设备发展的优先事项；然而，传统的冯诺依曼体系结构在片外存储器和处理单元之间的数据移动上耗能巨大是边缘计算亟需解决的瓶颈。
内存中计算(CIM)通过在内存宏中实现计算操作消除了内存和处理单元之间的边界，所以内存中计算是一种很有前途的提高AI边缘计算和AIoT器件能量效率的方法。
CIM可以通过易失性存储 (例如SRAM-CIM)或非易失性内存(例如ReRAM-CIM)实现。但是低耐力和高写能量将ReRAM-CIM的范围限制在内存容量足以存储目标应用程序所需的所有权重数据的系统上。相反，SRAM-CIM具有更快的写速度和更低的写能量，同时具有更高的(基本上是无限的)耐力，这使得它适用于中小容量的系统，并可配置到广泛的神经网络。此外，SRAM-CIM允许使用最先进的逻辑技术来减少延迟和提高能源效率。
但在做运算时，传统的片上静态随机存取存储器SRAM存储一位权重值需要6个晶体管，会耗费较多的硬件资源，同时传统的单个输入与单个权重相乘的计算方式使得权重的利用率不高。在硬件资源耗费多且利用率不高的情况下，无论是功耗还是面积将使得基于SRAM的存内计算不占优势。
同时，传统计算方式是将计算结果（一般表现为电压）累计在读位线上，这样容易导致两个后果，其一：若位线电压摆幅过大会导致6TSRAM中所存的权值被改写，即所谓的读写干扰，其二，读写结果在读位线上的电压裕度较小，不利于模拟数字转换器进行数字化转换。
发明内容
本发明的目的是提供一种复用权重的存算一体电路，提高了存储单元权重的利用率同时降低了权重的读写干扰。
为实现上述目的，本发明提供了如下方案：
一种复用权重的存算一体电路，包括：SRAM计算单元阵列、预充模块、行选模块和输出模块；
所述SRAM计算单元阵列包括256列×64行的SRAM计算单元和与每行SRAM计算单元连接的计算子模块；
各所述SRAM计算单元包括存储单元、管T1、管T2、管T3和管T4，所述计算子模块包括管TN1、管TN2、管TP1、管TP2、耦合电容C1和耦合电容C2，所述管T1的栅极和所述管T3的栅极均连接所述存储单元的第一权重存储点，所述管T2的栅极和所述管T4的栅极均连接所述存储单元的第二权重存储点，所述管T1的第一极和所述管T2的第一极均连接反输入端，所述管T1的第二极和所述管T2的第二极均连接读位线RBL_U的一端，所述读位线RBL_U的另一端连接所述耦合电容C1的一端，所述耦合电容C1的另一端连接所述管TN1的第一极和所述管TP1的第一极，所述管TP1的第二极连接所述输出模块，所述管T3的第一极和所述管T4的第一极均连接输入端，所述管T3的第二极和所述管T4的第二极均连接读位线RBL_D的一端，所述读位线RBL_D的另一端连接所述耦合电容C2的一端，所述耦合电容C2的另一端连接所述管TN2的第一极和所述管TP2的第一极，所述管TP2的第二极连接所述输出模块，所述管TN1的第二极和所述管TN2的第二极均接地，所述管TP1的栅极与所述管TP2的栅极均连接所述行选模块；各行所述SRAM计算单元的所述管T1的第二极和所述管T2的第二极共线连接，各行所述SRAM计算单元的所述管T3的第二极和所述管T4的第二极共线连接；
所述行选模块用于选择所述SRAM计算单元阵列中的一行进行计算；所述预充模块用于在所述SRAM计算单元阵列计算之前，将耦合电容C1和耦合电容C2充电到设定电压；
当所述第一权重存储点的权重值为1时，所述第二权重存储点的权重值为0，当所述第一权重存储点的权重值为0时，所述第二权重存储点的权重值为1；当反输入端的输入为0时，输入端的输入1；当反输入端的输入为1时，输入端的输入0；当所述行选模块选中所述SRAM计算单元阵列中的设定行时，所述耦合电容C1用于实现反输入端与对应第一权重存储点的权重值的同或计算，所述耦合电容C2用于实现输入端与对应第一权重存储点的权重值的同或计算。
可选地，还包括输入模块，所述输入模块用于分别为反输入端和输入端输入电压。
可选地，还包括时序控制模块，所述时序控制模块分别与所述SRAM计算单元阵列、所述预充模块、所述行选模块、所述输入模块和所述输出模块连接，所述时序控制模块用于发送时序控制信号。
可选地，还包括参考电压模块，所述参考电压模块与所述输出模块连接，所述参考电压模块用于为所述输出模块对所述管TP1的第二极输出的电压和所述管TP2的第二极输出的电压进行数模转换提供参考电压。
可选地，所述管T1、所述管T4、所述管TP1和所述管TP2均为PMOS管。
可选地，所述管T2、所述管T3、所述管TN1和所述管TN2均为NMOS管。
可选地，所述存储单元为6管SRAM。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明通过管T1的栅极和管T3的栅极均连接存储单元的第一权重存储点，管T2的栅极和管T4的栅极均连接存储单元的第二权重存储点，对第一权重存储点和第二权重存储点存储的权重进行了重复利用，提高了存储单元权重值的利用率，第一权重存储点和第二权重存储点连接至MOS管（管T1、管T2、管T3和管T4）的栅极，在整行进行计算且读位线电压摆幅过大时避免了权值的读写干扰，由于是两个MOS管对耦合电容进行充放电，相比单个MOS管充放电效率有加倍效果，此效果增大了读位线电压摆幅，使得输出模块有足够的电压裕度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种复用权重的存算一体电路结构示意图；
图2为本发明SRAM计算单元和计算子模块结构示意图；
图3为本发明输入+1和权重+1时电路运行效果图；
图4为本发明输入-1和权重+1时电路运行效果图；
图5为本发明输入-1和权重-1时电路运行效果图；
图6为本发明输入+1和权重-1时电路运行效果图；
图7为本发明耦合电容上累计的电压输出时电路运行效果图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种复用权重的存算一体电路，提高了存储单元权重的利用率同时降低了权重的读写干扰。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明一种复用权重的存算一体电路结构示意图，如图1所示，一种复用权重的存算一体电路，包括：SRAM计算单元阵列103、预充模块102、行选模块105和输出模块104；
SRAM计算单元阵列103为256列×64行的SRAM计算单元阵列103，SRAM计算单元阵列103包括256列×64行的SRAM计算单元和与每行SRAM计算单元连接的计算子模块。
SRAM计算单元阵列103包括64行子阵列，每个子阵列包括256列SRAM计算单元和与SRAM计算单元连接的计算子模块。
如图2所示，各SRAM计算单元包括存储单元、管T1、管T2、管T3和管T4，计算子模块包括管TN1、管TN2、管TP1、管TP2、耦合电容C1和耦合电容C2，管T1的栅极和管T3的栅极均连接存储单元的第一权重存储点Q，管T2的栅极和管T4的栅极均连接存储单元的第二权重存储点QB，管T1的第一极和管T2的第一极均连接反输入端（图2中反输入），管T1的第二极和管T2的第二极均连接读位线RBL_U的一端，读位线RBL_U（Read Bit Line_Up，上面的读位线）的另一端连接耦合电容C1的一端，耦合电容C1的另一端连接管TN1的第一极和管TP1的第一极，管TP1的第二极连接输出模块104（输出模块104中的数模转换器），管T3的第一极和管T4的第一极均连接输入端（图2中输入），管T3的第二极和管T4的第二极均连接读位线RBL_D（Read Bit Line_Down，下面的读位线）的一端，读位线RBL_D的另一端连接耦合电容C2的一端，耦合电容C2的另一端连接管TN2的第一极和管TP2的第一极，管TP2的第二极连接输出模块104（输出模块104中的数模转换器），管TN1的第二极和管TN2的第二极均接地，管TP1的栅极与管TP2的栅极均连接行选模块105，管TP1的栅极与管TP2的栅极均连接行选模块105的行选信号（图2中行选）；各行SRAM计算单元的管T1的第二极和管T2的第二极共线连接，各行SRAM计算单元的管T3的第二极和管T4的第二极共线连接。图2-图7中数模转换表示数模转换器。其中管T1、管T2、上面的读位线、耦合电容C1和接地管TN1（管TN1）组成上面的同或逻辑计算电路；同理，管T3、管T4、下面的读位线、耦合电容C2和接地管TN2（管TN2）组成下面的同或逻辑计算电路。
一种复用权重的存算一体电路还包括输入模块106，输入模块106用于分别为反输入端和输入端输入电压。
一种复用权重的存算一体电路还包括时序控制模块，分别与SRAM计算单元阵列103、预充模块102、行选模块105、输入模块106和输出模块104连接，用于发送时序控制信号。
一种复用权重的存算一体电路还包括参考电压模块101，参考电压模块101与输出模块104连接，参考电压模块101用于为输出模块104对管TP1的第二极输出的电压和管TP2的第二极输出的电压进行数模转换提供参考电压。
管T1、管T4、管TP1和管TP2均为PMOS管。管T2、管T3、管TN1和管TN2均为NMOS管。
存储单元为6管SRAM。
行选模块105用于选择SRAM计算单元阵列103中的一行进行计算；预充模块102用于在SRAM计算单元阵列103计算之前，将耦合电容C1和耦合电容C2充电到设定电压。
当第一权重存储点Q的权重值为1时，第二权重存储点QB的权重值为0，权重表示+1，当第一权重存储点Q的权重值为0时，第二权重存储点QB的权重值为1，权重表示-1；当反输入端的输入为0时，输入端的输入1（电源电压VDD），表示输入+1；当反输入端的输入为1时，输入端的输入0，表示输入-1。
其中，计算逻辑电路如表1所示：
表1 计算逻辑电路
Figure 169628DEST_PATH_IMAGE001
当行选模块105选中SRAM计算单元阵列103中的设定行时，耦合电容C1用于实现反输入端的输入与对应第一权重存储点Q的权重值的同或计算，耦合电容C2用于实现输入端的输入与对应第一权重存储点Q的权重值的同或计算。
在同或逻辑计算开始之前，先由预充模块102通过RBL_U和RBL_D对耦合电容C1和耦合电容C2进行预充电，预充至0.5VDD。
下面是对四种计算情形依次进行展示，图3-图7中黑色线表示导通路段，灰色线表示非导通路段：
(1)输入=+1，权重=+1，输入☉权重=+1，电路效果如图3所示：
因为输入为+1，(即输入为VDD)，权重为+1，(即Q=1,QB=0)，使得管T3和管T4处于导通状态，管T1和管T2处于截止状态，所以输入的高电平可以通过RBL_D对耦合电容C2进行充电，即完成输入☉权重=+1的同或计算。
(2)输入=-1，权重=+1，输入☉权重=0，电路效果如图4所示：
因为输入为-1，(即输入为0)，权重为+1，(即Q=1,QB=0)，使得管T3和管T4处于导通状态，管T1和管T2处于截止状态，所以输入的低电平可以通过RBL_D对耦合电容C2进行放电，即完成输入☉权重=0的同或计算。
(3)输入=-1，权重=-1，输入☉权重=+1，电路效果如图5所示：
因为输入为-1，(即反输入为VDD)，权重为-1，(即Q=0,QB=1)，使得管T1和管T2处于导通状态，管T3和管T4处于截止状态，所以反输入的高电平可以通过RBL_U对耦合电容C1进行充电，即完成输入☉权重=+1的同或计算。
(4)输入=+1，权重=-1，输入☉权重=0，电路效果如图6所示：
因为输入为+1，(即反输入为0)，权重为-1，(即Q=0,QB=1)，使得管T1和管T2处于导通状态，管T3和管T4处于截止状态，所以反输入的低电平可以通过RBL_U对耦合电容C1进行放电，即完成输入☉权重=0的同或计算。
以上四个阶段完成了一行中256个1位输入与1位权重同或逻辑计算电压累计过程。如图7所示，在上下耦合电容（C2和C2）累计充放电计算结束后，当前行选信号由高电平变为低电平，使得管TN1和管TN2截止，管TP1和管TP2导通至模数转换器。用模数转换器将两个耦合电容上累计的电压进行数字化处理。
本发明的技术效果如下：
本发明的存内计算单元是基于静态随机存取存储器(即SRAM)的基本单元，虽然相比于DRAM、ReRAM有集成密度小的缺点，但是本发明采用了权重复用的设计，即上下两端均可利用同一个存储单元进行计算的设计，使得输入翻倍，增加了权重的利用率。
本发明的逻辑计算电路不仅可上下两端计算，同时在每一端进行充放电时有两个MOS管的栅极连接至权重值，这样做有两个优点：①权重值连接至栅极，在整行进行计算且读位线电压摆幅过大时避免了权值的读写干扰；②因为是两个MOS管对耦合电容进行充放电，相比单个MOS管充放电效率有加倍效果，此效果增大了读位线电压摆幅，使得模数转换模块有足够的电压裕度。
本发明宏单元单列为64行子阵列，若在实际应用中，可以通过配置，关闭部分子阵列或者添加相同阵列，增强了应用的灵活性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种复用权重的存算一体电路，其特征在于，包括：SRAM计算单元阵列、预充模块、行选模块和输出模块；
所述SRAM计算单元阵列包括256列×64行的SRAM计算单元和与每行SRAM计算单元连接的计算子模块；
各所述SRAM计算单元包括存储单元、管T1、管T2、管T3和管T4，所述计算子模块包括管TN1、管TN2、管TP1、管TP2、耦合电容C1和耦合电容C2，所述管T1的栅极和所述管T3的栅极均连接所述存储单元的第一权重存储点，所述管T2的栅极和所述管T4的栅极均连接所述存储单元的第二权重存储点，所述管T1的第一极和所述管T2的第一极均连接反输入端，所述管T1的第二极和所述管T2的第二极均连接读位线RBL_U的一端，所述读位线RBL_U的另一端连接所述耦合电容C1的一端，所述耦合电容C1的另一端连接所述管TN1的第一极和所述管TP1的第一极，所述管TP1的第二极连接所述输出模块，所述管T3的第一极和所述管T4的第一极均连接输入端，所述管T3的第二极和所述管T4的第二极均连接读位线RBL_D的一端，所述读位线RBL_D的另一端连接所述耦合电容C2的一端，所述耦合电容C2的另一端连接所述管TN2的第一极和所述管TP2的第一极，所述管TP2的第二极连接所述输出模块，所述管TN1的第二极和所述管TN2的第二极均接地，所述管TP1的栅极与所述管TP2的栅极均连接所述行选模块；各行所述SRAM计算单元的所述管T1的第二极和所述管T2的第二极共线连接，各行所述SRAM计算单元的所述管T3的第二极和所述管T4的第二极共线连接；
所述行选模块用于选择所述SRAM计算单元阵列中的一行进行计算；所述预充模块用于在所述SRAM计算单元阵列计算之前，将耦合电容C1和耦合电容C2充电到设定电压；
当所述第一权重存储点的权重值为1时，所述第二权重存储点的权重值为0，当所述第一权重存储点的权重值为0时，所述第二权重存储点的权重值为1；当反输入端的输入为0时，输入端的输入1；当反输入端的输入为1时，输入端的输入0；当所述行选模块选中所述SRAM计算单元阵列中的设定行时，所述耦合电容C1用于实现反输入端与对应第一权重存储点的权重值的同或计算，所述耦合电容C2用于实现输入端与对应第一权重存储点的权重值的同或计算。
2.根据权利要求1所述的复用权重的存算一体电路，其特征在于，还包括输入模块，所述输入模块用于分别为反输入端和输入端输入电压。
3.根据权利要求1所述的复用权重的存算一体电路，其特征在于，还包括时序控制模块，所述时序控制模块分别与所述SRAM计算单元阵列、所述预充模块、所述行选模块、所述输入模块和所述输出模块连接，所述时序控制模块用于发送时序控制信号。
4.根据权利要求1所述的复用权重的存算一体电路，其特征在于，还包括参考电压模块，所述参考电压模块与所述输出模块连接，所述参考电压模块用于为所述输出模块对所述管TP1的第二极输出的电压和所述管TP2的第二极输出的电压进行数模转换提供参考电压。
5.根据权利要求1所述的复用权重的存算一体电路，其特征在于，所述管T1、所述管T4、所述管TP1和所述管TP2均为PMOS管。
6.根据权利要求1所述的复用权重的存算一体电路，其特征在于，所述管T2、所述管T3、所述管TN1和所述管TN2均为NMOS管。
7.根据权利要求1所述的复用权重的存算一体电路，其特征在于，所述存储单元为6管SRAM。
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