CN112036562A - 一种应用于存内计算的位单元及存算阵列装置 - Google Patents

Abstract

本发明提供的一种应用于存内计算的位单元。所述位单元包括：四管存储单元和外围存算电路；所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接。本发明设置了四管存储单元，将其代替六管存储单元应用于存储阵列模块，简化了存算阵列装置的结构，本发明的外围存算电路用于进行累计加操作，利用模拟混合信号电容耦合计算完成二进制神经网络累加运算，实现5值的输入激活，提高了计算精度，而且在计算过程中没有静态电流降低了功耗且电容耦合机制拥有更好的稳定性。因此本发明实现了简化存算阵列结构、降低功耗、提高存算效率和精度。

Description

一种应用于存内计算的位单元及存算阵列装置

技术领域

本发明涉及存内计算技术领域，特别是涉及一种应用于存内计算的位单元及存算阵列装置。

背景技术

深度卷积神经网络（Deep Convolutional Neural Network，DCNNs）继续证明了推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。DCNNs中最常见的运算是乘法和累加（Multiply Accumulate，MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。

现在的存算阵列基本都基于六管或者更多管子的存储单元，MAC操作分为基于电阻分压器、放电率等的电流域计算和基于电荷共享、电容分压器等的电荷域计算两种。相比而言电荷域计算由于没有静态电流，所以功耗更低。而六管结构面积更大，功耗也更大。

如何简化存算阵列结构、降低功耗、提高存算效率和精度，成为一个亟待解决的技术问题。

发明内容

本发明的目的是提供一种应用于存内计算的位单元及存算阵列装置，以实现简化存算阵列结构、降低功耗、提高存算效率和精度。

为实现上述目的，本发明提供了如下方案：

一种应用于存内计算的位单元，所述位单元包括：

四管存储单元和用于将激活信号与四管存储单元输出的权值进行累积加操作的外围存算电路；

所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接；

所述四管存储单元的字线控制端与字线连接，所述四管存储单元的位线控制端与位线连接，所述四管存储单元的反位线控制端与反位线连接；

所述外围存算电路的第一激活信号输入端与第一激活信号线，所述外围存算电路的第一反激活信号输入端与第一反激活信号线连接；

所述外围存算电路的第二激活信号输入端与第二激活信号线，所述外围存算电路的第二反激活信号输入端与第二反激活信号线连接；

所述外围存算电路的信号输出端与信号输出线连接。

可选的，所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；

晶体管T1的输入端和晶体管T2的输入端均与电源VDD连接，晶体管T1的输出端与晶体管T2的控制端连接，晶体管T1的控制端与晶体管T2的输出端连接；

晶体管T3的输入端与位线BL连接，晶体管T3的输出端与晶体管T1的输出端连接，晶体管T3的控制端与字线WL连接；

晶体管T4的输入端与反位线BLB连接，晶体管T4的输出端与晶体管T2的输出端连接，晶体管T4的控制端与字线WL连接。

可选的，所述外围存算电路，包括电容C1、电容C2、晶体管T5、晶体管T6、晶体管T7和晶体管T8；

晶体管T5的输入端与第一激活信号线MWL_a连接，晶体管T6的输入端与第一反激活信号线MWLB_a连接；晶体管T5的输出端、晶体管T6的输出端和电容C1的一端共点连接；

晶体管T7的输入端与第二激活信号线MWL_b连接，晶体管T8的输入端与第二反激活信号线MWLB_b连接；晶体管T7的输出端、晶体管T8的输出端和电容C2的一端共点连接；

电容C1的另一端和电容C2的另一端连接后与信号输出线连接；

晶体管T5的控制端和晶体管T7的控制端均与所述四管存储单元的权值输出端连接；

晶体管T6的控制端和晶体管T8的控制端均与所述四管存储单元的反权值输出端连接。

一种存算阵列装置，所述存算阵列装置包括：

存储阵列模块、列译码模块、行译码模块、输入激活驱动模块和模数转换输出模块；所述存储阵列模块包括成阵列排列的

个应用于存内计算的位单元；

列译码模块的n个位线输出端分别与n个位线连接，列译码模块的n个反位线输出端分别与n个反位线连接；

行译码模块的m个字线输出端分别与m个字线连接；

存储阵列模块的m个第一激活信号输出端分别与m个第一激活信号线连接，存储阵列模块的m个第一反激活信号输出端分别与m个第一反激活信号线连接；存储阵列模块的m个第二激活信号输出端分别与m个第二激活信号线连接，存储阵列模块的m个第二反激活信号输出端分别与m个第二反激活信号线连接；

模数转换输出模块的n个模拟信号输入端分别与n个信号输出线连接；

存储阵列模块的m行的位单元的字线控制端分别与m个字线连接；

存储阵列模块的m行的位单元的第一激活信号输入端分别与m个第一激活信号线连接，存储阵列模块的m行的位单元的第一反激活信号输入端分别与m个第一反激活信号线连接，存储阵列模块的m行的位单元的第二激活信号输入端分别与m个第二激活信号线连接，存储阵列模块的m行的位单元的第二反激活信号输入端分别与m个第二反激活信号线连接；

存储阵列模块的n列的位单元的位线控制端分别与n个位线连接，存储阵列模块的n列的位单元的反位线控制端分别与n个反位线连接；

存储阵列模块的n列的位单元的信号输出端分别与n个信号输出线连接。

可选的，所述位单元包括：

四管存储单元和用于将激活信号与四管存储单元输出的权值进行累积加操作的外围存算电路；

所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接；

所述四管存储单元的字线控制端与字线连接，所述四管存储单元的位线控制端与位线连接，所述四管存储单元的反位线控制端与反位线连接；

所述外围存算电路的第一激活信号输入端与第一激活信号线，所述外围存算电路的第一反激活信号输入端与第一反激活信号线连接；

所述外围存算电路的第二激活信号输入端与第二激活信号线，所述外围存算电路的第二反激活信号输入端与第二反激活信号线连接；

所述外围存算电路的信号输出端与信号输出线连接。

可选的，所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；

晶体管T1的输入端和晶体管T2的输入端均与电源VDD连接，晶体管T1的输出端与晶体管T2的控制端连接，晶体管T1的控制端与晶体管T2的输出端连接；

晶体管T3的输入端与位线BL连接，晶体管T3的输出端与晶体管T1的输出端连接，晶体管T3的控制端与字线WL连接；

晶体管T4的输入端与反位线BLB连接，晶体管T4的输出端与晶体管T2的输出端连接，晶体管T4的控制端与字线WL连接。

可选的，所述外围存算电路，包括电容C1、电容C2、晶体管T5、晶体管T6、晶体管T7和晶体管T8；

晶体管T5的输入端与第一激活信号线MWL_a连接，晶体管T6的输入端与第一反激活信号线MWLB_a连接；晶体管T5的输出端、晶体管T6的输出端和电容C1的一端共点连接；

晶体管T7的输入端与第二激活信号线MWL_b连接，晶体管T8的输入端与第二反激活信号线MWLB_b连接；晶体管T7的输出端、晶体管T8的输出端和电容C2的一端共点连接；

电容C1的另一端和电容C2的另一端连接后与信号输出线连接；

晶体管T5的控制端和晶体管T7的控制端均与所述四管存储单元的权值输出端连接；

晶体管T6的控制端和晶体管T8的控制端均与所述四管存储单元的反权值输出端连接。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明提供的一种应用于存内计算的位单元，所述位单元包括：四管存储单元和用于将激活信号与四管存储单元输出的权值进行累积加操作的外围存算电路；所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接。本发明设置了四管存储单元，将其代替六管存储单元应用于存储阵列模块，简化了存算阵列装置的结构，本发明的外围存算电路用于进行累计加操作，利用模拟混合信号电容耦合计算完成二进制神经网络累加运算，实现5值的输入激活，提高了计算精度，而且在计算过程中没有静态电流降低了功耗且电容耦合机制拥有更好的稳定性。因此本发明实现了简化存算阵列结构、降低功耗、提高存算效率和精度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种应用于存内计算的位单元的电路图；

图2为本发明提供的一种存算阵列装置的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种应用于存内计算的位单元及存算阵列装置，以实现简化存算阵列结构、降低功耗、提高存算效率和精度。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

实施例1

如图1所示，本发明提供一种应用于存内计算的位单元，所述位单元包括：四管存储单元和用于将激活信号与四管存储单元输出的权值进行累积加操作的外围存算电路；所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接；所述四管存储单元的字线控制端（晶体管T3和晶体管T4的控制端）与字线WL连接，所述四管存储单元的位线控制端（晶体管T3的输入端）与位线BL连接，所述四管存储单元的反位线控制端（晶体管T4的输入端）与反位线BLB连接；所述外围存算电路的第一激活信号输入端（晶体管T5的输入端）与第一激活信号线MWL_a，所述外围存算电路的第一反激活信号输入端（晶体管T6的输入端）与第一反激活信号线MWLB_a连接；所述外围存算电路的第二激活信号输入端（晶体管T7的输入端）与第二激活信号线MWL_b，所述外围存算电路的第二反激活信号输入端（晶体管T8的输入端）与第二反激活信号线MWLB_b连接；所述外围存算电路的信号输出端（电容C1与电容C2的公共端）与信号输出线连接。

其中，所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；晶体管T1的输入端和晶体管T2的输入端均与电源VDD连接，晶体管T1的输出端与晶体管T2的控制端连接，晶体管T1的控制端与晶体管T2的输出端连接；晶体管T3的输入端与位线BL连接，晶体管T3的输出端与晶体管T1的输出端连接，晶体管T3的控制端与字线WL连接；晶体管T4的输入端与反位线BLB连接，晶体管T4的输出端与晶体管T2的输出端连接，晶体管T4的控制端与字线WL连接。

所述外围存算电路，包括电容C1、电容C2、晶体管T5、晶体管T6、晶体管T7和晶体管T8；晶体管T5的输入端与第一激活信号线MWL_a连接，晶体管T6的输入端与第一反激活信号线MWLB_a连接；晶体管T5的输出端、晶体管T6的输出端和电容C1的一端共点连接；晶体管T7的输入端与第二激活信号线MWL_b连接，晶体管T8的输入端与第二反激活信号线MWLB_b连接；晶体管T7的输出端、晶体管T8的输出端和电容C2的一端共点连接；

电容C1的另一端和电容C2的另一端连接后与信号输出线连接；晶体管T5的控制端和晶体管T7的控制端均与所述四管存储单元的权值输出端连接；晶体管T6的控制端和晶体管T8的控制端均与所述四管存储单元的反权值输出端连接。

具体的，如图1所示，位单元（Bitcell）由4管（T1、T2、T3、T4）的基本存储结构（四管存储单元）外加两个电容（C1、C2）和四个导通晶体管（T5、T6、T7、T8）的外围存算电路组成。

在位单元中电容C1由激活信号线MWL_a/MWLB_a通过T5、T6晶体管选通之后充放电，电容C2由激活信号线MWL_b/MWLB_b通过T7、T8晶体管选通之后充放电，而这四个晶体管由存储的权值（权值Q、反权值QB）选择导通。电荷（一次一行）被放在位线上并按列共享。bMAC分两步：第一步预充电，MWL_a(i)、MWLB_a(i)、MWL_b(i)、MWLB_b(i)、MBL(i)同时充电至VRST（中间电平），电容两边没有电压电势；第二步充电关闭，输入驱动将激活信号传输到MWL(i)/MWLB(i)，输入激活与权值同或的结果与MBL在电容两端形成电压差从而在位线MBL上产生电荷积累。MBL通过ADC进行模数转换后输出结果。其中，RST为控制信号，输入与VRST（中间电平）连接的MOS管的栅极，通过控制与VRST（中间电平）连接的MOS管的通断，以实现预充电和充电关闭的控制。

表1为乘累加操作数表，以四根MWL线（激活信号线）上的电平高低组合来表示输入（Input）的数值，表1右下方的加粗线框内的每个表格内的两个数字表示加到两个电容的电压Vc1和Vc2。5值输入（Input）很好的提高了计算的精度。

表1 5值输入逻辑表

实施例2

本发明还提供一种存算阵列装置，所述存算阵列装置包括：

存储阵列模块①、列译码模块②、行译码模块③和输入激活驱动模块④和模数转换输出模块⑤；所述存储阵列模块包括成阵列排列的

个应用于存内计算的位单元；列译码模块的n个位线输出端分别与n个位线连接，列译码模块的n个反位线输出端分别与n个反位线连接；行译码模块的m个字线输出端分别与m个字线连接；存储阵列模块的m个第一激活信号输出端分别与m个第一激活信号线连接，存储阵列模块的m个第一反激活信号输出端分别与m个第一反激活信号线连接；存储阵列模块的m个第二激活信号输出端分别与m个第二激活信号线连接，存储阵列模块的m个第二反激活信号输出端分别与m个第二反激活信号线连接；模数转换输出模块的n个模拟信号输入端分别与n个信号输出线连接；存储阵列模块的m行的位单元的字线控制端分别与m个字线连接；存储阵列模块的m行的位单元的第一激活信号输入端分别与m个第一激活信号线连接，存储阵列模块的m行的位单元的第一反激活信号输入端分别与m个第一反激活信号线连接，存储阵列模块的m行的位单元的第二激活信号输入端分别与m个第二激活信号线连接，存储阵列模块的m行的位单元的第二反激活信号输入端分别与m个第二反激活信号线连接；存储阵列模块的n列的位单元的位线控制端分别与n个位线连接，存储阵列模块的n列的位单元的反位线控制端分别与n个反位线连接；存储阵列模块的n列的位单元的信号输出端分别与n个信号输出线连接。

本发明的存算阵列装置包括存储阵列模块①、用于存储单元的读写操作（R/W）中的行译码的行译码模块③和列译码模块②（Address Decoder、R/W BL Control），以及存算结构的输入激活驱动（MWLDecoder/Driver）的输入激活驱动模块④和模数转换输出模块⑤。其中行译码模块③对存储阵列字线WL(i)进行选取，列译码模块②对位线BL(i)及其反信号BLB(i)进行作用，输入激活④作用于MWL_a[i]及其反信号MWLB_a[i]和MWL_b[i]及其反信号MWLB_b[i],，输出位线MBL(i)传输到模数转换输出模块⑤（ADC）输出。

存储阵列模块中每列的二进制乘累加（bMAC）操作的位线输出MBL是一列乘累加计算的和，MBL端是模拟信号，为了数字化这些值，阵列每列包含一个ADC。

行译码模块③是对存取数据的地址信号进行译码，列译码模块②对存取的数据信号进行译码，以此来实现存储阵列中所存数据的基本读写操作。

输入激活驱动模块④用来传输输入激活信号，激活信号与存储阵列中所存数据（即权值）进行运算。

模数转换器ADC对乘累加位线MBL(i)信号进行模数转换。

位单元的结构和工作原理与实施例1相同，在此不再赘述。

如图2所示，行译码模块③译码后输出WL[i]信号对存储阵列模块①的某一行进行选中，列译码模块②输出BL[i]和BLB[i]对存储阵列模块①的某一列进行选中，列译码模块②、行译码模块③实现的是位单元中权值的读写；输入激活驱动模块④对输入激活信号译码后输出128组MWL信号，连接到阵列①的每一行；存储阵列模块①中的输出信号MBL[i]连接到模数转换输出模块⑤，模数转换输出模块⑤中的相应列的ADC完成最后的结果输出。

存内计算装置是针对神经网络提出的结构，其工作原理是在存储单元中将输入激活和存储权值进行乘累加操作。在二进制神经网络（BNN）中将权值二值化为+1和−1，这样乘法就可以用简单的同或（XNOR）运算来表示。本发明涉及的存内计算装置使用电荷共享来执行二进制乘累加（bMAC）。

如图2所示，本发明的存算阵列装置的电荷（一次一行）被放在位线上并按列共享。bMAC分两步：第一步预充电，MWL_a(i)、MWLB_a(i)、MWL_b(i)、MWLB_b(i)、MBL(i)同时充电至VRST（中间电平），电容两边没有电压电势；第二步充电关闭，输入驱动将激活信号传输到MWL(i)/MWLB(i)，输入激活与权值同或的结果与MBL在电容两端形成电压差从而在位线MBL上产生电荷积累。MBL通过ADC进行模数转换后输出结果。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明提供的一种应用于存内计算的位单元，所述位单元包括：四管存储单元和外围存算电路；所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接。本发明的存算阵列装置中的存储阵列模块采用４管单元，优化了阵列结构，减小了阵列面积；5值的输入激活，提高了计算精度；存内计算的计算过程通过电容耦合电荷域完成，没有静态电流降低了功耗且电容耦合机制拥有更好的稳定性。因此，本发明的存算阵列装置相较现有技术有更小的面积，更高的精度，更好的稳定性。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种应用于存内计算的位单元，其特征在于，所述位单元包括：

四管存储单元和用于将激活信号与四管存储单元输出的权值进行累积加操作的外围存算电路；

所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接；

所述四管存储单元的字线控制端与字线连接，所述四管存储单元的位线控制端与位线连接，所述四管存储单元的反位线控制端与反位线连接；

所述外围存算电路的第一激活信号输入端与第一激活信号线，所述外围存算电路的第一反激活信号输入端与第一反激活信号线连接；

所述外围存算电路的第二激活信号输入端与第二激活信号线，所述外围存算电路的第二反激活信号输入端与第二反激活信号线连接；

所述外围存算电路的信号输出端与信号输出线连接。

2.根据权利要求1所述的应用于存内计算的位单元，其特征在于，所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；

晶体管T1的输入端和晶体管T2的输入端均与电源VDD连接，晶体管T1的输出端与晶体管T2的控制端连接，晶体管T1的控制端与晶体管T2的输出端连接；

晶体管T3的输入端与位线BL连接，晶体管T3的输出端与晶体管T1的输出端连接，晶体管T3的控制端与字线WL连接；

晶体管T4的输入端与反位线BLB连接，晶体管T4的输出端与晶体管T2的输出端连接，晶体管T4的控制端与字线WL连接。

3.根据权利要求2所述的应用于存内计算的位单元，其特征在于，所述外围存算电路，包括电容C1、电容C2、晶体管T5、晶体管T6、晶体管T7和晶体管T8；

晶体管T5的输入端与第一激活信号线MWL_a连接，晶体管T6的输入端与第一反激活信号线MWLB_a连接；晶体管T5的输出端、晶体管T6的输出端和电容C1的一端共点连接；

晶体管T7的输入端与第二激活信号线MWL_b连接，晶体管T8的输入端与第二反激活信号线MWLB_b连接；晶体管T7的输出端、晶体管T8的输出端和电容C2的一端共点连接；

电容C1的另一端和电容C2的另一端连接后与信号输出线连接；

晶体管T5的控制端和晶体管T7的控制端均与所述四管存储单元的权值输出端连接；

晶体管T6的控制端和晶体管T8的控制端均与所述四管存储单元的反权值输出端连接。

4.一种存算阵列装置，其特征在于，所述存算阵列装置包括：

存储阵列模块、列译码模块、行译码模块、输入激活驱动模块和模数转换输出模块；所述存储阵列模块包括成阵列排列的

个应用于存内计算的位单元；

列译码模块的n个位线输出端分别与n个位线连接，列译码模块的n个反位线输出端分别与n个反位线连接；

行译码模块的m个字线输出端分别与m个字线连接；

存储阵列模块的m个第一激活信号输出端分别与m个第一激活信号线连接，存储阵列模块的m个第一反激活信号输出端分别与m个第一反激活信号线连接；存储阵列模块的m个第二激活信号输出端分别与m个第二激活信号线连接，存储阵列模块的m个第二反激活信号输出端分别与m个第二反激活信号线连接；

模数转换输出模块的n个模拟信号输入端分别与n个信号输出线连接；

存储阵列模块的m行的位单元的字线控制端分别与m个字线连接；

存储阵列模块的m行的位单元的第一激活信号输入端分别与m个第一激活信号线连接，存储阵列模块的m行的位单元的第一反激活信号输入端分别与m个第一反激活信号线连接，存储阵列模块的m行的位单元的第二激活信号输入端分别与m个第二激活信号线连接，存储阵列模块的m行的位单元的第二反激活信号输入端分别与m个第二反激活信号线连接；

存储阵列模块的n列的位单元的位线控制端分别与n个位线连接，存储阵列模块的n列的位单元的反位线控制端分别与n个反位线连接；

存储阵列模块的n列的位单元的信号输出端分别与n个信号输出线连接。

5.根据权利要求4所述的存算阵列装置，其特征在于，所述位单元包括：

四管存储单元和用于将激活信号与四管存储单元输出的权值进行累积加操作的外围存算电路；

所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接；

所述四管存储单元的字线控制端与字线连接，所述四管存储单元的位线控制端与位线连接，所述四管存储单元的反位线控制端与反位线连接；

所述外围存算电路的第一激活信号输入端与第一激活信号线连接，所述外围存算电路的第一反激活信号输入端与第一反激活信号线连接；

所述外围存算电路的第二激活信号输入端与第二激活信号线连接，所述外围存算电路的第二反激活信号输入端与第二反激活信号线连接；

所述外围存算电路的信号输出端与信号输出线连接。

6.根据权利要求5所述的存算阵列装置，其特征在于，所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；

晶体管T1的输入端和晶体管T2的输入端均与电源VDD连接，晶体管T1的输出端与晶体管T2的控制端连接，晶体管T1的控制端与晶体管T2的输出端连接；

晶体管T3的输入端与位线BL连接，晶体管T3的输出端与晶体管T1的输出端连接，晶体管T3的控制端与字线WL连接；

晶体管T4的输入端与反位线BLB连接，晶体管T4的输出端与晶体管T2的输出端连接，晶体管T4的控制端与字线WL连接。

7.根据权利要求6所述的存算阵列装置，其特征在于，所述外围存算电路，包括电容C1、电容C2、晶体管T5、晶体管T6、晶体管T7和晶体管T8；

晶体管T5的输入端与第一激活信号线MWL_a连接，晶体管T6的输入端与第一反激活信号线MWLB_a连接；晶体管T5的输出端、晶体管T6的输出端和电容C1的一端共点连接；

晶体管T7的输入端与第二激活信号线MWL_b连接，晶体管T8的输入端与第二反激活信号线MWLB_b连接；晶体管T7的输出端、晶体管T8的输出端和电容C2的一端共点连接；

电容C1的另一端和电容C2的另一端连接后与信号输出线连接；

晶体管T5的控制端和晶体管T7的控制端均与所述四管存储单元的权值输出端连接；

晶体管T6的控制端和晶体管T8的控制端均与所述四管存储单元的反权值输出端连接。

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