CN116648785A - 固态成像装置 - Google Patents

Abstract

根据本发明的实施例的固态成像装置设置有彼此堆叠的第一半导体层和第二半导体层。第一半导体层对于每个像素包括光电转换部和电荷累积部，其中电荷累积部累积由光电转换部生成的信号电荷。第二半导体层包括读出电荷累积部中的信号电荷的像素晶体管。固态成像装置设置有像素分离部和共享耦合部。像素分离部设置在第一半导体层中并且将多个像素彼此分隔。共享耦合部设置在第二半导体层与第一半导体层之间。共享耦合部跨像素分离部设置，并且与多个电荷累积部接触。各个电荷累积部与共享耦合部彼此三维地耦合。

Description

固态成像装置

技术领域

本公开涉及包括堆叠的多个半导体层的固态成像装置。

背景技术

近年来，固态成像装置已经看到诸如CMOS(互补金属氧化物半导体)图像传感器之类的MOS图像传感器的发展。例如，PTL 1提出了一种固态成像装置，其中堆叠有包括像素阵列单元的半导体晶片和包括逻辑电路的半导体晶片。

引文列表

专利文献

PTL 1：日本未经审查的专利申请公开No.2010-245506

发明内容

期望这种固态成像装置具有更高的设计自由度。

因此，期望提供一种使得可以进一步增加设计自由度的固态成像装置。

根据本公开的实施例的固态成像装置包括堆叠的第一半导体层和第二半导体层。第一半导体层对于每个像素包括光电转换部和电荷累积部。电荷累积部累积在光电转换部中生成的信号电荷。第二半导体层包括读出电荷累积部的信号电荷的像素晶体管。这种固态成像装置包括像素分离部和共享耦合部。像素分离部设置在第一半导体层中。像素分离部将多个像素彼此分隔。共享耦合部设置在第二半导体层与第一半导体层之间。共享耦合部跨像素分离部设置。此外，共享耦合部与多个电荷累积部接触。每个电荷累积部与共享耦合部之间的耦合为三维耦合。

在根据本公开的实施例的固态成像装置中，跨像素分离部设置共享耦合部。此外，共享耦合部与多个电荷累积部接触。每个电荷累积部与共享耦合部之间的耦合为三维耦合。与其中每个电荷累积部与共享耦合部具有平面耦合的情况下的接触面积相比，这使得可以增加每个电荷累积部与共享耦合部之间的接触面积。此外，即使在使像素小型化的情况下，也可以抑制共享耦合部与电荷累积部之间的耦合面积的减小。如上所述，可以抑制信号电荷的转移路径的电阻分量的增加。

附图说明

图1是图示根据本公开的实施例的成像装置的功能配置的示例的框图。

图2是图示图1中所示的成像装置的示意性配置的平面示意图。

图3是图示沿着图2中所示的III-III'线截取的截面配置的示意图。

图4是图1中所示的像素共享单元的等效电路图。

图5是图示多个像素共享单元与多条垂直信号线之间的耦合形式的示例的图。

图6是图示图3中所示的成像装置的具体配置的示例的截面示意图。

图7A是图示图6中所示的第一基板的主要部分的平面配置的示例的示意图。

图7B是与图7A中所示的第一基板的主要部分一起图示焊盘部的平面配置的示意图。

图8A是图示图6中所示的第一基板和第二基板的主要部分的放大的截面示意图。

图8B是图示图8A中所示的第一基板和第二基板的主要部分的平面配置的示意图。

图9是图示在与图6中所示的第二基板(半导体层)的主面平行的方向上的平面配置的示例的示意图。

图10是图示像素电路和第一基板的主要部分连同图6中所示的第一布线层的平面配置的示例的示意图。

图11是图示图6中所示的第一布线层和第二布线层的平面配置的示例的示意图。

图12是图示图6中所示的第二布线层和第三布线层的平面配置的示例的示意图。

图13是图示图6中所示的第三布线层和第四布线层的平面配置的示例的示意图。

图14是用于描述图3中所示的成像装置的输入信号等的路径的示意图。

图15是用于描述图3中所示的成像装置的像素信号的信号路径的示意图。

图16是图示图6中所示的第一基板的主要部分的平面配置的修改示例的示意图。

图17是图示包括图16中所示的第一基板的成像装置中的第一基板和第二基板的主要部分的放大的截面示意图。

图18是图示图17中所示的配置的修改示例的截面示意图。

图19是图示图17中所示的配置的修改示例的截面示意图。

图20是图示图17中所示的配置的修改示例的截面示意图。

图21是图示图17中所示的配置的修改示例的截面示意图。

图22是图示图17中所示的配置的修改示例的截面示意图。

图23是图示图17中所示的配置的修改示例的截面示意图。

图24是图示图17中所示的配置的修改示例的截面示意图。

图25是图示图17中所示的配置的修改示例的截面示意图。

图26是图示图17中所示的配置的修改示例的截面示意图。

图27是图示图8B中的平面配置的修改示例的示意图。

图28是图示图8B中的平面配置的修改示例的示意图。

图29是图示图8B中的平面配置的修改示例的示意图。

图30是图示图17中所示的配置的修改示例的截面示意图。

图31是图示包括根据上述任何实施例及其修改示例的成像装置的成像系统的示意性配置的示例的图。

图32是图示图31中所示的成像系统的成像过程的示例的图。

图33是描绘车辆控制系统的示意性配置的示例的框图。

图34是辅助解释车外信息检测部和成像部的安装位置的示例的图。

图35是描绘内窥镜手术系统的示意性配置的示例的视图。

图36是描绘相机头部和相机控制单元(CCU)的功能配置的示例的框图。

具体实施方式

下面参考附图详细描述用于执行本公开的模式。应当注意的是，按照以下次序给出描述。

1.实施例(具有三个基板的堆叠结构的成像装置)

2.修改示例

修改示例A(焊盘部大于浮动扩散部的示例)

修改示例B(浮动扩散部设置有锥度的示例)

修改示例C(浮动扩散部设置有凹部的示例)

修改示例D(浮动扩散部设置有凸部的示例)

修改示例E(贯通电极的下端埋入焊盘部的示例)

修改示例F(焊盘部与侧壁接触的示例)

修改示例G(像素分离部的修改示例)

修改示例H(像素共享单元的平面布局的修改示例)

修改示例I(焊盘部与浮动扩散部之间的接触形式的修改示例)

3.应用示例(成像系统)

4.实际应用示例

<1.实施例>

[成像装置1的功能配置]

图1是图示根据本公开的实施例的固态成像装置(成像装置1)的功能配置的示例的框图。

图1中的成像装置1包括例如输入单元510A、行驱动单元520、定时控制单元530、像素阵列单元540、列信号处理单元550、图像信号处理单元560和输出单元510B。

在像素阵列单元540中，像素541重复地部署在阵列中。更具体而言，包括多个像素541的像素共享单元539用作重复单元。多个像素共享单元539部署在具有行方向和列方向的阵列中。要注意的是，为了方便起见，本说明书有时将行方向称为H方向并且将与行方向正交的列方向称为V方向。在图1的示例中，一个像素共享单元539包括四个像素541(像素541A、541B、541C和541D)。像素541A、541B、541C和541D中的每一个包括光电二极管PD(在下面描述的图6等中图示)。像素共享单元539是用于共享一个像素电路(下面描述的图3中的像素电路210)的单元。换句话说，四个像素541(像素541A、541B、541C和541D)包括一个像素电路(下面描述的像素电路210)。这个像素电路以时分方式开始操作以顺序地读出相应像素541A、541B、541C和541D的像素信号。

像素541A、541B、541C和541D例如被部署为两行两列。像素阵列单元540与像素541A、541B、541C和541D一起设置有多条行驱动信号线542和多条垂直信号线(列读出线)543。每条行驱动信号线542驱动像素阵列单元540中在行方向上并排布置的多个像素541。每条行驱动信号线542驱动像素共享单元539中在行方向上并排布置的相应像素541。虽然下面参考图4详细描述，但是像素共享单元539设置有多个晶体管。为了驱动多个这些相应的晶体管，多条行驱动信号线542耦合到一个像素共享单元539(或与其连接)。像素共享单元539耦合到垂直信号线(列读出线)543(或与其连接)。通过垂直信号线(列读出线)543从像素共享单元539中包括的像素541A、541B、541C和541D中的每一个读出像素信号。

行驱动单元520包括例如确定其中像素被驱动的行的位置的行地址控制部或行解码器部以及生成用于驱动像素541A、541B、541C和541D的信号的行驱动电路部。

列信号处理单元550例如耦合到垂直信号线543(或与其连接)。列信号处理单元550包括与像素541A、541B、541C和541D(像素共享单元539)形成源极跟随器电路的负载电路部。列信号处理单元550可以包括放大通过垂直信号线543从像素共享单元539读出的信号的放大电路部。列信号处理单元550可以包括噪声处理部。例如，噪声处理部从作为光电转换的结果从像素共享单元539读出的信号中移除系统的噪声水平。

列信号处理单元550包括例如模数转换器(ADC)。模数转换器将从像素共享单元539读出的信号或经过上述噪声处理的模拟信号转换成数字信号。ADC包括例如比较器部和计数器部。比较器部比较要转换的模拟信号与要与之比较的参考信号。计数器部测量比较器部的比较结果反转所需的时间。列信号处理单元550可以包括执行控制以扫描读出列的水平扫描电路部。

定时控制单元530基于输入到装置的参考时钟信号或定时控制信号将各自用于控制定时的信号供应给行驱动单元520和列信号处理单元550。

图像信号处理单元560是对作为光电转换的结果获得的数据或作为成像装置1的成像操作的结果获得的数据执行各种信号处理的电路。图像信号处理单元560包括例如图像信号处理电路部和数据保持部。图像信号处理单元560可以包括处理器部。

由图像信号处理单元560执行的信号处理的示例包括在经过AD转换的成像数据是通过拍摄暗被摄体的图像获得的数据的情况下提供多个色调并且在成像数据是通过拍摄明亮被摄体的图像获得的数据的情况下减少色调的色调曲线校正处理。在这种情况下，优选的是将色调曲线特征数据预先存储在图像信号处理单元560的数据保持部中。色调曲线特征数据与使用什么色调曲线来校正成像数据的色调有关。

输入单元510A用于将例如上述参考时钟信号、定时控制信号、特征数据等从装置的外部输入到成像装置1。定时控制信号的示例包括垂直同步信号、水平同步信号等。特征数据存储在例如图像信号处理单元560的数据保持部中。输入单元510A包括例如输入端子511、输入电路部512、输入振幅改变部513、输入数据转换电路部514和电源部。

输入端子511是用于输入数据的外部端子。输入电路部512用于将输入到输入端子511的信号取入成像装置1。输入振幅改变部513将由输入电路部512取入的信号的振幅改变成易于在成像装置1内部使用的振幅。输入数据转换电路部514重新排列输入数据的数据串。输入数据转换电路部514包括例如串行并行转换电路。这个串行并行转换电路将作为输入数据接收到的串行信号转换成并行信号。要注意的是，输入单元510A可以省略输入振幅改变部513和输入数据转换电路部514。电源部基于从外部供应给成像装置1的电力来供应在成像装置1内部所需的各种电压下设定的电力。

在成像装置1耦合到外部存储器装置(或与其连接)的情况下，输入单元510A可以设置有从外部存储器装置接收数据的存储器接口电路。外部存储器装置的示例包括闪存、SRAM、DRAM等。

输出单元510B将图像数据输出到装置的外部。这个图像数据的示例包括由成像装置1拍摄的图像数据、经过图像信号处理单元560的信号处理的图像数据等。输出单元510B包括例如输出数据转换电路部515、输出振幅改变部516、输出电路部517和输出端子518。

输出数据转换电路部515包括例如并行串行转换电路。输出数据转换电路部515将成像装置1内部使用的并行信号转换成串行信号。输出振幅改变部516改变在成像装置1内部使用的信号的振幅。其振幅已被改变的信号更容易在耦合到成像装置1外部(或与其连接)的外部装置中使用。输出电路部517是将数据从成像装置1内部输出到装置的外部的电路。输出电路部517驱动成像装置1外部的布线。布线耦合到输出端子518(或与其连接)。输出端子518将数据从成像装置1输出到装置的外部。输出单元510B可以省略输出数据转换电路部515和输出振幅改变部516。

在成像装置1耦合到外部存储器装置(或与其连接)的情况下，输出单元510B可以设置有将数据输出到外部存储器装置的存储器接口电路。外部存储器装置的示例包括闪存、SRAM、DRAM等。

[成像装置1的示意性配置]

图2和图3中的每一个都图示了成像装置1的示意性配置的示例。成像装置1包括三个基板(第一基板100、第二基板200和第三基板300)。图2示意性地图示了第一基板100、第二基板200和第三基板300的相应平面配置。图3示意性地图示了堆叠的第一基板100、第二基板200和第三基板300的截面配置。图3与沿着图2中所示的III-III'线截取的截面配置对应。

成像装置1是具有三维结构的成像装置，其中三个基板(第一基板100、第二基板200和第三基板300)接合在一起。第一基板100包括半导体层100S和布线层100T。第二基板200包括半导体层200S和布线层200T。第三基板300包括半导体层300S和布线层300T。半导体层100S与根据本公开的“第一半导体层”的具体示例对应。布线层100T与根据本公开的“第一布线层”的具体示例对应。第一基板100与根据本公开的“第一基板”的具体示例对应。半导体层200S与根据本公开的“第二半导体层”的具体示例对应。布线层200T与根据本公开的“第二布线层”的具体示例对应。第二基板200与根据本公开的“第二基板”的具体示例对应。第三基板300与根据本公开的“第三基板”的具体示例对应。

在此，为方便起见，第一基板100、第二基板200和第三基板300的相应基板中包括的布线和布线周围的层间绝缘膜统称为设置在相应基板(第一基板100、第二基板200和第三基板300)中的布线层(100T、200T和300T)。第一基板100、第二基板200和第三基板300按这个次序堆叠。半导体层100S、布线层100T、半导体层200S、布线层200T、布线层300T和半导体层300S沿着堆叠方向按这个次序部署。下面描述第一基板100、第二基板200和第三基板300的具体配置。图3中所示的箭头指示光L进入成像装置1的入射方向。为方便起见，在以下截面视图中，本说明书有时将成像装置1的光入射侧称为“下”、“下侧”、“下方”，并将与光入射侧相反的一侧称为“上”、“上侧”和“上方”。此外，为方便起见，本说明书有时将包括半导体层和布线层的基板的更接近布线层的一侧称为表面并且将基板的更接近半导体层的一侧称为背面。要注意的是，本说明书的描述不限于上述的措辞。成像装置1例如是光从包括光电二极管的第一基板100的背面(光入射面)侧进入的背照式成像装置。

像素阵列单元540和包括在像素阵列单元540中的像素共享单元539通过使用第一基板100和第二基板200两者来配置。第一基板100设置有包括在像素共享单元539中的多个像素541A、541B、541C和541D。这些像素541中的每一个都包括光电二极管(下面描述的光电二极管PD)和转移晶体管(下面描述的转移晶体管TR)。第二基板200设置有包括在像素共享单元539中的像素电路(下面描述的像素电路210)。像素电路210通过转移晶体管TR读出从像素541A、541B、541C和541D中的每一个的光电二极管转移的像素信号或复位光电二极管。除了像这个的像素电路210之外，这个第二基板200还包括在行方向上延伸的多条行驱动信号线542和在列方向上延伸的多条垂直信号线543。第二基板200还包括在行方向上延伸的电源线544(诸如下面描述的电源线VDD)。

第三基板300包括例如输入单元510A、行驱动单元520、定时控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B。行驱动单元520设置在例如在第一基板100、第二基板200和第三基板300的堆叠方向(以下简称为堆叠方向)上与像素阵列单元540部分重叠的区域中。更具体而言，行驱动单元520设置在堆叠方向上与像素阵列单元540在H方向上的端部附近的区域重叠的区域中(图2)。列信号处理单元550例如设置在堆叠方向上与像素阵列单元540部分重叠的区域中。更具体而言，列信号处理单元550设置在堆叠方向上与像素阵列单元540在V方向上的端部附近的区域重叠的区域中(图2)。虽然未示出，但是输入单元510A和输出单元510B可以部署在除第三基板300以外的部分中。例如，输入单元510A和输出单元510B可以部署在第二基板200中。可替代地，第一基板100的背面(光入射面)侧可以设置有输入单元510A和输出单元510B。要注意的是，设置在上述第二基板200中的像素电路在一些情况下可替代地被称为像素晶体管电路、像素晶体管组、像素晶体管、像素读出电路或读出电路。本说明书使用像素电路的名称。

第一基板100和第二基板200例如通过贯通电极(下面描述的图6中的贯通电极120E和121E)电耦合(或连接)。第二基板200和第三基板300例如通过接触部201、202、301和302电耦合(或连接)。第二基板200设置有接触部201和202，并且第三基板300设置有接触部301和302。第二基板200的接触部201与第三基板300的接触部301接触，并且第二基板200的接触部202与第三基板300的接触部302接触。第二基板200包括设置有多个接触部201的接触区域201R和设置有多个接触部202的接触区域202R。第三基板300包括设置有多个接触部301的接触区域301R和设置有多个接触部302的接触区域302R。

接触区域201R和301R在堆叠方向上设置在像素阵列单元540与行驱动单元520之间(图3)。换句话说，接触区域201R和301R例如设置在其中行驱动单元520(第三基板300)与像素阵列单元540(第二基板200)在堆叠方向上彼此重叠的区域或附近的区域中。接触区域201R和301R中的每一个例如部署在这种区域在H方向上的端部处(图2)。第三基板300例如在与行驱动单元520的一部分重叠的位置处设置有接触区域301R。具体而言，第三基板300例如在与行驱动单元520在H方向上的端部重叠的位置处设置有接触区域301R(图2和图3)。接触部201和301例如耦合(或连接)设置在第三基板300中的行驱动单元520和设置在第二基板200中的行驱动信号线542。接触部201和301可以耦合(或连接)例如设置在第三基板300中的输入单元510A以及电源线544和参考电位线(下面描述的参考电位线VSS)。接触区域202R和302R在堆叠方向上设置在像素阵列单元540与列信号处理单元550之间(图3)。换句话说，接触区域202R和302R例如设置在其中列信号处理单元550(第三基板300)与像素阵列单元540(第二基板200)在堆叠方向上彼此重叠的区域或附近的区域中。接触区域202R和302R中的每一个例如部署在这种区域在V方向上的端部处(图2)。第三基板300例如在与列信号处理单元550的一部分重叠的位置处设置有接触区域301R。具体而言，第三基板300例如在与列信号处理单元550在V方向上的端部重叠的位置处设置有接触区域301R(图2和图3)。接触部202和302用于将例如从包括在像素阵列单元540中的多个相应像素共享单元539输出的像素信号(与由于光电二极管的光电转换而生成的电荷量对应的信号)耦合到设置在第三基板300中的列信号处理单元550(或者将像素信号与设置在第三基板300中的列信号处理单元550连接)。像素信号从第二基板200发送到第三基板300。

如上所述，图3是成像装置1的截面视图的示例。第一基板100、第二基板200和第三基板300通过布线层100T、200T和300T电耦合(或连接)。例如，成像装置1包括将第二基板200和第三基板300电耦合(或连接)的电耦合部。具体而言，各自通过使用导电材料形成的电极用于形成接触部201、202、301和302。导电材料通过使用例如诸如铜(Cu)、铝(Al)或金(Au)之类的金属材料形成。接触区域201R、202R、301R和302R例如通过直接接合被形成为电极的布线来电耦合(或连接)第二基板和第三基板，并且使得可以将信号输入到第二基板200和第三基板300和/或从第二基板200和第三基板300输出。

可以在期望的位置处提供电耦合部。电耦合部电耦合(或连接)第二基板200和第三基板300。例如，如图3中作为接触区域201R、202R、301R和302R所描述的，电耦合部可以在堆叠方向上与像素阵列单元540重叠的区域中设置。此外，电耦合部可以设置在堆叠方向上不与像素阵列单元540重叠的区域中。具体而言，电耦合部可以设置在与周边部在堆叠方向上重叠的区域中。周边部部署在像素阵列单元540的外部。

第一基板100和第二基板200例如设置有耦合孔部H1和H2。耦合孔部H1和H2延伸穿过第一基板100和第二基板200(图3)。耦合孔部H1和H2设置在像素阵列单元540(或者各自与像素阵列单元540重叠的部分)的外部(图2)。例如，耦合孔部H1在H方向上部署在像素阵列单元540的外部，并且耦合孔部H2在V方向上部署在像素阵列单元540的外部。例如，耦合孔部H1到达设置在第三基板300中的输入单元510A并且耦合孔部H2到达设置在第三基板300中的输出单元510B。耦合孔部H1和H2中的每一个可以是中空的或可以至少部分地包括导电材料。例如，存在其中接合线耦合到被形成为输入单元510A和/或输出单元510B的电极中的每一个(或与其连接)的配置。可替代地，存在其中被形成为输入单元510A和/或输出单元510B的电极与设置在耦合孔部H1和H2中的导电材料耦合(或连接)的配置。设置在耦合孔部H1和H2中的导电材料可以嵌入耦合孔部H1和H2的部分中或整个耦合孔部H1和H2中，或者导电材料可以形成在耦合孔部H1和H2的侧壁上。

要注意的是，图3图示了其中第三基板300设置有输入单元510A和输出单元510B的结构，但这不是限制性的。例如，也可以通过经由布线层200T和300T将第三基板300的信号发送到第二基板200而将输入单元510A和/或输出单元510B提供给第二基板200。类似地，还可以通过经由布线层100T和200T将第二基板200的信号发送到第一基板100而将输入单元510A和/或输出单元510B提供给第一基板100。

图4是图示像素共享单元539的配置的示例的等效电路图。像素共享单元539包括多个像素541(图4图示了像素541A、541B、541C和541D这四个像素541)、耦合到这些像素541中的多个(或与其连接)的一个像素电路210以及耦合到像素电路210(或与其连接)的垂直信号线543。像素电路210包括例如四个晶体管。具体而言，像素电路210包括放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益开关晶体管FDG。如上所述，像素共享单元539通过使一个像素电路210以时分方式进入操作来将包括在像素共享单元539中的四个相应像素541(像素541A、541B、541C和541D)的像素信号顺序地输出到垂直信号线543。一个像素电路210耦合到多个像素541(或与其连接)。将多个这些像素541的像素信号以时分方式从一个像素电路210输出的模式被称为“多个像素541共享一个像素电路210”。

像素541A、541B、541C和541D中的每一个包括共同的组件。为了将像素541A、541B、541C与541D的组件彼此区分，以下在像素541A的组件的符号末尾附加标识号1，在像素541B的组件的符号末尾附加标识号2，在像素541C的组件的符号末尾附加标识号3，并且在像素541D的组件的符号末尾附加标识号4。在不需要彼此区分像素541A、541B、541C与541D的组件的情况下，像素541A、541B、541C和541D的组件的符号末尾的标识号被省略。

像素541A、541B、541C和541D中的每一个包括例如光电二极管PD、电耦合到光电二极管PD(或与其连接)的转移晶体管TR以及电耦合到转移晶体管TR(或与其连接)的浮动扩散部FD。光电二极管PD(PD1、PD2、PD3和PD4)中的每一个具有电耦合到转移晶体管TR的源极(或与其连接)的阴极，并具有电耦合到参考电位线(例如，地)(或与其连接)的阳极。光电二极管PD对入射光进行光电转换以生成与接收到的光的量对应的电荷。转移晶体管TR(转移晶体管TR1、TR2、TR3和TR4中的每一个)是例如n型CMOS(互补金属氧化物半导体)晶体管。转移晶体管TR具有电耦合到浮动扩散部FD(或与其连接)的漏极并且具有电耦合到驱动信号线(或与其连接)的栅极。这条驱动信号线是耦合到一个像素共享单元539(或与其连接)的多条行驱动信号线542(参见图1)的一部分。转移晶体管TR将由光电二极管PD生成的电荷转移到浮动扩散部FD。浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)中的每一个是形成在p型半导体层中的n型扩散层区域。浮动扩散部FD是暂时保持从光电二极管PD转移的电荷的电荷保持部件和生成与电荷量对应的电压的电荷-电压转换部件。光电二极管PD与根据本公开的“光电转换部”的具体示例对应。浮动扩散部FD与根据本公开的“电荷累积部”的具体示例对应。

一个像素共享单元539中包括的四个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)彼此电耦合(或连接)并且电耦合到放大晶体管AMP的栅极和FD转换增益开关晶体管FDG的源极(或与其连接)。FD转换增益开关晶体管FDG的漏极耦合到复位晶体管RST的源极(或与其连接)。FD转换增益开关晶体管FDG的栅极耦合到驱动信号线(或与其连接)。这条驱动信号线是耦合到一个像素共享单元539(或与其连接)的多条行驱动信号线542的一部分。复位晶体管RST的漏极耦合到电源线VDD(或与其连接)。复位晶体管RST的栅极耦合到驱动信号线(或与其连接)。这条驱动信号线是耦合到一个像素共享单元539(或与其连接)的多条行驱动信号线542的一部分。放大晶体管AMP的栅极耦合到浮动扩散部FD(或与其连接)。放大晶体管AMP的漏极耦合到电源线VDD(或与其连接)。放大晶体管AMP的源极耦合到选择晶体管SEL的漏极(或与其连接)。选择晶体管SEL的源极耦合到垂直信号线543(或与其连接)。选择晶体管SEL的栅极耦合到驱动信号线(或与其连接)。这条驱动信号线是耦合到一个像素共享单元539(或与其连接)的多条行驱动信号线542的一部分。

在转移晶体管TR进入导通状态的情况下，转移晶体管TR将光电二极管PD的电荷转移到浮动扩散部FD。转移晶体管TR的栅极(转移栅极TG)包括例如所谓的垂直电极并且被提供为从半导体层(下面描述的图6中的半导体层100S)的表面延伸到下面描述的图6中所示的PD的深度。复位晶体管RST将浮动扩散部FD的电位复位到预定电位。在复位晶体管RST进入导通状态的情况下，复位晶体管RST将浮动扩散部FD的电位复位到电源线VDD。选择晶体管SEL控制来自像素电路210的像素信号的输出定时。放大晶体管AMP生成具有与浮动扩散部FD中保持的电荷的电平对应的电压的信号作为像素信号。放大晶体管AMP通过选择晶体管SEL耦合到垂直信号线543(或与其连接)。这个放大晶体管AMP连同耦合到垂直信号线543(或与其连接)的负载电路部(参见图1)一起包括在列信号处理单元550中的源极跟随器中。在选择晶体管SEL进入导通状态的情况下，放大晶体管AMP通过垂直信号线543将浮动扩散部FD的电压输出到列信号处理单元550。复位晶体管RST、放大晶体管AMP和选择晶体管SEL例如是N型CMOS晶体管。

FD转换增益开关晶体管FDG用于改变浮动扩散部FD进行的电荷-电压转换的增益。一般而言，在暗处拍摄图像时像素信号小。在基于Q＝CV执行电荷-电压转换的情况下，具有较大电容(FD电容C)的浮动扩散部FD导致在由放大晶体管AMP转换成电压的情况下获得的V较小。相反，明亮的地方提供更大的像素信号。因此浮动扩散部FD无法完全接收光电二极管PD的电荷，除非FD电容C大。另外，FD电容C必须大，以防止在由放大晶体管AMP转换成电压的情况下V太大(即，使V小)。考虑到这些，在FD转换增益开关晶体管FDG接通的情况下，用于FD转换增益开关晶体管FDG的栅极电容增加。这使得整个FD电容C大。相反，在FD转换增益开关晶体管FDG关断的情况下，整个FD电容C变小。以这种方式，将FD转换增益开关晶体管FDG接通和关断允许FD电容C可变。这使得可以切换转换效率。FD转换增益开关晶体管FDG例如是N型CMOS晶体管。

要注意的是，其中不提供FD转换增益开关晶体管FDG的配置也是可能的。在这种情况下，例如，像素电路210包括例如放大晶体管AMP、选择晶体管SEL和复位晶体管RST这三个晶体管。像素电路210例如包括诸如放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益开关晶体管FDG之类的像素晶体管中的至少一个。

选择晶体管SEL可以设置在电源线VDD与放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电耦合到电源线VDD和选择晶体管SEL的漏极(或与其连接)。选择晶体管SEL的源极电耦合到放大晶体管AMP的漏极(或与其连接)，并且选择晶体管SEL的栅极电耦合到行驱动信号线542(或与其连接)(参见图1)。放大晶体管AMP的源极(像素电路210的输出端)电耦合到垂直信号线543(或与其连接)并且放大晶体管AMP的栅极电耦合到复位晶体管RST的源极(或与其连接)。要注意的是，虽然未图示，但共享一个像素电路210的像素541的数量不一定是4个。例如，两个或八个像素541可以共享一个像素电路210。

图5图示了多个像素共享单元539与垂直信号线543之间的耦合形式的示例。例如，将布置在列方向上的四个像素共享单元539划分为四组并且垂直信号线543耦合到这四个相应的组(或与其连接)。图5为了更简单的描述而图示了其中四个组中的每个组包括一个像素共享单元539的示例，但是四个组中的每个组也可以包括多个像素共享单元539。以这种方式，在成像装置1中，布置在列方向上的多个像素共享单元539可以被划分成组，每个组包括一个或多个像素共享单元539。例如，垂直信号线543和列信号处理单元550耦合到这些组中的每个组(或与其连接)。可以同时从相应组中读出像素信号。可替代地，在成像装置1中，一条垂直信号线543可以耦合到布置在列方向上的多个像素共享单元539(或与其连接)。然后以时分方式从耦合到一条垂直信号线543(或与其连接)的多个像素共享单元539顺序地读出像素信号。

[成像装置1的具体配置]

图6图示了成像装置1的第一基板100、第二基板200和第三基板300在垂直于主面的方向上的截面配置的示例。为了简单起见，图6示意性地图示了组件之间的位置关系并且可能图示与实际截面不同的截面。在成像装置1中，第一基板100、第二基板200和第三基板300按这个次序堆叠。成像装置1还包括位于第一基板100的背面侧(光入射面侧)的光接收透镜401。可以在光接收透镜401与第一基板100之间设置滤色器层(未示出)。光接收透镜401例如被提供给像素541A、541B、541C和541D中的每一个。成像装置1例如是背照式成像装置。成像装置1包括部署在中间部分中的像素阵列单元540和部署在像素阵列单元540外部的周边部540B。

第一基板100从光接收透镜401侧起依次包括绝缘膜111、固定电荷膜112、半导体层100S和布线层100T。半导体层100S例如包括硅基板。半导体层100S例如在表面(布线层100T侧的面)的一部分及其附近包括p阱层115。半导体层100S在其它区域(比p阱层115深的区域)中具有n型半导体区域114。例如，这些n型半导体区域114和p阱层115包括在pn结光电二极管PD中。p阱层115是p型半导体区域。

图7A图示了第一基板100的平面配置的示例。图7A主要图示了第一基板100的像素分离部117、光电二极管PD、浮动扩散部FD、VSS接触区域118和转移晶体管TR的平面配置。参考图7A连同图6描述第一基板100的配置。

浮动扩散部FD和VSS接触区域118设置在半导体层100S的表面附近。浮动扩散部FD包括设置在p阱层115中的n型半导体区域。相应像素541A、541B、541C和541D的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)设置在例如像素共享单元539的中间部分中以彼此接近(图7A)。虽然在下面详细描述，但是包括在这个像素共享单元539中的四个浮动扩散部(浮动扩散部FD1、FD2、FD3和FD4)通过电耦合部件(下面描述的焊盘部120)在第一基板100中(更具体而言，在布线层100T中)彼此电耦合(或连接)。另外，每个浮动扩散部FD通过电部件(下面描述的贯通电极120E)从第一基板100耦合(或连接)到第二基板200(更具体而言，从布线层100T到布线层200T)。在第二基板200中(更具体而言，在布线层200T内)，电部件将每个浮动扩散部FD电耦合到放大晶体管AMP的栅极和FD转换增益开关晶体管FDG的源极(或者将每个浮动扩散部FD与放大晶体管AMP的栅极和FD转换增益开关晶体管FDG的源极电连接)。在此，VSS接触区域118与根据本公开的“杂质扩散区域”的具体示例对应。

VSS接触区域118是电耦合到参考电位线VSS(或与其连接)的区域。VSS接触区域118部署成远离浮动扩散部FD。例如，在像素541A、541B、541C和541D中的每一个中，浮动扩散部FD部署在像素在V方向上的端部处，并且VSS接触区域118部署在另一个端部处(图7A)。VSS接触区域118包括例如p型半导体区域。VSS接触区域118例如耦合到接地电位或固定电位(或与其连接)。这为半导体层100S供应参考电位。

第一基板100设置有转移晶体管TR连同光电二极管PD、浮动扩散部FD和VSS接触区域118。这些光电二极管PD、浮动扩散部FD、VSS接触区域118和转移晶体管TR设置在像素541A、541B、541C和541D中的每一个中。转移晶体管TR设置在半导体层100S的表面侧(与光入射面侧相对的一侧或第二基板200侧)。转移晶体管TR包括转移栅极TG。转移栅极TG例如包括与半导体层100S的表面相对的水平部分TGb和设置在半导体层100S中的垂直部分TGa。垂直部分TGa在半导体层100S的厚度方向上延伸。垂直部分TGa的一端与水平部分TGb接触并且另一端设置在n型半导体区域114中。转移晶体管TR包括这种垂直晶体管。这使得不易产生像素信号的转移不良并且使得可以提高像素信号的读出效率。

转移栅极TG的水平部分TGb例如在H方向上从与垂直部分TGa相对的位置朝着像素共享单元539的中间部分延伸(图7A)。这使得可以使贯通电极(下面描述的贯通电极TGV)在H方向上的位置更接近贯通电极(下面描述的贯通电极120E和121E)在H方向上的位置。贯通电极TGV到达转移栅极TG。贯通电极120E和121E耦合到浮动扩散部FD和VSS接触区域118(或与其连接)。例如，设置在第一基板100中的多个像素共享单元539各自具有相同的配置(图7A)。

图8A和图8B中的每一个示意性地图示了第一基板100和第二基板200的主要部分的配置的另一个示例。图8A图示了第一基板100和第二基板200的主要部分的截面配置。图8B图示了像素共享单元539的平面配置的示例。

转移晶体管TR可以包括平面晶体管(图8A)。例如，在这种情况下，转移栅极TG设置在半导体层100S的表面上。例如，这个转移栅极TG的侧面被侧壁SW覆盖。侧壁SW包括例如氮化硅(SiN)。在半导体层100S与转移栅极TG之间设置有栅极绝缘膜(其在图8A中未图示，但与下面描述的图19B中的栅极绝缘膜TR-I对应)。相应像素541A、541B、541C和541D的转移栅极TG(转移栅极TG1、TG2、TG3和TG4)被提供成例如在俯视图中围绕浮动扩散部FD(图8B)。

半导体层100S设置有将像素541A、541B、541C和541D彼此分离的像素分离部117。像素分离部117被形成为在半导体层100S的法线方向(与半导体层100S的表面垂直的方向)上延伸。提供像素分离部117以将像素541A、541B、541C和541D彼此分隔。像素分离部117具有例如平面格子形状(图7A和图7B)。例如，像素分离部117将像素541A、541B、541C和541D彼此电分离和光学分离。像素分离部117例如包括遮光膜117A和绝缘膜117B。例如，钨(W)等用于遮光膜117A。绝缘膜117B设置在遮光膜117A与p阱层115或n型半导体区域114之间。绝缘膜117B例如包括氧化硅(SiO)。像素分离部117具有例如FTI(全沟槽隔离)结构并且穿透半导体层100S。虽然未图示，但是像素分离部117不限于穿透半导体层100S的FTI结构。例如，像素分离部117可以具有未穿透半导体层100S的DTI(深沟槽隔离)结构。像素分离部117在半导体层100S的法线方向上延伸并且形成在半导体层100S的区域的一部分中。

半导体层100S例如设置有第一钉扎区域113和第二钉扎区域116。第一钉扎区域113设置在半导体层100S的背面附近并且部署在n型半导体区域114与固定电荷膜112之间。第二钉扎区域116设置在像素分离部117的侧面上。具体而言，第二钉扎区域116设置在像素分离部117与p阱层115或n型半导体区域114之间。第一钉扎区域113和第二钉扎区域116各自包括例如p型半导体区域。

具有负固定电荷的固定电荷膜112设置在半导体层100S与绝缘膜111之间。由固定电荷膜112感应出的电场在半导体层100S的光接收表面(背面)侧的界面处形成空穴累积层的第一钉扎区域113。这抑制了由半导体层100S的光接收表面侧的界面能级造成的暗电流的生成。固定电荷膜112例如通过使用具有负固定电荷的绝缘膜形成。这种具有负固定电荷的绝缘膜的材料的示例包括氧化铪、氧化锆、氧化铝、氧化钛或氧化钽。

遮光膜117A设置在固定电荷膜112与绝缘膜111之间。这个遮光膜117A可以被提供成与像素分离部117中包括的遮光膜117A连续。固定电荷膜112与绝缘膜111之间的这个遮光膜117A选择性地设置在例如半导体层100S中与像素分离部117相对的位置处。提供绝缘膜111以覆盖这个遮光膜117A。绝缘膜111包括例如氧化硅。

设置在半导体层100S与第二基板200之间的布线层100T从半导体层100S侧起依次包括层间绝缘膜119、焊盘部120和121、钝化膜122、层间绝缘膜123和接合膜124。转移栅极TG的水平部分TGb例如设置在这个布线层100T中。层间绝缘膜119设置在半导体层100S的整个表面之上并且与半导体层100S接触。层间绝缘膜119包括例如氧化硅膜。要注意的是，布线层100T不限于上述配置，而是如果布线层100T具有其中包括布线和绝缘膜的配置就足够了。焊盘部120与根据本公开的“共享耦合部”的具体示例对应。

图7B图示了焊盘部120和121的配置连同图7A中所示的平面配置。焊盘部120和121中的每一个设置在层间绝缘膜119上的选择区域中。焊盘部120用于将相应像素541A、541B、541C和541D的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)彼此耦合(或者将相应像素541A、541B、541C和541D的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)彼此连接)。例如，在俯视图中，在像素共享单元539的中间部分中为每个像素共享单元539部署焊盘部120(图7B)。跨像素分离部117设置焊盘部120。提供的焊盘部120部署为叠加在浮动扩散部FD1、FD2、FD3和FD4中的每一个的至少一部分上(图6和图7B)。具体而言，焊盘部120形成在与共享像素电路210的多个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)中的每一个的至少一部分以及与形成在共享像素电路210的多个光电二极管PD(光电二极管PD1、PD2、PD3和PD4)之间的像素分离部117的至少一部分重叠的区域中。焊盘部120例如在俯视图中具有正方形形状。焊盘部120的形状不限于以上。在俯视图中，焊盘部120可以具有例如圆形形状、椭圆形形状、三角形形状、正方形形状或多边形形状。

层间绝缘膜119可以设置有用于电耦合(或连接)焊盘部120以及浮动扩散部FD1、FD2、FD3和FD4中的每一个的耦合通孔。例如，可以在像素541A、541B、541C和541D中的每一个中设置耦合通孔。例如，耦合通孔可以填充有焊盘部120的一部分，从而电耦合(或连接)焊盘部120以及浮动扩散部FD1、FD2、FD3和FD4中的每一个。

焊盘部121用于将多个VSS接触区域118彼此耦合(或将多个VSS接触区域118彼此连接)。例如，在V方向上相邻的像素共享单元539中的一个的像素541C和541D中设置的VSS接触区域118与另一个像素共享单元539中的像素541A和541B中设置的VSS接触区域118通过焊盘部121电耦合(或连接)。焊盘部121例如跨像素分离部117设置。焊盘部121被部署为叠加在这四个VSS接触区域118中的每一个的至少一部分上。具体而言，在与半导体层100S的表面垂直的方向上与多个VSS接触区域118中的每一个的至少一部分以及与形成在多个VSS接触区域118之间的像素分离部117的至少一部分重叠的区域中形成焊盘部121。

层间绝缘膜119设置有用于电耦合(或连接)焊盘部121和VSS接触区域118的耦合通孔。例如，可以在像素541A、541B、541C和541D中的每一个中设置耦合通孔。例如，耦合通孔可以填充有焊盘部121的一部分，从而电耦合(或连接)焊盘部121和VSS接触区域118。例如，在V方向上布置的多个像素共享单元539中的每一个的焊盘部120和焊盘部121在H方向上部署在基本上相同的位置处(图7B)。

提供焊盘部120允许整个芯片减少用于将相应的浮动扩散部FD耦合到像素电路210(例如，放大晶体管AMP的栅极电极)的布线。类似地，提供焊盘部121允许整个芯片减少各自向每个VSS接触区域118供应电位的布线。这使得可以例如减小整个芯片的面积，抑制小型化像素中的布线之间的电干扰，和/或通过减少零件数量来降低成本。

可以在第一基板100和第二基板200中的期望位置处提供焊盘部120和121。具体而言，可以在布线层100T和半导体层200S的绝缘区域212中的任何一个中提供焊盘部120和121。在焊盘部120和121设置在布线层100T中的情况下，焊盘部120和121可以与半导体层100S直接接触。具体而言，焊盘部120和121中的每一个可以被配置为直接耦合到浮动扩散部FD的至少一部分和/或VSS接触区域118的一部分(或与其连接)。此外，可以采用如下配置，其中从耦合到焊盘部120和121中的每一个(或与其连接)的浮动扩散部FD和/或VSS接触区域118提供相应的耦合通孔，并且焊盘部120和121设置在布线层100T和半导体层200S的绝缘区域212中的期望位置处。此外，可以采用如下配置，其中从耦合到焊盘部120和121中的每一个(或与其连接)的浮动扩散部FD和/或VSS接触区域118提供相应的耦合通孔，并且焊盘部120和121设置在布线层100T和半导体层200S的绝缘区域212中的期望位置处。

特别地，在焊盘部120和121设置在布线层100T中的情况下，可以减少半导体层200S的绝缘区域212中耦合到浮动扩散部FD和/或VSS接触区域118(或与其连接)的布线。这使得可以在其中形成有像素电路210的第二基板200中减小用于形成用于从浮动扩散部FD耦合到像素电路210的贯通布线的绝缘区域212的面积。因此可以确保形成有像素电路210的第二基板200的大面积。确保像素电路210的面积使得可以形成大像素晶体管并且例如通过降低噪声有助于提高图像质量。

特别地，在FTI结构用于像素分离部117的情况下，优选的是为每个像素541提供浮动扩散部FD和/或VSS接触区域118。使用焊盘部120和121的配置使得可以显著减少耦合(或连接)第一基板100和第二基板200的布线。

此外，如图7B中所示，例如，多个浮动扩散部FD中的每一个耦合到(或多个浮动扩散部FD中的每一个与其连接)的焊盘部120和多个VSS接触区域118中的每一个耦合到(或多个VSS接触区域118中的每一个与其连接)的焊盘部121在V方向上交替直线部署。此外，焊盘部120和121形成在被多个光电二极管PD、多个转移栅极TG和多个浮动扩散部FD围绕的位置处。这使得可以在其中形成有多个元件的第一基板100中自由地部署除浮动扩散部FD和VSS接触区域118以外的元件。可以实现芯片整体的高效布局。此外，在形成在每个像素共享单元539中的元件的布局中确保对称性并且可以抑制每个像素541的特性的变化。

焊盘部120与浮动扩散部FD之间的耦合不是仅通过使用与光入射面平行的平面执行的耦合，而是三维耦合。三维耦合是指包括焊盘部120和浮动扩散部FD在与光入射面交叉的平面或曲面上耦合(或连接)的形式的耦合形式。在这种情况下，夹在彼此相邻的两个浮动扩散部FD之间的像素分离部117的在半导体层200S侧的一部分(称为“像素分离部117的上端”)设置在从半导体层100S的在半导体层200S侧的表面后退的位置处。例如，如图8A中所示，相应浮动扩散部FD的侧面与焊盘部120接触。与像素分离部117的上端的上表面与半导体层100S的在半导体层200S侧的表面齐平设置的情况下的耦合面积相比，这使得可以增加焊盘部120和浮动扩散部FD之间的耦合面积。此外，即使在像素541被小型化的情况下，也可以抑制焊盘部120与浮动扩散部FD之间的耦合面积的减小。

焊盘部120和121中的每一个包括例如多晶硅(PolySi)。更具体而言，焊盘部120和121中的每一个包括添加有杂质的掺杂多晶硅。焊盘部120和121中的每一个优选地包括诸如多晶硅、钨(W)、钛(Ti)和氮化钛(TiN)之类的耐热性高的导电材料。这使得可以在将第二基板200的半导体层200S接合到第一基板100之后形成像素电路210。下面描述其原因。要注意的是，以下的描述是指在将第一基板100与第二基板200的半导体层200S接合在一起之后形成像素电路210的方法作为第一制造方法。

在此，还可以想到在第二基板200中形成像素电路210，然后将其接合到第一基板100(这在下面称为第二制造方法)。在这种第二制造方法中，预先在第一基板100的表面(布线层100T的表面)和第二基板200的表面(布线层200T的表面)上形成用于电耦合的相应电极。在第一基板100和第二基板200接合在一起的情况下，已经形成在第一基板100的表面和第二基板200的表面上的用于电耦合的相应电极同时接触。这在包括在第一基板100中的布线与包括在第二基板200中的布线之间形成电耦合。因此，其中使用第二制造方法的成像装置1的配置允许根据第一基板100和第二基板200的相应配置通过使用例如适当的工艺来制造。可以制造高质量和高性能的成像装置。

像这种的第二制造方法在将第一基板100和第二基板200接合在一起时可能由于用于接合的制造装置而具有对准误差。此外，第一基板100和第二基板200各自具有例如大约数十cm的直径尺寸。在第一基板100和第二基板200接合在一起的情况下，这些第一基板100和第二基板200可能在基板的相应组件的微观区域中膨胀或收缩。这种基板膨胀或收缩是由于基板在略微不同的定时开始接触而引起的。第一基板100和第二基板200的这种膨胀或收缩有时造成在第一基板100的表面和第二基板200的表面上形成的用于电耦合的相应电极具有位置误差。在第二制造方法中，优选的是虽然有这样的误差，但采取措施使第一基板100和第二基板200的相应电极接触。具体而言，考虑到上述误差，第一基板100或第二基板200中的至少一个具有大电极。更优选地，第一基板100和第二基板200都具有大电极。例如，第二制造方法的使用因此造成形成在第一基板100或第二基板200的表面上的电极的尺寸(基板在平面方向上的尺寸)大于内部电极在厚度方向上从第一基板100或第二基板200的内部延伸到表面的尺寸。

同时，在焊盘部120和121中的每一个中包括具有耐热性的导电材料使得可以使用上述第一制造方法。在第一制造方法中，在形成包括光电二极管PD、转移晶体管TR等的第一基板100之后，将这个第一基板100和第二基板200(半导体层2000S)接合在一起。此时，第二基板200还没有形成像素电路210中所包括的有源元件、布线层等的图案。第二基板200上还没有形成图案。因而，即使第一基板100和第二基板200接合在一起的接合位置有误差，这个接合误差也不会造成第一基板100的图案与第二基板200的图案之间的对准误差。这是因为第二基板200的图案是在第一基板100和第二基板200接合在一起之后形成的。要注意的是，在第二基板上形成图案的情况下，例如，用于形成图案的曝光装置在对形成在第一基板上的图案进行对准的同时形成图案。上述原因防止第一基板100与第二基板200之间的接合位置误差成为在第一制造方法中制造成像装置1的障碍。由于类似的原因，在第二制造方法中由基板膨胀或收缩造成的误差也不是在第一制造方法中制造成像装置1的障碍。

在第一制造方法中，在第一基板100和第二基板200(半导体层200S)以这种方式接合在一起之后，在第二基板200上形成有源元件。之后，形成贯通电极120E和121E以及贯通电极TGV(图6)。为了形成这些贯通电极120E、121E和TGV，例如从第二基板200的上方通过曝光装置通过使用缩小投影曝光来形成用于贯通电极的图案。即使第二基板200与曝光装置存在对准误差，使用缩小曝光投影也允许误差在第二基板200中至多为如上文所述的第二制造方法的误差的量值的百分之几十(缩小曝光投影倍率的倒数)。因此，采用使用第一制造方法的成像装置1的配置促进形成在第一基板100和第二基板200上的相应元件彼此对准并且可以制造高质量和高性能成像装置。

通过使用像这样的第一制造方法制造的成像装置1具有与以第二制造方法制造的成像装置不同的特征。具体而言，在以第一制造方法制造的成像装置1中，例如，贯通电极120E、121E和TGV中的每一个从第二基板200到第一基板100具有基本上恒定的厚度(基板的平面方向上的尺寸)。可替代地，在贯通电极120E、121E和TGV中的每一个具有锥形形状的情况下，贯通电极120E、121E和TGV中的每一个具有一定倾斜度的锥形形状。包括像这样的贯通电极120E、121E和TGV的成像装置1促进使像素541小型化。

在此，在以第一制造方法制造成像装置1的情况下，在将第一基板100和第二基板200(半导体层200S)接合在一起之后在第二基板200中形成有源元件。因而，形成有源元件所需的热处理也影响第一基板100。因此，如上所述，优选的是将各自具有高耐热性的导电材料用于设置在第一基板100中的焊盘部120和121。例如，对于焊盘部120和121中的每一个，优选的是使用具有比第二基板200的布线层200T中包括的布线材料的至少一部分更高熔点(即，更高耐热性)的材料。例如，诸如掺杂的多晶硅、钨、钛或氮化钛之类的具有高耐热性的导电材料用于焊盘部120和121中的每一个。这使得可以通过使用上述第一制造方法来制造成像装置1。

焊盘部120和121中的每一个可以包括金属材料，包括氮化钽(TaN)、铝(Al)、铜(Cu)等。

钝化膜122例如设置在半导体层100S的整个表面之上以覆盖焊盘部120和121以及转移晶体管TR(转移栅极TG)(图6)。钝化膜122包括例如氮化硅(SiN)膜。层间绝缘膜123隔着钝化膜122覆盖焊盘部120和121。这个层间绝缘膜123设置在半导体层100S的整个表面之上。层间绝缘膜123包括例如氧化硅(SiO)膜。接合膜124设置在第一基板100(具体而言，布线层100T)与第二基板200之间的接合面上。换句话说，接合膜124与第二基板200接触。这个接合膜124设置在第一基板100的整个主面之上。接合膜124例如包括氮化硅膜。

光接收透镜401与半导体层100S相对，例如，固定电荷膜112和绝缘膜111介于光接收透镜401与半导体层100S之间(图6)。光接收透镜401例如设置在与像素541A、541B、541C和541D中的每一个的光电二极管PD相对的位置处。

第二基板200从第一基板100侧起依次包括半导体层200S和布线层200T。半导体层200S包括硅基板。半导体层200S在厚度方向上设置有阱区域211。阱区域211例如是p型半导体区域。第二基板200设置有为每个像素共享单元539部署的像素电路210。这个像素电路210例如设置在半导体层200S的表面侧(布线层200T侧)。在成像装置1中，第二基板200接合到第一基板100以使第二基板200的背面侧(半导体层200S侧)与第一基板100的表面侧(布线层100T侧)相对。换句话说，第二基板200以面对背的方式接合到第一基板100。

图9至图13中的每一个示意性地图示了第二基板200的平面配置的示例。图9图示了设置在半导体层200S的表面附近的像素电路210的配置。图10示意性地图示了布线层200T(具体而言，下面描述的第一布线层W1)以及耦合到布线层200T(或与其连接)的半导体层200S和第一基板100的相应组件的配置。图11至图13中的每一个图示了布线层200T的平面配置的示例。下面参考图9至图13连同图6描述了第二基板200的配置。图9和图10中的每一个用虚线图示光电二极管PD的外形(像素分离部117与光电二极管PD之间的边界)，并且用点线图示半导体层200S的与包括在像素电路210中的每个晶体管的栅极电极重叠的一部分以及元件分离区域213或绝缘区域212之间的边界。放大晶体管AMP的在沟道宽度方向上与栅极电极重叠的一部分的侧面之一设置有半导体层200S与元件分离区域213之间的边界以及元件分离区域213与绝缘区域212之间的边界。下面参考图9至图13连同图6描述第二基板200的配置。

第二基板200设置有将半导体层200S划分的绝缘区域212和在厚度方向上设置在半导体层200S的一部分中的元件分离区域213(图6)。例如，两个像素共享单元539的贯通电极120E和121E以及贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)部署在绝缘区域212中(图11)。绝缘区域212设置在H方向上相邻的两个像素电路210之间。两个像素共享单元539耦合到这两个像素电路210(或与其连接)。

绝缘区域212具有与半导体层200S的厚度基本上相同的厚度(图6)。半导体层200S被这个绝缘区域212划分。贯通电极120E和121E以及贯通电极TGV部署在这个绝缘区域212中。绝缘区域212例如包括氧化硅。

贯通电极120E和121E被提供为在厚度方向上穿透绝缘区域212。贯通电极120E和121E的上端耦合到布线层200T的布线(下述的第一布线层W1、第二布线层W2、第三布线层W3和第四布线层W4)(或与其连接)。提供这些贯通电极120E和121E以穿透绝缘区域212、接合膜124、层间绝缘膜123和钝化膜122。贯通电极120E和121E的下端耦合到焊盘部120和121(或与其连接)(图6)。贯通电极120E用于电耦合(或连接)焊盘部120和像素电路210。换句话说，贯通电极120E将第一基板100的浮动扩散部FD电耦合到第二基板200的像素电路210(或将第一基板100的浮动扩散部FD与第二基板200的像素电路210电连接)。贯通电极121E用于电耦合(或连接)焊盘部121和布线层200T的参考电位线VSS。换句话说，贯通电极121E将第一基板100的VSS接触区域118电耦合到第二基板200的参考电位线VSS(或将第一基板100的VSS接触区域118与第二基板200的参考电位线VSS电连接)。

贯通电极TGV被提供成在厚度方向上穿透绝缘区域212。贯通电极TGV的上端耦合到布线层200T的布线(或与其连接)。这个贯通电极TGV被提供成穿透绝缘区域212、接合膜124、层间绝缘膜123、钝化膜122和层间绝缘膜119。贯通电极TGV的下端耦合到转移栅极TG(或与其连接)(图6)。像这样的贯通电极TGV用于电耦合(或连接)像素541A、541B、541C和541D中的每一个的转移栅极TG(转移栅极TG1、TG2、TG3和TG4中的每一个)与布线层200T的每条布线(下面具体描述的图10中的行驱动信号线542的一部分或布线TRG1、TRG2、TRG3和TRG4中的每一条)。换句话说，贯通电极TGV将第一基板100的转移栅极TG电耦合到第二基板200的布线TRG(或将第一基板100的转移栅极TG与第二基板200的布线TRG电连接)并且将驱动信号发送到相应的转移晶体管TR(转移晶体管TR1、TR2、TR3和TR4)。

绝缘区域212是其中上述贯通电极120E和121E以及贯通电极TGV被设置为与半导体层200S绝缘的区域。贯通电极120E和121E以及贯通电极TGV用于电耦合(或连接)第一基板100和第二基板200。例如，贯通电极120E和121E以及贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)部署在绝缘区域212中。绝缘区域212设置在H方向上相邻的两个像素电路210(像素共享单元539)之间。贯通电极120E和121E以及贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)耦合到这两个像素电路210(或与其连接)。绝缘区域212被提供成例如在V方向上延伸(图8)。在此，通过设法部署转移栅极TG的水平部分TGb，与垂直部分TGa的位置相比，贯通电极TGV在H方向上的位置更接近贯通电极120E和121E在H方向上的位置(图7A)。例如，贯通电极TGV在H方向上部署在与贯通电极120E和120E基本上相同的位置处。这允许在V方向上延伸的绝缘区域212一起设置有贯通电极120E和121E以及贯通电极TGV。作为另一个部署示例，还可以想到仅在叠加在垂直部分TGa上的区域中提供水平部分TGb。在这种情况下，贯通电极TGV被形成为基本上在垂直部分TGa的正上方。例如，贯通电极TGV部署在每个像素541在H方向和V方向的基本上中间部分中。于是，贯通电极TGV在H方向上的位置与贯通电极120E和121E在H方向上的位置具有大的不匹配。例如，绝缘区域212设置在贯通电极TGV以及贯通电极120E和121E的周围，以使贯通电极TGV以及贯通电极120E和121E与接近的半导体层200S电绝缘。在贯通电极TGV在H方向上的位置与贯通电极120E和121E在H方向上的位置相距较远的情况下，需要在相应贯通电极120E、121E和TGV的周围独立地提供绝缘区域212。这将半导体层200S划分为小片。与此相比，其中贯通电极120E和121E以及贯通电极TGV一起部署在V方向上延伸的绝缘区域212中的布局允许半导体层200S在H方向上具有更大的尺寸。这使得可以确保半导体层200S中的半导体元件形成区域的大面积。这允许例如放大晶体管AMP具有更大的尺寸并且使得可以抑制噪声。

此外，成像装置1在第一基板100中设置有焊盘部120。因此，为每个像素共享单元539提供贯通电极120E。另外，第一基板100设置有焊盘部121。因此，为每四个像素(像素541A、541B、541C和541D)提供贯通电极121E。这使得可以减少贯通电极120E和121E的数量并使绝缘区域212小。下面描述其原因。

元件分离区域213设置在半导体层200S的表面侧。元件分离区域213具有STI(浅沟槽隔离)结构。在这个元件分离区域213中，半导体层200S在厚度方向(与第二基板200的主面垂直的方向)上被挖入并且这个挖入部被绝缘膜填充。这个绝缘膜包括例如氧化硅。元件分离区域213根据像素电路210的布局在像素电路210中包括的多个晶体管之间执行元件分离。半导体层200S(具体而言，阱区域211)在元件分离区域213(半导体层200S的较深部分)下方延伸。

在此，参考图7A、图7B和图9，描述第一基板100中的像素共享单元539的外形(基板的平面方向上的外形)与第二基板200中的像素共享单元539的外形之间的不同之处。

在成像装置1中，像素共享单元539设置在第一基板100和第二基板200两者中。例如，设置在第一基板100中的像素共享单元539的外形与设置在第二基板200中的像素共享单元539的外形彼此不同。

图7A和图7B中的每一个将像素541A、541B、541C和541D中的每一个的外形线图示为单点划线并且将像素共享单元539的外形图示为粗线。例如，第一基板100的像素共享单元539包括在H方向上相邻部署的两个像素541(像素541A和541B)和在V方向上与其相邻部署的两个像素541(像素541C和541D)。换句话说，第一基板100的像素共享单元539包括两行两列的四个相邻像素541。第一基板100的像素共享单元539具有基本上正方形的外形。在像素阵列单元540中，像这样的像素共享单元539被布置为在H方向上以2像素间距(与两个像素541对应的间距)和在V方向上以2像素间距(与两个像素541对应的间距)布置。

图9和图10中的每一个将像素541A、541B、541C和541D中的每一个的外形线图示为单点划线并且将像素共享单元539的外形图示为粗线。例如，第二基板200的像素共享单元539的外形在H方向上小于第一基板100的像素共享单元539的外形而在V方向上大于第一基板100的像素共享单元539的外形。例如，第二基板200的像素共享单元539被形成为具有在H方向上与一个像素对应的尺寸(区域)并且被形成为具有在V方向上与四个像素对应的尺寸。换句话说，第二基板200的像素共享单元539被形成为具有与布置为一行四列的相邻像素对应的尺寸。第二基板200的像素共享单元539具有基本上矩形的外形。

例如，在每个像素电路210中，选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益开关晶体管FDG按这个次序在V方向上成直线部署(图9)。如上所述，以基本上矩形的外形提供每个像素电路210使得可以将四个晶体管(选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益开关晶体管FDG)成直线部署在一个方向(图9中的V方向)上。这使得可以在一个扩散区域(耦合到电源线VDD(或与其连接)的扩散区域)中共享放大晶体管AMP的漏极和复位晶体管RST的漏极。例如，也可以将每个像素电路210的形成区域提供为基本正方形形状。在这种情况下，两个晶体管沿着一个方向部署并且难以在一个扩散区域中共享放大晶体管AMP的漏极和复位晶体管RST的漏极。将像素电路210的形成区域提供为基本矩形形状促进四个晶体管紧密部署并且使得可以减小像素电路210的形成区域的尺寸。换句话说，可以使像素小型化。此外，在不需要减小像素电路210的形成区域的尺寸的情况下，可以增加放大晶体管AMP的形成区域的尺寸并抑制噪声。

例如，除了选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益开关晶体管FDG之外，在半导体层200S的表面附近还提供耦合到参考电位线VSS(或与其连接)的VSS接触区域218。VSS接触区域218包括例如p型半导体区域。VSS接触区域218通过布线层200T的布线和贯通电极121E电耦合到第一基板100(半导体层100S)的VSS接触区域118(或与其连接)。这个VSS接触区域218例如设置在与FD转换增益开关晶体管FDG的源极相邻的位置处，元件分离区域213介于其间(图9)。

接下来，参考图7B和图9，描述设置在第一基板100中的像素共享单元539与设置在第二基板200中的像素共享单元539之间的位置关系。例如，第一基板100的布置在V方向上的两个像素共享单元539当中的一个(例如，图7B的上侧)像素共享单元539耦合到第二基板100的布置在H方向上的两个像素共享单元539当中的一个(例如，图9的左侧)像素共享单元539(或与其连接)。例如，第一基板100的布置在V方向上的两个像素共享单元539当中的另一个(例如，图7B的下侧)像素共享单元539耦合到第二基板100的布置在H方向上的两个像素共享单元539当中的另一个(例如，图9的右侧)像素共享单元539(或与其连接)。

例如，在第二基板200的布置在H方向上的两个像素共享单元539中，其中一个像素共享单元539的内部布局(晶体管等的部署)与通过在V方向和H方向上反转另一个像素共享单元539的内部布局而获得的布局基本上相同。下面描述由这个布局提供的效果。

在第一基板100的布置在V方向上的两个像素共享单元539中，相应的焊盘部120部署在像素共享单元539的外形的中间部分中。换句话说，相应的焊盘部120在V方向和H方向上部署在像素共享单元539的中间部分中(图7B)。相比之下，第二基板200的像素共享单元539具有如上所述在V方向上长的基本上矩形的外形。例如，耦合到焊盘部120(或与其连接)的放大晶体管AMP因此部署在V方向上从像素共享单元539的中间移位到图的上侧的位置处。例如，在第二基板200的布置在H方向的两个像素共享单元539具有相同的内部布局的情况下，放大晶体管AMP与像素共享单元539之一的焊盘部120(例如，在图7B的上侧的像素共享单元539的焊盘部120)之间的距离相对短。但是，放大晶体管AMP与另一个像素共享单元539的焊盘部120(例如，在图7B的下侧的像素共享单元539的焊盘部120)之间的距离长。这增加了耦合(或连接)这些放大晶体管AMP和焊盘部120所需的布线的面积。像素共享单元539的布线布局可能复杂化。这可能会影响成像装置1的小型化。

作为对此的对策，第二基板200的布置在H方向上的两个像素共享单元539的相应内部布局至少在V方向上彼此颠倒，从而使得可以减小在这两个像素共享单元539两者的放大晶体管AMP与焊盘部120之间的距离。与第二基板200的布置在H方向上的两个像素共享单元539具有相同的内部布局的配置相比，这使得更容易使成像装置1小型化。要注意的是，图7A和图7B中的每一个图示了第二基板200的多个像素共享单元539中的每一个的平面布局具有双边对称性，但是在考虑上述图9中所示的第一布线层W1的布局的情况下双边不对称。

此外，优选的是，第二基板200的布置在H方向上的两个像素共享单元539的内部布局也在H方向上颠倒。下面描述其原因。如图10中所示，第二基板200的布置在H方向上的两个相应像素共享单元539耦合到第一基板100的焊盘部120和121(或与其连接)。例如，焊盘部120和121在H方向上部署在第二基板200的两个像素共享单元539的中间部分中(在布置在H方向上的两个像素共享单元539之间)。第二基板200的两个像素共享单元539布置在H方向上。这使得可以通过在H方向上彼此附加地颠倒第二基板200的布置在H方向上的两个像素共享单元539的内部布局来减小第二基板200的多个相应像素共享单元539与焊盘部120和121之间的距离。换句话说，更容易使成像装置1小型化。

此外，第二基板200的像素共享单元539的外形线的位置不一定与第一基板100的任何像素共享单元539的外形线的位置匹配。例如，在第二基板200的布置在H方向上的两个像素共享单元539当中，一侧(例如，图10的左侧)的像素共享单元539的在V方向上的一侧(例如，图10的上侧)的外形线部署在第一基板100的对应像素共享单元539(例如，图7B的上侧)的在V方向上的一侧的外形线之外。此外，在第二基板200的布置在H方向上的两个像素共享单元539当中，另一侧(例如，图10的右侧)的像素共享单元539的在V方向上的另一侧(例如，图10的下侧)的外形线部署在第一基板100的对应像素共享单元539(例如，图7B的下侧)的在V方向上的另一侧的外形线之外。第二基板200的像素共享单元539和第一基板100的像素共享单元539均以这种方式部署，从而使得可以减小放大晶体管AMP与焊盘部120之间的距离。这促进使成像装置1小型化。

此外，在第二基板200的多个像素共享单元539之间，相应外形线的位置不一定彼此匹配。例如，第二基板200的布置在H方向上的两个像素共享单元539的外形线部署在V方向上偏移的位置处。这使得可以减小放大晶体管AMP与焊盘部120之间的距离。这促进使成像装置1小型化。

参考图7B和图10，描述像素阵列单元540中像素共享单元539的重复部署。第一基板100的像素共享单元539具有在H方向上两个像素541的尺寸和在V方向上两个像素541的尺寸(图7B)。例如，在第一基板100的像素阵列单元540中，各自具有与四个像素541对应的尺寸的这些像素共享单元539在H方向上以2像素间距(与两个像素541对应的间距)并在V方向上以2像素间距(与两个像素541对应的间距)重复相邻布置。可替代地，第一基板100的像素阵列单元540可以设置有包括在V方向上相邻部署的两个像素共享单元539的一对像素共享单元539。在第一基板100的像素阵列单元540中，例如，这些成对的像素共享单元539在H方向上以2像素间距(与两个像素541对应的间距)并且在V方向上以4像素间距(与四个像素541对应的间距)重复相邻布置。第二基板200的像素共享单元539在H方向上具有一个像素541的尺寸并且在V方向上具有四个像素541的尺寸(图10)。例如，第二基板200的像素阵列单元540设置有包括两个像素共享单元539的一对像素共享单元539，每个像素共享单元539具有与这四个像素541对应的尺寸。这些像素共享单元539被部署成在H方向上相邻并且在V方向上移位。在第二基板200的像素阵列单元540中，例如，这些成对的像素共享单元539在H方向上以2像素间距(与两个像素541对应的间距)并且在V方向上以4像素间距(与四个像素541对应的间距)重复相邻布置，没有间隙。像这样的像素共享单元539的重复部署使得可以无间隙地部署像素共享单元539。这促进使成像装置1小型化。

优选的是放大晶体管AMP具有例如三维结构，诸如鳍(Fin)结构(图6)。例如，鳍式放大晶体管AMP包括包含半导体层200S的一部分的鳍、具有围绕这个鳍的三个平面的栅极电极以及设置在栅极电极与鳍之间的栅极绝缘膜。具有三维结构的晶体管是其中设置有多个与沟道相对的栅极电极平面的晶体管或者其中在沟道周围设置有栅极电极曲面的晶体管。在这种具有三维结构的晶体管具有与平面晶体管相同的覆盖区(图9中的占用区域)的情况下，与平面晶体管相比，可以增加有效栅极宽度。这使得大量电流通过具有三维结构的晶体管并增加跨导gm。与平面晶体管相比，这使得可以增加具有三维结构的晶体管的操作速度。此外，还可以降低RN(随机噪声)。此外，具有三维结构的晶体管具有比平面晶体管更大的栅极面积。这降低了RTS(随机电报信号)噪声。

将这种具有三维结构的晶体管用于放大晶体管AMP、选择晶体管SEL、复位晶体管RST或FD转移晶体管FDG中的至少任何一个增加晶体管特性并且使得可以例如提高图像质量。特别地，在放大晶体管AMP包括具有三维结构的晶体管的情况下，噪声被有效地降低。这使得可以提高图像质量。此外，放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转移晶体管FDG都可以包括各自具有三维结构的晶体管。在这种情况下，更容易制造像素电路210。

接下来，参考图11至图13，描述布线层200T的平面配置。图11图示了第一布线层W1和第二布线层W2的平面配置的示例。图123图示了第二布线层W2和第三布线层W3的平面配置的示例。图13图示了第三布线层W3和第四布线层W4的平面配置的示例。

例如，第三布线层W3包括在H方向(行方向)上延伸的布线TRG1、TRG2、TRG3、TRG4、SELL、RSTL和FDGL(图12)。这些布线与参考图4描述的多条行驱动信号线542对应。布线TRG1、TRG2、TRG3和TRG4用于分别向转移栅极TG1、TG2、TG3和TG4发送驱动信号。布线TRG1、TRG2、TRG3和TRG4分别通过第二布线层W2、第一布线层W1和贯通电极120E耦合到转移栅极TG1、TG2、TG3和TG4(或与其连接)。布线SELL、布线RSTL和布线FDGL用于分别向选择晶体管SEL的栅极、复位晶体管RST的栅极和FD转换增益开关晶体管FDG的栅极发送驱动信号。布线SELL、RSTL和FDGL分别通过第二布线层W2、第一布线层W1和耦合部耦合到选择晶体管SEL、复位晶体管RST和FD转换增益开关晶体管FDG的相应栅极(或与其连接)。

例如，第四布线层W4包括在V方向(列方向)上延伸的电源线VDD、参考电位线VSS和垂直信号线543(图13)。电源线VDD通过第三布线层W3、第二布线层W2、第一布线层W1和耦合部耦合到放大晶体管AMP的漏极和复位晶体管RST的漏极(或与其连接)。参考电位线VSS通过第三布线层W3、第二布线层W2、第一布线层W1和耦合部218V耦合到VSS接触区域218(或与其连接)。此外，参考电位线VSS通过第三布线层W3、第二布线层W2、第一布线层W1、贯通电极121E和焊盘部121耦合到第一基板100的VSS接触区域118(或与其连接)。垂直信号线543通过第三布线层W3、第二布线层W2、第一布线层W1和耦合部耦合到选择晶体管SEL的源极(Vout)(或与其连接)。

接触部201和202可以在俯视图中设置在与像素阵列单元540重叠的位置处(例如，图3)，或者可以设置在像素阵列单元540外部的周边部540B中(例如，图6)。接触部201和202设置在第二基板200的表面(布线层200T侧的面)上。接触部201和202中的每一个例如包括诸如Cu(铜)和Al(铝)之类的金属。接触部201和202从布线层200T的表面(第三基板300侧的面)露出。接触部201和202中的每一个用于将第二基板200与第三基板300电耦合(或连接)并将第二基板200和第三基板300接合在一起。

图6图示了其中第二基板200的周边部540B设置有周边电路的示例。这个周边电路可以包括行驱动单元520的一部分、列信号处理单元550的一部分等。此外，如图3中所示，第二基板200的周边部540B中没有部署周边电路，但是耦合孔部H1和H2可以部署在像素阵列单元540附近。

第三基板300从第二基板200侧起依次包括例如布线层300T和半导体层300S。例如，半导体层300S的表面设置在第二基板200侧。半导体层300S包括硅基板。半导体层300S的在表面侧的这个部分设置有电路。具体而言，半导体层300S的在表面侧的部分例如设置有输入单元510A、行驱动单元520、定时控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B的至少一部分。设置在半导体层300S与第二基板200之间的布线层300T例如包括层间绝缘膜、由这个层间绝缘膜分离的多个布线层以及接触部301和302。接触部301和302从布线层300T的表面(第二基板200侧的表面)露出。接触部301和接触部302分别与第二基板200的接触部201和第二基板200的接触部202接触。接触部301和302中的每一个电耦合到形成在半导体层300S中的电路(例如，输入单元510A、行驱动单元520、定时控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B中的至少任何一个)(或与其连接)。接触部301和302中的每一个例如包括诸如Cu(铜)和铝(Al)之类的金属。例如，外部端子TA通过耦合孔部H1耦合到输入单元510A(或与其连接)，并且外部端子TB通过耦合孔部H2耦合到输出单元510B(或与其连接)。

在此，描述成像装置1的特征。

成像装置通常包括光电二极管和像素电路作为主要组件。在此，具有更大面积的光电二极管增加由光电转换产生的电荷，结果改善像素信号的信噪比(S/N比)，并且允许成像装置输出更有利的图像数据(图像信息)。相比之下，包括在像素电路中的具有较大尺寸的晶体管(尤其是具有较大尺寸的放大晶体管)降低了由像素电路生成的噪声，结果改善成像信号的S/N比，并且允许成像装置输出更有利的图像数据(图像信息)。

但是，在成像装置在同一半导体基板中设置有光电二极管和像素电路并且光电二极管在半导体基板的有限区域中具有较大面积的情况下，可以想到包括在像素电路中的晶体管具有较小尺寸。此外，在像素电路中包括的晶体管具有较大尺寸的情况下，可以想到光电二极管具有较小面积。

为了解决这些问题，例如，根据本实施例的成像装置1使用这样的结构，其中多个像素541共享一个像素电路210并且共享像素电路210被部署为叠加在光电二极管PD上。这使得可以在半导体基板的有限面积中尽可能多地增加光电二极管PD的面积并且尽可能多地增加包括在像素电路210中的晶体管的尺寸。这使得可以改善像素信号的S/N比并且允许成像装置1输出更有利的图像数据(图像信息)。

在实现其中多个像素541共享一个像素电路210并且像素电路210被部署为叠加在光电二极管PD上的结构的情况下，耦合到一个像素电路210(或与其连接)的多条布线从多个相应像素541的浮动扩散部FD延伸。为了确保形成有像素电路210的半导体基板(第二基板200)的更大面积，例如，可以形成将多条这样延伸的布线彼此耦合(或将多条这样延伸的布线彼此连接)并将它们集中在一起的耦合布线。这同样适用于从VSS接触区域118延伸的多条布线。可以形成将多条延伸布线彼此耦合(或将多条延伸布线彼此连接)并将它们集中在一起的耦合布线。

例如，在将从多个相应像素541的浮动扩散部FD延伸的多条布线彼此耦合(或将从多个相应像素541的浮动扩散部FD延伸的多条布线彼此连接)的耦合布线形成在其中形成有像素电路210的半导体基板200中的情况下，可以想到用于形成像素电路210中所包括的晶体管的面积减小。类似地，在将从多个相应像素541的VSS接触区域118延伸的多条布线彼此耦合(或将从多个相应像素541的VSS接触区域118延伸的多条布线彼此连接)并将它们集中在一起的耦合布线形成在其中形成有像素电路210的半导体基板(第二基板200)中的情况下，可以想到这减小用于形成像素电路210中包括的晶体管的面积。

为了解决这些问题，例如，根据本实施例的成像装置1能够具有以下结构，其中多个像素541共享一个像素电路210，共享的像素电路210被部署为叠加在光电二极管PD上，并且第一基板100设置有将上述多个相应像素541的浮动扩散部FD彼此耦合(或者将上述多个相应像素541的浮动扩散部FD彼此连接)并将它们集中在一起的耦合布线以及将包括在上述多个相应像素541中的VSS接触区域118彼此耦合(或将包括在上述多个相应像素541中的VSS接触区域118彼此连接)并将它们集中在一起的耦合布线。

在此，在上述第二制造方法用作为第一基板100提供将上述多个相应像素541的浮动扩散部FD彼此耦合(或将上述多个相应像素541的浮动扩散部FD彼此连接)并将它们集中在一起的耦合布线以及将上述多个相应像素541的VSS接触区域118彼此耦合(或将上述多个相应像素541的VSS接触区域118彼此连接)并将它们集中在一起的耦合布线的制造方法的情况下，可以通过使用例如根据第一基板100和第二基板200的相应配置的适当工艺来制造。可以制造高质量和高性能的成像装置。此外，可以在容易的工艺中形成第一基板100和第二基板200的耦合布线。具体而言，在使用上述第二制造方法的情况下，用作第一基板100与第二基板200之间的接合界面的第一基板100的表面和第二基板200的表面设置有耦合到浮动扩散部FD(或与其连接)的电极和耦合到VSS接触区域118(或与其连接)的电极。另外，即使当第一基板100和第二基板200接合在一起时设置在这两个基板的表面上的电极的位置彼此不匹配的情况下为了使形成在这两个基板的表面上的电极接触，优选的是增加形成在这两个基板的表面上的电极的尺寸。在这种情况下，可以想到电极难以部署在成像装置1中包括的相应像素的有限区域中。

为了解决在第一基板100与第二基板200之间的接合界面上需要大电极的问题，例如，根据本实施例的成像装置1能够使用上述第一制造方法作为多个像素541共享一个像素电路210并且共享的像素电路210被部署为叠加在光电二极管PD上的制造方法。这促进形成在第一基板100和第二基板200上的相应元件彼此对准并且使得可以制造高质量和高性能的成像装置。另外，可以包括由于使用这种制造方法而产生的独特结构。换句话说，包括这样的结构，其中第一基板100的半导体层100S和布线层100T以及第二基板200的半导体层200S和布线层200T按这个次序堆叠。换句话说，包括这样的结构，其中第一基板100和第二基板200以面对背的方式堆叠。此外，包括从第二基板200的半导体层200S的表面侧穿透半导体层200S和第一基板100的布线层100T并到达第一基板100的半导体层100S的表面的贯通电极120E和121E。

在其中第一基板100设置有将上述多个相应像素541的浮动扩散部FD彼此耦合(或者将上述多个相应像素541的浮动扩散部FD彼此连接)并将它们集中在一起的耦合布线以及将上述多个相应像素541的VSS接触区域118彼此耦合(或者将上述多个相应像素541的VSS接触区域118彼此连接)并将它们集中在一起的耦合布线的结构中，在这个结构和第二基板200通过使用上述第一制造方法堆叠并且像素电路210形成在第二基板200上的情况下，形成像素电路210中包括的有源元件所需的热处理的影响可能施加在已经形成在第一基板100中的上述耦合布线之上。

因而，为了解决在形成上述有源元件的情况下热处理对上述耦合布线的影响的问题，期望在根据本实施例的成像装置1中使用导电材料，每种导电材料具有用于将上述多个相应像素541的浮动扩散部FD彼此耦合(或将上述多个相应像素541的浮动扩散部FD彼此连接)并将它们集中在一起的耦合布线以及将上述多个相应像素541的VSS接触区域118彼此耦合(或将上述多个相应像素541的VSS接触区域118彼此连接)并将它们集中在一起的耦合布线的高耐热性。具体而言，熔点高于第二基板200的布线层200T中包括的布线材料的至少一部分的熔点的材料可用作具有高耐热性的导电材料中的每一个。

以这种方式，例如，根据本实施例的成像装置1包括(1)其中第一基板100和第二基板200以面对背的方式堆叠的结构(具体而言，其中第一基板100的半导体层100S和布线层100T与第二基板200的半导体层200S和布线层200T按这个次序堆叠的结构)，(2)其中提供贯通电极120E和121E的结构，该贯通电极120E和121E从第二基板200的半导体层200S的表面侧穿透半导体层200S和第一基板100的布线层100T并到达第一基板100的半导体层100S的表面，以及(3)其中将包括在多个相应像素541中的浮动扩散部FD彼此耦合(或将包括在多个相应像素541中的浮动扩散部FD彼此连接)并将它们集中在一起的耦合布线和将包括在多个相应像素541中的VSS接触区域118彼此耦合(或将包括在多个相应像素541中的VSS接触区域118彼此连接)并将它们集中在一起的耦合布线通过使用各自具有高耐热性的导电材料形成的结构。这使得可以向第一基板100提供将包括在多个相应像素541中的浮动扩散部FD彼此耦合(或将包括在多个相应像素541中的浮动扩散部FD彼此连接)并将它们集中在一起的耦合布线以及将包括在多个相应像素541中的VSS接触区域118彼此耦合(或将包括在多个相应像素541中的VSS接触区域118彼此连接)并将它们集中在一起的耦合布线，而不包括在第一基板100与第二基板200之间的界面处的大电极。

[成像装置1的操作]

接下来，参考图14和图15描述成像装置1的操作。图14和图15中的每一个都向图3添加了箭头。箭头指示相应信号的路径。图14用箭头图示了从外部输入到成像装置1的输入信号、电源电位和参考电位的路径。图15用箭头图示了从成像装置1输出到外部的像素信号的信号路径。例如，通过输入单元510A输入到成像装置1的输入信号(例如，像素时钟和同步信号)被传输到第三基板300的行驱动单元520，并且行驱动单元520产生行驱动信号。这个行驱动信号通过接触部301和201被发送到第二基板200。另外，这个行驱动信号通过布线层200T中的行驱动信号线542到达像素阵列单元540的每个像素共享单元539。到达第二基板200的像素共享单元539的行驱动信号当中除转移栅极TG以外的驱动信号被输入到像素电路210，以驱动像素电路210中包括的相应晶体管。转移栅极TG的驱动信号通过贯通电极TGV被输入到第一基板100的转移栅极TG1、TG2、TG3和TG4并且像素541A、541B、541C和541D被驱动(图14)。此外，从成像装置1的外部供应给第三基板300的输入单元510A(输入端子511)的电源电位和参考电位通过接触部301和201被发送到第二基板200，并且通过布线层200T中的布线被供应给每个像素共享单元539的像素电路210。参考电位还通过贯通电极121E被供应给第一基板100的像素541A、541B、541C和541D中的每一个。同时，由第一基板100的像素541A、541B、541C和541D中的每一个电转换的像素信号通过贯通电极120E被发送到用于每个像素共享单元539的第二基板200的像素电路210。基于这个像素信号的像素信号通过垂直信号线543以及接触部202和302从像素电路210发送到第三基板300。这个像素信号在被第三基板300的列信号处理单元550和图像信号处理单元560处理之后通过输出单元510B输出到外部(图15)。

[效果]

在本实施例中，像素541A、541B、541C和541D(像素共享单元539)和像素电路210设置在彼此不同的基板(第一基板100和第二基板200)中。与像素541A、541B、541C和541D以及像素电路210形成在同一基板中的情况相比，这使得可以增加像素541A、541B、541C和541D以及像素电路210的面积。结果，可以增加通过光电转换获得的像素信号的量并降低像素电路210的晶体管噪声。这些使得可以改善像素信号的信噪比并且允许成像装置1输出更有利的像素数据(图像信息)。此外，可以使成像装置1小型化(即，减小像素尺寸并使成像装置1的尺寸更小)。像素尺寸的减小允许成像装置1增加每单位面积的像素数并输出具有高图像质量的图像。

此外，在成像装置1中，第一基板100和第二基板200通过设置在绝缘区域212中的贯通电极120E和121E彼此电耦合(或连接)。例如，也可以想到通过接合焊盘电极来耦合(或连接)第一基板100和第二基板200的方法以及通过使用穿透半导体层的贯通布线(例如，TSV(贯通硅通孔，Thorough Si Via))耦合(或连接)第一基板100和第二基板200的方法。与此类方法相比，为绝缘区域212提供贯通电极120E和121E使得可以减小耦合(或连接)第一基板100和第二基板200所需的面积。这使得可以减小像素尺寸并且使成像装置1的尺寸仍然更小。此外，每个像素具有进一步更小的面积。这使得可以进一步增加分辨率。在不需要减小芯片尺寸的情况下，可以增加像素541A、541B、541C和541D以及像素电路210的形成区域的尺寸。结果，可以增加通过光电转换获得的像素信号的量并且降低包括在像素电路210中的晶体管的噪声。这使得可以改善像素信号的信噪比并且允许成像装置1输出更有利的像素数据(图像信息)。

此外，在成像装置1中，像素电路210以及列信号处理单元550和图像信号处理单元560设置在彼此不同的基板(第二基板200和第三基板300)中。与像素电路210和列信号处理单元550以及图像信号处理单元560形成在同一基板中的情况相比，这使得可以增加像素电路210的面积以及列信号处理单元550和图像信号处理单元560的面积。这使得可以降低在列信号处理单元550中生成的噪声并且可以为图像信号处理单元560安装更先进的图像处理电路。因此可以改善像素信号的信噪比并且允许成像装置1输出更有利的像素数据(图像信息)。

此外，在成像装置1中，像素阵列单元540设置在第一基板100和第二基板200中，并且列信号处理单元550和图像信号处理单元560设置在第三基板300中。此外，耦合(或连接)第二基板200和第三基板300的接触部201、202、301和302形成在像素阵列单元540上方。这允许自由地部署接触部201、202、301和302，而不会受到包括在像素阵列中的各种布线的布局干扰。这使得可以使用接触部201、202、301和302来电耦合(或连接)第二基板200和第三基板300。接触部201、202、301和302的使用增加了例如列信号处理单元550和图像信号处理单元560的布局自由度。这使得可以降低在列信号处理单元550中生成的噪声并且为图像信号处理单元560安装更先进的图像处理电路。因此可以改善像素信号的信噪比并且允许成像装置1输出更有利的像素数据(图像信息)。

此外，在成像装置1中，像素分离部117穿透半导体层100S。这使得即使在每个像素具有较小面积并且由此相邻像素(像素541A、541B、541C和541D)具有较短距离的情况下，也可以抑制像素541A、541B、541C和541D之间的颜色混合。这使得可以改善像素信号的信噪比并且允许成像装置1输出更有利的像素数据(图像信息)。

此外，在成像装置1中，为每个像素共享单元539提供像素电路210。这使得与像素541A、541B、541C和541D中的每一个设置有像素电路210的情况相比，可以增加包括在像素电路210中的晶体管(放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD转换增益开关晶体管FDG)的形成区域的尺寸。例如，增加放大晶体管AMP的形成区域的尺寸使得可以抑制噪声。这使得可以改善像素信号的信噪比并且允许成像装置1输出更有利的像素数据(图像信息)。

另外，在成像装置1中，第一基板100设置有电耦合(或连接)四个像素(像素541A、541B、541C和541D)的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)的焊盘部120。与在第二基板200中提供如这样的焊盘部120的情况相比，这使得可以减少耦合(或连接)第一基板100和第二基板200的贯通电极(贯通电极120E)的数量。因此可以以足够的尺寸减小安全像素电路210中包括的晶体管的绝缘区域212和形成区域(半导体层200S)的尺寸。这使得可以降低包括在像素电路210中的晶体管的噪声并改善像素信号的信噪比，并且允许成像装置1输出更有利的像素数据(图像信息)。另外，贯通电极的数量减少。这使得可以增加布局自由度。这也使得可以减少例如寄生电容。

另外，在成像装置1中，包括在像素电路210中的诸如放大晶体管AMP之类的晶体管包括具有三维结构的晶体管。与使用平面晶体管的情况下的有效栅极宽度相比，这使得可以增加有效栅极宽度，同时维持覆盖区。因此可以在不妨碍像素的小型化的情况下提高晶体管性能(包括操作速度、RN等)。此外，增加的栅极面积还使得可以降低RTS噪声。这使得可以更有效地抑制噪声对图像的影响。

此外，在成像装置1中，设置在第二基板200的布线层200T中的耦合部(例如，耦合部218V)的孔径以及从第二基板200到达第一基板100的贯通电极120E、121E和TGV的孔径彼此不同。这使得可以增加布局自由度。

此外，在成像装置1中，焊盘部120跨像素分离部117设置。此外，焊盘部120与多个浮动扩散部FD接触。每个浮动扩散部FD与焊盘部120之间的耦合是三维耦合。与每个浮动扩散部FD与焊盘部120仅在与成像装置1的光入射面平行的表面上耦合(或连接)的情况下的接触面积相比，这使得可以增加每个浮动扩散部FD与焊盘部120之间的接触面积。此外，即使在像素541被小型化的情况下，也可以抑制焊盘部120与浮动扩散部FD之间的耦合面积的减小。因此可以抑制信号电荷的转移路径的电阻分量的增加。这使得可以抑制对使像素541小型化所施加的限制并且进一步增加设计自由度。

此外，在成像装置1中，夹在彼此相邻的两个浮动扩散部FD之间的像素分离部117在半导体层200S侧的部分设置在从半导体层100S的在半导体层200S侧的表面后退的位置处。浮动扩散部FD的侧面与焊盘部120接触。与每个浮动扩散部FD和焊盘部120仅在与成像装置1的光入射面平行的表面上耦合(或连接)的情况下的接触面积相比，这使得可以增加每个浮动扩散部FD与焊盘部120之间的接触面积。此外，即使在像素541被小型化的情况下，也可以抑制焊盘部120与浮动扩散部FD之间的耦合面积的减小。因此可以抑制信号电荷的转移路径的电阻分量的增加。这使得可以抑制对使像素541小型化所施加的限制并且进一步增加设计自由度。

<2.修改示例>

以下描述根据上述实施例的成像装置1的修改示例。在以下的修改示例中，对与上述实施例共同的组件标注相同的符号进行描述。

[修改示例A]

在上述实施例中，焊盘部120可以具有足以在俯视图中覆盖四个浮动扩散部FD的尺寸，例如，如图16和图17中所示。四个浮动扩散部FD共享焊盘部120。在这种情况下，在焊盘部120形成在浮动扩散部FD上的情况下，可以在制造过程中抑制浮动扩散部FD与焊盘部120之间的接触失败。因此，可以可靠地增加浮动扩散部FD与焊盘部120之间的接触面积。

要注意的是，在图17中，焊盘部120的在转移晶体管TR(转移栅极TG)正上方的一部分朝着第二基板200侧突出。这使得难以为层间绝缘膜123提供平坦上面。因而，例如，如图18中所示，焊盘部120可以被形成为使得高度不超过转移晶体管TR(转移栅极TG)的上表面。

[修改示例B]

在上述实施例中，浮动扩散部FD的侧面均可以具有锥形形状，例如，如图19和图20中所示。在这种情况下，焊盘部120与浮动扩散部FD的侧面的锥形部分的表面接触。要注意的是，图19图示了其中每个浮动扩散部FD的上表面的一部分具有与成像装置1的光入射面平行的表面的示例。此外，图20图示了其中与成像装置1的光入射面平行的表面不保留(不存在)在每个浮动扩散部FD的上表面中的示例。与每个浮动扩散部FD和焊盘部120仅在与成像装置1的光入射面平行的表面上耦合(或连接)的情况下的接触面积相比，这使得可以增加每个浮动扩散部FD与焊盘部120之间的接触面积。此外，即使在像素541被小型化的情况下，也可以抑制焊盘部120与浮动扩散部FD之间的耦合面积的减小。因此可以抑制信号电荷的转移路径的电阻分量的增加。这使得可以抑制对使像素541小型化所施加的限制并且进一步增加设计自由度。

[修改示例C]

在上述实施例中，浮动扩散部FD的侧面均可以具有凹入形状，例如，如图21和图22中所示。在这种情况下，焊盘部120与浮动扩散部FD的侧面的凹陷部分的表面接触。要注意的是，图21图示了其中每个浮动扩散部FD的上表面的一部分具有与成像装置1的光入射面平行的表面的示例。此外，图22图示了其中与成像装置1的光入射面平行的表面不保留(不存在)在每个浮动扩散部FD的上表面中的示例。与每个浮动扩散部FD和焊盘部120仅在与成像装置1的光入射面平行的表面上耦合(或连接)的情况下的接触面积相比，这使得可以增加每个浮动扩散部FD与焊盘部120之间的接触面积。此外，即使在像素541被小型化的情况下，也可以抑制焊盘部120与浮动扩散部FD之间的耦合面积的减小。因此可以抑制信号电荷的转移路径的电阻分量的增加。这使得可以抑制对使像素541小型化所施加的限制并且进一步增加设计自由度。

[修改示例D]

在上述实施例中，浮动扩散部FD的侧面均可以具有凸出形状，例如，如图23和图24中所示。在这种情况下，焊盘部120与浮动扩散部FD的侧面的凸部的表面接触。要注意的是，图23图示了其中每个浮动扩散部FD的上表面的一部分具有与成像装置1的光入射面平行的表面的示例。此外，图24图示了其中与成像装置1的光入射面平行的表面不保留(不存在)在每个浮动扩散部FD的上表面中的示例。与每个浮动扩散部FD和焊盘部120仅在与成像装置1的光入射面平行的表面上耦合(或连接)的情况下的接触面积相比，这使得可以增加每个浮动扩散部FD与焊盘部120之间的接触面积。此外，即使在像素541被小型化的情况下，也可以抑制焊盘部120与浮动扩散部FD之间的耦合面积的减小。因此可以抑制信号电荷的转移路径的电阻分量的增加。这使得可以抑制对使像素541小型化所施加的限制并且进一步增加设计自由度。

[修改示例E]

在上述实施例中，例如，如图25中所示，可以将贯通电极120E的下端埋入焊盘部120中。贯通电极120E将焊盘部120与像素电路210电耦合(或连接)。在这种情况下，可以减小贯通电极120E与焊盘部120之间的接触电阻。结果，可以抑制信号电荷的转移路径的电阻分量的增加。这使得可以抑制对使像素541小型化所施加的限制并且进一步增加设计自由度。

[修改示例F]

在上述实施例中，例如，如图26中所示，可以省略钝化膜122并且焊盘部120可以与侧壁SW直接接触。在这种情况下，优选的是焊盘部120被形成为高度不超过转移晶体管TR(转移栅极TG)的上表面。在这种情况下，可以防止焊盘部120与转移栅极TG接触。

[修改示例G]

在上述实施例中，像素分离部117可以具有与FTI结构不同的配置。例如，像素分离部117不必被提供为完全穿透半导体层100S，而是可以具有所谓的DTI(深沟槽隔离)结构。

[修改示例H]

在上述任何一个实施例及其修改示例中，每个浮动扩散部FD在俯视图中具有正方形形状并且转移晶体管TR(转移栅极TG)设置在浮动扩散部FD周围。但是，在上述任何一个实施例及其修改示例中，每个浮动扩散部FD在俯视图中可以具有三角形形状并且转移晶体管TR(转移栅极TG)可以设置在浮动扩散部FD周围，例如，如图27、图28和图29中所示。

要注意的是，图27图示了其中焊盘部120在俯视图中具有正方形形状并且与浮动扩散部FD1、FD2、FD3和FD4中的每一个的一部分接触的示例。图28图示了其中焊盘部120在俯视图中具有正方形形状并且焊盘部120在俯视图中覆盖浮动扩散部FD1、FD2、FD3和FD4中的每一个的整体的示例。图29图示了其中焊盘部120在俯视图中具有圆形形状并且与每个侧壁SW的一部分接触的示例。焊盘部120的形状不限于以上。在俯视图中，焊盘部120可以具有例如椭圆形形状、三角形形状、正方形形状或多边形形状。

[修改示例I]

在上述任何一个实施例及其修改示例中，每个浮动扩散部FD的侧面(更接近像素分离部117的侧面)在深度方向上的一部分与焊盘部120的一部分接触以实现上述三维耦合。但是，在上述任何一个实施例及其修改示例中，每个浮动扩散部FD的侧面整体(更接近像素分离部117的侧面)在深度方向上可以与焊盘部120的一部分接触以实现上述三维耦合。在这种情况下，例如，像素分离部117的上端的上表面可以形成在与每个浮动扩散部FD的底表面的深度相同的深度处。可替代地，像素分离部117的上端的上表面可以形成得比每个浮动扩散部FD的底表面更深。

例如，如图30中所示，假设半导体层100S在厚度方向(垂直于第一基板100的主面的方向)被挖入。被挖入部分的底表面用作像素分离部117的上端的上表面。在这种情况下，像素分离部117的上端的上表面可以形成在与每个浮动扩散部FD的底表面的深度基本上相同的深度处。被挖入部分可以用焊盘部120的一部分填充。在这种情况下，浮动扩散部FD的更接近像素分离部117的侧面整体与焊盘部120接触。这使得可以进一步增加每个浮动扩散部FD与焊盘部120之间的接触面积。此外，即使在像素541被小型化的情况下，也可以进一步抑制焊盘部120与浮动扩散部FD之间的耦合面积的减小。因此可以抑制信号电荷的转移路径的电阻分量的增加。这使得可以抑制对使像素541小型化所施加的限制并且进一步增加设计自由度。

<14.应用示例>

图31图示了包括根据上述任何实施例及其修改示例的成像装置1的成像系统7的示意性配置的示例。

成像系统7例如是包括诸如数码相机或摄像机之类的成像装置、诸如智能电话或平板终端之类的移动终端装置等的电子装置。成像系统7包括例如根据上述任何实施例及其修改示例的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源单元248。在成像系统7中，根据上述任何实施例及其修改示例的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源单元248通过总线249彼此耦合(或连接)。

根据上述任何实施例及其修改示例的成像装置1输出与入射光对应的图像数据。DSP电路243是对从根据上述任何实施例及其修改示例的成像装置1输出的信号(图像数据)进行处理的信号处理电路。帧存储器244以帧为单位临时保持由DSP电路243处理的图像数据。显示单元245包括例如诸如液晶面板或有机EL(电致发光)面板之类的面板型显示器并且显示由根据上述任何实施例及其修改示例的成像装置1捕获的移动图像或静止图像。存储单元246将由上述任何实施例及其修改示例的成像装置1捕获的移动图像或静止图像的图像数据记录在诸如半导体存储器或硬盘之类的记录介质中。操作单元247根据用户的操作发出用于成像系统7的各种功能的操作指令。电源单元248向作为供应目标的根据上述任何实施例及其修改示例的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246和操作单元247适当地供应用于操作的各种电力。

接下来，描述成像系统7中的成像过程。

图32图示了成像系统7中的成像操作的流程图的示例。用户通过操作操作单元247发出开始成像的指令(步骤S101)。操作单元247然后向成像装置1传输成像指令(步骤S102)。成像装置1在接收到成像指令后以预定的成像方案执行成像(步骤S103)。

成像装置1将通过成像提供的图像数据输出到DSP电路243。在此，图像数据是指基于临时保持在浮动扩散部FD中的电荷而生成的像素信号的所有像素的数据。DSP电路243基于从成像装置1输入的图像数据执行预定的信号处理(例如，降噪处理等)(步骤S104)。DSP电路243使帧存储器244保持经过预定信号处理的图像数据，并且帧存储器244使存储单元246存储图像数据(步骤S105)。以这种方式，执行成像系统7中的成像。

在本应用示例中，根据上述任何实施例及其修改示例的成像装置1被应用于成像系统7。这允许成像装置1的尺寸更小或清晰度更高。这使得可以提供小型或高清晰度成像系统7。

<10.实际应用示例>

[实际应用示例1]

根据本公开的技术(本技术)适用于多种产品。例如，根据本公开的技术可以被实现为安装在诸如汽车、电动车辆、混合动力电动车辆、摩托车、自行车、个人移动装置、飞机、无人机、船只或机器人之类的任何类型的移动体上的装置。

图33是描绘作为可以对其应用根据本公开的实施例的技术的移动体控制系统的示例的车辆控制系统的示意性配置的示例的框图。

车辆控制系统12000包括经由通信网络12001彼此连接的多个电子控制单元。在图33中所描绘的示例中，车辆控制系统12000包括驱动系统控制单元12010、车身系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和集成控制单元12050。此外，微型计算机12051、声音/图像输出部12052和车载网络接口(I/F)12053被示为集成控制单元12050的功能配置。

驱动系统控制单元12010根据各种程序控制与车辆的驱动系统相关的装置的操作。例如，驱动系统控制单元12010用作用于生成车辆的驱动力的诸如内燃机、驱动马达等的驱动力生成装置、用于向车轮传输驱动力的驱动力传输机构、用于调整车辆的转向角的转向机构、用于生成车辆的制动力的制动装置等的控制装置。

车身系统控制单元12020根据各种程序控制提供给车身的各种装置的操作。例如，车身系统控制单元12020用作无钥匙进入系统、智能钥匙系统、电动车窗装置或诸如前照灯、倒车灯、刹车灯、转向灯、雾灯等等的各种灯的控制装置。在这种情况下，从作为钥匙的替代的移动装置传输的无线电波或各种开关的信号可以输入到车身系统控制单元12020。车身系统控制单元12020接收这些输入的无线电波或信号，并控制车辆的门锁装置、电动车窗装置、灯等。

车外信息检测单元12030检测关于包括车辆控制系统12000的车辆的外部的信息。例如，车外信息检测单元12030与成像部12031连接。车外信息检测单元12030使成像部12031对车辆外部的图像进行成像，并接收成像的图像。基于接收到的图像，车外信息检测单元12030可以执行检测诸如人、车辆、障碍物、标志、路面上的字符等的物体的处理或检测到它的距离的处理。

成像部12031是接收光的光学传感器，并且输出与光的接收光量对应的电信号。成像部12031可以将电信号作为图像输出，或者可以将电信号作为关于测得的距离的信息输出。此外，由成像部12031接收到的光可以是可见光，或者可以是诸如红外线等的不可见光。

车内信息检测单元12040检测关于车辆内部的信息。车内信息检测单元12040例如与检测驾驶员的状态的驾驶员状态检测部12041连接。驾驶员状态检测部12041例如包括对驾驶员进行成像的相机。基于从驾驶员状态检测部12041输入的检测信息，车内信息检测单元12040可以计算驾驶员的疲劳程度或驾驶员的专注程度，或者可以确定驾驶员是否在打瞌睡。

微型计算机12051可以基于由车外信息检测单元12030或车内信息检测单元12040获得的关于车辆内部或外部的信息来计算用于驱动力生成装置、转向机构或制动装置的控制目标值，并向驱动系统控制单元12010输出控制命令。例如，微型计算机12051可以执行旨在实现高级驾驶员辅助系统(ADAS)的功能的协同控制，ADAS的功能包括车辆防撞或减震、基于跟车距离的跟车驾驶、车速维持驾驶、车辆碰撞的警告、车辆偏离车道的警告等。

此外，微型计算机12051可以通过基于由车外信息检测单元12030或车内信息检测单元12040获得的关于车辆外部或内部的信息控制驱动力生成装置、转向机构、制动装置等来执行旨在使车辆自动行驶而不取决于驾驶员的操作的自动驾驶的协同控制。

此外，微型计算机12051可以基于由车外信息检测单元12030获得的关于车辆外部的信息向车身系统控制单元12020输出控制命令。例如，微型计算机12051可以通过例如根据由车外信息检测单元12030检测到的先行车辆或迎面而来的车辆的位置控制前照灯以从远光灯切换为近光灯来执行旨在防止眩光的协同控制。

声音/图像输出部12052将声音和图像中的至少一种的输出信号传输到能够向车辆的乘员或车辆的外部视觉或听觉地通知信息的输出装置。在图33的示例中，音频扬声器12061、显示部12062和仪表板12063被图示为输出装置。显示部12062可以例如包括车载显示器和平视显示器中的至少一种。

图34是描绘成像部12031的安装位置的示例的图。

在图34中，成像部12031包括成像部12101、12102、12103、12104和12105。

成像部12101、12102、12103、12104、12105例如部署在车辆12100的前鼻、侧视镜、后保险杠和后门上的位置以及车辆内部的挡风玻璃的上部的位置处。提供给前鼻的成像部12101和提供给车辆内部的挡风玻璃的上部的成像部12105主要获得车辆12100前方的图像。提供给侧视镜的成像部12102和12103主要获得车辆12100侧面的图像。提供给后保险杠或后门的成像部12104主要获得车辆12100后方的图像。提供给车辆内部的挡风玻璃的上部的成像部12105主要用于检测前车、行人、障碍物、信号灯、交通标志、车道等。

顺便提及，图34描绘了成像部12101至12104的拍摄范围的示例。成像范围12111表示提供给前鼻的成像部12101的成像范围。成像范围12112和12113分别表示提供给侧视镜的成像部12102和12103的成像范围。成像范围12114表示提供给后保险杠或后门的成像部12104的成像范围。例如，通过叠加由成像部12101至12104成像的图像数据获得从上方查看的车辆12100的鸟瞰图像。

成像部12101至12104中的至少一个可以具有获得距离信息的功能。例如，成像部12101至12104中的至少一个可以是由多个成像元件构成的立体相机，或者可以是具有用于相位差检测的像素的成像元件。

例如，微型计算机12051可以基于从成像部12101至12104获得的距离信息来确定到成像范围12111至12114内的每个三维物体的距离和距离的时间变化(相对于车辆12100的相对速度)，并由此提取特别是存在于车辆12100的行驶路径上并以预定速度(例如，等于或大于0公里/小时)在与车辆12100基本上相同的方向上行驶的最近的三维物体作为前车。另外，微型计算机12051可以预先设定要与前车前方维持的跟车距离，并执行自动制动控制(包括跟车停止控制)、自动加速控制(包括跟车起动控制)等。因此可以执行旨在使车辆自动行驶而不取决于驾驶员的操作等的自动驾驶的协同控制。

例如，微型计算机12051可以基于从成像部12101至12104获得的距离信息将关于三维物体的三维物体数据分类为两轮车、标准尺寸车辆、大型车辆、行人、电线杆以及其它三维物体的三维物体数据，提取分类的三维物体数据，并将提取出的三维物体数据用于障碍物的自动避让。例如，微型计算机12051将车辆12100周围的障碍物识别为车辆12100的驾驶员可以视觉识别的障碍物和车辆12100的驾驶员难以视觉识别的障碍物。然后，微型计算机12051确定指示与每个障碍物碰撞的风险的碰撞风险。在碰撞风险等于或高于设定值并因此存在碰撞可能性的情况下，微型计算机12051经由音频扬声器12061或显示部12062向驾驶员输出警告，并经由驾驶系统控制单元12010执行强制减速或避让转向。微型计算机12051由此可以辅助驾驶以避免碰撞。

成像部12101至12104中的至少一个可以是检测红外线的红外相机。例如，微型计算机12051可以通过确定在成像部12101至12104的成像图像中是否存在行人来识别行人。行人的这种识别例如通过提取作为红外相机的成像部12101至12104的成像图像中的特征点的过程以及通过对表示物体轮廓的一系列特征点执行模式匹配处理来确定是否是行人的过程来执行。当微型计算机12051确定在成像部12101至12104的成像图像中存在行人并因此识别出行人时，声音/图像输出部12052控制显示部12062以使得显示用于强调的方形轮廓线以便叠加在识别出的行人身上。声音/图像输出部12052还可以控制显示部12062，使得表示行人的图标等显示在期望的位置处。

以上描述了可以对其应用根据本公开的技术的移动体控制系统的示例。根据本公开的技术可以应用于上述组件当中的成像部12031。具体而言，根据上述任何实施例及其修改示例的成像装置1适用于成像部12031。将根据本公开的技术应用于成像部12031使得可以获得噪声少的高清晰拍摄图像，因此可以在移动体控制系统中使用拍摄图像执行高度准确的控制。

[实际应用示例2]

图35是描绘可以对其应用根据本公开的实施例的技术(本技术)的内窥镜手术系统的示意性配置的示例的视图。

在图35中，图示了外科医生(医生)11131对病床11133上的患者11132使用内窥镜手术系统11000执行手术的状态。如所描绘的，内窥镜手术系统11000包括内窥镜11100，诸如气腹管11111和能量装置11112之类的其它手术工具11110、在其上支撑内窥镜11100的支撑臂装置11120以及其上安装用于内窥镜手术的各种装置的推车11200。

内窥镜11100包括镜筒11101和相机头部11102，镜筒11101具有从其远端插入到患者11132的体腔中预定长度的区域，并且相机头部11102连接到镜筒11101的近端。在所描绘出的示例中，内窥镜11100被描绘为具有硬型镜筒11101的刚性内窥镜。但是，内窥镜11100可以以其它方式被配置为具有柔性类型的镜筒11101的柔性内窥镜。

镜筒11101在其远端处具有其中装配物镜的开口。光源装置11203连接到内窥镜11100，使得由光源装置11203生成的光通过在镜筒11101的内部延伸的光导被引入到镜筒11101的远端并通过物镜朝着患者11132的体腔中的观察目标照射。要注意的是，内窥镜11100可以是前视内窥镜，或者可以是斜视内窥镜或侧视内窥镜。

光学系统和图像拾取元件设置在相机头部11102的内部，使得来自观察目标的反射光(观察光)通过光学系统会聚在图像拾取元件上。观察光由图像拾取元件光电转换以生成与观察光对应的电信号，即，与观察图像对应的图像信号。图像信号作为RAW数据传输到CCU 11201。

CCU 11201包括中央处理单元(CPU)、图形处理单元(GPU)等，并整体控制内窥镜11100和显示装置11202的操作。另外，CCU 11201从相机头部11102接收图像信号，并针对图像信号执行用于显示基于图像信号的图像的各种图像处理，诸如例如显影处理(去马赛克处理)。

在CCU 11201的控制下，显示装置11202在其上显示CCU 11201已经对其执行了图像处理的基于图像信号的图像。

光源装置11203包括诸如例如发光二极管(LED)之类的光源并且在手术区域成像时向内窥镜11100供应照射光。

输入装置11204是用于内窥镜手术系统11000的输入接口。用户可以通过输入装置11204向内窥镜手术系统11000执行各种信息的输入或指令输入。例如，用户将输入指令等，以改变内窥镜11100的图像拾取条件(照射光的类型、放大倍率、焦距等)。

治疗工具控制装置11205控制能量装置11112的驱动，用于组织的烧灼或切开、血管的密封等。气腹装置11206通过气腹管11111将气体馈送到患者11132的体腔内以对体腔进行充气以便确保内窥镜11100的视场并确保外科医生的工作空间。记录器11207是能够记录与手术相关的各种信息的装置。打印机11208是能够以诸如文本、图像或曲线图之类的各种形式打印与手术相关的各种信息的装置。

要注意的是，在内窥镜11100要成像手术区域时供应照射光的光源装置11203可以包括白色光源，其包括例如LED、激光光源或它们的组合。在白色光源包括红色、绿色和蓝色(RGB)激光光源的组合的情况下，由于可以针对每种颜色(每个波长)以高准确度控制输出强度和输出定时，因此所拾取的图像的白平衡的调整可以由光源装置11203执行。另外，在这种情况下，如果来自相应RGB激光光源的激光束时分地照射在观察目标上并且相机头部11102的图像拾取元件的驱动与照射定时同步地被控制。那么也可以时分地拾取分别与R、G和B颜色对应的图像。根据这种方法，即使不为图像拾取元件提供滤色器，也可以获得彩色图像。

另外，可以控制光源装置11203使得要输出的光的强度对于每个预定时间被改变。通过与光强度改变的定时同步地控制相机头部11102的图像拾取元件的驱动以时分地获取图像并合成图像，可以创建没有曝光不足的遮挡阴影和曝光过度的高光的高动态范围的图像。

另外，光源装置11203可以被配置为供应准备用于特殊光观察的预定波长带的光。在特殊光观察中，例如，与普通观察时的照射光(即，白光)相比，通过利用身体组织中光吸收的波长依赖性来照射窄波长带的光，以高对比度执行成像诸如粘膜的表面部分的血管之类的预定组织的窄带观察(窄带成像)。可替代地，在特殊光观察中，还可以执行荧光观察，以从由激发光的照射生成的荧光获得图像。在荧光观察中，可以通过在身体组织上照射激发光执行来自身体组织的荧光的观察(自发荧光观察)，或者通过将诸如吲哚菁绿(ICG)之类的试剂局部注入到身体组织中并将与试剂的荧光波长对应的激发光照射到身体组织上来获得荧光图像。光源装置11203可以被配置为供应适合于如上所述的特殊光观察的这种窄带光和/或激发光。

图36是描绘图35中描绘的相机头部11102和CCU 11201的功能配置的示例的框图。

相机头部11102包括透镜单元11401、图像拾取单元11402、驱动单元11403、通信单元11404和相机头部控制单元11405。CCU 11201包括通信单元11411、图像处理单元11412和控制单元11413。相机头部11102和CCU 11201通过传输缆线11400彼此连接以进行通信。

透镜单元11401是光学系统，设置在镜筒11101的连接位置处。从镜筒11101的远端取入的观察光被引导至相机头部11102，并被导入到透镜单元11401中。透镜单元11401包括多个透镜的组合，包括变焦透镜和聚焦透镜。

图像拾取单元11402包括的图像拾取元件的数量可以是一个(单板型)或多个(多板型)。当图像拾取单元11402被配置为多板型时，例如由图像拾取元件生成与相应R、G和B对应的图像信号，并可以将图像信号合成以获得彩色图像。图像拾取单元11402还可以被配置为具有一对图像拾取元件，以获取用于右眼和左眼的相应图像信号，准备好进行三维(3D)显示。如果执行3D显示，那么可以由外科医生11131更准确地掌握手术区域中的活体组织的深度。要注意的是，在图像拾取单元11402被配置为立体型的情况下，与各个图像拾取元件对应地提供透镜单元11401的多个系统。

另外，图像拾取单元11402可以不一定设置在相机头部11102上。例如，图像拾取单元11402可以紧接设置在镜筒11101内部的物镜的后方。

驱动单元11403包括致动器并且在相机头部控制单元11405的控制下沿着光轴将透镜单元11401的变焦透镜和聚焦透镜移动预定距离。因此，可以适当地调整图像拾取单元11402的拾取图像的放大倍率和焦点。

通信单元11404包括用于向CCU 11201传输和从CCU 11201接收各种信息的通信装置。通信单元11404通过传输缆线11400将从图像拾取单元11402获取的图像信号作为RAW数据传输到CCU 11201。

此外，通信单元11404从CCU 11201接收用于控制相机头部11102的驱动的控制信号并将该控制信号供应给相机头部控制单元11405。控制信号包括与图像拾取条件相关的信息，诸如例如指定拾取图像的帧速率的信息、指定图像拾取时的曝光值的信息和/或指定拾取图像的放大倍率和焦点的信息。

要注意的是，诸如帧速率、曝光值、放大倍率或焦点之类的图像拾取条件可以由用户指定或者可以由CCU 11201的控制单元11413基于获取的图像信号自动地设定。在后一种情况下，内窥镜11100中包含自动曝光(AE)功能、自动对焦(AF)功能和自动白平衡(AWB)功能。

相机头部控制单元11405基于通过通信单元11404接收的来自CCU 11201的控制信号来控制相机头部11102的驱动。

通信单元11411包括用于向相机头部11102传输各种信息以及从相机头部11102接收各种信息的通信装置。通信单元11411通过传输缆线11400接收从相机头部11102向其传输的图像信号。

另外，通信单元11411将用于控制相机头部11102的驱动的控制信号传输到相机头部11102。可以通过电通信、光通信等来传输图像信号和控制信号。

图像处理单元11412对从相机头部11102传输到其的RAW数据形式的图像信号执行各种图像处理。

控制单元11413执行与内窥镜11100的手术区域等的图像拾取以及通过手术区域的图像拾取等获得的拾取图像的显示相关的各种控制。例如，控制单元11413创建用于控制相机头部11102的驱动的控制信号。

另外，控制单元11413基于已经由图像处理单元11412执行了图像处理的图像信号控制显示装置11202以显示其中对手术区域等进行成像的拾取图像。于是，控制单元11413可以使用各种图像识别技术来识别所拾取的图像中的各种物体。例如，控制单元11413可以通过检测包括在所拾取的图像中的物体的边缘的形状、颜色等来识别诸如钳子之类的手术工具、特定活体区域、出血、使用能量装置11112时的薄雾等。控制单元11413可以在其控制显示装置11202显示所拾取的图像时使用识别的结果使各种手术支持信息以与手术区域的图像重叠的方式显示。在以重叠的方式显示手术支持信息并将其呈现给外科医生11131的情况下，可以减轻外科医生11131的负担并且外科医生11131可以确定地进行手术。

将相机头部11102和CCU 11201彼此连接的传输缆线11400是准备好用于电信号通信的电信号缆线、用于光学通信的光纤或准备用于电和光学通信两者的复合缆线。

在此，虽然在所描绘的示例中使用传输缆线11400通过有线通信来执行通信，但是相机头部11102与CCU 11201之间的通信可以通过无线通信来执行。

以上已经描述了可以对其应用根据本公开的技术的内窥镜手术系统的示例。在上述组件当中，根据本公开的技术可以有利地应用于提供到内窥镜11100的相机11102的图像拾取单元11402。将根据本公开的技术应用于图像拾取单元11402允许图像拾取单元11402的尺寸更小或清晰度更高，因此可以提供小型或高清晰度的内窥镜11100。

虽然以上已经参考实施例及其修改示例以及其应用示例和其实际应用示例描述了本公开，但是本公开不限于上述实施例等。各种修改是可能的。要注意的是，本文描述的效果仅仅是说明性的。根据本公开的效果不限于本文描述的效果。本公开可以具有不同于本文描述的效果的效果。

此外，本公开还可以具有例如以下配置。

(1)

一种固态成像装置，包括：

第一半导体层，对于每个像素包括光电转换部和电荷累积部，电荷累积部累积在光电转换部中生成的信号电荷；

像素分离部，设置在第一半导体层中，像素分离部将多个像素彼此分隔；

第二半导体层，设置有像素晶体管并堆叠在第一半导体层上，像素晶体管读出电荷累积部的信号电荷；以及

共享耦合部，设置在第二半导体层与第一半导体层之间并跨像素分离部设置，共享耦合部与多个电荷累积部接触，其中

每个电荷累积部与共享耦合部之间的耦合为三维耦合。

(2)

根据(1)所述的固态成像装置，其中，每个电荷累积部与共享耦合部之间的耦合以包括不仅通过使用与固态成像装置的光入射面平行的平面执行耦合而且还是通过使用与光入射面交叉的平面或曲面执行耦合的形式的耦合形式来执行。

(3)

根据(1)或(2)所述的固态成像装置，其中

像素分离部的在第二半导体层侧的一部分设置在从第一半导体层的在第二半导体层侧的表面后退的位置处，像素分离部的所述一部分夹在彼此相邻的两个电荷累积部之间，以及

每个电荷累积部的侧面与共享耦合部接触。

(4)

根据(3)所述的固态成像装置，其中，电荷累积部的更接近像素分离部的侧面整体与共享耦合部接触。

(5)

根据(3)所述的固态成像装置，其中，电荷累积部的侧面包括锥形形状、凹入形状或凸出形状。

(6)

根据(1)至(5)中的任何一项所述的固态成像装置，还包括：

第一基板，包括第一半导体层和第一布线层，第一布线层设置有共享耦合部；

第二基板，包括第二半导体层和第二布线层，第二布线层与第一基板相对，第二半导体层介于第二布线层与第一基板之间；以及

第三基板，与第一基板相对，第二基板介于第三基板与第一基板之间，第三基板包括电耦合到第二半导体层的电路。

(7)

根据(6)所述的固态成像装置，还包括将共享耦合部和像素晶体管电耦合的贯通电极，该贯通电极设置在第一基板和第二基板中。

(8)

根据(1)至(7)中的任何一项所述的固态成像装置，其中，共享耦合部具有足以在俯视图中覆盖多个电荷累积部的尺寸，所述多个电荷累积部共享共享耦合部。

(9)

根据(1)至(8)中的任何一项所述的固态成像装置，其中，共享耦合部包括多晶硅。

在根据本公开的实施例的固态成像装置中，跨像素分离部设置共享耦合部。此外，共享耦合部与多个电荷累积部接触。每个电荷累积部与共享耦合部之间的耦合为三维耦合。与每个电荷累积部分和共享耦合部具有平面耦合的情况下的接触面积相比，这使得可以增加每个电荷累积部与共享耦合部之间的接触面积。此外，即使在使像素小型化的情况下，也可以抑制共享耦合部与电荷累积部之间的耦合面积的减小。因此可以抑制信号电荷的转移路径的电阻分量的增加。这使得可以抑制对使像素小型化所施加的限制并且进一步增加设计自由度。

本申请要求基于2020年12月25日向日本专利局提交的日本专利申请No.2020-217951的优先权，该日本专利申请的整体内容通过引用并入本申请。

本领域技术人员应当理解的是，可以取决于设计要求和其它因素进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内。

Claims (9)

1.一种固态成像装置，包括：

第一半导体层，对于每个像素包括光电转换部和电荷累积部，所述电荷累积部累积在所述光电转换部中生成的信号电荷；

像素分离部，设置在所述第一半导体层中，所述像素分离部将多个像素彼此分隔；

第二半导体层，设置有像素晶体管并堆叠在所述第一半导体层上，所述像素晶体管读出所述电荷累积部的信号电荷；以及

共享耦合部，设置在所述第二半导体层与所述第一半导体层之间并跨所述像素分离部设置，所述共享耦合部与多个电荷累积部接触，其中

每个电荷累积部与所述共享耦合部之间的耦合为三维耦合。

2.根据权利要求1所述的固态成像装置，其中，每个电荷累积部与所述共享耦合部之间的耦合以包括不仅通过使用与所述固态成像装置的光入射面平行的平面执行耦合而且还是通过使用与所述光入射面交叉的平面或曲面执行耦合的形式的耦合形式来执行。

3.根据权利要求1所述的固态成像装置，其中

所述像素分离部的在第二半导体层侧的一部分设置在从第一半导体层的在第二半导体层侧的表面后退的位置处，所述像素分离部的所述一部分夹在彼此相邻的两个电荷累积部之间，以及

每个电荷累积部的侧面与所述共享耦合部接触。

4.根据权利要求3所述的固态成像装置，其中，所述电荷累积部的更接近所述像素分离部的侧面整体与所述共享耦合部接触。

5.根据权利要求3所述的固态成像装置，其中，所述电荷累积部的侧面包括锥形形状、凹入形状或凸出形状。

6.根据权利要求1所述的固态成像装置，还包括：

第一基板，包括所述第一半导体层和第一布线层，所述第一布线层设置有所述共享耦合部；

第二基板，包括所述第二半导体层和第二布线层，所述第二布线层与所述第一基板相对，所述第二半导体层介于所述第二布线层与所述第一基板之间；以及

第三基板，与所述第一基板相对，所述第二基板介于所述第三基板与所述第一基板之间，所述第三基板包括电耦合到所述第二半导体层的电路。

7.根据权利要求6所述的固态成像装置，还包括将所述共享耦合部和所述像素晶体管电耦合的贯通电极，所述贯通电极设置在所述第一基板和所述第二基板中。

8.根据权利要求1所述的固态成像装置，其中，所述共享耦合部具有足以在俯视图中覆盖多个电荷累积部的尺寸，所述多个电荷累积部共享所述共享耦合部。

9.根据权利要求1所述的固态成像装置，其中，所述共享耦合部包括多晶硅。