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CN101194318B - 用于存储器件标识的方法、装置和系统 - Google Patents

用于存储器件标识的方法、装置和系统 Download PDF

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CN101194318B CN2006800206205A CN200680020620A CN101194318B CN 101194318 B CN101194318 B CN 101194318B CN 2006800206205 A CN2006800206205 A CN 2006800206205A CN 200680020620 A CN200680020620 A CN 200680020620A CN 101194318 B CN101194318 B CN 101194318B
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Abstract

存储器件(44，46)可以响应于所接收的训练样本的顺序来确定其器件ID。可以通过绞合的信号线而将训练样本传输到设置在逻辑堆中的多个存储器件(44，46)。每一存储器件可以封装在具有绞合的信号线的衬底(48，50)上。存储器件可以是物理上堆叠的或平面的。本文还描述和主张了其他的实施例。

Description

用于存储器件标识的方法、装置和系统
背景技术
图1示出了现有技术的存储器模块10。该模块包括安装在电路板12上的存储器件14，该存储器件14通过接口18连接到计算机存储器系统。该模块可以是例如双列直插式存储器模块(DIMM)，其中，存储器件是安装在印刷电路板(PCB)上的动态随机存取存储器(DRAM)，接口18仅包括在PCB的任一侧上的两行导电触点20，以在该模块和计算机主板上的存储控制器之间形成卡边缘连接。
信号路由方案22确定存储器件如何与存储器系统中的其他部件进行通信。例如，存储器件14可以总线布置方式连接，其中，在触点20和多于一个存储器件之间直接连接单独的信号线。也可以将其称为多接点复用(multi-drop)或星型布置。多个存储器件还可以点对点(P2P)布置方式连接，其中，单独的信号线仅将触点与单独存储器件相连。其他的点对点信号线还可以用于将存储器件连接到其他存储器件。可以将其称为菊花链型(daisy chain)布置，并且如果点对点连接允许闭环，则可以将其称为环型(ring)布置。
在一些存储器模块中，接口18可以包括其他功能体。例如，使用寄存DIMM(RDIMM)，接口包括命令和地址信号的寄存器，而数据线通常直接连接到通道。在全缓冲DIMM(FB-DIMM)中，该存储器件的所有的信号线，包括数据信号线，均从该通道缓冲。
如图1所示，模块上的存储器件可以以逻辑堆16的形式布置，其中，在访问相同堆上的不同器件的信令中存在重叠。例如，在双极DIMM上，一个存储器件可以在物理上堆叠在另一个存储器件的顶部，而顶部器件(级别1)上的所有端子直接连接到底部器件(级别0)上的相应端子，但是芯片选择(CS)端子CS0、CS1除外，所述端子CS0、CS1单独连接从而可以单独访问各级。即便存储器件不是物理上堆叠的话，也可以以逻辑堆叠方式布置所述器件。例如，即便两个存储器件均直接安装在主板上，这两个存储器件也可以使它们所有的对应端子(CS端子除外)通过PCB迹线连接到一起。虽然PCB可以变化并且不一定是平面的，或者存储器件可以安装在电路板的相对侧，但还是可以将上面这种设计称为平面设计。
发明内容
根据本发明的一个方案，提供了一种存储器装置，包括：第一存储器件(26)，其包括存储器内核(27)以及第二逻辑部件(40)，所述第一存储器件以第一顺序从第一逻辑部件(34)接收训练样本(36)，所述训练样本是由存储器控制器传输的，所述第二逻辑部件用于使所述第一存储器件能够通过观察在初始化过程中所接收的训练样本的顺序来确定该第一存储器件的标识，其中，所述第一逻辑部件包括绞合的信号线，用于将所述训练样本的顺序改变为所述第一顺序。
此外，所述存储器装置可以包括存储缓冲器，所述存储缓冲器包括所述第一逻辑部件。
所述存储器装置还可以包括用于对路径宽度信息进行解码的解码逻辑部件。
所述存储器装置还可以包括用于对路径部分信息进行解码的解码逻辑部件。
所述存储器装置还可以包括：第二存储器件，其以第二顺序从所述第一逻辑部件接收所述训练样本，其中，所述第二存储器件包括：第三逻辑部件，用于使所述第二存储器件能够通过观察所接收的训练样本的所述第二顺序来确定所述第二存储器件的标识。
此外，所述第一逻辑部件可以包括绞合的信号线，所述绞合的信号线耦合到所述第一和第二存储器件，以改变所述训练样本的顺序。
此外，所述第一和第二存储器件可以在逻辑上堆叠。
所述存储器装置还可以包括用于对在所述绞合的信号线上接收的信号进行解绞合的解绞合逻辑部件。
根据本发明的另一个方案，提供了一种存储器系统，包括：第一存储器件；第二存储器件，所述第二存储器件在逻辑上与所述第一存储器件堆叠；存储器控制器，其耦合到所述第一和第二存储器件，以将训练样本传输到所述第一和第二存储器件；第一逻辑部件，用于改变为每一个存储器件接收的训练样本的顺序；以及包括在所述第一存储器件和所述第二存储器件中的每一个中的、用于使所述第一和第二存储器件能够通过观察在初始化过程中所接收的所述训练样本的顺序来确定所述第一和第二存储器件的标识的逻辑部件，其中，所述第一逻辑部件包括绞合的信号线。
此外，所述第一和第二存储器件可以在物理上堆叠。
此外，所述第一和第二存储器件可以在物理上为平面的。
所述系统还可以包括命令/地址/写信号线，所述命令/地址/写信号线以多接点复用结构耦合到所述第一和第二存储器件。
所述系统还可以包括读信号线，所述读信号线以多接点复用结构耦合到所述第一和第二存储器件。
所述系统还可以包括读信号线，所述读信号线以链结构耦合到所述第一和第二存储器件。
所述系统还可以包括读信号线，所述读信号线以环结构耦合到所述第一和第二存储器件。
此外，所述第一存储器件可以包括用于重驱动去向所述第二存储器件和/或来自所述第二存储器件的信号的逻辑部件。
所述系统还可以包括：附着于所述第一存储器件的第一衬底；以及附着于所述第二存储器件的第二衬底。
此外，所述第一逻辑部件可以包括包含在所述第一和第二衬底中的每一个中的绞合的信号线。
此外，所述第一和第二存储器件之间以及所述第一和第二衬底之间可以实质上相同。
此外，所述第一和第二存储器件可以安装在电路板上。
所述系统还可以包括：逻辑上堆叠的第三和第四存储器件；以及包括在所述第三和第四存储器件中的每一个中的、用于使所述第三和第四存储器件能够通过观察所接收的训练样本的顺序来确定所述第三和第四存储器件的标识的逻辑部件。
根据本发明的再一个方案，提供了一种用于在初始化过程期间在存储器系统中进行存储器件标识的方法，包括：由第一逻辑部件为第一存储器件以第一顺序传输由存储器控制器传输的训练样本；由所述第一逻辑部件为第二存储器件以第二顺序传输所述训练样本；并且由包括在所述第一和第二存储器件中的每一个中的逻辑部件使所述第一和第二存储器件中的每一个能够通过观察接收所述训练样本的顺序来确定其标识，其中，所述第一逻辑部件包括绞合的信号线，用于改变为所述第一存储器件和所述第二存储器件中的每一个接收的训练样本的顺序。
其中，可以通过第一信号线将所述训练样本传输到所述第一存储器件，并且通过第二信号线将所述训练样本传输到所述第二存储器件，所述第二信号线相对于所述第一信号线而绞合。
附图说明
图1示出了现有技术的存储器模块；
图2示出了根据本专利公开的创造性原理的存储器系统的实施例；
图3示出了根据本专利公开的创造性原理的存储器部件的实施例；
图4示出了根据本专利公开的创造性原理的存储器模块的实施例；
图5示出了根据本专利公开的创造性原理的存储器模块的另一个实施例；
图6示出了根据本专利公开的创造性原理的存储器系统的另一个实施例；
图7示出了根据本专利公开的创造性原理的存储器模块的又一个实施例。
具体实施方式
本专利公开涵盖具有独立效用的多个创造性原理。在某些情况下，当将其中一些原理以各种方式相互组合利用时，可以实现其他益处，从而形成其他发明。这些原理可以实现为很多的实施例。尽管为了说明创造性原理的目的而示出了一些特定的细节，但根据本专利公开的创造性原理还可以设计很多其他的布置。因此，创造性原理并不限于本文所披露的特定细节。
图2示出了根据本专利公开的创造性原理的存储器系统的实施例。图2的系统包括存储控制器24以及两个逻辑堆的存储器件26和28。存储控制器包括逻辑30以将训练样本(training pattern)32传输到存储器件。逻辑34改变在每个存储器件处接收训练样本中的信号的顺序。逻辑40和42分别与存储器件26和28相关联，从而使得每个存储器件能够通过观察接收训练样本的顺序来确定其器件的标识(器件ID)。例如在初始化过程中可以由存储控制器来传输训练样本。一旦每个存储器件确定了其器件ID，存储控制器就可以通过在其向存储器件发出的任何进一步的命令中包括器件ID来单独访问每一器件。尽管图2的实施例中示出了两个存储器件，但本创造性原理可以扩展到按不同逻辑结构布置的任何数量的器件。
图3示出了根据本专利公开的创造性原理的存储器部件的实施例。图3的实施例包括分别安装在衬底48和50上的两个存储器件44和46。衬底48上的信号线52绞合，从而当信号通过信号线时对这些信号线进行重排序。另一个衬底50上的信号线54以和信号线52相同的方式绞合。信号线还可以连接到每一衬底上的相应的存储器件。
根据本专利公开的创造性原理，图3的部件可以用于实现器件标识而无需芯片选择信号。如图3中的虚线所示，将存储器件44和46布置为逻辑堆方式，同时将信号线52和54以点对点布置方式连接到一起。存储控制器发出的命令/地址/写(CA)信号可以被应用给信号线54。CA信号以他们的原始顺序由第一存储器件46接收，但信号线54的绞合重新安排了第二存储器件44接收信号的顺序。通过发送CA信号的适当的训练样本，每一存储器件中的逻辑可以确定其器件ID。其他的存储器件/衬底组件可以逻辑堆叠，从而信号线52的绞合还重排到第三存储器件的CA信号的顺序等等。
存储器件还可以包括解绞合逻辑，一旦确定了器件ID，该解绞合逻辑将CA信号重新排列为他们原始的模式。使用适当的技术可以将读(RD)信号从存储器件返回。例如，通过单独的信号线可以将读数据从存储器件返回到存储器控制器，所述单独的信号线可以构造为多接点复用结构、点对点结构或环形结构等。
图4示出了根据本专利公开的创造性原理的存储器模块的实施例。图4的侧视图示出了四个存储器件是如何在逻辑上和物理上均堆叠以创建四级高密度存储器模块的。四个存储器件封装60、62、64和66在机械上相互连接并且相互之间电连接，并且通过焊球连接58在物理上且电连接到模块印刷电路板56。封装60包括安装在衬底80上的存储器件70。封装62-66包括分别安装在衬底82-86上的存储器件72-76。衬底可以由任何适当的材料制成，例如玻璃纤维PCB材料，所述玻璃纤维PCB材料带有蚀刻导电迹线以路由信号并进行焊接连接。在图4的实施例中，CA信号以在星型结构中被路由，而RD信号在链结构中被返回，但也可以使用其他的结构。每一衬底上的CA线绞合，因此每一存储器件看到不同顺序的CA信号，从而使每一存储器件能够响应CA线上传输的训练序列而确定其在堆中的级别。图4中仅示出了一个堆，但根据本专利公开的创造性原理，也可以实现任何数量的堆和级别。
图5的存储器模块的实施例的侧视图示出了根据本专利申请的创造性原理的物理上为平面的存储器件如何在逻辑上相互堆叠。图5的实施例是两级模块，其存储器部件100和102通过焊球连接58安装在PCB 120的两侧。CA信号以星型配置被路由，而在本实施例中，RD信号也以星型配置形式被返回。每一衬底上的CA线绞合，因此每一存储器件看到的CA信号处于不同的顺序，从而使每一存储器件能够响应CA线上传输的训练序列而确定其在堆中的级别。和图4的情形一样，也可以对图5的实施例进行多种修改。例如，RD信号可以链型或环型配置形式被返回，存储器件可以安装在电路板的同一侧，可以使用任何数量的堆和级别等。
图6示意性地示出了根据本专利公开的创造性原理的存储器系统的另一个实施例。在图6的实施例中，布置了存储器件126的两个堆122和124，从而每个堆接收所有的写数据但仅存储该数据的一半。两个左CA线可以与每一堆绞合，以向每一堆告知将哪一半数据写入。在读操作期间，每一堆中的存储器件将其那一半数据发送到RD线上。CA线的绞合使每一存储器件能够响应由存储器控制器28在CA线上传输的训练序列而确定其在堆中的级别。可以将每一堆上的最低逻辑(级别0)存储器件实现为转发器件来从堆中的其他存储器件或向堆中的其他存储器件重驱动信号。
或者，可以重新配置堆以用于可变路径大小的操作。即，在一个结构中，每一存储器件可以如图6所示的x4(半数据)模式操作，或以x8模式操作，在所述x8模式中，每一存储器件使用全8比特路径操作。为了实现可重配置和/或分支路径操作，可以使用公共的机制来使每一存储器件确定其器件ID、选择路径宽度和/或选择特定存储器件与分支路径的哪一部分相关联。例如，在初始化过程中，由存储器控制器发送的训练样本不仅包括确定器件ID的模式，而且还包括向每一存储器件告知是全路径操作还是分支路径操作的信息，以及如果是分支路径，其与分支路径的哪一部分相关联的信息，即其是处于图6的实施例中的上部4比特部分还是下部4比特部分的信息。存储器件内的逻辑可以对其他信息进行解码并据此配置该器件。
图7示出了根据本专利公开的创造性原理的存储器模块的又一个实施例。存储器模块130包括存储缓冲器134以及安装在衬底132上的一个或多个存储器件138。在该实施例中，用于确定存储器件ID的逻辑136位于缓冲器中。存储缓冲器可以是常规的存储缓冲器，或者可以实现为存储器中心，其可以包括很多与存储缓冲器相同的功能，但还可以包括诸如存储器件的控制器之类的其他功能，例如DRAM控制器。
在不背离本创造性原理的前提下，可以对本文所述的实施例的布置和细节进行修改。例如，在上文中，通常把模块、部件、衬底和主板描述成分开的装置，但存储器件、逻辑、存储器控制器等中的一部分或所有的也可以在单独的电路板上构造，或在电路板的任何方便的组合上构造。本文中的一些实施例是使用特定数量的等级和/或堆来描述的，但本创造性原理并不限于任何特定的数量。可以将逻辑实现为特定的电路或导线，但也可以使用软件或状态机等实现其。所示的某些连接使用了焊球技术，但本创造性原理并不限于任何特定的连接方案。同理，本创造性原理并不限于具有非寄存、非缓冲、寄存或全缓冲存储器模块或器件的存储器系统。因此，这种变化和修改也被认为落入所附权利要求的保护范围中。

Claims (22)

1.一种存储器装置，包括：
第一存储器件(26)，其包括：
存储器内核(27)，所述第一存储器件以第一顺序从第一逻辑部件(34)接收训练样本(36)，所述训练样本是由存储器控制器传输的；以及
第二逻辑部件(40)，用于使所述第一存储器件能够通过观察在初始化过程中所接收的训练样本的顺序来确定该第一存储器件的标识，
其中，所述第一逻辑部件包括绞合的信号线，用于将所述训练样本的顺序改变为所述第一顺序。
2.如权利要求1所述的存储器装置，其中，所述存储器装置包括存储缓冲器，所述存储缓冲器包括所述第一逻辑部件。
3.如权利要求1所述的存储器装置，还包括用于对路径宽度信息进行解码的解码逻辑部件。
4.如权利要求1所述的存储器装置，还包括用于对路径部分信息进行解码的解码逻辑部件。
5.如权利要求1所述的存储器装置，还包括：
第二存储器件，其以第二顺序从所述第一逻辑部件接收所述训练样本，其中，所述第二存储器件包括：
第三逻辑部件，用于使所述第二存储器件能够通过观察所接收的训练样本的所述第二顺序来确定所述第二存储器件的标识。
6.如权利要求5所述的存储器装置，其中所述第一逻辑部件包括绞合的信号线，所述绞合的信号线耦合到所述第一存储器件和所述第二存储器件，以改变所述训练样本的顺序。
7.如权利要求5所述的存储器装置，其中，所述第一存储器件和所述第二存储器件在逻辑上堆叠。
8.如权利要求1所述的存储器装置，还包括用于对在所述绞合的信号线上接收的信号进行解绞合的解绞合逻辑部件。
9.一种存储器系统，包括：
第一存储器件；
第二存储器件，所述第二存储器件在逻辑上与所述第一存储器件堆叠；
存储器控制器，其耦合到所述第一存储器件和所述第二存储器件，以将训练样本传输到所述第一存储器件和所述第二存储器件；
第一逻辑部件，用于改变为每一个存储器件接收的训练样本的顺序；以及
包括在所述第一存储器件和所述第二存储器件中的每一个中的、用于使所述第一存储器件和所述第二存储器件能够通过观察在初始化过程中所接收的所述训练样本的顺序来确定所述第一存储器件和所述第二存储器件的标识的逻辑部件，
其中，所述第一逻辑部件包括绞合的信号线。
10.如权利要求9所述的系统，其中，所述第一存储器件和所述第二存储器件在物理上堆叠。
11.如权利要求9所述的系统，其中，所述第一存储器件和所述第二存储器件在物理上为平面的。
12.如权利要求9所述的系统，还包括命令/地址/写信号线，所述命令/地址/写信号线以多接点复用结构耦合到所述第一存储器件和所述第二存储器件。
13.如权利要求9所述的系统，还包括读信号线，所述读信号线以多接点复用结构耦合到所述第一存储器件和所述第二存储器件。
14.如权利要求9所述的系统，还包括读信号线，所述读信号线以链结构耦合到所述第一存储器件和所述第二存储器件。
15.如权利要求9所述的系统，还包括读信号线，所述读信号线以环结构耦合到所述第一存储器件和所述第二存储器件。
16.如权利要求9所述的系统，其中，所述第一存储器件包括用于重驱动去向所述第二存储器件和/或来自所述第二存储器件的信号的逻辑部件。
17.如权利要求9所述的系统，还包括：
附着于所述第一存储器件的第一衬底；以及
附着于所述第二存储器件的第二衬底。
18.如权利要求17所述的系统，其中，所述第一逻辑部件包括包含在所述第一衬底和所述第二衬底中的每一个中的绞合的信号线。
19.如权利要求9所述的系统，其中，所述第一存储器件和所述第二存储器件安装在电路板上。
20.如权利要求9所述的系统，还包括：
逻辑上堆叠的第三存储器件和第四存储器件；以及
包括在所述第三存储器件和所述第四存储器件中的每一个中的、用于使所述第三存储器件和所述第四存储器件能够通过观察所接收的训练样本的顺序来确定所述第三存储器件和所述第四存储器件的标识的逻辑部件。
21.一种用于在初始化过程期间在存储器系统中进行存储器件标识的方法，包括：
由第一逻辑部件为第一存储器件以第一顺序传输由存储器控制器传输的训练样本；
由所述第一逻辑部件为第二存储器件以第二顺序传输所述训练样本；并且
由包括在所述第一存储器件和所述第二存储器件中的每一个中的逻辑部件使所述第一存储器件和所述第二存储器件中的每一个能够通过观察接收所述训练样本的顺序来确定其标识，
其中，所述第一逻辑部件包括绞合的信号线，用于改变为所述第一存储器件和所述第二存储器件中的每一个接收的训练样本的顺序。
22.如权利要求21所述的方法，其中，通过第一信号线将所述训练样本传输到所述第一存储器件，并且通过第二信号线将所述训练样本传输到所述第二存储器件，所述第二信号线相对于所述第一信号线而绞合。
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