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JP6736441B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば複数の半導体チップが積層される半導体装置において用いられる半導体チップに関する。
近年、積層した半導体チップを１つのパッケージ内に納め、積層した半導体チップ間を半導体基板を貫通して形成する貫通電極を介して接続する積層型半導体装置が提案されている。この積層型半導体装置の一例が特許文献１に開示されている。
特許文献１に記載の半導体装置は、積層された複数のメモリチップを備える半導体装置であって、複数のメモリチップのそれぞれは、複数のメモリバンクと、複数のメモリバンクにそれぞれ割り当てられた複数のリードライトバスと、前記複数のリードライトバスにそれぞれ割り当てられ当該メモリチップを貫通して設けられた複数の貫通電極とを備え、複数のメモリチップにそれぞれ設けられた複数の貫通電極のうち、積層方向から見て互いに同じ位置に設けられた複数の貫通電極は、複数のチップ間において共通接続されており、複数のメモリチップのそれぞれは、アクセスが要求されたことに応答して、積層方向から見て互いに異なる位置に設けられたメモリバンクを同時に活性化し、これにより、積層方向から見て互いに異なる位置に設けられた貫通電極を介してデータの入出力を同時に行う。
特許第５６５４８５５号明細書
積層型半導体装置では、各チップ上に形成される駆動回路により積層方向の信号経路に付随する寄生容量を駆動することで、半導体チップ間の信号の送受信を行う。そのため、積層型半導体装置では、積層方向の信号経路に付随する寄生容量の大きさに応じて、駆動回路の駆動能力及び半導体装置の動作速度が設定される。つまり、積層型半導体装置では、消費電力、或いは、動作速度等の様々な性能を向上させる為には、積層方向の信号経路に付随する寄生容量を低減しなければならない問題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、ベースチップに対して半導体チップが積層され、積層される半導体チップが、ｎ個の貫通電極により構成される第１のグループと、ｍ個の貫通電極により構成される第２のグループと、を有し、第１のグループ内のｎ個の貫通電極と第２のグループ内のｍ個の貫通電極とがそれぞれシフト循環接続され、ｎ及びｍは公約数が１つの値となるように設定され、第１のグループ内の貫通電極を介して伝達される第１の選択信号と、第２のグループ内の貫通電極を介して伝達される第２の選択信号との組み合わせにより積層される半導体チップの活性状態が制御される。
前記一実施の形態によれば、半導体装置は、半導体チップの積層方向に形成される信号経路に付随する寄生容量を低減することができる。
実施の形態１にかかる半導体装置の積層チップの構成を説明する図である。 実施の形態１にかかるメモリチップの構成を説明するブロック図である。 実施の形態１にかかるメモリチップの貫通電極及びパッドの接続を説明するメモリチップの断面図である。 実施の形態１にかかる半導体装置における信号経路を説明する図である。 実施の形態１にかかる半導体装置において活性化させるチップの選択方法を説明する表である。 実施の形態１にかかる半導体装置のベースチップのブロック図である。 実施の形態１にかかる半導体装置のメモリチップのチップ選択回路を説明するブロック図である。 比較例にかかる半導体装置における信号経路を説明する図である。 比較例にかかる半導体装置のベースチップのブロック図である。 比較例にかかる半導体装置のメモリチップのチップ選択回路を説明するブロック図である。 実施の形態２にかかる半導体装置における信号経路を説明する図である。 実施の形態２にかかる半導体装置のチップ選択回路を説明するブロック図である。 実施の形態３にかかる半導体装置における信号経路を説明する図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
実施の形態１
実施の形態１にかかる半導体装置は、複数の半導体チップを積層し、積層した半導体チップ間を半導体基板を貫通するように形成した貫通電極を用いて接続するものである。積層する半導体チップは、所定の処理を行う機能回路チップ、プログラムを実行する処理回路チップ（例えば、ＣＰＵコアチップ）、メモリチップなどが考えられる。また、実施の形態１にかかる半導体装置では、最も下に配置されるベースチップが、上層に積層される半導体チップの機能を利用する関係にあるものとする。以下の説明では、積層するチップの一態様として、ＣＰＵコアチップをベースチップ、メモリチップを積層される半導体チップとする半導体装置について説明する。なお、ベースチップ及び積層する半導体チップとしてどのような機能の半導体チップとするかは以下で説明する形態に限られない。
また、メモリチップは、所定の処理を実施する内部機能回路として、メモリ素子とメモリ素子に対してリードライト処理の具体的な処理を行う制御回路とを含むメモリ回路を含む。また、ＣＰＵコアチップは、内部機能回路として演算処理を行うＣＰＵコア回路と外部とのインタフェース回路とを含む。また、実施の形態１にかかる半導体装置では、複数のメモリチップを用いることで、メモリの大容量化を行うが、複数のメモリチップにより形成されるメモリ領域は複数のメモリ空間に分割され、複数のメモリチップは分割されたメモリ空間のいずれかが割り当てられるものとする。以下の説明では、分割されたメモリ空間としてメモリをバンク単位で扱う例を説明する。しかし、メモリ空間の分割方法はバンク単位でメモリを扱う例に限られない。
図１に実施の形態１にかかる半導体装置の積層チップの構成を説明する図を示す。図１に示す例は、ベースチップに対して複数のメモリチップを積層した実施の形態１にかかる半導体装置を示すものである。また、図１に示すように、メモリチップには、半導体基板を貫通するように貫通電極ＴＳＶが設けられる。そして、貫通電極は積層方向から見て同じ位置に設けられる。また、実施の形態１にかかる半導体装置は、ベースチップと最下層のメモリチップの貫通電極ＴＳＶとの間、及び各ダイの貫通電極ＴＳＶと他のチップの貫通電極ＴＳＶとの間は、ハンダボールにより電気的に接続される。
実施の形態１にかかる半導体装置では、下層に配置されるメモリチップの貫通電極を介して伝達する信号を上層に配置されるメモリチップに伝達する経路に特徴の１つを有する。また、実施の形態１にかかる半導体装置では、メモリチップに形成される下側パッド、上側パッド及び内部配線により信号の伝達経路の構成を決定する。下側パッドは、メモリチップ内に形成されるパッドであって半導体基板の貫通電極に接するように形成されるものである。上側パッドは、メモリチップ内に形成されるパッドであって下側パッドよりも上層に形成され、上層に配置されるメモリチップの貫通電極との接続端子となるものである。内部配線は、下側パッドと上側パッドとを接続すると共に、下側パッドとメモリチップの内部回路とを接続する。
そこで、図２に実施の形態１にかかるメモリチップの構成を説明するブロック図を示す。図２に示すように、実施の形態１にかかるメモリチップは、メモリ領域、制御回路領域、ＴＳＶ接続領域を有する。メモリ領域は、データを記憶するメモリ素子が複数形成される領域である、制御回路領域は、メモリ領域に形成されるメモリ素子へのデータの書き込みと読み出しを行うリードライト回路を含む。また、制御回路領域には、自チップが選択された際にリードライト回路等に活性化指示を与えることで、自チップのメモリチップとしての機能を活性化させるチップ選択回路を含む。
ＴＳＶ領域は、貫通電極と、下側パッドと、上側パッドが形成される。貫通電極は、回路が形成されない半導体基板の裏面から回路が形成される半導体基板の表面まで半導体基板を貫通するように形成され、半導体基板の表面で下側パッドと接する。貫通電極は下側パッドの下に隠れる位置に形成されるため、図２に示す例では、貫通電極は不図示となっている。また、実施の形態１にかかる半導体装置では、１つの貫通電極に対応する上側パッドと下側パッドとの組が１組設けられる。そして、対応する貫通電極と上側パッドと下側パッドは半導体チップの厚さ方向において同じ位置に形成される。なお、図２では、上側パッドが下側パッドより小さくなるように図示したが、パッドのサイズは、上側パッドと下側パッドが共に同じ、或いは、下側パッドが上側パッドより小さくなっても良い。
また、実施の形態１にかかる半導体装置では、複数の貫通電極を複数のグループに分けるように設定し、１つのグループに属する貫通電極の数と同数の積層チップ内で同一グループ内の貫通電極がシフト循環接続されるように、チップ内の上側パッドと下側パッドとを内部配線で接続する。図２に示す例では、１つのグループに４つの貫通電極を定義した場合を示している。具体的には、１つのグループに属する貫通電極に１からｎの番号を割り当てた場合、内部配線は、１番目からｎ−１番目の貫通電極に対応する下側パッドを２番目からｎ番目の前記貫通電極に対応する上側パッドに接続し、ｎ番目の貫通電極に対応する下側パッドを１番目の貫通電極に対応する上側パッドに接続する。内部配線により各メモリチップ内の上側パッドと下側パッドをこのような接続することで、ｎ枚のメモリチップを積層した場合に、１つの貫通電極に入力された信号が積層されたｎ枚のメモリチップ間を伝達する間に１番目からｎ番目の貫通電極の全てを通ることになる。また、ｎ枚ごとに同じ信号伝達経路を形成することができる。このように、ｎ枚のメモリチップ毎に同じ信号伝達経路が繰り返し形成され、かつ、信号がｎ枚のメモリチップ間を伝達する間に１番目からｎ番目の貫通電極の全てを通過する接続形態を以下ではシフト循環接続である。以下の説明では、このような信号経路が形成される貫通電極の接続形態をシフト循環接続と称す。
また、実施の形態１にかかる半導体装置では、１つのグループに属する複数の貫通電極のうちの１つの貫通電極のみがメモリチップの内部回路と接続される。図２に示す例では、内部配線が、１番目の貫通電極を介して伝達される信号のみをメモリチップの制御回路領域に形成される回路に伝達する。
ここで、グループ化された貫通電極、上側パッド及び下側パッドの構造をＴＳＶ領域の断面図を用いて説明する。図３に、実施の形態１にかかるメモリチップの貫通電極及びパッドの接続を説明するメモリチップの断面図を示す。なお、図３に示す例では４つの貫通電極を１つのグループに設定し、当該４つの貫通電極に関する部分だけを示した。
図３に示すように、実施の形態１にかかる半導体装置では、半導体基板を貫通するように貫通電極ＴＳＶ１〜ＴＳＶ４が形成される。そして、貫通電極ＴＳＶ１〜ＴＳＶ４のチップ表面側の端部には下側パッドがそれぞれ形成される。そして、メモリチップを上面視した場合に、下側パッドと同じ位置に上側パッドが形成される。この上側パッドは、下我がパッドよりも上層に形成される。
また、図３に示すように、貫通電極ＴＳＶ１〜ＴＳＶ３に対応する下側パッドは、貫通電極ＴＳＶ２〜ＴＳＶ４に対応する上側パッドと内部配線により接続される。貫通電極ＴＳＶ４に対応する下側パッドは、貫通電極ＴＳＶ１に対応する上側パッドと内部配線により接続される。また、貫通電極ＴＳＶ１を介して入力される信号は、内部配線によりメモリチップの内部回路に入力される。
続いて、ベースチップに対して複数枚のメモリチップを積層した場合の実施の形態１にかかる半導体装置の信号経路について説明する。そこで、図４に実施の形態１にかかる半導体装置における信号経路を説明する図を示す。
図４に示すように、実施の形態１にかかる半導体装置は、ベースチップＢＤの上層に複数のメモリチップ（例えば、メモリチップＭＤ０〜ＭＤ１５）が積層される。そして、メモリチップＭＤ０〜ＭＤ１５は、貫通電極を介してベースチップからの信号が与えられる。また、実施の形態１にかかる半導体装置では、メモリチップＭＤ０〜ＭＤ１５はそれぞれメモリチップＭＤ０〜ＭＤ１５により形成されるメモリ領域全体を所定の容量毎に分割したメモリ空間（例えば、バンク０〜バンク３）のいずれか１つが割り当てられる。そして、実施の形態１にかかる半導体装置では、バンク０〜バンク３が１つずつ含まれるようにメモリダイグループＭＤＧ０〜ＭＤＧ３が定義される。つまり、１つのメモリダイグループには４枚のメモリチップが含まれる。
また、実施の形態１にかかる半導体装置では、主にバンクに関連するデータ信号及び制御信号を伝達するバンク選択パス、共通制御信号パス及びデータＩＯパス（以下バンクアクセス系パスと称す）を貫通電極の第１のグループとして定義する。また、主にメモリチップ毎に信号を与えるダイ選択パス及びテストパス（以下、チップアクセス系パスと称す）を貫通電極を第２のグループとして定義する。そして、第１のグループに含まれる第１の貫通電極の個数をｎ個（ｎは第１の貫通電極の数を示す整数）、第２のグループに含まれる第２の貫通電極の個数をｍ個（ｍは第２の貫通電極の数を示す整数）とする。そして、ｎとｍを公約数が１つの値に設定する。図４に示す例では、ｎを４、ｍを５とした。また、ｎはバンクの数と同じ値とした。このように、第１のグループに含まれる数と１つのメモリダイグループに含まれるバンクの数とを同数とすることで、第１のグループを用いてバンク毎のメモリ制御を容易にすることができる。
図４に示す例では、第１のグループに含まれる第１の貫通電極を介して信号を入出力するベースチップ上の端子にポートＢＰ１０〜ＢＰ１３を付し、第２のグループに含まれる第２の貫通電極を介して信号を入出力するベースチップ上の端子にポートＢＰ２０〜ＢＰ２４を付した。また、第１のグループに含まれる第１の貫通電極を介して信号を伝達するするメモリチップ上の端子にポートＰ１０〜Ｐ１３を付し、第２のグループに含まれる第２の貫通電極を介して信号を伝達するメモリチップ上の端子にポートＰ２０〜Ｐ２４を付した。そして、各メモリチップは、ポートＰ１０及びポートＰ２０を介して信号を入出力する構成とした。
また、実施の形態１にかかる半導体装置において、ベースチップに対して積層されるメモリチップは、それぞれ、図２及び図３で説明した上側パッド、下側パッド及び内部配線の構成を有する。このようなメモリチップを積層することで、実施の形態１にかかる半導体装置は、第１のグループに含まれる貫通電極がメモリダイグループ毎にシフト循環接続され、第２のグループに含まれる貫通電極が５枚のメモリチップ毎にシフト循環接続される。
メモリチップ間の信号経路を図４のように形成することで、特定の１つのチップの選択を第１の選択信号（例えば、バンク選択信号）と第２の選択信号（例えば、チップ選択信号）の２つの信号を用いて行うことができる。そこで、図５に実施の形態１にかかる半導体装置において活性化させるチップの選択方法を説明する表を示す。
図５に示すように、実施の形態１にかかる半導体装置では、チップを活性化させるバンク選択信号を出力するベースチップ上のポートと、チップ選択信号を出力するベースチップ上のポートと、の組み合わせは１つのみとなる。例えば、メモリチップＭＤ４は、バンク選択信号をポートＢＰ１０から出力し、チップ選択信号をポートＢＰ２４から出力するとことで選択される。
上述したように、実施の形態１にかかる半導体装置では、ベースチップが出力する第１の選択信号（例えば、バンク選択信号）と第２の選択信号（例えば、チップ選択信号）との組み合わせにより、特定のチップに配置された特定のバンクを選択する。そこで、以下で、ベースチップとメモリチップとにおけるメモリアクセスに関する回路構成を説明する。
まず、図６に実施の形態１にかかる半導体装置のベースチップのブロック図を示す。図６に示すように、実施の形態１にかかる半導体装置は、ＣＰＵコア４０、入出力バッファ４１、メモリアクセス制御回路４２を有する。また、実施の形態１にかかる半導体装置は、メモリと信号の送受信を行うための複数のポートが設けられる。図６では、この複数のポートのうち積層するメモリチップの貫通電極に対応したポートのみを示した。
ＣＰＵコア４０は、積層するメモリチップを記憶領域として利用しながら、種々の情報処理を行う演算回路である。入出力バッファ４１は、ＣＰＵコア４０からメモリアクセス制御回路４２を介して与えられるバンクデータをメモリチップに出力すると共に、メモリチップから読み出したバンクデータをメモリアクセス制御回路４２を介してＣＰＵコア４０に与える回路であり、複数の入出力バッファ回路を含む。メモリアクセス制御回路４２は、ＣＰＵコア４０から与えられるアクセス命令からメモリチップに与える具体的な動作コマンド及びアドレス情報を生成し、生成した動作コマンド及びアドレス情報をメモリチップに与える。具体的には、メモリアクセス制御回路４２は、動作コマンドとして、活性化させるバンクの番号を示す活性化命令、リード動作、ライト動作等の動作を指示する動作命令を含む信号をバンク制御信号として出力する。また、メモリアクセス制御回路４２は、アクセスするメモリ素子のアドレス情報を出力する。このアドレス情報は、上位５ビットがチップ選択信号として用いられ、中位４ビットがバンク選択信号として用いられ、下位ｋビットが選択したバンクにおけるメモリのアドレスを示すバンク内選択アドレスとして用いられる。
また、図６に示すように、実施の形態１にかかるベースチップは、出力する信号の種類に応じて複数のポートがグループ化されている。より具体的には、バンク選択信号、バンク内選択アドレス、バンク制御信号及びバンクデータは、それぞれ、ｎ個（例えば、ｎ＝４）の貫通電極がシフト循環接続される第１のグループの接続形態となる第１の貫通電極を介して信号の送受信が行われるため、これら信号の入出力が行われるベースチップのポートは第１のグループと同じ個数設けられる。チップ選択信号は、ｍ個（例えば、ｍ＝４）の貫通電極がシフト循環接続される第２のグループの接続形態となる第２の貫通電極を介して信号の送受信が行われるため、チップ選択信号の入出力が行われるベースチップのポートは第２のグループと同じ個数設けられる。
また、チップ選択信号及びバンク選択信号は、１ポートに１ビットの信号が入出力される信号であるため、これら信号の入出力ポートは、それぞれ１つの端子を含む。一方、バンク内選択アドレス、バンク制御信号及びバンクデータは、１つのポートに多ビットの信号が入出力される信号であるため、これら信号の入出力ポートは、１つのポートに複数の端子を含むものとする。図６では、１つのポートに含まれる端子の数によらずに、ポート数のみが明確になるように作図を行った。また、図６ではＣＰＵコア４０を内部回路の1つとして示したが、ＣＰＵコア４０は別チップ上に設けられていても良い。この場合、実施の形態１にかかるベースチップは、入出力バッファ４１、メモリアクセス制御回路４２及びそれに関連するポートが形成される形態となる。
次いで、メモリチップ上に形成されるチップ選択回路について説明する。そこで、図７に実施の形態１にかかる半導体装置のチップ選択回路を説明するブロック図を示す。図７では、メモリチップに含まれる回路のうちメモリ制御回路１０、バッファ回路群１１、チップ選択回路１２、入出力バッファ１３及びこれら回路に関連する貫通電極を示した。なお、図７では、貫通電極をポート単位で示したため、１つのポートに貫通電極が１つであるような図面となっているが、多ビットの信号が伝達されるポートには複数の貫通電極が含まれる。
また、図７に示す例では、バンクデータ、バンク内選択アドレス、バンク制御信号及びバンク選択信号が上記で説明した第１のグループの接続構成の貫通電極を介してメモリチップに与えられ、チップ選択信号が上記で説明した第２のグループの接続構成の貫通電極を介してメモリチップに与えられる。
図７に示す例では、バッファ回路群１１は、貫通電極を介して与えられる信号をチップ選択回路１２に伝達する。バッファ回路群１１は、伝達する信号に対応したバッファ回路２１〜２４を有する。チップ選択回路１２は、ゲート回路３１、３２、ＡＮＤ回路３３を有する。ＡＮＤ回路３３は、バンク選択信号とチップ選択信号とが共にイネーブル状態（例えば、ハイレベル）である場合にハイレベルとなるチップイネーブル信号ＣＨ＿ＥＮを出力する。ゲート回路３１は、チップイネーブル信号ＣＨ＿ＥＮがハイレベルである期間にバンク内選択アドレスをメモリ制御回路１０に出力する。ゲート回路３２は、チップイネーブル信号ＣＨ＿ＥＮがハイレベルである期間にバンク制御信号をメモリ制御回路１０に出力する。ここで、バンク内選択アドレスは、メモリチップ内において操作対象のバンクデータが格納される位置を示すアドレスである。バンク制御信号は、メモリに対する操作命令であり、例えば、リード命令、ライト命令等の命令が含まれる。
入出力バッファ１３は、メモリチップに対する命令がライト命令である場合は、メモリチップに対して入力される書き込みデータをメモリチップ内に伝達する。また、入出力バッファ１３は、メモリチップに対する命令がリード命令である場合は、貫通電極を介してメモリチップのメモリ領域から読み出した読み出しデータをベースチップに出力する。
ここで、比較例として、バンクに対する制御及び操作を行うバンク制御系の信号を第１のグループの接続形態の第１の貫通電極を介して行い、チップに対する制御及び操作を行うチップ制御系の信号を全てのチップに共通に与える共通信号経路で行う半導体装置について説明する。そこで、図８に比較例にかかる半導体装置における信号経路を説明する図を示す。なお、図８では、バンク制御系のパスとしてバンク選択パスとデータＩＯパスを示し、チップ制御系のパスとしてチップ共通信号パスを示した。
図８に示すように、比較例にかかる半導体装置では、バンク制御系のパスを実施の形態１にかかる半導体装置における第１のグループの接続形態の第１の貫通電極と同じ接続形態の貫通電極群により形成する。一方、比較例にかかる半導体装置では、チップ制御系のパスをチップ積層方向から見て同一の位置に配置される貫通電極を直列接続する直列接続貫通電極により構成する。そして、チップ制御系の信号は直列接続貫通電極を介して積層される全てのチップに一度に送信される。また、チップ制御系のパスには２種類の接続が存在する。第１の直列接続貫通電極は、貫通電極を介して伝達される信号を分岐させた信号を各メモリチップに与える。図８では、この第１の直列接続貫通電極により構成されるポートにＰ０の符号を付し、ポートＰ０に信号を出力するベースチップ上のポートにＢＰ０の符号を付した。第２の直列接続貫通電極は、メモリチップ上に設けられたテストパスを介して上層に積層されたチップに信号を伝達する。図８では、この第２の直列接続貫通電極により構成されるポートにＰ１の符号を付し、ポートＰ１に信号を出力するベースチップ上のポートにＢＰ１の符号を付した。
続いて、図９に比較例にかかる半導体装置のベースチップのブロック図を示す。図９に示すように比較例にかかる半導体装置のベースチップは、ＣＰＵコア４０、入出力バッファ４１、メモリアクセス制御回路１４２、メモリ設定回路１４３を有する。ＣＰＵコア４０及び入出力バッファ４１は、実施の形態１にかかるベースチップと同じものである。なお、図９に示す例においてもＣＰＵコア４０と入出力バッファ４１との間のデータの入出力は、メモリアクセス制御回路１４２を介して行われる。メモリアクセス制御回路１４２は、メモリアクセス制御回路４２と同様にＣＰＵコア４０から与えられるアクセス命令からメモリチップに与える具体的な動作コマンド及びアドレス情報を生成し、生成した動作コマンド及びアドレス情報をメモリチップに与える。しかし、メモリアクセス制御回路１４２は、生成するアドレス情報及び動作コマンドがメモリアクセス制御回路４２とは異なる。具体的には、メモリアクセス制御回路１４２は、チップ選択アドレスとなるアクセスアドレスの上位ｉビット及びバンク内選択アドレスとなるアクセスアドレスの下位ｋビットをそれぞれ１つのポート（例えば、ポートＢＰ０）に出力する。また、メモリアクセス制御回路１４２は、バンク制御信号に加えて、活性化するチップの番号を示すコマンドを含むチップ制御信号を生成する。チップ制御信号はポートＢＰ０を介してメモリチップに与えられる。メモリ設定回路１４３は、チップ毎に異なるチップ番号及びチップ選択アドレスを設定するチップ選択アドレス設定信号を出力する。このチップ選択アドレス設定信号は、ポートＢＰ１を介してメモリチップに与えられる。
続いて、図１０に比較例にかかる半導体装置のメモリチップのチップ選択回路を説明するブロック図を示す。図１０に示すように、比較例にかかるメモリチップは、メモリ制御回路１０、バッファ回路群１１１、メモリ選択回路１１２、入出力バッファ１３を有する。メモリ制御回路１０及び入出力バッファ１３は、実施の形態１にかかるメモリチップと同じである。図１０では、メモリチップに含まれる回路のうちメモリ制御回路１０、バッファ回路群１１１、チップ選択回路１１２、入出力バッファ１３及びこれら回路に関連する貫通電極を示した。なお、図１０では、貫通電極をポート単位で示したため、１つのポートに貫通電極が１つであるような図面となっているが、多ビットの信号が伝達されるポートには複数の貫通電極が含まれる。
また、図１０に示す例では、バンクデータ及びバンク内選択アドレスが上記で説明した第１のグループの接続構成の貫通電極を介してメモリチップに与えられ、チップ選択アドレス、バンク内選択アドレス、チップ制御信号、バンク制御信号及びチップ選択アドレス設定信号が上記で説明した直列接続貫通電極を介してメモリチップに与えられる。
図１０に示す例では、バッファ回路群１１１は、貫通電極を介して与えられる信号をチップ選択回路１１２に伝達する。バッファ回路群１１１は、伝達する信号に対応したバッファ回路１２１〜１２６を有する。チップ選択回路１１２は、ゲート回路１３１、１３４、アドレス判定回路１３２、ＡＮＤ回路１３３、１３６、チップ制御値判定回路１３５、レジスタ１３７、１３８を有する。レジスタ１３７、１３８は、ディジーチェーン接続される複数のレジスタの一部であり、チップ選択アドレス設定信号が格納される。このチップ選択アドレス設定信号は、ポートＰ１の貫通電極を介して入力され、再度ポートＰ１に戻る。アドレス判定回路１３２は、レジスタ１３８に格納された値に基づきチップ選択アドレスの設定値が設定され、当該設定値とチップ選択アドレスとが一致した場合に全ての信号がハイレベルとなる多ビットの信号を出力する。チップ制御値判定回路１３５は、レジスタ１３７に格納された値に基づきバンク制御信号の設定値が設定され、当該設定値とバンク制御信号が示す値とが一致した場合に全ての信号がハイレベルとなる多ビットの隼号を出力する。
ＡＮＤ回路１３３は、バンク選択信号とアドレス判定回路１３２から与えられる信号が全てハイレベルとなったことに応じてハイレベルとなるアドレスイネーブル信号ＡＤＤ＿ＥＮを出力する。ゲート回路１３１は、バンク選択信号がハイレベルである期間にバンク内選択アドレスをメモリ制御回路１０に出力する。ゲート回路１３４は、バンク選択信号がハイレベルである期間にバンク制御信号をメモリ制御回路１０に出力する。ＡＮＤ回路１３６は、アドレスイネーブル信号ＡＤＤ＿ＣＨがハイレベル且つチップ制御値判定回路１３５が出力する信号が全てハイレベルとなったことに応じてチップイネーブル信号ＣＨ＿ＥＮをハイレベルとする。
比較例にかかるメモリチップでは、積層されるメモリチップの初期化処理により積層されるチップの順番をチップ選択アドレス設定信号により与えなければ、自メモリチップが積層された位置を各メモリチップが認識することができない。そして、比較例にかかる半導体装置では、積層されるメモリチップの全てにチップ選択アドレス及びチップ制御信号を与えなければ、ベースチップがアクセスを行うメモリチップを正しく活性化することが出来ない。このように、比較例にかかる半導体装置では、チップ制御系の信号を直列接続貫通電極を介して全てのメモリチップに与えざるをえない事情がある。
ここで、実施の形態１にかかる半導体装置と比較例にかかる半導体装置とを比較する。実施の形態１にかかる半導体装置は、メモリチップが、活性化するメモリバンクを指示する第１の選択信号をベースチップから伝達し、半導体基板を貫通して設けられるｎ個（ｎは整数）の第１の貫通電極と、活性化するメモリチップを指示する第２の選択信号をベースチップから伝達し、半導体基板を貫通して設けられるｍ個（ｍは整数）の第２の貫通電極と、下側に配置されるチップの１番目からｎ−１番目の第１の貫通電極を上側に配置されるチップの２番目からｎ番目の第１の貫通電極に接続し、下側に配置されるチップのｎ番目の第１の貫通電極を上側に配置されるチップの１番目の第１の貫通電極に接続するように第１の貫通電極をシフト循環接続する第１の内部配線と、下側に配置されるチップの１番目からｍ−１番目の第２の貫通電極を上側に配置されるチップの２番目からｍ番目の第２の貫通電極に接続し、下側に配置されるチップのｍ番目の第２の貫通電極を上側に配置されるチップの１番目の第２の貫通電極に接続するように第２の貫通電極をシフト循環接続する第２の内部配線と、を有し、ｎとｍは、公約数が１つの値となるように設定される。そして、実施の形態１にかかる半導体装置は、このような配線を有するメモリチップを複数枚積層することで、上層に配置されるメモリチップに循環的に信号が伝達される。そして、実施の形態１にかかる半導体装置は、第１の選択信号と第２の選択信号との組み合わせによりメモリチップの活性状態を制御する。
つまり、実施の形態１にかかる半導体装置は、チップ制御系の信号とバンク制御系の信号とをいずれもシフト循環接続される貫通電極を介してメモリチップに与える。また、実施の形態１にかかる半導体装置では、メモリチップ上の特定のポートと内部回路とを内部配線により接続する。これにより、実施の形態１にかかる半導体装置では、ベースチップ上の特定のポートから出力された信号が、シフト循環接続の循環数に対応した位置に配置されるメモリチップのみに伝達される。例えば、図４において、ベースチップのポートＢＰ１０から出力される信号は、循環数が４となる信号経路を介してメモリチップに伝達されるため、バンク０として定義されるメモリチップＭＤ０、ＭＤ４、ＭＤ８、ＭＤ１２にのみ伝達される。また、ベースチップのポートＢＰ２０から出力される信号は、循環数が５となる信号経路を介してメモリチップに伝達されるため、メモリチップＭＤ０、ＭＤ５、ＭＤ１０、ＭＤ１５にのみ伝達される。
このようなことから、実施の形態１にかかる半導体装置では、各メモリチップの積層位置を、ベースチップ上のポートの番号により特定することができ、比較例にかかる半導体装置のように初期化動作により各メモリチップの積層位置を指定する必要が無い。また、実施の形態１にかかる半導体装置では、チップ制御系の信号を伝達する経路の循環数ｍとバンク制御系の信号を伝達する経路の循環数ｎとの公約数が１つの値となるように設定する。これにより、ｎとｍの公倍数以下の積層数であれば、個別のチップ選択信号とバンク選択信号との組み合わせにより特定のチップに配置される特定のバンクを指定することができる。このようなことから、実施の形態１にかかる半導体装置に搭載されるメモリチップでは、チップ選択回路の構成を比較例にかかる半導体装置に搭載されるメモリチップよりも簡略化することができる。
また、実施の形態１にかかる半導体装置は、チップ制御系の信号伝達経路とバンク制御系の信号伝達経路との両方をシフト循環接続することで、チップ制御系の信号伝達経路についても信号伝達経路に付随する内部回路に関する寄生容量を、比較例にかかる半導体装置よりも小さくすることができる。
上記説明より、実施の形態１にかかる半導体装置は、メモリチップの制御に用いる信号伝達経路に付随する寄生容量を低減して、信号伝達に要する消費電力を低減することができる。また、実施の形態１にかかる半導体装置では、信号伝達に要する消費電力を低減することで、ベースチップ及びメモリチップにおける電源ノイズを低減して、動作の安定度を高めることができる。具体的には、電源ノイズを低減することでメモリのノイズマージンを拡大することができる。また、信号伝達に要する消費電力を低減することで、信号を出力するトランジスタの駆動能力を小さくできるため、駆動回路を構成するトランジスタサイズを小さくすることができる。
また、実施の形態１にかかる半導体装置では、信号伝達経路に付随する寄生容量が小さいため、半導体装置の動作速度を高めることができる。
また、実施の形態１にかかる半導体装置では、同一の内部配線構造のメモリチップを積層するのみでメモリチップ間で信号を循環的に伝達する信号伝達経路を形成することができる。つまり、実施の形態１にかかる半導体装置では、同一の製造工程で製造されたメモリチップを積層するのみでシフト循環接続された信号伝達経路を形成できるため、メモリチップの管理が容易である。
また、実施の形態１にかかる半導体装置では、メモリチップ上に形成されるチップ選択回路においてチップイネーブル信号ＣＨ＿ＥＮを出力する回路を１つのＡＮＤ回路のみで形成できるため、チップ選択回路に要する回路を削減することができる。
また、実施の形態１にかかる半導体装置では、初期化処理において各メモリチップに積層位置を認識させるためのチップ選択アドレス設定信号を用いる必要がないため、起動処理を高速化することができる。
実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置の別の形態について説明する。そこで、図１１に実施の形態２にかかる半導体装置における信号経路を説明する図を示す。図１１に示すように、実施の形態２にかかる半導体装置は、信号伝達経路に異常がない場合に用いる通常パスに加えて、通常パスとして用いている信号伝達経路に異常が発生した場合に用いる冗長パスを有する。この冗長パスは、置き換えの対象となるパスと同一の接続形態を有する。
この冗長パスを含むメモリチップの構成について説明する。そこで、図１２に実施の形態２にかかる半導体装置のチップ選択回路を説明するブロック図を示す。なお、図１２では、メモリチップに伝達される信号が多ビットであるか１ビットであるかについては明示を省略した。
図１２に示すように、実施の形態２にかかるメモリチップは、メモリ制御回路１０、チップ選択回路１２、入出力バッファ１３に加えて第１のパス切替回路（例えば、パス切替回路１４）、第２のパス切替回路（例えば、パス切替回路１５）を有する。また、実施の形態２にかかるメモリチップは、バッファ回路群１１に代えてバッファ回路群１１ａを有する、バッファ回路群１１ａは、入力される信号の増加に合わせてバッファ回路の個数を増加させたものであり、バッファ回路群１１と実質的には変わらない。バッファ回路群１１ａは、バッファ回路２１〜２８を有する。
図１２に示す例では、バンクデータ、バンク内選択アドレス、バンク制御信号、バンク選択信号が伝達される貫通電極が第１のグループに属する通常パスであり、チップ選択信号が伝達される貫通電極が第２のグループに属する通常パスである。そして、これら通常パスに加えて、実施の形態２にかかるメモリチップは、第１の冗長パス、第１の冗長切替パス、第２の冗長パス、第２の冗長切替パスを有する。
第１の冗長パスは、ｎ個（例えば、ｎ＝４）の第１の貫通電極と第１の内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成する。第１の冗長切替パスは、ｎ個の第１の貫通電極と第１の内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成し、第１のパス切替信号を伝達する。第２の冗長パスは、ｍ個（例えば、ｍ＝３）の第２の貫通電極と第２の内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成する。第２の冗長切替パスは、ｍ個の第２の貫通電極と第２の内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成し、第２のパス切替信号を伝達する。
そして、パス切替回路１４は、第１のパス切替信号により、第１の貫通電極を介して伝達される信号をメモリチップに形成される内部回路（例えば、メモリ制御回路１０）に伝達するか、第１の冗長パスを介して伝達される信号を前記メモリチップに形成される内部回路に伝達するかを切り替える。パス切替回路１５は、第２のパス切替信号により、第２の貫通電極を介して伝達される信号をメモリチップに形成される内部回路に伝達するか、第２の冗長パスを介して伝達される信号をメモリチップに形成される内部回路に伝達するかを切り替える。
パス切替回路１４は、スイッチＳＷ１ａ〜ＳＷ４ａ、ＳＷ１ｂ〜ＳＷ４ｂを有する。パス切替回路１４は、第１のパス切替信号に応じて、スイッチＳＷ１ａ〜ＳＷ４ａと、スイッチＳＷ１ｂ〜ＳＷ４ｂとのいずれをオンさせるかを切り替える。例えば、パス切替回路１４は、バンク制御信号を伝達する経路に断線等が生じた場合、第１のパス切替信号に応じて、スイッチＳＷ１ａ、ＳＷ２ａ、ＳＷ３ｂ、ＳＷ４ｂをオンさせ、スイッチＳＷ１ｂ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ４ａをオフする。そして、ベースチップが、元々バンク選択信号を出力していたポートからバンク制御信号を出力し、バンク選択信号を第１の冗長パスに対応するポートから出力することで、メモリチップの内部回路に全ての信号を断線した経路を使わずに伝達することができる。
また、パス切替回路１５は、スイッチＳＷ５ａ、ＳＷ５ｂを有する。パス切替回路１５は、第２のパス切替信号に応じて、スイッチＳＷ５ａと、スイッチＳＷ５ｂとのいずれをオンさせるかを切り替える。例えば、パス切替回路１５は、チップ選択信号を伝達する経路に断線等が生じた場合、第２のパス切替信号に応じて、スイッチＳＷ５ｂをオンさせ、スイッチＳＷ５ｂをオフする。そして、ベースチップが、チップ選択信号を第１の冗長パスに対応するポートから出力することで、メモリチップの内部回路にチップ選択信号を断線した経路を使わずに伝達することができる。
上記説明より、実施の形態２にかかる半導体装置は、通常パスに加えて冗長パスを有することで、信号伝達経路の信頼性を向上させることができる。また、実施の形態２にかかる半導体装置は、通常パスと冗長パスとの切替を、貫通電極のグループ毎ではなく、グループ化された貫通電極毎、或いは、ポート毎に切り替えることができる。これにより、実施の形態２にかかる半導体装置は、少ない貫通電極数で高い冗長能力を実現することができる。
実施の形態３
実施の形態３では、実施の形態１にかかる半導体装置の別の形態について説明する。そこで、図１３に実施の形態３にかかる半導体装置における信号経路を説明する図を示す。図１３に示すように実施の形態３にかかる半導体装置では、信号伝達経路を構成するために形成するシフト循環接続の循環数を３種類設ける。つまり、実施の形態３にかかる半導体装置では、複数の貫通電極がｏ個（ｏは整数）の前記貫通電極で構成される第３のグループを含む。
図１３に示す例では、循環数として３、４、５の３種類を用いる。具体的には、図１３に示した実施の形態３にかかる半導体装置は、バンク制御系の信号を循環数ｎが４となる信号伝達経路を介して伝達し、チップ制御系の信号を循環数ｍが５となる信号伝達経路と循環数ｏが３となる信号伝達経路との２つの経路を用いて伝達する。なお、実施の形態３にかかる半導体装置においても、信号伝達経路間の循環数は公約数が１つの値となるように設定される。
また、実施の形態３にかかるメモリチップでは、内部配線が、第３のグループに属する貫通電極に対応して設けられる複数の下側パッド及び複数の上側パッドについて、１番目からｏ−１番目の下側パッドを２番目からｏ番目の上側パッドと接続し、かつ、ｏ番目の下側パッドを１番目の上側パッドに接続する。
このように、公約数が１つの値となる循環数となる貫通電極のグループを増やすことで、積層可能なメモリチップ数を増加させることができる。例えば、実施の形態１にかかる半導体装置では、積層数の最大値は２０であるのに対し、実施の形態３にかかる半導体装置では、積層数の最大値を６０まで増やすことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１０ メモリ制御回路
１１ バッファ回路群
１２ チップ選択回路
１３ 入出力バッファ
１４ パス切替回路
１５ パス切替回路
２１〜２８ バッファ回路
３１、３２ ゲート回路
３３ ＡＮＤ回路
４０ ＣＰＵコア
４１ 入出力バッファ
４２ メモリアクセス制御回路
ＭＤ メモリチップ
ＢＤ ベースチップ
ＭＤＧ メモリダイグループ
Ｐ ポート
ＢＰ ポート

Claims (9)

  1. データを格納するメモリ領域へのデータの入出力を制御するメモリ制御回路が形成されるベースチップと、
    前記メモリ領域の一部を構成するメモリ回路が形成され、前記ベースチップに対して積層されるように配置される複数のメモリチップと、を有し、
    前記複数のメモリチップは、それぞれ、
    前記メモリ領域を所定の記憶容量毎に分割した複数のメモリ空間のいずれか１つが割り当てられ、
    活性化する前記メモリ空間を指示する第１の選択信号を前記ベースチップから伝達し、半導体基板を貫通して設けられるｎ個（ｎは整数）の第１の貫通電極と、
    活性化する前記メモリチップを指示する第２の選択信号を前記ベースチップから伝達し、前記半導体基板を貫通して設けられるｍ個（ｍは整数）の第２の貫通電極と、
    下側に配置されるチップの１番目からｎ−１番目の前記第１の貫通電極を上側に配置されるチップの２番目からｎ番目の前記第１の貫通電極に接続し、下側に配置されるチップのｎ番目の前記第１の貫通電極を上側に配置されるチップの１番目の前記第１の貫通電極に接続するように前記第１の貫通電極をシフト循環接続する第１の内部配線と、
    下側に配置されるチップの１番目からｍ−１番目の前記第２の貫通電極を上側に配置されるチップの２番目からｍ番目の前記第２の貫通電極に接続し、下側に配置されるチップのｍ番目の前記第２の貫通電極を上側に配置されるチップの１番目の前記第２の貫通電極に接続するように前記第２の貫通電極をシフト循環接続する第２の内部配線と、
    前記ｎ個の第１の貫通電極と前記第１の内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成する第１の冗長パスと、
    前記ｎ個の第１の貫通電極と前記第１の内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成し、第１のパス切替信号を伝達する第１の冗長切替パスと、
    前記ｍ個の第２の貫通電極と前記第２の内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成する第２の冗長パスと、
    前記ｍ個の第２の貫通電極と前記第２の内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成し、第２のパス切替信号を伝達する第２の冗長切替パスと、
    前記第１のパス切替信号により、前記第１の貫通電極を介して伝達される信号を前記メモリチップに形成される内部回路に伝達するか、前記第１の冗長パスを介して伝達される信号を前記メモリチップに形成される内部回路に伝達するかを切り替える第１のパス切替回路と、
    前記第２のパス切替信号により、前記第２の貫通電極を介して伝達される信号を前記メモリチップに形成される内部回路に伝達するか、前記第２の冗長パスを介して伝達される信号を前記メモリチップに形成される内部回路に伝達するかを切り替える第２のパス切替回路と、を有し、
    前記ｎと前記ｍは、公約数が１つの値となるように設定され、
    前記複数のメモリチップは、前記第１の選択信号と前記第２の選択信号との組み合わせにより活性状態が制御される半導体装置。
  2. 前記ｎは、前記メモリ空間の数と同じ値に設定される請求項１に記載の半導体装置。
  3. 前記複数のメモリ空間に対するアクセス経路は、前記ｎ個の第１の貫通電極、及び、前記第１の内部配線により構成される信号経路と同一の構成の信号経路により形成される請求項１に記載の半導体装置。
  4. 前記複数のメモリチップは、前記第１の選択信号と、前記第２の選択信号とが共に活性化を指示している場合に自チップに割り当てられた前記メモリ空間を活性化するチップ選択回路を有する請求項１に記載の半導体装置。
  5. 前記第１の内部配線は、１番目の前記第１の貫通電極を介して伝達される信号を前記メモリチップに形成される内部回路に伝達し、
    前記第２の内部配線は、１番目の前記第２の貫通電極を介して伝達される信号を前記メモリチップに形成される内部回路に伝達する請求項１に記載の半導体装置。
  6. 活性化するメモリチップを指示するチップ選択サブ信号を前記ベースチップから伝達し、前記メモリチップを貫通して設けられるｏ個（ｏは整数）の第３の貫通電極と、
    下側に配置されるチップの１番目からｏ−１番目の前記第３の貫通電極を上側に配置されるチップの２番目からｏ番目の前記第３の貫通電極に接続し、下側に配置されるチップのｏ番目の前記第３の貫通電極を上側に配置されるチップの１番目の前記第３の貫通電極に接続するように前記第３の貫通電極をシフト循環接続する第３の内部配線と、を更に有し、
    前記ｏ、前記ｍ及び前記ｎは、公約数が１つの値となるように設定される請求項１に記載の半導体装置。
  7. 所定の処理を実施する内部機能回路と、
    前記内部機能回路を有効に機能させるか否かを指示するイネーブル信号を出力するチップ選択回路と、
    半導体基板を貫通するように形成される複数の貫通電極と、
    前記半導体基板の前記内部機能回路が形成される面に形成され、前記複数の貫通電極のそれぞれに接するように形成される複数の下側パッドと、
    前記複数の下側パッドに対応するように前記複数の下側パッドの上層に形成される複数の上側パッドと、
    前記複数の下側パッド、前記複数の上側パッド、前記チップ選択回路及び前記内部機能回路を接続する内部配線と、を有し、
    前記複数の貫通電極は、ｎ個（ｎは整数）の前記貫通電極で構成される第１のグループと、ｍ個（ｍは整数）の前記貫通電極で構成される第２のグループと、
    前記第１のグループに属する前記貫通電極と前記第１のグループに属する前記貫通電極に対応して設けられる前記下側パッド、前記上側パッド及び前記内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成する第１の冗長パスと、
    前記第１のグループに属する前記貫通電極と前記第１のグループに属する前記貫通電極に対応して設けられる前記下側パッド、前記上側パッド及び前記内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成し、第１のパス切替信号を伝達する第１の冗長切替パスと、
    前記第２のグループに属する前記貫通電極と前記第２のグループに属する前記貫通電極に対応して設けられる前記下側パッド、前記上側パッド及び前記内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成する第２の冗長パスと、
    前記第２のグループに属する前記貫通電極と前記第２のグループに属する前記貫通電極に対応して設けられる前記下側パッド、前記上側パッド及び前記内部配線により形成される信号伝達経路と同一構成の信号伝達経路を構成し、第２のパス切替信号を伝達する第２の冗長切替パスと、
    前記第１のパス切替信号により、前記第１のグループに属する前記貫通電極を介して伝達される信号を前記内部機能回路に伝達するか、前記第１の冗長パスを介して伝達される信号を前記内部機能回路に伝達するかを切り替える第１のパス切替回路と、
    前記第２のパス切替信号により、前記第２のグループに属する前記貫通電極を介して伝達される信号を前記内部機能回路に伝達するか、前記第２の冗長パスを介して伝達される信号を前記内部機能回路に伝達するかを切り替える第２のパス切替回路と、を含み、
    前記内部配線は、前記第１のグループに属する前記貫通電極に対応して設けられる前記複数の下側パッド及び前記複数の上側パッドについて、１番目からｎ−１番目の下側パッドを２番目からｎ番目の上側パッドと接続し、かつ、ｎ番目の下側パッドを１番目の上側パッドに接続し、前記第２のグループに属する前記貫通電極に対応して設けられる前記複数の下側パッド及び前記複数の上側パッドについて、１番目からｍ−１番目の下側パッドを２番目からｍ番目の上側パッドと接続し、かつ、ｍ番目の下側パッドを１番目の上側パッドに接続し、
    前記ｎと前記ｍは、公約数が１つになる値に設定され、
    前記チップ選択回路は、前記第１のグループに属する貫通電極の１つを介して与えられる第１の選択信号と、前記第２のグループに属する貫通電極の１つを介して与えられる第２の選択信号と、の論理積に基づき前記イネーブル信号の論理レベルを決定する半導体装置。
  8. 前記内部配線は、前記第１のグループに属する貫通電極のうち１番目の前記貫通電極を介して伝達される信号を前記チップ選択回路に伝達し、前記第２のグループに属する貫通電極のうち１番目の前記貫通電極を介して伝達される信号を前記チップ選択回路に伝達する請求項７に記載の半導体装置。
  9. 前記複数の貫通電極は、ｏ個（ｏは整数）の前記貫通電極で構成される第３のグループを含み、
    前記内部配線は、前記第３のグループに属する前記貫通電極に対応して設けられる前記複数の下側パッド及び前記複数の上側パッドについて、１番目からｏ−１番目の下側パッドを２番目からｏ番目の上側パッドと接続し、かつ、ｏ番目の下側パッドを１番目の上側パッドに接続し、
    前記ｏ、前記ｍ及び前記ｎは、公約数が１つの値となるように設定される請求項７に記載の半導体装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10468386B1 (en) * 2018-11-08 2019-11-05 Micron Technology, Inc. TSV redundancy and TSV test select scheme
JP7222481B2 (ja) * 2019-03-18 2023-02-15 本田技研工業株式会社 半導体装置
JP7226055B2 (ja) * 2019-04-17 2023-02-21 富士通株式会社 半導体装置およびシステム
KR102831249B1 (ko) 2019-10-29 2025-07-08 삼성전자주식회사 적층형 뉴로모픽 장치 및 뉴로모픽 컴퓨팅 장치
KR102431391B1 (ko) 2020-06-18 2022-08-09 변정훈 운행식 광범위 영농 복합 살포기
CN114115439A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
CN114115437B (zh) 2020-08-26 2023-09-26 长鑫存储技术有限公司 存储器
KR20220097725A (ko) 2020-12-31 2022-07-08 삼성전자주식회사 반도체 패키지
JP7644704B2 (ja) 2021-12-24 2025-03-12 ルネサスエレクトロニクス株式会社 半導体装置
CN115799230B (zh) * 2023-02-08 2023-10-20 深圳时识科技有限公司 堆叠芯片及电子设备
CN116613139B (zh) * 2023-07-17 2023-11-21 长鑫存储技术有限公司 芯片及芯片堆叠结构
TWI869991B (zh) * 2023-08-24 2025-01-11 力晶積成電子製造股份有限公司 可組態記憶體裝置的組態設定方法以及可組態記憶體裝置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US8565003B2 (en) * 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
JP4577688B2 (ja) * 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US7702874B2 (en) * 2005-06-22 2010-04-20 Intel Corporation Memory device identification
JP4708176B2 (ja) * 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
US8492905B2 (en) * 2009-10-07 2013-07-23 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8698321B2 (en) * 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
JP5490482B2 (ja) * 2009-10-09 2014-05-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2011081885A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその制御方法並びにデータ処理システム
US7982504B1 (en) * 2010-01-29 2011-07-19 Hewlett Packard Development Company, L.P. Interconnection architecture for multilayer circuits
CN102782849B (zh) * 2010-03-12 2016-05-18 惠普发展公司，有限责任合伙企业 具有忆阻存储器的设备
KR101728067B1 (ko) * 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
US8253443B2 (en) * 2010-10-26 2012-08-28 Hewlett-Packard Development Company, L.P. Interconnection architectures for multilayer crossbar circuits
US8159265B1 (en) * 2010-11-16 2012-04-17 Raminda Udaya Madurawe Memory for metal configurable integrated circuits
JP5654855B2 (ja) * 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2013105512A (ja) * 2011-11-15 2013-05-30 Elpida Memory Inc 半導体装置
US8971087B2 (en) * 2011-12-02 2015-03-03 Intel Corporation Stacked memory with interface providing offset interconnects
JP5968736B2 (ja) * 2012-09-14 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US9070442B2 (en) * 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
US9147438B2 (en) * 2013-10-23 2015-09-29 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuits (ICs) (3DICs) with vertical memory components, related systems and methods
US9558791B2 (en) * 2013-12-05 2017-01-31 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional static random access memory device structures
JP6359332B2 (ja) * 2014-05-09 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US10438929B2 (en) * 2014-09-17 2019-10-08 Toshiba Memory Corporation Semiconductor device
US10044355B2 (en) * 2015-05-28 2018-08-07 Nec Corporation Reconfigurable circuit with crossbar switches including non-volatile resistive switches
KR20170009652A (ko) * 2015-07-17 2017-01-25 삼성전자주식회사 배선 기판 및 이를 포함하는 메모리 시스템
JP6509711B2 (ja) * 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
JP2017123208A (ja) * 2016-01-06 2017-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2018074065A (ja) * 2016-11-01 2018-05-10 富士通株式会社 半導体装置

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