CN106537603B - 半导体装置和半导体装置的制造方法 - Google Patents

Description

半导体装置和半导体装置的制造方法

技术领域

本发明涉及一种半导体装置和半导体装置的制造方法。

背景技术

以往，已知有在沿着沟槽栅交替排列了n⁺源区和p⁺区的沟槽半导体中，不在n⁺源区的背面侧设置p⁺区，而将沟槽栅间进行了细微化的沟槽半导体(例如，参考专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2012-114321号公报

发明内容

技术问题

然而，在现有的沟槽半导体中，由于不在n⁺源区的下表面设置p⁺区，所以在产生了n⁺源区或p⁺区的掩模错位的情况下，无法充分确保反向偏压安全工作区(RBSOA：ReverseBias Safe Operation Area)耐量。

技术方案

在本发明的第一形态，提供一种半导体装置，具备：一个以上的沟槽栅，在平面视图中沿第一方向延伸而形成；一个以上的第一导电型区，在第一方向上相互分离而形成，且比沟槽栅浅；一个以上的第二导电型区，在第一方向上与第一导电型区交替地形成，且比沟槽栅浅，比第一导电型区深；以及第二导电型的沟槽分离区，与一个以上的沟槽栅分离而形成，且浓度比第二导电型区高，其中，沟槽分离区在平面视图中位于第一导电型区内，且形成于比第一导电型区更靠背面侧的位置。

本发明的第二形态，提供一种半导体装置的制造方法，该半导体装置具备：在平面视图中沿第一方向延伸的沟槽栅；以及在第一方向上交替形成的多个第一导电型区和多个第二导电型区，该半导体装置的制造方法，包括：形成在第一方向上分离地形成的多个第一导电型区的阶段；将离子注入到第一导电型区的阶段；形成是第二导电型且与沟槽栅分离的沟槽分离区的阶段，其中，沟槽分离区在平面视图中与第一导电型区为相同的区域，且形成于比第一导电型区更靠背面侧的位置。

应予说明，上述的发明概要并未列举本发明的全部特征。另外，这些特征组的子组合也可构成本发明。

附图说明

图1A示出半导体装置100在A-A’截面的平面图的一例。

图1B示出半导体装置100在B-B’截面的结构的一例。

图1C示出半导体装置100在C-C’截面的结构的一例。

图1D示出半导体装置100在D-D’截面的结构的一例。

图2A示出半导体装置500在A-A’截面的平面图的一例。

图2B示出半导体装置500在B-B’截面的结构的一例。

图2C示出半导体装置500在C-C’截面的结构的一例。

图2D示出半导体装置500在D-D’截面的结构的一例。

图3A示出半导体装置500在A-A’截面的平面图的一例。

图3B示出半导体装置500在B-B’截面的结构的一例。

图3C示出半导体装置500在C-C’截面的结构的一例。

图3D示出半导体装置500在D-D’截面的结构的一例。

图4示出比较例一的半导体装置500的制造工序的一例。

图5示出实施例一的半导体装置100的制造工序的一例。

图6示出接触注入区5b的扩散工序的一例。

图7示出实施例二的半导体装置100的平面图的一例。

图8示出实施例二的半导体装置100的B-B’截面图。

图9示出比较例二的半导体装置500的D-D’截面图。

图10示出比较例二的半导体装置500的D-D’截面图。

图11示出实施例一的半导体装置100的D-D’截面图。

图12示出阈值电压Vth相对于接触宽度的偏差。

图13示出半导体装置100的RBSOA耐量的测量结果。

符号说明

1：p集电层；2：漂移层；3：p基区；4：n⁺源区；5a：接触扩散区；5b：接触注入区；55：p⁺接触区；6：栅极氧化膜；7：沟槽栅；8：层间绝缘膜；8a：第一层间绝缘膜；8b：第二层间绝缘膜；9：接触开口区；10：发射极；11：集电极；12：沟槽分离区；12a：沟槽分离埋入区；12b：沟槽分离正面区；13：半导体基板；14：沟槽；100：半导体装置；500：半导体装置

具体实施方式

以下，通过发明的实施方式来说明本发明，但以下的实施方式并不限定权利要求书所涉及的发明。另外，在实施方式中所说明的特征的全部组合并非为发明的技术方案所必需的。10

(实施例一)

图1A～图1D示出实施例一的半导体装置100的结构的概要。图1A示出半导体装置100的平面图的一例。图1B示出半导体装置100在B-B’截面的结构的一例。B-B’截面为平面视图中沿n⁺源区4的截面。图1C示出半导体装置100在C-C’截面的结构的一例。C-C’截面为沿n⁺源区4以外的区域的截面。图1D示出半导体装置100在D-D’截面的结构的一例。D-D’截面为沿接触开口区9的截面。平面视图是指从垂直于半导体装置100的基板的正面的方向观察的情况。

半导体装置100具备p集电层1、漂移层2、p基区3、n⁺源区4以及沟槽栅7。漂移层2、p基区3和n⁺源区4形成于半导体基板13。本例子的半导体装置100为IGBT(Insulated GateBipolar Transistor：绝缘栅型双极晶体管)。在半导体装置100的正面形成有发射极10，在背面形成有集电极11。

沟槽14在平面视图中，在半导体基板13的正面排列有多个且沿预定方向延伸而形成。在沟槽14的内壁形成有栅极氧化膜6。另外，沟槽栅7以周围被栅极氧化膜6包覆的方式埋入于沟槽14。在本说明书中，将在平面视图中沟槽栅7延伸的方向称为沟槽纵深方向。另外，将在平面视图中与沟槽栅7延伸的方向垂直的方向称为沟槽宽度方向。沟槽栅7的间距可以在5μm以下，也可以比5μm小，优选在2.4μm以下。

各p基区3在漂移层2的正面形成为相同，且在平面视图中，沿着沟槽14的侧壁，夹着n⁺源区4在沟槽纵深方向分离地形成。另一方面，在平面视图中，各n⁺源区4在沟槽宽度方向上分离地形成。另外，在平面视图中，p基区3和n⁺源区4在沟槽纵深方向上交替排列而形成。n⁺源区4的在沟槽纵深方向的宽度在掩模上可以细微化至1μm以下。

p型的沟槽分离区12形成于夹在沟槽14之间的漂移层2的正面部的台面(mesa)区。沟槽分离区12为在平面视图中沿沟槽栅7的沟槽纵深方向延伸而形成的p型半导体区。沟槽分离区12为通过p型掺杂剂的高浓度的扩散而形成的接触扩散区5a的一部分。另外，沟槽分离区12与沟槽栅7和栅极氧化膜6分离地形成。

沟槽分离区12包括被n⁺源区4和p基区3夹住的沟槽分离埋入区12a、和在p基区3的正面形成的沟槽分离正面区12b。沟槽分离埋入区12a在n⁺源区4的下表面将相邻的两个沟槽分离正面区12b相互连接。由此，相邻的两个沟槽分离正面区12b被相互电连接。沟槽分离区12的杂质浓度与p基区3的杂质浓度相比为高浓度。

沟槽分离埋入区12a在平面视图中位于n⁺源区4内且形成于n⁺源区4的背面侧。在本说明书中，背面侧是指半导体装置100的集电极11侧。沟槽分离埋入区12a为接触扩散区5a从n⁺源区4向p基区3突出的区域。沟槽分离埋入区12a的厚度只要具有能够将相邻的沟槽分离正面区12b电连接的程度的厚度即可。例如，沟槽分离埋入区12a的厚度可以在0.3μm以下，更优选在0.1μm以下。

另外，沟槽分离区12的深度可以是沟槽14的间隔的一半以下。应予说明，沟槽14的间隔是指沟槽14与相邻的沟槽14之间的最短距离。另外，沟槽分离区12的深度是指从进行离子注入的正面起算的扩散深度，并且是指沟槽分离区12的最靠背面侧的位置。

在平面视图中，沟槽分离正面区12b形成于p基区3内。在此，在本例中，形成p基区3和n⁺源区4，然后将沟槽分离区12扩散。沟槽分离埋入区12a由于是在n⁺源区4内扩散p型掺杂剂而形成，因此难以扩散。另一方面，沟槽分离正面区12b由于是在p基区3内扩散p型掺杂剂而形成，因此容易扩散。因此，沟槽分离正面区12b扩散到比沟槽分离埋入区12a更深的位置。也就是说，沟槽分离埋入区12a比沟槽分离正面区12b浅。

层间绝缘膜8形成在n⁺源区4和p基区3上。层间绝缘膜8可以形成为第一层间绝缘膜8a和第二层间绝缘膜8b的双层。例如，第一层间绝缘膜8a为高温氧化(HTO：HighTemperature Oxide)膜。另外，第二层间绝缘膜8b可以为硼磷硅玻璃(BPSG：BoronPhosphorus Silicon Glass)膜。在层间绝缘膜8，通过蚀刻而设有用于将发射极10连接于p基区3和n⁺源区4中的任一个的接触开口区9。

如上所述，沟槽分离区12与沟槽栅7分离地沿沟槽纵深方向延伸。由此，沟槽分离区12在n⁺源区4的周围抽出空穴。由此，半导体装置100能够提高RBSOA耐量。应予说明，RBSOA表示伴随着IGBT的关断的集电极-发射极间电压与集电极电流的非破坏性工作范围。就非破坏性工作范围大的IGBT而言，针对反向偏压的非破坏性能高。

(比较例一)

图2A～图2D示出比较例一的半导体装置500的结构的一例。图2A示出半导体装置500的结构的平面图的一例。图2B示出半导体装置500在B-B’截面的截面结构的一例。图2C示出半导体装置500在C-C’截面的截面结构的一例。图2D示出半导体装置500在D-D’截面的截面结构的一例。比较例一的半导体装置500具备p⁺接触区55。本例的半导体装置500与半导体装置100的结构的区别在于没有沟槽分离区12。标记有相同符号的其他结构示出与半导体装置100相同的结构。本例的沟槽栅7的间距为2.4～5.0μm。

比较例一是与p基区3相比为高浓度的p⁺接触区55与沟槽侧壁接触的情况。p⁺接触区55为高浓度的p型半导体区，以不与沟槽栅7分离的方式形成。另外，p⁺接触区55既形成于p基区3也形成于n⁺源区4。在平面视图中，p⁺接触区55在与n⁺源区4相同的区域中，以与n⁺源区4相比向背面侧突出更大的方式形成。通过向背面侧突出更大地进行扩散，也向水平方向扩散，从而使得p⁺接触区55与沟槽栅7接触。栅极的阈值由沟槽侧壁的p型层的最大浓度决定。因此，栅极阈值与由p基区3决定的值相比增大。

另外，比较例一的p⁺接触区55由于与n⁺源区4同时扩散，因此无法充分地控制扩散深度。也就是说，难以将沟槽分离区12以与沟槽栅7分离的方式进行控制。由此，如果将半导体装置500进行细微化，则产生p⁺接触区55沿沟槽宽度方向蔓延(回り込み)。另外，如果产生p⁺接触区55的沿沟槽宽度方向的蔓延，则沟道电阻増大，因此无法抑制阈值电压Vth的上升，以及相对于栅极电压变化的集电极电流的变化率gfs的降低。

如上所述，比较例一的半导体装置500在接触开口区9具有周围被p⁺接触区55包围的n⁺源区4。因此，比较例一的半导体装置500无法抑制伴随着细微化的阈值电压Vth的上升以及gfs的降低。

(比较例二)

图3A～图3D示出比较例二的半导体装置500的结构的一例。图3A示出半导体装置500的结构的平面图的一例。图3B示出半导体装置500在B-B’截面的截面结构的一例。图3C示出半导体装置500在C-C’截面的截面结构的一例。图3D示出半导体装置500在D-D’截面的截面结构的一例。本例的半导体装置500与半导体装置100的结构的区别在于没有接触扩散区5a。标记有相同符号的其他结构示出与半导体装置100相同的结构。本例的沟槽栅7的间距在2.4～5.0μm的范围内。

半导体装置500在形成有n⁺源区4的区域中没有接触扩散区5a。也就是说，比较例二的半导体装置500与比较例一的半导体装置500相比，难以生成由于细微化导致的p⁺接触区55沿沟槽宽度方向的蔓延。因此，本例的半导体装置500不存在由于p⁺接触区55沿沟槽宽度方向的蔓延而导致的阈值电压Vth的上升。然而，半导体装置500在n⁺源区4之下没有形成接触扩散区5a，因此无法达到足够的RBSOA耐量。另外，由于用于形成n⁺源区4和p基区3的掩模图案的偏差，导致阈值电压Vth变动、集电极-发射极饱和电压VCE(sat)上升。

图4示出比较例一的半导体装置500的制造工序的一例。利用步骤S500～步骤S509来制造半导体装置500。

在步骤S500中，通过沟道驱动(channel drive)工序来形成沟道。在沟道驱动工序中，对半导体装置500进行退火，使沟道区域扩散。

在步骤S501中，将p⁺接触区55图案化。通过p⁺接触区55的图案化，在p⁺接触区55上形成离子注入区域开口的图案。之后，在步骤S502中，在p⁺接触区55离子注入作为p型掺杂剂的硼。

在步骤S503中，将n⁺源区4图案化。通过n⁺源区4的图案化，形成在n⁺源区4的离子注入区域开口的图案。之后，在步骤S504中，在n⁺源区4离子注入砷(As)。

在步骤S505中，通过退火，使n⁺源区4和p⁺接触区55同时热扩散。在步骤S506中，形成层间绝缘膜8。在步骤S507中，将层间绝缘膜8回流。在步骤S508中，将接触开口区9图案化，形成以Al-Si为材料的发射极10。在步骤S509中，通过背面工序，从背面研磨半导体基板13将基板厚度削薄。在半导体基板13的背面侧的研磨面进行成为n型场截止层的氢离子注入和活化、以及成为p集电层1的硼离子注入和活化。最后，在p集电层1的背面侧形成集电极11。

如上所述，在比较例一的半导体装置500的制造工序中，由于同时形成n⁺源区4和p⁺接触区55，因此无法充分控制p⁺接触区55的扩散。因此，比较例一的半导体装置500无法抑制伴随着细微化的阈值电压Vth的上升和gfs的降低。

图5示出实施例一的半导体装置100的制造工序的一例。直到沟道的制造工序为止，与一般的沟槽栅半导体的制造工序相同。在本例的制造工序中，不需要p⁺接触区的图案化。

在步骤S100的沟道驱动工序中，使沟道深度扩散至1.0～3.0μm即可。驱动时的温度可以为1000℃～1150℃。在步骤S101的n⁺源区4的图案化工序中，与步骤S503同样地形成n⁺源区4的图案。在步骤S102的n型掺杂剂的离子注入工序中，在n⁺源区4离子注入n型掺杂剂。n型掺杂剂可以为砷(As)、磷(P)等在半导体工艺中通常使用的掺杂剂。

步骤S103的层间绝缘膜8的形成可以以与步骤S506几乎相同的工序来实施。另外，层间绝缘膜8可以为层叠了不同绝缘膜的双层结构。例如，第一层间绝缘膜8a为HTO，第二层间绝缘膜8b为BPSG。对于步骤S104的层间绝缘膜8的回流工序，可以以与步骤S507的回流工序几乎相同的工序来实施。但是，在步骤S104的回流工序中，在步骤S102离子注入的n型掺杂剂扩散。BPSG的回流的条件为900℃～1000℃。也就是说，只要扩散至n⁺源区4的深度为0.5μm以下即可。

在步骤S105的接触图案化工序中，形成p⁺接触区55的离子注入用的接触开口区9。接触开口区9可以通过接触形成用的抗蚀剂来形成。应予说明，作为p⁺接触区55的离子注入用的图案化，在使用第一层间绝缘膜8a和第二层间绝缘膜8b的情况下，没有必要进行接触开口区9用的图案化。

在步骤S106的p型掺杂剂的离子注入工序中，在接触开口区9离子注入用于形成接触扩散区5a的p型掺杂剂。本例的离子注入以低剂量且低加速电压来进行。由此，能够在n⁺源区4的背面侧形成稍微突出的沟槽分离埋入区12a。在p型掺杂剂的离子注入工序中，离子注入硼(B)。例如，p型掺杂剂隔着第一层间绝缘膜8a和第二层间绝缘膜8b而进行离子注入。另外，p型掺杂剂也可以隔着接触形成用的抗蚀剂而进行离子注入。

在步骤S107中，通过对接触注入区5b进行退火而形成接触扩散区5a。例如，接触扩散区5a的扩散的条件为，在硼的情况下为800℃～950℃，例如可以为900℃。例如，以使n⁺源区4以外的接触扩散区5a为距离n⁺源区4在0.2μm以内的深度，并使n⁺源区4内的接触扩散区5a为n⁺源区4的深度与n⁺源区4以外的接触扩散区5a的深度之间的0.2μm以内的深度的方式进行扩散。

但是，沟槽分离区12的扩散条件能够根据半导体装置100的结构、沟槽栅7的间距等进行适当变更。本例的p⁺接触区的扩散工序如比较例二的制造工序那样，是在n⁺源区4扩散用的退火工序之后的工序。因此，在本例的制造方法中，对n⁺源区4进行退火时的热履历不会施加到沟槽分离区12，因此能够自由调整接触注入区5b的扩散。

之后，在步骤S108中，从背面研磨半导体基板13将基板厚度削薄。在半导体基板13的背面侧的研磨面进行成为n型场截止层的氢离子注入或磷离子注入或者这两种离子注入和活化，以及成为p集电层1的硼离子注入和活化。最后，在p集电层1的背面侧形成集电极11。应予说明，n型场截止层也可以由硒形成。在该情况下，在第一层间绝缘膜8a或第二层间绝缘膜8b形成后研磨背面，并在研磨面离子注入硒，在扩散温度为800℃～950℃，例如可以在900℃左右的温度下进行扩散。另外，接触扩散区5a的扩散条件优选在硒扩散温度以上。

如上所述，在实施例一的半导体装置100的制造方法中，使用接触开口区9来注入接触扩散区5a，因此不需要接触扩散区5a用的掩模。由此，本例的制造方法能够削减实施例一的半导体装置100的制造工序。

另外，接触扩散区5a在n⁺源区4的形成后被扩散，因此能够控制大小。也就是说，能够控制沟槽分离区12与沟槽栅7分离。由此，即使将半导体装置100细微化，接触扩散区5a也不会沿沟槽宽度方向蔓延。因此，半导体装置100能够抑制阈值电压Vth的上升和gfs的降低。

图6示出接触注入区5b的扩散工序的一例。接触注入区5b在n⁺源区4的正面以低剂量且低加速电压进行离子注入。被扩散的接触注入区5b形成如图1B所示的接触扩散区5a。例如，作为接触注入区5b而注入硼的情况下的加速电压可以为40keV以上且150keV以下，也可以为40keV以上且100keV以下，还可以为40keV以上且80keV以下。注入硼的情况下的加速电压优选为40keV以上且60keV以下。应予说明，接触注入区5b形成时的硼的剂量例如为1e15～3e15cm^-2，优选为As剂量～As剂量的1/5左右的剂量。

另外，离子注入的条件可以根据半导体装置100的结构进行调节。例如，通过n⁺源区4的中心越凹陷，则使接触注入区5b的位置越浅，能够防止沿着沟槽栅7的接触扩散区5a的扩散。应予说明，通过接触注入区5b的扩散，在平面视图中，存在接触开口区9的内侧的n⁺源区4的杂质浓度比n⁺源区4的在与沟槽栅7的边界中的杂质浓度变低的情况。

(实施例二)

图7示出实施例二的半导体装置100的平面图的一例。本例的半导体装置100具有在平面图中以棋盘格状配置的n⁺源区4。也就是说，在沟槽宽度方向上，n⁺源区4与沟槽分离正面区12b夹着沟槽14而交替配置。在沟槽纵深方向上，n⁺源区4与沟槽分离正面区12b之间的间隔可以分别相等。在实施例二的半导体装置100中，与实施例一的半导体装置100相比较，n⁺源区4与沟槽分离正面区12b的分布在活性面内是均匀的。由此，在实施例二的半导体装置中，能够进一步降低导通电压。

图8为实施例二的半导体装置100的B-B’截面的示意图。这样的截面能够通过例如扫描电容显微镜法(SCM：Scanning Capacitance Microscopy)、扫描微波显微镜法(SMM：Scanning Microwave Microscope)等进行观测。根据SCM像，能够观察半导体的载流子浓度分布。例如，p基区3的深度为1.0～3.0μm的程度，沟槽分离埋入区12a的深度为0.5μm以下。沟槽分离埋入区12a的深度方向的厚度可以在0.2μm以内。另外，沟槽栅7的间距也可以在2.4μm～5.0μm的程度。

另外，可以使沟槽分离埋入区12a的底面比沟槽栅7的上表面(与层间绝缘膜8接触的面)的最深位置还深。由此，能够容易地将n⁺源区4下的空穴汇集至沟槽分离埋入区12a，并使空穴通过沟槽分离正面区12b从接触开口区9流向发射极10。其结果，能够将通过库仑力被电子吸引的空穴从n⁺源区4分离，因此能够提高闩锁耐量。

图9示出比较例二的半导体装置500的D-D’截面图。本例的半导体装置500示出在产生了沟槽纵深方向的掩模错位的情况下的结构。如果n⁺源区4用的掩模和p⁺接触区55形成用的掩模中的任一个错位，则半导体装置500的结构产生错位。本例的掩模的错位方向是n⁺源区4的沟槽纵深方向的残留宽度变大的方向。如此，如果n⁺源区4的沟槽纵深方向的宽度变大，则在n⁺源区4的背面侧容易积累空穴，因此RBSOA耐量降低。另外，如果沟槽纵深方向的n⁺源区4的残留宽度变大，则沟道密度增加，因此饱和电流Isat增加，半导体装置500的短路耐量(SCSOA：Short Circuit Safe Operating Area)降低。

图10示出比较例二的半导体装置500的D-D’截面图。本例的掩模的错位方向是n⁺源区4的沟槽纵深方向的残留宽度变小的方向。如此，如果n⁺源区4的沟槽纵深方向的宽度变小，则沟道密度降低，因此饱和电流Isat变低。另外，如果沟槽纵深方向的n⁺源区4的残留宽度变小，则p⁺接触区55向n⁺源区4扩散，n⁺源区4的接触电阻上升。因此，如果半导体装置500的沟槽纵深方向的n⁺源区4的残留宽度变小，则阈值电压Vth变动，VCE(sat)上升。

图11示出实施例一的半导体装置100的D-D’截面图。本例的n⁺源区4的沟槽纵深方向的长度为1μm。图11中的“H⁺”表示空穴。

半导体装置100使用接触掩模向n⁺源区4离子注入p型掺杂剂。另外，用于形成沟槽分离区12的注入是向n⁺源区4的中心打入。因此，半导体装置100不存在n⁺源区4的沟槽纵深方向的掩模偏差。应予说明，虽然存在沟槽宽度方向的偏差，但对于沟槽纵深方向仅使用一片接触掩模。另外，即使n⁺源区4的纵深方向产生偏差，沟槽分离正面区12b也不依赖于沟槽纵深方向，而依赖于沟槽宽度方向。因此，由于受n⁺源区4的特性的影响程度小，所以能够降低由掩模引起的偏差。

应予说明，在将沟槽分离埋入区12a设置得浅的情况下，存在RBSOA耐量降低的问题。然而，半导体装置100通过将n⁺源区4的沟槽纵深方向的残留宽度设为1.4μm以下，能够将关断时的空穴不仅抽出至沟槽分离埋入区12a，还抽出至相邻的沟槽分离正面区12b。由此，半导体装置100即使将沟槽分离埋入区12a设置得浅，也能够满足RBSOA耐量。

图12示出阈值电压Vth相对于从完成的沟槽栅7至接触扩散区5a为止的距离的偏差。阈值电压Vth的偏差是由将从完成的沟槽栅7至接触扩散区5a为止的距离以0.05μm的间隔缩小时的实验结果计算得来的。横轴示出从完成的沟槽栅7至接触扩散区5a为止的距离(μm)，纵轴示出阈值电压Vth(V)。应予说明，将接触宽度定义为接触开口区9在沟槽宽度方向上的宽度。

将从完成的沟槽栅7至接触扩散区5a为止的距离设为0.3μm也能够抑制阈值电压Vth的上升。另外，在将从完成的沟槽栅7至接触扩散区5a为止的距离从0.3μm接近至0.15μm的情况下，也能够将阈值电压Vth的上升抑制在0.2V。因此，只要将从完成的沟槽栅7至接触扩散区5a为止的距离设为0.3μm以上，即使由于工艺而在接触宽度上产生偏差，也能够将阈值电压Vth的变动抑制在最小限度。

另外，将从沟槽栅7至接触扩散区5a为止的距离设为0.15μm以上，也能够将阈值电压Vth的增加抑制在3％左右，因此0.15μm以上也可以。如果比0.15μm还短，则阈值电压例如增加10％以上。另一方面，如果将从沟槽栅7至接触扩散区5a为止的距离设为比1μm大，则电子注入增强(IE：Injection Enhanced)效果降低，导通电压增加，因此优选在1μm以下。

通过以上所述，即使进行将沟槽栅7的间距设为5μm以下，例如2.4μm左右的细微化，也能够难以受到工艺偏差影响。另外，关于2.4μm以下，只要将装置的精度，例如工艺偏差抑制在0.05μm以下，或者将接触宽度缩小到0.5μm以下，则能够在将沟槽栅7的间距设为2.4μm以下的情况下制作。在该情况下，从沟槽栅7至接触扩散区5a为止的距离也可以在0.15μm以上且1μm以下。

图13示出半导体装置100的RBSOA耐量的测量结果。本例的RBSOA耐量的测量条件为，集电极-发射极电压VCE＝475V，栅极-发射极电压VGE＝15V，栅极关断电阻Rgoff＝18ohm，L＝50μH，温度Tc＝150℃。在本例中，使用额定电流为10A的元件。

半导体装置100中，n⁺源区4的沟槽栅7纵深方向的宽度在1.4μm以下，比较短，因此空穴被抽出至相邻的沟槽分离埋入区12a。另外由于在沟槽分离埋入区12a和n⁺源区4之下均扩散有硼，因此空穴更容易被抽出。由此，半导体装置100通过将n⁺源区4的纵深宽度设为1.4μm以下，并形成沟槽分离埋入区12a，即使流过例如额定电流的10倍的电流也不会被破坏，能够满足10倍以上的RBSOA耐量。

如上所述，半导体装置100在n⁺源区4的扩散后，将沟槽分离区12进行了扩散，所以能够抑制沟槽分离区12的热履历。由此，能够形成沟槽分离埋入区12a。另外，接触注入区5b是利用接触开口区9进行离子注入而成，因此没有必要制作接触注入区5b用的掩模，并可以削减制造工序。

半导体装置100即使将沟槽栅7的间距细微化至5μm以下，也能够抑制阈值电压Vth的上升以及gfs降低。另外，半导体装置100即使进行细微化，由于沟槽分离区12与沟槽栅7分离，也不会出现由于p⁺掺杂剂沿沟槽宽度方向蔓延而引起的阈值电压Vth的上升以及gfs降低的问题。进一步地，半导体装置100通过将n⁺源区4的在沟槽宽度方向的残留宽度进行细微化，从而能够提高RBSOA耐量。因此，能够减小沟槽栅7的间距，并通过提高IE效果能够降低VCE(sat)。

以上，利用实施方式对本发明进行了说明，但本发明的技术范围不限于上述实施方式所记载的范围。可以对上述实施方式施加各种变更或改进对本领域技术人员来说是显而易见的。从权利要求的记载可知，施加了那样的变更或改进的方式也可包括于本发明的技术范围内。

权利要求书、说明书以及附图中所示的装置和方法中的动作、顺序、步骤和阶段等各个处理的执行顺序并未特别明示“之前”、“预先”等，另外，应注意，只要不是在后的处理中需要使用之前的处理的结果，就可以按任意顺序来实现。关于权利要求书、说明书和附图中的动作流程，即使为了方便而使用“首先”、“接下来”等进行了说明，也并不意味着必须以该顺序来实施。

Claims (15)

1.一种半导体装置，其特征在于，具备：

多个沟槽栅，在平面视图中沿第一方向延伸而形成；

多个第一导电型区和多个第二导电型区，在所述第一方向上彼此交替地形成在所述多个沟槽栅中的相邻的两个沟槽栅之间，所述多个第一导电型区比所述多个沟槽栅浅，所述多个第二导电型区比所述多个沟槽栅浅且比所述多个第一导电型区深；以及

第二导电型的沟槽分离区，与所述多个沟槽栅分离而形成在所述多个第二导电型区，且浓度比所述多个第二导电型区的浓度高，

其中，所述沟槽分离区在平面视图中还位于所述第一导电型区内，且形成于比所述第一导电型区更靠背面侧的位置，

在平面视图中与所述第一导电型区重叠的所述沟槽分离区的深度比在平面视图中与所述第二导电型区重叠的所述沟槽分离区的深度浅，其中，该第二导电型区与该第一导电型区相邻。

2.根据权利要求1所述的半导体装置，其特征在于，所述沟槽分离区的深度是所述多个沟槽栅中的相邻的两个沟槽栅的间隔的一半以下。

3.根据权利要求1或2所述的半导体装置，其特征在于，所述多个沟槽栅的间距小于5μm。

4.根据权利要求3所述的半导体装置，其特征在于，所述多个沟槽栅的间距为2.4μm以下。

5.根据权利要求1或2所述的半导体装置，其特征在于，还具备：

绝缘膜，形成于所述多个第一导电型区的正面侧，且设有贯通至所述多个第一导电型区的接触开口；以及

接触扩散区，形成于所述接触开口，并与所述多个第一导电型区连接，

其中，在平面视图中，与所述第一导电型区重叠的所述沟槽分离区形成于比所述接触开口更靠内侧的位置。

6.根据权利要求5所述的半导体装置，其特征在于，

在平面视图中，所述接触开口的内侧的所述第一导电型区的杂质浓度比所述第一导电型区的在与所述沟槽栅的边界中的杂质浓度低。

7.根据权利要求1或2所述的半导体装置，其特征在于，

在平面视图中与所述第一导电型区重叠的所述沟槽分离区与在平面视图中与所述第二导电型区重叠的所述沟槽分离区连接，其中，该第二导电型区与该第一导电型区相邻。

8.根据权利要求1或2所述的半导体装置，其特征在于，在平面视图中与所述第一导电型区重叠的所述沟槽分离区的厚度为0.1μm以下。

9.根据权利要求1或2所述的半导体装置，其特征在于，所述第一导电型区的所述第一方向的宽度为1.4μm以下。

10.一种半导体装置的制造方法，其特征在于，所述半导体装置具备：

在平面视图中沿第一方向延伸的多个沟槽栅；以及

在所述第一方向上交替地形成在所述多个沟槽栅中的相邻的两个沟槽栅之间的多个第一导电型区和多个第二导电型区，

所述半导体装置的制造方法包括：

形成在所述第一方向上分离地形成的多个第一导电型区的阶段；

将离子注入到所述第一导电型区的阶段；以及

形成是第二导电型且与所述多个沟槽栅分离的沟槽分离区的阶段，

其中，所述沟槽分离区被形成在所述多个第二导电型区，

所述沟槽分离区还被形成在平面视图中的所述第一导电型区内，且形成于比所述第一导电型区更靠背面侧的位置，

在平面视图中与所述第一导电型区重叠的所述沟槽分离区的深度比在平面视图中与所述第二导电型区重叠的所述沟槽分离区的深度浅，其中，该第二导电型区与该第一导电型区相邻。

11.根据权利要求10所述的制造方法，其特征在于，

将离子注入到所述第一导电型区的阶段包括：

在所述第一导电型区上形成接触开口部的阶段；以及

将用于形成所述第二导电型的离子注入到所述接触开口部的阶段。

12.根据权利要求11所述的制造方法，其特征在于，

在所述第一导电型区上形成接触开口部的阶段包括：

涂布接触用抗蚀剂的阶段，

将用于形成所述第二导电型的离子注入到所述接触开口部的阶段包括：

隔着所述接触用抗蚀剂注入离子的阶段。

13.根据权利要求12所述的制造方法，其特征在于，

在所述第一导电型区上形成接触开口部的阶段包括：

形成层间绝缘膜的阶段，

将用于形成所述第二导电型的离子注入到所述接触开口部的阶段包括：

隔着形成在所述多个第一导电型区上的所述层间绝缘膜注入离子的阶段。

14.根据权利要求10至13中任一项所述的制造方法，其特征在于，

在形成所述沟槽分离区之前，形成所述多个第一导电型区。

15.根据权利要求10至13中任一项所述的制造方法，其特征在于，

与所述第一导电型区重叠的所述沟槽分离区是通过150keV以下的加速能量的离子注入而形成。