TWI759175B - 高壓元件及其製造方法 - Google Patents
高壓元件及其製造方法 Download PDFInfo
- Publication number
- TWI759175B TWI759175B TW110113963A TW110113963A TWI759175B TW I759175 B TWI759175 B TW I759175B TW 110113963 A TW110113963 A TW 110113963A TW 110113963 A TW110113963 A TW 110113963A TW I759175 B TWI759175 B TW I759175B
- Authority
- TW
- Taiwan
- Prior art keywords
- region
- electrode
- conductivity type
- semiconductor layer
- voltage device
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 210000000746 body region Anatomy 0.000 claims abstract description 127
- 239000004065 semiconductor Substances 0.000 claims abstract description 79
- 230000003071 parasitic effect Effects 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 28
- 238000005229 chemical vapour deposition Methods 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 8
- 239000007787 solid Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000011960 computer-aided design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- -1 but not limited to Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/378—Contact regions to the substrate regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
- H10D30/0285—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using formation of insulating sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/152—Source regions of DMOS transistors
- H10D62/153—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本發明提出一種高壓元件及其製造方法。高壓元件包含：半導體層、井區、本體區、本體極、閘極、源極與汲極。其中，本體極用以作為該本體區之電性接點。其中，本體極與源極重疊之區域定義一重疊區，且本體極自半導體層上表面起算之深度，深於源極之深度，以使部分本體極位於重疊區正下方。重疊區於通道方向上之長度，不短於一預設長度，以抑制寄生雙極性電晶體於該高壓元件操作時導通；其中，該寄生雙極性電晶體由部分該井區、部分該本體區與部分該源極所形成。
Description
本發明有關於一種高壓元件及其製造方法，特別是指一種能夠抑制寄生電晶體導通的高壓元件及其製造方法。
圖1A與1B分別顯示一種習知高壓元件100的上視示意圖與剖視示意圖。所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於5V之半導體元件。一般而言，高壓元件100的汲極19與本體區16間，具有漂移區12a(如圖1B中虛線範圍所示意)，將汲極19與本體區16分隔，且漂移區12a在通道方向(如圖1A與1B中虛線箭號所示意)之長度根據高壓元件100正常操作時所承受的操作電壓而調整。如圖1A與1B所示，高壓元件100包含：井區12、本體極13、漂移氧化區14、本體區16、閘極17、源極18、與汲極19。其中，井區12的導電型為N型，形成於基板11上。閘極17覆蓋部分漂移氧化區14。本體極13與本體區16的導電型為P型。源極18與汲極19的導電型為N型。
一般高壓元件100在製作時，以共用本體區16與本體極13的鏡像排列方式，由複數單元組成高壓元件100。因此，如圖1A與1B所示，源極18’鏡像對稱於源極18，閘極17’ 鏡像對稱於閘極17，以此類推。
高壓元件100操作時，因高電場而產生的熱載子中之電洞，會經由本體區16注入本體極13，此熱載子電流流經本體區16時，會因此熱載子電流流經本體區16，造成本體區16內的電壓降升高，進而將使由源極18、本體區16與井區12所形成的寄生NPN雙極性接面電晶體(bipolar junction transistor, BJT)導通，產生極大的導通電流，破壞高壓元件100的結構，而限制了安全操作區域(safe operation area, SOA)。其中安全操作區域的定義，為本領域中具有通常知識者所熟知，在此不予贅述。
有鑑於此，本發明提出一種能夠在高壓元件操作時，抑制寄生電晶體導通，提高安全操作區域的高壓元件及其製造方法。
就其中一觀點言，本發明提供了一種高壓元件，包含：一半導體層，形成於一基板上；一井區，具有一第一導電型，形成於該半導體層中；一本體區，具有一第二導電型，形成於該井區中；一本體極，具有該第二導電型，用以作為該本體區之一電性接點，該本體極形成於該本體區中；一閘極，形成於該半導體層之上，且部分該本體區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉電流通道；一源極，具有該第一導電型，形成於該閘極之外部下方之該本體區中；以及一汲極，具有該第一導電型，形成於該閘極之外部下方遠離該本體區側之該井區中，且於一通道方向上，一漂移區位於該汲極與該本體區之間，其中該漂移區用以作為該高壓元件在該導通操作中之一漂移電流通道； 其中，該本體極與該源極重疊之區域定義一重疊區，該重疊區具有第一導電型；其中，該本體極自該半導體層之一上表面起算之深度，深於該源極之深度，以使部分該本體極位於該重疊區正下方；其中，該重疊區於該通道方向上，具有一預設長度，用以抑制一寄生雙極性電晶體於該高壓元件操作時導通；其中，該寄生雙極性電晶體由部分該井區、部分該本體區與部分該源極所形成。
就另一觀點言，本發明提供了一種高壓元件製造方法，包含：形成一半導體層於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面；形成一半導體層於一基板上；形成一井區於該半導體層中，且該井區具有一第一導電型；形成一本體區於該井區中，且該本體區具有一第二導電型；形成一本體極於該本體區中，用以作為該本體區之一電性接點，且該本體極具有該第二導電型；形成一閘極於該半導體層上，且部分該本體區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉電流通道；形成一源極於該閘極之外部下方之該本體區中，且該源極具有第一導電型；以及形成一汲極於該閘極之外部下方遠離該本體區側之該井區中，且於一通道方向上，一漂移區位於該汲極與該本體區之間，其中該漂移區用以作為該高壓元件在該導通操作中之一漂移電流通道，該汲極具有第一導電型；其中，該本體極與該源極重疊之區域定義一重疊區，該重疊區具有第一導電型；其中，該本體極自該半導體層之一上表面起算之深度，深於該源極之深度，以使部分該本體極位於該重疊區正下方；其中，該重疊區於該通道方向上，具有一預設長度，用以抑制一寄生雙極性接面電晶體於該高壓元件操作時導通；其中，該寄生雙極性接面電晶體由部分該井區、部分該本體區與部分該源極所形成。
在一種較佳的實施型態中，該高壓元件，更包括一漂移氧化區，形成於該上表面上並連接於該上表面，且位於該漂移區上並連接於該漂移區，其中該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
在一種較佳的實施型態中，該第一導電型電性相反於該第二導電型。
在一種較佳的實施型態中，該本體極之第二導電型雜質濃度高於該本體區之第二導電型雜質濃度。
在一種較佳的實施型態中，該閘極與該重疊區皆於一寬度方向上延伸且完全平行。
在一種較佳的實施型態中，該源極為連續的單一個體，且該本體極之數量為複數，且於該上表面下之該半導體層中，每一該本體極由該源極隔開，並由該源極所包圍。
在一種較佳的實施型態中，該本體極之數量為複數，且於該上表面下之該半導體層中，每一該本體極由該源極隔開，且部分該重疊區位於該閘極之一間隔層之正下方。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考圖2A-2C，其顯示本發明的第一個實施例。圖2A、2B與2C分別顯示高壓元件200的上視示意圖、剖視示意圖與局部剖視示意圖。如圖2A-2C所示，高壓元件200包含：半導體層21’、井區22、本體極23、漂移氧化區24、本體區26、閘極27、源極28以及汲極29。高壓元件200在製作時，以共用本體區26與本體極23的鏡像排列方式，由複數單元組成高壓元件200。因此，如圖2A與2B所示，源極28’鏡像對稱於源極28，閘極27’ 鏡像對稱於閘極27，漂移氧化區24’ 鏡像對稱於漂移氧化區24，以此類推。
半導體層21’形成於基板21上，半導體層21’於垂直方向(如圖2B與2C中之實線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。基板21例如但不限於為一P型或N型的半導體矽基板。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖2A-2C，其中，漂移氧化區24形成於該上表面21a上並連接於上表面21a，且位於漂移區22a(如圖2B中虛線框所示意)上並連接於漂移區22a。漂移氧化區24並不限於如圖2B與2C所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構或化學氣相沉積(chemical vapor deposition, CVD)氧化區。LOCOS 結構、STI結構與CVD氧化區之形成步驟，為本領域中具有通常知識者所熟知，在此不予贅述。
井區22具有第一導電型，形成於半導體層21’中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。本體區26具有第二導電型，形成於井區22中，且於垂直方向上，本體區26位於上表面21a下並連接於上表面21a。本體極23形成於本體區26中，具有第二導電型，用以作為本體區26之電性接點，於垂直方向上，本體極23形成於上表面21a下並連接於上表面21a之本體區26中。閘極27形成於半導體層21’之上表面21a上，由上視圖圖2A視之，閘極27大致為沿著寬度方向(如圖2A中之實線箭號方向所示意，下同)上而延伸之長方形，且於垂直方向上，部分本體區26位於閘極27正下方並連接於閘極27，以提供高壓元件200在導通操作中之反轉電流通道。
請繼續參閱圖2A-2C，源極28與汲極29具有第一導電型，於垂直方向上，源極28與汲極29形成於上表面21a下並連接於上表面21a，且源極28與汲極29分別位於閘極27在通道方向(如圖2B與2C中之虛線箭號方向所示意，下同)之外部下方之本體區26中與遠離本體區26側之井區22中，且於通道方向上，漂移區22a位於汲極29與本體區26之間，靠近上表面21a之井區22中，用以作為高壓元件200在導通操作中之漂移電流通道。且於垂直方向上，源極28與汲極29位於上表面21a下並連接於上表面21a。
其中，本體極23與源極28重疊之區域定義重疊區25及25’，重疊區25及25’具有第一導電型。
其中，本體極23自半導體層21’之上表面21a起算之深度，深於源極28之深度，以使部分本體極23位於重疊區25及25’正下方。
其中，本體極23自半導體層21’之上表面21a起算之深度，不深於本體區26之深度，以使本體極23位於本體區26之中，由本體區26所包圍。
其中，重疊區25及25’於通道方向上，具有預設長度，用以抑制寄生雙極性接面電晶體(bipolar junction transistor, BJT)於高壓元件200操作時導通。
其中，該寄生雙極性接面電晶體由部分井區22、部分本體區26與部分源極28所形成，如圖2B中虛線NPNBJT電路符號所示意。
其中該閘極27與該重疊區25及25’皆於寬度方向上延伸且完全平行。
需說明的是，所謂反轉電流通道係指高壓元件200在導通操作中因施加於閘極27的電壓，而使閘極27的下方形成反轉層(inversion layer)以使導通電流通過的區域，介於源極28與漂移電流通道之間，此為本領域具有通常知識所熟知，在此不予贅述，本發明其他實施例以此類推。
需說明的是，所謂漂移電流通道係指高壓元件200在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述，本發明其他實施例以此類推。
需說明的是，上表面21a並非指一完全平坦的平面，而是指半導體層21’的一個表面。在本實施例中，例如漂移氧化區24與上表面21a接觸的部分上表面21a，就具有下陷的部分，本發明其他實施例以此類推。
需說明的是，閘極27包括與上表面連接的介電層271、具有導電性的導電層272、以及具有電絕緣特性之間隔層273，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、本體區、源極與汲極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)。其中第一導電型電性相反於第二導電型。
此外需說明的是，所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V或50V，且本體區26與汲極29間之橫向距離(漂移區22a之長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以圖2A-2C所示之實施例為例，高壓元件200操作時，因高電場而產生的熱載子(例如但不限於N型高壓元件中之電洞)，會經由本體區26注入本體極23所提供之｢熱載子吸收通道｣而吸收。相較於先前技術，本發明之｢熱載子吸收通道｣電阻值相對較低，這是因為本發明之本體極23比較接近本體區26與井區22所形成之PN接面，且本體極23之第二導電型的雜質濃度高於本體區26的第二導電型之雜質濃度。因此，當前述熱載子流經前述｢熱載子吸收通道｣時，在熱載子電流在本體區26所形成之電壓降較低，使得由本體區26、源極28與井區22所形成的寄生雙極性接面電晶體的基極電壓較低，不足以導通該寄生雙極性接面電晶體，而抑制寄生雙極性接面電晶體於高壓元件200操作時導通。在本實施例中，重疊區25及25’於通道方向上之預設長度越長，前述熱載子電流抑制該寄生雙極性接面電晶體導通的效果越好，因而提高了安全操作區域(safe operation area, SOA)的範圍，增加高壓元件200的應用範圍。
請參考圖3A-3C，其顯示本發明的第二個實施例。圖3A、3B與3C分別顯示高壓元件300的上視示意圖、AA’剖線剖視示意圖與BB’ 剖線剖視示意圖。如圖3A-3C所示，高壓元件300包含：半導體層31’、井區32、本體極33、漂移氧化區34、本體區36、閘極37、源極38以及汲極39。高壓元件300在製作時，以共用本體區36、源極38與本體極33的鏡像排列方式，由複數單元組成高壓元件300。因此，如圖3A-3C所示，漂移氧化區34’ 鏡像對稱於漂移氧化區34，閘極37’ 鏡像對稱於閘極37，以此類推。
半導體層31’形成於基板31上，半導體層31’於垂直方向(如第3B與3C圖中之實線箭號方向所示意，下同)上，具有相對之上表面31a與下表面31b。基板31例如但不限於為一P型或N型的半導體矽基板。半導體層31’例如以磊晶的步驟，形成於基板31上，或是以基板31的部分，作為半導體層31’。形成半導體層31’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖3A-3C，其中，漂移氧化區34形成於該上表面31a上並連接於上表面31a，且位於漂移區32a(如圖3B與3C中虛線框所示意)上並連接於漂移區32a。漂移氧化區34並不限於如圖3B與3C所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構或化學氣相沉積(chemical vapor deposition, CVD)氧化區。LOCOS 結構、STI結構與CVD氧化區之形成步驟，為本領域中具有通常知識者所熟知，在此不予贅述。
井區32具有第一導電型，形成於半導體層31’中，且於垂直方向上，井區32位於上表面31a下並連接於上表面31a。本體區36具有第二導電型，形成於井區32中，且於垂直方向上，本體區36位於上表面31a下並連接於上表面31a。本體極33形成於本體區36中，具有第二導電型，用以作為本體區36之電性接點，於垂直方向上，本體極33形成於上表面31a下並連接於上表面31a之本體區36中。閘極37形成於半導體層31’之上表面31a上，由上視圖視之，閘極37大致為沿著寬度方向(如圖3A中之實線箭號方向所示意，下同)上而延伸之長方形，且於垂直方向上，部分本體區36位於閘極37正下方並連接於閘極37，以提供高壓元件300在導通操作中之反轉電流通道。
請繼續參閱圖3A-3C，源極38與汲極39具有第一導電型，於垂直方向上，源極38與汲極39形成於上表面31a下並連接於上表面31a，且源極38與汲極39分別位於閘極37在通道方向之外部下方之本體區36中與遠離本體區36側之井區32中，且於通道方向(如圖3B與3C中之虛線箭號方向所示意，下同)上，漂移區32a位於汲極39與本體區36之間，靠近上表面31a之井區32中，用以作為高壓元件300在導通操作中之漂移電流通道，且於垂直方向上，源極38與汲極39位於上表面31a下並連接於上表面31a。
其中，本體極33與源極38重疊之區域定義重疊區35，重疊區35具有第一導電型。
其中，本體極33自半導體層31’之上表面31a起算之深度，深於源極38之深度，以使部分本體極33位於重疊區35正下方。
其中，本體極33自半導體層31’之上表面31a起算之深度，不深於本體區36之深度，以使本體極33位於本體區36之中，由本體區36所包圍。
其中，重疊區35於通道方向上，具有預設長度，用以抑制寄生雙極性接面電晶體(bipolar junction transistor, BJT)於高壓元件300操作時導通。
其中，該寄生雙極性接面電晶體由部分井區32、部分本體區36與部分源極38所形成，如圖3B中虛線NPNBJT電路符號所示意。
本實施例與第一個實施例不同之處，在於，在第一個實施例中，閘極27與重疊區28及28’皆於寬度方向上延伸且完全平行，而在本實施例中，源極38為連續的單一個體，且本體極33之數量為複數，且於上表面31a下之半導體層31’中，每一本體極33由源極38隔開，並由源極38所包圍。其中，複數本體極33彼此之間不直接連接。
需說明的是，閘極37包括與上表面連接的介電層371、具有導電性的導電層372、以及具有電絕緣特性之間隔層373，此為本領域具有通常知識所熟知，在此不予贅述。
請參考圖4A-4C，其顯示本發明的第三個實施例。第4A、4B與4C圖分別顯示高壓元件400的上視示意圖、AA’剖線剖視示意圖與BB’ 剖線剖視示意圖。如第4A-4C圖所示，高壓元件400包含：半導體層41’、井區42、本體極43、漂移氧化區44、本體區46、閘極47、源極48以及汲極49。高壓元件400在製作時，以共用本體區46、源極48與本體極43的鏡像排列方式，由複數單元組成高壓元件400。因此，如圖4A-4C所示，漂移氧化區44’ 鏡像對稱於漂移氧化區44，閘極47’ 鏡像對稱於閘極47，以此類推。
半導體層41’形成於基板41上，半導體層41’於垂直方向(如第3B與3C圖中之實線箭號方向所示意，下同)上，具有相對之上表面41a與下表面41b。基板41例如但不限於為一P型或N型的半導體矽基板。半導體層41’例如以磊晶的步驟，形成於基板41上，或是以基板41的部分，作為半導體層41’。形成半導體層31’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖4A-4C，其中，漂移氧化區44形成於該上表面41a上並連接於上表面41a，且位於漂移區42a(如圖4B與4C中虛線框所示意)上並連接於漂移區42a。漂移氧化區44並不限於如圖4B與4C所示之淺溝槽絕緣(shallow trench isolation, STI)結構，亦可為區域氧化(local oxidation of silicon, LOCOS)結構或化學氣相沉積(chemical vapor deposition, CVD)氧化區。LOCOS 結構、STI結構與CVD氧化區之形成步驟，為本領域中具有通常知識者所熟知，在此不予贅述。
井區42具有第一導電型，形成於半導體層41’中，且於垂直方向上，井區42位於上表面41a下並連接於上表面41a。本體區46具有第二導電型，形成於井區42中，且於垂直方向上，本體區46位於上表面41a下並連接於上表面41a。本體極43形成於本體區46中，具有第二導電型，用以作為本體區46之電性接點，於垂直方向上，本體極43形成於上表面41a下並連接於上表面41a之本體區46中。閘極47形成於半導體層41’之上表面41a上，由上視圖視之，閘極47大致為沿著寬度方向上而延伸之長方形，且於垂直方向上，部分本體區46位於閘極47正下方並連接於閘極47，以提供高壓元件400在導通操作中之反轉電流通道。
請繼續參閱圖4A-4C，源極48與汲極49具有第一導電型，於垂直方向上，源極48與汲極49形成於上表面41a下並連接於上表面41a，且源極48與汲極49分別位於閘極47在通道方向之外部下方之本體區46中與遠離本體區46側之井區42中，且於通道方向上，漂移區42a位於汲極49與本體區46之間，靠近上表面41a之井區42中，用以作為高壓元件400在導通操作中之漂移電流通道，且於垂直方向上，源極48與汲極49位於上表面41a下並連接於上表面41a。
其中，本體極43與源極48重疊之區域定義重疊區45，重疊區45具有第一導電型。
其中，本體極43自半導體層41’之上表面41a起算之深度，深於源極48之深度，以使部分本體極43位於重疊區45正下方。
其中，本體極43自半導體層41’之上表面41a起算之深度，不深於本體區46之深度，以使本體極43位於本體區46之中，由本體區46所包圍。
其中，重疊區45於通道方向上，具有預設長度，用以抑制寄生雙極性接面電晶體(bipolar junction transistor, BJT)於高壓元件400操作時導通。
其中，該寄生雙極性接面電晶體由部分井區42、部分本體區46與部分源極48所形成，如圖4B與4C中虛線NPNBJT電路符號所示意。
本實施例與第二個實施例不同之處，首先，在第二個實施例中，源極38為連續的單一個體，且本體極33之數量為複數，且於上表面31a下之半導體層31’中，每一本體極33由源極38隔開，並由源極38所包圍。而在本實施例中，本體極33之數量為複數，且於上表面31a下之半導體層31’中，每一本體極33由源極38隔開，且部分重疊區45位於閘極47之間隔層473之正下方。另外，在第二個實施例中，漂移氧化區34為區域氧化(local oxidation of silicon, LOCOS)結構，而在本實施例中，漂移氧化區44為淺溝槽絕緣(shallow trench isolation, STI)結構。
請參考圖5A-5I，其顯示本發明的第四個實施例。第5A-5I圖顯示高壓元件200製造方法的剖視示意圖。如圖5A所示，首先形成半導體層21’於基板21上，半導體層21’於垂直方向(如第5A圖中之實線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。基板21例如但不限於為一P型或N型的半導體矽基板。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
接著，請參閱圖5B，形成井區22於半導體層21’中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。井區22具有第一導電型，例如可利用例如但不限於離子植入製成步驟，將第一導電型雜質，以加速離子的形式，如圖5B中虛線箭號所示意，植入半導體層21’中，以形成井區22。
接著，請參閱圖5C，形成漂移氧化區24於上表面21a上並連接於上表面21a。漂移氧化區24為電性絕緣，且並不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構或化學氣相沉積(chemical vapor deposition, CVD)氧化區。漂移氧化區24位於漂移區22a上並連接於漂移區22a(請參閱圖5D及圖2B)。
接著，請參閱圖5D，形成本體區26於井區22中，且於垂直方向上，本體區26位於上表面21a下並連接於上表面21a。本體區26具有第二導電型，形成本體區26之步驟，例如但不限於利用由微影製程步驟形成光阻層26’為遮罩， 將第二導電型雜質摻雜至井區22中，以形成本體區26。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖5D中直向的虛線箭號所示意，植入井區22中，以形成本體區26。本體區26之第二導電型之雜質濃度高於井區22之第一導電型之雜質濃度。
接著，請參閱圖5E，形成閘極27的介電層271與導電層272於半導體層21’之上表面21a上，由上視圖第2A圖視之，閘極27大致為沿著寬度方向(如第2A圖中之實線箭號方向所示意，下同)上而延伸之長方形，且於垂直方向(如圖5E中之實線箭號方向所示意，下同)上，部分本體區26位於閘極27正下方並連接於閘極27，以提供高壓元件200在導通操作中之反轉電流通道。
請繼續參閱圖5E，例如在形成閘極27的介電層271與導電層272後，形成輕摻雜區281，以提供高壓元件200導通操作時，間隔層273下方的導通通道；這是因為高壓元件200於導通操作時，間隔層273下方的本體區26無法形成反轉電流通道。形成輕摻雜區281的方法，例如將第一導電型雜質摻雜至本體區26中，以形成輕摻雜區281。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖5E中直向的虛線箭號所示意，植入本體區26中，以形成輕摻雜區281。由於輕摻雜區281之第一導電型的雜質濃度，遠低於源極28之第一導電型的雜質濃度與本體極23之第二導電型的雜質濃度，因此在輕摻雜區281與源極28及本體極23重疊的區域，輕摻雜區281可以忽略，因此後續的圖式中亦將省略。
接著，請參閱圖5F，形成間隔層273於導電層272側面之外，以形成閘極27。
接著，請參閱圖5G。如圖5G所示，在垂直方向上，形成源極28與汲極29於上表面21a下並連接於上表面21a，且源極28與汲極29分別位於閘極27在通道方向之外部下方之本體區26中與遠離本體區26側之井區22中，且於通道方向(如圖5G中之橫向虛線箭號方向所示意，下同)上，漂移區22a位於汲極29與本體區26之間，靠近上表面21a之井區22中，用以作為高壓元件200在導通操作中之漂移電流通道。源極28及28’與汲極29具有第一導電型，形成源極28及28’與汲極29之步驟，例如但不限於利用由微影製程步驟形成光阻層281’為遮罩， 將第一導電型雜質分別摻雜至本體區26中與井區22中，以形成源極28及28’與汲極29。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖5G中直向的虛線箭號所示意，植入本體區26中與井區22中，以形成源極28與汲極29。
接著，請參閱圖5H，如圖5H所示，形成本體極23於本體區26中。本體極23具有第二導電型，用以作為本體區26之電性接點，於垂直方向上，本體極23形成於上表面21a下並連接於上表面21a之本體區26中。請同時參閱圖2C的局部剖視圖，本體極23與源極28重疊之區域定義重疊區25及25’，重疊區25及25’具有第一導電型；本體極23自半導體層21’之上表面21a起算之深度，深於源極28之深度，以使部分本體極23位於重疊區25及25’正下方；本體極23自半導體層21’之上表面21a起算之深度，不深於本體區26之深度，以使本體極23位於本體區26之中，由本體區26所包圍；重疊區25及25’於通道方向上，具有預設長度，用以抑制寄生雙極性接面電晶體(bipolar junction transistor, BJT)於高壓元件200操作時導通。形成本體極23之步驟，例如但不限於利用由微影製程步驟形成光阻層23’為遮罩， 將第二導電型雜質摻雜至本體區26中，以形成本體極23。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖5H中直向的虛線箭號所示意，植入本體區26中，以形成本體極23。其中，本體極23之第二導電型的雜質濃度高於本體區26的第二導電型之雜質濃度。且本體極23之第二導電型的雜質濃度低於源極28的第一導電型之雜質濃度。
接著，請參閱圖5I，如圖5I所示，移除光阻層23’以形成高壓元件200。
圖6A顯示根據本發明之高壓元件200的電腦輔助設計(Technology Computer Aided Design, TCAD)模擬圖。如圖所示，井區22之第二導電型的雜質濃度最淡，相對於本體區26、本體極23與源極28；本體極23之第二導電型的雜質濃度高於本體區26的第二導電型之雜質濃度；且本體極23之第二導電型的雜質濃度低於源極28的第一導電型之雜質濃度。因此重疊區25具有第二導電型，且部分本體極23位於重疊區25正下方。
圖6B顯示先前技術與根據本發明之高壓元件的導通電阻比較。如圖所示，根據本發明，重疊區於通道方向上之預設長度為0.04um，相對於先前技術，根據本發明之高壓元件的導通電阻明顯低於先前技術高壓元件，且根據本發明之高壓元件的熱載子電流，流經本體區所產生的電壓降較低，抑制寄生雙極性接面電晶體導通的效果較佳，相對於先前技術之高壓元件，根據本發明之高壓元件可以避免寄生雙極性接面電晶體導通，因而提高了安全操作區域的範圍，增加應用範圍。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
100,200,300,400:高壓元件
11,21,31,41:基板
11a,21a,31a,41a:上表面
11b,21b,31b,41b:下表面
11’,21’,31’,41’:半導體層
12,22,32,42:井區
12a,22a,32a,42a:漂移區
13,23,33,43:本體極
14,24,24’,34,34’,44,44’:漂移氧化區
16,26,36,46:本體區
17,17’,27,27’,37,37’,47,47’:閘極
18,18’,28,28’,38,48:源極
19,29,39,49:汲極
23’,26’,281’:光阻層
271,371,471:介電層
272,372,472:導電層
273,373,473:間隔層
AA’,B’:剖線
圖1A與1B分別顯示一種先前技術高壓元件100的上視示意圖與剖視示意圖。
圖2A-2C顯示本發明的第一個實施例。
圖3A-3C顯示本發明的第二個實施例。
圖4A-4C顯示本發明的第三個實施例。
圖5A-5I顯示本發明的第四個實施例。
圖6A顯示根據本發明之高壓元件的電腦輔助設計(Technology Computer Aided Design, TCAD)模擬圖。
圖6B顯示先前技術與根據本發明之高壓元件的導通電阻比較。
200:高壓元件
21:基板
21a:上表面
21b:下表面
21’:半導體層
22:井區
22a:漂移區
23:本體極
24,24’:漂移氧化區
25,25’:重疊區
26:本體區
27,27’:閘極
28,28’:源極
29:汲極
271:介電層
272:導電層
273:間隔層
Claims (12)
- 一種高壓元件，包含：一半導體層，形成於一基板上；一井區，具有一第一導電型，形成於該半導體層中；一本體區，具有一第二導電型，形成於該井區中；一本體極，具有該第二導電型，用以作為該本體區之一電性接點，該本體極形成於該本體區中；一閘極，形成於該半導體層之上，且部分該本體區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉電流通道；一源極，具有該第一導電型，形成於該閘極之外部下方之該本體區中；以及一汲極，具有該第一導電型，形成於該閘極之外部下方遠離該本體區側之該井區中，且於一通道方向上，一漂移區位於該汲極與該本體區之間，其中該漂移區用以作為該高壓元件在該導通操作中之一漂移電流通道；其中，該本體極與該源極重疊之區域定義一重疊區，該重疊區具有第一導電型；其中，該本體極自該半導體層之一上表面起算之深度，深於該源極之深度，以使部分該本體極位於該重疊區正下方；其中，該重疊區於該通道方向上，具有一預設長度，用以抑制一寄生雙極性接面電晶體於該高壓元件操作時導通；其中，該寄生雙極性接面電晶體由部分該井區、部分該本體區與部分該源極所形成；其中該本體極之第二導電型雜質濃度高於該本體區之第二導電型雜質濃度。
- 如請求項1所述之高壓元件，更包括一漂移氧化區，形成於該上表面上並連接於該上表面，且位於該漂移區上並連接於該漂移區，其中該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
- 如請求項1所述之高壓元件，其中該第一導電型電性相反於該第二導電型。
- 如請求項1所述之高壓元件，其中該閘極與該重疊區皆於一寬度方向上延伸且完全平行。
- 如請求項1所述之高壓元件，其中該源極為連續的單一個體，且該本體極之數量為複數，且於該上表面下之該半導體層中，每一該本體極由該源極隔開，並由該源極所包圍。
- 如請求項1所述之高壓元件，其中該本體極之數量為複數，且於該上表面下之該半導體層中，每一該本體極由該源極隔開，且部分該重疊區位於該閘極之一間隔層之正下方。
- 一種高壓元件製造方法，包含：形成一半導體層於一基板上；形成一井區於該半導體層中，且該井區具有一第一導電型；形成一本體區於該井區中，且該本體區具有一第二導電型；形成一本體極於該本體區中，用以作為該本體區之一電性接點，且該本體極具有該第二導電型；形成一閘極於該半導體層上，且部分該本體區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉電流通道； 形成一源極於該閘極之外部下方之該本體區中，且該源極具有第一導電型；以及形成一汲極於該閘極之外部下方遠離該本體區側之該井區中，且於一通道方向上，一漂移區位於該汲極與該本體區之間，其中該漂移區用以作為該高壓元件在該導通操作中之一漂移電流通道，該汲極具有第一導電型；其中，該本體極與該源極重疊之區域定義一重疊區，該重疊區具有第一導電型；其中，該本體極自該半導體層之一上表面起算之深度，深於該源極之深度，以使部分該本體極位於該重疊區正下方；其中，該重疊區於該通道方向上，具有一預設長度，用以抑制一寄生雙極性接面電晶體於該高壓元件操作時導通；其中，該寄生雙極性接面電晶體由部分該井區、部分該本體區與部分該源極所形成；其中該本體極之第二導電型雜質濃度高於該本體區之第二導電型雜質濃度。
- 如請求項7所述之高壓元件製造方法更包括：形成一漂移氧化區於該上表面上並連接於該上表面，且位於該漂移區上並連接於該漂移區，其中該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
- 如請求項7所述之高壓元件製造方法，其中該第一導電型電性相反於該第二導電型。
- 如請求項7所述之高壓元件製造方法，其中該閘極與該重疊區皆於一寬度方向上延伸且完全平行。
- 如請求項7所述之高壓元件製造方法，其中該源極為連續的單一個體，且該本體極之數量為複數，且於該上表面下之該半導體層中，每一該本體極由該源極隔開，並由該源極所包圍。
- 如請求項7所述之高壓元件製造方法，其中該本體極之數量為複數，且於該上表面下之該半導體層中，每一該本體極由該源極隔開，且部分該重疊區位於該閘極之一間隔層之正下方。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110113963A TWI759175B (zh) | 2021-04-19 | 2021-04-19 | 高壓元件及其製造方法 |
| US17/718,101 US12136650B2 (en) | 2021-04-19 | 2022-04-11 | High voltage device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110113963A TWI759175B (zh) | 2021-04-19 | 2021-04-19 | 高壓元件及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI759175B true TWI759175B (zh) | 2022-03-21 |
| TW202243256A TW202243256A (zh) | 2022-11-01 |
Family
ID=81710884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110113963A TWI759175B (zh) | 2021-04-19 | 2021-04-19 | 高壓元件及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US12136650B2 (zh) |
| TW (1) | TWI759175B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130040432A1 (en) * | 2011-08-08 | 2013-02-14 | Jeesung Jung | Methods of manufacturing lateral diffused mos devices with layout controlled body curvature and related devices |
| US20200105926A1 (en) * | 2018-09-27 | 2020-04-02 | Richtek Technology Corporation | High voltage device and manufacturing method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014033991A1 (ja) * | 2012-08-30 | 2014-03-06 | パナソニック株式会社 | 半導体装置 |
| CN108172622A (zh) * | 2018-01-30 | 2018-06-15 | 电子科技大学 | 功率半导体器件 |
-
2021
- 2021-04-19 TW TW110113963A patent/TWI759175B/zh active
-
2022
- 2022-04-11 US US17/718,101 patent/US12136650B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130040432A1 (en) * | 2011-08-08 | 2013-02-14 | Jeesung Jung | Methods of manufacturing lateral diffused mos devices with layout controlled body curvature and related devices |
| US20200105926A1 (en) * | 2018-09-27 | 2020-04-02 | Richtek Technology Corporation | High voltage device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202243256A (zh) | 2022-11-01 |
| US20220336588A1 (en) | 2022-10-20 |
| US12136650B2 (en) | 2024-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW201712874A (zh) | 半導體裝置及半導體裝置的製造方法 | |
| WO2018207712A1 (ja) | 半導体装置 | |
| TWI818371B (zh) | 高壓元件及其製造方法 | |
| KR20170114703A (ko) | 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자 | |
| TWI786976B (zh) | 高壓元件、高壓控制元件及其製造方法 | |
| KR102379155B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| US10868115B2 (en) | High voltage device and manufacturing method thereof | |
| TWI759175B (zh) | 高壓元件及其製造方法 | |
| JP2012160685A (ja) | 半導体装置及び半導体装置の製造方法 | |
| TWI841913B (zh) | 高壓元件及其製造方法 | |
| TWI619200B (zh) | 具有雙井區之金屬氧化物半導體元件及其製造方法 | |
| CN115241290A (zh) | 高压元件及其制造方法 | |
| TWI656646B (zh) | 高壓元件及其製造方法 | |
| CN114765222B (zh) | 高压元件及其制造方法 | |
| KR102608092B1 (ko) | 절연게이트 양극성 트랜지스터 및 제조방법 | |
| CN110838512B (zh) | 高压元件及其制造方法 | |
| TWI557904B (zh) | 半導體裝置及其製造方法 | |
| KR102251761B1 (ko) | 전력 반도체 소자 | |
| KR102315055B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102310148B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102314769B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| CN111668306B (zh) | 半导体元件 | |
| KR102369052B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| TWI659539B (zh) | 高壓元件及其製造方法 | |
| CN110634949B (zh) | 高压元件及其制造方法 |