[go: up one dir, main page]

WO2025131067A1 - 一种超薄隧穿氧化钝化接触太阳能电池及其制作方法 - Google Patents

一种超薄隧穿氧化钝化接触太阳能电池及其制作方法 Download PDF

Info

Publication number
WO2025131067A1
WO2025131067A1 PCT/CN2024/141000 CN2024141000W WO2025131067A1 WO 2025131067 A1 WO2025131067 A1 WO 2025131067A1 CN 2024141000 W CN2024141000 W CN 2024141000W WO 2025131067 A1 WO2025131067 A1 WO 2025131067A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
polycrystalline silicon
doped
ultra
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/CN2024/141000
Other languages
English (en)
French (fr)
Inventor
黄海燕
余浩
蔡永梅
何胜
徐伟智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chint New Energy Technology Co Ltd
Original Assignee
Chint New Energy Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202311783183.4A external-priority patent/CN117747678A/zh
Priority claimed from CN202410488553.XA external-priority patent/CN120857713A/zh
Application filed by Chint New Energy Technology Co Ltd filed Critical Chint New Energy Technology Co Ltd
Publication of WO2025131067A1 publication Critical patent/WO2025131067A1/zh
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F10/00—Individual photovoltaic cells, e.g. solar cells

Definitions

  • the present application relates to the technical field of solar cells, and more specifically, to an ultra-thin tunneling oxide passivated contact (TOPCon for short) solar cell and a method for manufacturing the same.
  • TOPCon ultra-thin tunneling oxide passivated contact
  • Solar cells are a major way for people to utilize solar energy.
  • the back of TOPCon solar cells uses an ultra-thin oxide layer and a polysilicon layer to achieve ultra-thin tunneling oxide passivation contact, which not only achieves a good back passivation effect, but also utilizes the quantum tunneling effect to allow majority carriers to tunnel and block minority carriers from passing through, achieving selective carrier collection and improving photoelectric conversion efficiency. It also has good compatibility with the existing Passivated Emitter and Rear Cell (PERC) cell process.
  • PERC Passivated Emitter and Rear Cell
  • the traditional TopCon (Tunnel Oxide Passivated Contact) cell sequentially arranges a tunnel layer and a doped polysilicon layer as a passivation layer on the entire surface of the substrate.
  • the absorption coefficient of light by the doped polysilicon layer in the traditional TopCon cell is relatively high, resulting in a serious parasitic absorption problem. This problem will affect the short-circuit current and bifaciality of the cell. Therefore, it is necessary to provide a TopCon cell and a TopCon cell preparation method to solve the parasitic absorption problem in the prior art.
  • the present application provides an ultra-thin tunneling oxide passivation contact solar cell and a method for manufacturing the same, the scheme is as follows:
  • a TOPCon solar cell comprising:
  • the semiconductor substrate has a front side and a back side which are arranged opposite to each other; the back side has a metal gate line region and non-metal gate line regions located on both sides of the metal gate line region;
  • the patterned bottom electrode contact layer is located on the surface of the doped polysilicon layer on the side away from the ultra-thin tunneling oxide layer and is located in the metal gate line area;
  • a bottom electrode located on a surface of the bottom electrode contact layer facing away from the doped polysilicon layer;
  • the bottom electrode contact layer includes: an ultra-thin oxide layer located on the surface of the doped polysilicon layer and a doped polycrystalline silicon carbide layer located on the surface of the ultra-thin oxide layer.
  • the doped polycrystalline silicon carbide layer is used to control the metallization depth of the bottom electrode during the bottom electrode sintering process, so that the bottom electrode forms an ohmic contact with the doped polysilicon layer, and the metallization range does not exceed the doped polysilicon layer.
  • the thickness of the doped polysilicon layer is in the range of 10 nm to 40 nm.
  • the thickness of the doped polycrystalline silicon carbide layer is in the range of 40 nm to 140 nm.
  • the distance between two adjacent bottom electrodes ranges from 0.85 mm to 0.95 mm.
  • the above TOPCon solar cell it further comprises:
  • the silicon nitride passivation layer is located on the surface of the doped polysilicon layer on the side away from the ultra-thin tunneling oxide layer.
  • the silicon nitride passivation layer is located in the non-metallic gate line area and exposes the bottom electrode contact layer.
  • the thickness of the silicon nitride passivation layer is 70 nm-150 nm, including both ends.
  • the light absorption coefficient of the doped polycrystalline silicon carbide layer is smaller than the light absorption coefficient of the doped polycrystalline silicon layer.
  • the activated impurity concentration of the doped polysilicon layer is 1 ⁇ 10 20 cm ⁇ 3 -1 ⁇ 10 21 cm ⁇ 3 , including both ends.
  • the activation impurity concentration of the doped polycrystalline silicon carbide layer is 1 ⁇ 10 20 cm ⁇ 3 -1 ⁇ 10 21 cm ⁇ 3 , including both ends.
  • the width of the metal grid line region is 80 ⁇ m-200 ⁇ m, including both ends; the width of the non-metal grid line region is 1000 ⁇ m-2000 ⁇ m, including both ends.
  • the present application also provides a method for manufacturing any of the above TOPCon solar cells, comprising:
  • a semiconductor substrate which has a front side and a back side arranged opposite to each other; the back side has a metal gate line region and non-metal gate line regions located on both sides of the metal gate line region;
  • a doped polysilicon layer and a bottom electrode contact layer are formed, wherein the doped polysilicon layer covers the polysilicon layer of the ultra-thin tunneling oxide layer; a patterned bottom electrode contact layer is formed on a surface of the doped polysilicon layer away from the ultra-thin tunneling oxide layer, and the bottom electrode contact layer is located in the metal gate line region;
  • the bottom electrode contact layer includes: an ultra-thin oxide layer located on the surface of the doped polysilicon layer and a doped polycrystalline silicon carbide layer located on the surface of the ultra-thin oxide layer.
  • the doped polycrystalline silicon carbide layer is used to control the metallization depth of the bottom electrode during the bottom electrode sintering process, so that the bottom electrode forms an ohmic contact with the doped polysilicon layer, and the metallization range does not exceed the doped polysilicon layer.
  • an ultra-thin tunneling oxide layer, a doped amorphous silicon layer, an unpatterned bottom electrode contact layer and an unpatterned mask layer are sequentially formed on the back side using the same PECVD equipment;
  • the method of forming the doped polysilicon layer and the bottom electrode contact layer includes:
  • annealing is performed to convert the doped amorphous silicon layer into a doped polycrystalline silicon layer, and to convert the doped amorphous silicon carbide layer into a doped polycrystalline silicon carbide layer;
  • Patterning the mask layer wherein the patterned mask layer covers the doped polycrystalline silicon carbide layer located at the metal gate line and exposes the doped polycrystalline silicon carbide layer located at the non-metal gate line area;
  • an ultra-thin tunneling oxide layer and a doped polycrystalline silicon layer are arranged on the back side of the semiconductor substrate, so that ultra-thin tunneling oxide passivation contact on the back side can be realized, and a bottom electrode contact layer is arranged between the bottom electrode and the doped polycrystalline silicon layer, and the bottom electrode contact layer includes: an ultra-thin oxide layer and a doped polycrystalline silicon carbide layer.
  • the doped polycrystalline silicon carbide layer can control the metallization depth of the bottom electrode during the bottom electrode sintering process, so that the bottom electrode forms an ohmic contact with the doped polycrystalline silicon layer, and the metallization range does not exceed the doped polycrystalline silicon layer, thereby avoiding the metal material of the bottom electrode from burning through the ultra-thin tunneling oxide layer after sintering, avoiding the problem of poor ultra-thin tunneling oxide passivation contact effect caused by this, improving the ultra-thin tunneling oxide passivation contact effect, avoiding the metal material of the bottom electrode from directly contacting the semiconductor substrate, reducing metal contact recombination, thereby reducing parasitic absorption and improving photoelectric conversion efficiency.
  • a TopCon battery comprises: a substrate; a surface of one side of the substrate having a metal contact area and a non-metal contact area;
  • the metal contact region is provided with a first tunneling layer, a doped polysilicon layer and an electrode in sequence along a direction away from the substrate; the electrode is in ohmic contact with the doped polysilicon layer;
  • the non-metallic contact region is sequentially provided with a second tunneling layer and a doped polycrystalline silicon carbide layer in a direction away from the substrate; and the light absorption coefficient of the doped polycrystalline silicon carbide layer is smaller than the light absorption coefficient of the doped polycrystalline silicon layer.
  • the second tunneling layer covers the doped polysilicon layer and the non-metallic contact region; the doped polycrystalline silicon carbide layer covers the second tunneling layer;
  • the electrode penetrates the doped polycrystalline silicon carbide layer and the second tunneling layer and makes ohmic contact with the doped polycrystalline silicon layer.
  • the TopCon cell further comprises: a passivation anti-reflection layer; the passivation anti-reflection layer covers the surface of the doped polycrystalline silicon carbide layer away from the substrate;
  • the electrode penetrates the passivation anti-reflection layer, the doped polycrystalline silicon carbide layer and the second tunneling layer, and is in ohmic contact with the doped polycrystalline silicon layer.
  • the passivation anti-reflection layer includes any one or more of a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, an aluminum oxide layer, an aluminum nitride layer, an aluminum oxynitride layer, and a magnesium fluoride layer.
  • the thickness of the passivation anti-reflection layer is 70 nm-150 nm, including both ends.
  • the activated impurity concentration of the doped polysilicon layer is 1 ⁇ 10 20 cm ⁇ 3 -1 ⁇ 10 21 cm ⁇ 3 , including both ends;
  • the thickness of the doped polysilicon layer is 20 nm to 100 nm, including both ends.
  • the activated impurity concentration of the doped polycrystalline silicon carbide layer is 1 ⁇ 10 20 cm ⁇ 3 -1 ⁇ 10 21 cm ⁇ 3 , including both ends;
  • the doped polycrystalline silicon carbide layer has a thickness of 20 nm to 50 nm, including both ends.
  • the width of the metal contact area is 80 ⁇ m-200 ⁇ m, including both ends; the width of the non-metal contact area is 1000 ⁇ m-2000 ⁇ m, including both ends.
  • the doped polycrystalline silicon carbide layer located in the metal contact area is used to control the metallization depth of the electrode during the electrode sintering process, so that the electrode forms an ohmic contact with the doped polycrystalline silicon layer located in the metal contact area, and the metallization range does not exceed the metal contact area.
  • the spacing between two adjacent electrodes is in the range of 0.85 mm to 0.95 mm.
  • the present application also provides a TopCon battery preparation method, comprising:
  • a first tunneling layer and a doped polysilicon layer are sequentially formed in a direction away from the substrate;
  • a second tunneling layer and a doped polycrystalline silicon carbide layer are sequentially formed in a non-metallic contact region on a surface of one side of the substrate in a direction away from the substrate; the light absorption coefficient of the doped polycrystalline silicon carbide layer is smaller than the light absorption coefficient of the doped polycrystalline silicon layer;
  • an electrode is prepared in the metal contact region so that the electrode is in ohmic contact with the doped polysilicon layer.
  • a second tunneling layer and a doped polycrystalline silicon carbide layer are sequentially prepared in a non-metallic contact region on a surface of one side of the substrate in a direction away from the substrate, including:
  • the second tunneling layer and the doped polycrystalline silicon carbide layer are sequentially prepared on the doped polysilicon layer and the non-metallic contact region in a direction away from the substrate;
  • preparing an electrode in the metal contact region so that the electrode is in ohmic contact with the doped polysilicon layer comprises:
  • the electrode is prepared so that the electrode penetrates the doped polycrystalline silicon carbide layer and the second tunneling layer and is in ohmic contact with the doped polycrystalline silicon layer.
  • a TopCon battery provided by the present application optimizes the structure of the passivation layer, retains the doped polysilicon layer in the metal contact area, the doped polysilicon layer forms a high-low junction with the substrate to provide field passivation, and forms an ohmic contact with the electrode; a doped polycrystalline silicon carbide layer is set in the non-metallic contact area, the doped polycrystalline silicon carbide layer forms a heterojunction with the substrate to provide field passivation, and serves as a carrier lateral transport layer.
  • the parasitic absorption of the passivation layer is reduced.
  • the present application also provides a TopCon battery preparation method, and the TopCon battery prepared by the preparation method also has the above-mentioned beneficial effects.
  • FIG1 is a cross-sectional view of a TOPCon solar cell provided in an embodiment of the present application.
  • FIG. 15 is a flow chart of a TopCon battery preparation method provided in an embodiment of the present application.
  • the bottom electrode contact layer 13 is provided with a doped polycrystalline silicon carbide layer 132.
  • the doped polycrystalline silicon carbide layer 132 can control the metallization depth of the bottom electrode 14 during the sintering process of the bottom electrode 14, so that the bottom electrode 14 forms an ohmic contact with the doped polycrystalline silicon layer 12, and the metallization range does not exceed the doped polycrystalline silicon layer 12, thereby avoiding the metal material of the bottom electrode 14 from burning through the ultra-thin tunneling oxide layer 11 after sintering, avoiding the problem of poor ultra-thin tunneling oxide passivation contact effect caused by this, improving the ultra-thin tunneling oxide passivation contact effect, avoiding the metal material of the bottom electrode 14 from directly contacting the semiconductor substrate 10, reducing metal contact recombination, thereby reducing parasitic absorption and improving photoelectric conversion efficiency.
  • the ultra-thin oxide layer 131 can passivate the surfaces of the doped polycrystalline silicon layer 12 and the doped polycrystalline silicon carbide layer 132 well, and because of its extremely thin thickness, it can cause electron tunneling, so that the carriers are further separated and the recombination is reduced.
  • the spacing between two adjacent bottom electrodes 14 is set to a range of 0.85mm to 0.95mm.
  • the thickness of the doped polysilicon layer 12 can be made not more than 40nm, and the problem of weakening the lateral transport performance of carriers in the doped polysilicon layer 12 due to the reduction in the thickness of the doped polysilicon layer 12 can be effectively overcome.
  • the thickness of the doped polycrystalline silicon carbide layer 132 is set to a range of 40nm to 140nm, and the spacing between two adjacent bottom electrodes 14 is set to a range of 0.85mm to 0.95mm, which can greatly reduce the thickness of the doped polysilicon layer 12, and the doped polysilicon layer 12 can be made not more than 30nm.
  • the TOPCon solar cell shown in Figure 2 also includes: a silicon nitride passivation layer 15 located on the surface of the doped polysilicon layer 12 facing away from the ultra-thin tunneling oxide layer 11, the silicon nitride passivation layer 15 is located in the non-metallic gate line area, and the bottom electrode contact layer 13 is exposed.
  • FIG 3 is a cross-sectional view of another TOPCon solar cell provided in an embodiment of the present application.
  • a diffusion layer 21 is arranged on the front side of the semiconductor substrate 10, the surface of the diffusion layer 21 is covered with a front passivation structure 22, and a top electrode 23 is arranged on the surface of the front passivation structure 22.
  • the diffusion layer 21 may be a P-type doped diffusion layer.
  • top electrode 23 and the bottom electrode 14 are formed by screen printing using a conductive paste, a good ohmic contact between the top electrode 23 and the diffusion layer 21 and a good ohmic contact between the bottom electrode 14 and the doped polysilicon layer 12 are achieved through sintering.
  • the metal material in the electrode and the silicon material in the underlying film layer can reach the eutectic temperature of the material under heating to form an alloy system.
  • the silicon atoms in the alloy system will recrystallize to form a good ohmic contact.
  • the light absorption coefficient of the doped polycrystalline silicon carbide layer 132 is smaller than the light absorption coefficient of the doped polycrystalline silicon layer 12.
  • the width of the doped polycrystalline silicon carbide layer 132 is usually larger than the width of the bottom electrode 14 after sintering, that is, part of the doped polycrystalline silicon carbide layer 132 that is not blocked by the bottom electrode 14 is still exposed on the back of the solar cell.
  • the thickness of the silicon nitride passivation layer 15 is generally 70 nm-150 nm, including values at both ends.
  • the activation impurity concentration of the doped polysilicon layer 12 is generally 1 ⁇ 10 20 cm -3 -1 ⁇ 10 21 cm -3 , including values at both ends.
  • the activation impurity concentration of the doped polycrystalline silicon carbide layer 132 is generally 1 ⁇ 10 20 cm -3 -1 ⁇ 10 21 cm -3 , including values at both ends.
  • the width of the metal gate line region is usually 80 ⁇ m-200 ⁇ m, including both ends; the width of the non-metal gate line region is usually 1000 ⁇ m-2000 ⁇ m, including both ends.
  • another embodiment of the present application further provides a method for manufacturing the above TOPCon solar cell.
  • FIG. 4 to FIG. 12 are schematic diagrams of structures of a TOPCon solar cell manufacturing method provided in an embodiment of the present application at different process steps, and the manufacturing method includes:
  • Step S11 as shown in FIG. 4 , a semiconductor substrate 10 is provided.
  • the semiconductor substrate 10 has a front side and a back side which are arranged opposite to each other; the back side has a metal gate line region and non-metal gate line regions on both sides of the metal gate line region.
  • Step S12 as shown in FIG. 5 , an ultra-thin tunneling oxide layer 11 is formed to cover the back surface.
  • the PECVD process may be used to form an ultra-thin tunnel oxide layer 11 on the back side of the semiconductor substrate 10 by utilizing N2O ionization.
  • the thickness of the ultra-thin tunnel oxide layer 11 may be in the range of 0.8 nm to 2 nm.
  • Step S13 as shown in FIG. 6 to FIG. 13 , a doped polysilicon layer 12 and a bottom electrode contact layer 13 are formed.
  • the doped polysilicon layer 12 covers the ultra-thin tunneling oxide layer 11 , and a patterned bottom electrode contact layer 13 is formed on a surface of the doped polysilicon layer 12 facing away from the ultra-thin tunneling oxide layer 11 .
  • the bottom electrode contact layer 13 is located in the metal gate line region.
  • the method for forming the doped polysilicon layer 12 and the bottom electrode contact layer 13 includes: as shown in FIG6, forming a doped amorphous silicon layer 12' on the surface of the ultra-thin tunneling oxide layer 11; as shown in FIG7 and FIG8, sequentially forming an unpatterned ultra-thin oxide layer 131 and a doped amorphous silicon carbide layer 132' on the surface of the doped amorphous silicon layer 12'; as shown in FIG9, after forming a mask layer 16 on the surface of the doped amorphous silicon carbide layer 132' away from the ultra-thin oxide layer 131, annealing is performed as shown in FIG10 to convert the doped amorphous silicon layer 12' into a doped polysilicon layer 12, and the doped amorphous carbon The silicon carbide layer 132' is converted into a doped polycrystalline silicon carbide layer 12; as shown in FIG11, the mask layer 16 is patterned, and the patterned mask layer 16 covers the doped polycrystalline silicon carbide
  • a PECVD process may be used to ionize SiH4 and PH3 to deposit a phosphorus-containing doped amorphous silicon layer 12', so as to facilitate subsequent annealing to form a doped polysilicon layer 12.
  • the thickness of the doped amorphous silicon layer 12' may range from 10nm to 40nm, and the corresponding thickness of the doped polysilicon layer 12 may range from 10nm to 40nm.
  • Step S14 forming a bottom electrode 14 on a surface of the bottom electrode contact layer 13 that is away from the polysilicon layer 12 , to form a battery structure as shown in FIG. 1 .
  • the bottom electrode contact layer 13 includes: an ultra-thin oxide layer 131 located on the surface of the doped polysilicon layer 12 and a doped polycrystalline silicon carbide layer 132 located on the surface of the ultra-thin oxide layer 131.
  • the doped polycrystalline silicon carbide layer 132 is used to control the metallization depth of the bottom electrode 14 during the sintering process of the bottom electrode 14, so that the bottom electrode 14 forms an ohmic contact with the doped polysilicon layer 12, and the metallization range does not exceed the doped polysilicon layer 12.
  • step S13 the method for forming the bottom electrode contact layer 13 includes:
  • Step S142 As shown in FIG8 , an unpatterned doped amorphous silicon carbide layer 132' is formed.
  • a PECVD process can be used to form a phosphorus-containing amorphous silicon carbide layer as the doped amorphous silicon carbide layer 132' on the surface of the ultra-thin oxide layer 131 by ionization of SiH4, CO2 and PH3.
  • the thickness of the doped amorphous silicon carbide layer 132' is in the range of 40nm to 140nm.
  • an annealing treatment is performed to crystallize the polysilicon layer 12 and the doped amorphous silicon carbide layer 132', and activate doping to make the internal doping ions uniform.
  • the annealing treatment is performed before the mask layer 16 is patterned.
  • the annealing temperature of the doped amorphous silicon layer 12' and the doped amorphous silicon carbide layer 132' can be uniform, the crystallization effect of the doped amorphous silicon layer 12' and the doped amorphous silicon carbide layer 132' is ensured, and the uniformity of the distribution of the internal doped ions is improved, so that high-quality doped polysilicon layers 12 and doped polycrystalline silicon carbide layers 132 are formed after annealing.
  • the embodiment of the present application first performs annealing and then forms a patterned doped polycrystalline silicon carbide layer 132, which can make the doped ion distribution in the doped polycrystalline silicon carbide layer 132 more uniform. This is because the lateral size of the patterned doped amorphous silicon carbide layer 132' is relatively small.
  • the edge effect will cause a large difference in the uniformity of doped ions between the edge regions and the central region of the formed doped polycrystalline silicon carbide layer 132.
  • the patterned doped polycrystalline silicon carbide layer 132 is formed after annealing. Even if the uniformity of doped ions between the edge regions and the central region of the doped polycrystalline silicon carbide layer 132 is significantly different after annealing, the edge regions can be removed after etching the doped polycrystalline silicon carbide layer 132, thereby making the distribution of doped ions in the doped polycrystalline silicon carbide layer 132 more uniform.
  • Step S144 As shown in FIG11 , the mask layer 16 is etched to form a desired pattern structure, so as to facilitate the subsequent etching of the doped polycrystalline silicon carbide layer 132.
  • laser etching can be used to remove the mask layer 16 in the non-metal gate line area, expose the doped polycrystalline silicon carbide layer 132 in the non-metal gate line area, and retain the mask layer 16 in the metal gate line area to protect the doped polycrystalline silicon carbide layer 132 in the metal gate line area.
  • Step S145 As shown in FIG12 , based on the etched mask layer 16, the doped polycrystalline silicon carbide layer 132 is etched to form a patterned doped polycrystalline silicon carbide layer 132. Wet etching may be used to remove the doped polycrystalline silicon carbide layer 132 not covered by the mask layer 16, and retain the doped polycrystalline silicon carbide layer 132 covered by the mask layer 16, thereby forming a patterned doped polycrystalline silicon carbide layer 132.
  • Step S146 As shown in FIG13 , the ultra-thin oxide layer 131 in the non-metal gate line region and the mask layer 16 on the surface of the doped polycrystalline silicon carbide layer 132 are simultaneously etched away. This step can not only etch the ultra-thin oxide layer 131 to form a patterned ultra-thin oxide layer 131, but also can simultaneously remove the mask layer 16 on the surface of the doped polycrystalline silicon carbide layer 132.
  • the mask layer 16 and the ultra-thin oxide layer 131 are made of the same material so that they can be etched and removed simultaneously.
  • both can be silicon oxide layers.
  • the thickness of the doped polysilicon layer 12 is uniform, and there is no need to differentiate the thickness of the doped polysilicon layer 12 in the metal gate line area and the non-metal gate line area.
  • the polycrystalline silicon carbide layer 132 By doping the polycrystalline silicon carbide layer 132, it is possible to avoid the metal material in the bottom electrode 14 from burning through the doped polysilicon layer 12.
  • FIG. 14 is a schematic diagram of the structure of a TopCon battery provided in an embodiment of the present application.
  • the structure may include: a substrate 1; a metal contact region and a non-metal contact region are provided on one side surface of the substrate 1;
  • the metal contact region is provided with a first tunneling layer 2, a doped polysilicon layer 3 and an electrode 7 in sequence along a direction away from the substrate 1; the electrode 7 is in ohmic contact with the doped polysilicon layer 3;
  • the non-metallic contact region is provided with a second tunneling layer 4 and a doped polycrystalline silicon carbide layer 5 in sequence along a direction away from the substrate 1 ; the light absorption coefficient of the doped polycrystalline silicon carbide layer 5 is smaller than that of the doped polycrystalline silicon layer 3 .
  • the substrate 1 may be doped single crystal silicon, including but not limited to phosphorus-doped N-type single crystal silicon, boron-doped or gallium-doped P-type single crystal silicon.
  • This embodiment does not limit the specific location of the passivation structure formed by the first tunneling layer 2, the doped polysilicon layer 3, the second tunneling layer 4 and the doped polycrystalline silicon carbide layer 5.
  • it can be located on the front side of the substrate 1; it can also be located on the back side of the substrate 1; it can also be located on both the front side and the back side of the substrate 1.
  • the first tunneling layer 2 may be a tunneling oxide layer, including but not limited to a phosphorus or boron-containing silicon oxide layer, a silicon oxynitride layer, an aluminum oxide layer, and an aluminum oxynitride layer.
  • This embodiment does not limit the specific thickness of the first tunneling layer 2.
  • the thickness of the first tunneling layer 2 may be 0.5 nm-2 nm, including both ends.
  • the second tunneling layer 4 may be a tunneling oxide layer, including but not limited to a phosphorus or boron-containing silicon oxide layer, a silicon oxynitride layer, an aluminum oxide layer, and an aluminum oxynitride layer.
  • This embodiment does not limit the specific thickness of the second tunneling layer 4.
  • the thickness of the second tunneling layer 4 may be 0.5 nm-2 nm, including both ends.
  • the present embodiment does not limit the specific type of the doped polysilicon layer 3.
  • the doped polysilicon layer 3 may be a phosphorus-doped or boron-doped polysilicon layer.
  • the present embodiment does not limit the specific activation impurity concentration of the doped polysilicon layer 3.
  • the activation impurity concentration of the doped polysilicon layer 3 may be 1 ⁇ 10 20 cm -3 -1 ⁇ 10 21 cm -3 , including both ends.
  • the present embodiment does not limit the specific thickness of the doped polysilicon layer 3.
  • the thickness of the doped polysilicon layer 3 may be 20nm-100nm, including both ends.
  • the present embodiment does not limit the specific widths of the metal contact region and the non-metal contact region.
  • the width of the metal contact region may be 80 ⁇ m-200 ⁇ m, including the values at both ends; the width of the non-metal contact region may be 1000 ⁇ m-2000 ⁇ m, including the values at both ends.
  • the metal contact region pattern corresponds to the metal electrode 7 pattern and is distributed in a grid line shape.
  • the material of the electrode 7 may include but is not limited to silver, aluminum, copper and alloys thereof.
  • the second tunneling layer 4 can cover the doped polysilicon layer 3 and the non-metallic contact area; the doped polycrystalline silicon carbide layer 5 can cover the second tunneling layer 4; the electrode 7 penetrates the doped polycrystalline silicon carbide layer 5 and the second tunneling layer 4, and makes ohmic contact with the doped polycrystalline silicon layer 3.
  • the metal contact area is a stack of the first tunneling layer 2, the doped polycrystalline silicon layer 3, the second tunneling layer 4 and the doped polycrystalline silicon carbide layer 5, and the non-metallic contact area is the second tunneling layer 4 and the doped polycrystalline silicon carbide layer 5.
  • the preparation of this structure can omit the step of patterning the second tunneling layer 4 and the doped polycrystalline silicon carbide layer 5, and the preparation process is simple.
  • the present embodiment may also include: a passivation anti-reflection layer 6; the passivation anti-reflection layer 6 covers the surface of the doped polycrystalline silicon carbide layer 5 facing away from the substrate 1; the electrode 7 penetrates the passivation anti-reflection layer 6, the doped polycrystalline silicon carbide layer 5 and the second tunneling layer 4, and is in ohmic contact with the doped polycrystalline silicon layer 3.
  • the present embodiment does not limit the specific type of the passivation anti-reflection layer 6.
  • the passivation anti-reflection layer 6 may include any one or more of a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, an aluminum oxide layer, an aluminum nitride layer, an aluminum oxynitride layer, and a magnesium fluoride layer.
  • the present embodiment does not limit the specific thickness of the passivation anti-reflection layer 6.
  • the thickness of the passivation anti-reflection layer 6 may be 70 nm-150 nm, including both ends.
  • the present application optimizes the structure of the passivation layer, retains the doped polysilicon layer in the metal contact area, the doped polysilicon layer forms a high-low junction with the substrate to provide field passivation, and forms an ohmic contact with the electrode; a doped polycrystalline silicon carbide layer is set in the non-metallic contact area, the doped polycrystalline silicon carbide layer forms a heterojunction with the substrate to provide field passivation, and serves as a carrier lateral transport layer.
  • the doped polysilicon layer in the non-metallic contact area the parasitic absorption of the passivation layer is reduced.
  • the parasitic absorption can also be reduced;
  • the doped polysilicon layer in the metal contact area to form an ohmic contact with the electrode, it can ensure that there is a low recombination loss when contacting the metal gate line; in addition, field passivation is formed in both the metal contact area and the non-metallic area, ensuring the passivation effect of the entire surface of the substrate.
  • FIG. 15 is a flow chart of a TopCon battery preparation method provided in an embodiment of the present application.
  • the method may include:
  • S101 a first tunneling layer and a doped polysilicon layer are sequentially prepared in a metal contact region on a surface of one side of a substrate in a direction away from the substrate.
  • the substrate 1 may be cleaned and dried before step S101.
  • This embodiment does not limit the specific cleaning method, as long as it can remove dirt and mechanical damage on the surface of the substrate 1 and form a polished or pyramid suede morphology, for example, the substrate 1 may be cleaned and dried by a wet chemical method.
  • the present embodiment does not limit the specific method of preparing the first tunneling layer 2 and the doped polysilicon layer 3, as long as it is ensured that the first tunneling layer 2 and the doped polysilicon layer 3 can be formed in the metal contact area.
  • the first tunneling layer 2 can be prepared on the surface of one side of the substrate 1; after the first tunneling layer 2 is formed, the doped polysilicon layer 3 is prepared on the surface of the first tunneling layer 2 facing away from the substrate 1; after the doped polysilicon layer 3 is formed, a graphical treatment is performed to remove the doped polysilicon layer 3 and the first tunneling layer 2 in the non-metal contact area.
  • the present embodiment does not limit the specific method for preparing the first tunneling layer 2, and a corresponding preparation method can be selected according to the specific type of the first tunneling layer 2.
  • a corresponding preparation method can be selected according to the specific type of the first tunneling layer 2.
  • the first tunneling layer 2 is a tunneling oxide layer
  • high-temperature thermal oxidation with oxygen or plasma-enhanced oxidation by introducing nitrous oxide into a PECVD (Plasma Enhanced Chemical Vapor Deposition) device can be used to oxidize the surface of one side of the substrate 1 to form the first tunneling layer 2 on the surface of one side of the substrate 1.
  • a doped amorphous silicon layer may be deposited on the surface of the first tunneling layer 2 away from the substrate 1 using a PECVD device; the reaction gas source may include but is not limited to silane, phosphine, diborane or hydrogen; after the doped amorphous silicon layer is formed, the doped amorphous silicon layer is crystallized in an annealing device to form a doped polysilicon layer 3.
  • This preparation method is an in-situ doping method, and the doped amorphous silicon layer may also be formed by impurity diffusion.
  • the doped amorphous silicon layer can be directly crystallized after the doped amorphous silicon layer is formed; or the doped amorphous silicon layer and the doped amorphous silicon carbide layer can be crystallized at the same time after the doped amorphous silicon carbide layer is prepared.
  • This embodiment does not limit the specific value of the annealing temperature.
  • the annealing temperature can be 850°C-1100°C, including the values at both ends.
  • This implementation does not limit the specific type of annealing atmosphere.
  • the annealing atmosphere can be an inert gas such as nitrogen, argon, or a hydrogen-nitrogen mixture.
  • an oxidation mask may be prepared on the surface of the doped amorphous silicon layer facing away from the substrate 1; after the oxidation mask is formed, the oxidation mask, the doped amorphous silicon layer and the first tunneling oxide layer in the non-metal contact area are removed; after the first tunneling oxide layer is removed, the oxidation mask in the metal contact area is removed.
  • the oxidation mask may include a silicon oxide mask or a silicon oxynitride mask.
  • This embodiment does not limit the specific method of preparing the oxidation mask, and a corresponding preparation method may be selected according to the specific type of the oxidation mask, for example, the oxidation mask may be deposited on the surface of the doped amorphous silicon layer away from the substrate 1 using a PECVD device; the reaction gas source includes but is not limited to silane, laughing gas or ammonia.
  • This embodiment does not limit the specific method of removing the oxide mask of the non-metal contact area.
  • a laser may be used to open holes in the oxide mask of the non-metal contact area; or a barrier paste may be printed on the surface of the oxide mask of the metal contact area, and after printing the barrier paste, the oxide mask of the non-metal contact area may be removed by hydrofluoric acid etching. It should be noted that the oxide mask of the metal contact area may be directly removed by hydrofluoric acid etching.
  • This embodiment does not limit the specific method of removing the doped amorphous silicon layer in the non-metallic contact area, for example, it can be but not limited to using alkaline solution etching to remove the doped amorphous silicon layer in the non-metallic contact area. It should be noted that in the process of removing the doped amorphous silicon layer, the first tunneling layer 2 will also be removed.
  • the surface of the substrate 1 may be cleaned; the cleaning method includes but is not limited to water cleaning or RCA cleaning.
  • RCA cleaning is a wet chemical cleaning method.
  • S102 preparing a second tunneling layer and a doped polycrystalline silicon carbide layer in sequence in a non-metallic contact area on a surface of one side of the substrate in a direction away from the substrate; the light absorption coefficient of the doped polycrystalline silicon carbide layer is smaller than the light absorption coefficient of the doped polycrystalline silicon layer.
  • a second tunneling layer 4 and a doped polycrystalline silicon carbide layer 5 can be sequentially prepared in the doped polysilicon layer 3 and the non-metallic contact area in a direction away from the substrate 1; accordingly, an electrode 7 is prepared so that the electrode 7 penetrates the doped polycrystalline silicon carbide layer 5 and the second tunneling layer 4 and makes ohmic contact with the doped polysilicon layer 3.
  • the present embodiment does not limit the specific method for preparing the second tunnel layer 4, and the corresponding preparation method can be selected according to the specific type of the second tunnel layer 4.
  • the second tunnel layer 4 is a tunnel oxide layer
  • high-temperature thermal oxidation with oxygen or plasma-enhanced oxidation by introducing nitrous oxide into a PECVD device can be used to oxidize the surface of the doped polysilicon layer 3 away from the substrate 1 and the non-metallic contact area, thereby forming the second tunnel layer 4 on the surface of the doped polysilicon layer 3 away from the substrate 1 and the non-metallic contact area.
  • This embodiment does not limit the specific method of preparing the doped polycrystalline silicon carbide layer 5, for example, a doped amorphous silicon carbide layer may be deposited on the surface of the second tunneling layer 4 away from the substrate 1 using a PECVD device; the reaction gas source may include but is not limited to silane, phosphine, diborane or hydrogen; after the doped amorphous silicon carbide layer is formed, the doped amorphous silicon carbide layer is crystallized in an annealing device to form a doped polycrystalline silicon carbide layer 5.
  • This preparation method is an in-situ doping method, and in addition, a doped amorphous silicon carbide layer may be formed by impurity diffusion.
  • a passivation anti-reflection layer 6 can be prepared on the surface of the doped polycrystalline silicon carbide layer 5 facing away from the substrate 1; accordingly, an electrode 7 is prepared so that the electrode 7 penetrates the passivation anti-reflection layer 6, the doped polycrystalline silicon carbide layer 5 and the second tunneling layer 4, and is in ohmic contact with the doped polycrystalline silicon layer 3.
  • the present embodiment does not limit the specific type of the passivation anti-reflection layer 6.
  • the passivation anti-reflection layer 6 may include any one or more of a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, an aluminum oxide layer, an aluminum nitride layer, an aluminum oxynitride layer, and a magnesium fluoride layer.
  • the present embodiment does not limit the specific method for preparing the passivation anti-reflection layer 6. A corresponding preparation method may be selected according to the specific type of the passivation anti-reflection layer 6.
  • the passivation anti-reflection layer 6 may be deposited on the surface of the doped polycrystalline silicon carbide layer 5 away from the substrate 1 using a PECVD device or an ALD (Atomic Layer Deposition) device;
  • the reaction gas source includes but is not limited to silane, ammonia, trimethylaluminum or laughing gas.
  • Step 1 cleaning: the silicon wafer is cleaned and dried by wet chemical method to remove dirt and mechanical damage on the surface of the silicon wafer, and a polished or pyramid velvet morphology is formed.
  • the cleaning process is not restricted too much here;
  • Step 2 primary oxidation: performing surface oxidation treatment on the cleaned silicon wafer, using oxygen high-temperature thermal oxidation or introducing nitrous oxide in a PECVD device for plasma-enhanced oxidation, to form a tunneling oxide layer on the surface of the silicon wafer;
  • Step 3 doped amorphous silicon deposition: using PECVD equipment to deposit on the coated surface of the silicon wafer to form a doped amorphous silicon film, the reaction gas source is silane, phosphine, diborane or hydrogen;
  • Step 4 oxide mask deposition: using PECVD equipment to deposit silicon oxide or silicon oxynitride mask on the surface of the doped amorphous silicon film, the reaction gas source is silane, laughing gas or ammonia;
  • Step 5 patterning: patterning and etching the oxide mask and the doped amorphous silicon film.
  • the specific process includes: patterning oxide mask preparation, patterning doped amorphous silicon film preparation, hydrofluoric acid etching and post-cleaning;
  • the patterned oxide mask preparation may include laser film opening, or barrier slurry printing and hydrofluoric acid etching, etc., to remove the oxide mask in the non-metal contact area and retain the oxide mask in the metal contact area;
  • Step 7 doped amorphous silicon carbide deposition: using PECVD equipment to deposit on the coated surface of the silicon wafer to form a doped amorphous silicon carbide film, the reaction gas source is silane, methane, phosphine, diborane or hydrogen;
  • Step 8 high temperature annealing crystallization: Place the silicon wafer in a high temperature annealing device at 850 to 1100°C, and crystallize the doped amorphous silicon film and doped amorphous silicon carbide film prepared in step 3 and step 7 to form a doped polycrystalline silicon film and a doped polycrystalline silicon carbide film.
  • the annealing atmosphere is an inert gas such as nitrogen, argon, or a hydrogen-nitrogen mixture;
  • Step 10 metallization: Use screen printing or electroplating to prepare metal electrodes with the same pattern in the metal contact area.
  • the screen printing method requires high-temperature sintering annealing to volatilize the organic solvent in the metal slurry, burn through the surface passivation anti-reflection film of the glass powder particles, and form a metal-semiconductor contact between the metal particles and the doped polysilicon film;
  • the electroplating method requires laser pretreatment to remove the surface passivation anti-reflection film and doped polycrystalline silicon carbide film in the electroplating area, so that the electroplated metal and the doped polysilicon film form a metal-semiconductor contact.

Landscapes

  • Photovoltaic Devices (AREA)

Abstract

一种超薄隧穿氧化钝化接触太阳能电池及其制作方法，在半导体基底的背面设置有超薄隧穿氧化层和掺杂多晶硅层，可以实现背面的超薄隧穿氧化钝化接触，在底电极与掺杂多晶硅层之间设置有底电极接触层，底电极接触层包括：超薄氧化层以及掺杂多晶碳化硅层，掺杂多晶碳化硅层能够在底电极烧结过程控制底电极的金属化深度，使得底电极与掺杂多晶硅层形成欧姆接触，且金属化范围不超过掺杂多晶硅层，能够避免烧结后底电极的金属材料烧穿超薄隧穿氧化层，避免由此导致的超薄隧穿氧化钝化接触效果不良问题，提高超薄隧穿氧化钝化接触效果，避免底电极的金属材料直接与半导体基底接触，减少金属接触复合，降低寄生吸收，提高光电转换效率。

Description

一种超薄隧穿氧化钝化接触太阳能电池及其制作方法
本申请要求于2023年12月22日提交中国专利局、申请号为202311783183.4、发明名称为“一种超薄隧穿氧化钝化接触太阳能电池及其制作方法”的中国专利申请的优先权，以及要求于2024年04月22日提交中国专利局、申请号为202410488553.X、发明名称为“一种TopCon电池及TopCon电池制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及太阳能电池技术领域，更具体的说，涉及一种超薄隧穿氧化钝化接触(Thin Oxide Passivated Contact，简称TOPCon)太阳能电池及其制作方法。
背景技术
化石能源的日趋紧张，对经济的可持续发展和人类环境健康造成严重的影响，而且生态环境遭到破坏和传统能源面临枯竭，致使人们迫切需要一种清洁的，无污染的，可持续开发的绿色能源，太阳能作为最具潜力的开持续开发的清洁能源就格外重要。
太阳能电池是当前人们利用太阳能的一种主要方式。TOPCon太阳能电池的背面由于采用一层超薄氧化层以及多晶硅层实现超薄隧穿氧化钝化接触，不仅可以实现良好的背面钝化效果的，还可以利用量子隧穿效应，允许多子隧穿且阻挡少子透过，实现选择性载流子收集，提高光电转换效率，且与现有发射极背面钝化(Passivated Emitterand Rear Cell，简称PERC)电池工艺具有较好的兼容性。
现有的TOPCon太阳能电池中，存在超薄隧穿氧化钝化接触效果不良的问题，具有较大的寄生吸收问题，影响光电转换效率。
并且传统的TopCon(Tunnel Oxide Passivated Contact，隧穿氧化层钝化接触)电池在衬底整个表面依次设置一层隧穿层和一层掺杂多晶硅层作为钝化层。然而，由于掺杂多晶硅层的材料结构和掺杂浓度，决定了传统的TopCon电池中掺杂多晶硅层对光的吸收系数比较高，导致存在严重的寄生吸收问题。该问题会影响电池短路电流及双面率。因此，需要提供一种TopCon电池及TopCon电池制备方法，来解决现有技术中的寄生吸收问题。
发明内容
有鉴于此，本申请提供了一种超薄隧穿氧化钝化接触太阳能电池及其制作方法，方案如下：
一种TOPCon太阳能电池，包括：
半导体基底，具有相对设置的正面和背面；背面具有金属栅线区以及位于金属栅线区两侧的非金属栅线区；
覆盖背面的超薄隧穿氧化层；
覆盖超薄隧穿氧化层的掺杂多晶硅层；
图形化的底电极接触层，位于掺杂多晶硅层背离超薄隧穿氧化层的一侧表面，且位于金属栅线区内；
位于底电极接触层背离掺杂多晶硅层的一侧表面的底电极；
其中，底电极接触层包括：位于掺杂多晶硅层表面的超薄氧化层以及位于超薄氧化层表面的掺杂多晶碳化硅层，掺杂多晶碳化硅层用于在底电极烧结过程控制底电极的金属化深度，使得底电极与掺杂多晶硅层形成欧姆接触，且金属化范围不超过掺杂多晶硅层。
优选的，在上述TOPCon太阳能电池中，掺杂多晶硅层的厚度范围是10nm～40nm。
优选的，在上述TOPCon太阳能电池中，掺杂多晶碳化硅层的厚度范围是40nm～140nm。
优选的，在上述TOPCon太阳能电池中，相邻两底电极之间的间距范围是0.85mm～0.95mm。
优选的，在上述TOPCon太阳能电池中，还包括：
位于掺杂多晶硅层背离超薄隧穿氧化层一侧表面的氮化硅钝化层，氮化硅钝化层位于非金属栅线区，且露出底电极接触层。
优选的，在上述TOPCon太阳能电池中，所述氮化硅钝化层的厚度为70nm-150nm，且包括两端的值。
优选的，在上述TOPCon太阳能电池中，所述掺杂多晶碳化硅层的光吸收系数小于所述掺杂多晶硅层的光吸收系数。
优选的，在上述TOPCon太阳能电池中，所述掺杂多晶硅层的激活杂质浓度为1×1020cm-3-1×1021cm-3，且包括两端的值。
优选的，在上述TOPCon太阳能电池中，所述掺杂多晶碳化硅层的激活杂质浓度为1×1020cm-3-1×1021cm-3，且包括两端的值。
优选的，在上述TOPCon太阳能电池中，所述金属栅线区的宽度为80μm-200μm，且包括两端的值；所述非金属栅线区的宽度为1000μm-2000μm，且包括两端的值。
本申请还提供了一种上述任一项TOPCon太阳能电池的制作方法，包括：
提供半导体基底，具有相对设置的正面和背面；背面具有金属栅线区以及位于金属栅线区两侧的非金属栅线区；
形成覆盖背面的超薄隧穿氧化层；
形成掺杂多晶硅层和底电极接触层，所述掺杂多晶硅层覆盖超薄隧穿氧化层的多晶硅层；掺杂多晶硅层背离超薄隧穿氧化层的一侧表面形成有图形化的底电极接触层，底电极接触层位于金属栅线区内；
在底电极接触层背离掺杂多晶硅层的一侧表面形成底电极；
其中，底电极接触层包括：位于掺杂多晶硅层表面的超薄氧化层以及位于超薄氧化层表面的掺杂多晶碳化硅层，掺杂多晶碳化硅层用于在底电极烧结过程控制底电极的金属化深度，使得底电极与掺杂多晶硅层形成欧姆接触，且金属化范围不超过掺杂多晶硅层。
优选的，在上述制作方法中，采用同一PECVD设备在背面上依次形成超薄隧穿氧化层、掺杂非晶硅层、未图形化的底电极接触层以及未图形化的掩膜层；
其中，掺杂非晶硅层用于基于退火工艺形成掺杂多晶硅层；基于掩膜层对底电极接触层进行图形化后，去除掩膜层。
优选的，在上述制作方法中，掺杂多晶硅层的厚度范围是10nm～40nm。
优选的，在上述制作方法中，掺杂多晶碳化硅层的厚度范围是40nm～140nm；
和/或，相邻两底电极之间的间距范围是0.85mm～0.95mm。
优选的，在上述制作方法中，形成掺杂多晶硅层和底电极接触层的方法包括：
在超薄隧穿氧化层的表面形成掺杂非晶硅层；
在掺杂非晶硅层的表面上依次形成未图形化的超薄氧化层以及掺杂非晶碳化硅层；
在掺杂非晶碳化硅层背离超薄氧化层的一侧表面形成掩膜层后，进行退火，将掺杂非晶硅层转换为掺杂多晶硅层，将掺杂非晶碳化硅层转换为掺杂多晶碳化硅层；
对所述掩膜层进行图形化，图形化后的掩膜层覆盖位于金属栅线的掺杂多晶碳化硅层，且露出位于非金属栅线区的掺杂多晶碳化硅层；
基于图形化后的掩膜层，刻蚀去除位于非金属栅线区的掺杂多晶碳化硅层；
同步去除位于非金属栅线区的超薄氧化层以及掩膜层；其中，超薄氧化层与掩膜层的材质相同。
通过上述描述可知，本申请技术方案提供的超薄隧穿氧化钝化接触太阳能电池及其制作方法中，在半导体基底的背面设置有超薄隧穿氧化层和掺杂多晶硅层，可以实现背面的超薄隧穿氧化钝化接触，而且在底电极与掺杂多晶硅层之间设置有底电极接触层，底电极接触层包括：超薄氧化层以及掺杂多晶碳化硅层，掺杂多晶碳化硅层能够在底电极烧结过程控制底电极的金属化深度，使得底电极与掺杂多晶硅层形成欧姆接触，且金属化范围不超过掺杂多晶硅层，从而能够避免烧结后底电极的金属材料烧穿超薄隧穿氧化层，避免了由此导致的超薄隧穿氧化钝化接触效果不良问题，提高了超薄隧穿氧化钝化接触效果，避免底电极的金属材料直接与半导体基底接触，减少金属接触复合，从而降低了寄生吸收，提高了光电转换效率。
本申请还提供了一种TopCon电池及TopCon电池制备方法，方案如下：
一种TopCon电池，包括：衬底；所述衬底一侧表面具有金属接触区域与非金属接触区域；
所述金属接触区域沿背离所述衬底的方向依次设置有第一隧穿层、掺杂多晶硅层和电极；所述电极与所述掺杂多晶硅层欧姆接触；
所述非金属接触区域沿背离所述衬底的方向依次设置有第二隧穿层和掺杂多晶碳化硅层；所述掺杂多晶碳化硅层的光吸收系数小于所述掺杂多晶硅层的光吸收系数。
可选的，所述第二隧穿层覆盖所述掺杂多晶硅层和所述非金属接触区域；所述掺杂多晶碳化硅层覆盖所述第二隧穿层；
所述电极穿透所述掺杂多晶碳化硅层和所述第二隧穿层，与所述掺杂多晶硅层欧姆接触。
可选的，所述TopCon电池，还包括：钝化减反射层；所述钝化减反射层覆盖所述掺杂多晶碳化硅层背离所述衬底的表面；
所述电极穿透所述钝化减反射层、所述掺杂多晶碳化硅层和所述第二隧穿层，与所述掺杂多晶硅层欧姆接触。
可选的，所述钝化减反射层包括氮化硅层、氮氧化硅层、氧化硅层、氧化铝层、氮化铝层、氮氧化铝层、氟化镁层中的任意一种或多种。
可选的，所述钝化减反射层的厚度为70nm-150nm，且包括两端的值。
可选的，所述掺杂多晶硅层的激活杂质浓度为1×1020cm-3-1×1021cm-3，且包括两端的值；
所述掺杂多晶硅层的厚度为20nm-100nm，且包括两端的值。
可选的，所述掺杂多晶碳化硅层的激活杂质浓度为1×1020cm-3-1×1021cm-3，且包括两端的值；
所述掺杂多晶碳化硅层的厚度为20nm-50nm，且包括两端的值。
可选的，所述金属接触区域的宽度为80μm-200μm，且包括两端的值；所述非金属接触区域的宽度为1000μm-2000μm，且包括两端的值。
可选的，位于所述金属接触区域的掺杂多晶碳化硅层用于在所述电极烧结过程控制所述电极的金属化深度，使得所述电极与位于金属接触区域的掺杂多晶硅层形成欧姆接触，且金属化范围不超过所述金属接触区域。
可选的，相邻两所述电极之间的间距范围是0.85mm～0.95mm。为实现上述目的，本申请还提供了一种TopCon电池制备方法，包括：
在衬底一侧表面的金属触区域沿背离所述衬底的方向依次制备第一隧穿层和掺杂多晶硅层；
在所述衬底一侧表面的非金属接触区域沿背离所述衬底的方向依次制备第二隧穿层和掺杂多晶碳化硅层；所述掺杂多晶碳化硅层的光吸收系数小于所述掺杂多晶硅层的光吸收系数；
所述掺杂多晶硅层和所述掺杂多晶碳化硅层制备完成后，在所述金属接触区域制备电极使所述电极与所述掺杂多晶硅层欧姆接触。
可选的，在所述衬底一侧表面的非金属接触区域沿背离所述衬底的方向依次制备第二隧穿层和掺杂多晶碳化硅层，包括：
所述掺杂多晶硅层制备完成后，在所述掺杂多晶硅层和所述非金属接触区域沿背离所述衬底的方向依次制备所述第二隧穿层和所述掺杂多晶碳化硅层；
相应的，在所述金属接触区域制备电极使所述电极与所述掺杂多晶硅层欧姆接触，包括：
制备所述电极使所述电极穿透所述掺杂多晶碳化硅层和所述第二隧穿层，与所述掺杂多晶硅层欧姆接触。
显然，本申请提供的一种TopCon电池，优化了钝化层结构，在金属接触区域保留掺杂多晶硅层，掺杂多晶硅层与衬底形成高低结提供场钝化，并与电极形成欧姆接触；在非金属接触区域设置掺杂多晶碳化硅层，掺杂多晶碳化硅层与衬底形成异质结提供场钝化，并作为载流子横向传输层。一方面通过去除非金属接触区域的掺杂多晶硅层，减少了钝化层的寄生吸收，同时由于掺杂多晶碳化硅层的光吸收系数较低，且较薄，所以也能减小寄生吸收；另一方面通过保留金属接触区域的掺杂多晶硅层与电极形成欧姆接触，能够保证与金属栅线接触时有较低的复合损失；此外，在金属接触区域和非金属区域均形成了场钝化，保证了衬底整个表面的钝化效果。本申请还提供一种TopCon电池制备方法，通过该制备方法制备的TopCon电池同样具有上述有益效果。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容涵盖的范围内。
图1为本申请实施例提供的一种TOPCon太阳能电池的切面图；
图2为本申请实施例提供的另一种TOPCon太阳能电池的切面图；
图3为本申请实施例提供的又一种TOPCon太阳能电池的切面图；
图4-图13为本申请实施例提供的一种TOPCon太阳能电池制作方法在不同工艺步骤的结构示意图。
附图说明：
10-半导体基底；11-超薄隧穿氧化层；12-掺杂多晶硅层；13-底电极接
触层；14-底电极；131-超薄氧化层；132-掺杂多晶碳化硅层；15-氮化硅钝化层；21-扩散层；22-正面钝化结构；23-顶电极；12’-掺杂非晶硅层；132’-掺杂非晶碳化硅层；16-掩膜层。
图14为本申请实施例提供的一种TopCon电池的结构示意图；
图15为本申请实施例提供的一种TopCon电池制备方法的流程图。
附图标记说明如下：
1-衬底；2-第一隧穿层；3-掺杂多晶硅层；4-第二隧穿层；5-掺杂多晶
碳化硅层；6-钝化减反射层；7一电极。
具体实施方式
下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图1所示，图1为本申请实施例提供的一种TOPCon太阳能电池的切面图，所示TOPCon太阳能电池包括：
半导体基底10，半导体基底10具有相对设置的正面和背面；背面具有金属栅线区以及位于金属栅线区两侧的非金属栅线区
覆盖背面的超薄隧穿氧化层11；
覆盖超薄隧穿氧化层11的掺杂多晶硅层12；
图形化的底电极接触层13，底电极接触层13位于掺杂多晶硅层12背离超薄隧穿氧化层11的一侧表面，且位于金属栅线区内；
位于底电极接触层13背离掺杂多晶硅层12的一侧表面的底电极14；
其中，底电极接触层13包括：位于掺杂多晶硅层表面12的超薄氧化层131以及位于超薄氧化层131表面的掺杂多晶碳化硅层132，掺杂多晶碳化硅层132用于在底电极14烧结过程控制底电极14的金属化深度，使得底电极14与掺杂多晶硅层12形成欧姆接触，且金属化范围不超过掺杂多晶硅层12，避免损伤掺杂多晶硅层12与半导体基底10之间的超薄隧穿氧化层11，以保证良好的超薄隧穿氧化钝化接触。
在半导体基底10的背面通过超薄隧穿氧化层11和掺杂多晶硅层12可以实现TOPCon钝化结构，提升电池钝化效果。
本申请实施例提供的TOPCon太阳能电池中，底电极接触层13设置有掺杂多晶碳化硅层132，掺杂多晶碳化硅层132能够在底电极14烧结过程控制底电极14的金属化深度，使得底电极14与掺杂多晶硅层12形成欧姆接触，且金属化范围不超过掺杂多晶硅层12，从而能够避免烧结后底电极14的金属材料烧穿超薄隧穿氧化层11，避免了由此导致的超薄隧穿氧化钝化接触效果不良问题，提高了超薄隧穿氧化钝化接触效果，避免底电极14的金属材料直接与半导体基底10接触，减少金属接触复合，从而降低了寄生吸收，提高了光电转换效率。
可选的，半导体基底10为N型掺杂的硅基底。超薄隧穿氧化层11为氧化硅层。掺杂多晶硅层12可以为磷掺杂的多晶硅。超薄氧化层131为氧化硅层。掺杂多晶碳化硅层132为磷掺杂的多晶碳化硅层。
常规TOPCon太阳能电池中，掺杂多晶硅层12的厚度范围一般是120nm左右，其厚度较大，电池短路电流密度增益约为0.2～0.4mA/cm2，电池短路电流密度增益较小。虽然通过降低掺杂多晶硅层12的厚度能够提升电池短路电流密度增益，但是会导致掺杂多晶硅层12中载流子横向传输性能变弱，而且在电极烧结后，由于掺杂多晶硅层12厚度的降低，更容易出现底电极14中金属材料烧穿超薄隧穿氧化层11的问题，影响光电转换效率。
而本申请实施例提供的TOPCon太阳能电池中，可以采用厚度更薄的掺杂多晶硅层12。虽然掺杂多晶硅层12的厚度更薄，可以通过掺杂多晶碳化硅层132解决由于掺杂多晶硅层12厚度降低导致的金属材料烧穿超薄隧穿氧化层11的问题，可以通过缩小底电极14之间距离，克服由于掺杂多晶硅层12厚度降低导致的掺杂多晶硅层12中载流子横向传输性能变弱的问题。如是，能够在提升电池短路电流密度增益的同时，使得填充因子的损失降低至0.3％绝对值以内，进而使得电池最终的光电转换效率具有O.1％以上的绝对增益。
基于上述描述可知，相对于常规TOPCon太阳能电池，本申请实施例中，能够将掺杂多晶硅层12的厚度由120nm降低至不超过40nm，例如可以设置掺杂多晶硅层12的厚度范围是10nm～40nm。由于掺杂多晶硅层12厚度的大幅降低，能够有效提升电池短路电流密度增益。
可选的，设置掺杂多晶碳化硅层132的厚度范围是40nm～140nm。当掺杂多晶碳化硅层132的厚度范围是40nm～140nm时，能够使得掺杂多晶硅层12的厚度不超过40nm，且可以有效解决由于掺杂多晶硅层12厚度降低导致金属材料烧穿超薄隧穿氧化层11的问题。
可选的，基于一定厚度的掺杂多晶碳化硅层132，可以使得底电极14经烧结处理后形成的电极接触部位于超薄氧化层131远离半导体基底10背面的一侧，即底电极14不穿过超薄氧化层131。这是因为掺杂多晶硅层12与掺杂多晶碳化硅层132之间形成异质结结构，可促使光生载流子的分离和迁移，然而不同半导体之间需要良好的表面钝化以减少界面缺陷，而超薄氧化层131可以很好的钝化掺杂多晶硅层12与掺杂多晶碳化硅层132表面，并且因其厚度极薄可引起电子隧穿，使得载流子进一步分离，减少了复合。
在本申请实施例的一些实施方式中，设置相邻两底电极14之间的间距范围是0.85mm～0.95mm。当相邻两底电极14之间的间距范围是0.85mm～0.95mm时，能够使得掺杂多晶硅层12的厚度不超过40nm，且可以有效克服由于掺杂多晶硅层12厚度降低导致掺杂多晶硅层12中载流子横向传输性能变弱的问题。本申请实施例中，设置掺杂多晶碳化硅层132的厚度范围是40nm～140nm，并设置相邻两底电极14之间的间距范围是0.85mm～0.95mm，能够大幅降低掺杂多晶硅层12的厚度，可以使得掺杂多晶硅层12不超过30nm。可以采用厚度范围是20nm～30nm的掺杂多晶硅层12，在有效解决由于掺杂多晶硅层12厚度降低导致金属材料烧穿超薄隧穿氧化层11问题的同时，克服由于掺杂多晶硅层12厚度降低导致掺杂多晶硅层12中载流子横向传输性能变弱的问题。
参考图2所示，图2为本申请实施例提供的另一种TOPCon太阳能电池的切面图，在上述实施方式基础上，图2所示TOPCon太阳能电池中，还包括：位于掺杂多晶硅层12背离超薄隧穿氧化层11一侧表面的氮化硅钝化层15，氮化硅钝化层15位于非金属栅线区，且露出底电极接触层13。
在图5所示方式中，在电池背面不仅具有超薄隧穿氧化层11和掺杂多晶硅层12形成的TOPCon钝化结构，还设置有氮化硅钝化层15，提高了电池背面钝化效果。氮化硅钝化层15具有较好的化学稳定性，还能够避免后续电极烧结过程中底电极14的金属材料对非金属栅线区其他膜层的破坏。而且氮化硅钝化层15还能够提高减反射效果。
参考图3所示，图3为本申请实施例提供的又一种TOPCon太阳能电池的切面图，在上述实施方式基础上，图3所示TOPCon太阳能电池中，在半导体基底10的正面设置有扩散层21，在扩散层21的表面覆盖有正面钝化结构22，在正面钝化结构22的表面上设置有顶电极23。
其中，当采用N型掺杂的硅基底时，扩散层21可以为P型掺杂的扩散层。
采用导电浆料，通过丝网印刷工艺形成顶电极23和底电极14后，通过烧结处理，实现顶电极23与扩散层21的良好欧姆接触以及底电极14与掺杂多晶硅层12的良好欧姆接触。通过烧结处理，电极中金属材料与下方膜层中的硅材料能够在加热作用下达到材料的共晶温度，形成合金系统，当温度下降到一定范围时，合金系统中硅原子会重新结晶，形成良好的欧姆接触。
在本实施例中所述掺杂多晶碳化硅层132的光吸收系数小于所述掺杂多晶硅层12的光吸收系数。上述掺杂多晶碳化硅层132虽然经过了图形化，但是该掺杂多晶碳化硅层132的宽度通常会大于烧结后底电极14的宽度，即在太阳能电池背面仍然会暴露有部分未被底电极14遮挡的掺杂多晶碳化硅层132。通过设置掺杂多晶碳化硅层132的光吸收系数小于掺杂多晶硅层12的光吸收系数可以减小寄生吸收。
具体的，在本实施例中所述氮化硅钝化层15的厚度通常为70nm-150nm，且包括两端的值。所述掺杂多晶硅层12的激活杂质浓度通常为1×1020cm-3-1×1021cm-3，且包括两端的值。所述掺杂多晶碳化硅层132的激活杂质浓度通常为1×1020cm-3-1×1021cm-3，且包括两端的值。
具体的，在本实施例中所述金属栅线区的宽度通常为80μm-200μm，且包括两端的值；所述非金属栅线区的宽度通常为1000μm-2000μm，且包括两端的值。
基于上述实施例所提供的TOPCon太阳能电池，本申请的另一实施例还提供了一种上述TOPCon太阳能电池的制作方法。
参考图4-图12所示，图4-图12为本申请实施例提供的一种TOPCon太阳能电池制作方法在不同工艺步骤的结构示意图，该制作方法包括：
步骤S11：如图4所示，提供半导体基底10。
其中，提供半导体基底10具有相对设置的正面和背面；背面具有金属栅线区以及位于金属栅线区两侧的非金属栅线区。
步骤S12：如图5所示，形成覆盖背面的超薄隧穿氧化层11。
可以采用PECVD工艺，利用N2O电离，在半导体基底10的背面形成超薄隧穿氧化层11。可选的，超薄隧穿氧化层11的厚度范围可以是0.8nm～2nm。
步骤S13：如图6-图13所示，形成掺杂多晶硅层12和底电极接触层13。
其中，掺杂多晶硅层12覆盖超薄隧穿氧化层11，掺杂多晶硅层12背离超薄隧穿氧化层11的一侧表面形成有图形化的底电极接触层13，底电极接触层13位于金属栅线区内。
该步骤中，形成掺杂多晶硅层12和底电极接触层13的方法包括：如图6所示，在超薄隧穿氧化层11的表面形成掺杂非晶硅层12’；如图7和图8所示，在掺杂非晶硅层12’的表面上依次形成未图形化的超薄氧化层131以及掺杂非晶碳化硅层132’；如图9所示，在掺杂非晶碳化硅层132’背离超薄氧化层131的一侧表面形成掩膜层16后，如图10所示，进行退火，将掺杂非晶硅层12’转换为掺杂多晶硅层12，将掺杂非晶碳化硅层132’转换为掺杂多晶碳化硅层12；如图11所示，对掩膜层16进行图形化，图形化后的掩膜层16覆盖位于金属栅线的掺杂多晶碳化硅层132，且露出位于非金属栅线区的掺杂多晶碳化硅层132；如图12所示，基于图形化后的掩膜层16，刻蚀去除位于非金属栅线区的掺杂多晶碳化硅层132；如图13所示，同步去除位于非金属栅线区的超薄氧化层131以及掩膜层16；其中，超薄氧化层131与掩膜层16的材质相同。
可以采用PECVD工艺，利用SiH4与PH3电离，沉积一层含磷的掺杂非晶硅层12’，以便于后续退火形成掺杂多晶硅层12。可选的，掺杂非晶硅层12’的厚度范围可以是10nm～40nm，对应的掺杂多晶硅层12的厚度范围可以是10nm～40nm。
步骤S14：在底电极接触层13背离多晶硅层12的一侧表面形成底电极14，形成如图1所示的电池结构。
图4-图13所示制作方法以图1所示电池结构为例进行说明，对应电池整面结构，可以参考常规TOPCon太阳能电池正面结构的制作方法，本申请实施例不再赘述。
其中，底电极接触层13包括：位于掺杂多晶硅层12表面的超薄氧化层131以及位于超薄氧化层131表面的掺杂多晶碳化硅层132，掺杂多晶碳化硅层132用于在底电极14烧结过程控制底电极14的金属化深度，使得底电极14与掺杂多晶硅层12形成欧姆接触，且金属化范围不超过掺杂多晶硅层12。
在步骤S13中，形成底电极接触层13的方法包括：
步骤S141：如图7所示，形成未图形化的超薄氧化层131。可以采用PECVD工艺，利用N2O电离，在掺杂非晶硅层12’表面上形成超薄氧化层131。可选的，超薄氧化层131的厚度范围是0.8nm～2nm。
步骤S142：如图8所示，形成未图形化的掺杂非晶碳化硅层132’。可以采用PECVD工艺，利用SiH4、CO2和PH3电离，在超薄氧化层131表面上形成一层含磷的非晶碳化硅层作为掺杂非晶碳化硅层132’。可选的，掺杂非晶碳化硅层132’的厚度范围是40nm～140nm。
步骤S143：如图9所示，形成覆盖掺杂非晶碳化硅层132’的掩膜层16。可以采用PECVD工艺，利用SiH4与N2O电离，在掺杂非晶碳化硅层132’表面上形成一层氧化硅作为掩膜层16。可选的，掩膜层16的厚度范围是10nm～30nm。
如图11所示，在形成掩膜层16后，在对掩膜层16进行图形化处理之前，进行退火处理，使得多晶硅层12和掺杂非晶碳化硅层132’实现晶化，并激活掺杂，使得内部掺杂离子掺杂均匀。在对掩膜层16进行图形化处理之前进行退火处理，基于整层的掩膜层16，能够使得掺杂非晶硅层12’和掺杂非晶碳化硅层132’退火温度均匀，保证掺杂非晶硅层12’和掺杂非晶碳化硅层132’的晶化效果，提升内部掺杂离子的分布均匀性，以在退火后形成高质量的掺杂多晶硅层12和掺杂多晶碳化硅层132。
另外，相对于对掺杂非晶碳化硅层132’进行刻蚀后，形成图形化的掺杂非晶碳化硅层132’，再进行退火形成掺杂多晶碳化硅层132处理的方式，本申请实施例先进行退火，再进形成图形化的掺杂多晶碳化硅层132，可以使得掺杂多晶碳化硅层132中掺杂离子分布更为均匀。这是由于图形化后的掺杂非晶碳化硅层132’横向尺寸较小，如果在图形化后再进行退火，由于边缘效应，会导致所形成的掺杂多晶碳化硅层132四周边缘区域与中心区域的掺杂离子均匀性具有较大差异，而本申请中退火后再形成图形化的掺杂多晶碳化硅层132，即便退火后掺杂多晶碳化硅层132的四周边缘区域与中心区域的掺杂离子均匀性具有较大差异，对掺杂多晶碳化硅层132进行刻蚀后，能够将四周边缘区域去除，从而使得掺杂多晶碳化硅层132中掺杂离子的分布具有较好的均匀性。
步骤S144：如图11所示，对掩膜层16进行刻蚀，形成所需的图形结构，以便于后续对掺杂多晶碳化硅层132进行刻蚀。该步骤中，可以采用激光刻蚀方式，去除非金属栅线区内的掩膜层16，露出非金属栅线区内的掺杂多晶碳化硅层132，保留金属栅线区内的掩膜层16，以保护金属栅线区内的掺杂多晶碳化硅层132。
步骤S145：如图12所示，基于刻蚀后的掩膜层16，对掺杂多晶碳化硅层132进行刻蚀，形成图形化的掺杂多晶碳化硅层132。可以采用湿法刻蚀，去除未被掩膜层16覆盖的掺杂多晶碳化硅层132，保留被掩膜层16覆盖的掺杂多晶碳化硅层132，从而形成形化的掺杂多晶碳化硅层132。
步骤S146：如图13所示，同步刻蚀去除非金属栅线区内的超薄氧化层131和掺杂多晶碳化硅层132表面上的掩膜层16。该步骤不仅能够对超薄氧化层131进行刻蚀，形成图形化的超薄氧化层131，还能够同步去除掺杂多晶碳化硅层132表面上的掩膜层16。
掩膜层16和超薄氧化层131的材质相同，以便于二者能够同步刻蚀去除，如二者均可以为氧化硅层。
本申请实施例中，掩膜层16的厚度大于超薄氧化层131的厚度，这样当基于掩膜层16对掺杂多晶碳化硅层132进行刻蚀后，消耗一部分厚度的掩膜层16，此时掩膜层16与超薄氧化层131具有相同或是相近的厚度，以便于二者能够更好的同步刻蚀去除。
可以采用同一PECVD设备在半导体基板10的背面依次形成超薄隧穿氧化层11、掺杂非晶硅层12’、未图形化的底电极接触层13以及未图形化的掩膜层16；如上述，基于掩膜层16对底电极接触层13进行图形化后，去除掩膜层16。
本申请实施例中，无需更换其他工艺机台，可以在同一PECVD设备中依次形成超薄隧穿氧化层11、掺杂非晶硅层12’、未图形化的底电极接触层13以及未图形化的掩膜层16，制作工艺简单，降低了制作成本。
如上述，掺杂多晶硅层12的厚度范围是10nm～40nm。掺杂多晶碳化硅层132的厚度范围是40nm～140nm；和/或，相邻两底电极14之间的间距范围是0.85mm～0.95mm。如是不仅能够大幅降低掺杂多晶硅层12的厚度，还可以有效解决由于掺杂多晶硅层12厚度降低导致金属材料烧穿超薄隧穿氧化层11的问题，并克服由于掺杂多晶硅层12厚度降低导致掺杂多晶硅层12中载流子横向传输性能变弱的问题。
本申请实施例中，掺杂多晶硅层12的厚度均匀，无需掺杂多晶硅层12在金属栅线区和非金属栅线区的厚度差异化设计，通过掺杂多晶碳化硅层132即可避免底电极14中金属材料烧穿掺杂多晶硅层12。
请参考图14，图14为本申请实施例提供的一种TopCon电池的结构示意图，该结构可以包括：衬底1；衬底1一侧表面具有金属接触区域与非金属接触区域；
金属接触区域沿背离衬底1的方向依次设置有第一隧穿层2、掺杂多晶硅层3和电极7；电极7与掺杂多晶硅层3欧姆接触；
非金属接触区域沿背离衬底1的方向依次设置有第二隧穿层4和掺杂多晶碳化硅层5；掺杂多晶碳化硅层5的光吸收系数小于掺杂多晶硅层3的光吸收系数。
本实施例并不限定衬底1的具体种类，例如衬底1可以是掺杂单晶硅，包括但不限于磷掺杂的N型单晶硅、硼掺杂或镓掺杂的P型单晶硅。
本实施例并不限定上述第一隧穿层2、掺杂多晶硅层3、第二隧穿层4和掺杂多晶碳化硅层5形成的钝化结构的具体位置，例如可以位于衬底1的正面；也可以位于衬底1的背面；还可以同时位于衬底1的正面和背面。
本实施例并不限定第一隧穿层2的具体种类，例如第一隧穿层2可以是隧穿氧化层，包括但不限于含磷或含硼的氧化硅层、氮氧化硅层、氧化铝层、氮氧化铝层。本实施例并不限定第一隧穿层2的具体厚度，例如第一隧穿层2的厚度可以为0.5nm-2nm，且包括两端的值。
本实施例并不限定第二隧穿层4的具体种类，例如第二隧穿层4可以是隧穿氧化层，包括但不限于含磷或含硼的氧化硅层、氮氧化硅层、氧化铝层、氮氧化铝层。本实施例并不限定第二隧穿层4的具体厚度，例如第二隧穿层4的厚度可以为0.5nm-2nm，且包括两端的值。
本实施例并不限定掺杂多晶硅层3的具体种类，例如掺杂多晶硅层3可以是磷掺杂或硼掺杂的多晶硅层。本实施例并不限定掺杂多晶硅层3的具体激活杂质浓度，例如掺杂多晶硅层3的激活杂质浓度可以为1×1020cm-3-1×1021cm-3，且包括两端的值。本实施例并不限定掺杂多晶硅层3的具体厚度，例如掺杂多晶硅层3的厚度可以为20nm-100nm，且包括两端的值。
本实施例并不限定掺杂多晶碳化硅层5的具体种类，例如掺杂多晶碳化硅层5可以是磷掺杂或硼掺杂的多晶碳化硅层。本实施例并不限定掺杂多晶碳化硅层5的具体激活杂质浓度，例如掺杂多晶碳化硅层5的激活杂质浓度可以为1×1020cm-3-1×1021cm-3，且包括两端的值。本实施例并不限定掺杂多晶碳化硅层5的具体厚度，例如掺杂多晶碳化硅层5的厚度可以为20nm-50nm，且包括两端的值。需要说明的是，当掺杂多晶碳化硅层5同时覆盖非金属接触区域和金属接触区域时，掺杂多晶碳化硅层5的厚度越薄，越有利于电极7浆料烧穿第二隧穿层4与掺杂多晶硅层3接触。
当掺杂多晶碳化硅层5覆盖金属接触区域时，位于所述金属接触区域的掺杂多晶碳化硅层5还可以用于在所述电极7烧结过程控制所述电极7的金属化深度，使得所述电极7与位于金属接触区域的掺杂多晶硅层3形成欧姆接触，且金属化范围不超过所述金属接触区域。此时该结构能够避免烧结后电极7的金属材料烧穿第一隧穿层2，避免了由此导致的第一隧穿层2钝化接触效果不良问题，提高了第一隧穿层2钝化接触效果，避免电极7的金属材料直接与衬底1接触，减少金属接触复合，从而降低了寄生吸收，提高了光电转换效率。
具体的，在本实施例中相邻两所述电极7之间的间距范围是0.85mm～0.95mm。
本实施例并不限定金属接触区域和非金属接触区域的具体宽度，例如金属接触区域的宽度可以为80μm-200μm，且包括两端的值；非金属接触区域的宽度可以为1000μm-2000μm，且包括两端的值。需要说明的是，本实施例中金属接触区域图形与金属电极7图形相对应，呈栅线状分布。
本实施例并不限定电极7采用的材料的具体种类，例如电极7材料可以包括但不限于银、铝、铜及其合金等。
进一步的，本实施例中第二隧穿层4可以覆盖掺杂多晶硅层3和非金属接触区域；掺杂多晶碳化硅层5可以覆盖第二隧穿层4；电极7穿透掺杂多晶碳化硅层5和第二隧穿层4，与掺杂多晶硅层3欧姆接触。需要说明的是，不同材料以金属接触区域及非金属接触区域划分呈空间分布，本实施例中金属接触区域为第一隧穿层2、掺杂多晶硅层3、第二隧穿层4和掺杂多晶碳化硅层5的叠层，非金属接触区域为第二隧穿层4和掺杂多晶碳化硅层5。本实施例中制备该结构可以省略对第二隧穿层4和掺杂多晶碳化硅层5进行图形化处理的步骤，制备工艺简单。
进一步的，为了实现减反射和钝化功能，本实施例还可以包括：钝化减反射层6；钝化减反射层6覆盖掺杂多晶碳化硅层5背离衬底1的表面；电极7穿透钝化减反射层6、掺杂多晶碳化硅层5和第二隧穿层4，与掺杂多晶硅层3欧姆接触。
本实施例并不限定钝化减反射层6的具体种类，例如钝化减反射层6可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化铝层、氮化铝层、氮氧化铝层、氟化镁层中的任意一种或多种。本实施例并不限定钝化减反射层6的具体厚度，例如钝化减反射层6的厚度可以为70nm-150nm，且包括两端的值。
基于上述实施例，本申请优化了钝化层结构，在金属接触区域保留掺杂多晶硅层，掺杂多晶硅层与衬底形成高低结提供场钝化，并与电极形成欧姆接触；在非金属接触区域设置掺杂多晶碳化硅层，掺杂多晶碳化硅层与衬底形成异质结提供场钝化，并作为载流子横向传输层。一方面通过去除非金属接触区域的掺杂多晶硅层，减少了钝化层的寄生吸收，同时由于掺杂多晶碳化硅层的光吸收系数较低，且较薄，所以也能减小寄生吸收；另一方面通过保留金属接触区域的掺杂多晶硅层与电极形成欧姆接触，能够保证与金属栅线接触时有较低的复合损失；此外，在金属接触区域和非金属区域均形成了场钝化，保证了衬底整个表面的钝化效果。
请参考图15，图15为本申请实施例提供的一种TopCon电池制备方法的流程图，该方法可以包括：
S101：在衬底一侧表面的金属触区域沿背离衬底的方向依次制备第一隧穿层和掺杂多晶硅层。
进一步的，为了去除衬底1表面的脏污及机械损伤，并形成抛光或金字塔绒面形貌，在步骤S101前，还可以对衬底1进行清洗并干燥。本实施例并不限定清洗的具体方式，只要保证能够去除衬底1表面的脏污及机械损伤，并形成抛光或金字塔绒面形貌即可，例如可以采用湿化学方式对衬底1进行清洗并干燥。
本实施例并不限定制备第一隧穿层2和掺杂多晶硅层3的具体方式，只要保证能够在金属接触区域形成第一隧穿层2和掺杂多晶硅层3即可，例如可以是在衬底1一侧表面制备第一隧穿层2；形成第一隧穿层2后，在第一隧穿层2背离衬底1的表面制备掺杂多晶硅层3；形成掺杂多晶硅层3后，进行图形化处理去除非金属接触区域的掺杂多晶硅层3和第一隧穿层2。
本实施例并不限定制备第一隧穿层2的具体方式，可以根据第一隧穿层2的具体种类选择相应的制备方式，例如当第一隧穿层2是隧穿氧化层时，可以采用氧气高温热氧化或在PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子增强化学气相沉积)设备中通入笑气进行等离子体增强氧化，对衬底1一侧表面进行氧化处理，在衬底1的一侧表面形成第一隧穿层2。
本实施例并不限定制备掺杂多晶硅层3的具体方式，例如可以是利用PECVD设备在第一隧穿层2背离衬底1的表面沉积掺杂非晶硅层；反应气源可以包括但不限于硅烷、磷烷、乙硼烷或氢气；形成掺杂非晶硅层后，在退火设备中对掺杂非晶硅层进行晶化，形成掺杂多晶硅层3。该制备方式为原位掺杂方式，此外还可以采用杂质扩散的方式形成掺杂非晶硅层。
本实施例并不限定晶化的具体时机，可以在形成掺杂非晶硅层后直接对掺杂非晶硅层进行晶化；也可以在制备完掺杂非晶碳化硅层后，同时对掺杂非晶硅层和掺杂非晶碳化硅层进行晶化。本实施例并不限定退火温度的具体数值，例如退火温度可以为850℃-1100℃，且包括两端的值。本实施并不限定退火气氛的具体种类，例如退火气氛可以为氮气、氩气等惰性气体，或氢氮混合气。
本实施例并不限定图形化处理的具体方式，例如可以是在掺杂非晶硅层背离衬底1的表面制备氧化掩膜；形成氧化掩膜后，去除非金属接触区域的氧化掩膜、掺杂非晶硅层和第一隧穿氧化层；去除第一隧穿氧化层后，去除金属接触区域的氧化掩膜。
本实施例并不限定氧化掩膜的具体种类，例如氧化掩膜可以包括氧化硅掩膜或氮氧化硅掩膜。本实施例并不限定制备氧化掩膜的具体方式，可以根据氧化掩膜的具体种类选择相应的制备方式，例如可以利用PECVD设备在掺杂非晶硅层背离衬底1的表面沉积氧化掩膜；反应气源包括但不限于硅烷、笑气或氨气。
本实施例并不限定去除非金属接触区域的氧化掩膜的具体方式，例如可以采用激光对非金属接触区域的氧化掩膜进行开孔；也可以在金属接触区域的氧化掩膜表面印刷阻挡浆料，印刷完阻挡浆料后，采用氢氟酸刻蚀去除非金属接触区域的氧化掩膜。需要说明的是，金属接触区域的氧化掩膜可以直接采用氢氟酸刻蚀去除。
本实施例并不限定去除非金属接触区域的掺杂非晶硅层的具体方式，例如可以但不限于采用碱溶液刻蚀去除非金属接触区域的掺杂非晶硅层。需要说明的是，在去除掺杂非晶硅层的过程中，第一隧穿层2也会被去除掉。
进一步的，本实施例在去除金属接触区域的氧化掩膜后，还可以对衬底1表面进行清洗；清洗方式包括但不限于水洗或RCA清洗。其中，RCA清洗是一种湿式化学清洗法。
S102：在衬底一侧表面的非金属接触区域沿背离衬底的方向依次制备第二隧穿层和掺杂多晶碳化硅层；掺杂多晶碳化硅层的光吸收系数小于掺杂多晶硅层的光吸收系数。
进一步的，为了简化工艺流程，本实施例可以在掺杂多晶硅层3制备完成后，在掺杂多晶硅层3和非金属接触区域沿背离衬底1的方向依次制备第二隧穿层4和掺杂多晶碳化硅层5；相应的，制备电极7使电极7穿透掺杂多晶碳化硅层5和第二隧穿层4，与掺杂多晶硅层3欧姆接触。
本实施例并不限定制备第二隧穿层4的具体方式，可以根据第二隧穿层4的具体种类选择相应的制备方式，例如当第二隧穿层4是隧穿氧化层时，可以采用氧气高温热氧化或在PECVD设备中通入笑气进行等离子体增强氧化，对掺杂多晶硅层3背离衬底1的表面和非金属接触区域进行氧化处理，在掺杂多晶硅层3背离衬底1的表面和非金属接触区域形成第二隧穿层4。
本实施例并不限定制备掺杂多晶碳化硅层5的具体方式，例如可以是利用PECVD设备在第二隧穿层4背离衬底1的表面沉积掺杂非晶碳化硅层；反应气源可以包括但不限于硅烷、磷烷、乙硼烷或氢气；形成掺杂非晶碳化硅层后，在退火设备中对掺杂非晶碳化硅层进行晶化，形成掺杂多晶碳化硅层5。该制备方式为原位掺杂方式，此外还可以采用杂质扩散的方式形成掺杂非晶碳化硅层。
进一步的，为了实现减反射和钝化功能，本实施例在步骤S102后还可以在掺杂多晶碳化硅层5背离衬底1的表面制备钝化减反射层6；相应的，制备电极7使电极7穿透钝化减反射层6、掺杂多晶碳化硅层5和第二隧穿层4，与掺杂多晶硅层3欧姆接触。
本实施例并不限定钝化减反射层6的具体种类，例如钝化减反射层6可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化铝层、氮化铝层、氮氧化铝层、氟化镁层中的任意一种或多种。本实施例并不限定制备钝化减反射层6的具体方式，可以根据钝化减反射层6的具体种类选择相应的制备方式，例如可以利用PECVD设备或ALD(Atomic Layer Deposition，原子层沉积)设备在掺杂多晶碳化硅层5背离衬底1的表面沉积钝化减反射层6；反应气源包括但不限于硅烷、氨气、三甲基铝或笑气。
S103：掺杂多晶硅层和掺杂多晶碳化硅层制备完成后，在金属接触区域制备电极使电极与掺杂多晶硅层欧姆接触。
本实施例并不限定制备电极7的具体方式，例如可以利用丝网印刷或电镀的方式在金属接触区域制备电极7。丝网印刷方式需经过高温烧结退火方式使金属浆料中的有机溶剂挥发、玻璃粉颗粒烧穿表面钝化减反射层6，并使金属颗粒与掺杂多晶硅层3形成金属-半导体接触；电镀方式需要激光预处理，去除电镀区域表面钝化减反射层6及掺杂多晶碳化硅层5，使电镀金属与掺杂多晶硅层3形成金属-半导体接触。
基于上述实施例制备的TopCon电池，优化了钝化层结构，在金属接触区域保留掺杂多晶硅层，掺杂多晶硅层与衬底形成高低结提供场钝化，并与电极形成欧姆接触；在非金属接触区域设置掺杂多晶碳化硅层，掺杂多晶碳化硅层与衬底形成异质结提供场钝化，并作为载流子横向传输层。一方面通过去除非金属接触区域的掺杂多晶硅层，减少了钝化层的寄生吸收，同时由于掺杂多晶碳化硅层的光吸收系数较低，且较薄，所以也能减小寄生吸收；另一方面通过保留金属接触区域的掺杂多晶硅层与电极形成欧姆接触，能够保证与金属栅线接触时有较低的复合损失；此外，在金属接触区域和非金属区域均形成了场钝化，保证了衬底整个表面的钝化效果。
下面结合具体的实例说明上述TopCon电池制备过程，该过程具体如下：
步骤1、清洗：对硅片进行湿化学方式清洗并干燥，去除硅片表面脏污及机械损伤，并形成抛光或金字塔绒面形貌，此处不对清洗工艺做过多限制；
步骤2、一次氧化：对清洗后的硅片进行表面氧化处理，采用氧气高温热氧化或在PECVD设备中通入笑气进行等离子体增强氧化，在硅片表面形成隧穿氧化层；
步骤3、掺杂非晶硅沉积：利用PECVD设备对硅片镀膜表面进行沉积，形成掺杂非晶硅薄膜，反应气源为硅烷、磷烷、乙硼烷或氢气等；
步骤4、氧化掩膜沉积：利用PECVD设备在掺杂非晶硅薄膜表面沉积氧化硅或氮氧化硅掩膜，反应气源为硅烷、笑气或氨气等；
步骤5、图形化：对氧化掩膜及掺杂非晶硅薄膜进行图形化刻蚀，具体制程包括：图形化氧化掩膜制备、图形化掺杂非晶硅薄膜制备、氢氟酸刻蚀及后清洗；
其中，图形化氧化掩膜制备可包括激光开膜，或阻挡浆料印刷与氢氟酸刻蚀等方式，以去除非金属接触区域氧化掩膜，保留金属接触区域氧化掩膜；
图形化掺杂非晶硅薄膜制备可通过碱溶液刻蚀方式，去除非金属接触区域的掺杂非晶硅薄膜；在去除掺杂非晶硅薄膜的过程中，步骤2中形成的隧穿氧化层也会被去除掉；
通过氢氟酸刻蚀，去除金属接触区域剩余氧化掩膜，并通过水洗或RCA清洗等方式清洁硅片表面；
步骤6、二次氧化：对清洗后的硅片进行表面氧化处理，采用氧气高温热氧化或在PECVD设备中通入笑气进行等离子体增强氧化，在硅片表面及图形化的掺杂非晶硅薄膜表面形成隧穿氧化层；
步骤7、掺杂非晶碳化硅沉积：利用PECVD设备对硅片镀膜表面进行沉积，形成掺杂非晶碳化硅薄膜，反应气源为硅烷、甲烷、磷烷、乙硼烷或氢气等；
步骤8、高温退火晶化：将硅片至于850至1100℃高温退火设备中，步骤3、步骤7制备的掺杂非晶硅薄膜和掺杂非晶碳化硅薄膜晶化形成掺杂多晶硅薄膜和掺杂多晶碳化硅薄膜。退火气氛为氮气、氩气等惰性气体，或氢氮混合气；
步骤9、表面钝化减反射薄膜沉积：利用PECVD、ALD等设备对硅片镀膜表面进行沉积，在掺杂多晶硅薄膜外形成表面钝化减反射薄膜，反应气源为硅烷、氨气、三甲基铝或笑气等；
步骤10、金属化：利用丝网印刷或电镀的方式，在金属接触区域制备与之图形一致的金属电极。丝网印刷方式需经过高温烧结退火方式使金属浆料中的有机溶剂挥发、玻璃粉颗粒烧穿表面钝化减反射薄膜，并使金属颗粒与掺杂多晶硅薄膜形成金属-半导体接触；电镀方式需要激光预处理，去除电镀区域表面钝化减反射薄膜及掺杂多晶碳化硅薄膜，使电镀金属与掺杂多晶硅薄膜形成金属-半导体接触。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
需要说明的是，在本申请的描述中，需要理解的是，附图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的附图标记标识同样的结构。另外，处于理解和易于描述，附图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。
术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (27)

  1. 一种超薄隧穿氧化钝化接触太阳能电池，其特征在于，包括：
    半导体基底，具有相对设置的正面和背面；所述背面具有金属栅线区以及位于所述金属栅线区两侧的非金属栅线区；
    覆盖所述背面的超薄隧穿氧化层；
    覆盖所述超薄隧穿氧化层的掺杂多晶硅层；
    图形化的底电极接触层，位于所述掺杂多晶硅层背离所述超薄隧穿氧化层的一侧表面，且位于所述金属栅线区内；
    位于所述底电极接触层背离所述掺杂多晶硅层的一侧表面的底电极；
    其中，所述底电极接触层包括：位于所述掺杂多晶硅层表面的超薄氧化层以及位于所述超薄氧化层表面的掺杂多晶碳化硅层，所述掺杂多晶碳化硅层用于在所述底电极烧结过程控制所述底电极的金属化深度，使得所述底电极与所述掺杂多晶硅层形成欧姆接触，且金属化范围不超过所述掺杂多晶硅层。
  2. 根据权利要求1所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，所述掺杂多晶硅层的厚度范围是10nm～40nm。
  3. 根据权利要求2所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，所述掺杂多晶碳化硅的厚度范围是40nm～140nm。
  4. 根据权利要求2所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，相邻两所述底电极之间的间距范围是0.85mm～0.95mm。
  5. 根据权利要求1-4任一项所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，还包括：
    位于所述掺杂多晶硅层背离所述超薄隧穿氧化层一侧表面的氮化硅钝化层，所述氮化硅钝化层位于所述非金属栅线区，且露出所述底电极接触层。
  6. 根据权利要求5所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，所述氮化硅钝化层的厚度为70nm-150nm，且包括两端的值。
  7. 根据权利要求1所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，所述掺杂多晶碳化硅层的光吸收系数小于所述掺杂多晶硅层的光吸收系数。
  8. 根据权利要求1所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，所述掺杂多晶硅层的激活杂质浓度为1×1020cm-3-1×1021cm-3，且包括两端的值。
  9. 根据权利要求1所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，所述掺杂多晶碳化硅层的激活杂质浓度为1×1020cm-3-1×1021cm-3，且包括两端的值。
  10. 根据权利要求1所述的超薄隧穿氧化钝化接触太阳能电池，其特征在于，所述金属栅线区的宽度为80μm-200μm，且包括两端的值；所述非金属栅线区的宽度为1000μm-2000μm，且包括两端的值。
  11. 一种如权利要求1-5任一项所述超薄隧穿氧化钝化接触太阳能电池的制作方法，其特征在于，包括：
    提供半导体基底，具有相对设置的正面和背面；所述背面具有金属栅线区以及位于所述金属栅线区两侧的非金属栅线区；
    形成覆盖所述背面的超薄隧穿氧化层；
    形成掺杂多晶硅层和底电极接触层，所述掺杂多晶硅层覆盖所述超薄隧穿氧化层；所述掺杂多晶硅层背离所述超薄隧穿氧化层的一侧表面形成有图形化的所述底电极接触层，所述底电极接触层位于所述金属栅线区内；
    在所述底电极接触层背离所述掺杂多晶硅层的一侧表面形成底电极；
    其中，所述底电极接触层包括：位于所述掺杂多晶硅层表面的超薄氧化层以及位于所述超薄氧化层表面的掺杂多晶碳化硅层，所述掺杂多晶碳化硅层用于在所述底电极烧结过程控制所述底电极的金属化深度，使得所述底电极与所述掺杂多晶硅层形成欧姆接触，且金属化范围不超过所述掺杂多晶硅层。
  12. 根据权利要求11所述的制作方法，其特征在于，采用同一PECVD设备在所述背面上依次形成所述超薄隧穿氧化层、掺杂非晶硅层、未图形化的底电极接触层以及未图形化的掩膜层；
    其中，所述掺杂非晶硅层用于基于退火工艺形成所述掺杂多晶硅层；基于所述掩膜层对所述底电极接触层进行图形化后，去除掩膜层。
  13. 根据权利要求11所述的制作方法，其特征在于，所述掺杂多晶硅层的厚度范围是10nm～40nm。
  14. 根据权利要求13所述的制作方法，其特征在于，所述掺杂多晶碳化硅的厚度范围是40nm～140nm；
    和/或，相邻两所述底电极之间的间距范围是0.85mm～0.95mm。
  15. 根据权利要求11所述的制作方法，其特征在于，形成所述掺杂多晶硅层和所述底电极接触层的方法包括：
    在所述超薄隧穿氧化层的表面形成掺杂非晶硅层；
    在所述掺杂非晶硅层的表面上依次形成未图形化的超薄氧化层以及掺杂非晶碳化硅层；
    在所述掺杂非晶碳化硅层背离所述超薄氧化层的一侧表面形成掩膜层后，进行退火，将所述掺杂非晶硅层转换为掺杂多晶硅层，将所述掺杂非晶碳化硅层转换为掺杂多晶碳化硅层；
    对所述掩膜层进行图形化，图形化后的所述掩膜层覆盖位于所述金属栅线的掺杂多晶碳化硅层，且露出位于所述非金属栅线区的掺杂多晶碳化硅层；
    基于图形化后的所述掩膜层，刻蚀去除位于所述非金属栅线区的掺杂多晶碳化硅层；
    同步去除位于所述非金属栅线区的超薄氧化层以及所述掩膜层；其中，所述超薄氧化层与所述掩膜层的材质相同。
  16. 一种TopCon电池，其特征在于，包括：衬底；所述衬底一侧表面具有金属接触区域与非金属接触区域；
    所述金属接触区域沿背离所述衬底的方向依次设置有第一隧穿层、掺杂多晶硅层和电极；所述电极与所述掺杂多晶硅层欧姆接触；
    所述非金属接触区域沿背离所述衬底的方向依次设置有第二隧穿层和掺杂多晶碳化硅层；所述掺杂多晶碳化硅层的光吸收系数小于所述掺杂多晶硅层的光吸收系数。
  17. 根据权利要求16所述的TopCon电池，其特征在于，所述第二隧穿层覆盖所述掺杂多晶硅层和所述非金属接触区域；所述掺杂多晶碳化硅层覆盖所述第二隧穿层；
    所述电极穿透所述掺杂多晶碳化硅层和所述第二隧穿层，与所述掺杂多晶硅层欧姆接触。
  18. 根据权利要求17所述的TopCon电池，其特征在于，还包括：钝化减反射层；所述钝化减反射层覆盖所述掺杂多晶碳化硅层背离所述衬底的表面；
    所述电极穿透所述钝化减反射层、所述掺杂多晶碳化硅层和所述第二隧穿层，与所述掺杂多晶硅层欧姆接触。
  19. 根据权利要求18所述的TopCon电池，其特征在于，所述钝化减反射层包括氮化硅层、氮氧化硅层、氧化硅层、氧化铝层、氮化铝层、氮氧化铝层、氟化镁层中的任意一种或多种。
  20. 根据权利要求18所述的TopCon电池，其特征在于，所述钝化减反射层的厚度为70nm-150nm，且包括两端的值。
  21. 根据权利要求16所述的TopCon电池，其特征在于，所述掺杂多晶硅层的激活杂质浓度为1×1020cm-3-1×1021cm-3，且包括两端的值；
    所述掺杂多晶硅层的厚度为20nm-100nm，且包括两端的值。
  22. 根据权利要求16所述的TopCon电池，其特征在于，所述掺杂多晶碳化硅层的激活杂质浓度为1×1020cm-3-1×1021cm-3，且包括两端的值；
    所述掺杂多晶碳化硅层的厚度为20nm-50nm，且包括两端的值。
  23. 根据权利要求16所述的TopCon电池，其特征在于，所述金属接触区域的宽度为80μm-200μm，且包括两端的值；所述非金属接触区域的宽度为1000μm-2000μm，且包括两端的值。
  24. 根据权利要求17所述的TopCon电池，其特征在于，位于所述金属接触区域的掺杂多晶碳化硅层用于在所述电极烧结过程控制所述电极的金属化深度，使得所述电极与位于金属接触区域的掺杂多晶硅层形成欧姆接触，且金属化范围不超过所述金属接触区域。
  25. 根据权利要求16所述的TopCon电池，其特征在于，相邻两所述电极之间的间距范围是0.85mm～0.95mm。
  26. 一种TopCon电池制备方法，其特征在于，包括：
    在衬底一侧表面的金属触区域沿背离所述衬底的方向依次制备第一隧穿层和掺杂多晶硅层；
    在所述衬底一侧表面的非金属接触区域沿背离所述衬底的方向依次制备第二隧穿层和掺杂多晶碳化硅层；所述掺杂多晶碳化硅层的光吸收系数小于所述掺杂多晶硅层的光吸收系数；
    所述掺杂多晶硅层和所述掺杂多晶碳化硅层制备完成后，在所述金属接触区域制备电极使所述电极与所述掺杂多晶硅层欧姆接触。
  27. 根据权利要求26所述的TopCon电池制备方法，其特征在于，在所述衬底一侧表面的非金属接触区域沿背离所述衬底的方向依次制备第二隧穿层和掺杂多晶碳化硅层，包括：
    所述掺杂多晶硅层制备完成后，在所述掺杂多晶硅层和所述非金属接触区域沿背离所述衬底的方向依次制备所述第二隧穿层和所述掺杂多晶碳化硅层；
    相应的，在所述金属接触区域制备电极使所述电极与所述掺杂多晶硅层欧姆接触，包括：
    制备所述电极使所述电极穿透所述掺杂多晶碳化硅层和所述第二隧穿层，与所述掺杂多晶硅层欧姆接触。
PCT/CN2024/141000 2023-12-22 2024-12-20 一种超薄隧穿氧化钝化接触太阳能电池及其制作方法 Pending WO2025131067A1 (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN202311783183.4A CN117747678A (zh) 2023-12-22 2023-12-22 一种超薄隧穿氧化钝化接触太阳能电池及其制作方法
CN202311783183.4 2023-12-22
CN202410488553.XA CN120857713A (zh) 2024-04-22 2024-04-22 一种TopCon电池及TopCon电池制备方法
CN202410488553.X 2024-04-22

Publications (1)

Publication Number Publication Date
WO2025131067A1 true WO2025131067A1 (zh) 2025-06-26

Family

ID=96136439

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2024/141000 Pending WO2025131067A1 (zh) 2023-12-22 2024-12-20 一种超薄隧穿氧化钝化接触太阳能电池及其制作方法

Country Status (1)

Country Link
WO (1) WO2025131067A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN120529686A (zh) * 2025-07-23 2025-08-22 福建金石能源有限公司 一种低uvid的背接触电池及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216498A (zh) * 2017-06-29 2019-01-15 上海神舟新能源发展有限公司 一种双面隧穿氧化钝化高效n型双面电池的制备方法
CN112820793A (zh) * 2019-10-29 2021-05-18 苏州阿特斯阳光电力科技有限公司 太阳能电池及其制备方法
CN115274875A (zh) * 2022-05-31 2022-11-01 浙江晶科能源有限公司 太阳能电池及光伏组件
CN116722053A (zh) * 2023-08-09 2023-09-08 天合光能股份有限公司 太阳能电池及其制备方法、光伏组件
CN117747678A (zh) * 2023-12-22 2024-03-22 正泰新能科技股份有限公司 一种超薄隧穿氧化钝化接触太阳能电池及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216498A (zh) * 2017-06-29 2019-01-15 上海神舟新能源发展有限公司 一种双面隧穿氧化钝化高效n型双面电池的制备方法
CN112820793A (zh) * 2019-10-29 2021-05-18 苏州阿特斯阳光电力科技有限公司 太阳能电池及其制备方法
CN115274875A (zh) * 2022-05-31 2022-11-01 浙江晶科能源有限公司 太阳能电池及光伏组件
CN116722053A (zh) * 2023-08-09 2023-09-08 天合光能股份有限公司 太阳能电池及其制备方法、光伏组件
CN117747678A (zh) * 2023-12-22 2024-03-22 正泰新能科技股份有限公司 一种超薄隧穿氧化钝化接触太阳能电池及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN120529686A (zh) * 2025-07-23 2025-08-22 福建金石能源有限公司 一种低uvid的背接触电池及其制备方法

Similar Documents

Publication Publication Date Title
CN114709294B (zh) 太阳能电池及其制备方法、光伏组件
CN108807565B (zh) 一种钝化接触电极结构，其适用的太阳能电池及制作方法
CN111952417A (zh) 一种太阳能电池及其制备方法
CN115050843A (zh) 隧穿氧化层钝化接触电池背面结构及其制备方法和应用
WO2025086530A1 (zh) 一种联合钝化背接触电池及其一次退火制备方法
CN115458612B (zh) 一种太阳电池及其制备方法
CN114883421A (zh) 一种双面钝化接触太阳能电池及其制作方法
CN110828583A (zh) 正面局域钝化接触的晶硅太阳电池及其制备方法
WO2025112587A1 (zh) 一种TOPCon电池及TOPCon电池的制备方法
CN111599895A (zh) 一种晶硅太阳能钝化接触电池的制备方法
WO2022142343A1 (zh) 太阳能电池及其制备方法
CN113875025A (zh) 太阳能电池和太阳能电池的制造方法
WO2024221750A1 (zh) 一种背接触式太阳能电池及其制备方法
CN114937706B (zh) 一种晶硅太阳能电池用叠层钝化薄膜及其制备方法
CN117561613A (zh) 具有钝化触点的光伏器件及相应制造方法
CN117747678A (zh) 一种超薄隧穿氧化钝化接触太阳能电池及其制作方法
CN115274927A (zh) 一种TOPCon太阳能电池的制作方法
CN113488547B (zh) 隧穿氧化层钝化结构及其制作方法与应用
WO2025131067A1 (zh) 一种超薄隧穿氧化钝化接触太阳能电池及其制作方法
CN116978963A (zh) 一种太阳能电池的制造方法
CN117976734A (zh) 一种n型ibc电池结构及成型工艺
CN108389914A (zh) 一种钝化隧穿层材料制备及其在太阳电池的应用
CN116247123A (zh) P型背面隧穿氧化钝化接触太阳能电池的制备方法
CN116469945A (zh) 一种TOPCon电池及其制备方法
CN118472062B (zh) 太阳能电池及其制备方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 24906540

Country of ref document: EP

Kind code of ref document: A1