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WO2025094590A1 - セラミック配線基板、電子装置、電子モジュール及び多数個取り配線基板 - Google Patents

セラミック配線基板、電子装置、電子モジュール及び多数個取り配線基板 Download PDF

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Publication number
WO2025094590A1
WO2025094590A1 PCT/JP2024/035543 JP2024035543W WO2025094590A1 WO 2025094590 A1 WO2025094590 A1 WO 2025094590A1 JP 2024035543 W JP2024035543 W JP 2024035543W WO 2025094590 A1 WO2025094590 A1 WO 2025094590A1
Authority
WO
WIPO (PCT)
Prior art keywords
ceramic
conductor
wiring board
wiring
ceramic wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/035543
Other languages
English (en)
French (fr)
Inventor
誠 山本
貴人 平田
哲矢 川端
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of WO2025094590A1 publication Critical patent/WO2025094590A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • This disclosure relates to ceramic wiring boards, electronic devices, electronic modules, and multi-cavity wiring boards.
  • Ceramic wiring boards have ceramic layers and wiring conductors. If the thermal expansion coefficients of these differ, the difference in thermal expansion coefficients can cause the ceramic wiring board to warp when heated during processes such as the electronic device mounting process.
  • Patent Document 1 discloses a light-emitting device that reduces warping due to heat by adjusting the amount of metal material provided on the front and back surfaces of a ceramic base. Even in ceramic wiring boards, if the ceramic layer is thick, warping can be reduced to a certain extent by adjusting the amount of wiring conductor on the front and back surfaces.
  • a ceramic wiring substrate including one or more ceramic layers and having a first surface and a second surface perpendicular to a thickness direction; a via conductor penetrating through at least one of the ceramic layers in a thickness direction; The via conductor has an aspect ratio (height/diameter) of less than 1.
  • the ceramic wiring substrate according to the present disclosure is The ceramic wiring board according to (1),
  • the via conductor has an aspect ratio (height/diameter) of 0.5 or less.
  • One aspect of the ceramic wiring board according to the present disclosure is The ceramic wiring board according to (1) or (2), In a plan view, the via conductor is located at the outer edge of the ceramic layer.
  • a ceramic wiring substrate according to any one of (1) to (3) At least one of the ceramic layers includes, as the via conductors, a plurality of first via conductors and a plurality of second via conductors each having a diameter smaller than that of the first via conductors; The shortest distance between the second via conductors is smaller than the shortest distance between the first via conductors.
  • One aspect of the ceramic wiring board according to the present disclosure is A ceramic wiring substrate according to any one of (1) to (4), A frame-shaped conductor is provided on the outer periphery of the first surface.
  • One aspect of the ceramic wiring board according to the present disclosure is The ceramic wiring board according to (5) above, At least one of the via conductors is connected to the frame-shaped conductor.
  • the ceramic wiring board according to the present disclosure is The ceramic wiring board according to (6) above, When the ceramic layer constituting the first surface is evenly divided into four areas, two vertically and two horizontally, in a plan view, the ceramic layer constituting the first surface has, as the areas, one or more first areas in which the via conductor is connected to a corner of the frame-shaped conductor and one or more second areas in which the via conductor is not connected to the corner of the frame-shaped conductor; The number of the via conductors that are not connected to the frame-shaped conductor is greater in the second area than in the first area.
  • the ceramic wiring board according to the present disclosure is A ceramic wiring substrate according to any one of (1) to (7), the ceramic substrate includes a plurality of the ceramic layers; the ceramic wiring substrate includes an internal wiring conductor located between the ceramic layers; The internal wiring conductor is connected to the via conductor and is extended to a side surface of the ceramic wiring substrate that is perpendicular to the first surface.
  • One aspect of the ceramic wiring board according to the present disclosure is A ceramic wiring substrate according to any one of (1) to (8), a first external wiring conductor located on the first surface; a first plating layer covering the first external wiring conductor; The thickness of the first plating layer is equal to or greater than 1 ⁇ 2 of the thickness of the first external wiring conductor.
  • the ceramic substrate includes a plurality of the ceramic layers; The ceramic wiring board, an internal wiring conductor located between the ceramic layers; a first external wiring conductor located on the first surface; a first plating layer covering the first external wiring conductor; a second external wiring conductor located on the second surface; a second plating layer covering the second external wiring conductor; The total thickness of the internal wiring conductor, the first external wiring conductor, the first plating layer, the second external wiring conductor, and the second plating layer is 1 ⁇ 3 or more of the total thickness of the plurality of ceramic layers.
  • One aspect of the ceramic wiring substrate according to the present disclosure is A ceramic wiring substrate according to any one of (1) to (10), the ceramic layer contains alumina crystal grains and zirconia crystal grains, the alumina crystal particles have a larger particle size than the zirconia crystal particles; The zirconia crystal particles are scattered around the alumina crystal particles.
  • One aspect of the electronic device according to the present disclosure is A ceramic wiring substrate according to any one of (1) to (11) above; and an electronic element mounted on the ceramic wiring substrate.
  • One aspect of the electronic module according to the present disclosure is A module board; and the electronic device of (12) mounted on the module board.
  • One aspect of the multi-piece wiring board according to the present disclosure is A plurality of ceramic wiring substrates according to any one of (1) to (11) above are arranged lengthwise and breadthwise to be integrated.
  • FIG. 2 is a cross-sectional view showing a schematic configuration of an electronic module.
  • FIG. 1B is an enlarged view of portion B of FIG. 1A.
  • FIG. 1B is an enlarged view of a portion C of FIG. 1A.
  • FIG. 2 is a perspective view of a ceramic wiring board.
  • FIG. 2 is a perspective view of a ceramic wiring board.
  • 3 is a schematic cross-sectional view of the ceramic wiring board taken along line AA in FIG. 2.
  • FIG. 5 is an enlarged view of a portion D in FIG. 4 .
  • 13 is a diagram of a first external wiring conductor and a frame-shaped conductor viewed from the first surface side.
  • FIG. 4 is a diagram of the internal wiring conductor as viewed from the first surface side.
  • FIG. 13 is a view of a second external wiring conductor as viewed from the first surface side.
  • FIG. 1 is a SEM image of a cross section of a ceramic layer mainly composed of alumina crystal
  • planar view refers to viewing in the thickness direction (Z direction) of the ceramic wiring board 21, and includes planar perspective.
  • Planar direction refers to the direction (X-Y direction) perpendicular to the thickness direction (Z direction) of the ceramic wiring board 21.
  • Cross-sectional view refers to viewing in the direction (X-Y direction) perpendicular to the thickness direction (Z direction) of the ceramic wiring board 21.
  • Warping cannot be sufficiently reduced by simply adjusting the amount of wiring conductor. Warping caused by heating will subside when the temperatures of the front and back sides are approximately the same, but if the thermal conductivity of the front and back sides is low, it will take a long time for the warping to subside. Since the next process cannot be carried out until the warping subsides, if it takes a long time for the warping to subside, the productivity of electronic device manufacturing using ceramic wiring boards will decrease.
  • the warping becomes large because the multi-cavity wiring board is large, which leads to a particularly large decrease in productivity in the manufacture of electronic devices.
  • the electronic device of the present embodiment includes the ceramic wiring board of the present embodiment and an electronic element mounted on the ceramic wiring board.
  • the electronic module of the present embodiment includes a module substrate and the electronic device of the present embodiment mounted on the module substrate.
  • FIG. 1A is a cross-sectional view showing the schematic configuration of the electronic module 100 of this embodiment.
  • FIG. 1B is an enlarged view of part B of FIG. 1A.
  • FIG. 1C is an enlarged view of part C of FIG. 1A.
  • the electronic module 100 includes a module substrate 10 mounted on an external main board 500 incorporated in an electronic device, for example, and various electronic devices 20 mounted on the module substrate 10.
  • the electronic devices 20 are, for example, but not limited to, a SAW (Surface Acoustic Wave) filter or a quartz device.
  • the module substrate 10 and the electronic devices 20 may form a functional module relating to some function.
  • the functional module includes, for example, a front-end module relating to a communication function.
  • the module substrate 10 may also be mounted with electronic components 30, such as switching elements, filter components, antenna components, and power amplifiers. Each component is electrically connected via a connection pad or the like. This electrical connection allows the exchange of power and signals between each component.
  • the electronic device 20 includes a ceramic wiring board 21 and an electronic element 22.
  • the electronic element 22 on the ceramic wiring board 21 may be sealed by being covered with a lid or, as shown in Figure 1B, with a sealing resin 23.
  • the electronic element 22 is electrically connected to the ceramic wiring board 21 via a connection pad or the like. This electrical connection allows the exchange of power and signals between the ceramic wiring board 21 and the electronic element 22.
  • the electronic device 20 may be mounted on a module substrate 10 and then mounted on the main board 500 via the module substrate 10. Also, as shown in FIG. 1C, the electronic device 20 may be mounted directly on the main board 500 without using the module substrate 10.
  • the electronic device 20 when the electronic device 20 is mounted on the module substrate 10, it is preferable that the electronic device 20 is thin so that it can be sealed with resin at the same height as the other thin electronic components 30 that are mounted together.
  • the ceramic wiring substrate 21 is made thin in order to make the electronic device 20 thinner, warping is likely to occur when heated. For this reason, the ceramic wiring substrate 21 of the present disclosure, which tends to settle in a short time when warping occurs when heated, is particularly suitable for use with the electronic device 20 mounted on the main board 500 via the module substrate 10.
  • the electronic device 20 can be manufactured, for example, by mounting electronic elements 22 on each ceramic wiring board 21 of a multi-cavity wiring board, sealing the electronic elements 22 together with sealing resin 23, and then dividing them into individual pieces.
  • the multi-cavity wiring board used here is, as will be described in detail later, an integrated board in which the ceramic wiring boards 21 are arranged, for example, in a matrix.
  • the electronic elements 22 can be mounted on each ceramic wiring board 21 of the multi-cavity wiring board by, for example, stacking a wafer on which the electronic elements 22 are arranged in a matrix on the multi-cavity wiring board and connecting each ceramic wiring board 21 to each electronic element 22.
  • the manufacturing method of the electronic device 20 is not limited to the above-mentioned method.
  • the electronic device 20 can also be obtained by singulating the ceramic wiring boards 21 from a multi-piece wiring board, and then mounting electronic elements 22 on each ceramic wiring board 21.
  • the electronic device 20 can also be obtained by mounting electronic elements 22 on ceramic wiring boards 21 that have been made as individual pieces from the beginning.
  • the ceramic wiring board 21 of this embodiment may be any one of the ceramic wiring boards 21 in a multi-cavity wiring board, the ceramic wiring board 21 cut from the multi-cavity wiring board before mounting the electronic elements 22, or the ceramic wiring board 21 made from individual pieces from the beginning.
  • FIGS. 2 to 5 are diagrams showing a configuration of a ceramic wiring board 21 which is one example of this embodiment.
  • Figs. 2 and 3 are perspective views of the ceramic wiring board 21.
  • Fig. 2 is a perspective view of the ceramic wiring board 21 as viewed from a first surface S1 side which is a surface on which electronic elements are mounted.
  • Fig. 3 is a perspective view of the ceramic wiring board 21 as viewed from a second surface S2 side which is a surface on which the ceramic wiring board 21 is mounted to a module substrate 10 or the like.
  • Fig. 4 is a schematic diagram of a cross section of the ceramic wiring board taken along line A-A in Fig. 2.
  • Fig. 5 is an enlarged view of portion D in Fig. 4.
  • the ceramic wiring board 21 illustrated in Figures 2 to 5 includes a ceramic substrate 211, a via conductor 213, an internal wiring conductor 214, a first external wiring conductor 215, a first plating layer 217, a second external wiring conductor 216, a second plating layer 218, a frame-shaped conductor 219, and a third plating layer 220.
  • the ceramic wiring board 21 of this embodiment does not necessarily have to include the internal wiring conductor 214, the first plating layer 217, the second plating layer 218, the frame-shaped conductor 219, and the third plating layer 220.
  • the ceramic substrate 211 includes two ceramic layers 212, and has a first surface S1 and a second surface S2 that are perpendicular to the thickness direction.
  • the number of ceramic layers 212 is not particularly limited, and may be one or more.
  • the number of ceramic layers 212 is not particularly limited, and may be, for example, 1 to 3. If the number of ceramic layers 212 is large, the effect of the via conductors 213 as a thermal conduction path is likely to decrease. For this reason, the ceramic wiring substrate 21 is preferably a thin substrate having two or less ceramic layers 212. Normally, there is an internal wiring conductor 214 between each ceramic layer 212, but this is not limited to this, and there may be ceramic layers 212 between which there is no internal wiring conductor 214.
  • the via conductor 213 is a conductor that penetrates at least one ceramic layer 212 in the thickness direction. In FIG. 4, the via conductor 213 penetrates the ceramic layer 212 located between the internal wiring conductor 214 and the second external wiring conductor 216 in the thickness direction.
  • the aspect ratio (height h/diameter d) of the via conductor 213 is less than 1. That is, in this embodiment, the diameter d of the via conductor is greater than the height h.
  • the via conductor 213 is the main heat conduction path in the thickness direction (Z direction) of the ceramic wiring board 21. Since the diameter d of the via conductor 213 is greater than the height h, the thermal conductivity between the front and back surfaces of the ceramic wiring board 21 is increased, and warping that occurs during heating is likely to be reduced in a short period of time. Furthermore, when the diameter d of the via conductor 213 is large, the thermal conductivity in the planar direction (X-Y direction) of the ceramic wiring board 21 is also increased. Therefore, even if there is a temperature difference between the front and back surfaces, the time until the temperature difference disappears is shortened because the diameter d of the via conductor 213 is greater than the height h.
  • FIG. 5 is an enlarged view of portion D in FIG. 4.
  • FIG. 5 shows the diameter d and height h of the via conductor 213, and the state of heat conduction in the via conductor 213.
  • the diameter d of the via conductor 213 is the diameter of the via conductor 213 in a planar view, and is the length in the planar direction (X direction in FIG. 5) as shown in FIG. 5. If the via conductor 213 is not a perfect circle in a planar view, the diameter of the via conductor 213 is the diameter of a perfect circle having the same area as the area of the via conductor 213 in a planar view.
  • the height h of the via conductor 213 is the size of the via conductor 213 in the thickness direction Z of the ceramic wiring substrate 21 as shown in FIG. 5.
  • the thick arrows shown in the via conductor 213 in FIG. 5 indicate the state of heat conduction in the via conductor 213 when the ceramic wiring board 21 is heated from the bottom (second surface S2 side).
  • heat conduction in the thickness direction (Z direction) is accompanied by diffusion in the planar direction (X-Y direction).
  • the diffusion of heat conduction is in a direction of 45 degrees from the thickness direction (Z direction), and the heat conduction path is almost included in the range that spreads 45 degrees from the thickness direction (Z direction) to the planar direction (X-Y direction). Therefore, if the aspect ratio (height h/diameter d) of the via conductor 213 is 0.5 or less, the thermal conductivity is higher.
  • the aspect ratio (height h/diameter d) of the via conductor 213 may be 0.3 or more.
  • the height h of the via conductor 213 is not particularly limited, but is, for example, 10 to 50 ⁇ m, specifically, for example, about 20 to 40 ⁇ m.
  • the height h of the via conductor 213 is approximately equal to the thickness of the ceramic layer 212 through which the via conductor 213 penetrates.
  • the diameter d of the via conductor 213 is not particularly limited as long as it is greater than the height h, but is, for example, 100 ⁇ m or less, specifically, for example, about 50 to 90 ⁇ m.
  • the internal wiring conductor 214 is located between the multiple ceramic layers 212.
  • the first external wiring conductor 215 is located on the first surface S1.
  • the second external wiring conductor 216 is located on the second surface S2.
  • the frame-shaped conductor 219 is located on the outer periphery of the first surface S1.
  • the internal wiring conductor 214 and the second external wiring conductor 216 are electrically connected through the via conductor 213.
  • the internal wiring conductor 214 and the first external wiring conductor 215 are electrically connected through a via conductor (not shown) that penetrates the ceramic layer 212 located between them in the thickness direction.
  • the internal wiring conductor 214 and the frame-shaped conductor 219 are also electrically connected through a via conductor (not shown) that penetrates the ceramic layer 212 located between them in the thickness direction.
  • the first plating layer 217 covers the first external wiring conductor 215.
  • the second plating layer 218 covers the second external wiring conductor 216.
  • the third plating layer 220 covers the frame-shaped conductor 219.
  • the first plating layer 217, the second plating layer 218, and the third plating layer 220 increase the corrosion resistance of the first external wiring conductor 215, the second external wiring conductor 216, and the frame-shaped conductor 219, respectively.
  • each ceramic layer 212 is not particularly limited, but is, for example, 50 ⁇ m or less, and more specifically, is, for example, about 20 to 40 ⁇ m.
  • the thickness t1 of the first external wiring conductor 215, the thickness t2 of the second external wiring conductor 216, and the thickness t3 of the internal wiring conductor 214 are each, for example, 20 ⁇ m or less, and specifically, for example, about 5 to 10 ⁇ m. If the thicknesses t1 to 3 are not uniform, the thicknesses t1 to 3 refer to the maximum thicknesses of each. The thicknesses t1 to 3 may be the same or different.
  • the thickness t11 of the first plating layer 217 and the thickness t21 of the second plating layer 218 are each, for example, 20 ⁇ m or less, and specifically, for example, about 5 to 10 ⁇ m. If the thicknesses t11 and t21 are not uniform, the thicknesses t11 and t21 refer to their respective maximum thicknesses. The thicknesses t11 and t21 may be the same or different.
  • the plating layers 217, 218 are usually denser and more thermally conductive than the external wiring conductors 215, 216. Therefore, if the thickness of the plating layers 217, 218 is greater than a certain value, the thermal conductivity of the ceramic wiring board 21 as a whole tends to be high. From this perspective, the thickness t11 of the first plating layer 217 relative to the thickness t1 of the first external wiring conductor 215 may be 1/2 or more. Also, the thickness t21 of the second plating layer 218 relative to the thickness t2 of the second external wiring conductor 216 may be 1/2 or more.
  • the wiring conductors 214-216 and the plating layers 217, 218 usually have higher thermal conductivity than the ceramic layer 212. Therefore, if the total thickness of the wiring conductors 214-216 and the plating layers 217, 218 is equal to or greater than a certain level, the thermal conductivity of the ceramic wiring board 21 as a whole tends to be high. In addition, if the total thickness of the wiring conductors 214-216 and the plating layers 217, 218 is equal to or greater than a certain level, the toughness of the ceramic wiring board 21 increases, making the ceramic wiring board 21 less likely to crack.
  • the total thickness (t3+t1+t11+t2+t21) of the internal wiring conductor 214, the first external wiring conductor 215, the first plating layer 217, the second external wiring conductor 216, and the second plating layer 218 relative to the total thickness T of the multiple ceramic layers 212 may be 1/3 or more.
  • the overall thickness of the ceramic wiring board 21 is not particularly limited, but may be, for example, 25 to 300 ⁇ m, 25 to 100 ⁇ m, 25 to 50 ⁇ m, etc. If the overall thickness of the ceramic wiring board 21 is not uniform, the thickness refers to the maximum thickness.
  • FIG. 6A to 6C are plan views or plan see-through views of the ceramic wiring board 21 shown in FIG. 2 from the first surface S1 side.
  • the ceramic wiring board 21 includes a first external wiring conductor 215, an internal wiring conductor 214, and a second external wiring conductor 216, and further includes a frame-shaped conductor 219 on the outer periphery of the first surface S1.
  • FIG. 6A is a diagram of the first external wiring conductor 215 and frame-shaped conductor 219 of the ceramic wiring board 21 when viewed from the first surface S1 side.
  • FIG. 6B is a diagram of the internal wiring conductor 214 of the ceramic wiring board 21 when viewed from the first surface S1 side.
  • FIG. 6C is a diagram of the second external wiring conductor 216 of the ceramic wiring board 21 when viewed from the first surface S1 side.
  • the outer frame P in FIGS. 6A to 6C indicates the outer edge of the ceramic wiring board 21.
  • Line A-A in FIGS. 6A to 6C indicates the same position in a plan view as line A-A in FIG. 2.
  • the dashed circles in Figures 6A and 6B represent the positions of via conductors 213a-c that penetrate in the thickness direction (Z direction) of the ceramic layer 212 located between the first external wiring conductor 215 and the frame-shaped conductor 219 and the internal wiring conductor 214.
  • the via conductor 213a is a first via conductor having a relatively large diameter and is not connected to the frame-shaped conductor 219.
  • the via conductor 213b is a second via conductor having a relatively small diameter and is not connected to the frame-shaped conductor 219.
  • the via conductors 213a-c are described in detail below.
  • the dashed-dotted circles in Figures 6B and 6C represent the positions of the via conductors 213d that penetrate the ceramic layer 212 in the thickness direction (Z direction) and are located between the internal wiring conductor 214 and the second external wiring conductor 216.
  • the first external wiring conductor 215 functions as a connection pad when mounting the electronic element 22 on the ceramic wiring substrate 21.
  • the second external wiring conductor 216 functions as a connection pad when mounting the ceramic wiring substrate 21 on the module substrate 10.
  • the frame-shaped conductor 219 promotes thermal conduction in the planar direction (X-Y direction) on the first surface S1.
  • the frame-shaped conductor 219 may also serve as a seal ring when sealing the electronic device 20 with a lid after the electronic element 22 is mounted on the ceramic wiring substrate 21.
  • the width of the frame-shaped conductor 219 depends on the size of the ceramic wiring substrate 21, but is, for example, about 50 to 300 ⁇ m.
  • the via conductor 213c is connected to the frame-shaped conductor 219.
  • the via conductor 213c is connected to the frame-shaped conductor 219.
  • the two-dot chain lines in FIG. 6A divide the ceramic layer 212 constituting the first surface S1 into four equal areas, two vertically and two horizontally, in a plan view. Of these four areas, the area in which at least one of the via conductors 213a-c (via conductor 213c in FIG. 6A) located in the ceramic layer 212 constituting the first surface S1 is connected to a corner of the frame-shaped conductor 219 is defined as the first area E1. The area in which none of the via conductors 213a-c located in the ceramic layer 212 constituting the first surface S1 is connected to a corner of the frame-shaped conductor 219 is defined as the second area E2. As shown in FIG.
  • the ceramic layer 212 constituting the first surface S1 may have one or more first areas E1 and one or more second areas E2.
  • the number of via conductors 213a, b not connected to the frame-shaped conductor 219 may be greater in the second area E2 than in the first area E1.
  • the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 in each first area E1 may be the same or different.
  • the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 in each second area E2 may be the same or different.
  • the number of via conductors that are not connected to the frame-shaped conductor is greater in the second area than in the first area means that the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 in any first area E1 is greater than the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 in any second area E2.
  • the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 is greater in the second area E2 than in the first area E1. Even if heat is conducted to the frame-shaped conductor 219 in the first area E1, there is no shortage of heat conducted inward in the planar direction (X-Y direction) of the first surface S1 due to the greater number of via conductors 213a, b that are not connected to the frame-shaped conductor 219. This makes it easier for heat to be conducted uniformly.
  • the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 in each first area E1 may be two, and the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 in each second area E2 may be one.
  • the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 in each first area E1 may be three, and the number of via conductors 213a, b that are not connected to the frame-shaped conductor 219 in each second area E2 may be two.
  • the via conductors 213a-d may be located at the outer edge of the ceramic layer 212.
  • the outer edge refers to the eight areas excluding the central area (center) when the ceramic layer 212 is evenly divided into nine areas, three by three, in a plan view.
  • the state in which the ceramic layer 212 is evenly divided into nine areas, three by three, in a plan view, is shown in FIG. 6B by the outer edge of the ceramic wiring board 21 and the two-dot chain line.
  • the ceramic wiring board 21 is an individual piece, the heat dissipated from the side surface tends to reduce the heat conducted in the thickness direction (Z direction) at the outer edge.
  • the heat dissipated from the dividing grooves tends to reduce the heat conducted in the thickness direction (Z direction) at the outer edge.
  • the ceramic wiring board 21 is included in a multi-piece wiring board having a cutting margin between the regions of the ceramic wiring board 21, and there are few conductors in the cutting margin, the heat conducted in the thickness direction (Z direction) is likely to decrease in the outer edge portion close to the cutting margin.
  • the cutting margin between the regions of the ceramic wiring board usually does not have a via conductor, so there are few conductors.
  • the cutting margin between the regions of the ceramic wiring board 21 may have an internal frame conductor, but if there is no internal frame conductor, there are few conductors between the regions of the ceramic wiring board 21.
  • the heat can be sufficiently conducted. Therefore, by having the via conductors 213a-d located in the outer edge portion of the ceramic layer 212, the heat is more likely to be conducted uniformly. If all the via conductors 213a-d are located in the outer edge portion of the ceramic layer 212 as shown in FIG. 6B, the heat is more likely to be conducted uniformly. Note that not all of the via conductors 213a-d need to be located on the outer edge of the ceramic layer 212.
  • the ceramic layer 212 located between the first external wiring conductor 215 and the frame-shaped conductor 219 and the internal wiring conductor 214 has a plurality of first via conductors 213a and a plurality of second via conductors 213b, c as via conductors.
  • the second via conductors 213b, c have a smaller diameter than the first via conductor 213a.
  • the shortest distance between the second via conductors 213b, c is smaller than the shortest distance between the first via conductors 213a.
  • "shortest distance” refers to the shortest distance in a planar view.
  • each of the via conductors 213a-c may differ due to the influence of the wiring layout, etc.
  • the second via conductors 213b, c which have a smaller diameter, have relatively poor thermal conductivity.
  • the same ceramic layer 212 includes a plurality of first via conductors 213a and a plurality of second via conductors 213b, c, the shortest distance between the second via conductors 213b, c is smaller than the shortest distance between the first via conductors 213a, so that thermal conductivity is ensured.
  • the ceramic layer 212 does not necessarily have to include a plurality of first via conductors 213a and a plurality of second via conductors 213b, c. Also, even if the same ceramic layer 212 includes a plurality of first via conductors 213a and a plurality of second via conductors 213b, c, the shortest distance between the second via conductors 213b, c does not necessarily have to be smaller than the shortest distance between the first via conductors 213a.
  • the internal wiring conductor 214 is connected to the via conductors 213a-d.
  • the internal wiring conductor 214 is also drawn out to one of the side surfaces perpendicular to the first surface S1. As described above, the outer edge portion near the side surface is prone to heat dissipation and has low thermal conductivity.
  • the internal wiring conductor 214 is connected to the via conductors 213a-d and drawn out to the side surface, which increases the thermal conductivity in the planar direction (X-Y) between the ceramic layers 212.
  • the thermal conductivity in the thickness direction (Z direction) is likely to be low in the part where the side surface has a dividing groove or a cutting margin.
  • the internal wiring conductor 214 is connected to the via conductors 213a-d and drawn out to the side surface, which makes it difficult for the thermal conductivity in the thickness direction (Z direction) to be low even in the part where the dividing groove or cutting margin is present. Note that the internal wiring conductor 214 does not necessarily have to be connected to all of the via conductors 213a-d. Furthermore, the internal wiring conductor 214 does not necessarily have to be drawn out to any of the side surfaces perpendicular to the first surface S1.
  • the size of the ceramic wiring board 21 in the X direction is, for example, about 0.8 to 1.6 mm.
  • the size of the ceramic wiring board 21 in the Y direction is, for example, about 0.6 to 1.2 mm.
  • the multi-cavity wiring board is an integrated body in which a plurality of ceramic wiring substrates 21 are arranged lengthwise and widthwise. In the multi-cavity wiring board, the plurality of ceramic wiring substrates 21 are arranged, for example, in a matrix.
  • the multi-cavity wiring board has, for example, dividing grooves or cutting margins between each ceramic wiring substrate 21 or on the outer periphery of the multi-cavity wiring board.
  • the multi-cavity wiring board may have an internal frame-shaped conductor.
  • the internal frame-shaped conductor is located in the cut margin outside the ceramic wiring board 21 between each ceramic layer 212 so as to surround each ceramic wiring board 21.
  • the internal frame-shaped conductors may be connected to each other so that adjacent ones are lattice-shaped (mesh-shaped) as a whole.
  • the internal wiring conductor 214 may be connected to an internal frame-shaped conductor. This increases the thermal conductivity in the planar direction (X-Y) inside the multi-cavity wiring board.
  • each ceramic wiring board 21 is singulated from the multi-piece wiring board, the internal frame-shaped conductor is cut out. Therefore, in the singulated ceramic wiring board 21, the internal frame-shaped conductor does not appear on the side of each ceramic wiring board 21. Therefore, in the singulated ceramic wiring board 21, there is no short circuit between the internal wiring conductors 214.
  • the outermost periphery of the internal frame conductor located on the outer periphery of the multi-cavity wiring board may be wider than the internal frame conductor between the regions of each ceramic wiring board 21.
  • the outer periphery of the multi-cavity wiring board is also prone to low thermal conductivity due to heat dissipation from the sides, but by making the outermost periphery of the internal frame conductor wider, it is possible to reduce the decrease in thermal conductivity in the outer periphery of the multi-cavity wiring board.
  • the number of ceramic wiring substrates 21 in the multi-cavity wiring board is, for example, 30 x 40, but is not particularly limited.
  • the size of the multi-cavity wiring board in a plan view is, for example, about 50 mm x 50 mm.
  • the ceramic layer 212 may be made of, for example, an aluminum oxide sintered body, a glass ceramic sintered body, a mullite sintered body, an aluminum nitride sintered body, or the like.
  • the components of the ceramic layer 212 may be alumina ( aluminum oxide, Al2O3 ) crystal particles and zirconia (zirconium oxide, ZrO2 ) crystal particles.
  • the ceramic layer 212 mainly composed of alumina crystal particles and zirconia crystal particles tends to have small and few voids, and therefore has high thermal conductivity.
  • the zirconia crystal particles may be partially stabilized with a stabilizer such as yttria (yttrium oxide, Y 2 O 3 ).
  • FIG. 7 is an SEM image of a portion of a cross section of a ceramic layer 212 composed primarily of alumina crystal particles 40 and zirconia crystal particles 41.
  • the darker particles are alumina crystal particles 40
  • the lighter particles are zirconia crystal particles 41.
  • the grain size of the alumina crystal grains 40 is approximately 0.5 to 5 ⁇ m, and the grain size of the zirconia crystal grains 41 is approximately 0.2 to 2 ⁇ m. In this way, the grain size of the alumina crystal grains 40 may be larger than the grain size of the zirconia crystal grains 41.
  • the grain size is, for example, an average grain size.
  • the alumina crystal particles 40 may be positioned consecutively, and the zirconia crystal particles 41 may be scattered around the alumina crystal particles 40.
  • the alumina crystal particles 40 have higher thermal conductivity than the zirconia crystal particles 41.
  • the thermal conductivity of a 96% alumina material at 20°C is 24 W/(m ⁇ K)
  • the thermal conductivity of a zirconia material at 20°C is 3 to 4 W/(m ⁇ K). Therefore, by having the alumina crystal particles 40 positioned consecutively and the zirconia crystal particles 41 scattered around the alumina crystal particles 40, the thermal conductivity of the ceramic layer 212 is increased.
  • the ceramic layer 212 may contain manganese oxide ( Mn2O3 ), silica (silicon dioxide, SiO2 ), magnesia (magnesium oxide, MgO), or calcia (calcium oxide, CaO) as secondary components, which function as sintering aids for alumina and zirconia, for example.
  • Mn2O3 manganese oxide
  • silica silicon dioxide, SiO2
  • magnesia magnesium oxide, MgO
  • calcia calcium oxide, CaO
  • the component ratios of the ceramic layer 212 are not particularly limited, but as an example, they are 65 wt% alumina, 30 wt% zirconia, 3 wt% silica, 1 wt% magnesium oxide, and 1 wt% calcium oxide.
  • the zirconia ratio may be greater than 30 wt%.
  • the ceramic wiring board 21 has high toughness and is less likely to break even if it is extremely thin.
  • the component ratios of the ceramic layer 212 are not limited to these.
  • the via conductors 213, the internal wiring conductors 214, the first external wiring conductors 215, the second external wiring conductors 216, and the frame-shaped conductors 219 contain conductive components that transmit signals, power, etc.
  • conductive components contained in each conductor include tungsten, molybdenum, manganese, copper, silver, palladium, gold, platinum, nickel, cobalt, and alloys of these metals.
  • the components contained in each conductor may be the same or different.
  • the first plating layer 217 and the second plating layer 218 contain nickel, gold, etc.
  • the components contained in each plating layer may be the same or different.
  • the combination of the components of each member is not particularly limited, but may be, for example, as follows:
  • the thermal conductivity shown in parentheses is the thermal conductivity at 20°C.
  • Ceramic layer alumina crystal particles and zirconia crystal particles (thermal conductivity: 14 W/(m ⁇ K))
  • Conductors such as the first outer wiring conductor, the second outer wiring conductor, and the inner wiring conductor: tungsten (thermal conductivity: 168 W/(m ⁇ K))
  • First plating layer, second plating layer, and other plating layers Nickel (thermal conductivity: 91 W/(m ⁇ K))
  • the melting point of molybdenum is 2623°C, and the melting point of tungsten is 3387°C.
  • molybdenum has a relatively low melting point, and therefore is easily densified during sintering. Therefore, when the via conductor 213 contains molybdenum, the thermal conductivity of the via conductor 213 tends to be high, and the via conductor 213 is less likely to protrude from the ceramic layer 212, forming a convex via shape.
  • the wiring conductor contains tungsten, the wiring conductor is less likely to be ionized by moisture even if the end face of the wiring conductor is exposed to the outside when cutting the multi-cavity wiring board. This makes the wiring conductor less likely to dissolve and less likely to cause a short circuit.
  • the wiring conductor may be composed of tungsten, and the tungsten may be diffused into the via conductor 213. This increases the adhesion between the via conductor 213 and the wiring conductor, improving the connection reliability of the ceramic wiring board 21.
  • the wiring conductor may be made of tungsten, and the tungsten may be diffused into the ceramic layer. This increases the thermal conductivity of the ceramic layer 212.
  • the ceramic wiring board 21 of the present embodiment can be manufactured, for example, by molding a ceramic powder constituting the ceramic layer 212 and a metallized member constituting a wiring conductor using a die or the like, and then sintering them together.
  • the ceramic wiring board 21 can be manufactured, for example, by the following procedure. First, a ceramic powder, a binder, and a solvent are mixed to prepare a slurry. This slurry is formed into a sheet by a forming method such as a doctor blade method to form a green sheet that will become the ceramic layer 212.
  • the ceramic powder contains, for example, 65 wt% alumina, 30 wt% zirconia, 3 wt% silica, 1 wt% magnesium oxide, and 1 wt% calcium oxide.
  • a wiring pattern is formed on the obtained green sheet with a conductor paste that will become a metallized member. Through holes are formed at predetermined positions on the green sheet using a mold or the like.
  • the through holes are filled with the conductor paste to form a via conductor pattern that will become the via conductor 213.
  • a conductor paste is printed in a predetermined pattern shape at predetermined positions on the green sheet on which the via conductor pattern has been formed, to prepare a green sheet on which a wiring pattern of a wiring conductor has been formed.
  • a laminate is produced by stacking a plurality of green sheets on which wiring patterns have been formed. By firing this laminate, a ceramic wiring board 21 can be produced in which the ceramic layer 212 and the wiring conductor are simultaneously fired.
  • the method for forming the plating layers such as the first plating layer 217 and the second plating layer 218 is not particularly limited, and may be an electrolytic plating method or an electroless plating method.
  • the ceramic wiring board 21 of the present disclosure comprises a ceramic substrate 211 and a via conductor 213.
  • the ceramic substrate 211 includes one or more ceramic layers 212, and has a first surface S1 and a second surface S2 that are perpendicular to the thickness direction.
  • the via conductor 213 penetrates at least one ceramic layer 212 in the thickness direction.
  • the aspect ratio (height/diameter) of the via conductor 213 is less than 1. This increases the thermal conductivity of the ceramic wiring board 21.
  • the aspect ratio (height/diameter) of the via conductor 213 may be 0.5 or less. This increases the thermal conductivity of the ceramic wiring board 21.
  • the via conductors 213 may be located at the outer edge of the ceramic layer 212. This makes it easier for heat to be conducted uniformly.
  • the ceramic wiring board 21 may have, as via conductors 213, a plurality of first via conductors 213a and a plurality of second via conductors 213b having a smaller diameter than the first via conductors 213a in at least one of the ceramic layers 212.
  • the shortest distance between the second via conductors 213b may be smaller than the shortest distance between the first via conductors 213a. This ensures thermal conductivity even when the board has second via conductors 213b having a smaller diameter and therefore relatively poorer thermal conductivity.
  • At least one of the via conductors 213 may be connected to the frame-shaped conductor 219. This allows heat to be conducted directly to the frame-shaped conductor 219 via the via conductor 213, further promoting heat conduction in the planar direction (X-Y direction) by the frame-shaped conductor 219.
  • the ceramic layer 212 constituting the first surface S1 may have one or more of the following areas: a first area E1 in which the via conductors 213 are connected to the corners of the frame-shaped conductor 219, and a second area E2 in which the via conductors 213 are not connected to the corners of the frame-shaped conductor 219.
  • the number of via conductors 213 not connected to the frame-shaped conductor 219 may be greater in the second area E2 than in the first area E1. This makes it easier for heat to be conducted uniformly.
  • the ceramic substrate 211 may include a plurality of ceramic layers 212, and the ceramic wiring substrate 21 may have an internal wiring conductor 214 located between the ceramic layers 212.
  • the internal wiring conductor 214 may be connected to the via conductor 213 and may be drawn out to a side surface of the ceramic wiring substrate 21 that is perpendicular to the first surface S1. This increases the thermal conductivity in the planar direction (X-Y) between the ceramic layers 212. Also, the thermal conductivity in the thickness direction (Z direction) is less likely to decrease even in the portion where the dividing groove is present.
  • the ceramic wiring board 21 may include a first external wiring conductor 215 and a first plating layer 217.
  • the first external wiring conductor 215 is located on the first surface S1.
  • the first plating layer 217 covers the first external wiring conductor 215.
  • the thickness of the first plating layer 217 relative to the thickness of the first external wiring conductor 215 may be 1/2 or more. This makes it easier for the thermal conductivity of the ceramic wiring board 21 to be high as a whole.
  • the ceramic substrate 211 may include a plurality of ceramic layers 212, and the ceramic wiring substrate 21 may include an internal wiring conductor 214, a first external wiring conductor 215, a first plating layer 217, a second external wiring conductor 216, and a second plating layer 218.
  • the internal wiring conductor 214 is located between the ceramic layers 212.
  • the first external wiring conductor 215 is located on the first surface S1.
  • the first plating layer 217 covers the first external wiring conductor 215.
  • the second external wiring conductor 216 is located on the second surface S2.
  • the second plating layer 218 covers the second external wiring conductor 216.
  • the total thickness of the internal wiring conductor 214, the first external wiring conductor 215, the first plating layer 217, the second external wiring conductor 216, and the second plating layer 218 may be 1/3 or more of the total thickness of the plurality of ceramic layers 212. This makes it easier for the thermal conductivity of the ceramic wiring substrate 21 to be high as a whole. In addition, the toughness of the ceramic wiring board 21 is increased, making the ceramic wiring board 21 less likely to crack.
  • the ceramic layer 212 may contain alumina crystal particles 40 and zirconia crystal particles 41.
  • the grain size of the alumina crystal particles 40 may be larger than the grain size of the zirconia crystal particles 41, and the zirconia crystal particles 41 may be scattered around the alumina crystal particles 40. This increases the thermal conductivity of the ceramic layer 212.
  • the electronic device 20 of the present disclosure includes the ceramic wiring board 21 of the present disclosure and an electronic element 22 mounted on the ceramic wiring board 21.
  • the ceramic wiring board 21 of the present disclosure has high thermal conductivity between the front and back surfaces, and therefore has high heat dissipation from the electronic element 22.
  • heat generated from the electronic element 22 is conducted in the direction from the first surface S1 to the second surface S2 and is dissipated from the second surface S2.
  • the high heat dissipation of the ceramic wiring board 21 improves the operational reliability of the electronic element 22 in the electronic device 20.
  • the high heat dissipation of the ceramic wiring board 21 reduces thermal stress, and therefore improves the mounting reliability of the electronic element 22 in the electronic device 20.
  • the electronic module 100 of the present disclosure includes a module substrate 10 and an electronic device 20 of the present disclosure mounted on the module substrate 10.
  • the high heat dissipation properties of the ceramic wiring substrate 21 also improve the operational reliability and mounting reliability of the electronic element 22.
  • the multi-cavity wiring board of the present disclosure is an integrated unit in which multiple ceramic wiring boards of the present disclosure are arranged vertically and horizontally.
  • the ceramic wiring board 21 shown in the above embodiment is flat, but the ceramic wiring board 21 may have a recess (cavity).
  • the ceramic wiring board 21 may have a recess on the first surface S1, and the first external wiring conductor 215 may be on the bottom surface of the recess.
  • the recess may be formed by the ceramic wiring board 21 having a frame-shaped ceramic layer on the outer periphery of the first surface S1.
  • This disclosure can be used for ceramic wiring boards, electronic devices, electronic modules, and multi-cavity wiring boards.
  • Module substrate 20 Electronic device 21 Ceramic wiring substrate 211 Ceramic substrate 212 Ceramic layer 213 Via conductor 214 Internal wiring conductor 215 First external wiring conductor 216 Second external wiring conductor 217 First plating layer 218 Second plating layer 219 Frame-shaped conductor 220 Third plating layer 22 Electronic element 23 Sealing resin 30 Electronic component 40 Alumina crystal grain 41 Zirconia crystal grain 100 Electronic module 500 Main board

Landscapes

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Abstract

セラミック配線基板は、セラミック基板と、ビア導体と、を備える。セラミック基板は、１つ又は複数のセラミック層を含み、厚さ方向に直交する第１面及び第２面を有する。ビア導体は、少なくとも１つのセラミック層を厚さ方向に貫通する。ビア導体のアスペクト比（高さ／径）は、１未満である。

Description

セラミック配線基板、電子装置、電子モジュール及び多数個取り配線基板
　本開示は、セラミック配線基板、電子装置、電子モジュール及び多数個取り配線基板に関する。
　セラミック配線基板はセラミック層と配線導体を有する。これらの熱膨張率が異なる場合、熱膨張率の違いに起因して、電子素子実装工程等の加熱時にセラミック配線基板に反りが発生してしまうことがある。
　特許文献１では、セラミック製の基体の表面と裏面に設けられた金属部材の量を調整することで熱による反りを低減している発光装置が開示されている。セラミック配線基板においても、セラミック層が厚ければ、表面と裏面の配線導体の量を調整することである程度の反りは低減し得る。
特開２０１２－８４７３３号公報
（１）本開示に係るセラミック配線基板の一の態様は、
　１つ又は複数のセラミック層を含み、厚さ方向に直交する第１面及び第２面を有するセラミック基板と、
　少なくとも１つの前記セラミック層を厚さ方向に貫通するビア導体と、を備え、
　前記ビア導体のアスペクト比（高さ／径）が、１未満である。
（２）本開示に係るセラミック配線基板の一の態様は、
　上記（１）のセラミック配線基板であって、
　前記ビア導体のアスペクト比（高さ／径）が、０．５以下である。
（３）本開示に係るセラミック配線基板の一の態様は、
　上記（１）又は（２）のセラミック配線基板であって、
　平面視において、前記ビア導体が、前記セラミック層の外縁部に位置する。
（４）本開示に係るセラミック配線基板の一の態様は、
　上記（１）～（３）のいずれかのセラミック配線基板であって、
　前記セラミック層のうちの少なくとも１つに、前記ビア導体として、複数の第１ビア導体と、前記第１ビア導体よりも径が小さい複数の第２ビア導体と、を備え、
　前記第２ビア導体間の最短距離が、前記第１ビア導体間の最短距離よりも小さい。
（５）本開示に係るセラミック配線基板の一の態様は、
　上記（１）～（４）のいずれかのセラミック配線基板であって、
　前記第１面の外周部の上に枠状導体を備える。
（６）本開示に係るセラミック配線基板の一の態様は、
　上記（５）のセラミック配線基板であって、
　少なくとも１つの前記ビア導体が、前記枠状導体と接続している。
（７）本開示に係るセラミック配線基板の一の態様は、
　上記（６）のセラミック配線基板であって、
　前記第１面を構成する前記セラミック層を平面視で縦横２つずつの４つのエリアに均等に分けたとき、
　前記第１面を構成する前記セラミック層が、前記エリアとして、前記ビア導体が前記枠状導体の角部と接続している第１エリアと、前記ビア導体が前記枠状導体の角部と接続していない第２エリアと、をそれぞれ１つ又は複数有し、
　前記枠状導体と接続していない前記ビア導体の数が、前記第１エリアより第２エリアの方が多い。
（８）本開示に係るセラミック配線基板の一の態様は、
　上記（１）～（７）のいずれかのセラミック配線基板であって、
　前記セラミック基板が、前記セラミック層を複数含み、
　当該セラミック配線基板が、前記セラミック層間に位置する内部配線導体を備え、
　前記内部配線導体が、前記ビア導体と接続し、かつ、当該セラミック配線基板の前記第１面と直交する側面に引き出されている。
（９）本開示に係るセラミック配線基板の一の態様は、
　上記（１）～（８）のいずれかのセラミック配線基板であって、
　前記第１面に位置する第１外部配線導体と、
　前記第１外部配線導体を覆う第１めっき層と、を備え、
　前記第１外部配線導体の厚さに対する前記第１めっき層の厚さが、１／２以上である。
（１０）本開示に係るセラミック配線基板の一の態様は、
　上記（１）～（９）のいずれかのセラミック配線基板であって、
　前記セラミック基板が、前記セラミック層を複数含み、
　当該セラミック配線基板が、
　　前記セラミック層間に位置する内部配線導体と、
　　前記第１面に位置する第１外部配線導体と、
　　前記第１外部配線導体を覆う第１めっき層と、
　　前記第２面に位置する第２外部配線導体と、
　　前記第２外部配線導体を覆う第２めっき層と、を備え、
　複数の前記セラミック層の合計厚さに対する前記内部配線導体、前記第１外部配線導体、前記第１めっき層、前記第２外部配線導体、及び前記第２めっき層の合計厚さが、１／３以上である。
（１１）本開示に係るセラミック配線基板の一の態様は、
　上記（１）～（１０）のいずれかのセラミック配線基板であって、
　前記セラミック層が、アルミナ結晶粒子及びジルコニア結晶粒子を含有し、
　前記アルミナ結晶粒子の粒径が、前記ジルコニア結晶粒子の粒径よりも大きく、
　前記ジルコニア結晶粒子が、前記アルミナ結晶粒子の周りに点在している。
（１２）本開示に係る電子装置の一の態様は、
　上記（１）～（１１）のいずれかのセラミック配線基板と、
　前記セラミック配線基板に搭載された電子素子と、を備える。
（１３）本開示に係る電子モジュールの一の態様は、
　モジュール基板と、
　前記モジュール基板に搭載された上記（１２）の電子装置と、を備える。
（１４）本開示に係る多数個取り配線基板の一の態様は、
　複数の上記（１）～（１１）のいずれかのセラミック配線基板が、縦横に配列されて一体となっている。
電子モジュールの概略構成を示す断面図である。 図１Ａの部分Ｂを拡大して示した図である。 図１Ａの部分Ｃを拡大して示した図である。 セラミック配線基板の斜視図である。 セラミック配線基板の斜視図である。 図２のＡ－Ａ線の位置におけるセラミック配線基板の断面の模式図である。 図４の部分Ｄを拡大して示した図である。 第１外部配線導体及び枠状導体を第１面側から視たときの図である。 内部配線導体を第１面側から視たときの図である。 第２外部配線導体を第１面側から視たときの図である。 アルミナ結晶粒子及びジルコニア結晶粒子を主成分とするセラミック層の断面のＳＥＭ画像である。
　以下、本開示の実施形態を図面に基づいて説明する。ただし、以下で参照する各図は、説明の便宜上、実施形態を説明する上で必要な主要部材のみを簡略化して示したものである。したがって、本開示の実施形態は、参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法、寸法比率等を忠実に表したものではない。
　以下の記載では、「一定」、「直交」、「垂直」、又は「平行」といった表現が用いられる場合がある。これらの各表現は、「一定」、「直交」、「垂直」、又は「平行」を厳密に意味するとは限られない。すなわち、これらの各表現は、例えば、製造精度、設置精度などのずれを許容するものである。
　本開示において、「平面視」とは、セラミック配線基板２１の厚さ方向（Ｚ方向）に視ることをいい、平面透視も含む。「平面方向」とは、セラミック配線基板２１の厚さ方向（Ｚ方向）に直交する方向（Ｘ－Ｙ方向）のことをいう。「断面視」とは、セラミック配線基板２１の厚さ方向（Ｚ方向）に直交する方向（Ｘ－Ｙ方向）に視ることをいう。
　近年求められているセラミック層が薄いセラミック配線基板においては、配線導体の量の調整だけでは反りを十分に低減できない。加熱による反りは表面と裏面との温度が同程度になれば収まるが、表面と裏面の熱伝導性が低いと反りが収まるまでに時間を多く要する。反りが収まらないと次の工程に移れないため、反りが収まるまでに時間を多く要する場合、セラミック配線基板を用いた電子装置製造の生産性が低下する。
　特にセラミック配線基板がマトリクス状に配列された多数個取り配線基板に電子部品を搭載する場合、多数個取り配線基板が大型であるため反りも大きくなってしまう。そのため、この場合は電子装置製造の生産性の低下が特に大きい。
　本開示の一態様によれば、加熱時に発生する反りが短時間で収まりやすいセラミック配線基板及び多数個取り配線基板、並びに当該セラミック配線基板を備える電子装置及び電子モジュールを得ることができる。
［電子装置及び電子モジュール］
　本実施形態の電子装置は、本実施形態のセラミック配線基板と、セラミック配線基板に搭載された電子素子と、を備える。本実施形態の電子モジュールは、モジュール基板と、モジュール基板に搭載された本実施形態の電子装置と、を備える。
　図１Ａは、本実施形態の電子モジュール１００の概略構成を示す断面図である。図１Ｂは、図１Ａの部分Ｂを拡大して示した図である。図１Ｃは、図１Ａの部分Ｃを拡大して示した図である。
　図１Ａに示すように、電子モジュール１００は、例えば、電子機器などに組み込まれた外部のメインボード５００に搭載されるモジュール基板１０と、当該モジュール基板１０に搭載された各種電子装置２０と、を備える。電子装置２０は、例えば、ＳＡＷ（Surface Acoustic Wave）フィルタや水晶デバイスなどであるが、特にこれらに限定されない。モジュール基板１０及び電子装置２０により、何らかの機能に係る機能モジュールが、構成され得る。機能モジュールには、例えば、通信機能に係るフロントエンドモジュールなどが含まれる。モジュール基板１０には、電子装置２０以外に、例えば、スイッチング素子、フィルタ部品、アンテナ部品、パワーアンプなどの電子部品３０が搭載されてもよい。各部材は、接続パッドなどを介して電気的に接続されている。この電気的な接続により、各部材間で電力や信号のやり取りが行われる。
　図１Ｂ、Ｃに示すように、電子装置２０は、セラミック配線基板２１と、電子素子２２と、を備える。セラミック配線基板２１上の電子素子２２は、蓋体又は図１Ｂに示すように封止樹脂２３で覆われて封止されていてもよい。電子素子２２は、セラミック配線基板２１に対して接続パッドなどを介して電気的に接続されている。この電気的な接続により、セラミック配線基板２１と電子素子２２との間で電力や信号のやり取りが行われる。
　図１Ｂに示すように、電子装置２０は、モジュール基板１０に搭載され、当該モジュール基板１０を介してメインボード５００に搭載されていてもよい。また、図１Ｃに示すように、電子装置２０は、モジュール基板１０を介さずにメインボード５００に直接搭載されていてもよい。
　図１Ｂに示すように、電子装置２０がモジュール基板１０に搭載される場合は、一緒に搭載される他の薄型の電子部品３０等と同等の高さにして樹脂封止するために、電子装置２０も薄い方がよい。しかし、電子装置２０を薄くするためにセラミック配線基板２１を薄くすると、加熱時に反りが発生しやすい。そのため、加熱時に発生する反りが短時間で収まりやすい本開示のセラミック配線基板２１は、モジュール基板１０を介してメインボード５００に搭載される電子装置２０に用いられる場合に、特に適している。
　電子装置２０は、例えば、多数個取り配線基板の各セラミック配線基板２１の上に電子素子２２を搭載し、複数の電子素子２２を封止樹脂２３により一括封止した後に個片化することで製造できる。ここで用いる多数個取り配線基板は、詳細は後述するが、セラミック配線基板２１が例えばマトリクス状に配列されて一体となっているものである。多数個取り配線基板の各セラミック配線基板２１への電子素子２２の搭載は、例えば、電子素子２２がマトリクス状に配列されたウエハを多数個取り配線基板に重ねて、各セラミック配線基板２１と各電子素子２２とを接続する方法で行ってもよい。
　電子装置２０の製造方法は、上述の方法に限定されない。例えば、電子装置２０は、多数個取り配線基板からセラミック配線基板２１を個片化した後に、各セラミック配線基板２１に電子素子２２を搭載することによっても得られる。また、電子装置２０は、初めから個片で作製されたセラミック配線基板２１に電子素子２２を搭載することによっても得られる。
　本実施形態のセラミック配線基板２１は、多数個取り配線基板のうちの各セラミック配線基板２１と、電子素子２２の搭載前に多数個取り配線基板から切り分けられたセラミック配線基板２１と、初めから個片で作製されたセラミック配線基板２１と、のいずれであってもよい。
［セラミック配線基板の構成］
　図２～５は、本実施形態の一例であるセラミック配線基板２１の構成を示すための図である。図２及び図３は、当該セラミック配線基板２１の斜視図である。図２はセラミック配線基板２１を電子素子の搭載面である第１面Ｓ１側から見た斜視図である。図３は、セラミック配線基板２１のモジュール基板１０等への実装面である第２面Ｓ２側から見た斜視図である。図４は、図２のＡ－Ａ線の位置におけるセラミック配線基板の断面の模式図である。図５は、図４の部分Ｄを拡大して示した図である。
　図２～５に例示するセラミック配線基板２１は、セラミック基板２１１と、ビア導体２１３と、内部配線導体２１４と、第１外部配線導体２１５と、第１めっき層２１７と、第２外部配線導体２１６と、第２めっき層２１８と、枠状導体２１９と、第３めっき層２２０と、を備える。なお、本実施形態のセラミック配線基板２１は、必ずしも内部配線導体２１４、第１めっき層２１７、第２めっき層２１８、枠状導体２１９、及び第３めっき層２２０を備えていなくてもよい。
　セラミック基板２１１は、２つのセラミック層２１２を含み、厚さ方向に直交する第１面Ｓ１及び第２面Ｓ２を有する。なお、セラミック層２１２の数は、特に限定されず、１つであっても複数であってもよい。セラミック層２１２の数は、特に限定されず、例えば１～３である。セラミック層２１２の数が多いとビア導体２１３の熱伝導経路としての効果が低下しやすくなる。そのため、セラミック配線基板２１は、セラミック層２１２の数が２以下である薄型基板がよい。各セラミック層２１２間は通常それぞれ内部配線導体２１４を有するが、これに限定されず、内部配線導体２１４を有さないセラミック層２１２間があってもよい。
　ビア導体２１３は、少なくとも１つのセラミック層２１２を厚さ方向に貫通する導体である。図４においては、ビア導体２１３は、内部配線導体２１４と第２外部配線導体２１６との間に位置するセラミック層２１２を厚さ方向に貫通している。
　本実施形態において、ビア導体２１３のアスペクト比（高さｈ／径ｄ）は、１未満である。すなわち、本実施形態において、ビア導体の径ｄは、高さｈよりも大きい。ビア導体２１３は、セラミック配線基板２１の厚さ方向（Ｚ方向）における主な熱伝導経路である。ビア導体２１３の径ｄが高さｈよりも大きいことで、セラミック配線基板２１の表面と裏面との間の熱伝導性が高くなり、加熱時に発生する反りが短時間で収まりやすくなる。また、ビア導体２１３の径ｄが大きいと、セラミック配線基板２１の平面方向（Ｘ－Ｙ方向）への熱伝導性も高くなる。そのため、表面と裏面の温度差があったとしても、ビア導体２１３の径ｄが高さｈよりも大きいことで、温度差がなくなるまでの時間が短くなる。
　図５は、図４における部分Ｄを拡大して示した図である。図５は、ビア導体２１３の径ｄ及び高さｈと、ビア導体２１３における熱伝導の様子を示している。
　ビア導体２１３の径ｄとは、平面視におけるビア導体２１３の直径であり、図５に示すように平面方向（図５ではＸ方向）の長さである。ビア導体２１３が平面視で真円形状でない場合、ビア導体２１３の平面視における面積と同一面積の真円の直径を、ビア導体２１３の径とする。ビア導体２１３の高さｈとは、図５に示すように、セラミック配線基板２１の厚さ方向Ｚにおけるビア導体２１３の大きさである。
　図５におけるビア導体２１３内に示した太矢印は、セラミック配線基板２１を下側（第２面Ｓ２側）から加熱したときの、ビア導体２１３内での熱伝導の様子を示している。セラミック配線基板２１を例えば下側（第２面Ｓ２側）から加熱したとき、ビア導体２１３において、厚さ方向（Ｚ方向）の熱伝導は、平面方向（Ｘ－Ｙ方向）の拡散を伴う。熱伝導の拡散は、厚さ方向（Ｚ方向）から４５度の方向であり、熱伝導経路は、厚さ方向（Ｚ方向）から平面方向（Ｘ－Ｙ方向）へ４５度広がる範囲にほぼ含まれる。そのため、ビア導体２１３のアスペクト比（高さｈ／径ｄ）が０．５以下であると、熱伝導性がより高くなる。
　一方、ビア導体２１３のアスペクト比（高さｈ／径ｄ）がある程度大きいと、製造過程においてグリーンシートとビア導体２１３となる導体ペーストとの接触面積が大きくなり、グリーンシートからビア導体２１３となる導体ペーストが脱落しにくくなる。そのため、この観点からは、ビア導体２１３のアスペクト比（高さｈ／径ｄ）が０．３以上であってもよい。
　ビア導体２１３の高さｈは、特に限定されないが、例えば１０～５０μｍであり、具体的には例えば２０～４０μｍ程度である。ビア導体２１３の高さｈは、当該ビア導体２１３が貫通するセラミック層２１２の厚さとほぼ一致する。ビア導体２１３の径ｄは、高さｈよりも大きければ特に限定されないが、例えば１００μｍ以下であり、具体的には例えば５０～９０μｍ程度である。
　内部配線導体２１４は、複数のセラミック層２１２の間に位置する。第１外部配線導体２１５は、第１面Ｓ１に位置する。第２外部配線導体２１６は、第２面Ｓ２に位置する。枠状導体２１９は、第１面Ｓ１の外周部の上に位置する。
　図４に示すセラミック配線基板２１おいて、内部配線導体２１４と第２外部配線導体２１６は、ビア導体２１３を介して電気的に接続されている。内部配線導体２１４と第１外部配線導体２１５は、これらの間に位置するセラミック層２１２を厚さ方向に貫通する不図示のビア導体を介して電気的に接続されている。内部配線導体２１４と枠状導体２１９も、これらの間に位置するセラミック層２１２を厚さ方向に貫通する不図示のビア導体を介して電気的に接続されている。
　第１めっき層２１７は、第１外部配線導体２１５を覆っている。第２めっき層２１８は、第２外部配線導体２１６を覆っている。第３めっき層２２０は、枠状導体２１９を覆っている。第１めっき層２１７、第２めっき層２１８、第３めっき層２２０は、それぞれ第１外部配線導体２１５、第２外部配線導体２１６、及び枠状導体２１９の耐腐食性を高める。
　１つのセラミック層２１２の厚さは、特に限定されないが、例えば５０μｍ以下であり、具体的には例えば２０～４０μｍ程度である。
　第１外部配線導体２１５の厚さｔ１、第２外部配線導体２１６の厚さｔ２、及び内部配線導体２１４の厚さｔ３は、それぞれ、例えば２０μｍ以下であり、具体的には例えば５～１０μｍ程度である。厚さｔ１～３がそれぞれにおいて均一でない場合、厚さｔ１～３とはそれぞれの最大厚さのことをいう。厚さｔ１～３は、それぞれ同じであっても異なっていてもよい。
　第１めっき層２１７の厚さｔ１１、及び第２めっき層２１８の厚さｔ２１は、それぞれ、例えば２０μｍ以下であり、具体的には例えば５～１０μｍ程度である。厚さｔ１１、ｔ２１がそれぞれにおいて均一でない場合、厚さｔ１１、ｔ２１とはそれぞれの最大厚さのことをいう。厚さｔ１１、ｔ２１は、それぞれ同じであっても異なっていてもよい。
　めっき層２１７、２１８は通常、外部配線導体２１５、２１６よりも密度が高く熱伝導性が高い。そのため、めっき層２１７、２１８の厚さが一定以上であると、セラミック配線基板２１の全体としての熱伝導性が高くなりやすくなる。この観点からは、第１外部配線導体２１５の厚さｔ１に対する第１めっき層２１７の厚さｔ１１が、１／２以上であってもよい。また、第２外部配線導体２１６の厚さｔ２に対する第２めっき層２１８の厚さｔ２１が、１／２以上であってもよい。
　配線導体２１４～２１６及びめっき層２１７、２１８は通常、セラミック層２１２よりも熱伝導性が高い。そのため、配線導体２１４～２１６及びめっき層２１７、２１８の合計厚さが一定以上であると、セラミック配線基板２１の全体としての熱伝導性が高くなりやすくなる。また、配線導体２１４～２１６及びめっき層２１７、２１８の合計厚さが一定以上であると、セラミック配線基板２１の靭性が高くなり、セラミック配線基板２１が割れにくくなる。この観点からは、複数のセラミック層２１２の合計厚さＴに対する内部配線導体２１４、第１外部配線導体２１５、第１めっき層２１７、第２外部配線導体２１６、及び第２めっき層２１８の合計厚さ（ｔ３＋ｔ１＋ｔ１１＋ｔ２＋ｔ２１）が、１／３以上であってもよい。
　セラミック配線基板２１の全体の厚さは、特に限定されないが、例えば２５～３００μｍ、２５～１００μｍ、２５～５０μｍ等である。セラミック配線基板２１の全体の厚さが均一でない場合、厚さとは最大厚さのことをいう。
　図６Ａ～Ｃは、図２に示すセラミック配線基板２１を第１面Ｓ１側から平面視又は平面透視した図である。当該セラミック配線基板２１は、第１外部配線導体２１５、内部配線導体２１４、及び第２外部配線導体２１６を備え、更に第１面Ｓ１の外周部の上に枠状導体２１９を備える。
　図６Ａは、セラミック配線基板２１が備える第１外部配線導体２１５及び枠状導体２１９を第１面Ｓ１側から視たときの図である。図６Ｂは、セラミック配線基板２１が備える内部配線導体２１４を第１面Ｓ１側から視たときの図である。図６Ｃは、セラミック配線基板２１が備える第２外部配線導体２１６を第１面Ｓ１側から視たときの図である。図６Ａ～Ｃにおける外枠Ｐは、セラミック配線基板２１の外縁を示す。図６Ａ～ＣにおけるＡ－Ａ線は、図２におけるＡ－Ａ線と平面視で同じ位置を示す。
　図６Ａ、Ｂにおける破線の円は、第１外部配線導体２１５及び枠状導体２１９と内部配線導体２１４との間に位置するセラミック層２１２を厚さ方向（Ｚ方向）に貫通するビア導体２１３ａ～ｃの位置を表している。ビア導体２１３ａは、径が相対的に大きい第１ビア導体であり、かつ、枠状導体２１９と接続していないビア導体である。ビア導体２１３ｂは、径が相対的に小さい第２ビア導体であり、かつ、枠状導体２１９と接続していないビア導体である。ビア導体２１３ｃは、径が相対的に小さい第２ビア導体であり、かつ、枠状導体２１９と接続しているビア導体である。ビア導体２１３ａ～ｃの詳細は後述する。
　図６Ｂ、Ｃにおける一点鎖線の円は、内部配線導体２１４と第２外部配線導体２１６との間に位置するセラミック層２１２を厚さ方向（Ｚ方向）に貫通するビア導体２１３ｄの位置を表している。
　第１外部配線導体２１５は、セラミック配線基板２１に電子素子２２を搭載する際の接続パッドとして機能する。
　第２外部配線導体２１６は、モジュール基板１０にセラミック配線基板２１を搭載する際の接続パッドとして機能する。
　枠状導体２１９は、第１面Ｓ１における平面方向（Ｘ－Ｙ方向）の熱伝導を促進させる。枠状導体２１９は、セラミック配線基板２１に電子素子２２を搭載させた後に蓋体を用いて電子装置２０を封止する際のシールリングを兼ねてもよい。枠状導体２１９の幅は、セラミック配線基板２１の大きさにもよるが、例えば５０～３００μｍ程度である。
　ビア導体２１３ｃは、枠状導体２１９と接続している。このように少なくとも１つのビア導体２１３（図６Ａにおいては２つのビア導体２１３ｃ）が枠状導体２１９と接続していることによって、ビア導体２１３を介して枠状導体２１９に熱が直接伝導するため、枠状導体２１９による平面方向（Ｘ－Ｙ方向）への熱伝導がより促進される。なお、セラミック配線基板２１が枠状導体２１９を備えていたとしても、必ずしも少なくとも１つのビア導体２１３が枠状導体２１９と接続していなくてもよい。
　図６Ａにおける二点鎖線は、第１面Ｓ１を構成するセラミック層２１２を平面視で縦横２つずつの４つのエリアに均等に分けている。この４つのエリアのうち、第１面Ｓ１を構成するセラミック層２１２に位置するビア導体２１３ａ～ｃのうち少なくとも１つ（図６Ａにおいてはビア導体２１３ｃ）が枠状導体２１９の角部と接続しているエリアを、第１エリアＥ１とする。第１面Ｓ１を構成するセラミック層２１２に位置するビア導体２１３ａ～ｃが１つも枠状導体２１９の角部と接続していないエリアを、第２エリアＥ２とする。図６Ａに示すように、第１面Ｓ１を構成するセラミック層２１２は、第１エリアＥ１及び第２エリアＥ２をそれぞれ１つ又は複数有していてもよい。このとき、図６Ａに示すように、枠状導体２１９と接続していないビア導体２１３ａ、ｂの数が、第１エリアＥ１より第２エリアＥ２の方が多くてもよい。このとき、第１エリアＥ１が複数ある場合、各第１エリアＥ１における枠状導体２１９と接続していないビア導体２１３ａ、ｂの数は、同じであっても異なっていてもよい。第２エリアＥ２が複数ある場合、各第２エリアＥ２における枠状導体２１９と接続していないビア導体２１３ａ、ｂの数（すなわち各第２エリアＥ２におけるビア導体の数）は、同じであっても異なっていてもよい。「枠状導体と接続していないビア導体の数が、第１エリアより第２エリアの方が多い」とは、いずれの第１エリアＥ１における枠状導体２１９と接続していないビア導体２１３ａ、ｂの数が、いずれの第２エリアＥ２における枠状導体２１９と接続していないビア導体２１３ａ、ｂの数よりも多いことをいう。枠状導体２１９と接続していないビア導体２１３ａ、ｂの数が、第１エリアＥ１より第２エリアＥ２の方が多いことで、第１エリアＥ１で枠状導体２１９に熱が伝導しても、枠状導体２１９と接続していないビア導体２１３ａ、ｂの数が多いため、第１面Ｓ１の平面方向（Ｘ－Ｙ方向）の内側へ伝導する熱が不足しない。これによって、熱が均一に伝導されやすくなる。
　なお、図６Ａに示すように第１エリアＥ１と第２エリアＥ２が２つずつある場合に、各第１エリアＥ１における枠状導体２１９と接続していないビア導体２１３ａ、ｂの数が２つずつであって、各第２エリアＥ２における枠状導体２１９と接続していないビア導体２１３ａ、ｂの数が１つずつであってもよい。各第１エリアＥ１における枠状導体２１９と接続していないビア導体２１３ａ、ｂの数が３つずつであって、各第２エリアＥ２における枠状導体２１９と接続していないビア導体２１３ａ、ｂの数が２つずつであってもよい。
　平面視において、ビア導体２１３ａ～ｄが、セラミック層２１２の外縁部に位置していてもよい。外縁部とは、セラミック層２１２を平面視で縦横３つずつの９つのエリアに均等に分けたときの、中央の１つエリア（中央部）を除く８つエリアのことをいう。セラミック層２１２を平面視で縦横３つずつの９つのエリアに均等に分けている様子は、図６Ｂにおいて、セラミック配線基板２１の外縁と、二点鎖線で示されている。セラミック配線基板２１が個片である場合、側面からの放熱によって、外縁部は厚さ方向（Ｚ方向）へ伝導する熱が減少しやすい。セラミック配線基板２１が、セラミック配線基板２１の領域間に分割溝を有する多数個取り配線基板に含まれるものである場合、分割溝からの放熱によって、外縁部は厚さ方向（Ｚ方向）へ伝導する熱が減少しやすい。セラミック配線基板２１が、セラミック配線基板２１の領域間に切断代を有する多数個取り配線基板に含まれるものである場合で、切断代に導体が少ない場合は、切断代に近接する外縁部は厚さ方向（Ｚ方向）へ伝導する熱が減少しやすい。切断代であるセラミック配線基板の領域間は、通常ビア導体を有さないため、導体が少ない。また、切断代であるセラミック配線基板２１の領域間は内部枠状導体を有し得るが、内部枠状導体を有さない場合、セラミック配線基板２１の領域間は導体が少ない。このような外縁部に対して、中央部は、ビア導体２１３ａ～ｄが位置していなかったとしても、外縁部に位置する複数のビア導体２１３ａ～ｄに囲まれていれば、十分に熱伝導され得る。そのため、ビア導体２１３ａ～ｄがセラミック層２１２の外縁部に位置していることによって、熱が均一に伝導されやすくなる。図６Ｂに示すように全てのビア導体２１３ａ～ｄがセラミック層２１２の外縁部に位置していると、熱がより均一に伝導されやすくなる。なお、必ずしも全てのビア導体２１３ａ～ｄがセラミック層２１２の外縁部に位置していなくてもよい。
　図６Ａ、Ｂに示すように、第１外部配線導体２１５及び枠状導体２１９と内部配線導体２１４との間に位置するセラミック層２１２は、ビア導体として、複数の第１ビア導体２１３ａと、複数の第２ビア導体２１３ｂ、ｃと、を備えている。第２ビア導体２１３ｂ、ｃは、第１ビア導体２１３ａよりも径が小さい。また、第２ビア導体２１３ｂ、ｃ間の最短距離が、第１ビア導体２１３ａ間の最短距離よりも小さい。ここで「最短距離」とは、平面視での最短距離のことをいう。各ビア導体２１３ａ～ｃは、配線の引き回し等の影響により、径が異なる場合がある。径が小さい第２ビア導体２１３ｂ、ｃは相対的に熱伝導性が劣る。しかし、同一セラミック層２１２が複数の第１ビア導体２１３ａと、複数の第２ビア導体２１３ｂ、ｃと、を備える場合であっても、第２ビア導体２１３ｂ、ｃ間の最短距離が第１ビア導体２１３ａ間の最短距離よりも小さいことで、熱伝導性が確保される。言い換えると、径が小さい第２ビア導体２１３ｂ、ｃが近くに複数配置されることによって、１つの径が大きい第１ビア導体２１３ａと同等の熱伝導性が確保される。なお、セラミック層２１２は、必ずしも複数の第１ビア導体２１３ａと、複数の第２ビア導体２１３ｂ、ｃと、を備えていなくてもよい。また、同一セラミック層２１２が複数の第１ビア導体２１３ａと、複数の第２ビア導体２１３ｂ、ｃと、を備える場合であっても、必ずしも第２ビア導体２１３ｂ、ｃ間の最短距離が第１ビア導体２１３ａ間の最短距離よりも小さくなくてもよい。
　図６Ｂに示すように、内部配線導体２１４は、ビア導体２１３ａ～ｄと接続している。また、内部配線導体２１４は、第１面Ｓ１と直交するいずれかの側面に引き出されている。上述のとおり、側面付近である外縁部は放熱されやすいため熱伝導性が低い。内部配線導体２１４がビア導体２１３ａ～ｄと接続しており、かつ、側面に引き出されていることによって、セラミック層２１２間における平面方向（Ｘ－Ｙ）への熱伝導性が高くなる。また、セラミック配線基板２１が多数個取り配線基板となっている場合、上述のとおり、側面の分割溝又は切断代がある部分では、厚さ方向（Ｚ方向）の熱伝導性が低くなりやすい。しかし、内部配線導体２１４がビア導体２１３ａ～ｄと接続しており、かつ、側面に引き出されていることによって、分割溝又は切断代がある部分においても厚さ方向（Ｚ方向）の熱伝導性が低くなりにくくなる。なお、内部配線導体２１４は、必ずしも全てのビア導体２１３ａ～ｄと接続していなくてもよい。また、内部配線導体２１４は、必ずしも第１面Ｓ１と直交するいずれかの側面に引き出されていなくてもよい。
　セラミック配線基板２１のＸ方向における大きさは、例えば０．８～１．６ｍｍ程度である。セラミック配線基板２１のＹ方向における大きさは、例えば０．６～１．２ｍｍ程度である。
［多数個取り配線基板］
　多数個取り配線基板は、複数のセラミック配線基板２１が、縦横に配列されて一体となっているものである。多数個取り配線基板において、複数のセラミック配線基板２１は例えばマトリクス状に配列される。多数個取り配線基板は、各セラミック配線基板２１の間や多数個取り配線基板の外周部に、例えば分割溝又は切断代を有する。
　多数個取り配線基板は、内部枠状導体を有していてもよい。内部枠状導体は、各セラミック層２１２間において、各セラミック配線基板２１をそれぞれ取り囲むように、セラミック配線基板２１の外部の切断代に位置する。内部枠状導体は、隣り合うもの同士が繋がって、全体として格子状（網目状）でもよい。
　内部配線導体２１４が第１面Ｓ１と直交するいずれかの側面に引き出されている場合、内部配線導体２１４は内部枠状導体に接続されていてもよい。これによって、多数個取り配線基板の内部において、平面方向（Ｘ－Ｙ）への熱伝導性が高くなる。
　多数個取り配線基板から各セラミック配線基板２１を個片化する際に、内部枠状導体は切除される。そのため、個片化されたセラミック配線基板２１では、内部枠状導体は、各セラミック配線基板２１の側面には現れない。したがって、個片化されたセラミック配線基板２１では、内部配線導体２１４間は短絡しない。
　多数個取り配線基板の外周部に位置する、内部枠状導体の最外周部は、各セラミック配線基板２１の領域間の内部枠状導体よりも幅広であってもよい。多数個取り配線基板の外周部も側面からの放熱による影響で熱伝導性が低くなりやすいが、内部枠状導体の最外周部が幅広であることによって、多数個取り配線基板の外周部における熱伝送性の低下を低減できる。
　多数個取り配線基板におけるセラミック配線基板２１の数は、例えば３０個×４０個であるが、特に限定されない。多数個取り配線基板の平面視における大きさは、例えば５０ｍｍ×５０ｍｍ程度である。
［成分］
　セラミック層２１２の成分は、例えば酸化アルミニウム質焼結体、ガラスセラミック焼結体、ムライト質焼結体、窒化アルミニウム質焼結体等である。
　セラミック層２１２の成分は、具体的には、アルミナ（酸化アルミニウム、Ａｌ２Ｏ３）結晶粒子及びジルコニア（酸化ジルコニウム、ＺｒＯ２）結晶粒子であってもよい。アルミナ結晶粒子及びジルコニア結晶粒子を主成分とするセラミック層２１２は、ボイドが小さくかつ少なくなりやすいため、熱伝導性が高い。
　ジルコニア結晶粒子は、安定化剤、例えばイットリア（酸化イットリウム、Ｙ２Ｏ３）などにより部分安定化されたものであってよい。
　図７は、アルミナ結晶粒子４０及びジルコニア結晶粒子４１を主成分とするセラミック層２１２の断面の一部のＳＥＭ画像である。図７のＳＥＭ画像において、色が濃い粒子がアルミナ結晶粒子４０であり、色が薄い粒子がジルコニア結晶粒子４１である。
　図７に示すセラミック層２１２において、アルミナ結晶粒子４０の粒径は、０．５～５μｍ程度であり、ジルコニア結晶粒子４１の粒径は０．２～２μｍ程度である。このように、アルミナ結晶粒子４０の粒径がジルコニア結晶粒子４１の粒径よりも大きくてもよい。当該粒径は例えば平均粒径である。
　図７に示すように、アルミナ結晶粒子４０同士が連続的に位置し、ジルコニア結晶粒子４１がアルミナ結晶粒子４０の周りに点在していてもよい。アルミナ結晶粒子４０は、ジルコニア結晶粒子４１よりも熱伝導性が高い。例えば９６％アルミナ材料の２０℃における熱伝導率は２４Ｗ／（ｍ・Ｋ）であり、ジルコニア材料の２０℃における熱伝導率は３～４Ｗ／（ｍ・Ｋ）である。そのため、アルミナ結晶粒子４０同士が連続的に位置し、ジルコニア結晶粒子４１がアルミナ結晶粒子４０の周りに点在していることによって、セラミック層２１２の熱伝導性が高くなる。
　セラミック層２１２は、副成分として、酸化マンガン（Ｍｎ２Ｏ３）、シリカ（二酸化ケイ素、ＳｉＯ２）、マグネシア（酸化マグネシウム、ＭｇＯ）、又はカルシア（酸化カルシウム、ＣａＯ）を含んでいてもよい。これらは、例えばアルミナ及びジルコニアの焼結助剤として機能する。
　セラミック層２１２の成分比率は、特には限られないが、一例として、アルミナが６５ｗｔ％、ジルコニアが３０ｗｔ％、シリカが３ｗｔ％、酸化マグネシウムが１ｗｔ％、酸化カルシウムが１ｗｔ％である。ジルコニアの比率が３０ｗｔ％より大きくてもよい。ジルコニアの比率が３０ｗｔ％よりも大きいことで、靭性が高くセラミック配線基板２１が極めて薄い場合でも割れ難いものとなる。なお、セラミック層２１２の成分比率は、これらに限定されない。
　ビア導体２１３、内部配線導体２１４、第１外部配線導体２１５、第２外部配線導体２１６、及び枠状導体２１９は、信号や電力などを伝える導体成分を含有する。各導体が含有する導体成分の例としては、タングステン、モリブデン、マンガン、銅、銀、パラジウム、金、白金、ニッケル、コバルト、これらの合金等が挙げられる。各導体が含有する成分は、同じであっても異なっていてもよい。
　第１めっき層２１７及び第２めっき層２１８は、ニッケル、金等を含有する。各めっき層が含有する成分は、同じであっても異なっていてもよい。
　各部材の成分の組み合わせは、特に限定されないが、例えば以下のようにできる。かっこ内に記載の熱伝導率は、２０℃における熱伝導率である。
　セラミック層：アルミナ結晶粒子及びジルコニア結晶粒子（熱伝導率：１４Ｗ／（ｍ・Ｋ））
　ビア導体：モリブデン（熱伝導率：１４２Ｗ／（ｍ・Ｋ））
　第１外部配線導体、第２外部配線導体、内部配線導体等の配線導体：タングステン（熱伝導率：１６８Ｗ／（ｍ・Ｋ））
　第１めっき層、第２めっき層等のめっき層：ニッケル（熱伝導率：９１Ｗ／（ｍ・Ｋ））
　モリブデンの融点は２６２３℃であり、タングステンの融点は３３８７℃である。このようにモリブデンは融点が比較的低いため、焼結時に緻密化しやすい。そのため、ビア導体２１３がモリブデンを含有すると、ビア導体２１３の熱伝導性が高くなりやすく、かつ、ビア導体２１３がセラミック層２１２から突出してしまうビア凸形状になりにくい。
　配線導体がタングステンを含有すると、多数個取り配線基板の切断時に配線導体の端面が外部に露出しても、配線導体が水分によりイオン化しにくい。これにより、配線導体が溶出しにくくなり、ショートが発生しにくくなる。
　配線導体の成分がタングステンであり、当該タングステンがビア導体２１３内に拡散していてもよい。これにより、ビア導体２１３と配線導体の密着性が高くなり、セラミック配線基板２１の接続信頼性が高くなる。
　配線導体の成分がタングステンであり、当該タングステンがセラミック層内に拡散していてもよい。これにより、セラミック層２１２の熱伝導性が高くなる。
［セラミック配線基板の製造方法］
　本実施形態のセラミック配線基板２１の製造方法は、特に限定されない。本実施形態のセラミック配線基板２１は、例えばセラミック層２１２をなすセラミック粉末と、配線導体をなすメタライズ部材と、が、金型などで成形された後に一体焼結されることによって製造され得る。
　セラミック配線基板２１は、具体的には、例えば以下の手順で製造できる。まず、セラミック粉末、バインダー及び溶媒を混錬してスラリーを作製する。このスラリーをドクターブレード法などの成形方法によりシート状にして、セラミック層２１２となるグリーンシートを形成する。セラミック粉末には、例えばアルミナが６５ｗｔ％、ジルコニアが３０ｗｔ％、シリカが３ｗｔ％、酸化マグネシウムが１ｗｔ％、酸化カルシウムが１ｗｔ％含まれる。得られたグリーンシートに、メタライズ部材となる導体ペーストで、配線パターンを形成する。グリーンシートの所定位置に金型などを用いて貫通孔を形成する。導体ペーストで貫通孔を充填することで、ビア導体２１３となるビア導体パターンを形成する。ビア導体パターンが形成されたグリーンシートの所定位置に所定のパターン形状で導体ペーストを印刷して、配線導体の配線パターンが形成されたグリーンシートを作製する。配線パターンが形成された複数のグリーンシートを積層して積層体を作製する。この積層体を焼成することで、セラミック層２１２と配線導体とが同時焼成されて形成されたセラミック配線基板２１を製造できる。
　第１めっき層２１７、第２めっき層２１８等のめっき層を形成する方法は、特に限定されず、電解めっき法であってもよく、無電解めっき法であってもよい。
　以上のように、本開示のセラミック配線基板２１は、セラミック基板２１１と、ビア導体２１３と、を備える。セラミック基板２１１は、１つ又は複数のセラミック層２１２を含み、厚さ方向に直交する第１面Ｓ１及び第２面Ｓ２を有する。ビア導体２１３は、少なくとも１つのセラミック層２１２を厚さ方向に貫通する。ビア導体２１３のアスペクト比（高さ／径）は、１未満である。これによって、セラミック配線基板２１の熱伝導性が高くなる。
　ビア導体２１３のアスペクト比（高さ／径）は、０．５以下であってもよい。これによって、セラミック配線基板２１の熱伝導性がより高くなる。
　平面視において、ビア導体２１３は、セラミック層２１２の外縁部に位置していてもよい。これによって、熱が均一に伝導されやすくなる。
　セラミック配線基板２１は、セラミック層２１２のうちの少なくとも１つに、ビア導体２１３として、複数の第１ビア導体２１３ａと、第１ビア導体２１３ａよりも径が小さい複数の第２ビア導体２１３ｂと、を備えていてもよい。このとき、第２ビア導体２１３ｂ間の最短距離は、第１ビア導体２１３ａ間の最短距離よりも小さくてもよい。これによって、相対的に熱伝導性が劣る径が小さい第２ビア導体２１３ｂを備えていても、熱伝導性が確保される。
　セラミック配線基板２１は、第１面Ｓ１の外周部の上に枠状導体２１９を備えていてもよい。これによって、第１面Ｓ１における平面方向（Ｘ－Ｙ方向）の熱伝導が促進される。
　少なくとも１つのビア導体２１３は、枠状導体２１９と接続していてもよい。これによって、ビア導体２１３を介して枠状導体２１９に熱が直接伝導するため、枠状導体２１９による平面方向（Ｘ－Ｙ方向）への熱伝導がより促進される。
　第１面Ｓ１を構成するセラミック層２１２を平面視で縦横２つずつの４つのエリアに均等に分けたとき、第１面Ｓ１を構成するセラミック層２１２は、前記エリアとして、ビア導体２１３が枠状導体２１９の角部と接続している第１エリアＥ１と、ビア導体２１３が枠状導体２１９の角部と接続していない第２エリアＥ２と、をそれぞれ１つ又は複数有していてもよい。このとき、枠状導体２１９と接続していないビア導体２１３の数が、第１エリアＥ１より第２エリアＥ２の方が多くてもよい。これによって、熱が均一に伝導されやすくなる。
　セラミック基板２１１がセラミック層２１２を複数含み、セラミック配線基板２１がセラミック層２１２間に位置する内部配線導体２１４を備えていてもよい。このとき、内部配線導体２１４が、ビア導体２１３と接続し、かつ、セラミック配線基板２１の第１面Ｓ１と直交する側面に引き出されていてもよい。これによって、セラミック層２１２間における平面方向（Ｘ－Ｙ）への熱伝導性が高くなる。また、分割溝がある部分においても厚さ方向（Ｚ方向）の熱伝導性が低くなりにくくなる。
　セラミック配線基板２１は、第１外部配線導体２１５と、第１めっき層２１７と、を備えていてもよい。第１外部配線導体２１５は、第１面Ｓ１に位置する。第１めっき層２１７は、第１外部配線導体２１５を覆う。このとき、第１外部配線導体２１５の厚さに対する第１めっき層２１７の厚さが、１／２以上であってもよい。これによって、セラミック配線基板２１の全体としての熱伝導性が高くなりやすくなる。
　セラミック基板２１１が、セラミック層２１２を複数含み、セラミック配線基板２１が、内部配線導体２１４と、第１外部配線導体２１５と、第１めっき層２１７と、第２外部配線導体２１６と、第２めっき層２１８と、を備えていてもよい。内部配線導体２１４は、セラミック層２１２間に位置する。第１外部配線導体２１５は、第１面Ｓ１に位置する。第１めっき層２１７は、第１外部配線導体２１５を覆う。第２外部配線導体２１６は、第２面Ｓ２に位置する。第２めっき層２１８は、第２外部配線導体２１６を覆う。このとき、複数のセラミック層２１２の合計厚さに対する内部配線導体２１４、第１外部配線導体２１５、第１めっき層２１７、第２外部配線導体２１６、及び第２めっき層２１８の合計厚さが、１／３以上であってもよい。これによって、セラミック配線基板２１の全体としての熱伝導性が高くなりやすくなる。また、セラミック配線基板２１の靭性が高くなり、セラミック配線基板２１が割れにくくなる。
　セラミック層２１２が、アルミナ結晶粒子４０及びジルコニア結晶粒子４１を含有していてもよい。このとき、アルミナ結晶粒子４０の粒径が、ジルコニア結晶粒子４１の粒径よりも大きく、ジルコニア結晶粒子４１が、アルミナ結晶粒子４０の周りに点在していてもよい。これによって、セラミック層２１２の熱伝導性が高くなる。
　本開示の電子装置２０は、本開示のセラミック配線基板２１と、セラミック配線基板２１に搭載された電子素子２２と、を備える。本開示のセラミック配線基板２１は、上述のとおり表面と裏面との間の熱伝導性が高いため、電子素子２２からの放熱性が高い。例えば電子素子２２がセラミック配線基板２１の第１面Ｓ１側に搭載される場合、電子素子２２から発せられた熱は、第１面Ｓ１から第２面Ｓ２に向かう方向に伝導し、第２面Ｓ２から放出される。セラミック配線基板２１の放熱性が高いことによって、電子装置２０における電子素子２２の動作信頼性が向上する。また、セラミック配線基板２１の放熱性が高いことによって、熱応力が低くなるため、電子装置２０における電子素子２２の実装信頼性も向上する。
　本開示の電子モジュール１００は、モジュール基板１０と、モジュール基板１０に搭載された本開示の電子装置２０と、を備える。電子モジュール１００においても、セラミック配線基板２１の放熱性が高いことによって、電子素子２２の動作信頼性及び実装信頼性が向上する。
　本開示の多数個取り配線基板は、複数の本開示のセラミック配線基板が、縦横に配列されて一体となったものである。
　以上、本開示の各実施形態について説明したが、本開示のセラミック配線基板、電子装置、電子モジュール及び多数個取り配線基板は、上記実施形態に限られるものでない。
　例えば、上記の実施形態で示したセラミック配線基板２１は平板状であるが、セラミック配線基板２１は凹部（キャビティ）を有していてもよい。この場合、セラミック配線基板２１は、第１面Ｓ１に凹部を有し、第１外部配線導体２１５を当該凹部の底面に有していてもよい。当該凹部は、セラミック配線基板２１が第１面Ｓ１の外周部の上に枠状のセラミック層を有することで形成されていてもよい。
　その他、上記の実施形態で示した細部は、本開示の趣旨を逸脱しない範囲で適宜変更可能である。本発明の範囲は、特許請求の範囲に記載した発明の範囲とその均等の範囲を含む。各実施形態の種々の組み合わせは上述の実施形態の例に限定されない。また、各実施形態同士の組み合わせも可能である。
　本開示は、セラミック配線基板、電子装置、電子モジュール及び多数個取り配線基板に利用することができる。
１０　モジュール基板
２０　電子装置
２１　セラミック配線基板
２１１　セラミック基板
２１２　セラミック層
２１３　ビア導体
２１４　内部配線導体
２１５　第１外部配線導体
２１６　第２外部配線導体
２１７　第１めっき層
２１８　第２めっき層
２１９　枠状導体
２２０　第３めっき層
２２　電子素子
２３　封止樹脂
３０　電子部品
４０　アルミナ結晶粒子
４１　ジルコニア結晶粒子
１００　電子モジュール
５００　メインボード

Claims (14)

  1. 　１つ又は複数のセラミック層を含み、厚さ方向に直交する第１面及び第２面を有するセラミック基板と、
    　少なくとも１つの前記セラミック層を厚さ方向に貫通するビア導体と、を備え、
    　前記ビア導体のアスペクト比（高さ／径）が、１未満である、
    　セラミック配線基板。
  2. 　前記ビア導体のアスペクト比（高さ／径）が、０．５以下である、
    　請求項１に記載のセラミック配線基板。
  3. 　平面視において、前記ビア導体が、前記セラミック層の外縁部に位置する、
    　請求項１又は２に記載のセラミック配線基板。
  4. 　前記セラミック層のうちの少なくとも１つに、前記ビア導体として、複数の第１ビア導体と、前記第１ビア導体よりも径が小さい複数の第２ビア導体と、を備え、
    　前記第２ビア導体間の最短距離が、前記第１ビア導体間の最短距離よりも小さい、
    　請求項１～３のいずれか一項に記載のセラミック配線基板。
  5. 　前記第１面の外周部の上に枠状導体を備える、
    　請求項１～４のいずれか一項に記載のセラミック配線基板。
  6. 　少なくとも１つの前記ビア導体が、前記枠状導体と接続している、
    　請求項５に記載のセラミック配線基板。
  7. 　前記第１面を構成する前記セラミック層を平面視で縦横２つずつの４つのエリアに均等に分けたとき、
    　前記第１面を構成する前記セラミック層が、前記エリアとして、前記ビア導体が前記枠状導体の角部と接続している第１エリアと、前記ビア導体が前記枠状導体の角部と接続していない第２エリアと、をそれぞれ１つ又は複数有し、
    　前記枠状導体と接続していない前記ビア導体の数が、前記第１エリアより第２エリアの方が多い、
    　請求項６に記載のセラミック配線基板。
  8. 　前記セラミック基板が、前記セラミック層を複数含み、
    　当該セラミック配線基板が、前記セラミック層間に位置する内部配線導体を備え、
    　前記内部配線導体が、前記ビア導体と接続し、かつ、当該セラミック配線基板の前記第１面と直交する側面に引き出されている、
    　請求項１～７のいずれか一項に記載のセラミック配線基板。
  9. 　前記第１面に位置する第１外部配線導体と、
    　前記第１外部配線導体を覆う第１めっき層と、を備え、
    　前記第１外部配線導体の厚さに対する前記第１めっき層の厚さが、１／２以上である、
    　請求項１～８のいずれか一項に記載のセラミック配線基板。
  10. 　前記セラミック基板が、前記セラミック層を複数含み、
    　当該セラミック配線基板が、
    　　前記セラミック層間に位置する内部配線導体と、
    　　前記第１面に位置する第１外部配線導体と、
    　　前記第１外部配線導体を覆う第１めっき層と、
    　　前記第２面に位置する第２外部配線導体と、
    　　前記第２外部配線導体を覆う第２めっき層と、を備え、
    　複数の前記セラミック層の合計厚さに対する前記内部配線導体、前記第１外部配線導体、前記第１めっき層、前記第２外部配線導体、及び前記第２めっき層の合計厚さが、１／３以上である、
    　請求項１～９のいずれか一項に記載のセラミック配線基板。
  11. 　前記セラミック層が、アルミナ結晶粒子及びジルコニア結晶粒子を含有し、
    　前記アルミナ結晶粒子の粒径が、前記ジルコニア結晶粒子の粒径よりも大きく、
    　前記ジルコニア結晶粒子が、前記アルミナ結晶粒子の周りに点在している、
    　請求項１～１０のいずれか一項に記載のセラミック配線基板。
  12. 　請求項１～１１のいずれか一項に記載のセラミック配線基板と、
    　前記セラミック配線基板に搭載された電子素子と、を備える、
    　電子装置。
  13. 　モジュール基板と、
    　前記モジュール基板に搭載された請求項１２に記載の電子装置と、を備える、
    　電子モジュール。
  14. 　複数の請求項１～１１のいずれか一項に記載のセラミック配線基板が、縦横に配列されて一体となっている、
    　多数個取り配線基板。
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