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WO2025074208A1 - Semiconductor device - Google Patents

Semiconductor device Download PDF

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Publication number
WO2025074208A1
WO2025074208A1 PCT/IB2024/059442 IB2024059442W WO2025074208A1 WO 2025074208 A1 WO2025074208 A1 WO 2025074208A1 IB 2024059442 W IB2024059442 W IB 2024059442W WO 2025074208 A1 WO2025074208 A1 WO 2025074208A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating layer
oxide
film
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/IB2024/059442
Other languages
French (fr)
Japanese (ja)
Inventor
山崎舜平
村川努
倉田求
澤井寛美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of WO2025074208A1 publication Critical patent/WO2025074208A1/en
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs

Definitions

  • the semiconductor layer has a portion in contact with the second conductive layer, a portion located along a side of the first insulating layer in the second opening, a portion in contact with a side of the first conductive layer in the first opening, and a portion in contact with an upper surface of the second insulating layer at the bottom of the first opening.
  • the third insulating layer covers the semiconductor layer in the first opening and in the second opening, and the third conductive layer covers the third insulating layer in the first opening and in the second opening.
  • a semiconductor device a memory device, a display device, or an electronic device having a novel configuration
  • at least one of the problems of the prior art can be at least alleviated.
  • 1A and 1B show an example of the configuration of a semiconductor device.
  • 2A and 2B show examples of the configuration of a semiconductor device.
  • 3A and 3B show examples of the configuration of a semiconductor device.
  • 4A to 4D show examples of the configuration of a semiconductor device.
  • 5A and 5B show examples of the configuration of a semiconductor device.
  • 6A and 6B show examples of the configuration of a semiconductor device.
  • 7A to 7E are diagrams illustrating a method for manufacturing a semiconductor device.
  • 8A to 8C are diagrams illustrating a method for manufacturing a semiconductor device.
  • 9A to 9C are diagrams illustrating a method for manufacturing a semiconductor device.
  • 10A and 10B are diagrams illustrating a method for manufacturing a semiconductor device.
  • electrically connected includes a connection via "something that has some kind of electrical action.”
  • something that has some kind of electrical action is not particularly limited as long as it allows for the exchange of electrical signals between the connected objects.
  • something that has some kind of electrical action includes electrodes or wiring, as well as switching elements such as transistors, resistive elements, coils, and other elements with various functions.
  • the source electrode and drain electrode are located at different heights, and current flows in the height direction through the semiconductor layer.
  • the channel length direction can be said to have a height (vertical) component, so one embodiment of the present invention can be called a VFET (Vertical Field Effect Transistor), vertical transistor, vertical channel transistor, vertical channel transistor, etc.
  • VFET Vertical Field Effect Transistor
  • a first insulating layer is provided that covers a lower electrode, which is one of the source electrode and drain electrode of the transistor, and functions as a first spacer, and an upper electrode, which is the other of the source electrode and drain electrode, is provided on the first insulating layer.
  • a semiconductor layer is provided that contacts the lower electrode and in which a channel is formed along the side surface of the first insulating layer.
  • a gate insulating layer is provided along the semiconductor layer, and a gate electrode is provided so as to overlap the semiconductor layer via the gate insulating layer.
  • a portion of the lower electrode is located on the second insulating layer, and has an opening that reaches the second insulating layer.
  • the opening in the first insulating layer overlaps with the opening in the lower electrode.
  • the semiconductor layer contacts the side of the lower electrode inside the opening in the lower electrode.
  • the semiconductor layer also contacts the second insulating layer at the bottom of the opening in the lower electrode.
  • an insulating layer that functions as a second spacer is provided between the gate wiring connected to the gate electrode and the upper electrode.
  • the gate electrode is provided so as to be embedded in the second spacer, and the upper surface is configured to contact the gate wiring. This makes it possible to reduce the parasitic capacitance between the gate wiring and the upper electrode, thereby realizing a transistor that can be driven at even higher speeds.
  • the transistor 10 is provided on an insulating layer 11 provided on a substrate (not shown).
  • the insulating layer 11 functions as a base insulating layer.
  • the transistor 10 has a semiconductor layer 21, an insulating layer 22 that functions as a gate insulating layer, a conductive layer 23 that functions as a gate electrode, a conductive layer 24 that functions as one of a source electrode and a drain electrode, and a conductive layer 25 that functions as the other.
  • Figures 2A and 2B show an example in which the conductive layer 23 has conductive layers 23a and 23b, the conductive layer 24 has conductive layers 24a and 24b, and the conductive layer 25 has conductive layers 25a and 25b.
  • the insulating layer 45 functions as a protective insulating layer and has a function of preventing impurities such as hydrogen from diffusing into the semiconductor layer 21 from the insulating layer 11 side.
  • a film in which hydrogen is less likely to diffuse than in a silicon oxide film such as a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, a magnesium oxide film, a hafnium oxide film, or a gallium oxide film, can be used. Note that the insulating layer 45 does not have to be provided if it is not necessary.
  • the channel length of the transistor 10 can be precisely controlled by the thickness of the insulating layer 41 that functions as a spacer, so that the variation in the channel length can be made extremely small compared to planar type transistors.
  • a transistor with an extremely short channel length can be manufactured. For example, a transistor with a channel length of 2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less, and 5 nm or more, 7 nm or more, or 10 nm or more can be manufactured.
  • the conductive layer 24 has a layered structure of a low-resistance conductive layer 24a and a conductive layer 24b containing a metal oxide
  • the conductive layer 25 has a layered structure of a low-resistance conductive layer 25a and a conductive layer 25b containing a metal oxide.
  • the insulating layer 40 has a two-layer structure of insulating layer 40a and insulating layer 40b.
  • the insulating layer 40b has a portion in contact with the semiconductor layer 21.
  • oxynitride refers to a material that contains more oxygen than nitrogen.
  • Nitrogen oxide refers to a material that contains more nitrogen than oxygen.
  • the semiconductor layer 21 is provided in contact with the inner wall of the opening 20a of the insulating layer 41b. It is preferable to use an oxide insulating film for the insulating layer 41b. In particular, it is preferable to use an oxide insulating film that releases oxygen when heated. It is also preferable to have a structure in which the insulating layer 41b is sandwiched between the insulating layer 41a and the insulating layer 41c, which have a barrier property against oxygen. This makes it possible to confine the oxygen contained in the insulating layer 41b in the region surrounded by the insulating layer 41a, the insulating layer 41c, and the semiconductor layer 21. Furthermore, it is possible to prevent the oxygen in the insulating layer 41b from being desorbed and reduced during the process. This makes it possible to supply oxygen to the semiconductor layer 21 more efficiently.
  • the insulating layer 41b Since the insulating layer 41b is in contact with the semiconductor layer 21, it is preferable that the insulating layer 41b be a film that contains as little hydrogen as possible. Carriers are generated by combining oxygen vacancies in the semiconductor layer 21 with hydrogen, which may affect the threshold voltage of the transistor 10, for example. For this reason, an insulating film other than an oxide insulating film through which hydrogen is less likely to diffuse may be used for the insulating layer 41b. For example, a single layer of an insulating film that has barrier properties against hydrogen and oxygen may be used as the insulating layer 41.
  • the semiconductor layer 21 and the insulating layer 22 are formed along the inner wall of the opening 20a of the insulating layer 41b, so depending on the film formation method, the thickness of this portion may be thin.
  • film formation methods such as sputtering or plasma CVD
  • films formed on surfaces inclined or perpendicular to the substrate surface tend to be thinner than films formed on surfaces parallel to the substrate surface.
  • film formation methods such as atomic layer deposition (ALD) or thermal CVD can form a film of uniform thickness regardless of the angle of the surface on which it is formed.
  • ALD atomic layer deposition
  • thermal CVD thermal CVD
  • the atomic ratio of In in the In-M-Zn oxide may be less than the atomic ratio of M.
  • the metal oxide may contain one or more metal elements having a high period number in the periodic table.
  • the field effect mobility of the transistor may be increased.
  • metal elements having a high period number include metal elements belonging to the fifth period and metal elements belonging to the sixth period. Specific examples of such metal elements include Y, Zr, Ag, Cd, Sn, Sb, Ba, Pb, Bi, La, Ce, Pr, Nd, Pm, Sm, and Eu. La, Ce, Pr, Nd, Pm, Sm, and Eu are called light rare earth elements.
  • the metal oxide can be formed preferably by sputtering or atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the composition of the metal oxide film may differ from the composition of the target.
  • the zinc content in the metal oxide film may decrease to about 50% compared to the target.
  • metal element X when the ratio of the numbers of atoms of metal element X, metal element Y, and metal element Z in the metal oxide (atomic ratio) is expressed as Bx :By : Bz , the content of metal element X can be expressed as Bx /( Bx + By + Bz ).
  • the semiconductor layer 21 has a two-layer structure
  • a material with higher mobility (high conductivity) for the second layer i.e., the side closer to the gate electrode, than for the first layer.
  • This makes it possible to create a normally-off transistor with a large on-current.
  • a material with higher mobility than the second layer may be used for the first layer, i.e., the side in contact with the source electrode and drain electrode. This makes it possible to reduce the contact resistance between the semiconductor layer 21 and the source electrode or drain electrode, thereby reducing parasitic resistance and making it possible to create a transistor with a large on-current.
  • the semiconductor layer 21 has a three-layer structure, it is preferable to use a material with higher mobility for the second layer than for the first and third layers. This makes it possible to realize a transistor with high on-current and high reliability.
  • the difference in the mobility and conductivity described above can be expressed, for example, by the content of indium.
  • an element other than indium that contributes to improving conductivity also affects the mobility and conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of the chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (representatively MoS 2 ), molybdenum selenide (representatively MoSe 2 ), molybdenum tellurium (representatively MoTe 2 ), tungsten sulfide (representatively WS 2 ), tungsten selenide (representatively WSe 2 ), tungsten tellurium (representatively WTe 2 ), hafnium sulfide (representatively HfS 2 ), hafnium selenide (representatively HfSe 2 ), zirconium sulfide (representatively ZrS 2 ), zirconium selenide (representatively ZrSe 2 ) , and the like.
  • the crystallinity of the semiconductor material used for the semiconductor layer 21 is not particularly limited, and any of an amorphous semiconductor, a single crystal semiconductor, and a semiconductor having crystallinity other than single crystal (a polycrystalline semiconductor, a microcrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used.
  • the use of a crystalline semiconductor is preferable because it can suppress deterioration of the transistor characteristics.
  • a nitride insulating film such as silicon nitride, silicon nitride oxide, aluminum nitride, or aluminum nitride oxide can be used as the insulating layer 22.
  • the insulating layer 22 may have a stacked structure, and may have, for example, a stacked structure having one or more oxide insulating films and one or more nitride insulating films.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator with a relatively high dielectric strength, such as aluminum oxide, in a laminated state the dielectric strength is improved and electrostatic breakdown of the capacitance element can be suppressed.
  • the insulating layer 22 has a two-layer structure
  • the insulating layer 22 has a four-layer structure, it is preferable to use an insulating film having a barrier property against oxygen for the film in contact with the semiconductor layer 21, an insulating film having a material with a lower dielectric constant than the other films for the film next closest to the semiconductor layer 21, an insulating film having a function of capturing or fixing hydrogen for the film next closest to the semiconductor layer 21, and an insulating film having a barrier property against hydrogen and oxygen for the film located closest to the conductive layer 23. That is, in addition to the above-mentioned three-layer structure, a configuration can be made in which a film in contact with the semiconductor layer 21 is added.
  • impurities when impurities are described as the corresponding substance, they refer to impurities in the channel formation region or the semiconductor layer unless otherwise specified, and refer to at least one of, for example, hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), copper atoms, etc.
  • oxygen when oxygen is described as the corresponding substance, it refers to at least one of, for example, oxygen atoms, oxygen molecules, etc.
  • the insulating layer 11 and the insulating layer 42 each function as an interlayer insulating layer.
  • an insulating material that can be used for the insulating layer 41b or an insulating material that can be used for the insulating layer 41a and the insulating layer 41c can be appropriately used.
  • FIGS. 3A and 3B show schematic cross-sectional views of transistor 10A.
  • Transistor 10A differs from transistor 10 illustrated in configuration example 1 above mainly in that transistor 10A has insulating layer 15.
  • Insulating layer 15 also preferably has a barrier property against oxygen. This can suppress oxidation of the side surface of conductive layer 25 (particularly conductive layer 25a). For example, it can suppress oxidation of the side surface of conductive layer 25 during the process of forming the film that becomes semiconductor layer 21, plasma processing for supplying oxygen to semiconductor layer 21, microwave processing, and other heating processes.
  • Insulators having the function of gettering hydrogen include oxides containing one or both of aluminum and hafnium. It is more preferable that these oxides have an amorphous structure. In oxides having an amorphous structure, oxygen atoms have dangling bonds, and the dangling bonds may have the property of capturing or fixing hydrogen. It is preferable that these metal oxides have an amorphous structure, but crystalline regions may be formed in some parts.
  • an insulating layer 15 may be further provided in the configuration shown in FIG. 4D.
  • the conductive layer 24 has a three-layer structure of conductive layer 24a1, conductive layer 24a2, and conductive layer 24b.
  • a low-resistance conductive film can be used for conductive layer 24a1, similar to the conductive layer 24 described above.
  • a conductive material that is less susceptible to oxidation than conductive layer 24a1 can be used for conductive layer 24a2, similar to the conductive layer 23a described above. This makes it possible to suppress oxidation of conductive layer 24a2.
  • semiconductor layer 21 can be said to have an overhang shape.
  • this shape may be obtained when a physical vapor deposition (PVD) method such as sputtering is used to form semiconductor layer 21.
  • PVD physical vapor deposition
  • the ALD method can be a thermal ALD method in which the reaction between the precursor and reactant is carried out using only thermal energy, or a PEALD method in which a plasma-excited reactant is used.
  • CVD and ALD are film formation methods that are less affected by the shape of the workpiece and have good step coverage.
  • ALD has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios.
  • CVD has a relatively slow film formation speed, it may be preferable to use it in combination with other film formation methods such as CVD, which has a faster film formation speed.
  • a film of any composition can be formed by simultaneously introducing multiple different types of precursors. Alternatively, when multiple different types of precursors are introduced, a film of any composition can be formed by controlling the number of cycles of each precursor. Also, as with the CVD method, a film with a continuously changing composition can be formed.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these.
  • ultraviolet light, KrF laser light, ArF laser light, etc. can also be used.
  • Exposure can also be performed by immersion exposure technology.
  • Extreme ultraviolet (EUV) light or X-rays can also be used as the light used for exposure.
  • Electron beams can also be used instead of light used for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferable because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
  • Figures 7A to 13B are schematic cross-sectional views corresponding to each step in the example fabrication method described below.
  • a substrate having at least a heat resistance sufficient to withstand subsequent heat treatments can be used.
  • a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, an organic resin substrate, or the like can be used.
  • a semiconductor substrate such as a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium or gallium nitride, or an SOI substrate can be used.
  • the insulating layer 11 may be an inorganic insulating film such as a silicon oxide film or a silicon oxynitride film.
  • the insulating layer 11 may be formed by a method such as sputtering, CVD, MBE, PLD, or ALD. If the surface on which the insulating layer 11 is to be formed is not flat, a planarization process may be performed after the insulating layer 11 is formed so that the upper surface of the insulating layer 11 is flat.
  • Insulating films 40af and 40bf are formed by stacking on conductive film 24a1f (FIG. 7B). Insulating films 40af and 40bf can be formed by a film formation method such as sputtering, ALD, or CVD.
  • a resist mask is formed on the insulating film 40bf, and unnecessary portions of the insulating film 40bf and the insulating film 40af are removed by etching to form the insulating layer 40 in which the insulating layer 40b and the insulating layer 40a are stacked (FIG. 7C). It is preferable to perform the etching by using a dry etching method. After the dry etching, dry cleaning using plasma or wet cleaning using a chemical solution (including acid or alkali) or water (including carbonated water) may be performed.
  • a chemical solution including acid or alkali
  • water including carbonated water
  • insulating layers 41a and 41c are made of insulating materials having different compositions or constituent elements from insulating layer 41b.
  • insulating layers 41a, 41b, and 41c affect the channel length of the transistor, it is important to prevent variation in the thicknesses of insulating layers 41a, 41b, and 41c.
  • a process for supplying oxygen to the insulating layer 41b may be performed.
  • a process for supplying oxygen see the above description.
  • the conductive film 25bf, the conductive film 25af, the insulating layer 41c, the insulating layer 41b, and the insulating layer 41a can be etched by dry etching to form the fine opening 20a.
  • dry etching wet etching and dry etching may be combined, or processing may be performed by wet etching.
  • dry cleaning using plasma or wet cleaning using a chemical solution (including acid or alkali) or water (including carbonated water) may be performed.
  • the conductive film 25bf may be used as a hard mask.
  • an opening is first formed in the conductive film 25bf using a resist mask.
  • the insulating layer 41c, the insulating layer 41b, and the insulating layer 41a are sequentially etched using the conductive film 25bf as a mask to form the opening 20a.
  • the resist mask may be removed after etching the conductive film 25bf, or may be removed during etching of the insulating layer 41c, the insulating layer 41b, and the insulating layer 41a, or may be removed after the opening 20a is formed.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for the oxygen that has been desorbed after the heat treatment in the nitrogen gas or inert gas atmosphere.
  • impurities such as water and hydrogen contained in the insulating layer 41 and the like can be reduced before the formation of the oxide semiconductor film that becomes the semiconductor layer.
  • the portion of the insulating film 15f along the sidewall of the opening 20a may also be exposed to the etching and become thinner. For this reason, it is preferable to form the insulating film 15f thick in advance so that it will have the desired thickness after etching. It is particularly effective to form the insulating film 15f thick when the opening 20a has a tapered shape, as this makes it easier to thin the film.
  • the temperature of the heat treatment (or the temperature of the substrate) is set to room temperature (e.g., 25°C) or higher, 100°C or higher and 700°C or lower, 100°C or higher and 600°C or lower, or 300°C or higher and 450°C or lower.
  • the metal oxide film is a dense film with as few defects as possible. It is also preferable that the metal oxide film is a high-purity film with as few impurities as possible, such as hydrogen and water. In particular, it is preferable to use a metal oxide film that has crystallinity as the metal oxide film.
  • a film formation method such as thermal ALD (Atomic Layer Deposition) or PEALD (Plasma Enhanced ALD).
  • thermal ALD Atomic Layer Deposition
  • PEALD Pasma Enhanced ALD
  • the thermal ALD method is preferable because it shows extremely high step coverage.
  • the PEALD method is also preferable because it shows high step coverage and allows low-temperature film formation.
  • Insulating layer 22 is formed to cover insulating layer 41c, conductive layer 25a, conductive layer 25b, and semiconductor layer 21 (FIG. 10B).
  • Insulating layer 22 can be formed by a film formation method such as sputtering, ALD, or CVD.
  • the dummy layer 17 can be formed by forming an insulating film, forming a resist mask, and etching away unnecessary portions. Also, if a photosensitive organic resin is used as the dummy layer 17, the dummy layer 17 can be formed by forming the insulating film, then performing exposure and development processes to remove unnecessary portions.
  • a conductive film is formed on the insulating layer 42 and the conductive layer 23, and unnecessary portions are removed by etching to form the conductive layer 31 (FIG. 13A).
  • the conductive film that becomes the conductive layer 31 can be formed by sputtering, CVD, ALD, or the like.
  • an insulating film is formed on the insulating layer 43, along the side walls of the openings that reach the conductive layer 24a1, and along the side walls of the openings that reach the conductive layer 25a, and then anisotropic dry etching is performed to form a ring-shaped (cylindrical) insulating layer 48 that contacts the side walls of each opening.
  • connection electrodes 35a and 35b (FIG. 13B).
  • the memory cell 30 can store data by holding in the capacitance C the data potential input from the wiring BL via the transistor Tr1. Also, data can be held by turning the transistor Tr1 off. Also, by turning the transistor Tr1 on, a potential corresponding to the held data is output to the wiring BL, and the data can be read out. A signal that controls the conduction/non-conduction of the transistor Tr1 is applied to the wiring WL. Also, a predetermined potential (e.g., a fixed potential) is applied to the wiring PL.
  • a predetermined potential e.g., a fixed potential
  • the insulating layer 53 functions as a dielectric layer for the capacitance element 50.
  • Memory cell 30a can store data by holding the data potential input from wiring BL via transistor Tr1 in a node to which the gate of transistor Tr2 is connected. Also, data can be held by turning transistor Tr1 off. Also, transistor Tr2 changes the conduction state between wiring SL and wiring RL depending on the potential held in the gate. For example, data can be read by applying a signal to one of wiring SL or wiring RL and the magnitude of the potential or current output to the other. Therefore, memory cell 30a can be used as a memory capable of non-destructive readout.
  • Transistor 70 has conductive layer 74a, conductive layer 74b, insulating layer 40c, insulating layer 40d, semiconductor layer 71, insulating layer 72, conductive layer 73, conductive layer 75a, conductive layer 75b, etc.
  • Transistor 70 is a vertical transistor provided in a region overlapping with conductive layer 75b, conductive layer 75a, insulating layer 55a, insulating layer 55b, and opening 20e provided in insulating layer 55c.
  • transistor 70 refer to the description of transistor 10.
  • conductive layer 73 corresponds to the gate of transistor Tr2
  • conductive layers 75a and 75b correspond to one of wiring SL and wiring RL
  • conductive layers 74a and 74b correspond to the other of wiring SL and wiring RL.
  • the insulating layer 65 functions as a barrier layer, preventing impurities such as water and hydrogen from diffusing into the memory device from the outside.
  • the conductive layer 63 is provided outside the memory unit.
  • the conductive layer 63 may be connected to wiring in a layer above the layer 80 including the conductive layer 63.
  • the conductive layer 63 provided in the layer 80[1] is electrically connected to wiring in the layer 80[2].
  • this is not limited, and the conductive layer 63 may be configured to be electrically connected to wiring in the layer 80 located below the layer 80 including the conductive layer 63.
  • the bit line can be made shorter. This reduces the load on the bit line, improving the sensitivity of the sense amplifier when reading data. This allows the memory device to operate at high speed.
  • observation range of a TEM when creating a Voronoi diagram a rectangular area of 50 nm in length and 50 nm in width can be observed. Note that the observation range is not limited to this.
  • the orientation of the hexagonal lattice can be calculated by calculating the orientation of the hexagon formed by the six lattice points closest to each lattice point.
  • the metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium.
  • Lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. This suppresses fluctuations in the electrical characteristics of the transistor, and increases its reliability.
  • the oxide semiconductor layer of one embodiment of the present invention can be produced by forming a metal oxide using two types of film formation methods.
  • a metal oxide film having crystallinity is formed by using the first film formation method.
  • the metal oxide film formed at this time has a CAAC structure.
  • a metal oxide film formed by using a sputtering method is likely to have crystallinity.
  • Examples of the first film formation method include sputtering and PLD.
  • the oxide semiconductor layer 230 can be used as the semiconductor layer 21 of each transistor described in embodiment 1.
  • the layer 229 corresponds to one or more of the insulating layer 40b, the conductive layer 24b, the insulating layer 41a, the insulating layer 41b, the insulating layer 41c, the conductive layer 25a, and the conductive layer 25b described in embodiment 1.
  • the oxide semiconductor 230a is formed using a deposition method that causes less damage to the surface on which it is formed compared to the deposition method for the oxide semiconductor 230b.
  • the oxide semiconductor 230a is formed using the ALD method.
  • the thickness of the mixed layer can be made thin, or can be made thin enough that the mixed layer cannot be observed.
  • the thickness of the mixed layer can be set to 0 nm or more and 3 nm or less, preferably 0 nm or more and 2 nm or less, more preferably 0 nm or more and 1 nm or less, and even more preferably 0 nm or more and less than 0.3 nm.
  • Figures 20A and 20B show an example in which no mixed layer is formed between layer 229 and oxide semiconductor 230a.
  • an EDX line analysis is performed on the above region and its periphery with the direction perpendicular to the surface of the oxide semiconductor 230a being the depth direction.
  • the depth at which the quantitative value of a metal (In when the oxide semiconductor 230a contains In) that is the main component of the oxide semiconductor 230a and is not the main component of the layer that will be the surface to be formed (here, layer 229) becomes half-value is defined as the depth (position) of the interface between the above region and the oxide semiconductor 230a.
  • the thickness of the mixed layer when the thickness of the mixed layer is observed by EDX analysis, the thickness is, for example, 0 nm or more and 3 nm or less, preferably 0 nm or more and 2 nm or less, more preferably 0 nm or more and 1 nm or less, and even more preferably 0 nm or more and less than 0.3 nm.
  • an oxide semiconductor layer having a microcrystalline structure or an amorphous structure with lower crystallinity than the CAAC structure may be formed. That is, at the manufacturing stage shown in FIG. 20A, the oxide semiconductor 230a may have a region with lower crystallinity than the oxide semiconductor 230b.
  • microwave plasma treatment it is preferable to reduce the impurity concentration in the oxide semiconductor layer 230 by performing microwave plasma treatment in an atmosphere containing oxygen.
  • impurities include hydrogen and carbon.
  • microwave plasma treatment may be performed on an insulating film, more specifically, a silicon oxide film, provided in the vicinity of the metal oxide in an atmosphere containing oxygen.
  • the heat from the microwave plasma treatment may increase the crystallinity of the oxide semiconductor layer.
  • the microwave plasma treatment is preferably carried out under reduced pressure, with the pressure preferably being 10 Pa or more and 1000 Pa or less, and more preferably 300 Pa or more and 700 Pa or less.
  • the microwave plasma treatment is preferably carried out in a heated state, with the substrate being heated at a temperature of room temperature (e.g., 25°C) or more and 500°C or less, preferably 100°C or more and 500°C or less, more preferably 200°C or more and 500°C or less, even more preferably 300°C or more and 500°C or less, and even more preferably 400°C or more and 500°C or less.
  • room temperature e.g. 25°C
  • 500°C or less preferably 100°C or more and 500°C or less
  • more preferably 200°C or more and 500°C or less even more preferably 300°C or more and 500°C or less
  • it can be 400°C or more and 450°C or less.
  • the crystallinity of the oxide semiconductor 230a can be improved by the following mechanism by performing microwave plasma treatment.
  • active species such as oxygen radicals excited by microwaves arrive at the surface of the oxide semiconductor, and a substitution reaction occurs between the active species and oxygen in the oxide semiconductor.
  • nuclei or seeds are formed.
  • lateral growth of the nuclei or seeds is induced.
  • the active species excited by microwaves contain oxygen (typically oxygen ions), which is easily adsorbed to the side surfaces of the nuclei or seeds, because this promotes the above-mentioned lateral growth.
  • H 2 O is one of the factors that hinder improvement of crystallinity, and therefore it is preferable to remove it from the oxide semiconductor.
  • H 2 O is one of the factors that hinder improvement of crystallinity, and therefore it is preferable to remove it from the oxide semiconductor.
  • the mixed layer 231 is formed on or near the surface of the oxide semiconductor 230a.
  • minute crystalline regions may be formed in the mixed layer 231 due to sputtering particles or energy provided to the substrate by the sputtering particles when the oxide semiconductor 230b is formed.
  • the mixed layer 231 or the minute crystalline regions formed in the mixed layer 231 may become nuclei, and at least a portion of the oxide semiconductor 230a may crystallize.
  • In-M-Zn oxide can be used as a target for the sputtering method.
  • oxygen or a mixture of oxygen and a noble gas can be used as the sputtering gas.
  • the proportion of oxygen contained in the sputtering gas the amount of excess oxygen in the oxide film that is formed can be increased.
  • metal oxides with high crystallinity can be formed.
  • an oxide semiconductor 230a and an oxide semiconductor 230b on the oxide semiconductor 230a can be formed on the layer 229.
  • a heat treatment process may be performed.
  • the CAAC is formed from the top to the bottom of the oxide semiconductor 230a, the CAAC can be formed up to the vicinity of the layer 229 without being limited by the material or crystallinity of the layer 229.
  • the oxide semiconductor 230a can be formed with high crystallinity. Therefore, the method for manufacturing an oxide semiconductor layer according to one embodiment of the present invention is particularly suitable for the case where the layer on which the oxide semiconductor layer is to be formed has an amorphous structure.
  • microwave plasma treatment may be performed.
  • the crystallinity of the entire oxide semiconductor layer can be increased.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic ratio.
  • the oxide semiconductor 230a and the oxide semiconductor 230c may not contain the element M.
  • they may be In-Zn oxide.
  • indium oxide may be used.
  • the oxide semiconductor 230a and the oxide semiconductor 230c may have a composition containing a trace amount of the element M.
  • the band gaps of the oxide semiconductor 230a and the oxide semiconductor 230c can be made larger than that of the oxide semiconductor 230b.
  • the oxide semiconductor 230b is sandwiched between the oxide semiconductor 230a and the oxide semiconductor 230c, which have a larger band gap, and the oxide semiconductor 230b mainly functions as a current path (channel).
  • sandwiching the oxide semiconductor 230b between the oxide semiconductor 230a and the oxide semiconductor 230c it is possible to reduce the trap levels at the interface of the oxide semiconductor 230b and in its vicinity. This makes it possible to realize a buried channel type transistor in which the channel is kept away from the insulating layer interface, and to increase the field effect mobility.
  • the influence of the interface states that may be formed on the back channel side is reduced, and light deterioration of the transistor (e.g., negative bias light deterioration) can be suppressed, thereby improving the reliability of the transistor.
  • the oxide semiconductor 230a and the oxide semiconductor 230c may be made of a metal oxide having the same composition as the oxide semiconductor 230b. By using the same composition, CAAC formation may be more likely to occur after heat treatment.
  • an oxide semiconductor layer having a CAAC structure formed using the above-mentioned two types of film formation methods may have a higher film relative dielectric constant, film density, and film hardness, or both, compared to an oxide semiconductor layer having a CAAC structure formed using one type of film formation method.
  • an oxide semiconductor layer having a CAAC structure formed using the above-mentioned two types of film formation methods in the channel formation region of a transistor it is possible to realize a transistor with excellent characteristics (e.g., a transistor with a large on-state current, a transistor with high field-effect mobility, a transistor with a small S value, a transistor with high frequency characteristics (also called f characteristics), a highly reliable transistor, etc.).
  • a transistor with excellent characteristics e.g., a transistor with a large on-state current, a transistor with high field-effect mobility, a transistor with a small S value, a transistor with high frequency characteristics (also called f characteristics), a highly reliable transistor, etc.
  • the oxide semiconductor layer of one embodiment of the present invention can be used as a semiconductor layer of a transistor.
  • the film thickness of the oxide semiconductor layer 230 is preferably 1 nm or more, 3 nm or more, or 5 nm or more, and 20 nm or less, 15 nm or less, 12 nm or less, or 10 nm or less.
  • the average film thickness of the oxide semiconductor layer 230 in the channel formation region of the transistor is, for example, 2 nm or more and 15 nm or less.
  • the oxide semiconductor 230b may not exist as a layer, but may be a collection of island-like regions. In such a case, for example, the island-like regions of the oxide semiconductor 230b exist discretely.
  • the channel formation region of a transistor using an oxide semiconductor for the semiconductor layer has fewer oxygen vacancies or a lower concentration of impurities such as hydrogen, nitrogen, and metal elements than the source and drain regions.
  • impurities such as hydrogen, nitrogen, and metal elements
  • the electrical characteristics are likely to fluctuate and the reliability may be reduced.
  • hydrogen near the oxygen vacancies may form V O H and generate electrons that serve as carriers.
  • the transistor is likely to have normally-on characteristics. Therefore, it is preferable that V O H is also reduced in the channel formation region.
  • the channel formation region of the transistor is a high-resistance region with a low carrier concentration. Therefore, it can be said that the channel formation region of the transistor is i-type (intrinsic) or substantially i-type.
  • the nitrogen concentration in a channel formation region of an oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, and further preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • Hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to form water, which may form an oxygen vacancy.
  • an electron serving as a carrier may be generated.
  • some of the hydrogen may bond to oxygen bonded to a metal atom to generate an electron serving as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. For this reason, it is preferable that hydrogen in a channel formation region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 5 ⁇ 10 19 atoms/cm 3 , more preferably less than 1 ⁇ 10 19 atoms/cm 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 , and further preferably less than 1 ⁇ 10 17 atoms/cm 3 .
  • the c-axis orientation rate can be calculated by calculating the percentage of c-axis oriented regions in a map showing crystal orientation.
  • c-axis oriented regions are defined here as regions whose orientation coincides with the c-axis, and regions whose difference from the c-axis is preferably within 20 degrees, more preferably within 15 degrees, more preferably within 10 degrees, and even more preferably within 5 degrees.
  • the angle of the c-axis is defined as the angle with respect to the surface to be formed.
  • the c-axis orientation rate is preferably 50% or more, more preferably 60% or more, more preferably 70% or more, more preferably 80% or more, more preferably 90% or more, and even more preferably 95% or more.
  • the c-axis orientation rate is preferably calculated as the percentage of the region where the difference from the c-axis is within 20°, for example.
  • the c-axis orientation rates of the region where the oxide semiconductor 230a is formed, the region where the oxide semiconductor 230b is formed, and the region where the oxide semiconductor 230c is formed are Rc1, Rc2, and Rc3, respectively.
  • Rc2 is preferably 50% or more, more preferably 60% or more, more preferably 70% or more, more preferably 80% or more, more preferably 90% or more, and even more preferably 95% or more.
  • Rc3 is preferably 50% or more, more preferably 60% or more, more preferably 70% or more, more preferably 80% or more, more preferably 90% or more, and even more preferably 95% or more.
  • Rc3/Rc1 is preferably greater than 1.
  • Rc2/Rc1 is preferably greater than 1.
  • the c-axis orientation rate is preferably calculated as the percentage of the region where the difference from the c-axis is within 20°, for example.
  • oxide semiconductor layer 230 is fabricated, the boundaries between the oxide semiconductors 230a, 230b, and 230c may not be clearly observed.
  • the oxide semiconductor layer 230 of one embodiment of the present invention can be divided into three regions, a first region, a second region, and a third region, in this order from the top of the layer 229. Each region is a layered region.
  • the layer thicknesses of each region may be, for example, approximately the same.
  • This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.
  • a memory device of one embodiment of the present invention will be described with reference to Fig. 22 to Fig. 25.
  • a configuration example of a memory device in which a layer having memory cells is stacked over a layer in which a driver circuit including a sense amplifier is provided will be described.
  • ⁇ Configuration example of storage device> 22 is a block diagram illustrating a configuration example of a memory device 480 according to one embodiment of the present invention.
  • the memory device 480 illustrated in FIG. 22 includes a layer 420 and a stacked layer 470.
  • FIG. 22 shows an example in which the element layers 430[1] to 430[m] have a plurality of memory cells 432 arranged in a matrix of m rows and n columns (n is an integer of 2 or more).
  • the memory cell 432 in the first row and first column is indicated as memory cell 432[1,1] and the memory cell 432 in the mth row and nth column is indicated as memory cell 432[m,n].
  • an arbitrary row may be indicated as row i.
  • An arbitrary column may be indicated as column j.
  • i is an integer between 1 and m
  • j is an integer between 1 and n.
  • the memory cell 432 in the ith row and jth column is indicated as memory cell 432[i,j].
  • i+ ⁇ ⁇ is a positive or negative integer
  • the multiple memory cells 432 provided in the i-th row are electrically connected to the wiring WL (wiring WL[i]) in the i-th row and the wiring PL (wiring PL[i]) in the i-th row.
  • the multiple memory cells 432 provided in the j-th column are electrically connected to the wiring BL (wiring BL[j]) in the j-th column.
  • the wiring BL functions as a bit line for writing and reading data.
  • the wiring WL functions as a word line for controlling the on/off (conductive or non-conductive) of an access transistor that functions as a switch.
  • the wiring PL functions as a constant potential line connected to a capacitor. Note that a separate wiring for transmitting the backgate potential can be provided.
  • the memory cells 432 of the element layers 430[1] to 430[m] are connected to the sense amplifier 446 via wiring BL.
  • the wiring BL can be arranged in a parallel direction and a vertical direction of the substrate surface on which the layer 420 is provided.
  • the wiring BL extending from the memory cells 432 of the element layers 430[1] to 430[m] can be configured with wiring arranged in a vertical direction in addition to wiring arranged in a horizontal direction on the substrate surface, thereby shortening the length of the wiring between the element layer 430 and the sense amplifier 446.
  • the signal propagation distance between the memory cell and the sense amplifier can be shortened, and the resistance and parasitic capacitance of the bit line can be significantly reduced, thereby reducing the power consumption and signal delay. Therefore, the power consumption and signal delay of the memory device 480 can be reduced. In addition, it is possible to operate even if the capacitance of the capacitor of the memory cell 432 is reduced. Therefore, the memory device 480 can be made smaller.
  • each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or other signals may be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the control circuit 473 is a logic circuit that has the function of controlling the overall operation of the memory device 480. For example, the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 480. Alternatively, the control circuit 473 generates a control signal for the drive circuit 440 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 480.
  • the control circuit 473 generates a control signal for the drive circuit 440 so that this operation mode is executed.
  • the voltage generation circuit 474 has the function of generating a negative voltage.
  • the signal WAKE has the function of controlling the input of the signal CLK to the voltage generation circuit 474. For example, when an H-level signal is applied to the signal WAKE, the signal CLK is input to the voltage generation circuit 474, and the voltage generation circuit 474 generates a negative voltage.
  • the drive circuit 440 is a circuit for writing and reading data to the memory cells 432.
  • the drive circuit 440 has a row decoder 442, a column decoder 444, a row driver 443, a column driver 445, an input circuit 447, an output circuit 448, and the sense amplifier 446 described above.
  • the row decoder 442 and column decoder 444 have the function of decoding the signal ADDR.
  • the row decoder 442 is a circuit for specifying the row to be accessed
  • the column decoder 444 is a circuit for specifying the column to be accessed.
  • the row driver 443 has the function of selecting the wiring WL specified by the row decoder 442.
  • the column driver 445 has the function of writing data to the memory cell 432, reading data from the memory cell 432, and retaining the read data.
  • PSW471 has a function of controlling the supply of VDD to the peripheral circuit 422.
  • PSW472 has a function of controlling the supply of VHM to the row driver 443.
  • the high power supply voltage of the memory device 480 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to set the word line to a high level, and is higher than VDD.
  • the on/off of PSW471 is controlled by signal PON1, and the on/off of PSW472 is controlled by signal PON2.
  • the number of power supply domains to which VDD is supplied in the peripheral circuit 422 is one, but it is also possible to have multiple power supply domains. In this case, a power switch can be provided for each power supply domain.
  • the element layer 430 provided in the first layer is shown as element layer 430[1]
  • the element layer 430 provided in the second layer is shown as element layer 430[2]
  • the element layer 430 provided in the fifth layer is shown as element layer 430[5].
  • wiring WL and wiring PL extending in the X direction
  • wiring BL and wiring BLB extending in the Y direction and Z direction (directions perpendicular to the substrate surface on which the driver circuit is provided).
  • Wiring BLB is an inverted bit line. Note that in order to make the drawing easier to understand, some of the wiring WL and wiring PL of each element layer 430 are omitted.
  • FIG. 23B is a schematic diagram illustrating a configuration example of the sense amplifier 446 connected to the wiring BL and wiring BLB illustrated in FIG. 23A, and the memory cells 432 included in the element layers 430[1] to 430[5] connected to the wiring BL and wiring BLB. Note that a configuration in which multiple memory cells (memory cells 432) are electrically connected to one wiring BL and wiring BLB is also referred to as a "memory string.”
  • the wiring PL is a wiring that provides a constant potential to maintain the potential of the capacitor element 438. By connecting multiple wirings PL together and using them as one wiring, the number of wirings can be reduced.
  • the precharge circuit 483 is composed of n-channel transistors 483_1 to 483_3 as shown in FIG. 24C.
  • the precharge circuit 483 is a circuit for precharging the wiring BL and the wiring BLB to an intermediate potential VPRE that corresponds to a potential VDD/2 in response to a signal EQ.
  • the amplifier circuit 485 is composed of p-channel transistors 485_1 and 485_2 and n-channel transistors 485_3 and 485_4 connected to a wiring SAP or wiring SAN.
  • the wiring SAP or wiring SAN has a function of providing VDD or VSS.
  • the transistors 485_1 to 485_4 are transistors that form an inverter loop.
  • FIG. 24D also shows a circuit block diagram corresponding to the sense amplifier 446 described in FIG. 24C etc. As shown in FIG. 24D, the sense amplifier 446 may be represented as a block in drawings etc.
  • FIG. 25 is a circuit diagram of the memory device 480 of FIG. 22.
  • the circuit blocks described in FIG. 24A to FIG. 24D are used for illustration.
  • the wiring BL[1] and the wiring BLB[1] are connected to the sense amplifier 446[1], and the wiring BL[2] and the wiring BLB[2] are connected to the sense amplifier 446[2].
  • the sense amplifier 446[1] and the sense amplifier 446[2] can read data in response to the various signals described in FIG. 24C.
  • Display module 26A shows a perspective view of a display module 280.
  • the display module 280 includes a display device 200A and an FPC 290. Note that the display panel included in the display module 280 is not limited to the display device 200A, and may be a display device 200B or a display device 200C described later.
  • FIG. 26B shows a perspective view that shows a schematic configuration on the substrate 291 side.
  • a circuit section 282 On the substrate 291, a circuit section 282, a pixel circuit section 283 on the circuit section 282, and a pixel section 284 on the pixel circuit section 283 are stacked.
  • a terminal section 285 for connecting to an FPC 290 is provided in a portion of the substrate 291 that does not overlap with the pixel section 284.
  • the terminal section 285 and the circuit section 282 are electrically connected by a wiring section 286 that is composed of a plurality of wirings.
  • the circuit portion 282 has a circuit that drives each pixel circuit 283a of the pixel circuit portion 283.
  • a gate line driver circuit and a source line driver circuit may have at least one of an arithmetic circuit, a memory circuit, a power supply circuit, etc.
  • a transistor provided in the circuit portion 282 may constitute a part of the pixel circuit 283a.
  • the pixel circuit 283a may be constituted by a transistor included in the pixel circuit portion 283 and a transistor included in the circuit portion 282.
  • the FPC 290 functions as wiring for supplying video signals, power supply potential, etc. from the outside to the circuit section 282.
  • An IC may also be mounted on the FPC 290.
  • a display module 280 Since such a display module 280 has extremely high resolution, it can be suitably used in VR devices such as head-mounted displays, or glasses-type AR devices. For example, even in a configuration in which the display section of the display module 280 is viewed through a lens, the display module 280 has an extremely high-resolution display section 281, so that even if the display section is enlarged with a lens, the pixels are not visible, and a highly immersive display can be performed. Furthermore, the display module 280 is not limited to this, and can be suitably used in electronic devices with relatively small display sections. For example, it can be suitably used in the display section of a wearable electronic device such as a wristwatch.
  • Substrate 331 corresponds to substrate 291 in FIG. 26A.
  • the insulating layer 264 functions as an interlayer insulating layer.
  • a barrier layer may be provided between the insulating layer 264 and the insulating layer 254 to prevent impurities such as water or hydrogen from diffusing from the insulating layer 264 to the transistor 320.
  • An insulating film similar to the insulating layer 332 can be used as the barrier layer.
  • An insulating layer 255a is provided covering the capacitor 240, an insulating layer 255b is provided on the insulating layer 255a, and an insulating layer 255c is provided on the insulating layer 255b.
  • the organic layer 112R of the light-emitting element 110R has a light-emitting organic compound that emits at least red light.
  • the organic layer 112G of the light-emitting element 110G has a light-emitting organic compound that emits at least green light.
  • the organic layer 112B of the light-emitting element 110B has a light-emitting organic compound that emits at least blue light.
  • the organic layer 112R, the organic layer 112G, and the organic layer 112B can each be called an EL layer, and have at least a layer (light-emitting layer) that contains a light-emitting organic compound.
  • the pixel electrodes 111R, 111G, and 111B of the light-emitting element are electrically connected to the conductive layer 326 of the transistor 320 by the plug 256 embedded in the insulating layers 255a, 255b, and 255c, the conductive layer 241 embedded in the insulating layer 254, and the plug 274.
  • the height of the top surface of the insulating layer 255c and the height of the top surface of the plug 256 are the same or approximately the same.
  • Various conductive materials can be used for the plug.
  • a protective layer 121 is provided on the light-emitting elements 110R, 110G, and 110B.
  • a substrate 170 is attached to the protective layer 121 by an adhesive layer 171.
  • the display device 200B shown in FIG. 28 shows an example in which a transistor 320A, which is a planar type transistor in which a semiconductor layer is formed on a flat surface, and a transistor 320B, which is a vertical channel type transistor, are stacked.
  • the transistor 320B has a similar configuration to the transistor 320 in the display device 200A described above.
  • a conductive layer 357 is provided on the insulating layer 352, and an insulating layer 356 is provided covering the conductive layer 357.
  • the conductive layer 357 functions as a first gate electrode of the transistor 320A, and a part of the insulating layer 356 functions as a first gate insulating layer. It is preferable to use an oxide insulating film such as a silicon oxide film for at least the portion of the insulating layer 356 that is in contact with the semiconductor layer 351. It is preferable that the upper surface of the insulating layer 356 is planarized.
  • Insulating layers 358 and 350 are provided to cover the top and side surfaces of the pair of conductive layers 355 and the side surfaces of the semiconductor layer 351.
  • the insulating layer 358 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the semiconductor layer 351 and prevents oxygen from being released from the semiconductor layer 351.
  • the insulating layer 358 can be an insulating film similar to the insulating layer 352.
  • a display device 200C shown in FIG. 29 has a stacked structure of a transistor 310 having a channel formed in a semiconductor substrate and a vertical channel transistor 320 .
  • an element isolation layer 315 is provided between two adjacent transistors 310 so as to be embedded in the substrate 301.
  • This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.
  • the EL layer is processed into a fine pattern by photolithography without using a shadow mask such as a fine metal mask (FMM).
  • FMM fine metal mask
  • the EL layer can be produced separately, it is possible to realize a display device that is extremely vivid, has high contrast, and has high display quality.
  • the EL layer may be processed into a fine pattern using both a metal mask and photolithography.
  • a part or the whole of the EL layer can be physically separated. This makes it possible to suppress leakage current between light-emitting elements via a layer shared between adjacent light-emitting elements (also called a common layer). This makes it possible to prevent crosstalk caused by unintended light emission, and to realize a display device with extremely high contrast. In particular, it makes it possible to realize a display device with high current efficiency at low luminance.
  • One aspect of the present invention can be a display device that combines a white-emitting light-emitting element with a color filter.
  • light-emitting elements of the same configuration can be applied to light-emitting elements provided in pixels (subpixels) that emit light of different colors, and all layers can be common layers. Furthermore, a part or all of each EL layer can be divided by photolithography. This suppresses leakage current through the common layer, and a display device with high contrast can be realized.
  • leakage current through the intermediate layer can be effectively prevented, and a display device that combines high brightness, high definition, and high contrast can be realized.
  • FIG. 30A shows a schematic top view of a display device 100 according to one embodiment of the present invention.
  • the display device 100 includes a plurality of light-emitting elements 110R that exhibit red light, a plurality of light-emitting elements 110G that exhibit green light, and a plurality of light-emitting elements 110B that exhibit blue light, over a substrate 101.
  • the symbols R, G, and B are assigned within the light-emitting regions of the light-emitting elements in order to easily distinguish between the light-emitting elements.
  • the light-emitting element 110R, the light-emitting element 110G, and the light-emitting element 110B for example, it is preferable to use an OLED (organic light-emitting diode) or a QLED (quantum-dot light-emitting diode).
  • the light-emitting material possessed by the EL element include a material that emits fluorescence (fluorescent material), a material that emits phosphorescence (phosphorescent material), and a material that exhibits thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF) material).
  • TADF thermally activated delayed fluorescence
  • the light-emitting material possessed by the EL element not only organic compounds but also inorganic compounds (such as quantum dot materials) can be used.
  • FIG. 30A also shows a connection electrode 111C that is electrically connected to the common electrode 113.
  • the connection electrode 111C is given a potential (e.g., an anode potential or a cathode potential) to be supplied to the common electrode 113.
  • the connection electrode 111C is provided outside the display area where the light-emitting elements 110R and the like are arranged.
  • FIGS. 30B and 30C are schematic cross-sectional views corresponding to dashed lines A1-A2 and A3-A4 in FIG. 30A, respectively.
  • FIG. 30B shows schematic cross-sectional views of light-emitting element 110R, light-emitting element 110G, and light-emitting element 110B
  • FIG. 30C shows a schematic cross-sectional view of connection portion 140 where connection electrode 111C and common electrode 113 are connected.
  • light-emitting element 110R when describing matters common to light-emitting element 110R, light-emitting element 110G, and light-emitting element 110B, they may be referred to as light-emitting element 110.
  • components distinguished by alphabets such as organic layer 112R, organic layer 112G, and organic layer 112B, they may be described using symbols without the alphabet.
  • the insulating layer 125 is provided in contact with the side surface of the organic layer 112.
  • the insulating layer 125 is also provided to cover the upper end portion of the organic layer 112.
  • a portion of the insulating layer 125 is also provided in contact with the upper surface of the substrate 101.
  • the insulating layer 125 may be an insulating layer containing an inorganic material.
  • an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film may be used for the insulating layer 125.
  • the insulating layer 125 may have a single layer structure or a laminated structure.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • the insulating layer 125 can be formed by sputtering, CVD, PLD, ALD, or the like. It is preferable to form the insulating layer 125 by the ALD method, which has good coverage.
  • Layer 128 is a portion of a protective layer (also called a mask layer or a sacrificial layer) that protects organic layer 112 when organic layer 112 is etched.
  • Layer 128 can be made of a material that can be used for insulating layer 125. In particular, it is preferable to use the same material for layer 128 and insulating layer 125, since processing equipment and the like can be shared.
  • inorganic insulating films such as aluminum oxide films, metal oxide films such as hafnium oxide films, and silicon oxide films formed by the ALD method have few pinholes, so they have excellent functionality for protecting the EL layer and can be suitably used for insulating layer 125 and layer 128.
  • the protective layer 121 can have, for example, a single-layer structure or a laminated structure including at least an inorganic insulating film.
  • the inorganic insulating film include oxide films or nitride films such as a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, an aluminum oxide film, an aluminum oxynitride film, and a hafnium oxide film.
  • a semiconductor material or a conductive material such as indium gallium oxide, indium zinc oxide, indium tin oxide, or indium gallium zinc oxide may be used as the protective layer 121.
  • the protective layer 121 may be a laminated film of an inorganic insulating film and an organic insulating film.
  • an organic insulating film is sandwiched between a pair of inorganic insulating films.
  • the organic insulating film it is preferable for the organic insulating film to function as a planarizing film. This allows the upper surface of the organic insulating film to be flat, improving the coverage of the inorganic insulating film thereon and enhancing the barrier properties.
  • the upper surface of the protective layer 121 is flat, it is preferable that when a structure (e.g., a color filter, an electrode of a touch sensor, or a lens array) is provided above the protective layer 121, the effect of uneven shapes caused by the structure below can be reduced.
  • a structure e.g., a color filter, an electrode of a touch sensor, or a lens array
  • FIG. 30C shows a connection portion 140 where the connection electrode 111C and the common electrode 113 are electrically connected.
  • connection portion 140 an opening is provided in the insulating layer 125 and the resin layer 126 above the connection electrode 111C.
  • the connection electrode 111C and the common electrode 113 are electrically connected in the opening.
  • FIG. 30C shows a connection portion 140 that electrically connects the connection electrode 111C and the common electrode 113
  • the common electrode 113 may be provided on the connection electrode 111C via the common layer 114.
  • the electrical resistivity of the material used for the common layer 114 is sufficiently low and the layer can be formed thin, so that there are many cases where no problem occurs even if the common layer 114 is located at the connection portion 140. This allows the common electrode 113 and the common layer 114 to be formed using the same shielding mask, thereby reducing manufacturing costs.
  • FIG. 31A shows a schematic cross-sectional view of the display device 100a.
  • the display device 100a differs from the display device 100 described above mainly in that the light-emitting element has a different configuration and in that the display device 100a has a colored layer.
  • the organic layers 112W are separated between two adjacent light-emitting elements 110W. This makes it possible to suppress leakage current flowing between adjacent light-emitting elements 110W via the organic layers 112W, and to suppress crosstalk caused by the leakage current. This makes it possible to realize a display device with high contrast and color reproducibility.
  • An insulating layer 122 that functions as a planarizing film is provided on the protective layer 121, and colored layers 116R, 116G, and 116B are provided on the insulating layer 122.
  • the insulating layer 122 can be an organic resin film or an inorganic insulating film with a flattened upper surface.
  • the insulating layer 122 forms the surface on which the colored layers 116R, 116G, and 116B are formed. Therefore, by making the upper surface of the insulating layer 122 flat, the thickness of the colored layers 116R, etc. can be made uniform, thereby improving the color purity. Note that if the thickness of the colored layers 116R, etc. is not uniform, the amount of light absorbed will vary depending on the location of the colored layer 116R, which may result in a decrease in color purity.
  • FIG. 31B shows a schematic cross-sectional view of the display device 100b.
  • Light-emitting element 110R has pixel electrode 111, conductive layer 115R, organic layer 112W, and common electrode 113.
  • Light-emitting element 110G has pixel electrode 111, conductive layer 115G, organic layer 112W, and common electrode 113.
  • Light-emitting element 110B has pixel electrode 111, conductive layer 115B, organic layer 112W, and common electrode 113.
  • Conductive layer 115R, conductive layer 115G, and conductive layer 115B each have translucency and function as an optical adjustment layer.
  • a microresonator (microcavity) structure By using a film that reflects visible light for the pixel electrode 111 and a film that is both reflective and transparent to visible light for the common electrode 113, a microresonator (microcavity) structure can be realized.
  • a microresonator (microcavity) structure By adjusting the thicknesses of the conductive layers 115R, 115G, and 115B so as to provide optimal optical path lengths, it is possible to obtain intensified light of different wavelengths from the light-emitting elements 110R, 110G, and 110B, even when an organic layer 112 that emits white light is used.
  • colored layers 116R, 116G, and 116B are provided on the optical paths of light-emitting elements 110R, 110G, and 110B, respectively, to obtain light with high color purity.
  • the organic layer 112W and the common electrode 113 are each provided as a continuous film common to each light-emitting element. This configuration is preferable because it can greatly simplify the manufacturing process of the display device.
  • the pixel electrode 111 has an end shape that is nearly vertical. This allows a steeply inclined portion to be formed on the surface of the insulating layer 123, and a thin portion can be formed in the part of the organic layer 112W that covers this portion, or a part of the organic layer 112W can be separated. Therefore, it is possible to suppress leakage current that occurs through the organic layer 112W between adjacent light-emitting elements without processing the organic layer 112W by a photolithography method or the like.
  • the electronic device of this embodiment has a display panel (display device) in which a transistor of one embodiment of the present invention is applied to a display portion.
  • the display device of one embodiment of the present invention can easily achieve high definition and high resolution, and can also achieve high display quality. Therefore, the display device can be used in the display portion of various electronic devices.
  • the display panel of one embodiment of the present invention is capable of increasing the resolution, and therefore can be suitably used in electronic devices having a relatively small display.
  • electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), as well as wearable devices that can be worn on the head, such as VR devices such as head-mounted displays, AR glasses-type devices, and MR devices.
  • the pixel density (definition) of the display panel of one embodiment of the present invention is preferably 100 ppi or more, preferably 300 ppi or more, more preferably 500 ppi or more, more preferably 1000 ppi or more, more preferably 2000 ppi or more, more preferably 3000 ppi or more, more preferably 5000 ppi or more, and even more preferably 7000 ppi or more.
  • the screen ratio (aspect ratio) of the display panel of one embodiment of the present invention can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.
  • the electronic device 800A and the electronic device 800B can each be considered electronic devices for VR.
  • a user wearing the electronic device 800A or the electronic device 800B can view the image displayed on the display unit 820 through the lens 832.
  • the attachment unit 823 allows the user to attach the electronic device 800A or electronic device 800B to the head. Note that in FIG. 32C and other figures, the attachment unit 823 is shaped like the temples of glasses, but is not limited to this. The attachment unit 823 may be shaped like a helmet or band, for example, as long as it can be worn by the user.
  • the imaging unit 825 has a function of acquiring external information.
  • the data acquired by the imaging unit 825 can be output to the display unit 820.
  • An image sensor can be used for the imaging unit 825.
  • multiple cameras may be provided to support multiple angles of view, such as telephoto and wide angle.
  • a distance measuring sensor capable of measuring the distance to an object
  • the imaging unit 825 is one aspect of the detection unit.
  • the detection unit for example, an image sensor or a distance image sensor such as a LIDAR (Light Detection and Ranging) can be used.
  • LIDAR Light Detection and Ranging
  • Each of the electronic devices 800A and 800B may have an input terminal.
  • the input terminal can be connected to a cable that supplies a video signal from a video output device or the like, and power for charging a battery provided within the electronic device.
  • the electronic device may also have an earphone unit.
  • Electronic device 700B shown in FIG. 32B has earphone unit 727.
  • earphone unit 727 and the control unit may be configured to be connected to each other by wire.
  • Part of the wiring connecting earphone unit 727 and the control unit may be disposed inside housing 721 or attachment unit 723.
  • a display panel according to one embodiment of the present invention can be applied to the display portion 6502.
  • FIG. 33D shows an example of a notebook personal computer.
  • the notebook personal computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, a control device 7216, and the like.
  • a display portion 7000 is incorporated in the housing 7211.
  • the control device 7216 has, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 7000, the control device 7216, and the like.
  • the use of the semiconductor device of one embodiment of the present invention for the control device 7216 is preferable because power consumption can be reduced.
  • Figures 33E and 33F show an example of digital signage.
  • the larger the display unit 7000 the more information can be provided at one time. Also, the larger the display unit 7000, the more easily it catches people's attention, which can increase the advertising effectiveness of an advertisement, for example.
  • a touch panel By applying a touch panel to the display unit 7000, not only can images or videos be displayed on the display unit 7000, but the user can also intuitively operate it, which is preferable. Furthermore, when used to provide information such as route information or traffic information, the intuitive operation can improve usability.
  • the digital signage 7300 or the digital signage 7400 can be linked via wireless communication with an information terminal 7311 or an information terminal 7411 such as a smartphone carried by a user.
  • advertising information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.
  • the electronic devices shown in Figures 34A to 34G have various functions. For example, they can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to control processing by various software (programs), a wireless communication function, a function to read and process programs or data recorded on a recording medium, etc.
  • the functions of the electronic devices are not limited to these, and they can have various functions.
  • the electronic devices may have multiple display units.
  • the electronic devices may have a function to provide a camera or the like, capture still images or videos, and store them on a recording medium (external or built into the camera), a function to display the captured images on the display unit, etc.
  • FIG. 34A is a perspective view showing a mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as a smartphone, for example.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the mobile information terminal 9101 can display text and image information on multiple surfaces.
  • FIG. 34A shows an example in which three icons 9050 are displayed.
  • Information 9051 shown in a dashed rectangle can also be displayed on another surface of the display unit 9001. Examples of the information 9051 include notifications of incoming e-mail, SNS, telephone calls, etc., the title of e-mail or SNS, the sender's name, the date and time, the remaining battery level, and radio wave strength.
  • an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG. 34C is a perspective view showing a tablet terminal 9103.
  • the tablet terminal 9103 is capable of executing various applications such as mobile phone calls, e-mail, text browsing and creation, music playback, internet communication, and computer games, for example.
  • the tablet terminal 9103 has a display unit 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front side of the housing 9000, operation keys 9005 as operation buttons on the left side of the housing 9000, and a connection terminal 9006 on the bottom.
  • FIG. 34D is a perspective view showing a wristwatch-type mobile information terminal 9200.
  • the mobile information terminal 9200 can be used, for example, as a smart watch (registered trademark).
  • the display surface of the display unit 9001 is curved, and display can be performed along the curved display surface.
  • the mobile information terminal 9200 can also make hands-free calls by communicating with, for example, a headset capable of wireless communication.
  • the mobile information terminal 9200 can also transmit data to and from other information terminals and charge itself via a connection terminal 9006. Charging may be performed by wireless power supply.
  • FIG. 34E to 34G are perspective views showing a foldable mobile information terminal 9201.
  • FIG. 34E is a perspective view of the mobile information terminal 9201 in an unfolded state
  • FIG. 34G is a perspective view of the mobile information terminal 9201 in a folded state
  • FIG. 34F is a perspective view of a state in the middle of changing from one of FIG. 34E and FIG. 34G to the other.
  • the mobile information terminal 9201 is highly portable when folded, and is highly viewable due to a seamless, wide display area when unfolded.
  • the display unit 9001 of the mobile information terminal 9201 is supported by three housings 9000 connected by hinges 9055.
  • the display unit 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.
  • the semiconductor device of one embodiment of the present invention can be used for, for example, electronic components, electronic devices, large scale computers, space equipment, and data centers (also referred to as data centers (DCs)).
  • Electronic components, electronic devices, large scale computers, space equipment, and data centers using the semiconductor device of one embodiment of the present invention are effective in achieving high performance, such as low power consumption.
  • Electronic components to which the semiconductor device of one aspect of the present invention is applied can be applied to the electronic devices exemplified in embodiment 5.
  • FIG. 35A shows a perspective view of a substrate (mounting substrate 704) on which an electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 35A has a semiconductor device 710 in a mold 711. In FIG. 35A, some parts are omitted in order to show the inside of the electronic component 700.
  • the electronic component 700 has lands 712 on the outside of the mold 711. The lands 712 are electrically connected to electrode pads 713, and the electrode pads 713 are electrically connected to the semiconductor device 710 via wires 714.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting substrate 704.
  • connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, and it is therefore possible to increase the number of connection pins.
  • Increasing the number of connection pins enables parallel operation, which makes it possible to improve the memory bandwidth (also called memory bandwidth).
  • the semiconductor device 710 may also be referred to as a die.
  • a die refers to a chip piece obtained during the manufacturing process of a semiconductor chip by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and cutting it into cubes.
  • Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • the interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches.
  • the multiple wirings are provided in a single layer or multiple layers.
  • the interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer may be called a "rewiring substrate” or "intermediate substrate.”
  • a through electrode may be provided in the interposer 731, and the integrated circuits and the package substrate 732 may be electrically connected using the through electrode.
  • a TSV may be used as the through electrode.
  • the interposer that implements the HBM requires fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that implements the HBM.
  • the electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA and PGA.
  • mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
  • the electronic component 5626 has a terminal (not shown) for inputting and outputting signals, and the electronic component 5626 and the board 5622 can be electrically connected by inserting the terminal into a socket (not shown) provided on the board 5622.
  • Electronic component 5627 and electronic component 5628 have multiple terminals, and can be mounted on wiring provided on board 5622 by, for example, soldering the terminals using a reflow method.
  • Examples of electronic component 5627 include an FPGA, a GPU, and a CPU.
  • electronic component 730 can be used as electronic component 5627.
  • electronic component 5628 includes a storage device.
  • electronic component 700 can be used as electronic component 5628.
  • the semiconductor device of one embodiment of the present invention can be suitably used in space equipment.
  • FIG. 37A shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that FIG. 37A also shows a planet 6804 in space.
  • the secondary battery 6805 may be provided with a battery management system (also called a BMS) or a battery control circuit.
  • a battery management system also called a BMS
  • a battery control circuit The use of OS transistors in the battery management system or battery control circuit described above is preferable because it consumes low power and has high reliability even in space.
  • Satellite 6800 can generate a signal.
  • the signal is transmitted via antenna 6803, and can be received, for example, by a receiver installed on the ground or by another satellite.
  • the position of the receiver that received the signal can be measured.
  • satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807.
  • the OS transistor has smaller fluctuations in electrical characteristics due to radiation exposure than a Si transistor. In other words, it has high reliability even in an environment where radiation may be incident, and can be preferably used.
  • an artificial satellite is given as an example of space equipment, but the present invention is not limited to this.
  • a semiconductor device according to one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.
  • OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance than Si transistors.
  • FIG. 37B shows a storage system applicable to a data center.
  • the storage system 6000 shown in FIG. 37B has multiple servers 6001sb as hosts 6001 (illustrated as Host Computer). It also has multiple storage devices 6003md as storage 6003 (illustrated as Storage).
  • the host 6001 and storage 6003 are shown connected via a storage area network 6004 (illustrated as SAN: Storage Area Network) and a storage control circuit 6002 (illustrated as Storage Controller).
  • SAN Storage Area Network
  • the host 6001 corresponds to a computer that accesses data stored in the storage 6003.
  • the hosts 6001 may be connected to each other via a network.
  • Storage 6003 uses flash memory to reduce data access speed, i.e. the time required to store and output data, but this time is significantly longer than the time required by DRAM, which can be used as cache memory within the storage.
  • storage systems usually provide cache memory within the storage to reduce the time required to store and output data.
  • OS transistors as transistors for storing data in the cache memory, which hold a potential according to the data, the frequency of refreshing can be reduced, and power consumption can be lowered.
  • the memory cell array miniaturization is possible.
  • the application of the semiconductor device of one embodiment of the present invention to any one or more selected from electronic components, electronic devices, mainframes, space equipment, and data centers is expected to have an effect of reducing power consumption. Therefore, while energy demand is expected to increase with the improvement in performance or high integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO 2 ). In addition, the semiconductor device of one embodiment of the present invention is also effective as a measure against global warming because of its low power consumption.
  • CO 2 greenhouse gases
  • This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

The present invention provides a semiconductor device that is easily miniaturized. Provided is a semiconductor device with reduced parasitic capacitance. This semiconductor device has a first insulating layer, a second insulating layer, a first conductive layer, a second conductive layer, a third conductive layer, a semiconductor layer, and a third insulating layer. The first conductive layer is located on top of the second insulating layer and has a first opening that reaches the second insulating layer. The first insulating layer is located on top of the first conductive layer and has a second opening that overlaps the first opening. The second conductive layer is located on top of the first insulating layer. The semiconductor layer has: a portion in contact with the second conductive layer; a portion located inside the second opening, along the lateral surface of the first insulating layer; a portion inside the first opening, in contact with the lateral surface of the first conductive layer; and a portion at the bottom of the first opening, in contact with the top surface of the second insulating layer. The third insulating layer covers the semiconductor layer inside the first opening and inside the second opening. The third conductive layer covers the third insulating layer inside the first opening and inside the second opening.

Description

半導体装置Semiconductor Device

　本発明の一態様は、トランジスタ、半導体装置、記憶装置、表示装置、及び電子機器に関する。 One aspect of the present invention relates to a transistor, a semiconductor device, a memory device, a display device, and an electronic device.

　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。 Note that one embodiment of the present invention is not limited to the above technical field. Examples of technical fields of one embodiment of the present invention disclosed in this specification and the like include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices, input/output devices, driving methods thereof, and manufacturing methods thereof. A semiconductor device refers to any device that can function by utilizing semiconductor characteristics.

　近年、半導体装置の開発が進められ、ＣＰＵ、メモリ、またはこれら以外のＬＳＩが主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。 In recent years, the development of semiconductor devices has progressed, and CPUs, memories, and other LSIs are mainly used in semiconductor devices. A CPU is a collection of semiconductor elements that have semiconductor integrated circuits (at least transistors and memories) that are chipped by processing a semiconductor wafer and have electrodes that serve as connection terminals.

　ＣＰＵ、メモリ、またはこれら以外のＬＳＩの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。 CPUs, memories, and other LSI semiconductor circuits (IC chips) are mounted on circuit boards, such as printed wiring boards, and used as components in a variety of electronic devices.

　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路、及び画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 In addition, technology that constructs transistors using semiconductor thin films formed on substrates with insulating surfaces has attracted attention. Such transistors are widely used in electronic devices such as integrated circuits and image display devices (also simply referred to as display devices). Silicon-based semiconductor materials are widely known as semiconductor thin films that can be used in transistors, but oxide semiconductors are also attracting attention as other materials.

　また、酸化物半導体を用いたトランジスタは、非導通状態におけるリーク電流が極めて小さいことが知られている。例えば、特許文献１には、リーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。 It is also known that transistors using oxide semiconductors have extremely small leakage current in a non-conducting state. For example, Patent Document 1 discloses a low-power consumption CPU that utilizes the property of small leakage current. Furthermore, for example, Patent Document 2 discloses a memory device that can retain stored contents for a long period of time.

　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４には、酸化物半導体の側面がゲート絶縁体を介してゲート電極に覆われている縦型のトランジスタが開示されている。 In addition, in recent years, with the trend toward smaller and lighter electronic devices, there is an increasing demand for higher density integrated circuits. There is also a demand for improved productivity of semiconductor devices including integrated circuits. For example, Patent Document 3 discloses a technique for increasing the density of integrated circuits by stacking a first transistor using an oxide semiconductor film and a second transistor using an oxide semiconductor film to provide multiple memory cells in a superimposed manner. Patent Document 4 discloses a vertical transistor in which the side surface of an oxide semiconductor is covered with a gate electrode via a gate insulator.

特開２０１２−２５７１８７号公報JP 2012-257187 A 特開２０１１−１５１３８３号公報JP 2011-151383 A 国際公開第２０２１／０５３４７３号International Publication No. 2021/053473 特開２０１３−２１１５３７号公報JP 2013-211537 A

　本発明の一態様は、微細化が容易な半導体装置を提供することを課題の一とする。または、高集積化が可能な半導体装置を提供することを課題の一とする。または、寄生容量が低減された半導体装置を提供することを課題の一とする。または、配線の負荷が低減された半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、良好な電気特性を示す半導体装置を提供することを課題の一とする。または、動作速度が高い半導体装置を提供することを課題の一とする。 An object of one embodiment of the present invention is to provide a semiconductor device that is easy to miniaturize. Another object is to provide a semiconductor device that enables high integration. Another object is to provide a semiconductor device with reduced parasitic capacitance. Another object is to provide a semiconductor device with reduced wiring load. Another object is to provide a highly reliable semiconductor device. Another object is to provide a semiconductor device that exhibits favorable electrical characteristics. Another object is to provide a semiconductor device with high operating speed.

　本発明の一態様は、新規な構成を有する半導体装置、記憶装置、表示装置、または電子機器を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一を、少なくとも軽減することを課題の一とする。 An object of one embodiment of the present invention is to provide a semiconductor device, a memory device, a display device, or an electronic device having a novel structure. An object of one embodiment of the present invention is to alleviate at least one of the problems of the prior art.

　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。 Note that the description of these problems does not preclude the existence of other problems. Note that one embodiment of the present invention does not necessarily solve all of these problems. Note that problems other than these can be extracted from the description in the specification, drawings, claims, etc.

　本発明の一態様は、トランジスタと、第１の絶縁層と、第２の絶縁層と、を有する半導体装置である。トランジスタは第１の導電層、第２の導電層、第３の導電層、半導体層、及び第３の絶縁層を有する。第１の導電層は第２の絶縁層上に位置する部分を有し、且つ、第２の絶縁層に達する第１の開口を有する。第１の絶縁層は第１の導電層上に位置する部分を有し、且つ、第１の開口と重なる第２の開口を有する。第２の導電層は第１の絶縁層上に位置する部分を有する。半導体層は第２の導電層と接する部分、第２の開口内において第１の絶縁層の側面に沿って位置する部分、第１の開口内において第１の導電層の側面に接する部分、及び第１の開口の底部において第２の絶縁層の上面に接する部分を有する。第３の絶縁層は第１の開口内及び第２の開口内において半導体層を覆い、第３の導電層は第１の開口内及び第２の開口内において第３の絶縁層を覆う。 One aspect of the present invention is a semiconductor device having a transistor, a first insulating layer, and a second insulating layer. The transistor has a first conductive layer, a second conductive layer, a third conductive layer, a semiconductor layer, and a third insulating layer. The first conductive layer has a portion located on the second insulating layer and has a first opening reaching the second insulating layer. The first insulating layer has a portion located on the first conductive layer and has a second opening overlapping with the first opening. The second conductive layer has a portion located on the first insulating layer. The semiconductor layer has a portion in contact with the second conductive layer, a portion located along a side of the first insulating layer in the second opening, a portion in contact with a side of the first conductive layer in the first opening, and a portion in contact with an upper surface of the second insulating layer at the bottom of the first opening. The third insulating layer covers the semiconductor layer in the first opening and in the second opening, and the third conductive layer covers the third insulating layer in the first opening and in the second opening.

　また、上記において、さらに第４の導電層を有することが好ましい。このとき、第２の絶縁層は第４の導電層上に位置し、第１の導電層は第２の絶縁層の端部よりも外側において、第４の導電層の上面と接することが好ましい。またこのとき、第１の導電層は金属酸化物を含み、第４の導電層は金属または合金を含むことが好ましい。さらに、第２の絶縁層は第４の導電層と接する第１の絶縁膜と、その上に半導体層と接する第２の絶縁膜とを有することが好ましい。このとき、第１の絶縁膜は窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、及び酸化ハフニウムのうち、一以上を含み、第２の絶縁膜は酸化シリコン、または酸化窒化シリコンを含むことが好ましい。 In the above, it is preferable to further have a fourth conductive layer. At this time, it is preferable that the second insulating layer is located on the fourth conductive layer, and the first conductive layer is in contact with the upper surface of the fourth conductive layer outside the end of the second insulating layer. At this time, it is preferable that the first conductive layer contains a metal oxide, and the fourth conductive layer contains a metal or an alloy. Furthermore, it is preferable that the second insulating layer has a first insulating film in contact with the fourth conductive layer, and a second insulating film thereon in contact with the semiconductor layer. At this time, it is preferable that the first insulating film contains one or more of silicon nitride, silicon nitride oxide, aluminum oxide, aluminum nitride, and hafnium oxide, and the second insulating film contains silicon oxide or silicon oxynitride.

　また、上記において、さらに第５の導電層及び第４の絶縁層を有することが好ましい。第４の絶縁層は、第３の絶縁層上に位置する部分を有し、且つ、第１の開口と重なり、第３の絶縁層に達する第３の開口を有する。第５の導電層は第４の絶縁層上に位置する部分を有する。第３の導電層は第３の開口に埋め込まれる部分を有し、且つ、上面が第５の導電層と接する。 Furthermore, in the above, it is preferable to further have a fifth conductive layer and a fourth insulating layer. The fourth insulating layer has a portion located on the third insulating layer, and has a third opening that overlaps with the first opening and reaches the third insulating layer. The fifth conductive layer has a portion located on the fourth insulating layer. The third conductive layer has a portion embedded in the third opening, and the upper surface is in contact with the fifth conductive layer.

　また、上記において、さらに第５の絶縁層を有することが好ましい。第５の絶縁層は、第２の開口内において第１の絶縁層の側面に沿って設けられ、且つ、第１の絶縁層と半導体層との間に位置することが好ましい。このとき、第１の絶縁層は酸化シリコンまたは酸化窒化シリコンを含むことが好ましい。また第５の絶縁層は窒化シリコン、酸化アルミニウム、酸化シリコン、及び酸化ハフニウムのうち、一以上を含むことが好ましい。 Furthermore, in the above, it is preferable to further have a fifth insulating layer. The fifth insulating layer is preferably provided along the side surface of the first insulating layer in the second opening, and is preferably located between the first insulating layer and the semiconductor layer. In this case, it is preferable that the first insulating layer contains silicon oxide or silicon oxynitride. Furthermore, it is preferable that the fifth insulating layer contains one or more of silicon nitride, aluminum oxide, silicon oxide, and hafnium oxide.

　また、上記において、半導体層は第１の開口および第２の開口内において、筒状の形状を有することが好ましい。また第３の絶縁層は第１の開口の底部において、第２の絶縁層の上面と接する部分を有することが好ましい。このとき、半導体層は第２の導電層の側面に接し、且つ、第２の導電層の上面に接しないことが好ましい。 Furthermore, in the above, it is preferable that the semiconductor layer has a cylindrical shape in the first opening and the second opening. It is also preferable that the third insulating layer has a portion at the bottom of the first opening that contacts the upper surface of the second insulating layer. In this case, it is preferable that the semiconductor layer contacts the side surface of the second conductive layer and does not contact the upper surface of the second conductive layer.

　本発明の一態様によれば、微細化が容易な半導体装置を提供できる。または、高集積化が可能な半導体装置を提供できる。または、寄生容量が低減された半導体装置を提供できる。または、配線の負荷が低減された半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、良好な電気特性を示す半導体装置を提供できる。または、動作速度が高い半導体装置を提供できる。 According to one aspect of the present invention, a semiconductor device that can be easily miniaturized can be provided. Or a semiconductor device that can be highly integrated can be provided. Or a semiconductor device with reduced parasitic capacitance can be provided. Or a semiconductor device with reduced wiring load can be provided. Or a highly reliable semiconductor device can be provided. Or a semiconductor device that exhibits good electrical characteristics can be provided. Or a semiconductor device with high operating speed can be provided.

　本発明の一態様によれば、新規な構成を有する半導体装置、記憶装置、表示装置、または電子機器を提供できる。本発明の一態様によれば、先行技術の問題点の少なくとも一を、少なくとも軽減できる。 According to one aspect of the present invention, a semiconductor device, a memory device, a display device, or an electronic device having a novel configuration can be provided. According to one aspect of the present invention, at least one of the problems of the prior art can be at least alleviated.

　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。 Note that the description of these effects does not preclude the existence of other effects. Note that one embodiment of the present invention does not necessarily have to have all of these effects. Note that effects other than these can be extracted from descriptions in the specification, drawings, claims, etc.

図１Ａ及び図１Ｂは、半導体装置の構成例である。
図２Ａ及び図２Ｂは、半導体装置の構成例である。
図３Ａ及び図３Ｂは、半導体装置の構成例である。
図４Ａ乃至図４Ｄは、半導体装置の構成例である。
図５Ａ及び図５Ｂは、半導体装置の構成例である。
図６Ａ及び図６Ｂは、半導体装置の構成例である。
図７Ａ乃至図７Ｅは、半導体装置の作製方法を説明する図である。
図８Ａ乃至図８Ｃは、半導体装置の作製方法を説明する図である。
図９Ａ乃至図９Ｃは、半導体装置の作製方法を説明する図である。
図１０Ａ及び図１０Ｂは、半導体装置の作製方法を説明する図である。
図１１Ａ及び図１１Ｂは、半導体装置の作製方法を説明する図である。
図１２Ａ及び図１２Ｂは、半導体装置の作製方法を説明する図である。
図１３Ａ及び図１３Ｂは、半導体装置の作製方法を説明する図である。
図１４Ａ乃至図１４Ｃは、記憶装置の構成例である。
図１５Ａ乃至図１５Ｃは、記憶装置の構成例である。
図１６Ａ及び図１６Ｂは、記憶装置の構成例である。
図１７Ａ及び図１７Ｂは、記憶装置の構成例である。
図１８Ａ及び図１８Ｂは、記憶装置の構成例である。
図１９は、記憶装置の構成例である。
図２０Ａ乃至図２０Ｄは、金属酸化物の成膜方法を説明する図である。
図２１Ａ乃至図２１Ｄは、金属酸化物の成膜方法を説明する図である。
図２２は、記憶装置の構成例である。
図２３Ａ及び図２３Ｂは、記憶装置の構成例である。
図２４Ａ乃至図２４Ｄは、記憶装置の構成例である。
図２５は、記憶装置の構成例である。
図２６Ａ及び図２６Ｂは、表示装置の構成例である。
図２７は、表示装置の構成例である。
図２８は、表示装置の構成例である。
図２９は、表示装置の構成例である。
図３０Ａ乃至図３０Ｃは、表示装置の構成例である。
図３１Ａ及び図３１Ｂは、表示装置の構成例である。
図３２Ａ乃至図３２Ｄは、電子機器の構成例である。
図３３Ａ乃至図３３Ｆは、電子機器の構成例である。
図３４Ａ乃至図３４Ｇは、電子機器の構成例である。
図３５Ａ及び図３５Ｂは、電子部品の構成例である。
図３６Ａ乃至図３６Ｃは、大型計算機の構成例である。
図３７Ａは、宇宙用機器の構成例である。図３７Ｂは、ストレージシステムの構成例である。 1A and 1B show an example of the configuration of a semiconductor device.
2A and 2B show examples of the configuration of a semiconductor device.
3A and 3B show examples of the configuration of a semiconductor device.
4A to 4D show examples of the configuration of a semiconductor device.
5A and 5B show examples of the configuration of a semiconductor device.
6A and 6B show examples of the configuration of a semiconductor device.
7A to 7E are diagrams illustrating a method for manufacturing a semiconductor device.
8A to 8C are diagrams illustrating a method for manufacturing a semiconductor device.
9A to 9C are diagrams illustrating a method for manufacturing a semiconductor device.
10A and 10B are diagrams illustrating a method for manufacturing a semiconductor device.
11A and 11B are diagrams illustrating a method for manufacturing a semiconductor device.
12A and 12B are diagrams illustrating a method for manufacturing a semiconductor device.
13A and 13B are diagrams illustrating a method for manufacturing a semiconductor device.
14A to 14C show examples of the configuration of a storage device.
15A to 15C show examples of the configuration of a storage device.
16A and 16B show examples of the configuration of a storage device.
17A and 17B show examples of the configuration of a storage device.
18A and 18B show examples of the configuration of a storage device.
FIG. 19 shows an example of the configuration of a storage device.
20A to 20D are diagrams illustrating a method for forming a metal oxide film.
21A to 21D are diagrams illustrating a method for forming a metal oxide film.
FIG. 22 shows an example of the configuration of a storage device.
23A and 23B show examples of the configuration of a storage device.
24A to 24D show examples of the configuration of a storage device.
FIG. 25 shows an example of the configuration of a storage device.
26A and 26B show examples of the configuration of a display device.
FIG. 27 shows an example of the configuration of a display device.
FIG. 28 shows an example of the configuration of a display device.
FIG. 29 shows an example of the configuration of a display device.
30A to 30C show configuration examples of the display device.
31A and 31B show configuration examples of a display device.
32A to 32D show configuration examples of electronic devices.
33A to 33F show configuration examples of electronic devices.
34A to 34G show configuration examples of electronic devices.
35A and 35B show configuration examples of electronic components.
36A to 36C show examples of the configuration of a large scale computer.
Fig. 37A is a configuration example of a space equipment, and Fig. 37B is a configuration example of a storage system.

　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。 Below, the embodiments will be described with reference to the drawings. However, it will be readily understood by those skilled in the art that the embodiments can be implemented in many different ways, and that the form and details can be modified in various ways without departing from the spirit and scope of the invention. Therefore, the present invention should not be interpreted as being limited to the description of the embodiments below.

　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。 In the configuration of the invention described below, the same parts or parts having similar functions are denoted by the same reference numerals in different drawings, and repeated explanations will be omitted. Furthermore, when referring to similar functions, the same hatching pattern may be used and no particular reference numeral may be used.

　なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。 In addition, in each figure described in this specification, the size of each component, the thickness of a layer, or the area may be exaggerated for clarity. Therefore, the figures are not necessarily limited to the scale.

　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。 In addition, ordinal numbers such as "first" and "second" are used in this specification to avoid confusion between components and do not limit the number.

　トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。 A transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage, and switching operations that control conduction or non-conduction. In this specification, the term "transistor" includes IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).

　また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。 In addition, the functions of "source" and "drain" may be interchangeable when transistors of different polarity are used, or when the direction of current changes during circuit operation. For this reason, in this specification, the terms "source" and "drain" can be used interchangeably.

　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極または配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、その他の各種機能を有する素子などが含まれる。 In addition, in this specification, "electrically connected" includes a connection via "something that has some kind of electrical action." Here, "something that has some kind of electrical action" is not particularly limited as long as it allows for the exchange of electrical signals between the connected objects. For example, "something that has some kind of electrical action" includes electrodes or wiring, as well as switching elements such as transistors, resistive elements, coils, and other elements with various functions.

　なお本明細書等において、容量素子の誘電体、トランジスタのゲート絶縁膜、層間絶縁膜など、絶縁体を介して２つのノードが接続される場合は、「電気的接続」には含まないものとする。 In this specification, when two nodes are connected via an insulator, such as the dielectric of a capacitive element, the gate insulating film of a transistor, or an interlayer insulating film, this is not considered to be an "electrical connection."

　なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という場合がある。 In this specification, "the top surface shapes roughly match" means that at least a portion of the contours of the stacked layers overlap. For example, this includes cases where the upper and lower layers are processed using the same mask pattern, or where a portion of the mask pattern is the same. However, strictly speaking, there are also cases where the contours do not overlap, and the upper layer is located inside the lower layer, or outside the lower layer, and in these cases, it may also be said that "the top surface shapes roughly match."

　なお、本明細書等において、ある構成要素の上面形状とは、その平面視における当該構成要素の輪郭形状のことを言う。また平面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることを言う。 In this specification, the top surface shape of a certain component refers to the contour shape of the component when viewed from a planar view. Furthermore, a planar view refers to a view from the normal direction of the surface on which the component is formed, or the surface of the support (e.g., substrate) on which the component is formed.

　なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、被形成面側を下、積層体側を上、などと表現する場合がある。 In the following, expressions indicating directions such as "up" and "down" will basically be used in accordance with the directions in the drawings. However, for purposes such as ease of explanation, the directions meant by "up" or "down" in the specification may not match those in the drawings. As an example, when explaining the stacking order (or formation order) of a laminate, etc., even if the surface on which the laminate is provided (the surface to be formed, the supporting surface, the adhesive surface, the flat surface, etc.) is located above the laminate in the drawings, the surface to be formed may be expressed as below and the laminate side as above.

　なお、本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造または形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。 In this specification, the channel length direction of a transistor refers to one of the directions parallel to the straight line connecting the source region and the drain region at the shortest distance. In other words, the channel length direction corresponds to one of the directions of current flowing through the semiconductor layer when the transistor is in the on state. The channel width direction refers to the direction perpendicular to the channel length direction. Depending on the structure or shape of the transistor, the channel length direction and channel width direction may not be fixed to one.

　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「絶縁層」という用語は、「絶縁膜」という用語に相互に交換することが可能な場合がある。 Furthermore, in this specification, the terms "film" and "layer" are interchangeable. For example, the term "insulating layer" may be interchangeable with the term "insulating film."

（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置の構成例、及びその作製方法例について説明する。以下では、半導体装置の一例としてトランジスタについて説明する。 (Embodiment 1)
In this embodiment, a structure example of a semiconductor device according to one embodiment of the present invention and a manufacturing method thereof will be described. Hereinafter, a transistor will be described as an example of a semiconductor device.

　本発明の一態様のトランジスタは、ソース電極とドレイン電極とが異なる高さに位置し、半導体層を高さ方向に電流が流れる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するということができるため、本発明の一態様は、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタ、縦チャネル型トランジスタなどと呼ぶことができる。 In one embodiment of the transistor of the present invention, the source electrode and drain electrode are located at different heights, and current flows in the height direction through the semiconductor layer. In other words, the channel length direction can be said to have a height (vertical) component, so one embodiment of the present invention can be called a VFET (Vertical Field Effect Transistor), vertical transistor, vertical channel transistor, vertical channel transistor, etc.

　より具体的には、トランジスタのソース電極及びドレイン電極の一方である下部電極を覆って第１のスペーサとして機能する第１の絶縁層が設けられ、第１の絶縁層上にソース電極及びドレイン電極の他方である上部電極が設けられる。第１の絶縁層に設けられた開口の内部において、下部電極と接し、且つ、第１の絶縁層の側面に沿ってチャネルが形成される半導体層が設けられる。また、第１の絶縁層の開口の内部には、半導体層に沿ってゲート絶縁層が設けられ、ゲート絶縁層を介して半導体層と重なるように、ゲート電極が設けられる。 More specifically, a first insulating layer is provided that covers a lower electrode, which is one of the source electrode and drain electrode of the transistor, and functions as a first spacer, and an upper electrode, which is the other of the source electrode and drain electrode, is provided on the first insulating layer. Inside an opening provided in the first insulating layer, a semiconductor layer is provided that contacts the lower electrode and in which a channel is formed along the side surface of the first insulating layer. Also, inside the opening of the first insulating layer, a gate insulating layer is provided along the semiconductor layer, and a gate electrode is provided so as to overlap the semiconductor layer via the gate insulating layer.

　下部電極の一部は第２の絶縁層上に位置する部分を有し、且つ、第２の絶縁層に達する開口を有する。第１の絶縁層の開口は、下部電極の開口と重なる。半導体層は、下部電極の開口の内部において、下部電極の側面と接する。また半導体層は、下部電極の開口の底部において、第２の絶縁層と接する。このように、第１の絶縁層の開口の底部において、下部電極に開口が設けられることで、ゲート電極と下部電極とが重なる面積を縮小でき、これらの間の寄生容量を低減することができる。これにより、高速駆動が可能なトランジスタを実現できる。 A portion of the lower electrode is located on the second insulating layer, and has an opening that reaches the second insulating layer. The opening in the first insulating layer overlaps with the opening in the lower electrode. The semiconductor layer contacts the side of the lower electrode inside the opening in the lower electrode. The semiconductor layer also contacts the second insulating layer at the bottom of the opening in the lower electrode. In this way, by providing an opening in the lower electrode at the bottom of the opening in the first insulating layer, the overlapping area between the gate electrode and the lower electrode can be reduced, and the parasitic capacitance between them can be reduced. This makes it possible to realize a transistor that can be driven at high speed.

　さらに、下部電極の開口の底部において、半導体層にも開口が設けられていてもよい。言い換えると、半導体層は、第１の絶縁層の開口及び下部電極の開口のそれぞれの側壁に沿って設けられる、筒状の形状を有していてもよい。このような構成とすることで、ゲート電極と半導体層との間の寄生容量も低減できるため、より高速駆動が可能なトランジスタを実現できる。 Furthermore, an opening may be provided in the semiconductor layer at the bottom of the opening in the lower electrode. In other words, the semiconductor layer may have a cylindrical shape provided along the side walls of the opening in the first insulating layer and the opening in the lower electrode. With this configuration, the parasitic capacitance between the gate electrode and the semiconductor layer can also be reduced, resulting in a transistor that can be driven at higher speeds.

　さらに、ゲート電極と接続するゲート配線と、上部電極との間に、第２のスペーサとして機能する絶縁層が設けられていることが好ましい。このとき、ゲート電極は、第２のスペーサに埋め込まれるように設けられ、上面がゲート配線と接する構成とすることが好ましい。これにより、ゲート配線と、上部電極との間の寄生容量を低減できるため、さらに高速駆動が可能なトランジスタを実現することができる。 Furthermore, it is preferable that an insulating layer that functions as a second spacer is provided between the gate wiring connected to the gate electrode and the upper electrode. In this case, it is preferable that the gate electrode is provided so as to be embedded in the second spacer, and the upper surface is configured to contact the gate wiring. This makes it possible to reduce the parasitic capacitance between the gate wiring and the upper electrode, thereby realizing a transistor that can be driven at even higher speeds.

　半導体層には、酸化物半導体を用いることが好ましい。例えば半導体の代表的な材料であるシリコンは、ソース領域及びドレイン領域を形成するために、当該領域にドナーまたはアクセプタとして機能する不純物をドープする必要がある。しかしながら、本発明の一態様の縦型のトランジスタでは、ソースとドレインの高さが異なること、チャネル形成領域が基板面に対して縦方向に位置することなどから、半導体層への不純物のドープを高精度に行うことが難しい場合がある。一方、酸化物半導体は、このような不純物のドープを行わなくても低抵抗領域を形成することが可能であり、ソース電極及びドレイン電極との良好な接続ができるため、本発明の一態様のように３次元構造を有するトランジスタを歩留まりよく作製することができる。 The semiconductor layer is preferably made of an oxide semiconductor. For example, in order to form source and drain regions in silicon, which is a typical semiconductor material, the regions must be doped with impurities that function as donors or acceptors. However, in the vertical transistor of one embodiment of the present invention, it may be difficult to dope impurities into the semiconductor layer with high precision because the source and drain are at different heights and the channel formation region is located vertically relative to the substrate surface. On the other hand, an oxide semiconductor can form a low-resistance region without doping with such impurities, and can provide good connection with the source and drain electrodes. Therefore, a transistor having a three-dimensional structure as in one embodiment of the present invention can be manufactured with good yield.

　本発明の一態様のトランジスタは、チャネル長を極めて小さくでき、占有面積を縮小することができ、大きな電流を流すことができ、寄生容量を小さくでき、高速に動作させることができる。本発明の一態様のトランジスタは、様々な半導体装置に適用することができる。例えば、記憶装置、演算装置、表示装置、撮像装置などがある。 The transistor according to one embodiment of the present invention can have an extremely short channel length, a small occupied area, a large current, a small parasitic capacitance, and can operate at high speed. The transistor according to one embodiment of the present invention can be applied to various semiconductor devices. For example, there are memory devices, computing devices, display devices, and imaging devices.

　以下では、より具体的な例について図面を参照して説明する。 Below, more specific examples will be explained with reference to the drawings.

［構成例１］
　図１Ａ、図１Ｂに、それぞれトランジスタ１０の斜視図を示す。各図には、Ｘ方向、Ｙ方向及びＺ方向を矢印で示している。図１Ｂは、図１Ａの一部を切り欠いた斜視図である。なお、図１Ａ、図１Ｂでは、層間絶縁層として機能する絶縁層４１及び絶縁層４２については、輪郭のみを破線で示している。 [Configuration Example 1]
1A and 1B are perspective views of a transistor 10. In each of the figures, the X-direction, the Y-direction, and the Z-direction are indicated by arrows. Fig. 1B is a perspective view in which a part of Fig. 1A is cut away. Note that in Figs. 1A and 1B, only the outlines of insulating layers 41 and 42, which function as interlayer insulating layers, are indicated by dashed lines.

　図２Ａ、図２Ｂに、トランジスタ１０の断面図を示している。図２ＡにはＸ方向に垂直な面で切断した断面を、図２ＢにはＹ方向に垂直な面で切断した断面を、それぞれ示している。 FIGS. 2A and 2B show cross-sectional views of transistor 10. FIG. 2A shows a cross-section cut along a plane perpendicular to the X direction, and FIG. 2B shows a cross-section cut along a plane perpendicular to the Y direction.

　トランジスタ１０は、基板（図示しない）上に設けられる絶縁層１１上に設けられる。絶縁層１１は、下地絶縁層として機能する。トランジスタ１０は、半導体層２１と、ゲート絶縁層として機能する絶縁層２２と、ゲート電極として機能する導電層２３と、ソース電極及びドレイン電極の一方として機能する導電層２４と、他方として機能する導電層２５と、を有する。図２Ａ、図２Ｂでは、導電層２３が導電層２３ａと導電層２３ｂとを有し、導電層２４が導電層２４ａと導電層２４ｂとを有し、導電層２５が導電層２５ａと導電層２５ｂとを有する例を示している。 The transistor 10 is provided on an insulating layer 11 provided on a substrate (not shown). The insulating layer 11 functions as a base insulating layer. The transistor 10 has a semiconductor layer 21, an insulating layer 22 that functions as a gate insulating layer, a conductive layer 23 that functions as a gate electrode, a conductive layer 24 that functions as one of a source electrode and a drain electrode, and a conductive layer 25 that functions as the other. Figures 2A and 2B show an example in which the conductive layer 23 has conductive layers 23a and 23b, the conductive layer 24 has conductive layers 24a and 24b, and the conductive layer 25 has conductive layers 25a and 25b.

　また、導電層２３は、ゲート配線として機能する導電層３１と接続されている。また、導電層２４及び導電層２５は、それぞれ配線としても機能する。ここでは、導電層３１及び導電層２４がＸ方向に延在し、導電層２５がＹ方向に延在する例を示している。なお、各導電層の延在方向はこれに限られず、またＸ方向でもＹ方向でもない方向に延在してもよい。 In addition, conductive layer 23 is connected to conductive layer 31, which functions as a gate wiring. Conductive layers 24 and 25 also function as wiring. In this example, conductive layer 31 and conductive layer 24 extend in the X direction, and conductive layer 25 extends in the Y direction. Note that the extension direction of each conductive layer is not limited to this, and they may extend in a direction other than the X direction or the Y direction.

　絶縁層１１上に絶縁層４５が設けられる。絶縁層４５は保護絶縁層として機能し、絶縁層１１側から水素などの不純物が半導体層２１に拡散することを防ぐ機能を有する。例えば窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ハフニウム膜、酸化ガリウム膜などの、酸化シリコン膜よりも水素が拡散しにくい（水素に対してバリア性を有する）膜を用いることができる。なお、絶縁層４５は不要であれば設けなくてもよい。 An insulating layer 45 is provided on the insulating layer 11. The insulating layer 45 functions as a protective insulating layer and has a function of preventing impurities such as hydrogen from diffusing into the semiconductor layer 21 from the insulating layer 11 side. For example, a film in which hydrogen is less likely to diffuse than in a silicon oxide film (having barrier properties against hydrogen), such as a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, a magnesium oxide film, a hafnium oxide film, or a gallium oxide film, can be used. Note that the insulating layer 45 does not have to be provided if it is not necessary.

　絶縁層４５上に導電層２４ａが設けられ、導電層２４ａ上に島状の形状を有する絶縁層４０が設けられ、導電層２４ａ及び絶縁層４０を覆って、導電層２４ｂが設けられる。また、導電層２４ｂ及び絶縁層４５上に絶縁層４１が設けられ、絶縁層４１上に導電層２５が設けられている。絶縁層４１は開口２０ａを有する。導電層２４ｂは開口２０ａと重なる位置に、絶縁層４０に達する開口２０ｂを有する。またここでは、導電層２５も開口２０ａと重なる位置に開口を有する例を示している。 A conductive layer 24a is provided on an insulating layer 45, an insulating layer 40 having an island shape is provided on the conductive layer 24a, and a conductive layer 24b is provided covering the conductive layer 24a and the insulating layer 40. An insulating layer 41 is provided on the conductive layer 24b and the insulating layer 45, and a conductive layer 25 is provided on the insulating layer 41. The insulating layer 41 has an opening 20a. The conductive layer 24b has an opening 20b that reaches the insulating layer 40 at a position overlapping with the opening 20a. Here, an example is shown in which the conductive layer 25 also has an opening at a position overlapping with the opening 20a.

　半導体層２１は、導電層２５の上面に接する部分、導電層２５の側面に接する部分、開口２０ａ内において絶縁層４１の側面（内壁、側壁）に接する部分、開口２０ｂ内において導電層２４ｂの側面と接する部分、及び開口２０ｂの底部において絶縁層４０の上面に接する部分を有する。半導体層２１は、開口２０ａ及び開口２０ｂの側壁に沿って設けられる部分を有する、ともいえる。 Semiconductor layer 21 has a portion that contacts the top surface of conductive layer 25, a portion that contacts the side surface of conductive layer 25, a portion that contacts the side surface (inner wall, side wall) of insulating layer 41 in opening 20a, a portion that contacts the side surface of conductive layer 24b in opening 20b, and a portion that contacts the top surface of insulating layer 40 at the bottom of opening 20b. It can also be said that semiconductor layer 21 has portions that are provided along the side walls of opening 20a and opening 20b.

　トランジスタ１０は、ソース電極とドレイン電極とが異なる高さに位置しているため、半導体を流れる電流は高さ方向に流れることとなる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するということができるため、本発明の一態様のトランジスタは、ＶＦＥＴ、縦型トランジスタ、縦型チャネルトランジスタ、などとも呼ぶことができる。トランジスタ１０は、ソース電極、半導体、及びドレイン電極のうち２以上を重ねて設けることが可能となるため、半導体を平面上に配置した、いわゆるプレーナ型のトランジスタ（横型トランジスタ、ＬＦＥＴ（Ｌａｔｅｒａｌ　ＦＥＴ）などとも呼ぶことができる）と比較して、大幅に占有面積を縮小することができる。 Because the source electrode and drain electrode of transistor 10 are located at different heights, the current flowing through the semiconductor flows in the height direction. In other words, it can be said that the channel length direction has a component in the height direction (vertical direction), and therefore the transistor of one embodiment of the present invention can also be called a VFET, vertical transistor, vertical channel transistor, etc. Since transistor 10 can have two or more of the source electrode, semiconductor, and drain electrode stacked, it can occupy a significantly smaller area than a so-called planar type transistor (which can also be called a lateral transistor, LFET (Lateral FET), etc.) in which the semiconductor is arranged on a flat surface.

　また、トランジスタ１０のチャネル長は、スペーサとして機能する絶縁層４１の厚さによって精密に制御することが可能となるため、プレーナ型のトランジスタと比較して、チャネル長のばらつきを極めて小さくできる。さらには、絶縁層４１を薄くすることで、極めてチャネル長の短いトランジスタも作製することができる。例えばチャネル長が２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下であって、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上のトランジスタを作製することができる。そのため、量産用の露光装置では実現できなかった、極めて小さいチャネル長のトランジスタを実現することができる。また、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、チャネル長が１０ｎｍ未満のトランジスタを実現することもできる。 In addition, the channel length of the transistor 10 can be precisely controlled by the thickness of the insulating layer 41 that functions as a spacer, so that the variation in the channel length can be made extremely small compared to planar type transistors. Furthermore, by making the insulating layer 41 thin, a transistor with an extremely short channel length can be manufactured. For example, a transistor with a channel length of 2 μm or less, 1 μm or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less, and 5 nm or more, 7 nm or more, or 10 nm or more can be manufactured. Therefore, a transistor with an extremely short channel length that could not be realized by a mass production exposure apparatus can be realized. In addition, a transistor with a channel length of less than 10 nm can be realized without using an extremely expensive exposure apparatus used in cutting-edge LSI technology.

　半導体層２１には様々な半導体材料を用いることができるが、特に金属酸化物を含む酸化物半導体を用いることが好ましい。適切な条件で形成された酸化物半導体を用いることで、高いオン電流と極めて低いオフ電流を兼ね備えたトランジスタを低コストで実現することができる。以下では特に断りのない場合、半導体層２１に酸化物半導体を用いた場合の好適な構成例について説明する。 Various semiconductor materials can be used for the semiconductor layer 21, but it is particularly preferable to use an oxide semiconductor containing a metal oxide. By using an oxide semiconductor formed under appropriate conditions, a transistor that combines a high on-current and an extremely low off-current can be realized at low cost. In the following, unless otherwise specified, a preferred configuration example in which an oxide semiconductor is used for the semiconductor layer 21 will be described.

　ここでは、導電層２４及び導電層２５をそれぞれ積層構造としている。導電層２４ｂと導電層２５ｂは、それぞれ半導体層２１が接する構成となる。そのため半導体層２１に酸化物半導体を用いた場合、半導体層２１となる半導体膜の成膜工程またはその後にかかる熱の影響などにより導電層２４ｂ及び導電層２５ｂの表面近傍が酸化し、半導体層２１との間に絶縁性の酸化物膜が形成され、接触抵抗が増大してしまう恐れがある。そこで、導電層２４ｂ及び導電層２５ｂには導電性の酸化物を含む酸化物導電体を用いることが好ましい。これにより、導電層２４ｂ及び導電層２５ｂの表面の酸化による接触抵抗の上昇を防止することができる。導電層２４ｂ及び導電層２５ｂは、酸化物層、金属酸化物層、または酸化物導電体層などとも呼ぶことができる。 Here, the conductive layer 24 and the conductive layer 25 each have a laminated structure. The conductive layer 24b and the conductive layer 25b are each configured to be in contact with the semiconductor layer 21. Therefore, when an oxide semiconductor is used for the semiconductor layer 21, the surfaces of the conductive layer 24b and the conductive layer 25b may be oxidized due to the influence of heat during or after the film formation process of the semiconductor film that becomes the semiconductor layer 21, and an insulating oxide film may be formed between the conductive layer 24b and the semiconductor layer 21, which may increase the contact resistance. Therefore, it is preferable to use an oxide conductor containing a conductive oxide for the conductive layer 24b and the conductive layer 25b. This makes it possible to prevent an increase in the contact resistance due to the oxidation of the surfaces of the conductive layer 24b and the conductive layer 25b. The conductive layer 24b and the conductive layer 25b may also be called an oxide layer, a metal oxide layer, or an oxide conductor layer.

　導電層２４はソース配線及びドレイン配線の一方として用いることができる。また導電層２５は、ソース配線及びドレイン配線の他方として用いることができる。そのため、電気抵抗が低いことが好ましい。導電層２４ａ及び導電層２５ａは、金属、合金、またはこれらの窒化物など、酸化物導電体と比較して導電性の高い材料を用いることが好ましい。このように、導電層２４を低抵抗な導電層２４ａと金属酸化物を含む導電層２４ｂの積層構造とし、導電層２５を低抵抗な導電層２５ａと金属酸化物を含む導電層２５ｂの積層構造とすることが好ましい。 The conductive layer 24 can be used as one of the source wiring and the drain wiring. The conductive layer 25 can be used as the other of the source wiring and the drain wiring. Therefore, it is preferable that the electrical resistance is low. For the conductive layer 24a and the conductive layer 25a, it is preferable to use a material having a higher conductivity than an oxide conductor, such as a metal, an alloy, or a nitride thereof. In this way, it is preferable that the conductive layer 24 has a layered structure of a low-resistance conductive layer 24a and a conductive layer 24b containing a metal oxide, and the conductive layer 25 has a layered structure of a low-resistance conductive layer 25a and a conductive layer 25b containing a metal oxide.

　絶縁層４０は、開口２０ａ及び開口２０ｂと重なる領域に設けられる。絶縁層４０の上面が、開口２０ｂの底部に相当する。絶縁層４０を導電層２３と導電層２４ａとの間に設けることにより、これらの間の寄生容量を低減することができる。これにより、トランジスタ１０を高速に駆動することが可能となる。例えば記憶装置にトランジスタ１０を適用する場合には、書き込み動作及び読み出し動作の高速化を実現できる。また、表示装置にトランジスタ１０を適用する場合、フレーム周波数を高速化できる、解像度を高められる、といった効果を奏する。 The insulating layer 40 is provided in the area overlapping with the openings 20a and 20b. The top surface of the insulating layer 40 corresponds to the bottom of the opening 20b. By providing the insulating layer 40 between the conductive layer 23 and the conductive layer 24a, the parasitic capacitance between them can be reduced. This allows the transistor 10 to be driven at high speed. For example, when the transistor 10 is applied to a memory device, it is possible to achieve high speed write and read operations. Furthermore, when the transistor 10 is applied to a display device, it is possible to achieve the effects of increasing the frame frequency and improving the resolution.

　ここでは、絶縁層４０が絶縁層４０ａと絶縁層４０ｂの２層構造を有している例を示している。絶縁層４０ｂは、半導体層２１と接する部分を有する。絶縁層４０ｂは、加熱により酸素を放出する酸化物絶縁膜を用いることが好ましい。例えば、酸化シリコン、酸化窒化シリコンなどの酸化物絶縁膜を用いることが好ましい。これにより、工程中にかかる熱などにより、絶縁層４０ｂから半導体層２１に酸素を供給することができ、半導体層２１中の酸素欠損を低減し、信頼性の高いトランジスタ１０とすることができる。一方、絶縁層４０ｂが加熱により酸素を放出する場合、絶縁層４０ｂと導電層２４ａとが接すると、導電層２４ａの一部が酸化し、導電性が低下する恐れがある。そのため、絶縁層４０ｂと導電層２４ａとの間に、絶縁層４０ｂよりも酸素を拡散しにくい絶縁層４０ａを設け、絶縁層４０ｂと導電層２４ａとが接しない構成とすることが好ましい。絶縁層４０ａとしては、例えば、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、ハフニウムシリケートなどの、酸化シリコンよりも酸素を拡散しにくい絶縁材料を用いることができる。 Here, an example is shown in which the insulating layer 40 has a two-layer structure of insulating layer 40a and insulating layer 40b. The insulating layer 40b has a portion in contact with the semiconductor layer 21. For the insulating layer 40b, it is preferable to use an oxide insulating film that releases oxygen when heated. For example, it is preferable to use an oxide insulating film such as silicon oxide or silicon oxynitride. This allows oxygen to be supplied from the insulating layer 40b to the semiconductor layer 21 by heat applied during the process, reducing oxygen vacancies in the semiconductor layer 21 and making the transistor 10 highly reliable. On the other hand, if the insulating layer 40b releases oxygen when heated, when the insulating layer 40b and the conductive layer 24a come into contact with each other, a part of the conductive layer 24a may be oxidized and the conductivity may decrease. Therefore, it is preferable to provide an insulating layer 40a that is less likely to diffuse oxygen than the insulating layer 40b between the insulating layer 40b and the conductive layer 24a, and to configure the insulating layer 40b and the conductive layer 24a not to come into contact with each other. For the insulating layer 40a, an insulating material that is less likely to diffuse oxygen than silicon oxide, such as silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, hafnium aluminate, or hafnium silicate, can be used.

　なお、本明細書等において、酸化窒化物は窒素よりも酸素の含有量が多い材料を指す。窒化酸化物は酸素よりも窒素の含有量が多い材料を指す。 In this specification and elsewhere, oxynitride refers to a material that contains more oxygen than nitrogen. Nitrogen oxide refers to a material that contains more nitrogen than oxygen.

　絶縁層２２は、絶縁層４１、導電層２５、半導体層２１、導電層２４ｂ、及び絶縁層４０を覆って設けられる。絶縁層２２の開口２０ａ及び開口２０ｂの内側に位置する部分は、半導体層２１の表面（導電層２３側の面）に沿って設けられる。 The insulating layer 22 is provided to cover the insulating layer 41, the conductive layer 25, the semiconductor layer 21, the conductive layer 24b, and the insulating layer 40. The portions of the insulating layer 22 located inside the openings 20a and 20b are provided along the surface of the semiconductor layer 21 (the surface on the conductive layer 23 side).

　絶縁層２２上に絶縁層４２が設けられる、絶縁層４２は層間絶縁層として機能する。絶縁層４２には、開口２０ａと重なる開口２０ｃが設けられている。 An insulating layer 42 is provided on the insulating layer 22, and functions as an interlayer insulating layer. The insulating layer 42 has an opening 20c that overlaps with the opening 20a.

　導電層２３は、開口２０ａ及び開口２０ｃを埋めるように設けられている。また導電層２３は、開口２０ａ及び開口２０ｃ内において、絶縁層２２を覆って設けられている。ここでは導電層２３は、上面の高さが絶縁層４２の上面と概略一致するように、上面が平坦化されている。また、絶縁層４２上に導電層３１が設けられ、導電層３１は導電層２３の上面と接する。導電層３１はゲート配線として機能する。 The conductive layer 23 is provided so as to fill the openings 20a and 20c. The conductive layer 23 is provided so as to cover the insulating layer 22 within the openings 20a and 20c. Here, the upper surface of the conductive layer 23 is flattened so that the height of the upper surface is roughly the same as the upper surface of the insulating layer 42. The conductive layer 31 is provided on the insulating layer 42, and the conductive layer 31 is in contact with the upper surface of the conductive layer 23. The conductive layer 31 functions as a gate wiring.

　ゲート配線として機能する導電層３１と、導電層２５及び導電層２５上の半導体層２１との間に、層間絶縁層として機能する絶縁層４２を設けることにより、これらの間の寄生容量を低減することができる。これにより、さらに高速駆動が可能なトランジスタ１０を実現できる。また、絶縁層４２を設けることで、導電層２４と導電層３１との間の寄生容量も大幅に低減できる。そのため、導電層２４と導電層３１を同じ方向に延在させることも可能となるため、回路設計の自由度を高めることができる。 By providing an insulating layer 42, which functions as an interlayer insulating layer, between the conductive layer 31, which functions as the gate wiring, and the conductive layer 25 and the semiconductor layer 21 on the conductive layer 25, the parasitic capacitance between them can be reduced. This makes it possible to realize a transistor 10 that can be driven at even higher speeds. Furthermore, by providing the insulating layer 42, the parasitic capacitance between the conductive layer 24 and the conductive layer 31 can also be significantly reduced. Therefore, it is also possible to make the conductive layer 24 and the conductive layer 31 extend in the same direction, thereby increasing the freedom of circuit design.

　ここでは、導電層２３が、導電層２３ａと導電層２３ｂの積層構造を有する例を示している。導電層２３は絶縁層２２、絶縁層４２等と接するため、これらに酸化シリコンなどの酸素を拡散する絶縁膜を用いた場合、工程中の熱の影響により導電層２３が酸化し、導電性が低下してしまう恐れがある。そのため、絶縁層２２及び絶縁層４２と接する導電層２３ａには、導電層２３ｂよりも酸化されにくい導電性材料を用いることが好ましい。例えば導電層２３ａには窒化タンタル、窒化チタンなどの窒化金属膜を用いることが好ましい。一方、導電層２３ｂは低抵抗な金属または合金を含む導電性材料を用いることができる。これにより、トランジスタ１０の信頼性を高めることができる。 Here, an example is shown in which the conductive layer 23 has a laminated structure of conductive layers 23a and 23b. Since the conductive layer 23 is in contact with the insulating layer 22, the insulating layer 42, etc., if an insulating film that diffuses oxygen, such as silicon oxide, is used for these layers, the conductive layer 23 may be oxidized due to the influence of heat during the process, and the conductivity may decrease. Therefore, it is preferable to use a conductive material that is less likely to be oxidized than the conductive layer 23b for the conductive layer 23a that is in contact with the insulating layer 22 and the insulating layer 42. For example, it is preferable to use a metal nitride film such as tantalum nitride or titanium nitride for the conductive layer 23a. On the other hand, a conductive material containing a low-resistance metal or alloy can be used for the conductive layer 23b. This can improve the reliability of the transistor 10.

　絶縁層４１は、導電層２４と導電層２５とを絶縁する層間絶縁層（スペーサ）として機能する。ここでは、絶縁層４１として、絶縁層４１ａ、絶縁層４１ｂ、及び絶縁層４１ｃの積層膜を用いた場合を示している。 The insulating layer 41 functions as an interlayer insulating layer (spacer) that insulates the conductive layer 24 from the conductive layer 25. Here, a laminated film of insulating layer 41a, insulating layer 41b, and insulating layer 41c is used as the insulating layer 41.

　半導体層２１は、絶縁層４１ｂの開口２０ａ内の内壁と接して設けられる。絶縁層４１ｂには酸化物絶縁膜を用いることが好ましい。特に、加熱により酸素を放出する酸化物絶縁膜を用いることが好ましい。また、絶縁層４１ｂを酸素に対するバリア性を有する絶縁層４１ａ及び絶縁層４１ｃで挟み込む構造とすることが好ましい。これにより、絶縁層４１ｂに含まれる酸素を絶縁層４１ａ、絶縁層４１ｃ、及び半導体層２１に囲まれた領域に閉じ込めることが可能となる。さらに絶縁層４１ｂ中の酸素が工程中に脱離し、減少することを防ぐことができる。これにより、より効率的に半導体層２１に酸素を供給することができる。 The semiconductor layer 21 is provided in contact with the inner wall of the opening 20a of the insulating layer 41b. It is preferable to use an oxide insulating film for the insulating layer 41b. In particular, it is preferable to use an oxide insulating film that releases oxygen when heated. It is also preferable to have a structure in which the insulating layer 41b is sandwiched between the insulating layer 41a and the insulating layer 41c, which have a barrier property against oxygen. This makes it possible to confine the oxygen contained in the insulating layer 41b in the region surrounded by the insulating layer 41a, the insulating layer 41c, and the semiconductor layer 21. Furthermore, it is possible to prevent the oxygen in the insulating layer 41b from being desorbed and reduced during the process. This makes it possible to supply oxygen to the semiconductor layer 21 more efficiently.

　半導体層２１のうち、絶縁層４１ｂと接する部分は酸素欠損が低減された領域であり、ｉ型の領域と言える。一方、絶縁層４１ｂと接しない部分はキャリアを多く含むｎ型の領域とすることが好ましい。すなわち、半導体層２１の絶縁層４１ｂと接する部分をチャネル形成領域、それよりも外側の領域を低抵抗領域（ソース領域、またはドレイン領域ともいう）と呼ぶことができる。 The portion of the semiconductor layer 21 that contacts the insulating layer 41b is a region in which oxygen vacancies are reduced, and can be considered an i-type region. On the other hand, it is preferable that the portion that does not contact the insulating layer 41b is an n-type region that contains a large number of carriers. In other words, the portion of the semiconductor layer 21 that contacts the insulating layer 41b can be called the channel formation region, and the region outside of that can be called the low resistance region (also called the source region or drain region).

　絶縁層４１ｂは半導体層２１に接するため、水素をできるだけ含まない膜とすることが好ましい。半導体層２１中の酸素欠損と水素とが結合することでキャリアが生成し、例えばトランジスタ１０のしきい値電圧に影響する場合がある。そのため、絶縁層４１ｂには酸化物絶縁膜以外の水素が拡散しにくい絶縁膜を用いてもよい。例えば、絶縁層４１として、水素及び酸素に対してバリア性を有する絶縁膜を単層で用いることもできる。 Since the insulating layer 41b is in contact with the semiconductor layer 21, it is preferable that the insulating layer 41b be a film that contains as little hydrogen as possible. Carriers are generated by combining oxygen vacancies in the semiconductor layer 21 with hydrogen, which may affect the threshold voltage of the transistor 10, for example. For this reason, an insulating film other than an oxide insulating film through which hydrogen is less likely to diffuse may be used for the insulating layer 41b. For example, a single layer of an insulating film that has barrier properties against hydrogen and oxygen may be used as the insulating layer 41.

　半導体層２１及び絶縁層２２は、絶縁層４１ｂの開口２０ａの内壁に沿って形成されるため、成膜方法によっては、この部分の厚さが薄くなる場合がある。例えばスパッタリング法、またはプラズマＣＶＤ法などの成膜方法では、基板面に対して平行な面に成膜される膜と比較して、基板面に対して傾斜している面又は垂直な面に成膜される膜が薄くなる傾向がある。一方、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法または熱ＣＶＤ法などの成膜方法では、被形成面の角度に寄らず厚さの均一な膜を成膜することができる。例えば、絶縁層４１ｂの開口２０ａの側壁の角度が７５度以上、８０度以上、または８５度以上の場合には、ＡＬＤ法を用いて半導体層２１及び絶縁層２２を形成することが好ましい。 The semiconductor layer 21 and the insulating layer 22 are formed along the inner wall of the opening 20a of the insulating layer 41b, so depending on the film formation method, the thickness of this portion may be thin. For example, in film formation methods such as sputtering or plasma CVD, films formed on surfaces inclined or perpendicular to the substrate surface tend to be thinner than films formed on surfaces parallel to the substrate surface. On the other hand, film formation methods such as atomic layer deposition (ALD) or thermal CVD can form a film of uniform thickness regardless of the angle of the surface on which it is formed. For example, when the angle of the sidewall of the opening 20a of the insulating layer 41b is 75 degrees or more, 80 degrees or more, or 85 degrees or more, it is preferable to form the semiconductor layer 21 and the insulating layer 22 using the ALD method.

［構成要素について］
〈基板〉
　トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウム、窒化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などを用いることもできる。さらには、絶縁体基板に導電層または半導体層が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電体基板に半導体層または絶縁層が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子（トランジスタを含む）、発光素子、記憶素子などがある。 [About the components]
<substrate>
As the substrate on which the transistor is formed, for example, an insulating substrate, a semiconductor substrate, or a conductive substrate may be used. As the insulating substrate, for example, a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria stabilized zirconia substrate), a resin substrate, etc. are available. As the semiconductor substrate, for example, a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, or gallium nitride, etc. are available. Furthermore, there is a semiconductor substrate having an insulating region inside the aforementioned semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate, etc. are available. As the conductive substrate, there is a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate, etc. are available. Alternatively, a substrate having a metal nitride, a substrate having a metal oxide, etc. can be used. Furthermore, there are a substrate in which a conductive layer or a semiconductor layer is provided on an insulating substrate, a substrate in which a conductive layer or an insulating layer is provided on a semiconductor substrate, and a substrate in which a semiconductor layer or an insulating layer is provided on a conductive substrate, etc. are available. Alternatively, a substrate provided with elements may be used. The elements provided on the substrate include a capacitor element, a resistor element, a switch element (including a transistor), a light-emitting element, a memory element, and the like.

〈半導体層〉
　半導体層２１は、金属酸化物（酸化物半導体）を有することが好ましい。 Semiconductor layer
The semiconductor layer 21 preferably includes a metal oxide (oxide semiconductor).

　半導体層２１に用いることができる金属酸化物として、例えば、Ｉｎ酸化物、Ｇａ酸化物、及びＺｎ酸化物が挙げられる。金属酸化物は、少なくともＩｎまたはＺｎを含むことが好ましい。また、金属酸化物は、Ｉｎと、元素Ｍと、Ｚｎと、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｌａ、Ｃｅ、Ｎｄ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｂ、Ｓｉ、Ｇｅ、及びＳｂなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、特に、Ａｌ、Ｇａ、Ｙ、及びＳｎから選ばれた一種または複数種であることが好ましく、Ｇａがより好ましい。なお、Ｉｎと、Ｍと、Ｚｎとを有する金属酸化物を、以降ではＩｎ−Ｍ−Ｚｎ酸化物と呼ぶ場合がある。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。 Examples of metal oxides that can be used in the semiconductor layer 21 include In oxide, Ga oxide, and Zn oxide. The metal oxide preferably contains at least In or Zn. The metal oxide preferably contains two or three elements selected from In, element M, and Zn. The element M is a metal element or semimetal element with a high bond energy with oxygen, for example, a metal element or semimetal element with a higher bond energy with oxygen than indium. Specific examples of element M include Al, Ga, Sn, Y, Ti, V, Cr, Mn, Fe, Co, Ni, Zr, Mo, Hf, Ta, W, La, Ce, Nd, Mg, Ca, Sr, Ba, B, Si, Ge, and Sb. The element M contained in the metal oxide is preferably one or more of the above elements, and is preferably one or more of Al, Ga, Y, and Sn, and more preferably Ga. Hereinafter, a metal oxide having In, M, and Zn may be referred to as an In-M-Zn oxide. In addition, in this specification, metal elements and metalloid elements may be collectively referred to as "metal elements", and "metalloid elements" described in this specification may include metalloid elements.

　金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比以上であることが好ましい。例えば、このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、またはこれらの近傍の組成等が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。 When the metal oxide is an In-M-Zn oxide, it is preferable that the atomic ratio of In in the In-M-Zn oxide is equal to or greater than the atomic ratio of M. For example, the atomic ratio of metal elements in such an In-M-Zn oxide may be In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5, or compositions close to these. The term "close composition" includes a range of ±30% of the desired atomic ratio. Increasing the atomic ratio of indium in the metal oxide can increase the on-state current or field effect mobility of the transistor.

　また、Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比未満であってもよい。例えば、このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、またはこれらの近傍の組成等が挙げられる。金属酸化物中のＭの原子数比を大きくすることで、酸素欠損の生成を抑制することができる。 In addition, the atomic ratio of In in the In-M-Zn oxide may be less than the atomic ratio of M. For example, the atomic ratio of the metal elements in such an In-M-Zn oxide may be In:M:Zn = 1:3:2, In:M:Zn = 1:3:3, In:M:Zn = 1:3:4, or a composition close to these. By increasing the atomic ratio of M in the metal oxide, the generation of oxygen vacancies can be suppressed.

　半導体層２１は、例えば、Ｉｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｇａ−Ａｌ酸化物、Ｉｎ−Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｔｉ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物などを用いることができる。また、Ｇａ−Ｚｎ酸化物を用いてもよい。酸化インジウムのようにＺｎを有さない材料とすることで、ＬＳＩの製造プロセスとの親和性が高まるため好ましい。一方で、Ｚｎを含む材料とすることで、結晶性を高くしやすいため好ましい。 The semiconductor layer 21 may be made of, for example, In oxide, In-Zn oxide, In-Ga oxide, In-Sn oxide, In-Ti oxide, In-Ga-Al oxide, In-Ga-Sn oxide, In-Ga-Zn oxide, In-Sn-Zn oxide, In-Al-Zn oxide, In-Ti-Zn oxide, In-Ga-Sn-Zn oxide, In-Ga-Al-Zn oxide, etc. Ga-Zn oxide may also be used. A material that does not contain Zn, such as indium oxide, is preferred because it increases the affinity with the LSI manufacturing process. On the other hand, a material that contains Zn is preferred because it is easy to increase the crystallinity.

　なお、金属酸化物は、インジウムに代えて、又は、インジウムに加えて、周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、Ｙ、Ｚｒ、Ａｇ、Ｃｄ、Ｓｎ、Ｓｂ、Ｂａ、Ｐｂ、Ｂｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、及びＥｕなどが挙げられる。なお、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、及びＥｕは、軽希土類元素と呼ばれる。 In addition to or in addition to indium, the metal oxide may contain one or more metal elements having a high period number in the periodic table. The greater the overlap of the orbits of the metal elements, the greater the carrier conduction in the metal oxide tends to be. Thus, by including a metal element having a high period number, the field effect mobility of the transistor may be increased. Examples of metal elements having a high period number include metal elements belonging to the fifth period and metal elements belonging to the sixth period. Specific examples of such metal elements include Y, Zr, Ag, Cd, Sn, Sb, Ba, Pb, Bi, La, Ce, Pr, Nd, Pm, Sm, and Eu. La, Ce, Pr, Nd, Pm, Sm, and Eu are called light rare earth elements.

　また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。 The metal oxide may also contain one or more nonmetallic elements. When the metal oxide contains a nonmetallic element, the field effect mobility of the transistor may be increased. Examples of nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.

　金属酸化物の形成は、スパッタリング法、または原子層堆積（ＡＬＤ）法を好適に用いることができる。特に、金属酸化物は、被覆性に優れたＡＬＤ法で成膜することが好ましい。なお、金属酸化物をスパッタリング法で形成する場合、成膜後の金属酸化物の組成はターゲットの組成と異なる場合がある。特に亜鉛は、成膜後の金属酸化物における含有率が、ターゲットと比較して５０％程度にまで減少する場合がある。 The metal oxide can be formed preferably by sputtering or atomic layer deposition (ALD). In particular, it is preferable to form the metal oxide film by the ALD method, which has excellent coating properties. When forming the metal oxide by the sputtering method, the composition of the metal oxide film may differ from the composition of the target. In particular, the zinc content in the metal oxide film may decrease to about 50% compared to the target.

　本明細書等において、金属酸化物のある金属元素の含有率とは、金属酸化物に含まれる金属元素の原子数の総数に対する、その元素の原子数の割合をいう。例えば金属酸化物が金属元素Ｘ、金属元素Ｙ、金属元素Ｚを含み、当該金属酸化物に含まれる金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数をＡＸ、ＡＹ、ＡＺとしたとき、金属元素Ｘの含有率は、ＡＸ／（ＡＸ＋ＡＹ＋ＡＺ）で示すことができる。また、金属酸化物中の金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数の比（原子数比）が、ＢＸ：ＢＹ：ＢＺで示されるとき、金属元素Ｘの含有率は、ＢＸ／（ＢＸ＋ＢＹ＋ＢＺ）で示すことができる。 In this specification, the content of a certain metal element in a metal oxide refers to the ratio of the number of atoms of that element to the total number of atoms of the metal element contained in the metal oxide. For example, when a metal oxide contains metal element X, metal element Y, and metal element Z, and the numbers of atoms of metal element X, metal element Y, and metal element Z contained in the metal oxide are Ax , Ay , and Az , respectively, the content of metal element X can be expressed as Ax /( Ax + Ay + Az ). In addition, when the ratio of the numbers of atoms of metal element X, metal element Y, and metal element Z in the metal oxide (atomic ratio) is expressed as Bx :By : Bz , the content of metal element X can be expressed as Bx /( Bx + By + Bz ).

　例えば、Ｉｎを含む金属酸化物の場合、Ｉｎの含有率を高くすることにより、オン電流の大きいトランジスタを実現することができる。 For example, in the case of metal oxides containing In, by increasing the In content, it is possible to realize a transistor with a large on-state current.

　半導体層２１にＧａを含まない、またはＧａの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。つまり、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。また、Ｇａを含む金属酸化物を用いる場合は、Ｉｎの含有率よりも、Ｇａの含有率を低くすることが好ましい。これにより、高移動度で且つ信頼性の高いトランジスタを実現することができる。 By using a metal oxide that does not contain Ga or has a low Ga content in the semiconductor layer 21, a transistor with high reliability when a positive bias is applied can be obtained. In other words, a transistor with a small amount of variation in threshold voltage in a PBTS (Positive Bias Temperature Stress) test can be obtained. In addition, when using a metal oxide that contains Ga, it is preferable to make the Ga content lower than the In content. This makes it possible to realize a transistor with high mobility and high reliability.

　一方、Ｇａの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。つまり、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。具体的には、Ｇａの原子数比がＩｎの原子数比以上である金属酸化物はバンドギャップがより大きくなり、トランジスタのＮＢＴＩＳ試験でのしきい値電圧の変動量を小さくすることができる。 On the other hand, by increasing the Ga content, it is possible to produce a transistor with high reliability against light. In other words, it is possible to produce a transistor with a small amount of variation in threshold voltage in NBTIS (Negative Bias Temperature Illumination Stress) testing. Specifically, a metal oxide in which the atomic ratio of Ga is equal to or greater than the atomic ratio of In has a larger band gap, and it is possible to reduce the amount of variation in threshold voltage in NBTIS testing of a transistor.

　また、亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。 In addition, by increasing the zinc content, the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. This suppresses fluctuations in the electrical characteristics of the transistor, and increases reliability.

　半導体層２１は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層２１が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。なお、異なる組成の酸化物半導体層を２以上積層した積層構造としてもよい。また、ＡＬＤ法を用いることで、組成が厚さ方向に連続的に異なる金属酸化物層を形成することもできる。これにより、決まった組成の膜を用いる場合と比較して設計の選択の幅が広がるだけでなく、組成の異なる２層の間に生じる界面準位などの生成を防ぐことができるため、電気特性及び信頼性を高めることができる。 The semiconductor layer 21 may have a laminated structure having two or more metal oxide layers. The two or more metal oxide layers of the semiconductor layer 21 may have the same or approximately the same composition. By using a laminated structure of metal oxide layers with the same composition, for example, the same sputtering target can be used to form the semiconductor layer, thereby reducing manufacturing costs. Note that a laminated structure in which two or more oxide semiconductor layers with different compositions are laminated may also be used. In addition, by using the ALD method, it is also possible to form a metal oxide layer whose composition continuously varies in the thickness direction. This not only widens the range of design options compared to the case where a film with a fixed composition is used, but also prevents the generation of interface states between two layers with different compositions, thereby improving electrical characteristics and reliability.

　半導体層２１を２層構造とする場合、二層目、すなわちゲート電極に近い側に一層目よりも高移動度の材料（導電性の高い材料）を用いることが好ましい。これによりノーマリオフであり、且つオン電流の大きいトランジスタとすることができる。そのため低い消費電力と高い性能を両立することができる。または、一層目、すなわちソース電極及びドレイン電極と接する側に、二層目よりも高移動度の材料を用いてもよい。これにより半導体層２１とソース電極またはドレイン電極との接触抵抗を小さくできるため、寄生抵抗が低減され、オン電流の大きいトランジスタとすることができる。 When the semiconductor layer 21 has a two-layer structure, it is preferable to use a material with higher mobility (high conductivity) for the second layer, i.e., the side closer to the gate electrode, than for the first layer. This makes it possible to create a normally-off transistor with a large on-current. This makes it possible to achieve both low power consumption and high performance. Alternatively, a material with higher mobility than the second layer may be used for the first layer, i.e., the side in contact with the source electrode and drain electrode. This makes it possible to reduce the contact resistance between the semiconductor layer 21 and the source electrode or drain electrode, thereby reducing parasitic resistance and making it possible to create a transistor with a large on-current.

　また、半導体層２１を３層構造とする場合、二層目に一層目及び三層目よりも高移動度の材料を用いることが好ましい。これにより、オン電流が高く、且つ信頼性の高いトランジスタを実現できる。 In addition, if the semiconductor layer 21 has a three-layer structure, it is preferable to use a material with higher mobility for the second layer than for the first and third layers. This makes it possible to realize a transistor with high on-current and high reliability.

　上述した移動度の高さ、導電性の高さの違いは、例えばインジウムの含有率の高さに置き換えることができる。そのほか、インジウムの他に導電性の向上に寄与する元素を含むか否か、またはその元素の含有量なども移動度および導電性に影響する。高移動度の材料の一例としては、例えばＩｎ：Ｇａ：Ｚｎ＝４：３：２［原子数比］及びその近傍の材料、Ｉｎ：Ｚｎ＝１：１［原子数比］及びその近傍の材料、Ｉｎ：Ｚｎ＝２：１［原子数比］及びその近傍の材料、Ｉｎ：Ｚｎ＝４：１［原子数比］及びその近傍の材料、Ｉｎ：Ｓｎ：Ｚｎ＝４０：Ｘ：１０［原子数比］（Ｘは０．１以上５以下、代表的にはＸ＝１）及びその近傍の材料などが挙げられる。一方、上述した材料と比較して移動度または導電性の低い材料としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］及びその近傍の材料、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］及びその近傍の材料、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１［原子数比］及びその近傍の材料、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］及びその近傍の材料、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］及びその近傍の材料などが挙げられる。 The difference in the mobility and conductivity described above can be expressed, for example, by the content of indium. In addition, whether or not an element other than indium that contributes to improving conductivity is contained, or the content of that element, also affects the mobility and conductivity. Examples of high-mobility materials include In:Ga:Zn = 4:3:2 [atomic ratio] and materials in the vicinity thereof, In:Zn = 1:1 [atomic ratio] and materials in the vicinity thereof, In:Zn = 2:1 [atomic ratio] and materials in the vicinity thereof, In:Zn = 4:1 [atomic ratio] and materials in the vicinity thereof, In:Sn:Zn = 40:X:10 [atomic ratio] (X is 0.1 or more and 5 or less, typically X = 1) and materials in the vicinity thereof, etc. On the other hand, materials with lower mobility or conductivity compared to the above-mentioned materials include In:Ga:Zn = 1:3:2 [atomic ratio] and materials in the vicinity, In:Ga:Zn = 1:3:4 [atomic ratio] and materials in the vicinity, In:Ga:Zn = 2:2:1 [atomic ratio] and materials in the vicinity, In:Ga:Zn = 1:1:1 [atomic ratio] and materials in the vicinity, In:Ga:Zn = 1:1:2 [atomic ratio] and materials in the vicinity, etc.

　半導体層２１は、結晶性を有する金属酸化物層を用いることが好ましい。例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体層２１に用いることにより、半導体層２１中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。 The semiconductor layer 21 is preferably a crystalline metal oxide layer. For example, a metal oxide layer having a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, a nano-crystalline (nc: nano-crystal) structure, or the like can be used. By using a crystalline metal oxide layer for the semiconductor layer 21, the defect level density in the semiconductor layer 21 can be reduced, and a highly reliable semiconductor device can be realized.

　半導体層２１に用いる金属酸化物層の結晶性が高いほど、半導体層２１中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現することができる。 The higher the crystallinity of the metal oxide layer used in the semiconductor layer 21, the more the defect level density in the semiconductor layer 21 can be reduced. On the other hand, by using a metal oxide layer with low crystallinity, a transistor capable of passing a large current can be realized.

　酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（以下、オフ電流ともいう）が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。 Transistors using an oxide semiconductor (hereinafter referred to as OS transistors) have extremely high field-effect mobility compared to transistors using amorphous silicon. In addition, OS transistors have an extremely small source-drain leakage current in an off state (hereinafter also referred to as off-current), and can hold charge accumulated in a capacitor connected in series with the transistor for a long period of time. Furthermore, the use of OS transistors can reduce the power consumption of a semiconductor device.

　本発明の一態様である半導体装置は、例えばプロセッサ、記憶装置、または各種ＩＣに適用することができる。本発明の一態様のトランジスタは、大きな電流を流すことが可能で、且つ、オフ電流が著しく低いという特性を有するため、回路の高速動作と、低消費電力化を同時に実現することが可能となる。 The semiconductor device according to one embodiment of the present invention can be applied to, for example, a processor, a memory device, or various ICs. The transistor according to one embodiment of the present invention is capable of passing a large current and has a significantly low off-state current, and therefore can simultaneously achieve high-speed operation of the circuit and low power consumption.

　本発明の一態様である半導体装置は、例えば、表示装置に適用することができる。表示装置の画素回路に含まれる発光デバイスの発光輝度を高くする場合、発光デバイスに流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタと記す）と比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、画素回路に含まれる駆動トランジスタをＯＳトランジスタとすることで、発光デバイスに流れる電流量を大きくし、発光デバイスの発光輝度を高くすることができる。 The semiconductor device according to one embodiment of the present invention can be applied to, for example, a display device. In order to increase the light emission luminance of a light-emitting device included in a pixel circuit of a display device, it is necessary to increase the amount of current flowing through the light-emitting device. To achieve this, it is necessary to increase the source-drain voltage of a driving transistor included in the pixel circuit. Since an OS transistor has a higher withstand voltage between the source and drain than a transistor using silicon (hereinafter, referred to as a Si transistor), a high voltage can be applied between the source and drain of the OS transistor. Therefore, by using an OS transistor as the driving transistor included in the pixel circuit, it is possible to increase the amount of current flowing through the light-emitting device and increase the light emission luminance of the light-emitting device.

　トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタにＯＳトランジスタを適用することで、発光デバイスに流れる電流量を細かく制御することができる。このため、画素回路における階調数を多くすることができる。また、発光デバイスの電気特性（例えば抵抗）の変動、または電気特性のばらつきが生じたとしても、安定した電流を流すことができる。 When the transistor operates in the saturation region, an OS transistor can reduce the change in source-drain current in response to a change in gate-source voltage compared to a Si transistor. Therefore, by using an OS transistor as a driving transistor included in a pixel circuit, the amount of current flowing through the light-emitting device can be precisely controlled. This allows a larger number of gray levels to be achieved in the pixel circuit. Furthermore, a stable current can be passed even if the electrical characteristics (e.g., resistance) of the light-emitting device fluctuate or there is variation in the electrical characteristics.

　上記のとおり、画素回路に含まれる駆動トランジスタにＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、「発光デバイスの製造ばらつきの影響の抑制」などを図ることができる。 As mentioned above, by using an OS transistor for the driving transistor included in the pixel circuit, it is possible to achieve "suppression of black floating," "increase in light emission luminance," "multiple gradations," and "suppression of the effects of manufacturing variations in light-emitting devices."

　ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。 OS transistors have small variations in electrical characteristics due to radiation exposure, i.e., they have high resistance to radiation, and therefore can be suitably used in environments where radiation may be present. It can also be said that OS transistors have high reliability against radiation. For example, OS transistors can be suitably used in pixel circuits of X-ray flat panel detectors. OS transistors can also be suitably used in semiconductor devices used in outer space. Examples of radiation include electromagnetic radiation (e.g., X-rays and gamma rays) and particle radiation (e.g., alpha rays, beta rays, proton rays, and neutron rays).

　なお、半導体層２１に用いることができる半導体材料は、酸化物半導体に限定されない。例えば、単体元素よりなる半導体、または化合物半導体を用いることができる。単体元素よりなる半導体としては、シリコン（単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコンを含む）またはゲルマニウムなどが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、シリコンゲルマニウムが挙げられる。化合物半導体として、有機半導体、窒化物半導体、または酸化物半導体等が挙げられる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。 The semiconductor material that can be used for the semiconductor layer 21 is not limited to oxide semiconductors. For example, a semiconductor made of a single element or a compound semiconductor can be used. Examples of semiconductors made of a single element include silicon (including single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon) and germanium. Examples of compound semiconductors include gallium arsenide and silicon germanium. Examples of compound semiconductors include organic semiconductors, nitride semiconductors, and oxide semiconductors. These semiconductor materials may contain impurities as dopants.

　または、半導体層２１は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。 Alternatively, the semiconductor layer 21 may have a layered material that functions as a semiconductor. A layered material is a general term for a group of materials that have a layered crystal structure. A layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals bonds. A layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity. By using a material that functions as a semiconductor and has high two-dimensional electrical conductivity in the channel formation region, a transistor with a large on-current can be provided.

　上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。 Examples of the layered material include graphene, silicene, and chalcogenides. Chalcogenides are compounds containing chalcogen (an element belonging to Group 16). Examples of the chalcogenides include transition metal chalcogenides and Group 13 chalcogenides. Specific examples of transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (representatively MoS 2 ), molybdenum selenide (representatively MoSe 2 ), molybdenum tellurium (representatively MoTe 2 ), tungsten sulfide (representatively WS 2 ), tungsten selenide (representatively WSe 2 ), tungsten tellurium (representatively WTe 2 ), hafnium sulfide (representatively HfS 2 ), hafnium selenide (representatively HfSe 2 ), zirconium sulfide (representatively ZrS 2 ), zirconium selenide (representatively ZrSe 2 ) , and the like.

　半導体層２１に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、または単結晶以外の結晶性を有する半導体（多結晶半導体、微結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。 The crystallinity of the semiconductor material used for the semiconductor layer 21 is not particularly limited, and any of an amorphous semiconductor, a single crystal semiconductor, and a semiconductor having crystallinity other than single crystal (a polycrystalline semiconductor, a microcrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used. The use of a crystalline semiconductor is preferable because it can suppress deterioration of the transistor characteristics.

〈ゲート絶縁層〉
　絶縁層２２はトランジスタのゲート絶縁層として機能する。半導体層２１に酸化物半導体を用いた場合、絶縁層２２の少なくとも半導体層２１と接する膜には、酸化物絶縁膜を用いることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一または複数を用いることができる。このほか、絶縁層２２として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜を用いることもできる。また、絶縁層２２は積層構造を有していてもよく、例えば酸化物絶縁膜と窒化物絶縁膜とをそれぞれ１以上有する積層構造としてもよい。 <Gate insulating layer>
The insulating layer 22 functions as a gate insulating layer of the transistor. When an oxide semiconductor is used for the semiconductor layer 21, it is preferable to use an oxide insulating film for at least the film of the insulating layer 22 that is in contact with the semiconductor layer 21. For example, one or more of silicon oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, hafnium oxide, hafnium oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, and Ga-Zn oxide can be used. In addition, a nitride insulating film such as silicon nitride, silicon nitride oxide, aluminum nitride, or aluminum nitride oxide can be used as the insulating layer 22. The insulating layer 22 may have a stacked structure, and may have, for example, a stacked structure having one or more oxide insulating films and one or more nitride insulating films.

　また、絶縁層２２は、ｈｉｇｈ−ｋ材料からなる絶縁材料を積層して用いることが好ましく、比誘電率が高い（ｈｉｇｈ−ｋ）材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁層２２として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜（ＺＡＺともいう）を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜（ＺＡＺＡともいう）を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子の静電破壊を抑制できる。 The insulating layer 22 is preferably made of a high-k insulating material, and preferably has a laminated structure of a high dielectric constant (high-k) material and a material with a higher dielectric strength than the high-k material. For example, the insulating layer 22 can be made of an insulating film (also called ZAZ) in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order. Alternatively, an insulating film (also called ZAZA) in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used. Alternatively, an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used. By using an insulator with a relatively high dielectric strength, such as aluminum oxide, in a laminated state, the dielectric strength is improved and electrostatic breakdown of the capacitance element can be suppressed.

　また、絶縁層２２として、強誘電性を示す材料を用いてもよい。強誘電性を示す材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。 Furthermore, a material exhibiting ferroelectricity may be used as the insulating layer 22. Examples of materials exhibiting ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and HfZrO x (x is a real number greater than 0).

　絶縁層２２を２層構造とする場合、半導体層２１と接する膜に、水素を捕獲する又は固着する機能を有する絶縁膜を用い、ゲート電極として機能する導電層２３側に位置する膜として水素に対してバリア性を有する絶縁膜を用いることが好ましい。これにより、導電層２３側から半導体層２１に水素が拡散することを抑制でき、信頼性の高いトランジスタを実現できる。 When the insulating layer 22 has a two-layer structure, it is preferable to use an insulating film that has the function of capturing or fixing hydrogen as the film in contact with the semiconductor layer 21, and to use an insulating film that has barrier properties against hydrogen as the film located on the conductive layer 23 side that functions as the gate electrode. This makes it possible to suppress the diffusion of hydrogen from the conductive layer 23 side to the semiconductor layer 21, thereby realizing a highly reliable transistor.

　水素を捕獲または固着する絶縁膜として、酸化ハフニウム膜、ハフニウムシリケート膜、酸化アルミニウム膜などを用いることが好ましい。また水素に対してバリア性を有する絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ハフニウム膜、酸化ガリウム膜などを用いることが好ましい。 As an insulating film that captures or fixes hydrogen, it is preferable to use a hafnium oxide film, a hafnium silicate film, an aluminum oxide film, etc. Furthermore, as an insulating film that has a barrier property against hydrogen, it is preferable to use a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, a magnesium oxide film, a hafnium oxide film, a gallium oxide film, etc.

　または、半導体層２１と接する膜に、加熱により酸素を放出する絶縁膜を用い、導電層２３側に位置する膜に水素に対してバリア性を有する絶縁膜を用いる構成としてもよい。または、半導体層２１と接する膜に、加熱により酸素を放出する絶縁膜を用い、導電層２３側に位置する膜に水素を捕獲する又は固着する機能を有する絶縁膜を用いる構成としてもよい。 Alternatively, an insulating film that releases oxygen when heated may be used for the film in contact with the semiconductor layer 21, and an insulating film that has a barrier property against hydrogen may be used for the film located on the conductive layer 23 side. Alternatively, an insulating film that releases oxygen when heated may be used for the film in contact with the semiconductor layer 21, and an insulating film that has a function of capturing or fixing hydrogen may be used for the film located on the conductive layer 23 side.

　絶縁層２２を３層構造とする場合、半導体層２１と接する膜に、比誘電率が他の膜よりも低い材料を有する絶縁膜を用い、導電層２３側に位置する膜に、水素及び酸素に対してバリア性を有する絶縁膜を用い、これらの間に位置する膜に、水素を捕獲する又は固着する機能を有する絶縁膜を用いることが好ましい。比誘電率が低い材料としては、酸化シリコン、または酸化窒化シリコンを用いることができる。このような構成とすることで、半導体層２１と接する膜から半導体層２１に酸素を供給することができる。また導電層２３側に位置する膜により、導電層２３側への酸素の拡散を防ぎ、導電層２３の酸化を抑制できる。 When the insulating layer 22 has a three-layer structure, it is preferable to use an insulating film made of a material with a lower dielectric constant than the other films for the film in contact with the semiconductor layer 21, an insulating film having barrier properties against hydrogen and oxygen for the film located on the conductive layer 23 side, and an insulating film having the function of capturing or fixing hydrogen for the film located between them. Silicon oxide or silicon oxynitride can be used as a material with a low dielectric constant. With this configuration, oxygen can be supplied to the semiconductor layer 21 from the film in contact with the semiconductor layer 21. Furthermore, the film located on the conductive layer 23 side prevents oxygen from diffusing to the conductive layer 23 side, suppressing oxidation of the conductive layer 23.

　酸素に対してバリア性を有する絶縁膜としては、酸化アルミニウム膜、窒化シリコン膜、酸化ハフニウム膜、ハフニウムシリケート膜などを用いることが好ましい。酸素及び水素に対してバリア性を有する絶縁膜としては、酸化アルミニウム膜、窒化シリコン膜、酸化ハフニウム膜などを用いることが好ましい。 As an insulating film having a barrier property against oxygen, it is preferable to use an aluminum oxide film, a silicon nitride film, a hafnium oxide film, a hafnium silicate film, etc. As an insulating film having a barrier property against oxygen and hydrogen, it is preferable to use an aluminum oxide film, a silicon nitride film, a hafnium oxide film, etc.

　絶縁層２２を４層構造とする場合、半導体層２１と接する膜に、酸素に対してバリア性を有する絶縁膜を用い、その次に半導体層２１に近い膜に、比誘電率が他の膜よりも低い材料を有する絶縁膜を用い、その次に半導体層２１に近い膜に、水素を捕獲する又は固着する機能を有する絶縁膜を用い、最も導電層２３側に位置する膜に、水素及び酸素に対してバリア性を有する絶縁膜を用いることが好ましい。すなわち、上述の３層構造に加えて、半導体層２１に接する膜を追加した構成とすることができる。半導体層２１に接する膜に酸素に対してバリア性を有する絶縁膜を用いることで、半導体層２１から酸素が脱離することを抑制できる。このとき、半導体層２１に接する膜としては、酸化アルミニウム膜を用いることが好適である。酸化アルミニウムは、酸素に対してバリア性を有するだけでなく、水素を捕獲する又は固着する機能を有するため、半導体層２１に水素が拡散することも防ぐ効果を奏する。 When the insulating layer 22 has a four-layer structure, it is preferable to use an insulating film having a barrier property against oxygen for the film in contact with the semiconductor layer 21, an insulating film having a material with a lower dielectric constant than the other films for the film next closest to the semiconductor layer 21, an insulating film having a function of capturing or fixing hydrogen for the film next closest to the semiconductor layer 21, and an insulating film having a barrier property against hydrogen and oxygen for the film located closest to the conductive layer 23. That is, in addition to the above-mentioned three-layer structure, a configuration can be made in which a film in contact with the semiconductor layer 21 is added. By using an insulating film having a barrier property against oxygen for the film in contact with the semiconductor layer 21, it is possible to suppress oxygen from being released from the semiconductor layer 21. In this case, it is preferable to use an aluminum oxide film as the film in contact with the semiconductor layer 21. Aluminum oxide not only has a barrier property against oxygen, but also has a function of capturing or fixing hydrogen, so it has the effect of preventing hydrogen from diffusing into the semiconductor layer 21.

　絶縁層２２を積層構造とする場合、各絶縁膜はそれぞれ薄膜であることが好ましい。例えば、絶縁層２２の層厚が１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下とすることで、トランジスタのサブスレッショルドスイング値（Ｓ値ともいう）を小さくすることができる。また各絶縁膜の厚さは、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５ｎｍ以下がより好ましく、０．５ｎｍ以上５ｎｍ以下がより好ましく、１ｎｍ以上５ｎｍ未満がより好ましく、１ｎｍ以上３ｎｍ以下がさらに好ましい。 When the insulating layer 22 has a laminated structure, each insulating film is preferably a thin film. For example, the thickness of the insulating layer 22 is 1 nm or more and 20 nm or less, preferably 3 nm or more and 10 nm or less, to reduce the subthreshold swing value (also called the S value) of the transistor. The thickness of each insulating film is preferably 0.1 nm or more and 10 nm or less, more preferably 0.1 nm or more and 5 nm or less, more preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and less than 5 nm, and even more preferably 1 nm or more and 3 nm or less.

　具体的な例としては、半導体層２１側から、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜の順で積層された４層構造を用い、これらの厚さを、半導体層２１側から１ｎｍ、２ｎｍ、２ｎｍ、１ｎｍとすることが好ましい。 As a specific example, a four-layer structure is used in which an aluminum oxide film, a silicon oxide film, a hafnium oxide film, and a silicon nitride film are stacked in this order from the semiconductor layer 21 side, and it is preferable that the thicknesses of these films are 1 nm, 2 nm, 2 nm, and 1 nm from the semiconductor layer 21 side.

　なお、本明細書等において、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−などの水素と結合した物質などの少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域または半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子などの少なくとも一を指す。 In this specification and the like, the barrier property refers to a property that the corresponding substance is difficult to diffuse (also referred to as a property that the corresponding substance is difficult to permeate, a property that the corresponding substance has low permeability, or a function that suppresses the diffusion of the corresponding substance). In addition, when hydrogen is described as the corresponding substance, it refers to at least one of, for example, hydrogen atoms, hydrogen molecules, and substances bonded to hydrogen such as water molecules and OH- . In addition, when impurities are described as the corresponding substance, they refer to impurities in the channel formation region or the semiconductor layer unless otherwise specified, and refer to at least one of, for example, hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), copper atoms, etc. In addition, when oxygen is described as the corresponding substance, it refers to at least one of, for example, oxygen atoms, oxygen molecules, etc.

　ここで、金属酸化物膜を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁膜で囲むことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁膜としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及び、タンタルから選ばれた一以上を含む絶縁膜を、単層で、または積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁膜の材料として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの窒化物を用いることができる。 Here, the electrical characteristics of a transistor using a metal oxide film can be stabilized by surrounding the transistor with an insulating film having a function of suppressing the permeation of impurities and oxygen. As an insulating film having a function of suppressing the permeation of impurities and oxygen, for example, an insulating film containing one or more selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum can be used in a single layer or a stacked layer. Specifically, as a material for an insulating film having a function of suppressing the permeation of impurities and oxygen, metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide, and nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.

　具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁膜の材料としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁膜の材料としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁膜の材料としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化酸化シリコン、及び窒化シリコンといった窒化物が挙げられる。 Specifically, examples of insulating film materials that have the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide. Examples of insulating film materials that have the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen include oxides containing aluminum and hafnium (hafnium aluminate). Examples of insulating film materials that have the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen include nitrides such as aluminum nitride, aluminum titanium nitride, silicon nitride oxide, and silicon nitride.

　水素を捕獲するまたは固着する機能を有する絶縁膜の材料としては、ハフニウムを含む酸化物、マグネシウムを含む酸化物、アルミニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等の金属酸化物が挙げられる。また、これらの金属酸化物は、さらにジルコニウムを含んでいてもよく、例えば、ハフニウム及びジルコニウムを含む酸化物等が挙げられる。ここで、アモルファス構造を有する金属酸化物では、一部の酸素原子がダングリングボンドを有するため、水素を捕獲するまたは固着する能力が高い。したがって、これらの金属酸化物は、アモルファス構造を有することが好ましい。例えば、これらの酸化物にシリコンを含むことで、アモルファス構造を実現してもよい。例えば、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）を用いることが好ましい。なお、金属酸化物は、一部に結晶領域、及び、結晶粒界の一方または双方を有する場合がある。 Materials for the insulating film having the function of capturing or fixing hydrogen include metal oxides such as oxides containing hafnium, oxides containing magnesium, oxides containing aluminum, and oxides containing aluminum and hafnium (hafnium aluminate). These metal oxides may further contain zirconium, for example, oxides containing hafnium and zirconium. Here, in metal oxides having an amorphous structure, some oxygen atoms have dangling bonds, so they have a high ability to capture or fix hydrogen. Therefore, these metal oxides preferably have an amorphous structure. For example, the amorphous structure may be realized by including silicon in these oxides. For example, it is preferable to use an oxide containing hafnium and silicon (hafnium silicate). Note that the metal oxide may have one or both of a crystalline region and a crystal grain boundary in a part of the metal oxide.

〈導電層〉
　導電層２４及び導電層２５は半導体層２１と接する。ここで、半導体層２１として酸化物半導体を用いた場合、導電層２４または導電層２５の半導体層２１と接する部分に例えばアルミニウムなどの酸化されやすい金属を用いると、導電層２４または導電層２５と半導体層２１との間に絶縁性の酸化物（例えば酸化アルミニウム）が形成され、これらの導通を妨げる恐れがある。そのため、導電層２４及び導電層２５の少なくとも半導体層２１と接する部分には、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、または酸化物導電性材料を用いることが好ましい。 Conductive Layer
The conductive layer 24 and the conductive layer 25 are in contact with the semiconductor layer 21. When an oxide semiconductor is used as the semiconductor layer 21, if an easily oxidized metal such as aluminum is used in the portion of the conductive layer 24 or the conductive layer 25 in contact with the semiconductor layer 21, an insulating oxide (e.g., aluminum oxide) may be formed between the conductive layer 24 or the conductive layer 25 and the semiconductor layer 21, preventing electrical continuity therebetween. For this reason, it is preferable to use a conductive material that is not easily oxidized, a conductive material that maintains low electrical resistance even when oxidized, or an oxide conductive material for at least the portion of the conductive layer 24 and the conductive layer 25 in contact with the semiconductor layer 21.

　導電層２４及び導電層２５としては、例えばチタン、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。これらは、酸化されにくい導電性材料、または、酸化されても導電性を維持する材料であるため、好ましい。 As the conductive layer 24 and the conductive layer 25, it is preferable to use, for example, titanium, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. These are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain their conductivity even when oxidized.

　または、酸化インジウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｇａ−Ｚｎ酸化物などの導電性酸化物を用いることができる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。または、上記半導体層２１に適用できるＩｎ−Ｇａ−Ｚｎ酸化物などの酸化物材料も、キャリア濃度を高めることで導電層として用いることができる。 Alternatively, conductive oxides such as indium oxide, zinc oxide, In-Sn oxide, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn-Si oxide, and Ga-Zn oxide can be used. Conductive oxides containing indium are particularly preferred because of their high conductivity. Alternatively, oxide materials such as In-Ga-Zn oxide that can be applied to the semiconductor layer 21 can also be used as a conductive layer by increasing the carrier concentration.

　例えば、導電層２４及び導電層２５として、それぞれ上記導電性酸化物膜の単層構造、窒化チタン膜とタングステン膜と窒化チタンを順に積層した三層構造、タングステン上にルテニウム膜または酸化ルテニウム膜を積層した二層構造、上記導電性酸化物膜上にルテニウム膜または酸化ルテニウム膜を積層した二層構造、ルテニウム膜または酸化ルテニウム膜上に上記導電性酸化物膜を積層した二層構造などを用いることができる。 For example, the conductive layer 24 and the conductive layer 25 may each be a single-layer structure of the conductive oxide film, a three-layer structure in which a titanium nitride film, a tungsten film, and a titanium nitride film are laminated in this order, a two-layer structure in which a ruthenium film or a ruthenium oxide film is laminated on tungsten, a two-layer structure in which a ruthenium film or a ruthenium oxide film is laminated on the conductive oxide film, or a two-layer structure in which the conductive oxide film is laminated on a ruthenium film or a ruthenium oxide film.

　導電層２３はゲート電極として機能し、様々な導電性材料を用いることができる。導電層２３としては、例えばアルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、当該金属元素を成分とする合金を用いることが好ましい。また、上記金属または合金の窒化物、もしくは上記金属または合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。 The conductive layer 23 functions as a gate electrode, and various conductive materials can be used. For the conductive layer 23, it is preferable to use a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing the metal element. It is also possible to use a nitride of the above metal or alloy, or an oxide of the above metal or alloy. For example, it is preferable to use tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. It is also possible to use a semiconductor with high electrical conductivity, such as polycrystalline silicon containing impurity elements such as phosphorus, or a silicide such as nickel silicide.

　また導電層２３には、上記導電層２４及び導電層２５に用いることができる、窒化物、及び酸化物を適用してもよい。 The conductive layer 23 may also be made of nitrides and oxides that can be used for the conductive layers 24 and 25 described above.

　導電層２３、導電層２４及び導電層２５は、配線としても機能するため、低抵抗な導電性材料を積層して用いることが好ましい。例えば、導電層２４及び導電層２５の下層には、上述した導電層２３に用いることのできる低抵抗な導電性材料を用いることもできる。 Because conductive layers 23, 24, and 25 also function as wiring, it is preferable to use a laminate of low-resistance conductive materials. For example, the lower layer of conductive layer 24 and conductive layer 25 can be made of a low-resistance conductive material that can be used for conductive layer 23 described above.

〈絶縁層〉
　絶縁層４１ｂは層間絶縁膜として用いることができる。例えば、スパッタリング法、またはプラズマＣＶＤ法などの成膜方法で形成することが好ましい。特に、スパッタリング法を用いると、成膜ガスに水素を用いなくてもよいため、水素の含有量の極めて少ない膜とすることができる。そのため、半導体層２１に水素が供給されることを抑制し、トランジスタ１０の電気特性の安定化を図ることができる。 Insulating layer
The insulating layer 41b can be used as an interlayer insulating film. For example, it is preferable to form the insulating layer 41b by a deposition method such as a sputtering method or a plasma CVD method. In particular, when the sputtering method is used, hydrogen is not required as a deposition gas, and therefore a film with an extremely low hydrogen content can be obtained. Therefore, the supply of hydrogen to the semiconductor layer 21 can be suppressed, and the electrical characteristics of the transistor 10 can be stabilized.

　絶縁層４１ｂは、半導体層２１のチャネル形成領域と接するため、酸化物絶縁膜を用いることが好ましい。特に、加熱により酸素を放出する酸化物絶縁膜を用いることが好ましい。絶縁層４１ｂとしては、上記ゲート絶縁層に用いることのできる酸化物絶縁膜を適用することができる。 Since the insulating layer 41b is in contact with the channel formation region of the semiconductor layer 21, it is preferable to use an oxide insulating film. In particular, it is preferable to use an oxide insulating film that releases oxygen when heated. The oxide insulating film that can be used for the gate insulating layer can be used as the insulating layer 41b.

　また、絶縁層４１ｂは層間絶縁層として機能するため、他の絶縁層と比較して、高い成膜レートでの成膜が可能な成膜方法を用いることが好ましい。例えば、絶縁層４１として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ、化学式：Ｓｉ（ＯＣ２Ｈ５）４）を用いてプラズマＣＶＤ法により形成した酸化シリコン膜を用いてもよい。これにより、生産性を向上させることができる。 In addition, since the insulating layer 41b functions as an interlayer insulating layer, it is preferable to use a film formation method that allows film formation at a high film formation rate compared to other insulating layers. For example, a silicon oxide film formed by a plasma CVD method using TEOS (Tetra-Ethyl-Ortho-Silicate, chemical formula: Si( OC2H5 ) 4 ) may be used as the insulating layer 41. This can improve productivity.

　絶縁層４１ａ及び絶縁層４１ｃは、水素が拡散しにくい膜を用いることが好ましい。水素が拡散しにくい絶縁層４１ａ及び絶縁層４１ｃで絶縁層４１ｂの上下を挟むことで、半導体層２１と接する絶縁層４１ｂに外部から水素が混入することを防ぐことができる。 The insulating layers 41a and 41c are preferably made of a film through which hydrogen does not easily diffuse. By sandwiching the insulating layer 41b between the insulating layers 41a and 41c through which hydrogen does not easily diffuse, it is possible to prevent hydrogen from entering the insulating layer 41b that contacts the semiconductor layer 21 from the outside.

　絶縁層４１ａ及び絶縁層４１ｃとしては、例えば窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一または複数を用いることができる。特に窒化シリコン及び、窒化酸化シリコンは自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層４１ａ及び絶縁層４１ｃとして好適に用いることができる。 As the insulating layer 41a and the insulating layer 41c, for example, one or more of silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used. In particular, silicon nitride and silicon nitride oxide have the characteristics of releasing little impurities (e.g., water and hydrogen) from themselves and being difficult for oxygen and hydrogen to permeate, so they can be suitably used as the insulating layer 41a and the insulating layer 41c.

　絶縁層１１及び絶縁層４２は、それぞれ層間絶縁層として機能する。絶縁層１１及び絶縁層４２としては、上記絶縁層４１ｂに用いることのできる絶縁材料、または、上記絶縁層４１ａ及び絶縁層４１ｃに用いることのできる絶縁材料を、適宜用いることができる。 The insulating layer 11 and the insulating layer 42 each function as an interlayer insulating layer. For the insulating layer 11 and the insulating layer 42, an insulating material that can be used for the insulating layer 41b or an insulating material that can be used for the insulating layer 41a and the insulating layer 41c can be appropriately used.

　以上が、構成要素についての説明である。 The above is an explanation of the components.

［構成例２］
　以下では、上記構成例１とは一部の構成要素が異なる構成例について説明する。なお、上記と重複する部分については同一の符号を付し、説明を省略する場合がある。 [Configuration Example 2]
The following describes a configuration example in which some components are different from those in the above-described configuration example 1. Note that the same reference numerals are used for the same components as those in the above-described configuration example, and the description thereof may be omitted.

　図３Ａ、図３Ｂに、トランジスタ１０Ａの断面概略図を示す。トランジスタ１０Ａは、絶縁層１５を有する点で、上記構成例１で例示したトランジスタ１０と主に相違している。 FIGS. 3A and 3B show schematic cross-sectional views of transistor 10A. Transistor 10A differs from transistor 10 illustrated in configuration example 1 above mainly in that transistor 10A has insulating layer 15.

　また、図４Ａに、絶縁層１５及びその近傍の拡大図を示す。 FIG. 4A shows an enlarged view of the insulating layer 15 and its surroundings.

　絶縁層１５は、開口２０ａの内側に位置する部分を有する。絶縁層１５は、導電層２５ｂの側面、導電層２５ａの側面、絶縁層４１ａの側面、絶縁層４１ｂの側面、及び絶縁層４１ｃの側面に接して設けられている。開口２０ａの内側において、半導体層２１は絶縁層１５に接して設けられている。 The insulating layer 15 has a portion located inside the opening 20a. The insulating layer 15 is provided in contact with the side of the conductive layer 25b, the side of the conductive layer 25a, the side of the insulating layer 41a, the side of the insulating layer 41b, and the side of the insulating layer 41c. Inside the opening 20a, the semiconductor layer 21 is provided in contact with the insulating layer 15.

　絶縁層１５は、水素に対するバリア性を有することが好ましい。これにより、絶縁層４１ｂに含まれる水素が、半導体層２１に直接、または導電層を介して間接的に拡散することを防ぐことができる。これにより、電気特性が良好で、且つ信頼性の高い半導体装置を実現できる。例えば窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一または複数を用いることができる。特に、窒化シリコンを用いることが好ましい。 The insulating layer 15 preferably has a barrier property against hydrogen. This can prevent hydrogen contained in the insulating layer 41b from diffusing directly into the semiconductor layer 21 or indirectly through the conductive layer. This can realize a semiconductor device with good electrical characteristics and high reliability. For example, one or more of silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used. In particular, it is preferable to use silicon nitride.

　また、絶縁層１５は、酸素に対してもバリア性を有することが好ましい。これにより、導電層２５（特に導電層２５ａ）の側面の酸化を抑制することができる。例えば、半導体層２１となる膜の成膜工程、半導体層２１等に酸素を供給するためのプラズマ処理、マイクロ波処理、その他加熱処理などの工程で導電層２５の側面が酸化してしまうことを抑制できる。 Insulating layer 15 also preferably has a barrier property against oxygen. This can suppress oxidation of the side surface of conductive layer 25 (particularly conductive layer 25a). For example, it can suppress oxidation of the side surface of conductive layer 25 during the process of forming the film that becomes semiconductor layer 21, plasma processing for supplying oxygen to semiconductor layer 21, microwave processing, and other heating processes.

　図４Ｂには、絶縁層１５が２層構造である場合の例を示している。絶縁層１５は、絶縁層４１等と接する絶縁層１５ａと、半導体層２１と接する絶縁層１５ｂとを有する。 FIG. 4B shows an example in which the insulating layer 15 has a two-layer structure. The insulating layer 15 has an insulating layer 15a that contacts the insulating layer 41, etc., and an insulating layer 15b that contacts the semiconductor layer 21.

　絶縁層１５ａは、上述の水素の対するバリア性を有する膜、及び、酸素に対してバリア性を有する膜の記載を参照できる。 For the insulating layer 15a, the description of the film having barrier properties against hydrogen and the film having barrier properties against oxygen can be referred to.

　絶縁層１５ｂは、水素をゲッタリング（吸着、吸収、捕獲、または固着）する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁層１５ｂに接する半導体層２１を形成した後に加熱処理を行うことによって、半導体層２１に含まれる水素が絶縁層１５ｂに捕獲、及び固着されることで、半導体層２１中の水素濃度を低減することができる。 The insulating layer 15b is preferably an insulating film having the function of gettering (adsorbing, absorbing, capturing, or fixing) hydrogen. For example, by performing a heat treatment after forming the semiconductor layer 21 in contact with the insulating layer 15b, the hydrogen contained in the semiconductor layer 21 is captured and fixed by the insulating layer 15b, and the hydrogen concentration in the semiconductor layer 21 can be reduced.

　また、水素をゲッタリングする機能を有する絶縁体として、アルミニウム及びハフニウムの一方または両方を含む酸化物が挙げられる。また、これらの酸化物は、アモルファス構造を有することがより好ましい。アモルファス構造を有する酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲するまたは固着する性質を有する場合がある。なお、これらの金属酸化物は、アモルファス構造であることが好ましいが、一部に結晶領域が形成されていてもよい。 Insulators having the function of gettering hydrogen include oxides containing one or both of aluminum and hafnium. It is more preferable that these oxides have an amorphous structure. In oxides having an amorphous structure, oxygen atoms have dangling bonds, and the dangling bonds may have the property of capturing or fixing hydrogen. It is preferable that these metal oxides have an amorphous structure, but crystalline regions may be formed in some parts.

　絶縁層１５ｂとしては、酸化アルミニウム、酸化ハフニウム、またはハフニウムシリケートなどを用いることができる。また、例えば、絶縁層１５ｂとして、酸化アルミニウムと窒化シリコンの積層膜を用いてもよい。 Aluminum oxide, hafnium oxide, hafnium silicate, or the like can be used as the insulating layer 15b. Also, for example, a laminated film of aluminum oxide and silicon nitride can be used as the insulating layer 15b.

　図４Ｃには、絶縁層１５が３層構造を有する例を示している。図４Ｃにおいて、絶縁層１５は絶縁層１５ａ、絶縁層１５ｂ、及び絶縁層１５ｃを有する。絶縁層１５ｃは半導体層２１と接する。 FIG. 4C shows an example in which insulating layer 15 has a three-layer structure. In FIG. 4C, insulating layer 15 has insulating layer 15a, insulating layer 15b, and insulating layer 15c. Insulating layer 15c is in contact with semiconductor layer 21.

　半導体層２１と接する絶縁層１５ｃとしては、酸化物絶縁膜を用いることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウムなどの無機絶縁膜を用いることができる。また絶縁層１５ｃは、加熱により酸素が放出される程度に過剰に酸素を含む酸化物絶縁膜を用いることが好ましい。酸素を過剰に含み、且つ、水素濃度が低減された絶縁層１５ｃが半導体層２１と接して設けられることで、半導体層２１中の酸素欠損が低減され、且つ水素濃度が低減され、信頼性の高いトランジスタ１０を実現することができる。 As the insulating layer 15c in contact with the semiconductor layer 21, it is preferable to use an oxide insulating film. For example, an inorganic insulating film such as silicon oxide, silicon oxynitride, or aluminum oxide can be used. In addition, it is preferable to use an oxide insulating film that contains an excess of oxygen to such an extent that oxygen is released by heating for the insulating layer 15c. By providing the insulating layer 15c in contact with the semiconductor layer 21 and containing an excess of oxygen and having a reduced hydrogen concentration, oxygen vacancies in the semiconductor layer 21 are reduced and the hydrogen concentration is reduced, thereby realizing a highly reliable transistor 10.

　また、絶縁層１５ｂは、水素をゲッタリングする機能を有するため、絶縁層１５ｂに接して絶縁層１５ｃを形成した後に加熱処理を行うことによって、絶縁層１５ｃ中の水素濃度を低減することができる。 In addition, since insulating layer 15b has the function of gettering hydrogen, the hydrogen concentration in insulating layer 15c can be reduced by forming insulating layer 15c in contact with insulating layer 15b and then performing a heat treatment.

　半導体層２１のうち、絶縁層１５ｃと接する部分は酸素欠損が低減された領域であり、ｉ型の領域と言える。一方、絶縁層１５ｃと接しない部分はキャリアを多く含むｎ型の領域とすることが好ましい。すなわち、半導体層２１の絶縁層１５ｃと接する部分をチャネル形成領域、それよりも外側の領域を低抵抗領域（ソース領域、またはドレイン領域ともいう）と呼ぶこともできる。 The portion of the semiconductor layer 21 that contacts the insulating layer 15c is a region in which oxygen vacancies are reduced, and can be considered an i-type region. On the other hand, it is preferable that the portion that does not contact the insulating layer 15c is an n-type region that contains a large number of carriers. In other words, the portion of the semiconductor layer 21 that contacts the insulating layer 15c can be called the channel formation region, and the region outside of that can be called the low resistance region (also called the source region or drain region).

　また、図４Ｄには、絶縁層４１を単層構造とし、絶縁層１５を設けない場合の例を示している。 FIG. 4D also shows an example in which the insulating layer 41 has a single-layer structure and no insulating layer 15 is provided.

　図４Ｄに示す絶縁層４１としては、水素及び酸素に対してバリア性を有する絶縁膜を用いることが好ましい。これにより、半導体層２１に含まれる酸素が絶縁層４１側に拡散し、半導体層２１中に酸素欠損が形成されること、及び、絶縁層４１から半導体層２１に水素が拡散すること、の両方を抑制できるため、信頼性の高いトランジスタを実現できる。このとき、絶縁層４１としては、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートなどを用いることができる。特に、窒化シリコンまたは窒化酸化シリコンを用いることが好ましい。 As the insulating layer 41 shown in FIG. 4D, it is preferable to use an insulating film having barrier properties against hydrogen and oxygen. This can prevent oxygen contained in the semiconductor layer 21 from diffusing to the insulating layer 41 side, which would result in the formation of oxygen vacancies in the semiconductor layer 21, and can also prevent hydrogen from diffusing from the insulating layer 41 to the semiconductor layer 21, thereby realizing a highly reliable transistor. In this case, silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, hafnium aluminate, or the like can be used as the insulating layer 41. In particular, it is preferable to use silicon nitride or silicon nitride oxide.

　なお、図４Ｄに示す構成に、さらに絶縁層１５を設けてもよい。 In addition, an insulating layer 15 may be further provided in the configuration shown in FIG. 4D.

［構成例３］
　図５Ａに示すトランジスタは、半導体層２１の形状が異なる点で、上記構成例１と主に相違している。 [Configuration Example 3]
The transistor shown in FIG. 5A differs from the above-described Configuration Example 1 mainly in that the shape of the semiconductor layer 21 is different.

　開口２０ｂの底部に位置する半導体層２１の一部と、ゲート電極として機能する導電層２３との間に、絶縁層２２を誘電体とする容量が形成される場合がある。そのため、開口２０ｂの底部に、導電層２３と半導体層２１とが重ならない領域を設ける構成とすることが好ましい。 A capacitance may be formed between a part of the semiconductor layer 21 located at the bottom of the opening 20b and the conductive layer 23 that functions as a gate electrode, with the insulating layer 22 as a dielectric. For this reason, it is preferable to provide an area at the bottom of the opening 20b where the conductive layer 23 and the semiconductor layer 21 do not overlap.

　半導体層２１は、導電層２５の側面、開口２０ａ内における絶縁層４１の側面、開口２０ｂ内における導電層２４ｂの側面と接して設けられ、各開口に沿った筒状の形状を有している。また、半導体層２１の下端部は、絶縁層４０の上面に接して設けられている。これにより、工程中の熱などにより絶縁層４０ｂから半導体層２１に酸素を供給することができる。 The semiconductor layer 21 is provided in contact with the side of the conductive layer 25, the side of the insulating layer 41 in the opening 20a, and the side of the conductive layer 24b in the opening 20b, and has a cylindrical shape that conforms to each opening. In addition, the lower end of the semiconductor layer 21 is provided in contact with the upper surface of the insulating layer 40. This allows oxygen to be supplied to the semiconductor layer 21 from the insulating layer 40b by heat during the process, etc.

　絶縁層２２は、開口２０ｂの底部において、絶縁層４０ｂの上面と接して設けられている。図５Ａに示すように、導電層２３の下面と、絶縁層４０の上面との間に、半導体層２１が設けられないことが好ましい。また、絶縁層２２と絶縁層４０ｂとが接することで、絶縁層２２が酸素を拡散する機能を有する場合、工程中の熱などにより絶縁層４０ｂから絶縁層２２を介して半導体層２１に酸素を供給することができる。 The insulating layer 22 is provided at the bottom of the opening 20b in contact with the upper surface of the insulating layer 40b. As shown in FIG. 5A, it is preferable that the semiconductor layer 21 is not provided between the lower surface of the conductive layer 23 and the upper surface of the insulating layer 40. Furthermore, when the insulating layer 22 and the insulating layer 40b are in contact with each other, if the insulating layer 22 has a function of diffusing oxygen, oxygen can be supplied from the insulating layer 40b to the semiconductor layer 21 via the insulating layer 22 due to heat during the process, etc.

　このような構成とすることで、寄生容量をさらに低減することが可能となり、より高速動作が可能なトランジスタを実現することができる。 By using such a configuration, it is possible to further reduce parasitic capacitance, resulting in a transistor capable of operating at higher speeds.

　図５Ｂは、図５Ａの変形例である。図５Ａでは絶縁層４１が３層構造であったのに対し、ここでは絶縁層４１が単層構造である場合を示している。絶縁層４１としては、上述した酸素及び水素を拡散しにくい絶縁材料を適用することができる。この構成では、絶縁層４１側からの半導体層２１への水素の拡散と、半導体層２１から絶縁層４１への酸素の脱離を防ぎつつ、絶縁層４０から直接、または絶縁層２２を介して、半導体層２１に酸素を供給することができるため、電気特性及び信頼性の良好なトランジスタを実現できる。 FIG. 5B is a modified example of FIG. 5A. Whereas FIG. 5A shows that the insulating layer 41 has a three-layer structure, this shows that the insulating layer 41 has a single-layer structure. The insulating material described above that does not easily diffuse oxygen and hydrogen can be used as the insulating layer 41. With this configuration, oxygen can be supplied to the semiconductor layer 21 directly from the insulating layer 40 or via the insulating layer 22 while preventing the diffusion of hydrogen from the insulating layer 41 side into the semiconductor layer 21 and the desorption of oxygen from the semiconductor layer 21 into the insulating layer 41, thereby realizing a transistor with good electrical characteristics and reliability.

［構成例４］
　以下では、本発明の一態様のトランジスタのより具体的な構成例について説明する。図６Ａに、以下で例示するトランジスタ及びその周辺の上面概略図を示し、図６Ｂに、図６Ａ中の切断線Ａ−Ｂで切断したときの断面概略図を示す。なお図６Ａには、一部の構成要素（絶縁層４１など）を省略している。 [Configuration Example 4]
A more specific example of the structure of a transistor according to one embodiment of the present invention will be described below. Fig. 6A shows a schematic top view of a transistor and its periphery as an example, and Fig. 6B shows a schematic cross-sectional view taken along line A-B in Fig. 6A. Note that some components (such as an insulating layer 41) are omitted in Fig. 6A.

　図６Ａ、図６Ｂには、導電層２４と接続する接続電極３５ａと、導電層２５と接続する接続電極３５ｂを示している。また、絶縁層４２及び導電層３１上に、層間絶縁層として機能する絶縁層４３が設けられている。絶縁層４３については、絶縁層４２の記載を参照することができる。 6A and 6B show a connection electrode 35a that connects to the conductive layer 24, and a connection electrode 35b that connects to the conductive layer 25. In addition, an insulating layer 43 that functions as an interlayer insulating layer is provided on the insulating layer 42 and the conductive layer 31. For the insulating layer 43, the description of the insulating layer 42 can be referred to.

　また、導電層２４が、導電層２４ａ１、導電層２４ａ２、及び導電層２４ｂの３層構造である例を示している。導電層２４ａ１は、上述した導電層２４と同様の、低抵抗な導電膜を適用することができる。導電層２４ａ２は、上述した導電層２３ａと同様に、導電層２４ａ１よりも酸化されにくい導電性材料を用いることができる。これにより、導電層２４ａ２の酸化を抑制できる。 Also, an example is shown in which the conductive layer 24 has a three-layer structure of conductive layer 24a1, conductive layer 24a2, and conductive layer 24b. A low-resistance conductive film can be used for conductive layer 24a1, similar to the conductive layer 24 described above. A conductive material that is less susceptible to oxidation than conductive layer 24a1 can be used for conductive layer 24a2, similar to the conductive layer 23a described above. This makes it possible to suppress oxidation of conductive layer 24a2.

　また、絶縁層４５を覆って、絶縁層４６が設けられている。絶縁層４６としては、上記絶縁層１５ｂと同様の、水素をゲッタリングする絶縁膜を用いることができる。トランジスタの下方にこのような絶縁層４６を設けることにより、トランジスタに拡散しうる水素の量を低減することができる。 Insulating layer 46 is provided to cover insulating layer 45. As insulating layer 46, an insulating film that getters hydrogen, similar to insulating layer 15b, can be used. By providing such insulating layer 46 below the transistor, the amount of hydrogen that can diffuse into the transistor can be reduced.

　また、絶縁層４２と絶縁層２２の間、及び絶縁層４２と導電層２３の間に、絶縁層４７が設けられている。絶縁層４７は、絶縁層４１ａ及び絶縁層４１ｃと同様に、酸素及び水素が拡散しにくい膜を用いることが好ましい。これにより、絶縁層４２から絶縁層２２または導電層２３を介して半導体層２１に水素が拡散することを、及び半導体層２１から絶縁層２２を介して絶縁層４２に酸素が拡散すること、を防ぐことができる。 Insulating layer 47 is provided between insulating layer 42 and insulating layer 22, and between insulating layer 42 and conductive layer 23. As with insulating layer 41a and insulating layer 41c, insulating layer 47 is preferably made of a film through which oxygen and hydrogen are less likely to diffuse. This makes it possible to prevent hydrogen from diffusing from insulating layer 42 to semiconductor layer 21 via insulating layer 22 or conductive layer 23, and prevents oxygen from diffusing from semiconductor layer 21 to insulating layer 42 via insulating layer 22.

　接続電極３５ａは、絶縁層４３、絶縁層４２、絶縁層４７、絶縁層２２、絶縁層４１ｃ、絶縁層４１ｂ、絶縁層４１ａ、及び導電層２４ｂに設けられ、導電層２４ａ１に達する開口に埋め込まれ、導電層２４ａ１と接する。このように、接続電極３５ａは、導電層２４ｂでなく低抵抗な導電層２４ａ１と接することにより、これらの間の接触抵抗を低減できる。 The connection electrode 35a is provided on the insulating layer 43, the insulating layer 42, the insulating layer 47, the insulating layer 22, the insulating layer 41c, the insulating layer 41b, the insulating layer 41a, and the conductive layer 24b, is embedded in an opening that reaches the conductive layer 24a1, and is in contact with the conductive layer 24a1. In this way, the connection electrode 35a is in contact with the low-resistance conductive layer 24a1 instead of the conductive layer 24b, thereby reducing the contact resistance between them.

　接続電極３５ｂは、絶縁層４３、絶縁層４２、絶縁層４７、絶縁層２２、半導体層２１、及び導電層２５ｂに設けられ、導電層２５ａに達する開口に埋め込まれ、導電層２５ａと接する。これにより、接続電極３５ａと同様に、接触抵抗を低減できる。 The connection electrode 35b is provided on the insulating layer 43, the insulating layer 42, the insulating layer 47, the insulating layer 22, the semiconductor layer 21, and the conductive layer 25b, is embedded in an opening that reaches the conductive layer 25a, and is in contact with the conductive layer 25a. This reduces the contact resistance, similar to the connection electrode 35a.

　接続電極３５ａ及び接続電極３５ｂと、開口の側壁との間には、絶縁層４８が設けられている。絶縁層４８は、絶縁層４７と同様に、水素及び酸素が拡散しにくい材料を用いることができる。これにより、各層間絶縁層等に含まれる酸素により、接続電極３５ａ及び接続電極３５ｂが酸化すること、及び接続電極３５ａ及び接続電極３５ｂに含まれる水素が各層間絶縁層側に拡散すること、を抑制することができる。 An insulating layer 48 is provided between the connection electrodes 35a and 35b and the sidewalls of the opening. As with the insulating layer 47, the insulating layer 48 can be made of a material that is difficult for hydrogen and oxygen to diffuse into. This makes it possible to prevent the connection electrodes 35a and 35b from being oxidized by oxygen contained in the interlayer insulating layers, and to prevent hydrogen contained in the connection electrodes 35a and 35b from diffusing into the interlayer insulating layers.

　また接続電極３５ａ及び接続電極３５ｂは、開口の側面及び底面に沿って設けられる導電層３２と、導電層３２上に位置し開口を埋める導電層３３を有する。導電層３３は上述した導電層２３ｂ等と同様の、低抵抗な導電性材料を用いることができる。また導電層３２は、導電層２３ａなどと同様に、導電層３３よりも酸化されにくい導電性材料を用いることができる。これにより、導電層３３の酸化を抑制できる。 The connection electrodes 35a and 35b also have a conductive layer 32 provided along the side and bottom surfaces of the opening, and a conductive layer 33 located on the conductive layer 32 and filling the opening. The conductive layer 33 can be made of a low-resistance conductive material similar to the conductive layer 23b described above. The conductive layer 32 can be made of a conductive material that is less susceptible to oxidation than the conductive layer 33, similar to the conductive layer 23a. This makes it possible to suppress oxidation of the conductive layer 33.

　絶縁層１５は、導電層２５及び絶縁層４１の側面に接して設けられている。ここで、図６Ｂに示すように、導電層２４ｂの開口２０ｂ側の端部において、絶縁層１５と接する部分の厚さが薄くなっている。そのため、絶縁層１５の底面だけでなく、側面の一部も導電層２４ｂと接する構成となっている。 Insulating layer 15 is provided in contact with the side surfaces of conductive layer 25 and insulating layer 41. Here, as shown in FIG. 6B, the thickness of the portion of conductive layer 24b that contacts insulating layer 15 at the end on the opening 20b side is thinner. Therefore, not only the bottom surface of insulating layer 15 but also part of the side surface is in contact with conductive layer 24b.

　また、半導体層２１は、導電層２５の開口に位置する端部を覆う領域の厚さが、導電層２５の上面を覆う部分よりも厚くなっている。すなわち、半導体層２１はオーバーハング形状を有するともいえる。例えば、半導体層２１の成膜にスパッタリング法などの物理気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いた場合に、このような形状となる場合がある。 In addition, the thickness of the region of semiconductor layer 21 covering the end portion located at the opening of conductive layer 25 is thicker than the portion covering the upper surface of conductive layer 25. In other words, semiconductor layer 21 can be said to have an overhang shape. For example, this shape may be obtained when a physical vapor deposition (PVD) method such as sputtering is used to form semiconductor layer 21.

　半導体層２１がオーバーハング形状を有することで、導電層２３は、一部がくびれた形状を有している。具体的には、導電層２３の、導電層２５が有する開口に位置する部分が細くくびれた形状となっている。導電層２３は、このような複雑な形状の開口部を埋めるように形成する必要があるため、導電層２３ａ及び導電層２３ｂは、段差被覆性が良好な化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＣＶＤ法により成膜することが好ましい。 Since the semiconductor layer 21 has an overhang shape, the conductive layer 23 has a partially constricted shape. Specifically, the portion of the conductive layer 23 located at the opening of the conductive layer 25 has a narrow constricted shape. Since the conductive layer 23 needs to be formed so as to fill such a complexly shaped opening, it is preferable that the conductive layers 23a and 23b are formed by a chemical vapor deposition (CVD) method, which has good step coverage, and in particular a thermal CVD method.

　以上が構成例についての説明である。 The above is an explanation of the configuration example.

［作製方法例］
　以下では、本発明の一態様のトランジスタの作製方法の一例について説明する。ここでは、上記構成例４で例示したトランジスタを例に挙げて説明する。 [Example of manufacturing method]
An example of a method for manufacturing a transistor according to one embodiment of the present invention will be described below, taking the transistor described in Structure Example 4 as an example.

　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法等を用いて形成することができる。 The thin films (insulating films, semiconductor films, conductive films, etc.) that make up the semiconductor device can be formed using a sputtering method, a chemical vapor deposition method, a vacuum deposition method, a pulsed laser deposition (PLD) method, an ALD method, etc.

　また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。 In addition, thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed by methods such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, and knife coating.

　スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。 Sputtering methods include RF sputtering, which uses a high-frequency power supply as the sputtering power source, DC sputtering, which uses a direct current power supply, and pulsed DC sputtering, which changes the voltage applied to the electrodes in a pulsed manner. RF sputtering is mainly used when depositing insulating films, while DC sputtering is mainly used when depositing metal conductive films. Pulsed DC sputtering is mainly used when depositing compounds such as oxides, nitrides, and carbides using the reactive sputtering method.

　ＣＶＤ法は、プラズマを利用するプラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。 CVD methods can be classified into plasma enhanced chemical vapor deposition (PECVD), which uses plasma, thermal CVD (TCVD), which uses heat, and photo CVD (Photo CVD), which uses light. They can also be further divided into metal CVD (MCVD) and metal organic CVD (MOCVD), depending on the source gas used.

　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能である。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 The plasma CVD method can produce high-quality films at relatively low temperatures. In addition, because the thermal CVD method does not use plasma, it is possible to reduce plasma damage to the workpiece. In addition, because the thermal CVD method does not cause plasma damage during film formation, it is possible to produce films with fewer defects.

　ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。 The ALD method can be a thermal ALD method in which the reaction between the precursor and reactant is carried out using only thermal energy, or a PEALD method in which a plasma-excited reactant is used.

　ＣＶＤ法およびＡＬＤ法はスパッタリング法とは異なり、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。 Unlike sputtering, CVD and ALD are film formation methods that are less affected by the shape of the workpiece and have good step coverage. In particular, ALD has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios. However, because ALD has a relatively slow film formation speed, it may be preferable to use it in combination with other film formation methods such as CVD, which has a faster film formation speed.

　ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。 The CVD method allows the deposition of a film of any composition by varying the flow rate ratio of the raw material gases. For example, the CVD method allows the deposition of a film whose composition changes continuously by changing the flow rate ratio of the raw material gases while the film is being deposited. When depositing a film while changing the flow rate ratio of the raw material gases, the time required for deposition can be shortened compared to deposition using multiple deposition chambers, since no time is required for transport or pressure adjustment. Therefore, the productivity of semiconductor devices can be increased in some cases.

　ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。またＣＶＤ法と同様に、組成が連続的に変化した膜を成膜することができる。 In the ALD method, a film of any composition can be formed by simultaneously introducing multiple different types of precursors. Alternatively, when multiple different types of precursors are introduced, a film of any composition can be formed by controlling the number of cycles of each precursor. Also, as with the CVD method, a film with a continuously changing composition can be formed.

　また、半導体装置を構成する薄膜は、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。 The thin film constituting the semiconductor device can be processed using a photolithography method or the like. Alternatively, the thin film may be processed using a nanoimprint method, a sandblasting method, a lift-off method, or the like. Also, island-shaped thin films may be directly formed using a film formation method that uses a shielding mask such as a metal mask.

　フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。 There are two typical photolithography methods. One is to form a resist mask on the thin film to be processed, process the thin film by etching or other methods, and then remove the resist mask. The other is to form a photosensitive thin film, and then expose and develop it to process the thin film into the desired shape.

　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−Ｖｉｏｌｅｔ）光、Ｘ線を用いてもよい。また、露光に用いる光に代えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。 In photolithography, the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these. In addition, ultraviolet light, KrF laser light, ArF laser light, etc. can also be used. Exposure can also be performed by immersion exposure technology. Extreme ultraviolet (EUV) light or X-rays can also be used as the light used for exposure. Electron beams can also be used instead of light used for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferable because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.

　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。 　Methods such as dry etching, wet etching, and sandblasting can be used to etch thin films.

　図７Ａ乃至図１３Ｂは、以下で説明する作製方法例における、各工程に対応する断面概略図である。 Figures 7A to 13B are schematic cross-sectional views corresponding to each step in the example fabrication method described below.

　まず、基板（図示しない）を準備し、当該基板上に絶縁層１１を形成する。 First, a substrate (not shown) is prepared, and an insulating layer 11 is formed on the substrate.

　基板としては、少なくとも後の熱処理に耐えうる程度の耐熱性を有する基板を用いることができる。基板として、絶縁性基板を用いる場合には、ガラス基板、石英基板、サファイア基板、セラミック基板、有機樹脂基板などを用いることができる。また、シリコン、または炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、窒化ガリウム等の化合物半導体基板、ＳＯＩ基板などの半導体基板を用いることができる。 As the substrate, a substrate having at least a heat resistance sufficient to withstand subsequent heat treatments can be used. When an insulating substrate is used as the substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, an organic resin substrate, or the like can be used. In addition, a semiconductor substrate such as a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium or gallium nitride, or an SOI substrate can be used.

　絶縁層１１としては、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。絶縁層１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いることができる。絶縁層１１の被形成面が平坦でない場合には、絶縁層１１の成膜後に絶縁層１１の上面が平坦となるように平坦化処理を行ってもよい。 The insulating layer 11 may be an inorganic insulating film such as a silicon oxide film or a silicon oxynitride film. The insulating layer 11 may be formed by a method such as sputtering, CVD, MBE, PLD, or ALD. If the surface on which the insulating layer 11 is to be formed is not flat, a planarization process may be performed after the insulating layer 11 is formed so that the upper surface of the insulating layer 11 is flat.

　続いて、絶縁層１１上に、絶縁層４５及び絶縁層４６を形成する。絶縁層４５及び絶縁層４６は、それぞれスパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。 Then, insulating layer 45 and insulating layer 46 are formed on insulating layer 11. Insulating layer 45 and insulating layer 46 can be formed by a film formation method such as sputtering, ALD, or CVD.

　続いて、絶縁層４６上に導電膜２４ａ１ｆ及び導電膜２４ａ２ｆを積層して形成する（図７Ａ）。導電膜２４ａ１ｆ及び導電膜２４ａ２ｆはそれぞれ、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。 Subsequently, conductive films 24a1f and 24a2f are laminated on insulating layer 46 (FIG. 7A). Conductive films 24a1f and 24a2f can be formed by a film formation method such as sputtering, ALD, or CVD.

　続いて、導電膜２４ａ１ｆ上に、絶縁膜４０ａｆ及び絶縁膜４０ｂｆを積層して形成する（図７Ｂ）。絶縁膜４０ａｆ及び絶縁膜４０ｂｆはそれぞれ、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。 Then, insulating films 40af and 40bf are formed by stacking on conductive film 24a1f (FIG. 7B). Insulating films 40af and 40bf can be formed by a film formation method such as sputtering, ALD, or CVD.

　続いて、絶縁膜４０ｂｆ上にレジストマスクを形成して、絶縁膜４０ｂｆ及び絶縁膜４０ａｆの不要な部分をエッチングにより除去することで、絶縁層４０ｂ及び絶縁層４０ａが積層された絶縁層４０を形成する（図７Ｃ）。エッチングはドライエッチング法を用いて形成することが好ましい。なお、ドライエッチング後に、プラズマを用いたドライ洗浄、もしくは薬液（酸またはアルカリを含む）、または水（炭酸水を含む）を用いたウェット洗浄を行ってもよい。 Next, a resist mask is formed on the insulating film 40bf, and unnecessary portions of the insulating film 40bf and the insulating film 40af are removed by etching to form the insulating layer 40 in which the insulating layer 40b and the insulating layer 40a are stacked (FIG. 7C). It is preferable to perform the etching by using a dry etching method. After the dry etching, dry cleaning using plasma or wet cleaning using a chemical solution (including acid or alkali) or water (including carbonated water) may be performed.

　絶縁膜４０ｂｆの成膜後、または絶縁層４０ｂに加工した後に、絶縁膜４０ｂｆまたは絶縁層４０ｂに酸素を供給する処理を行ってもよい。これにより、後に半導体膜２１ｆの形成後に係る熱などにより、絶縁層４０から半導体層２１に酸素を供給することができる。 After the insulating film 40bf is formed or after it is processed into the insulating layer 40b, a process for supplying oxygen to the insulating film 40bf or the insulating layer 40b may be performed. This allows oxygen to be supplied from the insulating layer 40 to the semiconductor layer 21 later by heat or the like generated after the formation of the semiconductor film 21f.

　酸素を供給する処理としては、例えば、酸素を含む雰囲気下での加熱処理、酸素を含む雰囲気下でのプラズマ処理（マイクロ波プラズマを含む）などが挙げられる、または、スパッタリング法により酸素を含む雰囲気下にて、酸化物膜（好適には金属酸化物膜）を成膜することで、絶縁層に酸素を供給してもよい。成膜した酸化物膜は、直後に除去してもよいし、そのまま残してもよい。なお、酸素を含む雰囲気としては、酸素ガス（Ｏ２）だけでなく、オゾン（Ｏ３）、一酸化二窒素（Ｎ２Ｏ）などの酸素を含む化合物のガスを含む雰囲気を含む。 Examples of the treatment for supplying oxygen include heat treatment in an oxygen-containing atmosphere and plasma treatment (including microwave plasma) in an oxygen-containing atmosphere. Alternatively, oxygen may be supplied to the insulating layer by forming an oxide film (preferably a metal oxide film) in an oxygen-containing atmosphere by a sputtering method. The formed oxide film may be removed immediately or may be left as it is. The oxygen-containing atmosphere includes not only oxygen gas (O 2 ) but also atmospheres containing a gas of a compound containing oxygen, such as ozone (O 3 ) and dinitrogen oxide (N 2 O).

　続いて、導電膜２４ａ１ｆ、絶縁層４０ａ及び絶縁層４０ｂを覆って導電膜２４ｂｆを形成する（図７Ｄ）。導電膜２４ｂｆは、スパッタリング法、ＡＬＤ法などの成膜方法で形成することができる。スパッタリング法などのＰＶＤ法を用いて形成した場合、絶縁層４０ａ及び絶縁層４０ｂの側面を覆う部分の厚さが他の部分よりも薄くなる場合がある。 Subsequently, conductive film 24bf is formed covering conductive film 24a1f, insulating layer 40a, and insulating layer 40b (Fig. 7D). Conductive film 24bf can be formed by a film formation method such as sputtering or ALD. When formed using a PVD method such as sputtering, the thickness of the portion covering the side surfaces of insulating layer 40a and insulating layer 40b may be thinner than the other portions.

　続いて、導電膜２４ｂｆ上にレジストマスクを形成し、導電膜２４ｂｆ、導電膜２４ａ１ｆ、及び導電膜２４ａ２ｆの不要な部分をエッチングにより除去することで、導電層２４ａ２、導電層２４ａ１、及び導電層２４ｂが積層された導電層２４を形成する（図７Ｅ）。エッチングはウェットエッチング法またはドライエッチング法の一方又は双方を用いて形成することができる。特にドライエッチング法を用いることが好ましい。なお、ドライエッチング後に、プラズマを用いたドライ洗浄、もしくは薬液（酸またはアルカリを含む）、または水（炭酸水を含む）を用いたウェット洗浄を行ってもよい。 Subsequently, a resist mask is formed on the conductive film 24bf, and unnecessary portions of the conductive film 24bf, the conductive film 24a1f, and the conductive film 24a2f are removed by etching to form the conductive layer 24 in which the conductive layer 24a2, the conductive layer 24a1, and the conductive layer 24b are stacked (FIG. 7E). The etching can be performed by using one or both of a wet etching method and a dry etching method. It is particularly preferable to use a dry etching method. After the dry etching, dry cleaning using plasma or wet cleaning using a chemical solution (containing an acid or alkali) or water (containing carbonated water) may be performed.

　続いて、導電層２４及び絶縁層４６上に、絶縁層４１ａ、絶縁層４１ｂ、及び絶縁層４１ｃを形成する（図８Ａ）。絶縁層４１ａ、絶縁層４１ｂ、及び絶縁層４１ｃはそれぞれスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。 Then, insulating layers 41a, 41b, and 41c are formed on the conductive layer 24 and the insulating layer 46 (FIG. 8A). The insulating layers 41a, 41b, and 41c may be formed by appropriately using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.

　ここで、絶縁層４１ａ及び絶縁層４１ｃと、絶縁層４１ｂとは、組成または構成元素の異なる絶縁膜を用いることが好ましい。 Here, it is preferable that insulating layers 41a and 41c are made of insulating materials having different compositions or constituent elements from insulating layer 41b.

　また、絶縁層４１ａ、絶縁層４１ｂ、及び絶縁層４１ｃの厚さがトランジスタのチャネル長に影響するため、絶縁層４１ａ、絶縁層４１ｂ、及び絶縁層４１ｃは、厚さにばらつきが生じないようにすることが重要である。 In addition, since the thicknesses of insulating layers 41a, 41b, and 41c affect the channel length of the transistor, it is important to prevent variation in the thicknesses of insulating layers 41a, 41b, and 41c.

　絶縁層４１ｂは、加熱により酸素が放出される程度に酸素を多く含み、且つ、水素の含有量の少ない酸化物膜を用いることが好ましい。絶縁層４１ｂは、ＰＥＣＶＤ法、スパッタリング法、ＡＬＤ法などの成膜方法により成膜できるが、特にスパッタリング法により成膜することが好ましい。特に、成膜ガスに水素が含まれるガスを用いず、且つ、酸素を含むガスを用いて成膜することにより、水素含有量が極めて少なく、且つ、酸素を過剰に含む絶縁層４１ｂを成膜することができる。このように、絶縁層４１ｂを成膜することで、絶縁層４１ｂから半導体層２１のチャネル形成領域に酸素を供給し、酸素欠損の低減を図ることができる。 The insulating layer 41b is preferably an oxide film that contains a large amount of oxygen to the extent that oxygen is released by heating, and has a small hydrogen content. The insulating layer 41b can be formed by a deposition method such as PECVD, sputtering, or ALD, but is preferably formed by sputtering. In particular, by forming the insulating layer 41b using a gas containing oxygen, without using a gas containing hydrogen, it is possible to form the insulating layer 41b with an extremely small hydrogen content and an excess of oxygen. By forming the insulating layer 41b in this way, oxygen can be supplied from the insulating layer 41b to the channel formation region of the semiconductor layer 21, thereby reducing oxygen deficiencies.

　絶縁層４１ｂの成膜後であって絶縁層４１ｃの成膜前に、絶縁層４１ｂに酸素を供給する処理を行ってもよい。酸素を供給する処理については、上記記載を参照できる。 After forming the insulating layer 41b and before forming the insulating layer 41c, a process for supplying oxygen to the insulating layer 41b may be performed. For the process for supplying oxygen, see the above description.

　続いて、絶縁層４１ｃ上に導電膜２５ａｆ及び導電膜２５ｂｆを積層して形成する（図８Ｂ）。導電膜２５ａｆ及び導電膜２５ｂｆは、それぞれ、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。 Subsequently, conductive film 25af and conductive film 25bf are laminated on insulating layer 41c (FIG. 8B). Conductive film 25af and conductive film 25bf can be formed by a film formation method such as sputtering, ALD, or CVD.

　続いて、導電膜２５ｂｆ上にレジストマスクを形成し、導電膜２５ｂｆ、導電膜２５ａｆ、絶縁層４１ｃ、絶縁層４１ｂ、絶縁層４１ａに、導電層２４ｂに達する開口２０ａを形成する（図８Ｃ）。 Next, a resist mask is formed on the conductive film 25bf, and an opening 20a is formed in the conductive film 25bf, the conductive film 25af, the insulating layer 41c, the insulating layer 41b, and the insulating layer 41a, reaching the conductive layer 24b (Figure 8C).

　導電膜２５ｂｆ、導電膜２５ａｆ、絶縁層４１ｃ、絶縁層４１ｂ、及び絶縁層４１ａのエッチングは、それぞれドライエッチングを用いることで、微細な開口２０ａを形成することができる。なおこれに限られず、ウェットエッチングとドライエッチングとを組み合わせてもよいし、ウェットエッチングにより加工してもよい。またドライエッチング後に、プラズマを用いたドライ洗浄、もしくは薬液（酸またはアルカリを含む）、または水（炭酸水を含む）を用いたウェット洗浄を行ってもよい。 The conductive film 25bf, the conductive film 25af, the insulating layer 41c, the insulating layer 41b, and the insulating layer 41a can be etched by dry etching to form the fine opening 20a. However, this is not limited to the above, and wet etching and dry etching may be combined, or processing may be performed by wet etching. After dry etching, dry cleaning using plasma or wet cleaning using a chemical solution (including acid or alkali) or water (including carbonated water) may be performed.

　開口２０ａの形成時、図８Ｃに示すように、導電層２４ｂの上部の一部がエッチングされ、開口２０ａと重なる部分の厚さが薄くなる場合がある。 When the opening 20a is formed, as shown in FIG. 8C, a portion of the upper part of the conductive layer 24b may be etched, and the thickness of the portion overlapping the opening 20a may become thin.

　開口２０ａの形成の際、導電膜２５ｂｆをハードマスクに用いてもよい。このとき、まずレジストマスクを用いて導電膜２５ｂｆに開口を形成する。その後、導電膜２５ｂｆをマスクとして、絶縁層４１ｃ、絶縁層４１ｂ、及び絶縁層４１ａを順にエッチングして、開口２０ａを形成することができる。なお、レジストマスクは導電膜２５ｂｆのエッチング後に除去してもよいし、絶縁層４１ｃ、絶縁層４１ｂ、及び絶縁層４１ａのエッチング中に除去されてもよいし、開口２０ａの形成後に除去してもよい。 When forming the opening 20a, the conductive film 25bf may be used as a hard mask. At this time, an opening is first formed in the conductive film 25bf using a resist mask. Then, the insulating layer 41c, the insulating layer 41b, and the insulating layer 41a are sequentially etched using the conductive film 25bf as a mask to form the opening 20a. Note that the resist mask may be removed after etching the conductive film 25bf, or may be removed during etching of the insulating layer 41c, the insulating layer 41b, and the insulating layer 41a, or may be removed after the opening 20a is formed.

　また開口２０ａの形成時に、図８Ｃに示すように導電膜２５ｂｆの端部がテーパ形状となる場合がある。なお、導電膜２５ｂｆに限られず、導電膜２５ａｆ、絶縁層４１ｃ、絶縁層４１ｂなどもそれぞれテーパ形状になる場合がある。また、基板に対して水平方向へのエッチング（サイドエッチングともいう）の影響により、上部の膜が下部の膜よりも突出した形状（オーバーハング形状）となる場合もある。例えば開口２０ａに位置する絶縁層４１ｂの側面が、絶縁層４１ｃの側面よりも外側に位置するように加工される場合もある。 Furthermore, when the opening 20a is formed, the end of the conductive film 25bf may have a tapered shape as shown in FIG. 8C. This is not limited to the conductive film 25bf, but the conductive film 25af, the insulating layer 41c, the insulating layer 41b, etc. may also have a tapered shape. Furthermore, due to the effect of etching in the horizontal direction (also called side etching) relative to the substrate, the upper film may have a shape that protrudes more than the lower film (an overhang shape). For example, the side of the insulating layer 41b located in the opening 20a may be processed so that it is positioned outside the side of the insulating layer 41c.

　なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。 In this specification, a tapered shape refers to a shape in which at least a portion of the side surface of the structure is inclined relative to the substrate surface.

　開口２０ａの側壁は、導電層２４の上面に対して垂直に近い形状にすると、開口２０ａの面積を小さくできるため好ましい。このような構成とすることで、占有面積の小さなトランジスタを作製することができる。または、開口２０ａの側壁をテーパ形状としてもよい。テーパ形状とすることで、開口２０ａの内部に形成する膜の被覆性を高めることができる。 It is preferable to form the sidewalls of the opening 20a nearly perpendicular to the top surface of the conductive layer 24, since this reduces the area of the opening 20a. With this configuration, a transistor with a small occupancy area can be fabricated. Alternatively, the sidewalls of the opening 20a may be tapered. By forming the sidewalls in a tapered shape, the coverage of the film formed inside the opening 20a can be improved.

　開口２０ａの最大幅（平面視において開口２０ａが円形である場合は最大径）は、できるだけ微細であることが好ましい。例えば、開口２０ａの最大幅は、２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、１５０ｎｍ以下、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、又は２０ｎｍ以下であって、５ｎｍ以上であることが好ましい。特に、開口２０ａを極めて微細に加工するには、ＥＵＶ光などの短波長の光、または電子ビームを用いたリソグラフィー法を用いることが好ましい。 The maximum width of the opening 20a (maximum diameter when the opening 20a is circular in plan view) is preferably as fine as possible. For example, the maximum width of the opening 20a is 2 μm or less, 1 μm or less, 500 nm or less, 300 nm or less, 150 nm or less, 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, or 20 nm or less, and is preferably 5 nm or more. In particular, to process the opening 20a extremely finely, it is preferable to use a lithography method using short-wavelength light such as EUV light or an electron beam.

　続いて、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることができる。また、加熱処理は減圧状態で行なってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行なってもよい。以上のような加熱処理を行うことで、半導体層となる酸化物半導体膜の成膜前に、絶縁層４１などに含まれる、水、水素などの不純物を低減できる。 Then, a heat treatment may be performed. The heat treatment may be performed at 250°C or higher and 650°C or lower, preferably 300°C or higher and 500°C or lower, and more preferably 320°C or higher and 450°C or lower. The heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas. For example, when the heat treatment is performed in a mixed atmosphere of nitrogen gas and oxygen gas, the oxygen gas can be about 20%. The heat treatment may be performed under reduced pressure. Alternatively, the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for the oxygen that has been desorbed after the heat treatment in the nitrogen gas or inert gas atmosphere. By performing the heat treatment as described above, impurities such as water and hydrogen contained in the insulating layer 41 and the like can be reduced before the formation of the oxide semiconductor film that becomes the semiconductor layer.

　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量を１ｐｐｂ（０．００１ｐｐｍ）以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすることが好ましい。高純度化されたガスを用いて加熱処理を行うことで、絶縁層４１などに水分等が取り込まれることを可能な限り防ぐことができる。 The gas used in the heat treatment is preferably highly purified. For example, the amount of moisture contained in the gas used in the heat treatment is preferably 1 ppb (0.001 ppm) or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less. By using highly purified gas to perform the heat treatment, it is possible to prevent moisture and the like from being absorbed into the insulating layer 41 as much as possible.

　続いて、導電膜２５ｂｆ上、及び開口２０ａ内に、絶縁膜１５ｆを形成する（図９Ａ）。絶縁膜１５ｆは、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。特にＡＬＤ法を用いて形成することが好ましい。 Next, insulating film 15f is formed on conductive film 25bf and in opening 20a (FIG. 9A). Insulating film 15f can be formed by a film formation method such as sputtering, ALD, or CVD. It is particularly preferable to form it by using the ALD method.

　続いて、レジストマスクを用いることなく、異方性のドライエッチング法により絶縁膜１５ｆをエッチングすることにより、導電膜２５ｂｆ、導電膜２５ａｆ、絶縁層４１ｃ、絶縁層４１ｂ、及び絶縁層４１ａの側面に接する環状の（筒状の）絶縁層１５を形成する。絶縁膜１５ｆのエッチング後、続けて導電層２４ｂの露出した部分をエッチングすることで、導電層２４ｂに絶縁層４０ｂに達する開口２０ｂを形成する（図９Ｂ）。 Then, the insulating film 15f is etched by anisotropic dry etching without using a resist mask to form a ring-shaped (cylindrical) insulating layer 15 that contacts the sides of the conductive film 25bf, the conductive film 25af, the insulating layer 41c, the insulating layer 41b, and the insulating layer 41a. After etching the insulating film 15f, the exposed portion of the conductive layer 24b is subsequently etched to form an opening 20b in the conductive layer 24b that reaches the insulating layer 40b (FIG. 9B).

　絶縁層１５のエッチングの際、絶縁膜１５ｆの開口２０ａの側壁に沿った部分もエッチングに曝され、薄膜化する場合がある。そのため、エッチング後に所望の厚さとなるように、絶縁膜１５ｆはあらかじめ厚く形成しておくことが好ましい。特に開口２０ａがテーパ形状を有する場合には薄膜化しやすいため、このように厚く形成しておくことは有効である。 When etching the insulating layer 15, the portion of the insulating film 15f along the sidewall of the opening 20a may also be exposed to the etching and become thinner. For this reason, it is preferable to form the insulating film 15f thick in advance so that it will have the desired thickness after etching. It is particularly effective to form the insulating film 15f thick when the opening 20a has a tapered shape, as this makes it easier to thin the film.

　また、導電層２４ｂのエッチングの際、導電膜２５ｂｆの上面が露出した状態でエッチングが行われるため、導電層２４ｂと導電膜２５ｂｆとに同じ導電膜を用いた場合には、最悪の場合、導電膜２５ｂｆが消失してしまう恐れがある。そのため、導電膜２５ｂｆをあらかじめ導電層２４ｂよりも十分に厚く形成しておくことが好ましい。または、導電膜２５ｂｆ上に保護層となる膜を形成し、開口２０ｂの形成後に当該保護層を除去してもよい。保護層に用いる膜としては、開口２０ａの形成時、及び開口２０ｂの形成時に消失しない膜を用いることができ、絶縁膜、導電膜、または半導体膜のいずれを用いてもよい。また保護層の除去は、ドライエッチング及びウェットエッチングの一方又は双方を用いることができる。 In addition, when etching the conductive layer 24b, the etching is performed with the upper surface of the conductive film 25bf exposed. Therefore, if the same conductive film is used for the conductive layer 24b and the conductive film 25bf, in the worst case, the conductive film 25bf may disappear. Therefore, it is preferable to form the conductive film 25bf in advance to be sufficiently thicker than the conductive layer 24b. Alternatively, a film that serves as a protective layer may be formed on the conductive film 25bf, and the protective layer may be removed after the opening 20b is formed. As the film used for the protective layer, a film that does not disappear when the opening 20a and the opening 20b are formed can be used, and any of an insulating film, a conductive film, and a semiconductor film may be used. In addition, the protective layer can be removed by one or both of dry etching and wet etching.

　続いて、導電膜２５ｂｆ、開口２０ａ、及び開口２０ｂを覆って半導体膜２１ｆを形成する（図９Ｃ）。 Next, semiconductor film 21f is formed to cover conductive film 25bf, opening 20a, and opening 20b (Figure 9C).

　半導体膜としては、半導体特性を有する金属酸化物（酸化物半導体）膜を用いることができる。当該金属酸化物膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。ここで、当該金属酸化物膜は、アスペクト比の大きい開口２０ａの側壁及び開口２０ｂの底部及び側壁に接して形成されることが好ましい。よって、当該金属酸化物膜の成膜は、被覆性が良好な成膜方法を用いることが好ましく、ＡＬＤ法を用いることがより好ましい。 As the semiconductor film, a metal oxide (oxide semiconductor) film having semiconductor properties can be used. The metal oxide film can be formed by appropriately using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Here, the metal oxide film is preferably formed in contact with the sidewall of the opening 20a, which has a large aspect ratio, and the bottom and sidewall of the opening 20b. Therefore, the metal oxide film is preferably formed by a film formation method with good coverage, and more preferably by using the ALD method.

　金属酸化物膜は、結晶性を有すると好ましい。本発明の一態様の金属酸化物膜は特に、ＣＡＡＣ構造を有する金属酸化物を有することが好ましい。 It is preferable that the metal oxide film has crystallinity. In particular, the metal oxide film of one embodiment of the present invention preferably has a metal oxide having a CAAC structure.

　なお、金属酸化物膜の成膜中または金属酸化物膜の成膜後に、金属酸化物膜の結晶性を高める処理を行うと好適である。当該金属酸化物膜の結晶性を高める処理としては、例えば、加熱処理、プラズマ処理、マイクロ波（代表的には、２．４５ＧＨｚ）処理、マイクロ波プラズマ処理、及び光（例えば、紫外光）照射処理が挙げられる。なお、これらの処理のうち複数種を、同時に、または順に行ってもよい。例えば、加熱処理とマイクロ波プラズマ処理とを同時に行うことができる。または、加熱処理を行ったのち、マイクロ波プラズマ処理を行うことができる。 It is preferable to carry out a treatment to enhance the crystallinity of the metal oxide film during or after the formation of the metal oxide film. Examples of treatments to enhance the crystallinity of the metal oxide film include heat treatment, plasma treatment, microwave (typically 2.45 GHz) treatment, microwave plasma treatment, and light (e.g., ultraviolet light) irradiation treatment. It is also possible to carry out a plurality of types of these treatments simultaneously or in sequence. For example, heat treatment and microwave plasma treatment can be carried out simultaneously. Alternatively, microwave plasma treatment can be carried out after heat treatment.

　また、金属酸化物膜の結晶性を高める処理は、金属酸化物膜の成膜中に複数回行うと、より好適である。例えば、金属酸化物膜をＡＬＤ法にて形成する場合、原子層を１層形成する毎にマイクロ波プラズマ処理を行うと好適である。または、所定の範囲の膜厚の金属酸化物膜を形成する毎に結晶性を高める処理を行うと、生産性を高めることができ、好ましい。具体的には、１ｎｍ以上１０ｎｍ以下の第１の金属酸化物膜を形成し、第１のマイクロ波プラズマ処理を行い、その後、１ｎｍ以上１０ｎｍ以下の第２の金属酸化物膜を形成し、第２のマイクロ波プラズマ処理を行うと好適である。 It is more preferable to perform the process for increasing the crystallinity of the metal oxide film multiple times during the formation of the metal oxide film. For example, when forming a metal oxide film by the ALD method, it is preferable to perform a microwave plasma process each time an atomic layer is formed. Alternatively, it is preferable to perform a process for increasing the crystallinity each time a metal oxide film of a predetermined thickness is formed, which can increase productivity. Specifically, it is preferable to form a first metal oxide film of 1 nm to 10 nm, perform a first microwave plasma process, and then form a second metal oxide film of 1 nm to 10 nm, and perform a second microwave plasma process.

　なお、第１の金属酸化物膜、及び第２の金属酸化物膜の成膜方法に特に限定はなく、それぞれ、ＡＬＤ法またはスパッタリング法を用いればよい。特に、第１の金属酸化物膜をＡＬＤ法で成膜することで、第１の金属酸化物膜中、及び第２の金属酸化物膜中に、被形成面を構成する層の元素が混入すること（ミキシングともいう）を防ぐことができ、好ましい。特に、被形成面を構成する層に含まれる当該元素が、金属酸化物の結晶化を阻害する場合（例えばシリコン、炭素などを含む場合）に好適である。また、第１の金属酸化物膜、及び第２の金属酸化物膜は、互いに異なる組成であってもよい。また、ここでは、第１の金属酸化物膜と、第２の金属酸化物膜と、の積層構造について例示したがこれに限定されない。金属酸化物膜は、単層、または３層以上の積層構造でも同様の処理を適用することができる。 The method for forming the first metal oxide film and the second metal oxide film is not particularly limited, and the ALD method or the sputtering method may be used, respectively. In particular, by forming the first metal oxide film by the ALD method, it is possible to prevent elements of the layer constituting the surface to be formed from being mixed (also called mixing) into the first metal oxide film and the second metal oxide film, which is preferable. In particular, it is suitable when the element contained in the layer constituting the surface to be formed inhibits the crystallization of the metal oxide (for example, when it contains silicon, carbon, etc.). In addition, the first metal oxide film and the second metal oxide film may have different compositions. In addition, although a stacked structure of the first metal oxide film and the second metal oxide film is exemplified here, the present invention is not limited to this. The same process can be applied to the metal oxide film in a single layer or a stacked structure of three or more layers.

　また、金属酸化物膜の結晶性を高める処理は、金属酸化物膜の成膜後に行ってもよい。具体的には、当該処理を、成膜後の金属酸化物膜に対して直接行ってもよいし、金属酸化物膜上に成膜した絶縁膜などの他の膜を介して当該処理を行ってもよい。例えば、金属酸化物膜の成膜後にマイクロ波プラズマ処理を行う、または金属酸化物膜の成膜後に絶縁膜（例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜など）を成膜したのち、当該絶縁膜を介して金属酸化物膜に加熱処理またはマイクロ波プラズマ処理を行ってもよい。 In addition, a treatment for increasing the crystallinity of the metal oxide film may be performed after the metal oxide film is formed. Specifically, the treatment may be performed directly on the metal oxide film after the film formation, or the treatment may be performed via another film, such as an insulating film, formed on the metal oxide film. For example, a microwave plasma treatment may be performed after the metal oxide film is formed, or an insulating film (e.g., a silicon nitride film, a silicon oxide film, an aluminum oxide film, etc.) may be formed after the metal oxide film is formed, and then a heat treatment or microwave plasma treatment may be performed on the metal oxide film via the insulating film.

　なお、上述の金属酸化物膜の結晶性を高める処理は、金属酸化物膜に含まれる不純物を除去する処理を兼ねることができる。例えば、金属酸化物膜に含まれる、炭素、水素、窒素などを好適に除去することができる。または金属酸化物膜の結晶性を高める処理を酸素ガス雰囲気中で行うことで、金属酸化物膜中の酸素欠損を低減させることができる。 The above-mentioned treatment for increasing the crystallinity of the metal oxide film can also serve as a treatment for removing impurities contained in the metal oxide film. For example, carbon, hydrogen, nitrogen, and the like contained in the metal oxide film can be preferably removed. Alternatively, oxygen vacancies in the metal oxide film can be reduced by performing the treatment for increasing the crystallinity of the metal oxide film in an oxygen gas atmosphere.

　金属酸化物膜の結晶性を高める処理を行う際には、加熱処理の温度（または基板の温度）を、室温（例えば２５℃）以上、１００℃以上７００℃以下、１００℃以上６００℃以下、または３００℃以上４５０℃以下とすることが好ましい。 When performing a process to enhance the crystallinity of a metal oxide film, it is preferable that the temperature of the heat treatment (or the temperature of the substrate) is set to room temperature (e.g., 25°C) or higher, 100°C or higher and 700°C or lower, 100°C or higher and 600°C or lower, or 300°C or higher and 450°C or lower.

　金属酸化物膜の結晶性を高めることで、信頼性が良好なトランジスタを実現することができる。 By increasing the crystallinity of the metal oxide film, it is possible to realize highly reliable transistors.

　金属酸化物膜は、例えば金属酸化物ターゲットを用いたスパッタリング法により形成することができる。 The metal oxide film can be formed, for example, by a sputtering method using a metal oxide target.

　金属酸化物膜は、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜は、可能な限り水素、水などの不純物が低減され、高純度な膜であることが好ましい。特に、金属酸化物膜として、結晶性を有する金属酸化物膜を用いることが好ましい。 It is preferable that the metal oxide film is a dense film with as few defects as possible. It is also preferable that the metal oxide film is a high-purity film with as few impurities as possible, such as hydrogen and water. In particular, it is preferable to use a metal oxide film that has crystallinity as the metal oxide film.

　また、金属酸化物膜を成膜する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）とを混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が高められたトランジスタとすることができる。 In addition, when forming the metal oxide film, oxygen gas may be mixed with an inert gas (e.g., helium gas, argon gas, xenon gas, etc.). Note that the higher the ratio of oxygen gas to the total deposition gas when forming the metal oxide film (hereinafter also referred to as the oxygen flow ratio), the higher the crystallinity of the metal oxide film can be, and a highly reliable transistor can be realized. On the other hand, the lower the oxygen flow ratio, the lower the crystallinity of the metal oxide film, and a transistor with increased on-current can be obtained.

　金属酸化物膜を成膜する際、基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができる。 When forming a metal oxide film, the higher the substrate temperature, the higher the crystallinity and the denser the metal oxide film will be. On the other hand, the lower the substrate temperature, the lower the crystallinity and the more electrically conductive the metal oxide film will be.

　金属酸化物膜の成膜条件としては、基板温度を室温以上２５０℃以下、好ましくは室温以上２００℃以下、より好ましくは基板温度を室温以上１４０℃以下とすることができる。例えば基板温度を、室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または意図的に加熱しない状態で、金属酸化物膜を成膜することにより、結晶性を低くすることができる。 The deposition conditions for the metal oxide film can be a substrate temperature between room temperature and 250°C, preferably between room temperature and 200°C, and more preferably between room temperature and 140°C. For example, a substrate temperature between room temperature and less than 140°C is preferable because it increases productivity. In addition, by depositing the metal oxide film at room temperature or without intentionally heating the substrate, the crystallinity can be reduced.

　ＡＬＤ法を用いる場合、熱ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）等の成膜方法を用いることが好ましい。熱ＡＬＤ法は極めて高い段差被覆性を示すため好ましい。またＰＥＡＬＤ法は、高い段差被覆性を示すことに加え低温成膜が可能であるため好ましい。 When using the ALD method, it is preferable to use a film formation method such as thermal ALD (Atomic Layer Deposition) or PEALD (Plasma Enhanced ALD). The thermal ALD method is preferable because it shows extremely high step coverage. The PEALD method is also preferable because it shows high step coverage and allows low-temperature film formation.

　例えば、半導体層２１に金属酸化物を用いる場合、構成する金属元素を含むプリカーサと、酸化剤と、を用いてＡＬＤ法により成膜することができる。 For example, when a metal oxide is used for the semiconductor layer 21, a film can be formed by the ALD method using a precursor containing the constituent metal element and an oxidizing agent.

　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜する場合には、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、および亜鉛を含むプリカーサの、３つのプリカーサを用いることができる。または、インジウムを含むプリカーサと、ガリウム及び亜鉛を含むプリカーサの２つのプリカーサを用いてもよい。 For example, when forming an In-Ga-Zn oxide film, three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc. Alternatively, two precursors can be used: a precursor containing indium, and a precursor containing gallium and zinc.

　インジウムを含むプリカーサとして、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）、（３−（ジメチルアミノ）プロピル）ジメチルインジウムなどを用いることができる。 Indium-containing precursors that can be used include triethylindium, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)indium, cyclopentadienylindium, indium(III) chloride, and (3-(dimethylamino)propyl)dimethylindium.

　また、ガリウムを含むプリカーサとして、トリメチルガリウム、トリエチルガリウム、トリス（ジメチルアミド）ガリウム（ＩＩＩ）、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、塩化ガリウム（ＩＩＩ）などを用いることができる。 Also, as precursors containing gallium, trimethylgallium, triethylgallium, tris(dimethylamido)gallium(III), gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)gallium, dimethylchlorogallium, diethylchlorogallium, gallium(III) chloride, etc. can be used.

　また、亜鉛を含むプリカーサとして、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、塩化亜鉛などを用いることができる。 Also, dimethylzinc, diethylzinc, zinc bis(2,2,6,6-tetramethyl-3,5-heptanedionate), zinc chloride, etc. can be used as precursors containing zinc.

　酸化剤としては、例えば、オゾン、酸素、水などを用いることができる。 For example, ozone, oxygen, water, etc. can be used as an oxidizing agent.

　得られる膜の組成を制御する方法としては、原料ガスの流量比、原料ガスを流す時間、原料ガスを流す順番などを調整することが挙げられる。また、これらを調整することで、組成が連続して変化する膜を成膜することもできる。また、組成の異なる２以上の膜を連続して成膜することも可能となる。 Methods for controlling the composition of the resulting film include adjusting the flow ratio of the raw material gases, the time for which the raw material gases are flowed, the order in which the raw material gases are flowed, etc. By adjusting these, it is also possible to deposit a film whose composition changes continuously. It is also possible to deposit two or more films with different compositions in succession.

　金属酸化物膜の成膜後、加熱処理を行うことが好ましい。加熱処理は、上記金属酸化物膜が多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることができる。また、加熱処理は減圧状態で行なってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行なってもよい。 After the metal oxide film is formed, it is preferable to perform a heat treatment. The heat treatment may be performed in a temperature range in which the metal oxide film does not become polycrystallized, and may be performed at 250°C to 650°C, preferably 400°C to 600°C. The heat treatment is performed in a nitrogen gas or inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas. For example, when the heat treatment is performed in a mixed atmosphere of nitrogen gas and oxygen gas, the oxygen gas can be about 20%. The heat treatment may be performed under reduced pressure. Alternatively, after the heat treatment in a nitrogen gas or inert gas atmosphere, the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for the oxygen that has been desorbed.

　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量を１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすることができる。高純度化されたガスを用いて加熱処理を行うことで、上記金属酸化物膜などに水分等が取り込まれることを可能な限り防ぐことができる。 In addition, it is preferable that the gas used in the heat treatment is highly purified. For example, the amount of moisture contained in the gas used in the heat treatment can be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less. By using a highly purified gas to perform the heat treatment, it is possible to prevent moisture and the like from being absorbed into the metal oxide film, etc., as much as possible.

　図９Ｃでは、半導体膜２１ｆの導電膜２５ｂｆの端部を覆う部分の厚さが、それ以外の部分よりも厚く形成されている例を示している。ここでは、半導体膜２１ｆとして、ＡＬＤ法で成膜した金属酸化物膜と、スパッタリング法で成膜した金属酸化物膜と、さらにＡＬＤ法で成膜した金属酸化物膜の３層を積層して形成した場合の断面形状の例を示している。 Figure 9C shows an example in which the portion of semiconductor film 21f covering the end of conductive film 25bf is formed to be thicker than the other portions. Here, an example of the cross-sectional shape of semiconductor film 21f formed by stacking three layers: a metal oxide film formed by the ALD method, a metal oxide film formed by the sputtering method, and another metal oxide film formed by the ALD method is shown.

　続いて、半導体膜２１ｆ上にレジストマスクを形成し、半導体膜２１ｆ、導電膜２５ｂｆ、及び導電膜２５ａｆの不要な部分をエッチングすることにより、半導体層２１、導電層２５ｂ、及び導電層２５ａを形成する（図１０Ａ）。エッチングはウェットエッチング法またはドライエッチング法の一方又は双方を用いて形成することができる。特にドライエッチング法を用いることが好ましい。なお、ドライエッチング後に、プラズマを用いたドライ洗浄、もしくは薬液（酸またはアルカリを含む）、または水（炭酸水を含む）を用いたウェット洗浄を行ってもよい。 Subsequently, a resist mask is formed on the semiconductor film 21f, and unnecessary portions of the semiconductor film 21f, the conductive film 25bf, and the conductive film 25af are etched to form the semiconductor layer 21, the conductive layer 25b, and the conductive layer 25a (FIG. 10A). The etching can be performed using one or both of a wet etching method and a dry etching method. It is particularly preferable to use a dry etching method. After the dry etching, dry cleaning using plasma or wet cleaning using a chemical solution (containing acid or alkali) or water (containing carbonated water) may be performed.

　続いて、絶縁層４１ｃ、導電層２５ａ、導電層２５ｂ、半導体層２１を覆って、絶縁層２２を形成する（図１０Ｂ）。絶縁層２２は、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。 Then, insulating layer 22 is formed to cover insulating layer 41c, conductive layer 25a, conductive layer 25b, and semiconductor layer 21 (FIG. 10B). Insulating layer 22 can be formed by a film formation method such as sputtering, ALD, or CVD.

　絶縁層２２は、開口２０ａ及び開口２０ｂ内における半導体層２１の表面に、出来るだけ均一な厚さで設けることが好ましい。そのため被覆性に極めて優れた成膜方法であるＡＬＤ法により、絶縁層２２を形成することが特に好ましい。なお、開口２０ａ及び開口２０ｂの側壁がテーパ形状である場合には、絶縁層２２をスパッタリング法、ＣＶＤ法などの成膜方法を用いて成膜することができる。 It is preferable that the insulating layer 22 is provided on the surface of the semiconductor layer 21 in the openings 20a and 20b with a thickness as uniform as possible. For this reason, it is particularly preferable to form the insulating layer 22 by the ALD method, which is a film formation method with extremely excellent coverage. If the side walls of the openings 20a and 20b are tapered, the insulating layer 22 can be formed using a film formation method such as a sputtering method or a CVD method.

　続いて、開口２０ａ及び開口２０ｂを埋め、且つ絶縁層２２の上面よりも上部に突出した形状を有するダミー層１７を形成する（図１１Ａ）。 Next, a dummy layer 17 is formed to fill the openings 20a and 20b and to protrude above the upper surface of the insulating layer 22 (Figure 11A).

　ダミー層１７としては、有機樹脂または無機絶縁材料を用いることができる。例えば、ＳＯＣ（Ｓｐｉｎ　Ｏｎ　Ｃａｒｂｏｎ）膜、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜などの塗布型の絶縁膜を用いると、上面を平坦にできるため、平坦化処理が不要となるため好ましい。例えば、ＳＯＣ膜上にＳＯＧ膜を積層した構成とすることが好ましい。そのほか、ダミー層１７としては、スパッタリング法、ＣＶＤ法などの成膜方法により形成することができる。ダミー層１７に用いる材料としては、厚く形成できること、垂直に形成または加工できること、除去しやすい（残渣が生じない、被形成面へのダメージが小さい）こと、などの条件を満たすことが好ましい。 The dummy layer 17 can be made of an organic resin or an inorganic insulating material. For example, it is preferable to use a coating type insulating film such as a SOC (Spin On Carbon) film or a SOG (Spin On Glass) film, since the top surface can be made flat, and therefore a flattening process is not necessary. For example, a structure in which an SOG film is laminated on an SOC film is preferable. In addition, the dummy layer 17 can be formed by a film forming method such as a sputtering method or a CVD method. It is preferable that the material used for the dummy layer 17 satisfies the following conditions: it can be formed thick, it can be formed or processed vertically, and it is easy to remove (no residue is left, and damage to the surface on which it is formed is minimal).

　ダミー層１７は、絶縁膜を形成した後に、レジストマスクを形成し、不要な部分をエッチングすることにより形成することができる。また、ダミー層１７として、感光性の有機樹脂を用いた場合には、絶縁膜を成膜したのちに、露光処理、現像処理を行うことより不要な部分が除去されることで、ダミー層１７を形成することもできる。 The dummy layer 17 can be formed by forming an insulating film, forming a resist mask, and etching away unnecessary portions. Also, if a photosensitive organic resin is used as the dummy layer 17, the dummy layer 17 can be formed by forming the insulating film, then performing exposure and development processes to remove unnecessary portions.

　続いて、絶縁層４７と、絶縁層４２を積層して形成する。絶縁層４７及び絶縁層４２の成膜は、それぞれスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いることができる。例えば絶縁層４７をＡＬＤ法などの段差被覆性の高い成膜方法で形成し、絶縁層４２をスパッタリング法などの成膜速度を高めやすい成膜方法で形成することができる。 Then, insulating layer 47 and insulating layer 42 are laminated to form the insulating layer 47 and insulating layer 42. The insulating layer 47 and insulating layer 42 can be formed by a method such as sputtering, CVD, MBE, PLD, or ALD, respectively. For example, insulating layer 47 can be formed by a method such as ALD that has high step coverage, and insulating layer 42 can be formed by a method such as sputtering that can easily increase the film formation speed.

　続いて、平坦化処理を行い、ダミー層１７の上面が露出するまで、絶縁層４２及び絶縁層４７の上部をエッチングする（図１１Ｂ）。平坦化処理は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法、ドライエッチングなどを用いることができる。なお、平坦化処理によりダミー層１７の一部が除去されてもよい。例えばダミー層１７として、ＳＯＣ膜上にＳＯＧ膜を積層した構成とする場合、平坦化処理によりＳＯＧ膜が除去され、ＳＯＣ膜の上面が露出した状態で平坦化処理を終えてもよい。 Subsequently, a planarization process is performed to etch the upper portions of insulating layer 42 and insulating layer 47 until the upper surface of dummy layer 17 is exposed (FIG. 11B). For example, the CMP (Chemical Mechanical Polishing) method, dry etching, or the like can be used for the planarization process. Note that a portion of dummy layer 17 may be removed by the planarization process. For example, if dummy layer 17 is configured by laminating an SOG film on an SOC film, the planarization process may be completed with the SOG film removed and the upper surface of the SOC film exposed.

　続いて、ダミー層１７を除去することで、絶縁層４７に開口２０ｃを形成する（図１２Ａ）。ダミー層１７の除去は、ウェットエッチング法またはドライエッチング法を用いることができる。また、ドライエッチング後に、プラズマを用いたドライ洗浄、もしくは薬液（酸またはアルカリを含む）、または水（炭酸水を含む）を用いたウェット洗浄を行ってもよい。 Then, the dummy layer 17 is removed to form an opening 20c in the insulating layer 47 (FIG. 12A). The dummy layer 17 can be removed by wet etching or dry etching. After the dry etching, dry cleaning using plasma or wet cleaning using a chemical solution (including acid or alkali) or water (including carbonated water) may be performed.

　続いて、絶縁層４２上、ならびに開口２０ｃ内、開口２０ａ内、及び開口２０ｂ内に、導電層２３ａとなる導電膜、及び導電層２３ｂとなる導電膜を順に形成する。導電層２３ａとなる導電膜、及び導電層２３ｂとなる導電膜は、それぞれＣＶＤ法、ＡＬＤ法、スパッタリング法などを用いることができる。特にＣＶＤ法により形成することが好ましい。導電層２３ｂとなる導電膜は、各開口を埋めるように厚く形成する。 Next, a conductive film that will become conductive layer 23a and a conductive film that will become conductive layer 23b are formed in this order on insulating layer 42 and in openings 20c, 20a, and 20b. The conductive film that will become conductive layer 23a and the conductive film that will become conductive layer 23b can be formed by CVD, ALD, sputtering, or the like. Formation by CVD is particularly preferable. The conductive film that will become conductive layer 23b is formed thick so as to fill each opening.

　続いて、平坦化処理を行い、絶縁層４７の上面が露出するまで、各導電膜の上部をエッチングする（図１２Ｂ）。これにより、開口２０ａ、開口２０ｂ、及び開口２０ｃに埋め込まれた導電層２３ａ及び導電層２３ｂを形成することができる。 Subsequently, a planarization process is performed, and the upper portions of the conductive films are etched until the upper surface of the insulating layer 47 is exposed (FIG. 12B). This allows the formation of conductive layers 23a and 23b embedded in openings 20a, 20b, and 20c.

　この段階で、トランジスタが作製される。 At this stage, the transistor is created.

　続いて、絶縁層４２及び導電層２３上に導電膜を形成し、不要な部分をエッチングにより除去することで、導電層３１を形成する（図１３Ａ）。導電層３１となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、またはＡＬＤ法などを用いることができる。 Next, a conductive film is formed on the insulating layer 42 and the conductive layer 23, and unnecessary portions are removed by etching to form the conductive layer 31 (FIG. 13A). The conductive film that becomes the conductive layer 31 can be formed by sputtering, CVD, ALD, or the like.

　続いて、絶縁層４２及び導電層３１を覆って絶縁層４３を形成する。絶縁層４３は、絶縁層４２などと同様の方法で形成することができる。 Next, insulating layer 43 is formed to cover insulating layer 42 and conductive layer 31. Insulating layer 43 can be formed in the same manner as insulating layer 42, etc.

　続いて、絶縁層４３上にレジストマスクを形成し、絶縁層４３等をエッチングすることにより、導電層２４ａ１に達する開口、及び導電層２５ａに達する開口をそれぞれ形成する。開口の形成は、ドライエッチング法を用いることが好ましい。また、ドライエッチング後に、プラズマを用いたドライ洗浄、もしくは薬液（酸またはアルカリを含む）、または水（炭酸水を含む）を用いたウェット洗浄を行ってもよい。 Next, a resist mask is formed on the insulating layer 43, and the insulating layer 43 and the like are etched to form an opening that reaches the conductive layer 24a1 and an opening that reaches the conductive layer 25a. The openings are preferably formed by dry etching. After the dry etching, dry cleaning using plasma or wet cleaning using a chemical solution (including acid or alkali) or water (including carbonated water) may be performed.

　２つの開口は、同一のレジストマスクを用いて同一工程にて形成してもよいし、異なるレジストマスクを用いて順に形成してもよい。 The two openings may be formed in the same process using the same resist mask, or may be formed sequentially using different resist masks.

　続いて、絶縁層４３上、導電層２４ａ１に達する開口の側壁、及び導電層２５ａに達する開口の側壁に沿って絶縁膜を成膜したのち、異方性のドライエッチングを行うことで、各開口の側壁に接する環状の（筒状の）絶縁層４８を形成する。 Next, an insulating film is formed on the insulating layer 43, along the side walls of the openings that reach the conductive layer 24a1, and along the side walls of the openings that reach the conductive layer 25a, and then anisotropic dry etching is performed to form a ring-shaped (cylindrical) insulating layer 48 that contacts the side walls of each opening.

　絶縁層４８となる絶縁膜は、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。特にＡＬＤ法を用いて形成することが好ましい。 The insulating film that becomes the insulating layer 48 can be formed by a film formation method such as sputtering, ALD, or CVD. It is particularly preferable to form it using the ALD method.

　続いて、各開口の側壁に沿って導電層３２となる導電膜を形成したのち、各開口を埋めるように導電層３３となる導電膜を形成する。その後、絶縁層４３の上面が露出するまで、当該２つの導電膜の上部をエッチングすることにより、接続電極３５ａ及び接続電極３５ｂを形成する（図１３Ｂ）。 Next, a conductive film that will become conductive layer 32 is formed along the sidewalls of each opening, and then a conductive film that will become conductive layer 33 is formed to fill each opening. Then, the upper portions of the two conductive films are etched until the upper surface of insulating layer 43 is exposed, thereby forming connection electrodes 35a and 35b (FIG. 13B).

　この後、接続電極３５ａと接する配線、及び接続電極３５ｂと接する配線を絶縁層４３上に形成してもよい。当該配線については、導電層３１の記載を参照することができる。 After this, wiring that contacts the connection electrode 35a and wiring that contacts the connection electrode 35b may be formed on the insulating layer 43. For the wiring, the description of the conductive layer 31 can be referred to.

　以上の工程により、構成例４で例示したトランジスタを有する半導体装置を作製することができる。 By using the above steps, a semiconductor device having the transistor illustrated in configuration example 4 can be manufactured.

　以上が、作製方法例についての説明である。 The above is an explanation of an example of the production method.

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

（実施の形態２）
　以下では、本発明の一態様のトランジスタと容量素子を用いた記憶装置の構成について説明する。 (Embodiment 2)
A structure of a memory device including a transistor and a capacitor according to one embodiment of the present invention will be described below.

　図１４Ａには、メモリセル３０の回路図を示している。メモリセル３０は、一つのトランジスタＴｒ１と、一つの容量素子Ｃにより構成され、１Ｔｒ１Ｃとも表記することができる。トランジスタＴｒ１は、ゲートが配線ＷＬに、ソース及びドレインの一方が配線ＢＬに、他方が容量素子Ｃの一方の電極に、それぞれ接続されている。容量素子Ｃは、他方の電極が配線ＰＬに接続されている。 FIG. 14A shows a circuit diagram of memory cell 30. Memory cell 30 is composed of one transistor Tr1 and one capacitance element C, and can also be written as 1Tr1C. The gate of transistor Tr1 is connected to wiring WL, one of the source and drain is connected to wiring BL, and the other is connected to one electrode of capacitance element C. The other electrode of capacitance element C is connected to wiring PL.

　メモリセル３０は、トランジスタＴｒ１を介して配線ＢＬから入力されるデータ電位を容量Ｃに保持することで、データを格納することができる。またトランジスタＴｒ１を非導通状態とすることで、データを保持することができる。またトランジスタＴｒ１を導通状態とすることで、保持されたデータに対応した電位が配線ＢＬに出力され、データを読み出すことができる。配線ＷＬには、トランジスタＴｒ１の導通、非導通を制御する信号が与えられる。また配線ＰＬには、所定の電位（例えば固定電位）が与えられる。 The memory cell 30 can store data by holding in the capacitance C the data potential input from the wiring BL via the transistor Tr1. Also, data can be held by turning the transistor Tr1 off. Also, by turning the transistor Tr1 on, a potential corresponding to the held data is output to the wiring BL, and the data can be read out. A signal that controls the conduction/non-conduction of the transistor Tr1 is applied to the wiring WL. Also, a predetermined potential (e.g., a fixed potential) is applied to the wiring PL.

　図１４Ｂ、図１４Ｃには、メモリセル３０の断面図を示す。図１４Ｂは導電層２５及び導電層３４の延在方向に沿った断面図であり、図１４Ｂは導電層３１の延在方向に沿った断面図である。メモリセル３０は、容量素子５０上にトランジスタ１０が積層された構成を有する。トランジスタ１０が上記トランジスタＴｒ１に、容量素子５０が上記容量素子Ｃに、それぞれ対応する。 FIGS. 14B and 14C show cross-sectional views of memory cell 30. FIG. 14B is a cross-sectional view along the extension direction of conductive layer 25 and conductive layer 34, and FIG. 14B is a cross-sectional view along the extension direction of conductive layer 31. Memory cell 30 has a configuration in which transistor 10 is stacked on capacitive element 50. Transistor 10 corresponds to transistor Tr1, and capacitive element 50 corresponds to capacitive element C.

　トランジスタ１０の構成は、実施の形態１の記載を参照できるため、説明を省略する。なお、ここではトランジスタ１０を用いた場合の例を示すが、トランジスタ１０に限られず、実施の形態１で説明した各種トランジスタに置き換えることができる。 The configuration of transistor 10 can be seen in the description of embodiment 1, so a detailed description will be omitted. Note that, although an example using transistor 10 is shown here, the transistor is not limited to transistor 10 and can be replaced with the various transistors described in embodiment 1.

　容量素子５０は、導電層５１と、導電層５２、と、これらの間に挟持された絶縁層５３と、を有する。容量素子５０は、いわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。 The capacitance element 50 has a conductive layer 51, a conductive layer 52, and an insulating layer 53 sandwiched between them. The capacitance element 50 constitutes a so-called MIM (Metal-Insulator-Metal) capacitance.

　容量素子５０は絶縁層１１上に設けられる。絶縁層１１上には、導電層３４と、導電層３４上に絶縁層５５が設けられている。絶縁層５５には導電層３４に達する開口２０ｄが設けられる。開口２０ｄの内部において、絶縁層５５の側面及び導電層３４の上面に接して導電層５１が設けられる。また絶縁層５５及び導電層５１を覆って、絶縁層５３が設けられる。絶縁層５３上には絶縁層５６が設けられる。導電層５２は、絶縁層５６及び開口２０ｄに埋め込まれるように設けられる。 The capacitance element 50 is provided on the insulating layer 11. A conductive layer 34 is provided on the insulating layer 11, and an insulating layer 55 is provided on the conductive layer 34. An opening 20d is provided in the insulating layer 55, reaching the conductive layer 34. Inside the opening 20d, a conductive layer 51 is provided in contact with the side surface of the insulating layer 55 and the upper surface of the conductive layer 34. An insulating layer 53 is provided covering the insulating layer 55 and the conductive layer 51. An insulating layer 56 is provided on the insulating layer 53. The conductive layer 52 is provided so as to be embedded in the insulating layer 56 and the opening 20d.

　導電層５２と絶縁層５６は、上面が平坦化され、上面の高さが概略一致する。導電層５２及び絶縁層５６上には導電層２４ａが設けられる。導電層３１は、導電層２４ａの上面に接して設けられる。 The conductive layer 52 and the insulating layer 56 have flattened upper surfaces and are roughly the same height. A conductive layer 24a is provided on the conductive layer 52 and the insulating layer 56. A conductive layer 31 is provided in contact with the upper surface of the conductive layer 24a.

　図１４Ｂ、図１４Ｃにおいて、導電層３２は配線ＢＬに対応し、導電層２３は配線ＷＬに対応し、導電層３４は上記配線ＰＬに対応する。 In Figures 14B and 14C, conductive layer 32 corresponds to wiring BL, conductive layer 23 corresponds to wiring WL, and conductive layer 34 corresponds to the wiring PL.

　導電層３４、導電層５１、及び導電層５２には、低抵抗な導電性材料を用いることができる。例えば、上記導電層２３ｂに用いることのできる材料を適用できる。 A low-resistance conductive material can be used for the conductive layer 34, the conductive layer 51, and the conductive layer 52. For example, the material that can be used for the conductive layer 23b can be used.

　絶縁層５３は、容量素子５０の誘電体層として機能する。絶縁層５３は厚さが薄く、比誘電率が高いほど、容量素子５０の容量を大きくできる。例えば、上記絶縁層２２に用いることのできる材料を用いることが好ましい。 The insulating layer 53 functions as a dielectric layer for the capacitance element 50. The thinner the insulating layer 53 is and the higher the relative dielectric constant, the greater the capacitance of the capacitance element 50 can be. For example, it is preferable to use a material that can be used for the insulating layer 22 described above.

　図１５Ａには、メモリセル３０ａの回路図を示す。メモリセル３０ａは、メモリセル３０の容量素子ＣをトランジスタＴｒ２に置き換えた構成を有する。トランジスタＴｒ２は、ゲートがトランジスタＴｒ１のソース及びドレインの他方に、ソース及びドレインの一方が配線ＳＬに、他方が配線ＲＬに、それぞれ接続されている。 FIG. 15A shows a circuit diagram of memory cell 30a. Memory cell 30a has a configuration in which the capacitive element C of memory cell 30 is replaced with a transistor Tr2. The gate of transistor Tr2 is connected to the other of the source and drain of transistor Tr1, one of the source and drain is connected to wiring SL, and the other is connected to wiring RL.

　メモリセル３０ａは、トランジスタＴｒ１を介して配線ＢＬから入力されるデータ電位をトランジスタＴｒ２のゲートが接続されるノードに保持することで、データを格納することができる。また、トランジスタＴｒ１を非導通状態とすることで、データを保持することができる。また、トランジスタＴｒ２はゲートに保持された電位に応じて、配線ＳＬと配線ＲＬとの導通状態が変わる。例えば、配線ＳＬまたは配線ＲＬの一方に信号を与え、他方に出力される電位または電流の大きさによって、データを読み出すことができる。そのため、メモリセル３０ａは、非破壊読み出しが可能なメモリとして用いることができる。 Memory cell 30a can store data by holding the data potential input from wiring BL via transistor Tr1 in a node to which the gate of transistor Tr2 is connected. Also, data can be held by turning transistor Tr1 off. Also, transistor Tr2 changes the conduction state between wiring SL and wiring RL depending on the potential held in the gate. For example, data can be read by applying a signal to one of wiring SL or wiring RL and the magnitude of the potential or current output to the other. Therefore, memory cell 30a can be used as a memory capable of non-destructive readout.

　なお、図１５Ａに示すメモリセル３０ａに、容量素子Ｃを設けてもよい。より具体的には、容量素子Ｃの一方の電極を、トランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートとが接続するノードに接続する構成とすることができる。このとき、容量素子Ｃの他方の電極には、上記配線ＰＬを接続することができる。当該容量素子Ｃとしては、上述の容量素子５０と同様の構成としてもよいし、平行平板型、シリンダ型、ピラー型などの各種ＭＩＭ容量を用いることもできる。 Note that a capacitance element C may be provided in the memory cell 30a shown in FIG. 15A. More specifically, one electrode of the capacitance element C may be connected to a node where the other of the source and drain of the transistor Tr1 and the gate of the transistor Tr2 are connected. In this case, the wiring PL may be connected to the other electrode of the capacitance element C. The capacitance element C may be configured in the same manner as the capacitance element 50 described above, or various MIM capacitances such as a parallel plate type, a cylinder type, or a pillar type may be used.

　図１５Ｂ、図１５Ｃに、メモリセル３０ａの断面図を示す。メモリセル３０ａは、トランジスタ７０上にトランジスタ１０が積層された構成を有する。トランジスタ１０の構成については、上記メモリセル３０と同様である。 FIGS. 15B and 15C show cross-sectional views of memory cell 30a. Memory cell 30a has a configuration in which transistor 10 is stacked on transistor 70. The configuration of transistor 10 is the same as that of memory cell 30 described above.

　トランジスタ７０は、導電層７４ａ、導電層７４ｂ、絶縁層４０ｃ、絶縁層４０ｄ、半導体層７１、絶縁層７２、導電層７３、導電層７５ａ、導電層７５ｂ等を有する。トランジスタ７０は、導電層７５ｂ、導電層７５ａ、絶縁層５５ａ、絶縁層５５ｂ、及び絶縁層５５ｃに設けられた開口２０ｅと重なる領域に設けられた、縦型のトランジスタである。トランジスタ７０は、トランジスタ１０の説明を参照できる。 Transistor 70 has conductive layer 74a, conductive layer 74b, insulating layer 40c, insulating layer 40d, semiconductor layer 71, insulating layer 72, conductive layer 73, conductive layer 75a, conductive layer 75b, etc. Transistor 70 is a vertical transistor provided in a region overlapping with conductive layer 75b, conductive layer 75a, insulating layer 55a, insulating layer 55b, and opening 20e provided in insulating layer 55c. For transistor 70, refer to the description of transistor 10.

　絶縁層１１上に導電層７４ａが設けられ、導電層７４ａ上に絶縁層４０ｃ及び絶縁層４０ｄが設けられ、導電層７４ａ、絶縁層４０ｃ、及び絶縁層４０ｄを覆って導電層７４ｂが設けられ、導電層７４ｂ上に絶縁層５５ａ、絶縁層５５ｂ、及び絶縁層５５ｃが積層して設けられる。絶縁層５５ｃ上には、導電層７５ａ及び導電層７５ｂが設けられる。導電層７５ａ、導電層７５ｂ、絶縁層５５ａ、絶縁層５５ｂ、及び絶縁層５５ｃに設けられた開口２０ｅの内壁に沿って、半導体層７１及び絶縁層７２が設けられる。半導体層７１は、導電層７５ｂの上面及び側面、導電層７５ａ、絶縁層５５ａ、絶縁層５５ｂ、絶縁層５５ｃ、及び絶縁層４０ｄの側面、並びに絶縁層４０ｄの上面に接して設けられている。導電層７３は、絶縁層５６及び開口２０ｅを埋めるように設けられている。 A conductive layer 74a is provided on the insulating layer 11, insulating layers 40c and 40d are provided on the conductive layer 74a, a conductive layer 74b is provided covering the conductive layer 74a, the insulating layer 40c, and the insulating layer 40d, and insulating layers 55a, 55b, and 55c are laminated on the conductive layer 74b. A conductive layer 75a and a conductive layer 75b are provided on the insulating layer 55c. A semiconductor layer 71 and an insulating layer 72 are provided along the inner walls of the opening 20e provided in the conductive layer 75a, the conductive layer 75b, the insulating layer 55a, the insulating layer 55b, and the insulating layer 55c. The semiconductor layer 71 is provided in contact with the upper surface and side surfaces of the conductive layer 75b, the side surfaces of the conductive layer 75a, the insulating layer 55a, the insulating layer 55b, the insulating layer 55c, and the insulating layer 40d, and the upper surface of the insulating layer 40d. The conductive layer 73 is provided to fill the insulating layer 56 and the opening 20e.

　図１５Ｂ、図１５Ｃにおいて、導電層７３がトランジスタＴｒ２のゲートに対応し、導電層７５ａ及び導電層７５ｂが、配線ＳＬ及び配線ＲＬの一方に対応し、導電層７４ａ及び導電層７４ｂが配線ＳＬ及び配線ＲＬの他方に対応する。 In Figures 15B and 15C, conductive layer 73 corresponds to the gate of transistor Tr2, conductive layers 75a and 75b correspond to one of wiring SL and wiring RL, and conductive layers 74a and 74b correspond to the other of wiring SL and wiring RL.

　図１６Ａ、図１６Ｂには、２個のメモリセル３０を共通の配線に接続する記憶装置の例を示している。図１６Ａは記憶装置の上面概略図であり、図１６Ｂは、図１６Ａ中の切断線Ａ３−Ａ４における断面概略図である。 16A and 16B show an example of a memory device in which two memory cells 30 are connected to a common wiring. FIG. 16A is a schematic top view of the memory device, and FIG. 16B is a schematic cross-sectional view taken along the cutting line A3-A4 in FIG. 16A.

　配線ＷＬとして機能する導電層３１は、２つのメモリセル３０に個別に設けられる。配線ＢＬとして機能する導電層２５ａは、２つのメモリセル３０に共通して設けられる。 The conductive layer 31, which functions as the wiring WL, is provided individually for the two memory cells 30. The conductive layer 25a, which functions as the wiring BL, is provided in common for the two memory cells 30.

　また、配線ＢＬとして機能する導電層２５ａは、各層間絶縁層に埋め込まれ、プラグ（接続電極ともいう）として機能する導電層６１、及び導電層６２と電気的に接続されている。導電層６１は、絶縁層１１の下方に設けられたセンスアンプ（図示しない）に電気的に接続される構成としてもよい。また導電層６１は、絶縁層６５よりも上に積層されたメモリセルの導電層３２と電気的に接続される構成としてもよい。 The conductive layer 25a functioning as the wiring BL is embedded in each interlayer insulating layer and is electrically connected to the conductive layer 61 and the conductive layer 62 functioning as plugs (also called connection electrodes). The conductive layer 61 may be electrically connected to a sense amplifier (not shown) provided below the insulating layer 11. The conductive layer 61 may be electrically connected to the conductive layer 32 of the memory cell stacked above the insulating layer 65.

　絶縁層６５は、バリア層として機能し、外部から水、水素などの不純物が記憶装置に拡散することを防ぐ機能を有する。 The insulating layer 65 functions as a barrier layer, preventing impurities such as water and hydrogen from diffusing into the memory device from the outside.

　また、メモリセル３０を３次元的にマトリクス状に配置することで、メモリセルアレイを構成することができる。メモリセルアレイの一例として、図１７Ａ及び図１７Ｂに、Ｘ方向、Ｙ方向、及びＺ方向に、４個×２個×４個のメモリセル３０を配置した記憶装置の例を示す。図１７Ａは記憶装置の平面図であり、図１７Ｂは図１７Ａ中の切断線Ａ３−Ａ４で切断した断面図である。 Also, a memory cell array can be constructed by arranging the memory cells 30 in a three-dimensional matrix. As an example of a memory cell array, Figs. 17A and 17B show an example of a memory device in which 4 x 2 x 4 memory cells 30 are arranged in the X, Y, and Z directions. Fig. 17A is a plan view of the memory device, and Fig. 17B is a cross-sectional view taken along the cutting line A3-A4 in Fig. 17A.

　４つのメモリセル３０からなる群をメモリユニット６０と呼ぶことができる。図１７Ａ、図１７Ｂでは、８つのメモリユニット（メモリユニット６０［１，１］乃至メモリユニット６０［２，４］）を示している。メモリユニット６０［ａ，ｂ］（ａ、ｂはそれぞれ正の整数）において、ａはＹ方向のアドレスを、ｂはＺ方向のアドレスをそれぞれ示している。 A group of four memory cells 30 can be called a memory unit 60. Figures 17A and 17B show eight memory units (memory unit 60[1,1] to memory unit 60[2,4]). In memory unit 60[a,b] (where a and b are positive integers), a indicates the address in the Y direction and b indicates the address in the Z direction.

　メモリユニット６０は、導電層６１または導電層６２を中心にして、２つずつメモリセル３０が対称に配置されている。導電層６２により、Ｚ方向に積層される各メモリユニット６０の導電層３２同士が電気的に接続されている。このように、複数のメモリユニット６０を積層することで、単位面積当たりの記憶容量を大きくすることができ、微細化または高集積化が可能な記憶装置を提供できる。 In the memory unit 60, two memory cells 30 are arranged symmetrically around the conductive layer 61 or conductive layer 62. The conductive layers 32 of the memory units 60 stacked in the Z direction are electrically connected to each other by the conductive layer 62. In this way, by stacking multiple memory units 60, the memory capacity per unit area can be increased, and a memory device that can be miniaturized or highly integrated can be provided.

　図１８Ａ、図１８Ｂでは、接続部をメモリユニットの端に配置した場合の例を示している。図１８Ａは記憶装置の平面図であり、図１８Ｂは断面図である。ここでは、メモリセルアレイの一例として、３個×３個×ｍ個（ｍは２以上の整数）のメモリセル３０を配置した記憶装置の例を示す。メモリセル３０を有する層のうち、１層目を層８０［１］、ｍ層目（最も上）を層８０［ｍ］と表記する。 FIGS. 18A and 18B show an example in which the connection portion is arranged at the end of the memory unit. FIG. 18A is a plan view of the memory device, and FIG. 18B is a cross-sectional view. Here, as an example of a memory cell array, an example of a memory device in which 3 x 3 x m (m is an integer of 2 or more) memory cells 30 are arranged is shown. Of the layers having memory cells 30, the first layer is denoted as layer 80[1], and the mth layer (the topmost) is denoted as layer 80[m].

　導電層６３はメモリユニットの外側に設けられる。導電層６３は、導電層６３を含む層８０よりも上部の層の配線と接続されていてもよい。例えば、層８０［１］に設けられる導電層６３は、層８０［２］に設けられる配線と電気的に接続されている。なお、これに限られず、導電層６３は、自身を含む層８０よりも下に位置する層８０の配線と電気的に接続される構成としてもよい。 The conductive layer 63 is provided outside the memory unit. The conductive layer 63 may be connected to wiring in a layer above the layer 80 including the conductive layer 63. For example, the conductive layer 63 provided in the layer 80[1] is electrically connected to wiring in the layer 80[2]. However, this is not limited, and the conductive layer 63 may be configured to be electrically connected to wiring in the layer 80 located below the layer 80 including the conductive layer 63.

　図１９に、センスアンプを含む駆動回路が設けられる層上に、メモリセル３０を有する層が積層して設けられた記憶装置の断面構成例を示す。 FIG. 19 shows an example of a cross-sectional configuration of a memory device in which a layer having memory cells 30 is stacked on a layer in which a drive circuit including a sense amplifier is provided.

　図１９では、トランジスタ９０の上方に容量素子５０と、その上にトランジスタ１０と、が積層されている例を示している。トランジスタ９０は、センスアンプが有するトランジスタの一つである。 FIG. 19 shows an example in which a capacitive element 50 is stacked above a transistor 90, and a transistor 10 is stacked on top of the capacitive element 50. The transistor 90 is one of the transistors included in the sense amplifier.

　メモリセル３０と重なるように、センスアンプを設ける構成にすることで、ビット線を短くすることができる。これにより、ビット線の負荷が小さくなるため、センスアンプでの読み出しの感度を向上させることができる。そのため、記憶装置の高速駆動が可能となる。 By configuring the sense amplifier so that it overlaps with the memory cell 30, the bit line can be made shorter. This reduces the load on the bit line, improving the sensitivity of the sense amplifier when reading data. This allows the memory device to operate at high speed.

　トランジスタ９０は、基板９１上に設けられ、ゲートとして機能する導電層９４と、ゲート絶縁層として機能する絶縁層９３と、基板９１の一部からなる半導体領域９２と、ソース領域またはドレイン領域として機能する低抵抗領域９５ａ及び低抵抗領域９５ｂと、を有する。トランジスタ９０は、ｐチャネル型またはｎチャネル型のいずれを用いることもできる。 The transistor 90 is provided on a substrate 91 and has a conductive layer 94 that functions as a gate, an insulating layer 93 that functions as a gate insulating layer, a semiconductor region 92 that is a part of the substrate 91, and low-resistance regions 95a and 95b that function as source and drain regions. The transistor 90 can be either a p-channel type or an n-channel type.

　ここで、図１９に示すトランジスタ９０はチャネルが形成される半導体領域９２（基板９１の一部）が凸形状を有する。また、半導体領域９２の側面及び上面を、絶縁層９３を介して、導電層９４が覆うように設けられている。このようなトランジスタ９０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。 Here, in the transistor 90 shown in FIG. 19, the semiconductor region 92 (part of the substrate 91) in which the channel is formed has a convex shape. In addition, the side and top surfaces of the semiconductor region 92 are covered with a conductive layer 94 via an insulating layer 93. This type of transistor 90 is also called a FIN type transistor because it utilizes the convex portion of the semiconductor substrate.

　トランジスタ９０が設けられる層とメモリセル３０が設けられる層との間には、層間絶縁層と配線層とが交互に積層された構成（多層配線層ともいう）を有することが好ましい。図１９では、トランジスタ９０の低抵抗領域９５ｂが、配線及びプラグを介してメモリセル３０のビット線として機能する導電層３２と電気的に接続されている例を示している。 It is preferable to have a structure in which an interlayer insulating layer and a wiring layer are alternately stacked (also called a multi-layer wiring layer) between the layer in which the transistor 90 is provided and the layer in which the memory cell 30 is provided. Figure 19 shows an example in which the low-resistance region 95b of the transistor 90 is electrically connected to the conductive layer 32 that functions as the bit line of the memory cell 30 via wiring and a plug.

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

（実施の形態３）
本実施の形態では、トランジスタの半導体層として用いることができる酸化物半導体層について説明する。 (Embodiment 3)
In this embodiment, an oxide semiconductor layer that can be used as a semiconductor layer of a transistor will be described.

［酸化物半導体層］
　本発明の一態様の酸化物半導体層は、結晶性を有する金属酸化物を有することが好ましい。結晶性を有する金属酸化物の構造としては、例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶（Ｐｏｌｙ−ｃｒｙｓｔａｌ）構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造が挙げられる。結晶性を有する金属酸化物を酸化物半導体層に用いることにより、酸化物半導体層中の欠陥準位密度を低減できる。よって、本発明の一態様の酸化物半導体層を用いたトランジスタの信頼性を高めることができ、トランジスタが搭載された半導体装置の信頼性を高めることができる。 [Oxide Semiconductor Layer]
The oxide semiconductor layer of one embodiment of the present invention preferably includes a metal oxide having crystallinity. Examples of the structure of the metal oxide having crystallinity include a c-axis aligned crystal (CAAC) structure, a polycrystalline (poly-crystal) structure, and a nanocrystalline (nc) structure. By using a metal oxide having crystallinity for the oxide semiconductor layer, the density of defect states in the oxide semiconductor layer can be reduced. Therefore, the reliability of a transistor including the oxide semiconductor layer of one embodiment of the present invention can be improved, and the reliability of a semiconductor device including the transistor can be improved.

　本発明の一態様の酸化物半導体層は、特に、ＣＡＡＣ構造を有する金属酸化物を有することが好ましい。ＣＡＡＣ構造とは、複数の微結晶（代表的には、複数の、六方晶系の結晶構造を有する微結晶）がｃ軸配向を有し、かつａ−ｂ面においては、上記複数の微結晶が配向せずに連結した結晶構造である。また、高分解能透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像（多波干渉像ともいう）を用いて、ＣＡＡＣ構造を有する酸化物半導体層の断面を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。よって、ＣＡＡＣ構造を有する酸化物半導体層は、層状の結晶部を有する構造ともいえる。結晶部において金属原子が層状に配列している場合、ＴＥＭ像を用いて観察された酸化物半導体層の断面において、金属原子の層状配列が反映された輝点群（具体的には、層状に並んだ輝点）が観察される。 The oxide semiconductor layer of one embodiment of the present invention preferably has a metal oxide having a CAAC structure. The CAAC structure is a crystal structure in which a plurality of microcrystals (typically, a plurality of microcrystals having a hexagonal crystal structure) have a c-axis orientation, and the plurality of microcrystals are connected without being oriented in the a-b plane. When a cross section of an oxide semiconductor layer having a CAAC structure is observed using a high-resolution transmission electron microscope (TEM) image (also called a multi-wave interference image), it can be confirmed that metal atoms are arranged in layers in the crystal parts. Therefore, the oxide semiconductor layer having a CAAC structure can be said to have a structure having layered crystal parts. When metal atoms are arranged in layers in the crystal parts, a group of bright spots (specifically, bright spots arranged in layers) reflecting the layered arrangement of metal atoms is observed in the cross section of the oxide semiconductor layer observed using a TEM image.

　ＣＡＡＣ構造は例えば、ｃ軸が被形成面に垂直、または略垂直となるように形成される。ＣＡＡＣ構造では、被形成面に平行、または略平行な方向に金属原子が層状に配列する。ＣＡＡＣ構造である領域において、ｃ軸は、被形成面に対して好ましくは９０°±２０°以内（７０°以上１１０°以下）、より好ましくは９０°±１５°以内（７５°以上１０５°以下）、より好ましくは９０°±１０°以内（８０°以上１００°以下）、さらに好ましくは９０°±５°以内（８５°以上９５°以下）である。 The CAAC structure is formed, for example, so that the c-axis is perpendicular or nearly perpendicular to the surface on which the film is formed. In the CAAC structure, metal atoms are arranged in layers parallel or nearly parallel to the surface on which the film is formed. In the region having the CAAC structure, the c-axis is preferably within 90°±20° (70° or more and 110° or less), more preferably within 90°±15° (75° or more and 105° or less), more preferably within 90°±10° (80° or more and 100° or less), and even more preferably within 90°±5° (85° or more and 95° or less) relative to the surface on which the film is formed.

　酸化物半導体層の結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、ＴＥＭ、または電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。または、これらの手法を複数組み合わせて分析を行ってもよい。 The crystallinity of the oxide semiconductor layer can be analyzed, for example, by X-ray diffraction (XRD), TEM, or electron diffraction (ED). Alternatively, the analysis may be performed by combining a plurality of these techniques.

　ＣＡＡＣ構造を有する酸化物半導体層に対して電子線回折を行うと、電子線回折パターンにおいて、ｃ軸配向性を示すスポット（輝点）が観測される。ＣＡＡＣ構造のｃ軸は、酸化物半導体層の被形成面の法線ベクトルまたは酸化物半導体層の表面の法線ベクトルに平行な方向に揃うことが好ましい。 When electron diffraction is performed on an oxide semiconductor layer having a CAAC structure, spots (bright spots) that indicate c-axis orientation are observed in the electron diffraction pattern. It is preferable that the c-axis of the CAAC structure is aligned in a direction parallel to the normal vector of the surface on which the oxide semiconductor layer is formed or the normal vector of the surface of the oxide semiconductor layer.

　また、ＴＥＭ像を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理を行うことで得られるＦＦＴパターンは、電子線回折パターンと同様の逆格子空間情報を反映する。 Furthermore, the FFT pattern obtained by performing Fast Fourier Transform (FFT) processing on the TEM image reflects reciprocal lattice space information similar to that of the electron beam diffraction pattern.

　ＣＡＡＣ構造を有する酸化物半導体層の断面ＴＥＭ像を取得し、断面ＴＥＭ像内を領域ごとにＦＦＴ処理を行うことでＦＦＴパターンを作成し、作成したＦＦＴパターンから、各領域の結晶軸の方向を算出することができる。具体的には、作成したＦＦＴパターンで観察されるスポットのうち、輝度が高く、かつ、中心から略等しい距離にある２つのスポットを結ぶ線分の方向を結晶軸の方向とする。ＦＦＴパターンから算出した各領域の結晶軸の方向が、被形成面に対して好ましくは７０°以上１１０°以下（９０°±２０°以内）である領域、より好ましくは７５°以上１０５°以下（９０°±１５°以内）である領域、より好ましくは８０°以上１００°以下（９０°±１０°以内）である領域、さらに８５°以上９５°以下（９０°±５°以内）である領域をＣＡＡＣ構造とみなすことができる。 A cross-sectional TEM image of an oxide semiconductor layer having a CAAC structure is obtained, and an FFT pattern is created by performing FFT processing for each region in the cross-sectional TEM image, and the crystal axis direction of each region can be calculated from the created FFT pattern. Specifically, the direction of the line segment connecting two spots that are high in brightness and are approximately equal distances from the center among the spots observed in the created FFT pattern is taken as the crystal axis direction. Regions in which the crystal axis direction of each region calculated from the FFT pattern is preferably 70° to 110° (within 90°±20°) relative to the surface to be formed, more preferably 75° to 105° (within 90°±15°), more preferably 80° to 100° (within 90°±10°), and even more preferably 85° to 95° (within 90°±5°) can be considered to have a CAAC structure.

　ＴＥＭ像を用いて、ＣＡＡＣ構造を有する酸化物半導体層を、被形成面に対して垂直な方向から見ると、ａ−ｂ面において、三角形状または六角形状の原子配列が観測され、かつ結晶性を有する。また、ＣＡＡＣ構造を有する酸化物半導体層を、被形成面に対して垂直な方向から観察したＴＥＭ像の画像解析により作成されるボロノイ図では、五角形状、六角形状、及び七角形状のボロノイ領域が主として観察され、代表的には六角形状のボロノイ領域が観察される。例えば、ボロノイ図で観察されるボロノイ領域のうち、六角形状のボロノイ領域の割合は３０％以上１００％未満である。 When an oxide semiconductor layer having a CAAC structure is viewed in a direction perpendicular to the surface on which it is formed using a TEM image, a triangular or hexagonal atomic arrangement is observed in the a-b plane, and the layer has crystallinity. In addition, in a Voronoi diagram created by image analysis of a TEM image obtained by observing an oxide semiconductor layer having a CAAC structure in a direction perpendicular to the surface on which it is formed, pentagonal, hexagonal, and heptagonal Voronoi regions are primarily observed, and typically hexagonal Voronoi regions are observed. For example, the proportion of hexagonal Voronoi regions among the Voronoi regions observed in the Voronoi diagram is 30% or more and less than 100%.

　ボロノイ図の作成方法について説明する。まず、ＴＥＭ像の画像解析は、ＦＦＴ処理を行った後、フィルタリングによりある範囲の情報のみを残し、逆高速フーリエ変換を行ってＦＦＴフィルタリング像を作成する。作成したＦＦＴフィルタリング像から格子点を抽出し、近接する格子点間を結んだ線分の垂直二等分線を作成する。３つの垂直二等分線が交わる点をボロノイ点とし、ボロノイ点を結んだ線に囲まれた多角形領域をボロノイ領域とする。以上により、ボロノイ図を作成することができる。 We will now explain how to create a Voronoi diagram. First, image analysis of a TEM image involves performing FFT processing, then filtering to leave only a certain range of information, and then performing an inverse fast Fourier transform to create an FFT filtered image. Lattice points are extracted from the created FFT filtered image, and perpendicular bisectors of the lines connecting adjacent lattice points are created. The points where the three perpendicular bisectors intersect are defined as Voronoi points, and the polygonal region surrounded by the lines connecting the Voronoi points is defined as the Voronoi region. In this way, a Voronoi diagram can be created.

　なお、ボロノイ図の作成におけるＴＥＭの観察範囲の一例としては、縦５０ｎｍ、横５０ｎｍの矩形の領域を観察することができる。なお、観察範囲はこれに限定されない。 As an example of the observation range of a TEM when creating a Voronoi diagram, a rectangular area of 50 nm in length and 50 nm in width can be observed. Note that the observation range is not limited to this.

　また、平面ＴＥＭ像の画像解析により抽出された格子点を用いて、六方格子の向きの分布を解析すると、六方格子の向きが異なる２つの構造の境界において、六方格子の向きの差が小さく、境界がぼやけるように観察され、２つの構造同士が入り込むように連結する様子がみられる。すなわち、ＣＡＡＣ構造においては、明確な境界部が観察されない。 In addition, when the distribution of hexagonal lattice orientations is analyzed using lattice points extracted by image analysis of planar TEM images, the difference in hexagonal lattice orientation at the boundary between two structures with different hexagonal lattice orientations is small, and the boundary is observed to be blurred, with the two structures appearing to interpenetrate and connect. In other words, no clear boundary is observed in the CAAC structure.

　なお、六方格子の向きは、各格子点に最近接する６点の格子点によって形成される六角形の向きを算出することができる。 The orientation of the hexagonal lattice can be calculated by calculating the orientation of the hexagon formed by the six lattice points closest to each lattice point.

　なお、酸化物半導体層が有する半導体材料の結晶性は特に限定されない。例えば、酸化物半導体層は、非晶質（アモルファス）半導体（非晶質構造を有する半導体）、単結晶半導体（単結晶構造を有する半導体）、または単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、または一部に結晶領域を有する半導体）の一以上を含む場合がある。酸化物半導体層が結晶性を有することにより、トランジスタ特性の劣化を抑制できる場合がある。 The crystallinity of the semiconductor material of the oxide semiconductor layer is not particularly limited. For example, the oxide semiconductor layer may contain one or more of an amorphous semiconductor (a semiconductor having an amorphous structure), a single crystal semiconductor (a semiconductor having a single crystal structure), or a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part). When the oxide semiconductor layer has crystallinity, it may be possible to suppress deterioration of the transistor characteristics.

　本発明の一態様に係る金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましく、インジウムを主成分として含むことが特に好ましい。ここで、金属酸化物はインジウムを主成分として含み、さらに、元素Ｍを有することができる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましく、インジウム及び亜鉛を主成分として含むことが特に好ましい。ここで、金属酸化物はインジウム及び亜鉛を主成分として含み、さらに、元素Ｍを有することができる。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、錫、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、錫、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウム及び錫から選ばれる一以上であることがさらに好ましい。金属酸化物が有する元素Ｍがガリウムである場合、本発明の一態様に係る金属酸化物は、インジウム、ガリウム、及び亜鉛の中から選ばれるいずれか一または複数を有することが好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。 The metal oxide according to one embodiment of the present invention preferably contains at least indium (In) or zinc (Zn), and particularly preferably contains indium as the main component. Here, the metal oxide contains indium as the main component and can further contain element M. Also, the metal oxide preferably contains two or three selected from indium, element M, and zinc, and particularly preferably contains indium and zinc as the main components. Here, the metal oxide contains indium and zinc as the main components and can further contain element M. Here, element M is a metal element or semi-metal element that has a high bond energy with oxygen, for example, a metal element or semi-metal element that has a higher bond energy with oxygen than indium. Specific examples of the element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony. The element M contained in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably one or more selected from gallium and tin. When the element M contained in the metal oxide is gallium, the metal oxide according to one embodiment of the present invention preferably contains one or more selected from indium, gallium, and zinc. In this specification, metal elements and metalloid elements may be collectively referred to as "metal elements", and the "metal element" described in this specification may include metalloid elements.

　ＴＥＭ像を用いて観察された酸化物半導体層の断面において、被形成面に平行、または略平行な方向に金属原子が層状に配列する様子が確認される。例えば、インジウムを有する金属酸化物においては、インジウムが層状に配列する様子が確認される。また例えば、インジウム及び亜鉛を有する金属酸化物においては、インジウム及び亜鉛が層状に配列する様子が確認される。 In a cross section of the oxide semiconductor layer observed using a TEM image, it is confirmed that metal atoms are arranged in layers parallel or approximately parallel to the surface on which they are formed. For example, in a metal oxide containing indium, it is confirmed that indium is arranged in layers. Also, for example, in a metal oxide containing indium and zinc, it is confirmed that indium and zinc are arranged in layers.

　本発明の一態様に係る金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、亜鉛酸化物、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウム錫酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウム錫酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物、ＩＧＴＯとも記す）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウム錫亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウム錫亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウム錫酸化物（ＩＴＳＯともいう）、ガリウム錫酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウム錫酸化物（Ａｌ−Ｓｎ酸化物）などが挙げられる。 Metal oxides according to one embodiment of the present invention include, for example, indium oxide, gallium oxide, zinc oxide, indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide, also referred to as IGTO), gallium zinc oxide (Ga-Zn oxide, also referred to as GZO), aluminum zinc oxide (Al-Zn oxide, AZO), indium aluminum zinc oxide (In-Al-Zn oxide, also written as IAZO), indium tin zinc oxide (In-Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also written as IGZO), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also written as IGZTO), indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide, also written as IGAZO or IAGZO), etc. can be used. Alternatively, indium tin oxide containing silicon (also called ITSO), gallium tin oxide (Ga-Sn oxide), aluminum tin oxide (Al-Sn oxide), etc. can be used.

　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタは大きいオン電流、及び高い周波数特性を得ることができる。 By increasing the ratio of the number of indium atoms to the total number of atoms of all metal elements contained in the metal oxide, the transistor can obtain a large on-current and high frequency characteristics.

　なお、金属酸化物は、インジウムに代えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。又は、金属酸化物は、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、元素周期表における周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。元素周期表における周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、錫、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。 In addition, the metal oxide may have one or more kinds of metal elements having a higher period number in the periodic table instead of indium. Alternatively, the metal oxide may have one or more kinds of metal elements having a higher period number in the periodic table in addition to indium. The greater the overlap of the orbits of metal elements, the greater the carrier conduction in the metal oxide tends to be. Therefore, by including a metal element having a higher period number in the periodic table, the field effect mobility of a transistor may be increased. Examples of metal elements having a higher period number in the periodic table include metal elements belonging to the fifth period and metal elements belonging to the sixth period. Specific examples of the metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.

　また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。 The metal oxide may also contain one or more nonmetallic elements. When the metal oxide contains a nonmetallic element, the field effect mobility of the transistor may be increased. Examples of nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.

　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。 In addition, by increasing the ratio of the number of zinc atoms to the sum of the numbers of atoms of all metal elements contained in the metal oxide, the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. This suppresses fluctuations in the electrical characteristics of the transistor, and increases its reliability.

　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。 In addition, by increasing the ratio of the number of atoms of element M to the sum of the number of atoms of all metal elements contained in the metal oxide, the formation of oxygen vacancies in the metal oxide can be suppressed. Therefore, carrier generation caused by oxygen vacancies is suppressed, and a transistor with a small off-current can be obtained. In addition, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.

　本発明の一態様の酸化物半導体層は、２種の成膜方法を用いて金属酸化物を形成することにより作製することができる。 The oxide semiconductor layer of one embodiment of the present invention can be produced by forming a metal oxide using two types of film formation methods.

　本発明の一態様の酸化物半導体層の作製では、第１の成膜方法を用いて、結晶性を有する金属酸化物を成膜する。また、このとき成膜される金属酸化物は、ＣＡＡＣ構造を有することが特に好ましい。例えば、スパッタリング法を用いて成膜された金属酸化物は、結晶性を有しやすい。 In the manufacture of an oxide semiconductor layer according to one embodiment of the present invention, a metal oxide film having crystallinity is formed by using the first film formation method. In addition, it is particularly preferable that the metal oxide film formed at this time has a CAAC structure. For example, a metal oxide film formed by using a sputtering method is likely to have crystallinity.

　第１の成膜方法としてスパッタリング法を用いる場合、ターゲットなどから放出される粒子（スパッタリング粒子ともいう）、又はスパッタリング粒子等により基板側に与えられるエネルギー等によって、金属酸化物と被形成面である層との界面に混合層が形成される場合がある。混合層は、金属酸化物の結晶化を阻害する懸念がある。 When sputtering is used as the first film formation method, a mixed layer may be formed at the interface between the metal oxide and the layer on which the film is to be formed, due to particles (also called sputtering particles) emitted from the target or the like, or energy imparted to the substrate by the sputtering particles. There is a concern that the mixed layer may hinder the crystallization of the metal oxide.

　例えば、被形成面として酸化シリコンを用いる場合には、スパッタリング法を用いて酸化シリコン上に金属酸化物を形成する際に、金属酸化物中にシリコンが混入する恐れがある。シリコンの混入により、金属酸化物の結晶化が阻害される懸念がある。 For example, when silicon oxide is used as the surface on which the metal oxide is to be formed, there is a risk that silicon may become mixed into the metal oxide when the metal oxide is formed on the silicon oxide by sputtering. There is a concern that the inclusion of silicon may hinder the crystallization of the metal oxide.

　そこで、本発明の一態様では、第１の成膜方法を用いて金属酸化物を形成する前に、第２の成膜方法を用いて金属酸化物を形成する。すなわち、第１の層として、第２の成膜方法を用いて金属酸化物を形成した後、第１の層上に、第２の層として、第１の成膜方法を用いて金属酸化物を形成する。このとき、第２の成膜方法として、第１の成膜方法と比較して、被形成面へのダメージが小さい成膜方法を用いることが好ましい。これにより、酸化物半導体層と、その被形成面である層との界面における混合層の形成を抑制でき、結晶性をより高くできる。例えば、ＡＬＤ法及びＣＶＤ法は、スパッタリング法と比較して、被形成面へのダメージを抑制することができるため、第２の成膜方法として好適である。 In one embodiment of the present invention, a metal oxide is formed using a second film formation method before a metal oxide is formed using a first film formation method. That is, a metal oxide is formed as a first layer using a second film formation method, and then a metal oxide is formed as a second layer on the first layer using the first film formation method. In this case, it is preferable to use a film formation method that causes less damage to the surface to be formed compared to the first film formation method as the second film formation method. This makes it possible to suppress the formation of a mixed layer at the interface between the oxide semiconductor layer and the layer that is the surface to be formed, and to increase the crystallinity. For example, the ALD method and the CVD method are suitable as the second film formation method because they can suppress damage to the surface to be formed compared to the sputtering method.

　また、第１の層としては、例えば、ＣＡＡＣ構造よりも結晶性の低い、微結晶構造または非晶質構造の金属酸化物が形成される場合がある。結晶性の低い第１の層上に、結晶性の高い第２の層を形成すること、または第２の層の形成後に熱処理を加えることにより、第２の層を核として、第１の層の結晶性が高まる場合がある。これにより、被形成面との界面の近傍を含めた酸化物半導体層の全体において、結晶性を高めることができる場合がある。 Also, for example, a metal oxide having a microcrystalline structure or an amorphous structure with lower crystallinity than a CAAC structure may be formed as the first layer. By forming a second layer with high crystallinity on the first layer with low crystallinity, or by applying heat treatment after the formation of the second layer, the crystallinity of the first layer may be increased with the second layer as a nucleus. This may increase the crystallinity of the entire oxide semiconductor layer, including the vicinity of the interface with the surface on which it is formed.

　第１の成膜方法として、例えば、スパッタリング法、ＰＬＤ法等が挙げられる。 Examples of the first film formation method include sputtering and PLD.

　第２の成膜方法として、例えば、ＡＬＤ法、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱ＣＶＤ法、光ＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法等が挙げられる。また、第２の成膜方法として、湿式法を用いることが可能である。湿式法として、例えば、スプレーコート法などが挙げられる。 Examples of the second film formation method include the ALD method, the plasma enhanced CVD (PECVD) method, the thermal CVD method, the photo-CVD method, the metal organic CVD (MOCVD) method, and the molecular beam epitaxy (MBE) method. In addition, a wet method can be used as the second film formation method. Examples of the wet method include the spray coating method.

　一例として、本発明の一態様の酸化物半導体層は、第１の層として、ＡＬＤ法を用いて金属酸化物を形成した後、第２の層として、スパッタリング法を用いて金属酸化物を形成することにより、作製することができる。また、スパッタリング法を用いて形成される金属酸化物は、ＣＡＡＣ構造を有することが好ましい。 As an example, the oxide semiconductor layer of one embodiment of the present invention can be manufactured by forming a metal oxide as a first layer by an ALD method, and then forming a metal oxide as a second layer by a sputtering method. In addition, the metal oxide formed by the sputtering method preferably has a CAAC structure.

　また、第２の層上に、さらに第３の層を形成することもできる。第２の層は高い結晶性を有することから、第３の層は、第２の層の結晶を核または種として、結晶成長することができる。よって、第３の層の成膜方法として、結晶性を有しやすい成膜方法を用いなかった場合においても、第３の層を結晶化させることができる。ここで、例えば、第３の層として、第２の層と比較して被覆性の高い成膜方法を用いて形成することにより、酸化物半導体層は、層全体において、高い結晶性と、高い被覆性との両方を備えることができる。 Also, a third layer can be formed on the second layer. Since the second layer has high crystallinity, the third layer can grow using the crystals of the second layer as nuclei or seeds. Therefore, even if a film formation method that is likely to give crystallinity is not used as a film formation method for the third layer, the third layer can be crystallized. Here, for example, by forming the third layer using a film formation method that has higher coverage than the second layer, the oxide semiconductor layer can have both high crystallinity and high coverage throughout the entire layer.

　また、第２の層は、第１の層を設けることによって被形成面の影響を小さくすることにより、その結晶性が高まり、極めて優れた結晶性を有する。よって、第２の層を核または種として結晶化する第３の層においても、極めて優れた結晶性を有する層が形成されると期待できる。 In addition, the second layer has excellent crystallinity because the effect of the surface on which it is formed is reduced by providing the first layer, which increases its crystallinity. Therefore, it is expected that a layer with excellent crystallinity will also be formed in the third layer, which is crystallized using the second layer as a nucleus or seed.

　なお、第３の層は、酸化物半導体層の最上層であり、酸化物半導体層をトランジスタの半導体層として用いる場合には、例えば、ゲート絶縁膜と接する層である。ゲート絶縁膜と接する層の結晶性を高めることにより、トランジスタがオン状態において、キャリア移動度を高めることができる。 The third layer is the top layer of the oxide semiconductor layer, and when the oxide semiconductor layer is used as a semiconductor layer of a transistor, it is, for example, a layer in contact with the gate insulating film. By increasing the crystallinity of the layer in contact with the gate insulating film, it is possible to increase carrier mobility when the transistor is in the on state.

　一例として、本発明の一態様の酸化物半導体層は、第１の層と第３の層として、同じ第２の成膜方法を用いて金属酸化物を形成し、第２の層として、第１の成膜方法を用いて金属酸化物を形成することにより、作製することができる。具体的には、第２の成膜方法としてＡＬＤ法を用いることができ、第１の成膜方法としてスパッタリング法を用いることができる。 As an example, an oxide semiconductor layer according to one embodiment of the present invention can be manufactured by forming metal oxide for the first layer and the third layer by using the same second film formation method, and forming metal oxide for the second layer by using the first film formation method. Specifically, an ALD method can be used as the second film formation method, and a sputtering method can be used as the first film formation method.

［酸化物半導体層の作製方法］
　図２０Ａ乃至図２１Ｄを用いて、酸化物半導体層２３０の作製方法の一例を説明する。 [Method for Producing Oxide Semiconductor Layer]
An example of a method for manufacturing the oxide semiconductor layer 230 will be described with reference to FIGS.

　酸化物半導体層２３０は、例えば、被形成面である層２２９上に酸化物半導体２３０ａをＡＬＤ法により形成し、酸化物半導体２３０ａ上に酸化物半導体２３０ｂをスパッタリング法により形成し、酸化物半導体２３０ｂ上に酸化物半導体２３０ｃをＡＬＤ法により形成することにより、作製することができる。さらに、酸化物半導体層２３０を形成した後、熱処理を行うことが好ましい。熱処理を行うことで、酸化物半導体層２３０の結晶性を高めることができる。ここでいう熱処理は、加熱処理に限定されない。例えば、作製工程中に加わる熱などであってもよい。層２２９は絶縁性の膜であり、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜などの絶縁膜である。 The oxide semiconductor layer 230 can be manufactured, for example, by forming an oxide semiconductor 230a on the layer 229, which is the surface to be formed, by an ALD method, forming an oxide semiconductor 230b on the oxide semiconductor 230a by a sputtering method, and forming an oxide semiconductor 230c on the oxide semiconductor 230b by an ALD method. After the oxide semiconductor layer 230 is formed, it is preferable to perform heat treatment. By performing heat treatment, the crystallinity of the oxide semiconductor layer 230 can be improved. The heat treatment here is not limited to heating treatment. For example, it may be heat applied during the manufacturing process. The layer 229 is an insulating film, and is, for example, an insulating film such as a silicon oxide film, a silicon oxynitride film, a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, or a hafnium oxide film.

　酸化物半導体層２３０は、実施の形態１で説明した各トランジスタが有する半導体層２１に用いることができる。また、層２２９は、実施の形態１で説明した絶縁層４０ｂ、導電層２４ｂ、絶縁層４１ａ、絶縁層４１ｂ、絶縁層４１ｃ、導電層２５ａ、及び導電層２５ｂなどのうち、一または複数に相当する。 The oxide semiconductor layer 230 can be used as the semiconductor layer 21 of each transistor described in embodiment 1. The layer 229 corresponds to one or more of the insulating layer 40b, the conductive layer 24b, the insulating layer 41a, the insulating layer 41b, the insulating layer 41c, the conductive layer 25a, and the conductive layer 25b described in embodiment 1.

　層２２９は結晶性を有さなくてもよい。また、層２２９が結晶性を有する場合においては、酸化物半導体層２３０が有する金属酸化物と、格子整合性が低い結晶構造であってもよい。 Layer 229 does not have to be crystalline. In addition, if layer 229 is crystalline, it may have a crystal structure with low lattice matching with the metal oxide of oxide semiconductor layer 230.

　まず、層２２９上に酸化物半導体２３０ａを形成する（図２０Ａ）。続いて、酸化物半導体２３０ａ上に、酸化物半導体２３０ｂを形成する（図２０Ｂ）。 First, an oxide semiconductor 230a is formed on the layer 229 (FIG. 20A). Then, an oxide semiconductor 230b is formed on the oxide semiconductor 230a (FIG. 20B).

　酸化物半導体２３０ｂは、スパッタリング法を用いて形成することが好ましい。また、酸化物半導体２３０ｂは、ＣＡＡＣ構造を形成するために好適な組成にすることが好ましい。 The oxide semiconductor 230b is preferably formed by using a sputtering method. In addition, the oxide semiconductor 230b is preferably made to have a composition suitable for forming a CAAC structure.

　酸化物半導体２３０ａは酸化物半導体２３０ｂの成膜方法と比較して、被形成面へのダメージが少ない成膜方法を用いて形成することが好ましい。ここでは、酸化物半導体２３０ａを、ＡＬＤ法を用いて形成する。 It is preferable to form the oxide semiconductor 230a using a deposition method that causes less damage to the surface on which it is formed compared to the deposition method for the oxide semiconductor 230b. Here, the oxide semiconductor 230a is formed using the ALD method.

　金属酸化膜をスパッタリング法により成膜する場合には、混合層として金属酸化膜に含まれる成分と、被形成面である層に含まれる成分とがアロイ化した領域が形成される場合がある。このとき、後に熱処理を行ってもアロイ化した領域の結晶性を高めることは困難である。また、混合層を有する酸化物半導体層は、トランジスタの初期特性または信頼性に悪影響を与える可能性がある。そのため混合層の生成を抑制することが好ましい。 When a metal oxide film is formed by sputtering, a region may be formed in which the components contained in the metal oxide film and the components contained in the layer on which it is formed are alloyed as a mixed layer. In this case, it is difficult to improve the crystallinity of the alloyed region even if a heat treatment is subsequently performed. In addition, an oxide semiconductor layer having a mixed layer may adversely affect the initial characteristics or reliability of a transistor. For this reason, it is preferable to suppress the formation of a mixed layer.

　上記構成にすることで、混合層の厚さを薄くする、あるいは混合層が観察できない程度に薄くすることができる。例えば、混合層の厚さを、０ｎｍ以上３ｎｍ以下、好ましくは０ｎｍ以上２ｎｍ以下、より好ましくは０ｎｍ以上１ｎｍ以下、さらに好ましくは０ｎｍ以上０．３ｎｍ未満とすることができる。なお、図２０Ａ及び図２０Ｂでは、層２２９と酸化物半導体２３０ａとの間に混合層が形成されていない例を示している。 By using the above configuration, the thickness of the mixed layer can be made thin, or can be made thin enough that the mixed layer cannot be observed. For example, the thickness of the mixed layer can be set to 0 nm or more and 3 nm or less, preferably 0 nm or more and 2 nm or less, more preferably 0 nm or more and 1 nm or less, and even more preferably 0 nm or more and less than 0.3 nm. Note that Figures 20A and 20B show an example in which no mixed layer is formed between layer 229 and oxide semiconductor 230a.

　なお、混合層の厚さは、当該領域およびその周辺に対して、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）による組成のライン分析、またはＳＩＭＳを行うことで、算出することができる場合がある。 The thickness of the mixed layer may be calculated by performing a line analysis of the composition of the region and its surroundings using energy dispersive X-ray spectroscopy (EDX) or SIMS.

　例えば、酸化物半導体２３０ａの被形成面に対して垂直な方向を深さ方向として、上記領域およびその周辺に対してＥＤＸのライン分析を行う。次に、当該分析で得られる、深さ方向に対する各元素の定量値のプロファイルにおいて、酸化物半導体２３０ａの主成分であり、かつ、被形成面となる層（ここでは層２２９）の主成分ではない金属（酸化物半導体２３０ａがＩｎを含む場合はＩｎ）の定量値が半値になる深さを、上記領域と酸化物半導体２３０ａとの界面の深さ（位置）と定義する。また、被形成面となる層の主成分であり、かつ、酸化物半導体２３０ａの主成分ではない元素（例えばＳｉ）の定量値が半値になる深さを、上記領域と被形成面となる層との界面の深さ（位置）と定義する。以上により、混合層の厚さを算出することができる。 For example, an EDX line analysis is performed on the above region and its periphery with the direction perpendicular to the surface of the oxide semiconductor 230a being the depth direction. Next, in the profile of the quantitative values of each element in the depth direction obtained by the analysis, the depth at which the quantitative value of a metal (In when the oxide semiconductor 230a contains In) that is the main component of the oxide semiconductor 230a and is not the main component of the layer that will be the surface to be formed (here, layer 229) becomes half-value is defined as the depth (position) of the interface between the above region and the oxide semiconductor 230a. Also, the depth at which the quantitative value of an element (e.g., Si) that is the main component of the layer that will be the surface to be formed and is not the main component of the oxide semiconductor 230a becomes half-value is defined as the depth (position) of the interface between the above region and the layer that will be the surface to be formed. From the above, the thickness of the mixed layer can be calculated.

　本発明の一態様の酸化物半導体層において、混合層の厚さをＥＤＸ分析により観察する場合には、例えば、厚さは０ｎｍ以上３ｎｍ以下、好ましくは０ｎｍ以上２ｎｍ以下、より好ましくは０ｎｍ以上１ｎｍ以下、さらに好ましくは０ｎｍ以上０．３ｎｍ未満である。 In the oxide semiconductor layer of one embodiment of the present invention, when the thickness of the mixed layer is observed by EDX analysis, the thickness is, for example, 0 nm or more and 3 nm or less, preferably 0 nm or more and 2 nm or less, more preferably 0 nm or more and 1 nm or less, and even more preferably 0 nm or more and less than 0.3 nm.

　また、例えば、層２２９として酸化シリコン層を用い、層２２９上に形成された酸化物半導体層２３０のＳＩＭＳ分析を行う場合において、シリコンの濃度が層２２９の濃度の最大値から５０％の強度となる深さを界面とし、シリコンの濃度が１．０×１０２１ａｔｏｍｓ／ｃｍ３、好ましくは５．０×１０２０ａｔｏｍｓ／ｃｍ３、より好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３まで減少する深さと界面との距離を測定することができる。この距離は、３ｎｍ以下が好ましく、２ｎｍ以下がより好ましい。 For example, in the case where a silicon oxide layer is used as the layer 229 and SIMS analysis is performed on the oxide semiconductor layer 230 formed on the layer 229, the interface is defined as a depth at which the silicon concentration is 50% of the maximum concentration of the layer 229, and the distance between the interface and the depth at which the silicon concentration decreases to 1.0× 10 atoms/cm 3 , preferably 5.0× 10 atoms/cm 3 , more preferably 1.0× 10 atoms/cm 3 can be measured. This distance is preferably 3 nm or less, more preferably 2 nm or less.

　なお、混合層の厚さを低減することで、ＣＡＡＣ構造を被形成面近傍に形成することが可能となる。ここで、被形成面近傍とは、例えば、酸化物半導体層２３０の被形成面から略垂直に０ｎｍを超えて３ｎｍ以下、好ましくは０ｎｍを超えて２ｎｍ以下、より好ましくは１ｎｍ以上２ｎｍ以下の領域を指す。 Note that by reducing the thickness of the mixed layer, it is possible to form the CAAC structure near the surface to be formed. Here, "near the surface to be formed" refers to, for example, a region that is more than 0 nm and not more than 3 nm, preferably more than 0 nm and not more than 2 nm, and more preferably 1 nm or more and not more than 2 nm, approximately perpendicular to the surface to be formed of the oxide semiconductor layer 230.

　なおＡＬＤ法を用いて酸化物半導体２３０ａを形成する場合、ＣＡＡＣ構造よりも結晶性の低い、微結晶構造または非晶質構造の酸化物半導体層が形成される場合がある。すなわち、図２０Ａに示す作製段階においては、酸化物半導体２３０ａは、酸化物半導体２３０ｂよりも結晶性が低い領域を有する場合がある。 When the oxide semiconductor 230a is formed using the ALD method, an oxide semiconductor layer having a microcrystalline structure or an amorphous structure with lower crystallinity than the CAAC structure may be formed. That is, at the manufacturing stage shown in FIG. 20A, the oxide semiconductor 230a may have a region with lower crystallinity than the oxide semiconductor 230b.

　酸化物半導体２３０ａの形成後に、マイクロ波プラズマ処理を行うことが好ましい。 After forming the oxide semiconductor 230a, it is preferable to perform microwave plasma treatment.

　本明細書等において、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。また、マイクロ波プラズマ処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、マイクロ波プラズマ処理は、マイクロ波励起高密度プラズマ処理ということもできる。 In this specification, microwaves refer to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less. Microwave plasma processing refers to processing using a device having a power source that generates high-density plasma using microwaves, for example. Microwave plasma processing can also be called microwave-excited high-density plasma processing.

　酸素を含む雰囲気でマイクロ波プラズマ処理を行うことで、酸化物半導体層２３０中の不純物濃度を低減させると好ましい。なお、不純物としては、特に、水素、及び炭素が挙げられる。なお、上記においては、金属酸化物に対して、酸素を含む雰囲気でマイクロ波プラズマ処理を行う構成について例示したが、これに限定されない。例えば、金属酸化物近傍に設けられる、絶縁膜、より具体的には酸化シリコン膜に対して、酸素を含む雰囲気でマイクロ波プラズマ処理を行ってもよい。また、マイクロ波プラズマ処理における熱により、酸化物半導体層の結晶性が高まる場合がある。 It is preferable to reduce the impurity concentration in the oxide semiconductor layer 230 by performing microwave plasma treatment in an atmosphere containing oxygen. Note that examples of impurities include hydrogen and carbon. Note that, although the above describes an example of a configuration in which microwave plasma treatment is performed on a metal oxide in an atmosphere containing oxygen, the present invention is not limited to this. For example, microwave plasma treatment may be performed on an insulating film, more specifically, a silicon oxide film, provided in the vicinity of the metal oxide in an atmosphere containing oxygen. In addition, the heat from the microwave plasma treatment may increase the crystallinity of the oxide semiconductor layer.

　マイクロ波プラズマ処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下が好ましく、３００Ｐａ以上７００Ｐａ以下がより好ましい。マイクロ波プラズマ処理は、基板を加熱した状態で行うことが好ましく、温度は、室温（例えば２５℃）以上５００℃以下、好ましくは１００℃以上５００℃以下、より好ましくは２００℃以上５００℃以下、さらに好ましくは３００℃以上５００℃以下、さらに好ましくは４００℃以上５００℃以下とすることが好ましい。例えば４００℃以上４５０℃以下とすることができる。 The microwave plasma treatment is preferably carried out under reduced pressure, with the pressure preferably being 10 Pa or more and 1000 Pa or less, and more preferably 300 Pa or more and 700 Pa or less. The microwave plasma treatment is preferably carried out in a heated state, with the substrate being heated at a temperature of room temperature (e.g., 25°C) or more and 500°C or less, preferably 100°C or more and 500°C or less, more preferably 200°C or more and 500°C or less, even more preferably 300°C or more and 500°C or less, and even more preferably 400°C or more and 500°C or less. For example, it can be 400°C or more and 450°C or less.

　また、マイクロ波プラズマ処理を行った後に、外気に曝すことなく、連続して加熱処理を行ってもよい。加熱処理の温度は、例えば、１００℃以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下がさらに好ましい。 Furthermore, after the microwave plasma treatment, a heat treatment may be performed continuously without exposure to the outside air. The temperature of the heat treatment is, for example, preferably 100°C or higher and 750°C or lower, more preferably 300°C or higher and 500°C or lower, and even more preferably 400°C or higher and 450°C or lower.

　マイクロ波プラズマ処理は、例えば、酸素ガスとアルゴンガスを用いて行うことができる。酸素を含む雰囲気でマイクロ波プラズマ処理を行うことで、高周波を用いて酸素ガスをプラズマ化し、発生した酸素ラジカルを酸化物半導体層に作用させることができる。プラズマ、マイクロ波、酸素ラジカルなどの作用により、酸化物半導体層における酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を酸素欠損と水素とに分断し、水素を酸化物半導体層から除去することができる。このようにして、酸化物半導体層に含まれるＶＯＨを低減できる。さらに、酸素、または水素などに結合していた炭素も除去できる場合がある。このように、マイクロ波プラズマ処理を行うことで、炭素または水素などの不純物を低減することができる。さらに、酸化物半導体層に上記酸素ラジカルを供給することで、酸化物半導体層中の酸素欠損を低減させることができる。 The microwave plasma treatment can be performed using oxygen gas and argon gas, for example. By performing the microwave plasma treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma using high frequency waves, and the generated oxygen radicals can act on the oxide semiconductor layer. By the action of plasma, microwaves, oxygen radicals, and the like, defects in the oxide semiconductor layer in which hydrogen has entered an oxygen vacancy (hereinafter, sometimes referred to as VOH ) can be separated into oxygen vacancies and hydrogen, and the hydrogen can be removed from the oxide semiconductor layer. In this manner, VOH contained in the oxide semiconductor layer can be reduced. Furthermore, carbon bonded to oxygen, hydrogen, or the like can also be removed in some cases. In this manner, impurities such as carbon or hydrogen can be reduced by performing the microwave plasma treatment. Furthermore, by supplying the oxygen radicals to the oxide semiconductor layer, oxygen vacancies in the oxide semiconductor layer can be reduced.

　また、マイクロ波プラズマ処理を行うことで、以下のようなメカニズムで酸化物半導体２３０ａの結晶性を高められることが期待される。まず、マイクロ波で励起された、酸素ラジカル等の活性種が酸化物半導体表面に到着して、当該活性種と酸化物半導体中の酸素との置換反応が起きる。このとき、核または種が形成される。また、核または種の横成長が引き起こされる。なお、マイクロ波で励起された活性種に、核または種の側面に吸着しやすい酸素（代表的には酸素イオン）が含まれると、上記横成長が助長されるため好ましい。マイクロ波プラズマ処理を行うことで、核または種の形成、及び、核または種の横成長が生じ、酸化物半導体の結晶性が向上する。 In addition, it is expected that the crystallinity of the oxide semiconductor 230a can be improved by the following mechanism by performing microwave plasma treatment. First, active species such as oxygen radicals excited by microwaves arrive at the surface of the oxide semiconductor, and a substitution reaction occurs between the active species and oxygen in the oxide semiconductor. At this time, nuclei or seeds are formed. Furthermore, lateral growth of the nuclei or seeds is induced. Note that it is preferable that the active species excited by microwaves contain oxygen (typically oxygen ions), which is easily adsorbed to the side surfaces of the nuclei or seeds, because this promotes the above-mentioned lateral growth. By performing microwave plasma treatment, the formation of nuclei or seeds and the lateral growth of the nuclei or seeds occur, improving the crystallinity of the oxide semiconductor.

　一方、マイクロ波プラズマ処理前に存在した酸化物半導体中の酸素の一部と、酸化物半導体中の水素との反応が起きる、別言すると「２Ｈ＋Ｏ→Ｈ２Ｏ↑」という反応が起きることにより、当該水素をＨ２Ｏとして除去する（脱水化する、又は脱水素化するともいう）ことができる。Ｈ２Ｏは結晶性向上の阻害要因の一つであるため、酸化物半導体中より除去することが好ましい。酸化物半導体中の水素をＨ２Ｏとして除去し、酸化物半導体中の水素濃度を低減することで、結晶性向上を促進させることもできる。なお、マイクロ波プラズマ処理時の温度を高くすることで、酸化物半導体中の水素濃度をより低減することが可能である。 On the other hand, a part of oxygen present in the oxide semiconductor before the microwave plasma treatment reacts with hydrogen in the oxide semiconductor, in other words, a reaction of "2H+O→H 2 O↑" occurs, and the hydrogen can be removed as H 2 O (also referred to as dehydration or dehydrogenation). H 2 O is one of the factors that hinder improvement of crystallinity, and therefore it is preferable to remove it from the oxide semiconductor. By removing hydrogen in the oxide semiconductor as H 2 O and reducing the hydrogen concentration in the oxide semiconductor, improvement of crystallinity can also be promoted. Note that the hydrogen concentration in the oxide semiconductor can be further reduced by increasing the temperature during the microwave plasma treatment.

　なおマイクロ波プラズマ処理に代えて、酸素ガスを含んだプラズマ処理によっても結晶性向上を図ることができる。 Instead of microwave plasma treatment, crystallinity can also be improved by plasma treatment that contains oxygen gas.

　酸化物半導体２３０ａの結晶性が高まることで、酸化物半導体２３０ａ上に形成する酸化物半導体２３０ｂの結晶性をより高めることができる。したがって、酸化物半導体層全体の結晶性を高くすることができる。 By increasing the crystallinity of the oxide semiconductor 230a, the crystallinity of the oxide semiconductor 230b formed on the oxide semiconductor 230a can be further increased. Therefore, the crystallinity of the entire oxide semiconductor layer can be increased.

　酸化物半導体層中に供給される酸素は、酸素原子、酸素分子、酸素イオン（電荷を帯びた、酸素原子又は酸素分子）、及び酸素ラジカル（不対電子をもつ、酸素原子、酸素分子、又は酸素イオン）など様々な形態がある。なお、酸化物半導体層中に注入される酸素は、前述の形態のいずれか一または複数であり、特に酸素ラジカルであると好適である。 Oxygen supplied to the oxide semiconductor layer can be in various forms, such as oxygen atoms, oxygen molecules, oxygen ions (charged oxygen atoms or oxygen molecules), and oxygen radicals (oxygen atoms, oxygen molecules, or oxygen ions with an unpaired electron). The oxygen injected into the oxide semiconductor layer can be in one or more of the above forms, and is particularly preferably in the form of oxygen radicals.

　ＡＬＤ法を用いて酸化物半導体２３０ａを形成後、酸化物半導体２３０ａ上に、酸化物半導体２３０ｂとして、スパッタリング法を用いてＩｎ−Ｍ−Ｚｎ酸化物を形成する。 After forming the oxide semiconductor 230a using the ALD method, an In-M-Zn oxide is formed as the oxide semiconductor 230b on the oxide semiconductor 230a using the sputtering method.

　ここで、スパッタリング法を用いて酸化物半導体２３０ｂを形成する際に、酸化物半導体２３０ａの表面、または表面近傍に、混合層２３１が形成される。また、酸化物半導体２３０ｂ形成時の、スパッタリング粒子、又はスパッタリング粒子等により基板側に与えられるエネルギー等によって、混合層２３１には微小な結晶領域が形成される場合がある。以後の熱処理工程において、混合層２３１、又は混合層２３１に形成される微小な結晶領域が核となり、酸化物半導体２３０ａの少なくとも一部が結晶化する場合がある。 When the oxide semiconductor 230b is formed by sputtering, the mixed layer 231 is formed on or near the surface of the oxide semiconductor 230a. In addition, minute crystalline regions may be formed in the mixed layer 231 due to sputtering particles or energy provided to the substrate by the sputtering particles when the oxide semiconductor 230b is formed. In a subsequent heat treatment process, the mixed layer 231 or the minute crystalline regions formed in the mixed layer 231 may become nuclei, and at least a portion of the oxide semiconductor 230a may crystallize.

　スパッタリング法のターゲットとして、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。金属酸化物をスパッタリング法で形成する場合、スパッタリングガスとして、酸素、または、酸素と貴ガスの混合ガスを用いることができる。また、スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、結晶性の高い金属酸化物を形成できる。 In-M-Zn oxide can be used as a target for the sputtering method. When forming metal oxides by sputtering, oxygen or a mixture of oxygen and a noble gas can be used as the sputtering gas. In addition, by increasing the proportion of oxygen contained in the sputtering gas, the amount of excess oxygen in the oxide film that is formed can be increased. In addition, metal oxides with high crystallinity can be formed.

　金属酸化物をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の金属酸化物が形成される場合がある。酸素過剰型の酸化物半導体層をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の金属酸化物が形成される。酸素欠乏型の金属酸化物をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。 When a metal oxide is formed by a sputtering method, an oxygen-excess metal oxide may be formed if the ratio of oxygen contained in the sputtering gas is set to more than 30% and not more than 100%, preferably 70% to 100%. A transistor using an oxygen-excess oxide semiconductor layer in a channel formation region can have relatively high reliability. However, one embodiment of the present invention is not limited to this. An oxygen-deficient metal oxide is formed if the ratio of oxygen contained in the sputtering gas is set to 1% to 30%, preferably 5% to 20%, in the film formation. A transistor using an oxygen-deficient metal oxide in a channel formation region can have relatively high field effect mobility.

　スパッタリング法を用いた酸化物半導体２３０ｂの成膜において、基板の加熱を行うことが好ましい。金属酸化物の形成において、金属酸化物の形成時の基板温度（ステージ温度）を高めることにより、結晶性の高い金属酸化物を形成できる場合がある。スパッタリング法を用いた酸化物半導体２３０ｂの成膜において、基板加熱の温度は、例えば、１００℃以上４００℃以下であることが好ましく、２００℃以上３００℃以下であることがより好ましい。 When depositing the oxide semiconductor 230b using the sputtering method, it is preferable to heat the substrate. In forming the metal oxide, it may be possible to form a metal oxide with high crystallinity by increasing the substrate temperature (stage temperature) during the formation of the metal oxide. When depositing the oxide semiconductor 230b using the sputtering method, the substrate heating temperature is preferably, for example, 100°C or higher and 400°C or lower, and more preferably 200°C or higher and 300°C or lower.

　以上により、図２０Ｂに示すように、層２２９上に、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、を形成することができる。 As a result of the above, as shown in FIG. 20B, an oxide semiconductor 230a and an oxide semiconductor 230b on the oxide semiconductor 230a can be formed on the layer 229.

　次に、酸化物半導体２３０ｂ上に酸化物半導体２３０ｃを形成する（図２０Ｃ）。ここでは、ＡＬＤ法を用いて、酸化物半導体２３０ｃを形成する。ＡＬＤ法を用いた酸化物半導体２３０ｃの形成は、酸化物半導体２３０ａの形成方法を参照できる。 Next, oxide semiconductor 230c is formed on oxide semiconductor 230b (Figure 20C). Here, oxide semiconductor 230c is formed using the ALD method. For the formation of oxide semiconductor 230c using the ALD method, the method for forming oxide semiconductor 230a can be referred to.

　ＣＡＡＣ構造を有する酸化物半導体２３０ｂ上に、ＡＬＤ法を用いて酸化物半導体２３０ｃを形成すると、酸化物半導体２３０ｂを核として、酸化物半導体２３０ｃがエピタキシャル成長する場合がある。よって、酸化物半導体２３０ｃの形成時に、酸化物半導体２３０ｃがＣＡＡＣ構造を有する領域を有する場合がある。また、ＣＡＡＣ構造を有する当該領域は、酸化物半導体２３０ｃ全体にわたって形成されることが好ましい。 When the oxide semiconductor 230c is formed on the oxide semiconductor 230b having the CAAC structure by using the ALD method, the oxide semiconductor 230c may grow epitaxially with the oxide semiconductor 230b as a nucleus. Therefore, when the oxide semiconductor 230c is formed, the oxide semiconductor 230c may have a region having the CAAC structure. In addition, it is preferable that the region having the CAAC structure is formed over the entire oxide semiconductor 230c.

　次に、熱処理工程を行ってもよい。 Next, a heat treatment process may be performed.

　熱処理の温度は、例えば、１００℃以上８００℃以下、好ましくは２５０℃以上６５０℃以下、さらに好ましくは３５０℃以上５５０℃以下で行えばよい。代表的には４００℃±２５℃（３７５℃以上４２５℃以下）とすることができる。また処理時間は、１０時間以下、あるいは１分以上５時間以下、あるいは１分以上２時間以下、とすることができる。また、ＲＴＡ装置を用いる場合には処理時間は、例えば、１秒以上５分以下とすることができる。当該熱処理により、酸化物半導体２３０ｂのＣＡＡＣ構造が有する原子レベルの結晶部の隙間を、酸化物半導体２３０ｃ（別言すると、ＡＬＤ法を用いて形成した各結晶分子）により修復することが期待される。 The temperature of the heat treatment may be, for example, 100°C to 800°C, preferably 250°C to 650°C, and more preferably 350°C to 550°C. Typically, the temperature may be 400°C ± 25°C (375°C to 425°C). The treatment time may be 10 hours or less, or 1 minute to 5 hours, or 1 minute to 2 hours. When an RTA apparatus is used, the treatment time may be, for example, 1 second to 5 minutes. It is expected that the heat treatment will repair the gaps in the atomic level crystal parts of the CAAC structure of the oxide semiconductor 230b by the oxide semiconductor 230c (in other words, the crystal molecules formed by the ALD method).

　熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉、またはＬＲＴＡ（Ｌａｍｐ　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。 The heating device used for the heat treatment is not particularly limited, and may be a device that heats the workpiece by thermal conduction or thermal radiation from a heating element such as a resistance heating element. For example, an electric furnace or an RTA (Rapid Thermal Anneal) device such as an LRTA (Lamp Rapid Thermal Anneal) device or a GRTA (Gas Rapid Thermal Anneal) device may be used. An LRTA device is a device that heats the workpiece by radiation of light (electromagnetic waves) emitted from lamps such as halogen lamps, metal halide lamps, xenon arc lamps, carbon arc lamps, high-pressure sodium lamps, and high-pressure mercury lamps. A GRTA device is a device that performs heat treatment using high-temperature gas.

　当該熱処理工程により、酸化物半導体２３０ｃにおいて、ＣＡＡＣ構造を有する当該領域の結晶性が高まる場合がある。また、ＡＬＤ法による成膜後に、当該領域が酸化物半導体２３０ｃの下方のみに形成されている場合には、当該熱処理工程により、当該領域が上方に広がる場合がある（図２０Ｄ）。すなわち、当該熱処理を行うことで、酸化物半導体２３０ｃにおいて、ＣＡＡＣ構造を有する領域が層全体にわたって形成される場合がある。 This heat treatment process may increase the crystallinity of the region having the CAAC structure in the oxide semiconductor 230c. Furthermore, if the region is formed only below the oxide semiconductor 230c after film formation by the ALD method, this heat treatment process may cause the region to expand upward (FIG. 20D). In other words, by performing this heat treatment, a region having the CAAC structure may be formed throughout the entire layer in the oxide semiconductor 230c.

　また当該熱処理工程により、酸化物半導体２３０ａの少なくとも一部がＣＡＡＣ化することが好ましい（図２０Ｄ）。ＣＡＡＣ化は、酸化物半導体２３０ｂの成膜において酸化物半導体２３０ａの中に形成された混合層２３１が核または種となり、生じやすくなると期待される。酸化物半導体２３０ａにおいてＣＡＡＣ化する領域は広いことが好ましく、層２２９近傍までＣＡＡＣ化することが好ましい。 Furthermore, it is preferable that at least a part of the oxide semiconductor 230a is converted into CAAC by this heat treatment process (FIG. 20D). It is expected that the conversion into CAAC is facilitated by the mixed layer 231 formed in the oxide semiconductor 230a during the deposition of the oxide semiconductor 230b acting as a nucleus or seed. It is preferable that the region in the oxide semiconductor 230a that is converted into CAAC is large, and it is preferable that the conversion into CAAC extends to the vicinity of the layer 229.

　また、酸化物半導体２３０ａの上部から下部に向かってＣＡＡＣ化するため、層２２９の材料又は結晶性に限られることなく、層２２９の近傍までＣＡＡＣ化することができる。例えば、層２２９が非晶質構造を有していても、結晶性の高い酸化物半導体２３０ａを形成することができる。よって、本発明の一態様の酸化物半導体層の作製方法は、被形成面である層が非晶質構造を有する場合に、特に好適である。 In addition, because the CAAC is formed from the top to the bottom of the oxide semiconductor 230a, the CAAC can be formed up to the vicinity of the layer 229 without being limited by the material or crystallinity of the layer 229. For example, even if the layer 229 has an amorphous structure, the oxide semiconductor 230a can be formed with high crystallinity. Therefore, the method for manufacturing an oxide semiconductor layer according to one embodiment of the present invention is particularly suitable for the case where the layer on which the oxide semiconductor layer is to be formed has an amorphous structure.

　また、酸化物半導体２３０ｃの形成後に、マイクロ波プラズマ処理を行ってもよい。上述の加熱処理、及びマイクロ波プラズマ処理の一方または双方を行うことで、酸化物半導体層全体の結晶性を高くすることができる。 In addition, after the oxide semiconductor 230c is formed, microwave plasma treatment may be performed. By performing one or both of the above-mentioned heat treatment and microwave plasma treatment, the crystallinity of the entire oxide semiconductor layer can be increased.

　以上のようにして、酸化物半導体層中の不純物を低減することができる。酸化物半導体層中の不純物濃度が低減した状態で、結晶成長を行うことにより、さらなる結晶性の向上を図ることができる。 In this way, the impurities in the oxide semiconductor layer can be reduced. By performing crystal growth in a state where the impurity concentration in the oxide semiconductor layer is reduced, the crystallinity can be further improved.

　なお、上述の加熱処理、及びマイクロ波プラズマ処理の一方または双方は、酸化物半導体層上に直接行ってもよいし、酸化物半導体層上に絶縁膜などを形成したのちに行ってもよい。 Note that one or both of the above-mentioned heat treatment and microwave plasma treatment may be performed directly on the oxide semiconductor layer, or may be performed after forming an insulating film or the like on the oxide semiconductor layer.

　このように、本発明の一態様の金属酸化物の成膜方法においては、結晶性の高い酸化物半導体２３０ｂ（すなわち、ＣＡＡＣ）を核または種として、上下の酸化物半導体（ここでは酸化物半導体２３０ａ、及び酸化物半導体２３０ｃ）の結晶性を高くすることができる。これにより、酸化物半導体全体の結晶性を高くすることができる。別言すると、酸化物半導体２３０ｂを核または種として、上下の酸化物半導体を固相成長させ、結晶性の高い酸化物半導体を形成することができる。このような成膜方法を用いて形成された酸化物半導体、ここではＣＡＡＣ膜を、Ａｘｉａｌ　Ｇｒｏｗｔｈ　ＣＡＡＣ（ＡＧ　ＣＡＡＣ）と呼称することができる。 In this way, in the metal oxide film formation method of one embodiment of the present invention, the highly crystalline oxide semiconductor 230b (i.e., CAAC) can be used as a nucleus or seed to increase the crystallinity of the upper and lower oxide semiconductors (here, oxide semiconductor 230a and oxide semiconductor 230c). This can increase the crystallinity of the entire oxide semiconductor. In other words, the upper and lower oxide semiconductors can be grown in a solid phase using the oxide semiconductor 230b as a nucleus or seed to form a highly crystalline oxide semiconductor. The oxide semiconductor formed using such a film formation method, here a CAAC film, can be referred to as Axial Growth CAAC (AG CAAC).

　酸化物半導体層２３０において、ＣＡＡＣ構造を有する領域が層全体にわたって広く存在することが好ましい。図２１Ａは、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、及び酸化物半導体２３０ｃがそれぞれ結晶化している様子を示す。酸化物半導体２３０ａのＣＡＡＣ構造を有する領域は、酸化物半導体２３０ｂのＣＡＡＣ構造を有する領域と結晶が連結している。酸化物半導体２３０ｃのＣＡＡＣ構造を有する領域は、酸化物半導体２３０ｂのＣＡＡＣ構造を有する領域と結晶が連結している。これにより、酸化物半導体２３０ａと酸化物半導体２３０ｂの境界、及び酸化物半導体２３０ｂと酸化物半導体２３０ｃの境界は観察されない場合がある。酸化物半導体層２３０は、界面が明確に観測されない１つの層、または単一の層と表現できる場合がある。積層される２つの膜の界面の観測は、例えば、断面ＴＥＭ、断面ＳＴＥＭ（走査透過電子顕微鏡）、等を用いて行うことができる。 In the oxide semiconductor layer 230, it is preferable that the region having the CAAC structure is widely present throughout the layer. FIG. 21A shows the state in which the oxide semiconductor 230a, the oxide semiconductor 230b, and the oxide semiconductor 230c are each crystallized. The region having the CAAC structure of the oxide semiconductor 230a is connected to the region having the CAAC structure of the oxide semiconductor 230b through crystals. The region having the CAAC structure of the oxide semiconductor 230c is connected to the region having the CAAC structure of the oxide semiconductor 230b through crystals. As a result, the boundary between the oxide semiconductor 230a and the oxide semiconductor 230b, and the boundary between the oxide semiconductor 230b and the oxide semiconductor 230c may not be observed. The oxide semiconductor layer 230 may be expressed as one layer or a single layer whose interface is not clearly observed. The interface between the two laminated films may be observed, for example, using a cross-sectional TEM, a cross-sectional STEM (scanning transmission electron microscope), or the like.

　酸化物半導体２３０ａ、酸化物半導体２３０ｂ、及び酸化物半導体２３０ｃのそれぞれにおいて、ＣＡＡＣ構造を有する領域では例えば、高分解能ＴＥＭを用いた断面観察において、被形成面と平行または概略平行に並んだ輝点が確認される。また、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、及び酸化物半導体２３０ｃのそれぞれが有するＣＡＡＣ構造のｃ軸は、酸化物半導体層２３０の被形成面の法線方向と略平行であることが好ましい。 In each of the oxide semiconductors 230a, 230b, and 230c, in the region having the CAAC structure, for example, in cross-sectional observation using a high-resolution TEM, bright spots are confirmed that are aligned parallel or approximately parallel to the surface on which the oxide semiconductor layer 230 is formed. In addition, it is preferable that the c-axis of the CAAC structure of each of the oxide semiconductors 230a, 230b, and 230c is approximately parallel to the normal direction of the surface on which the oxide semiconductor layer 230 is formed.

　また、酸化物半導体２３０ａまたは酸化物半導体２３０ｃの一部が結晶化されない場合がある。図２１Ｂに示す例は、酸化物半導体２３０ａにおいて、層２２９との界面近傍が結晶化されない様子を示す。図２１Ｃは、酸化物半導体２３０ｃにおいて、表面近傍が結晶化されない様子を示す。図２１Ｄは、酸化物半導体２３０ａの層２２９との界面近傍と、酸化物半導体２３０ｃの表面近傍が、それぞれ結晶化されない様子を示す。 Also, there are cases where a portion of the oxide semiconductor 230a or the oxide semiconductor 230c is not crystallized. The example shown in FIG. 21B shows how the oxide semiconductor 230a is not crystallized near the interface with the layer 229. FIG. 21C shows how the oxide semiconductor 230c is not crystallized near the surface. FIG. 21D shows how the oxide semiconductor 230a is not crystallized near the interface with the layer 229 and the oxide semiconductor 230c is not crystallized near the surface.

　酸化物半導体層の結晶性を高めることにより、酸化物半導体層を用いたトランジスタの半導体層の電気抵抗の増加抑制、またはトランジスタの初期特性（特にオン電流）が向上し、高速駆動に適したトランジスタとすることが期待できる。また、トランジスタの信頼性を高め、オン電流を大きくすることができる。 By increasing the crystallinity of the oxide semiconductor layer, it is expected that the increase in electrical resistance of the semiconductor layer of a transistor using the oxide semiconductor layer can be suppressed, or the initial characteristics (particularly the on-current) of the transistor can be improved, making the transistor suitable for high-speed operation. In addition, the reliability of the transistor can be increased, and the on-current can be increased.

　前述したように、Ｉｎの含有率が高い金属酸化物をトランジスタに用いることで、トランジスタの電界効果移動度を高めることができる。一方、Ｉｎの含有率が高い酸化物半導体は、多結晶化する傾向がある。多結晶構造の金属酸化物をトランジスタに用いることで、トランジスタの初期特性または信頼性に悪影響を与えてしまう。そこで、Ｉｎの含有率が高い酸化物半導体を、酸化物半導体２３０ａ及び酸化物半導体２３０ｃの一方又は両方に用いることで、酸化物半導体２３０ｂが有する結晶の配向が反映された結晶が形成され、多結晶化を抑制できる。 As described above, by using a metal oxide with a high In content in a transistor, the field effect mobility of the transistor can be increased. On the other hand, an oxide semiconductor with a high In content tends to become polycrystalline. Using a metal oxide with a polycrystalline structure in a transistor adversely affects the initial characteristics or reliability of the transistor. Therefore, by using an oxide semiconductor with a high In content in one or both of the oxide semiconductors 230a and 230c, crystals that reflect the crystal orientation of the oxide semiconductor 230b are formed, and polycrystallization can be suppressed.

　また、酸化物半導体２３０ｂが有する結晶と、酸化物半導体２３０ａ又は酸化物半導体２３０ｃが有する結晶の格子不整合度は小さいことが好ましい。これにより、酸化物半導体２３０ａ又は酸化物半導体２３０ｃは、酸化物半導体２３０ｂが有する結晶の配向が反映された結晶を形成することができる。このとき、例えば、酸化物半導体層２３０の高分解能ＴＥＭを用いた断面観察において、被形成面と平行な方向に層状に並んだ輝点が、酸化物半導体２３０ａ又は酸化物半導体２３０ｃで確認される。 Furthermore, it is preferable that the degree of lattice mismatch between the crystals of the oxide semiconductor 230b and the crystals of the oxide semiconductor 230a or the oxide semiconductor 230c is small. This allows the oxide semiconductor 230a or the oxide semiconductor 230c to form crystals that reflect the orientation of the crystals of the oxide semiconductor 230b. At this time, for example, in cross-sectional observation of the oxide semiconductor layer 230 using a high-resolution TEM, bright spots arranged in layers in a direction parallel to the formation surface are confirmed in the oxide semiconductor 230a or the oxide semiconductor 230c.

　酸化物半導体２３０ｂが有する結晶と、酸化物半導体２３０ａ又は酸化物半導体２３０ｃが有する結晶の格子不整合度が小さければ、酸化物半導体２３０ａ又は酸化物半導体２３０ｃの結晶構造は特に限定されない。酸化物半導体２３０ａ又は酸化物半導体２３０ｃの結晶構造は、立方晶系、正方晶系、直方晶系、六方晶系、単斜晶系、三方晶系のいずれであってもよい。 As long as the degree of lattice mismatch between the crystals of the oxide semiconductor 230b and the crystals of the oxide semiconductor 230a or the oxide semiconductor 230c is small, the crystal structure of the oxide semiconductor 230a or the oxide semiconductor 230c is not particularly limited. The crystal structure of the oxide semiconductor 230a or the oxide semiconductor 230c may be any of a cubic system, a tetragonal system, an orthorhombic system, a hexagonal system, a monoclinic system, and a trigonal system.

　なお、酸化物半導体層２３０を形成する工程において、マイクロ波プラズマ処理及び加熱処理の一方又は双方を行う場合、酸化物半導体２３０ｂを形成しなくてもよい場合がある。例えば、上述したように、酸化物半導体２３０ａを形成した後に、マイクロ波プラズマ処理及び加熱処理の一方又は双方を行うことで、酸化物半導体２３０ａの結晶性を高めることができ、酸化物半導体２３０ａを核または種として、酸化物半導体２３０ｃの結晶性を高くすることができる。また、酸化物半導体２３０ｃを形成した後、マイクロ波プラズマ処理及び加熱処理の一方又は双方を行うことで、酸化物半導体層２３０の結晶性を高めることができる。したがって、酸化物半導体層２３０にＣＡＡＣ構造を形成することができる。 Note that, in the step of forming the oxide semiconductor layer 230, when one or both of a microwave plasma treatment and a heat treatment are performed, it may not be necessary to form the oxide semiconductor 230b. For example, as described above, by performing one or both of a microwave plasma treatment and a heat treatment after forming the oxide semiconductor 230a, the crystallinity of the oxide semiconductor 230a can be improved, and the crystallinity of the oxide semiconductor 230c can be increased using the oxide semiconductor 230a as a nucleus or seed. In addition, by performing one or both of a microwave plasma treatment and a heat treatment after forming the oxide semiconductor 230c, the crystallinity of the oxide semiconductor layer 230 can be improved. Therefore, a CAAC structure can be formed in the oxide semiconductor layer 230.

　また、例えば、層２２９として、当該金属酸化物層を設けることで、金属酸化物層を核または種として、酸化物半導体２３０ａの結晶性を高めることができる。また、酸化物半導体２３０ａを形成した後、及び酸化物半導体２３０ｃを形成した後の一方または双方に、マイクロ波プラズマ処理及び加熱処理の一方又は双方を行うことで、酸化物半導体層２３０の結晶性を高めることができる。したがって、酸化物半導体層２３０にＣＡＡＣ構造を形成することができる。 Furthermore, for example, by providing the metal oxide layer as layer 229, the crystallinity of the oxide semiconductor 230a can be increased by using the metal oxide layer as a nucleus or seed. Furthermore, by performing one or both of microwave plasma treatment and heat treatment after forming the oxide semiconductor 230a and/or after forming the oxide semiconductor 230c, the crystallinity of the oxide semiconductor layer 230 can be increased. Therefore, a CAAC structure can be formed in the oxide semiconductor layer 230.

　以上のように、酸化物半導体２３０ｂを設けない構成においても、層２２９または酸化物半導体２３０ａを核または種として、上方の酸化物半導体を固相成長させ、結晶性の高い酸化物半導体を形成することができる。このような成膜方法を用いて形成された酸化物半導体も、ＡＧ　ＣＡＡＣと呼称することができる。つまり、ＡＧ　ＣＡＡＣは、第１の成膜方法を用いなくても形成することが可能である。別言すると、ＡＧ　ＣＡＡＣは、上述した第２の成膜方法（例えば、ＡＬＤ法、及びＣＶＤ法など）と、マイクロ波プラズマ処理及び加熱処理の一方又は双方と、を用いて形成することも可能である。 As described above, even in a configuration in which the oxide semiconductor 230b is not provided, the upper oxide semiconductor can be grown in a solid phase using the layer 229 or the oxide semiconductor 230a as a nucleus or seed to form an oxide semiconductor with high crystallinity. An oxide semiconductor formed using such a film formation method can also be called an AG CAAC. In other words, the AG CAAC can be formed without using the first film formation method. In other words, the AG CAAC can also be formed using the second film formation method described above (e.g., ALD method and CVD method) and one or both of microwave plasma treatment and heat treatment.

［酸化物半導体層の組成］
　酸化物半導体２３０ａは、酸化物半導体２３０ｂと組成が異なることが好ましい。また、酸化物半導体２３０ｃは、酸化物半導体２３０ｂと組成が異なることが好ましい。また、酸化物半導体２３０ａには、酸化物半導体２３０ｃと同じ組成を用いることができる。あるいは、酸化物半導体２３０ａと酸化物半導体２３０ｃは、異なる組成とすることもできる。 [Composition of oxide semiconductor layer]
The oxide semiconductor 230a preferably has a different composition from the oxide semiconductor 230b. The oxide semiconductor 230c preferably has a different composition from the oxide semiconductor 230b. The oxide semiconductor 230a may have the same composition as the oxide semiconductor 230c. Alternatively, the oxide semiconductor 230a and the oxide semiconductor 230c may have different compositions.

　上述したように、酸化物半導体２３０ｂは、ＣＡＡＣ構造を形成するために好適な組成にすることが好ましい。酸化物半導体２３０ｂの形成には、例えば、スパッタリング法を用いることができる。酸化物半導体２３０ｂは、例えば、亜鉛を含むことが好ましい。亜鉛を含むことで、結晶性の高い金属酸化物となる。また、酸化物半導体２３０ｂは、亜鉛に加えて、元素Ｍを含むことが好ましい。酸化物半導体２３０ｂが元素Ｍを含むことにより、例えば、金属酸化物に酸素欠損が形成されることを抑制できる。よって、酸化物半導体層を適用するトランジスタの信頼性を高めることができる。酸化物半導体２３０ｂとして、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウム、アルミニウム、及び錫の一または複数を用いることが好ましい。 As described above, it is preferable that the oxide semiconductor 230b has a composition suitable for forming a CAAC structure. For example, a sputtering method can be used to form the oxide semiconductor 230b. It is preferable that the oxide semiconductor 230b contains, for example, zinc. By containing zinc, the metal oxide has high crystallinity. Furthermore, it is preferable that the oxide semiconductor 230b contains the element M in addition to zinc. By containing the element M in the oxide semiconductor 230b, for example, it is possible to suppress the formation of oxygen vacancies in the metal oxide. Therefore, it is possible to improve the reliability of a transistor to which the oxide semiconductor layer is applied. Specifically, the oxide semiconductor 230b may be a metal oxide having a composition of In:M:Zn=1:1:1 [atomic ratio] or a composition in the vicinity thereof, In:M:Zn=1:1:1.2 [atomic ratio] or a composition in the vicinity thereof, In:M:Zn=1:1:0.5 [atomic ratio] or a composition in the vicinity thereof, In:M:Zn=1:1:2 [atomic ratio] or a composition in the vicinity thereof, In:M:Zn=4:2:3 [atomic ratio] or a composition in the vicinity thereof, In:M:Zn=1:3:2 [atomic ratio] or a composition in the vicinity thereof, or In:M:Zn=1:3:4 [atomic ratio] or a composition in the vicinity thereof. Note that the composition in the vicinity includes a range of ±30% of the desired atomic ratio. In addition, it is preferable to use one or more of gallium, aluminum, and tin as the element M.

　酸化物半導体２３０ｂは、元素Ｍを含まない構成としてもよい。例えば、Ｉｎ−Ｚｎ酸化物としてもよい。具体的には、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成とすることができる。または、インジウム酸化物を用いてもよい。また、元素Ｍを微量に含む構成にしてもよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成とすることができる。また、例えば、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成とすることができる。 The oxide semiconductor 230b may be configured not to include the element M. For example, it may be an In-Zn oxide. Specifically, it may be configured to have a composition of In:Zn=1:1 [atomic ratio] or a composition in the vicinity thereof, In:Zn=2:1 [atomic ratio] or a composition in the vicinity thereof, or In:Zn=4:1 [atomic ratio] or a composition in the vicinity thereof. Alternatively, indium oxide may be used. It may also be configured to include a trace amount of the element M. For example, it may be configured to have a composition of In:Ga:Zn=4:0.1:1 [atomic ratio] or a composition in the vicinity thereof, or In:Ga:Zn=2:0.1:1 [atomic ratio] or a composition in the vicinity thereof. It may also be configured to have a composition of In:Sn:Zn=4:0.1:1 [atomic ratio] or a composition in the vicinity thereof, or In:Sn:Zn=2:0.1:1 [atomic ratio] or a composition in the vicinity thereof.

　酸化物半導体２３０ａ及び酸化物半導体２３０ｃは、Ｉｎの割合が多い金属酸化物とすることができる。酸化物半導体２３０ａ及び酸化物半導体２３０ｃの形成には、例えば、ＡＬＤ法を用いることができる。また特に、元素ＭよりもＩｎの割合が多い金属酸化物を用いることが好ましい。Ｉｎの割合が多い金属酸化物を用いることにより、酸化物半導体層をトランジスタに適用する場合において、オン電流を大きく、周波数特性を高くすることができる。 The oxide semiconductor 230a and the oxide semiconductor 230c can be a metal oxide having a high ratio of In. The oxide semiconductor 230a and the oxide semiconductor 230c can be formed by, for example, an ALD method. In particular, it is preferable to use a metal oxide having a higher ratio of In than the element M. By using a metal oxide having a high ratio of In, it is possible to increase the on-current and improve the frequency characteristics when the oxide semiconductor layer is applied to a transistor.

　または、酸化物半導体２３０ａ及び酸化物半導体２３０ｃは、元素Ｍを含まない構成としてもよい。例えば、Ｉｎ−Ｚｎ酸化物としてもよい。具体的には、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成とすることができる。または、インジウム酸化物を用いてもよい。また、酸化物半導体２３０ａ及び酸化物半導体２３０ｃは、元素Ｍを微量に含む構成にしてもよい。具体的には、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成とすることができる。 Alternatively, the oxide semiconductor 230a and the oxide semiconductor 230c may not contain the element M. For example, they may be In-Zn oxide. Specifically, they may have a composition of In:Zn=1:1 [atomic ratio] or a composition close thereto, a composition of In:Zn=2:1 [atomic ratio] or a composition close thereto, or a composition of In:Zn=4:1 [atomic ratio] or a composition close thereto. Alternatively, indium oxide may be used. Furthermore, the oxide semiconductor 230a and the oxide semiconductor 230c may have a composition containing a trace amount of the element M. Specifically, the composition may be In:Ga:Zn = 4:0.1:1 [atomic ratio] or a composition close thereto, In:Ga:Zn = 2:0.1:1 [atomic ratio] or a composition close thereto, In:Sn:Zn = 4:0.1:1 [atomic ratio] or a composition close thereto, or In:Sn:Zn = 2:0.1:1 [atomic ratio] or a composition close thereto.

　また、酸化物半導体２３０ａ及び酸化物半導体２３０ｃは、酸化物半導体２３０ｂと比較してＩｎの割合が多い金属酸化物とすることができる。 In addition, the oxide semiconductor 230a and the oxide semiconductor 230c can be metal oxides having a higher proportion of In than the oxide semiconductor 230b.

　例えば、酸化物半導体２３０ａ及び酸化物半導体２３０ｃとして、酸化物半導体２３０ｂと比較してＧａの割合が高い金属酸化物を用いることもできる。例えば、酸化物半導体２３０ａ及び酸化物半導体２３０ｃには、それぞれ、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。Ｇａの割合を高めることにより、例えば、酸化物半導体２３０ａ及び酸化物半導体２３０ｃのバンドギャップをそれぞれ、酸化物半導体２３０ｂよりも大きくできる場合がある。これにより、酸化物半導体２３０ｂが、バンドギャップが大きい酸化物半導体２３０ａ及び酸化物半導体２３０ｃに挟持され、酸化物半導体２３０ｂが主に電流経路（チャネル）として機能することとなる。酸化物半導体２３０ｂが酸化物半導体２３０ａ及び酸化物半導体２３０ｃにより挟持されることで、酸化物半導体２３０ｂの界面及びその近傍のトラップ準位を少なくすることができる。これにより、チャネルが絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタを実現でき、電界効果移動度を高くすることができる。また、バックチャネル側に形成されうる界面準位の影響が低減され、トランジスタの光劣化（例えば、光負バイアス劣化）を抑制でき、トランジスタの信頼性を高めることができる。 For example, a metal oxide having a higher Ga ratio than the oxide semiconductor 230b can be used as the oxide semiconductor 230a and the oxide semiconductor 230c. For example, it is preferable to use a metal oxide having a composition of In:Ga:Zn=1:1:1 [atomic ratio] or a composition close thereto for the oxide semiconductor 230a and the oxide semiconductor 230c, respectively. A metal oxide having a composition of In:Ga:Zn=1:3:2 [atomic ratio] or a composition close thereto, or a metal oxide having a composition of In:Ga:Zn=1:3:4 [atomic ratio] or a composition close thereto for the oxide semiconductor 230a and the oxide semiconductor 230c. By increasing the ratio of Ga, for example, the band gaps of the oxide semiconductor 230a and the oxide semiconductor 230c can be made larger than that of the oxide semiconductor 230b. As a result, the oxide semiconductor 230b is sandwiched between the oxide semiconductor 230a and the oxide semiconductor 230c, which have a larger band gap, and the oxide semiconductor 230b mainly functions as a current path (channel). By sandwiching the oxide semiconductor 230b between the oxide semiconductor 230a and the oxide semiconductor 230c, it is possible to reduce the trap levels at the interface of the oxide semiconductor 230b and in its vicinity. This makes it possible to realize a buried channel type transistor in which the channel is kept away from the insulating layer interface, and to increase the field effect mobility. In addition, the influence of the interface states that may be formed on the back channel side is reduced, and light deterioration of the transistor (e.g., negative bias light deterioration) can be suppressed, thereby improving the reliability of the transistor.

　また、酸化物半導体２３０ａ及び酸化物半導体２３０ｃの一方を酸化物半導体２３０ｂと比較してＩｎの割合が高い金属酸化物とし、他方を酸化物半導体２３０ｂと比較してＧａの割合が高い金属酸化物とすることもできる。 Also, one of the oxide semiconductors 230a and 230c can be a metal oxide having a higher proportion of In than the oxide semiconductor 230b, and the other can be a metal oxide having a higher proportion of Ga than the oxide semiconductor 230b.

　また、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、及び酸化物半導体２３０ｃは、それぞれ、上記に記載の組成を有する層を複数、積層して有してもよい。例えば、酸化物半導体２３０ｃは、Ｉｎの割合が高い金属酸化物上に、Ｇａの割合が高い金属酸化物を積層した構成としてもよい。 Furthermore, the oxide semiconductor 230a, the oxide semiconductor 230b, and the oxide semiconductor 230c may each have a plurality of layers having the above-described composition stacked together. For example, the oxide semiconductor 230c may have a configuration in which a metal oxide having a high proportion of Ga is stacked on a metal oxide having a high proportion of In.

　また、本発明の一態様の酸化物半導体層は、酸化物半導体２３０ａ及び酸化物半導体２３０ｃとして、単層の形成ではＣＡＡＣ構造を形成しづらい組成を用いた場合においても、酸化物半導体２３０ｂを核として結晶成長が生じることにより、酸化物半導体２３０ａ及び酸化物半導体２３０ｃを含めた酸化物半導体層全体において、ＣＡＡＣ構造を有する構成とすることができる。あるいは、酸化物半導体２３０ａ及び酸化物半導体２３０ｃのそれぞれの少なくとも一部を含めた領域と、酸化物半導体２３０ｂとにわたる領域において、ＣＡＡＣ構造を有する構成とすることができる。 In addition, even when the oxide semiconductor layer of one embodiment of the present invention uses compositions for the oxide semiconductor 230a and the oxide semiconductor 230c that make it difficult to form a CAAC structure when a single layer is formed, crystal growth occurs with the oxide semiconductor 230b as a nucleus, so that the entire oxide semiconductor layer including the oxide semiconductor 230a and the oxide semiconductor 230c can have the CAAC structure. Alternatively, the CAAC structure can be formed in a region including at least a part of each of the oxide semiconductor 230a and the oxide semiconductor 230c and the oxide semiconductor 230b.

　特に、酸化物半導体２３０ａ及び酸化物半導体２３０ｃのＩｎの割合が高い組成においても、トランジスタの半導体層として好適な結晶性とすることができる。本発明の一態様の酸化物半導体層においては、Ｉｎの割合を高くすることによるトランジスタのオン特性の向上と、結晶性の高いＣＡＡＣ構造とすることによる信頼性の向上と、を両立することができる。 In particular, even when the oxide semiconductor 230a and the oxide semiconductor 230c have a composition with a high In content, the oxide semiconductor layer can have a suitable crystallinity for use as a semiconductor layer of a transistor. In the oxide semiconductor layer of one embodiment of the present invention, it is possible to achieve both improved on-state characteristics of the transistor by increasing the In content and improved reliability by using a CAAC structure with high crystallinity.

　また、酸化物半導体２３０ａ及び酸化物半導体２３０ｃは、酸化物半導体２３０ｂと同じ組成の金属酸化物を用いてもよい。同じ組成を用いることにより、熱処理を行った後のＣＡＡＣ化が生じやすくなる場合がある。 In addition, the oxide semiconductor 230a and the oxide semiconductor 230c may be made of a metal oxide having the same composition as the oxide semiconductor 230b. By using the same composition, CAAC formation may be more likely to occur after heat treatment.

　また、上述の２種の成膜方法を用いて形成されたＣＡＡＣ構造を有する酸化物半導体層は、１種の成膜方法を用いて形成されたＣＡＡＣ構造の酸化物半導体層と比較して、膜の比誘電率、膜密度、及び膜の硬度のいずれか一または複数が高くなる場合がある。 In addition, an oxide semiconductor layer having a CAAC structure formed using the above-mentioned two types of film formation methods may have a higher film relative dielectric constant, film density, and film hardness, or both, compared to an oxide semiconductor layer having a CAAC structure formed using one type of film formation method.

　上述の２種の成膜方法を用いて形成されたＣＡＡＣ構造を有する酸化物半導体層を、トランジスタのチャネル形成領域に用いることで、優れた特性を有するトランジスタ（例えば、オン電流が大きいトランジスタ、電界効果移動度が高いトランジスタ、Ｓ値が小さいトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタ、信頼性の高いトランジスタなど）を実現することができる。 By using an oxide semiconductor layer having a CAAC structure formed using the above-mentioned two types of film formation methods in the channel formation region of a transistor, it is possible to realize a transistor with excellent characteristics (e.g., a transistor with a large on-state current, a transistor with high field-effect mobility, a transistor with a small S value, a transistor with high frequency characteristics (also called f characteristics), a highly reliable transistor, etc.).

　酸化物半導体層２３０に用いる金属酸化物の組成の分析には、例えば、ＥＤＸ、ＸＰＳ、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。 The composition of the metal oxide used in the oxide semiconductor layer 230 can be analyzed using, for example, EDX, XPS, inductively coupled plasma mass spectrometry (ICP-MS), or inductively coupled plasma-atomic emission spectrometry (ICP-AES). Alternatively, the analysis may be performed by combining a plurality of these techniques. Note that for elements with low content, the actual content and the content obtained by analysis may differ due to the influence of analytical accuracy. For example, when the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.

［トランジスタの酸化物半導体層］
　本発明の一態様の酸化物半導体層は、トランジスタの半導体層として用いることができる。 [Oxide Semiconductor Layer of Transistor]
The oxide semiconductor layer of one embodiment of the present invention can be used as a semiconductor layer of a transistor.

　本発明の一態様の酸化物半導体層は、ＣＡＡＣ構造を有する。ＣＡＡＣ構造を有する酸化物半導体層では、結晶部において金属原子が被形成面に平行、または略平行な方向に層状に配列する。 The oxide semiconductor layer of one embodiment of the present invention has a CAAC structure. In an oxide semiconductor layer having a CAAC structure, metal atoms are arranged in layers in the crystal portion in a direction parallel or approximately parallel to the surface on which the layer is formed.

　本発明の一態様の半導体装置において、酸化物半導体層２３０は、被形成面に平行、または略平行な方向に金属原子が層状に配列する。ＣＡＡＣ構造のａ−ｂ面が、被形成面に平行、または略平行な方向に設けられる、と表現することもできる。ここで、酸化物半導体層２３０は、被形成面が基板面に対して概略垂直である場合であっても、被形成面に略平行な方向に金属原子が層状に配列する。このような構成にすることで、トランジスタのチャネルにおいて、電流が流れる向きに沿って、ＣＡＡＣ構造のａ−ｂ面を設けることができる。これにより、トランジスタのオン電流を大きくすることができる。 In the semiconductor device of one embodiment of the present invention, the oxide semiconductor layer 230 has metal atoms arranged in layers parallel or approximately parallel to the surface on which it is formed. It can also be expressed that the a-b plane of the CAAC structure is provided in a direction parallel or approximately parallel to the surface on which it is formed. Here, even if the surface on which it is formed is approximately perpendicular to the substrate surface, the oxide semiconductor layer 230 has metal atoms arranged in layers in a direction approximately parallel to the surface on which it is formed. With this structure, the a-b plane of the CAAC structure can be provided along the direction of current flow in the channel of the transistor. This can increase the on-current of the transistor.

　酸化物半導体層２３０をトランジスタの半導体層として用いる場合には、酸化物半導体層２３０の厚さは、例えば、３ｎｍ以上２００ｎｍ以下が好ましく、３ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましい。また、より微細な半導体装置に用いるトランジスタにおいては、酸化物半導体層２３０の膜厚は、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であって、２０ｎｍ以下、１５ｎｍ以下、１２ｎｍ以下、または１０ｎｍ以下であることが好ましい。また、トランジスタのチャネル形成領域における酸化物半導体層２３０の平均の膜厚は例えば、２ｎｍ以上１５ｎｍ以下であることが特に好ましい。 When the oxide semiconductor layer 230 is used as a semiconductor layer of a transistor, the thickness of the oxide semiconductor layer 230 is, for example, preferably 3 nm or more and 200 nm or less, more preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 100 nm or less, more preferably 10 nm or more and 100 nm or less, more preferably 10 nm or more and 70 nm or less, more preferably 15 nm or more and 70 nm or less, more preferably 15 nm or more and 50 nm or less, and more preferably 20 nm or more and 50 nm or less. In a transistor used in a finer semiconductor device, the film thickness of the oxide semiconductor layer 230 is preferably 1 nm or more, 3 nm or more, or 5 nm or more, and 20 nm or less, 15 nm or less, 12 nm or less, or 10 nm or less. In addition, it is particularly preferable that the average film thickness of the oxide semiconductor layer 230 in the channel formation region of the transistor is, for example, 2 nm or more and 15 nm or less.

　酸化物半導体２３０ｂは、例えば、２００ｎｍ以下であることが好ましい。また、酸化物半導体２３０ｂが層状である場合には、例えば、１ｎｍ以上２００ｎｍ以下であることが好ましく、１ｎｍ以上１００ｎｍ以下であることがより好ましく、２ｎｍ以上１００ｎｍ以下であることが好ましい。 The oxide semiconductor 230b is preferably, for example, 200 nm or less. Furthermore, when the oxide semiconductor 230b is in a layered form, it is preferably, for example, 1 nm or more and 200 nm or less, more preferably 1 nm or more and 100 nm or less, and more preferably 2 nm or more and 100 nm or less.

　あるいは、酸化物半導体２３０ｂが結晶核として機能し得るのであれば、酸化物半導体２３０ｂが層として存在せず、島状の領域の集合体となる場合もある。このような場合には例えば、酸化物半導体２３０ｂが有する島状の領域は、離散的に存在する。 Alternatively, if the oxide semiconductor 230b can function as a crystal nucleus, the oxide semiconductor 230b may not exist as a layer, but may be a collection of island-like regions. In such a case, for example, the island-like regions of the oxide semiconductor 230b exist discretely.

　酸化物半導体２３０ａ及び酸化物半導体２３０ｃはそれぞれ、例えば、０．５ｎｍ以上５０ｎｍ以下であることが好ましく、０．５ｎｍ以上３０ｎｍ以下であることがより好ましく、０．５ｎｍ以上２０ｎｍ以下であることがより好ましく、１ｎｍ以上５０ｎｍ以下であることがより好ましく、１ｎｍ以上３０ｎｍ以下であることがより好ましく、１ｎｍ以上２０ｎｍ以下であることがより好ましく、２ｎｍ以上２０ｎｍ以下であることがより好ましい。また、酸化物半導体２３０ａは、０．５ｎｍ以上３ｎｍ以下であることがさらに好ましい。 The oxide semiconductor 230a and the oxide semiconductor 230c each preferably have a thickness of 0.5 nm or more and 50 nm or less, more preferably 0.5 nm or more and 30 nm or less, more preferably 0.5 nm or more and 20 nm or less, more preferably 1 nm or more and 50 nm or less, more preferably 1 nm or more and 30 nm or less, more preferably 1 nm or more and 20 nm or less, and more preferably 2 nm or more and 20 nm or less. Moreover, it is even more preferable that the oxide semiconductor 230a has a thickness of 0.5 nm or more and 3 nm or less.

［酸化物半導体中の不純物］
　ここで、酸化物半導体中における各不純物の影響について説明する。 [Impurities in oxide semiconductors]
Here, the influence of each impurity in an oxide semiconductor will be described.

　半導体層に酸化物半導体を用いるトランジスタのチャネル形成領域は、ソース領域およびドレイン領域よりも、酸素欠損が少ない、または水素、窒素、金属元素などの不純物濃度が低いことが好ましい。酸化物半導体中のチャネル形成領域に酸素欠損（ＶＯ）および不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素がＶＯＨを形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタのチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタのチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。 It is preferable that the channel formation region of a transistor using an oxide semiconductor for the semiconductor layer has fewer oxygen vacancies or a lower concentration of impurities such as hydrogen, nitrogen, and metal elements than the source and drain regions. When oxygen vacancies (V O ) and impurities are present in the channel formation region of the oxide semiconductor, the electrical characteristics are likely to fluctuate and the reliability may be reduced. In addition, hydrogen near the oxygen vacancies may form V O H and generate electrons that serve as carriers. For this reason, when oxygen vacancies are included in the channel formation region of the oxide semiconductor, the transistor is likely to have normally-on characteristics. Therefore, it is preferable that V O H is also reduced in the channel formation region. In this way, the channel formation region of the transistor is a high-resistance region with a low carrier concentration. Therefore, it can be said that the channel formation region of the transistor is i-type (intrinsic) or substantially i-type.

　したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、炭素、窒素などが挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。 Therefore, in order to stabilize the electrical characteristics of a transistor, it is effective to reduce the impurity concentration in the oxide semiconductor. In addition, in order to reduce the impurity concentration in the oxide semiconductor, it is preferable to also reduce the impurity concentration in adjacent films. Examples of impurities include hydrogen, carbon, and nitrogen. Note that an impurity in an oxide semiconductor refers to, for example, anything other than the main component that constitutes the oxide semiconductor. For example, an element with a concentration of less than 0.1 atomic % can be considered an impurity.

　酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における炭素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域におけるシリコンの濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。 When an oxide semiconductor contains silicon or carbon, which is one of Group 14 elements, defect levels are formed in the oxide semiconductor. For this reason, the carbon concentration in a channel formation region of the oxide semiconductor measured by SIMS is 1×10 20 atoms/cm 3 or less, preferably 5×10 19 atoms/cm 3 or less, more preferably 3×10 19 atoms/cm 3 or less, more preferably 1×10 19 atoms/cm 3 or less, more preferably 3×10 18 atoms/cm 3 or less, and further preferably 1×10 18 atoms/cm 3 or less. The silicon concentration in the channel formation region of the oxide semiconductor measured by SIMS is 1×10 20 atoms/cm 3 or less, preferably 5×10 19 atoms/cm 3 or less, more preferably 3×10 19 atoms/cm 3 or less, more preferably 1×10 19 atoms/cm 3 or less, more preferably 3×10 18 atoms/cm 3 or less, and still more preferably 1×10 18 atoms/cm 3 or less.

　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。 Furthermore, when nitrogen is contained in an oxide semiconductor, electrons serving as carriers are generated, the carrier concentration increases, and the semiconductor is likely to become n-type. As a result, a transistor using an oxide semiconductor containing nitrogen as a semiconductor is likely to have normally-on characteristics. Alternatively, when nitrogen is contained in an oxide semiconductor, a trap state may be formed. As a result, the electrical characteristics of the transistor may become unstable. For this reason, the nitrogen concentration in a channel formation region of an oxide semiconductor obtained by SIMS is set to 1×10 20 atoms/cm 3 or less, preferably 5×10 19 atoms/cm 3 or less, more preferably 1×10 19 atoms/cm 3 or less, more preferably 5×10 18 atoms/cm 3 or less, more preferably 1×10 18 atoms/cm 3 or less, and further preferably 5×10 17 atoms/cm 3 or less.

　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３未満とする。 Hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to form water, which may form an oxygen vacancy. When hydrogen enters the oxygen vacancy, an electron serving as a carrier may be generated. In addition, some of the hydrogen may bond to oxygen bonded to a metal atom to generate an electron serving as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. For this reason, it is preferable that hydrogen in a channel formation region of the oxide semiconductor is reduced as much as possible. Specifically, the hydrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 1×10 20 atoms/cm 3 , preferably less than 5×10 19 atoms/cm 3 , more preferably less than 1×10 19 atoms/cm 3 , more preferably less than 5×10 18 atoms/cm 3 , more preferably less than 1×10 18 atoms/cm 3 , and further preferably less than 1×10 17 atoms/cm 3 .

　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。 In addition, when an oxide semiconductor contains an alkali metal or an alkaline earth metal, defect levels are formed and carriers are generated in some cases. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to have normally-on characteristics. For this reason, the concentration of the alkali metal or the alkaline earth metal in a channel formation region of the oxide semiconductor obtained by SIMS is set to 1×10 18 atoms/cm 3 or less, preferably 2×10 16 atoms/cm 3 or less.

　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。 By using an oxide semiconductor with sufficiently reduced impurities in the channel formation region of a transistor, stable electrical characteristics can be achieved.

［ｃ軸配向率］
　本発明の一態様の酸化物半導体層は、ＣＡＡＣ構造を有する。本発明の一態様の酸化物半導体層の結晶性の高さは、例えば、結晶配向性を用いて評価することができる。 [c-axis orientation rate]
The oxide semiconductor layer of one embodiment of the present invention has a CAAC structure. The crystallinity of the oxide semiconductor layer of one embodiment of the present invention can be evaluated using crystal orientation, for example.

　結晶配向性は、ＴＥＭ像の高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理を行うことで得られるＦＦＴパターンから得ることができる。具体的には、ＦＦＴパターンを用いて結晶軸の方向を得ることができる。ＦＦＴ処理により得られるＦＦＴパターンは、電子線回折パターンと同様の逆格子空間情報を反映する。 Crystal orientation can be obtained from the Fast Fourier Transform (FFT) pattern obtained by performing FFT processing on the TEM image. Specifically, the direction of the crystal axis can be obtained using the FFT pattern. The FFT pattern obtained by FFT processing reflects reciprocal lattice space information similar to that of an electron diffraction pattern.

　酸化物半導体層のＴＥＭ像内を領域ごとにＦＦＴ処理を行うことで、各領域の結晶配向性を得ることができる。例えば、ある面積の範囲において、領域ごとに結晶配向性を得ることにより、結晶配向性を示すマップを形成することができる。具体的には、層状の結晶部を有する領域のＦＦＴパターンにおいて、強度の高い２つのスポットが観察される。当該２つのスポットを結ぶ線分の角度から、当該領域の結晶軸の方向を得ることができる。 By performing FFT processing on each region in the TEM image of the oxide semiconductor layer, the crystal orientation of each region can be obtained. For example, by obtaining the crystal orientation of each region within a certain area, a map showing the crystal orientation can be formed. Specifically, two spots of high intensity are observed in the FFT pattern of a region having layered crystal parts. The direction of the crystal axis of the region can be obtained from the angle of the line segment connecting the two spots.

　結晶配向性を示すマップにおいて、ｃ軸配向している領域の割合を算出することにより、ｃ軸配向率を算出することができる。なお、ｃ軸配向している領域はここでは、配向がｃ軸と一致する領域、及び、ｃ軸との差が好ましくは２０度以内の領域、より好ましくは１５°以内の領域、より好ましくは１０°以内の領域、さらに好ましくは５°以内の領域とする。ここで、ｃ軸の角度は、被形成面に対する角度とする。 The c-axis orientation rate can be calculated by calculating the percentage of c-axis oriented regions in a map showing crystal orientation. Note that c-axis oriented regions are defined here as regions whose orientation coincides with the c-axis, and regions whose difference from the c-axis is preferably within 20 degrees, more preferably within 15 degrees, more preferably within 10 degrees, and even more preferably within 5 degrees. Here, the angle of the c-axis is defined as the angle with respect to the surface to be formed.

　本発明の一態様の酸化物半導体層において、ｃ軸配向率は、例えば、酸化物半導体層の断面、あるいは平面のＴＥＭ観察を行い、上記に述べた結晶配向性を示すマップを用いて算出することができる。また、ＦＦＴを行う領域（ＦＦＴウィンドウともいう）は、例えば、直径１．０ｎｍの円とすることができる。なおＦＦＴを行う領域は円には限られない。 In the oxide semiconductor layer of one embodiment of the present invention, the c-axis orientation rate can be calculated, for example, by performing TEM observation of a cross section or a plan view of the oxide semiconductor layer and using the map showing the crystal orientation described above. In addition, the region where FFT is performed (also referred to as FFT window) can be, for example, a circle with a diameter of 1.0 nm. Note that the region where FFT is performed is not limited to a circle.

　また、断面ＴＥＭ像を用いて解析を行う場合には、断面ＴＥＭ像の観察範囲は例えば、被形成面に垂直な方向を縦方向として、横方向に１００ｎｍの幅の領域とすることができる。なお、観察範囲はこれに限定されない。 In addition, when performing analysis using a cross-sectional TEM image, the observation range of the cross-sectional TEM image can be, for example, a region with a width of 100 nm in the horizontal direction, with the direction perpendicular to the surface to be formed being the vertical direction. Note that the observation range is not limited to this.

　本発明の一態様の酸化物半導体層において、ｃ軸配向率は、好ましくは５０％以上、より好ましくは６０％以上、より好ましくは７０％以上、より好ましくは８０％以上、より好ましくは９０％以上、さらに好ましくは９５％以上である。ここで、ｃ軸配向率は例えばｃ軸との差が２０°以内の領域の割合として算出することが好ましい。 In the oxide semiconductor layer of one embodiment of the present invention, the c-axis orientation rate is preferably 50% or more, more preferably 60% or more, more preferably 70% or more, more preferably 80% or more, more preferably 90% or more, and even more preferably 95% or more. Here, the c-axis orientation rate is preferably calculated as the percentage of the region where the difference from the c-axis is within 20°, for example.

　また、酸化物半導体２３０ａとして成膜を行った領域、酸化物半導体２３０ｂとして成膜を行った領域、及び酸化物半導体２３０ｃとして成膜を行った領域のｃ軸配向率をそれぞれ、Ｒｃ１、Ｒｃ２、及びＲｃ３とする。Ｒｃ２は好ましくは５０％以上、より好ましくは６０％以上、より好ましくは７０％以上、より好ましくは８０％以上、より好ましくは９０％以上、さらに好ましくは９５％以上である。また、Ｒｃ３は好ましくは５０％以上、より好ましくは６０％以上、より好ましくは７０％以上、より好ましくは８０％以上、より好ましくは９０％以上、さらに好ましくは９５％以上である。Ｒｃ３／Ｒｃ１は、１より大きいことが好ましい。また、Ｒｃ２／Ｒｃ１は、１より大きいことが好ましい。ここで、ｃ軸配向率は例えばｃ軸との差が２０°以内の領域の割合として算出することが好ましい。 The c-axis orientation rates of the region where the oxide semiconductor 230a is formed, the region where the oxide semiconductor 230b is formed, and the region where the oxide semiconductor 230c is formed are Rc1, Rc2, and Rc3, respectively. Rc2 is preferably 50% or more, more preferably 60% or more, more preferably 70% or more, more preferably 80% or more, more preferably 90% or more, and even more preferably 95% or more. Rc3 is preferably 50% or more, more preferably 60% or more, more preferably 70% or more, more preferably 80% or more, more preferably 90% or more, and even more preferably 95% or more. Rc3/Rc1 is preferably greater than 1. Rc2/Rc1 is preferably greater than 1. Here, the c-axis orientation rate is preferably calculated as the percentage of the region where the difference from the c-axis is within 20°, for example.

　なお、酸化物半導体層２３０は、作製後においては、酸化物半導体２３０ａ、２３０ｂ、及び２３０ｃの境界は明確に観察されない場合がある。 Note that after the oxide semiconductor layer 230 is fabricated, the boundaries between the oxide semiconductors 230a, 230b, and 230c may not be clearly observed.

　本発明の一態様の酸化物半導体層２３０は、層２２９上から順に、第１の領域、第２の領域、及び第３の領域の３つの領域に区切ることができる。各領域は、層状の領域である。 The oxide semiconductor layer 230 of one embodiment of the present invention can be divided into three regions, a first region, a second region, and a third region, in this order from the top of the layer 229. Each region is a layered region.

　第１の領域、第２の領域、及び第３の領域はそれぞれ、ＣＡＡＣ構造を有する。また、第３の領域のｃ軸配向率は第１の領域のｃ軸配向率より高いことが好ましい。また、第２の領域のｃ軸配向率は、第１の領域のｃ軸配向率より高いことが好ましい。また、第３の領域のｃ軸配向率は、好ましくは５０％以上、より好ましくは６０％以上、より好ましくは７０％以上、より好ましくは８０％以上、より好ましくは９０％以上、さらに好ましくは９５％以上である。また、第２の領域のｃ軸配向率は、好ましくは５０％以上、より好ましくは６０％以上、より好ましくは７０％以上、より好ましくは８０％以上、より好ましくは９０％以上、さらに好ましくは９５％以上である。ここで、ｃ軸配向率は例えばｃ軸との差が２０°以内の領域の割合として算出することが好ましい。 The first region, the second region, and the third region each have a CAAC structure. The c-axis orientation rate of the third region is preferably higher than that of the first region. The c-axis orientation rate of the second region is preferably higher than that of the first region. The c-axis orientation rate of the third region is preferably 50% or more, more preferably 60% or more, more preferably 70% or more, more preferably 80% or more, more preferably 90% or more, and even more preferably 95% or more. The c-axis orientation rate of the second region is preferably 50% or more, more preferably 60% or more, more preferably 70% or more, more preferably 80% or more, more preferably 90% or more, and even more preferably 95% or more. Here, the c-axis orientation rate is preferably calculated as the percentage of the region whose difference from the c-axis is within 20°, for example.

　第１の領域は層２２９の上面から０ｎｍ以上３ｎｍ以下に位置し、第３の領域は、酸化物半導体層２３０の上面から０ｎｍ以上３ｎｍ以下に位置する。 The first region is located at a distance of 0 nm to 3 nm from the top surface of layer 229, and the third region is located at a distance of 0 nm to 3 nm from the top surface of oxide semiconductor layer 230.

　または、各領域の層の厚さは、例えば、概略同じである。 Or, the layer thicknesses of each region may be, for example, approximately the same.

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

（実施の形態４）
　本実施の形態では、本発明の一態様の記憶装置について図２２乃至図２５を用いて説明する。本実施の形態では、センスアンプを含む駆動回路が設けられる層上に、メモリセルを有する層が積層して設けられた記憶装置の構成例について説明する。 (Embodiment 4)
In this embodiment, a memory device of one embodiment of the present invention will be described with reference to Fig. 22 to Fig. 25. In this embodiment, a configuration example of a memory device in which a layer having memory cells is stacked over a layer in which a driver circuit including a sense amplifier is provided will be described.

＜記憶装置の構成例＞
　図２２に、本発明の一態様に係る記憶装置４８０の構成例を示すブロック図を示す。図２２に示す記憶装置４８０は、層４２０と、積層された層４７０と、を有する。 <Configuration example of storage device>
22 is a block diagram illustrating a configuration example of a memory device 480 according to one embodiment of the present invention. The memory device 480 illustrated in FIG. 22 includes a layer 420 and a stacked layer 470.

　層４２０は、Ｓｉトランジスタを有する層である。層４７０では、素子層４３０［１］乃至４３０［ｍ］（ｍは２以上の整数。）が積層して設けられる。素子層４３０［１］乃至４３０［ｍ］は、ＯＳトランジスタを有する層である。ＯＳトランジスタを有する層が積層して設けられる層４７０は、層４２０上に積層して設けることができる。 Layer 420 is a layer having a Si transistor. In layer 470, element layers 430[1] to 430[m] (m is an integer of 2 or more) are stacked. Element layers 430[1] to 430[m] are layers having an OS transistor. Layer 470, in which layers having OS transistors are stacked, can be stacked on layer 420.

　素子層４３０［１］乃至４３０［ｍ］が有するＯＳトランジスタ及び容量素子といった素子は、メモリセルを構成する。図２２では、素子層４３０［１］乃至４３０［ｍ］において、ｍ行ｎ列（ｎは２以上の整数）のマトリクス状に配置された複数のメモリセル４３２を有する例を示している。 Elements such as OS transistors and capacitors included in the element layers 430[1] to 430[m] constitute memory cells. FIG. 22 shows an example in which the element layers 430[1] to 430[m] have a plurality of memory cells 432 arranged in a matrix of m rows and n columns (n is an integer of 2 or more).

　図２２では、１行１列目のメモリセル４３２をメモリセル４３２［１，１］と示し、ｍ行ｎ列目のメモリセル４３２をメモリセル４３２［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル４３２をメモリセル４３２［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。 22, the memory cell 432 in the first row and first column is indicated as memory cell 432[1,1], and the memory cell 432 in the mth row and nth column is indicated as memory cell 432[m,n]. In this embodiment and the like, an arbitrary row may be indicated as row i. An arbitrary column may be indicated as column j. Thus, i is an integer between 1 and m, and j is an integer between 1 and n. In this embodiment and the like, the memory cell 432 in the ith row and jth column is indicated as memory cell 432[i,j]. In this embodiment and the like, when "i+α" (α is a positive or negative integer) is indicated, "i+α" is not less than 1 and does not exceed m. Similarly, when "j+α" is indicated, "j+α" is not less than 1 and does not exceed n.

　また図２２では、一例として、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を図示している。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。なお素子層４３０［１］乃至４３０［ｍ］の層数と、配線ＷＬ（及び配線ＰＬ）の本数は、同じでなくてもよい。 22 shows, as an example, m wirings WL extending in the row direction, m wirings PL extending in the row direction, and n wirings BL extending in the column direction. In this embodiment and the like, the first wiring WL (first row) is shown as wiring WL[1], and the mth wiring WL (mth row) is shown as wiring WL[m]. Similarly, the first wiring PL (first row) is shown as wiring PL[1], and the mth wiring PL (mth row) is shown as wiring PL[m]. Similarly, the first wiring BL (first column) is shown as wiring BL[1], and the nth wiring BL (nth column) is shown as wiring BL[n]. Note that the number of layers of the element layers 430[1] to 430[m] and the number of wirings WL (and wirings PL) do not have to be the same.

　ｉ行目に設けられた複数のメモリセル４３２は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル４３２は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。 The multiple memory cells 432 provided in the i-th row are electrically connected to the wiring WL (wiring WL[i]) in the i-th row and the wiring PL (wiring PL[i]) in the i-th row. The multiple memory cells 432 provided in the j-th column are electrically connected to the wiring BL (wiring BL[j]) in the j-th column.

　配線ＢＬは、データの書き込み及び読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、キャパシタに接続される定電位線としての機能を有する。なおバックゲート電位を伝える配線を別途設けることができる。 The wiring BL functions as a bit line for writing and reading data. The wiring WL functions as a word line for controlling the on/off (conductive or non-conductive) of an access transistor that functions as a switch. The wiring PL functions as a constant potential line connected to a capacitor. Note that a separate wiring for transmitting the backgate potential can be provided.

　素子層４３０［１］乃至４３０［ｍ］がそれぞれ有するメモリセル４３２は、配線ＢＬを介してセンスアンプ４４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）に接続される。配線ＢＬは、層４２０が設けられる基板表面の平行方向及び垂直方向に配置することができる。素子層４３０［１］乃至４３０［ｍ］が有するメモリセル４３２から延びて設けられる配線ＢＬを、基板表面の水平方向に配置される配線に加え、垂直方向に配置される配線で構成することで、素子層４３０とセンスアンプ４４６との間の配線の長さを短くできる。メモリセルとセンスアンプとの間の信号伝搬距離を短くでき、ビット線の抵抗及び寄生容量が大幅に削減されるため、消費電力及び信号遅延の低減が実現できる。そのため、記憶装置４８０の消費電力及び信号遅延の低減が実現できる。またメモリセル４３２が有するキャパシタの容量を小さくしても動作させることが可能となる。そのため、記憶装置４８０の小型化が実現できる。 The memory cells 432 of the element layers 430[1] to 430[m] are connected to the sense amplifier 446 via wiring BL. The wiring BL can be arranged in a parallel direction and a vertical direction of the substrate surface on which the layer 420 is provided. The wiring BL extending from the memory cells 432 of the element layers 430[1] to 430[m] can be configured with wiring arranged in a vertical direction in addition to wiring arranged in a horizontal direction on the substrate surface, thereby shortening the length of the wiring between the element layer 430 and the sense amplifier 446. The signal propagation distance between the memory cell and the sense amplifier can be shortened, and the resistance and parasitic capacitance of the bit line can be significantly reduced, thereby reducing the power consumption and signal delay. Therefore, the power consumption and signal delay of the memory device 480 can be reduced. In addition, it is possible to operate even if the capacitance of the capacitor of the memory cell 432 is reduced. Therefore, the memory device 480 can be made smaller.

　層４２０は、ＰＳＷ４７１（パワースイッチ）、ＰＳＷ４７２、及び周辺回路４２２を有する。周辺回路４２２は、駆動回路４４０、コントロール回路４７３（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、及び電圧生成回路４７４を有する。なお層４２０が有する各回路は、Ｓｉトランジスタを有する回路である。 Layer 420 has PSW 471 (power switch), PSW 472, and peripheral circuit 422. Peripheral circuit 422 has drive circuit 440, control circuit 473, and voltage generation circuit 474. Each circuit in layer 420 has a Si transistor.

　記憶装置４８０において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。 In the memory device 480, each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or other signals may be added. Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside. Signal CLK is a clock signal.

　また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路４７３で生成してもよい。 Furthermore, signals BW, CE, and GW are control signals. Signal CE is a chip enable signal, signal GW is a global write enable signal, and signal BW is a byte write enable signal. Signal ADDR is an address signal. Signal WDA is write data, and signal RDA is read data. Signals PON1 and PON2 are signals for power gating control. Signals PON1 and PON2 may be generated by control circuit 473.

　コントロール回路４７３は、記憶装置４８０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置４８０の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路４７３は、この動作モードが実行されるように、駆動回路４４０の制御信号を生成する。 The control circuit 473 is a logic circuit that has the function of controlling the overall operation of the memory device 480. For example, the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 480. Alternatively, the control circuit 473 generates a control signal for the drive circuit 440 so that this operation mode is executed.

　電圧生成回路４７４は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路４７４への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路４７４へ入力され、電圧生成回路４７４は負電圧を生成する。 The voltage generation circuit 474 has the function of generating a negative voltage. The signal WAKE has the function of controlling the input of the signal CLK to the voltage generation circuit 474. For example, when an H-level signal is applied to the signal WAKE, the signal CLK is input to the voltage generation circuit 474, and the voltage generation circuit 474 generates a negative voltage.

　駆動回路４４０は、メモリセル４３２に対するデータの書き込み及び読み出しをするための回路である。駆動回路４４０は、行デコーダ４４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）に加え、前述したセンスアンプ４４６を有する。 The drive circuit 440 is a circuit for writing and reading data to the memory cells 432. The drive circuit 440 has a row decoder 442, a column decoder 444, a row driver 443, a column driver 445, an input circuit 447, an output circuit 448, and the sense amplifier 446 described above.

　行デコーダ４４２及び列デコーダ４４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４４２は、アクセスする行を指定するための回路であり、列デコーダ４４４は、アクセスする列を指定するための回路である。行ドライバ４４３は、行デコーダ４４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４４５は、データをメモリセル４３２に書き込む機能、メモリセル４３２からデータを読み出す機能、読み出したデータを保持する機能等を有する。 The row decoder 442 and column decoder 444 have the function of decoding the signal ADDR. The row decoder 442 is a circuit for specifying the row to be accessed, and the column decoder 444 is a circuit for specifying the column to be accessed. The row driver 443 has the function of selecting the wiring WL specified by the row decoder 442. The column driver 445 has the function of writing data to the memory cell 432, reading data from the memory cell 432, and retaining the read data.

　入力回路４４７は、信号ＷＤＡを保持する機能を有する。入力回路４４７が保持するデータは、列ドライバ４４５に出力される。入力回路４４７の出力データが、メモリセル４３２に書き込むデータ（Ｄｉｎ）である。列ドライバ４４５がメモリセル４３２から読み出したデータ（Ｄｏｕｔ）は、出力回路４４８に出力される。出力回路４４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４４８は、Ｄｏｕｔを記憶装置４８０の外部に出力する機能を有する。出力回路４４８から出力されるデータが信号ＲＤＡである。 The input circuit 447 has a function of holding a signal WDA. The data held by the input circuit 447 is output to the column driver 445. The output data of the input circuit 447 is the data (Din) to be written to the memory cell 432. The data (Dout) read from the memory cell 432 by the column driver 445 is output to the output circuit 448. The output circuit 448 has a function of holding Dout. In addition, the output circuit 448 has a function of outputting Dout to the outside of the memory device 480. The data output from the output circuit 448 is the signal RDA.

　ＰＳＷ４７１は周辺回路４２２へのＶＤＤの供給を制御する機能を有する。ＰＳＷ４７２は、行ドライバ４４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置４８０の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ４７１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ４７２のオン・オフが制御される。図２２では、周辺回路４２２において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。 PSW471 has a function of controlling the supply of VDD to the peripheral circuit 422. PSW472 has a function of controlling the supply of VHM to the row driver 443. Here, the high power supply voltage of the memory device 480 is VDD, and the low power supply voltage is GND (ground potential). VHM is a high power supply voltage used to set the word line to a high level, and is higher than VDD. The on/off of PSW471 is controlled by signal PON1, and the on/off of PSW472 is controlled by signal PON2. In FIG. 22, the number of power supply domains to which VDD is supplied in the peripheral circuit 422 is one, but it is also possible to have multiple power supply domains. In this case, a power switch can be provided for each power supply domain.

　素子層４３０［１］乃至４３０［ｍ］は、層４２０上に重ねて設けることができる。図２３Ａに、層４２０上に５層（ｍ＝５）の素子層４３０［１］乃至４３０［５］を重ねて設けられる様子を示す記憶装置４８０の斜視図を示している。 The element layers 430[1] to 430[m] can be stacked on the layer 420. FIG. 23A shows a perspective view of the memory device 480 showing five (m=5) element layers 430[1] to 430[5] stacked on the layer 420.

　図２３Ａでは、１層目に設けられた素子層４３０を素子層４３０［１］と示し、２層目に設けられた素子層４３０を素子層４３０［２］と示し、５層目に設けられた素子層４３０を素子層４３０［５］と示している。また図２３Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、及び配線ＰＬと、Ｙ方向及びＺ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬ及び配線ＢＬＢと、を図示している。配線ＢＬＢは、反転ビット線である。なお、図面を見やすくするため、素子層４３０それぞれが有する配線ＷＬ及び配線ＰＬの記載を一部省略している。 In FIG. 23A, the element layer 430 provided in the first layer is shown as element layer 430[1], the element layer 430 provided in the second layer is shown as element layer 430[2], and the element layer 430 provided in the fifth layer is shown as element layer 430[5]. Also shown in FIG. 23A are wiring WL and wiring PL extending in the X direction, and wiring BL and wiring BLB extending in the Y direction and Z direction (directions perpendicular to the substrate surface on which the driver circuit is provided). Wiring BLB is an inverted bit line. Note that in order to make the drawing easier to understand, some of the wiring WL and wiring PL of each element layer 430 are omitted.

　図２３Ｂに、図２３Ａで図示した配線ＢＬ及び配線ＢＬＢに接続されたセンスアンプ４４６、及び配線ＢＬ及び配線ＢＬＢに接続された素子層４３０［１］乃至４３０［５］が有するメモリセル４３２の構成例を説明する模式図を示す。なお、１つの配線ＢＬ及び配線ＢＬＢに複数のメモリセル（メモリセル４３２）が電気的に接続される構成を「メモリストリング」ともいう。 FIG. 23B is a schematic diagram illustrating a configuration example of the sense amplifier 446 connected to the wiring BL and wiring BLB illustrated in FIG. 23A, and the memory cells 432 included in the element layers 430[1] to 430[5] connected to the wiring BL and wiring BLB. Note that a configuration in which multiple memory cells (memory cells 432) are electrically connected to one wiring BL and wiring BLB is also referred to as a "memory string."

　図２３Ｂでは、配線ＢＬＢに接続されるメモリセル４３２の回路構成の一例を図示している。メモリセル４３２は、トランジスタ４３７及び容量素子４３８を有する。トランジスタ４３７、容量素子４３８、及び各配線（ＢＬ、及びＷＬなど）についても、例えば配線ＢＬ［１］及び配線ＷＬ［１］を配線ＢＬ及び配線ＷＬなどのようにいう場合がある。メモリセル４３２には、例えば、先の実施の形態で例示したメモリセル３０を適用することができる。つまり、トランジスタ４３７として、トランジスタ１０を用い、容量素子４３８として、容量素子５０を用いることができる。また、センスアンプ４４６が有するトランジスタとしては、トランジスタ９０（図１８参照）を用いることができる。 FIG. 23B illustrates an example of a circuit configuration of a memory cell 432 connected to wiring BLB. The memory cell 432 includes a transistor 437 and a capacitor 438. The transistor 437, the capacitor 438, and each wiring (BL, WL, etc.) may also be referred to as wiring BL and wiring WL, instead of wiring BL[1] and wiring WL[1]. For example, the memory cell 30 illustrated in the previous embodiment can be applied to the memory cell 432. That is, the transistor 10 can be used as the transistor 437, and the capacitor 50 can be used as the capacitor 438. The transistor included in the sense amplifier 446 can be a transistor 90 (see FIG. 18).

　メモリセル４３２において、トランジスタ４３７のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ４３７のソースまたはドレインの他方は容量素子４３８の一方の電極に接続される。容量素子４３８の他方の電極は、配線ＰＬに接続される。トランジスタ４３７のゲートは配線ＷＬに接続される。 In the memory cell 432, one of the source and drain of the transistor 437 is connected to the wiring BL. The other of the source and drain of the transistor 437 is connected to one electrode of the capacitor 438. The other electrode of the capacitor 438 is connected to the wiring PL. The gate of the transistor 437 is connected to the wiring WL.

　配線ＰＬは、容量素子４３８の電位を保持するための定電位を与える配線である。複数の配線ＰＬ同士を接続して１つの配線として用いることで配線数を削減することができる。 The wiring PL is a wiring that provides a constant potential to maintain the potential of the capacitor element 438. By connecting multiple wirings PL together and using them as one wiring, the number of wirings can be reduced.

　本発明の一態様では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線を、層４２０が設けられる基板表面の垂直方向に配置する。加えて、メモリセル４３２が有するトランジスタ４３７及び容量素子４３８を、層４２０が設けられる基板表面の垂直方向に並べて配置する。各素子及び各配線を基板表面の垂直方向に設けることで、素子層間の配線の長さを短くできるとともに、単位面積当たりに設けられる素子の密度を高めることができる。そのため、記憶容量及び消費電力の低減に優れた記憶装置とすることができる。 In one embodiment of the present invention, OS transistors are stacked and wirings that function as bit lines are arranged in a direction perpendicular to the surface of the substrate on which the layer 420 is provided. In addition, the transistor 437 and the capacitor 438 of the memory cell 432 are arranged in a direction perpendicular to the surface of the substrate on which the layer 420 is provided. By providing each element and each wiring in a direction perpendicular to the surface of the substrate, the length of the wiring between element layers can be shortened and the density of elements provided per unit area can be increased. Therefore, a memory device with excellent memory capacity and reduced power consumption can be obtained.

［メモリセル４３２、センスアンプ４４６の構成例］
　図２４Ａ及び図２４Ｂには、上述したメモリセル４３２に対応する回路図、及び当該回路図に対応する回路ブロック図を示す。図２４Ａ及び図２４Ｂに図示するように、メモリセル４３２は図面等においてブロックとして表す場合がある。なお図２４Ａ及び図２４Ｂに図示する配線ＢＬは、配線ＢＬＢに置き換えた場合も同様に表すことができる。 [Example of configuration of memory cell 432 and sense amplifier 446]
24A and 24B show a circuit diagram corresponding to the memory cell 432 described above and a circuit block diagram corresponding to the circuit diagram. As shown in Fig. 24A and Fig. 24B, the memory cell 432 may be shown as a block in the drawings. Note that the wiring BL shown in Fig. 24A and Fig. 24B can be similarly expressed when replaced with a wiring BLB.

　また、図２４Ｃ及び図２４Ｄには、上述したセンスアンプ４４６に対応する回路図、及び当該回路図に対応する回路ブロック図を示す。センスアンプ４４６は、スイッチ回路４８２、プリチャージ回路４８３、プリチャージ回路４８４、増幅回路４８５を図示している。また、配線ＢＬ、配線ＢＬＢの他、読み出される信号を出力する配線ＳＡ＿ＯＵＴ、配線ＳＡ＿ＯＵＴＢを図示している。 24C and 24D show a circuit diagram corresponding to the above-mentioned sense amplifier 446 and a circuit block diagram corresponding to the circuit diagram. The sense amplifier 446 shows a switch circuit 482, a precharge circuit 483, a precharge circuit 484, and an amplifier circuit 485. In addition to the wiring BL and wiring BLB, wiring SA_OUT and wiring SA_OUTB that output the read signal are also shown.

　スイッチ回路４８２は、図２４Ｃに図示するように、例えばｎチャネル型のトランジスタ４８２＿１、４８２＿２を有する。トランジスタ４８２＿１、４８２＿２は、信号ＣＳＥＬに応じて、配線ＳＡ＿ＯＵＴ、配線ＳＡ＿ＯＵＴＢの配線対と、配線ＢＬ、配線ＢＬＢの配線対と、の導通状態を切り替える。 As shown in FIG. 24C, the switch circuit 482 has, for example, n-channel transistors 482_1 and 482_2. The transistors 482_1 and 482_2 switch the conduction state between the wiring pair of the wiring SA_OUT and the wiring SA_OUTB and the wiring pair of the wiring BL and the wiring BLB in response to the signal CSEL.

　プリチャージ回路４８３は、図２４Ｃに図示するように、ｎチャネル型のトランジスタ４８３＿１乃至４８３＿３で構成される。プリチャージ回路４８３は、信号ＥＱに応じて、配線ＢＬ及び配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。 The precharge circuit 483 is composed of n-channel transistors 483_1 to 483_3 as shown in FIG. 24C. The precharge circuit 483 is a circuit for precharging the wiring BL and the wiring BLB to an intermediate potential VPRE that corresponds to a potential VDD/2 in response to a signal EQ.

　プリチャージ回路４８４は、図２４Ｃに図示するように、ｐチャネル型のトランジスタ４８４＿１乃至４８４＿３で構成される。プリチャージ回路４８４は、信号ＥＱＢに応じて、配線ＢＬ及び配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。 The precharge circuit 484 is composed of p-channel transistors 484_1 to 484_3 as shown in FIG. 24C. The precharge circuit 484 is a circuit for precharging the wiring BL and the wiring BLB to an intermediate potential VPRE that corresponds to a potential VDD/2 in response to a signal EQB.

　増幅回路４８５は、図２４Ｃに図示するように、配線ＳＡＰまたは配線ＳＡＮに接続された、ｐチャネル型のトランジスタ４８５＿１、４８５＿２及びｎチャネル型のトランジスタ４８５＿３、４８５＿４で構成される。配線ＳＡＰまたは配線ＳＡＮは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ４８５＿１乃至４８５＿４は、インバータループを構成するトランジスタである。 As shown in FIG. 24C, the amplifier circuit 485 is composed of p-channel transistors 485_1 and 485_2 and n-channel transistors 485_3 and 485_4 connected to a wiring SAP or wiring SAN. The wiring SAP or wiring SAN has a function of providing VDD or VSS. The transistors 485_1 to 485_4 are transistors that form an inverter loop.

　また、図２４Ｄには図２４Ｃ等で説明したセンスアンプ４４６に対応する回路ブロック図を示す。図２４Ｄに図示するように、センスアンプ４４６は図面等においてブロックとして表す場合がある。 FIG. 24D also shows a circuit block diagram corresponding to the sense amplifier 446 described in FIG. 24C etc. As shown in FIG. 24D, the sense amplifier 446 may be represented as a block in drawings etc.

　図２５は、図２２の記憶装置４８０の回路図である。図２５では、図２４Ａ乃至図２４Ｄで説明した回路ブロックを用いて図示している。 FIG. 25 is a circuit diagram of the memory device 480 of FIG. 22. In FIG. 25, the circuit blocks described in FIG. 24A to FIG. 24D are used for illustration.

　図２５に図示するように素子層４３０［ｍ］を含む層４７０は、メモリセル４３２を有する。図２５に図示するメモリセル４３２は、一例として、対になる配線ＢＬ［１］及び配線ＢＬＢ［１］、または配線ＢＬ［２］及び配線ＢＬＢ［２］に接続される。配線ＢＬに接続されるメモリセル４３２は、データの書き込みまたは読み出しがされるメモリセルである。 25, the layer 470 including the element layer 430[m] has a memory cell 432. As an example, the memory cell 432 shown in FIG. 25 is connected to a pair of wirings BL[1] and BLB[1], or wirings BL[2] and BLB[2]. The memory cell 432 connected to the wiring BL is a memory cell to which data is written or read.

　配線ＢＬ［１］及び配線ＢＬＢ［１］は、センスアンプ４４６［１］に接続され、配線ＢＬ［２］及び配線ＢＬＢ［２］は、センスアンプ４４６［２］に接続される。センスアンプ４４６［１］及びセンスアンプ４４６［２］は、図２４Ｃで説明した各種信号に応じてデータの読み出しを行うことができる。 The wiring BL[1] and the wiring BLB[1] are connected to the sense amplifier 446[1], and the wiring BL[2] and the wiring BLB[2] are connected to the sense amplifier 446[2]. The sense amplifier 446[1] and the sense amplifier 446[2] can read data in response to the various signals described in FIG. 24C.

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

（実施の形態５）
　本実施の形態では、本発明の一態様のトランジスタを適用することのできる表示装置の構成例について説明する。 (Embodiment 5)
In this embodiment, a structural example of a display device to which a transistor of one embodiment of the present invention can be applied will be described.

　本発明の一態様のトランジスタは、極めて微細なものとすることができるため、本発明の一態様のトランジスタを適用する表示装置は、極めて高精細な表示装置とすることができる。例えば、本発明の一態様の表示装置は、腕時計型、及び、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能な機器（ＨＭＤ：Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）の表示部に用いることができる。 Since the transistor of one embodiment of the present invention can be made extremely fine, a display device to which the transistor of one embodiment of the present invention is applied can be a display device with extremely high resolution. For example, the display device of one embodiment of the present invention can be used in the display portion of a wristwatch-type or bracelet-type information terminal (wearable device), as well as in the display portion of a head-mounted display (HMD), a VR device such as a head-mounted display, and a glasses-type AR device.

［表示モジュール］
　図２６Ａに、表示モジュール２８０の斜視図を示す。表示モジュール２８０は、表示装置２００Ａと、ＦＰＣ２９０と、を有する。なお、表示モジュール２８０が有する表示パネルは表示装置２００Ａに限られず、後述する表示装置２００Ｂまたは表示装置２００Ｃであってもよい。 [Display module]
26A shows a perspective view of a display module 280. The display module 280 includes a display device 200A and an FPC 290. Note that the display panel included in the display module 280 is not limited to the display device 200A, and may be a display device 200B or a display device 200C described later.

　表示モジュール２８０は、基板２９１及び基板２９２を有する。表示モジュール２８０は、表示部２８１を有する。表示部２８１は、画像を表示する領域である。 Display module 280 has substrate 291 and substrate 292. Display module 280 has display section 281. Display section 281 is an area that displays an image.

　図２６Ｂに、基板２９１側の構成を模式的に示した斜視図を示している。基板２９１上には、回路部２８２と、回路部２８２上の画素回路部２８３と、画素回路部２８３上の画素部２８４と、が積層されている。また、基板２９１上の画素部２８４と重ならない部分に、ＦＰＣ２９０と接続するための端子部２８５が設けられている。端子部２８５と回路部２８２とは、複数の配線により構成される配線部２８６により電気的に接続されている。 FIG. 26B shows a perspective view that shows a schematic configuration on the substrate 291 side. On the substrate 291, a circuit section 282, a pixel circuit section 283 on the circuit section 282, and a pixel section 284 on the pixel circuit section 283 are stacked. In addition, a terminal section 285 for connecting to an FPC 290 is provided in a portion of the substrate 291 that does not overlap with the pixel section 284. The terminal section 285 and the circuit section 282 are electrically connected by a wiring section 286 that is composed of a plurality of wirings.

　画素部２８４は、周期的に配列した複数の画素２８４ａを有する。図２６Ｂの右側に、１つの画素２８４ａの拡大図を示している。画素２８４ａは、赤色の光を発する発光素子１１０Ｒ、緑色の光を発する発光素子１１０Ｇ、及び、青色の光を発する発光素子１１０Ｂを有する。 The pixel section 284 has a number of pixels 284a arranged periodically. An enlarged view of one pixel 284a is shown on the right side of FIG. 26B. The pixel 284a has a light-emitting element 110R that emits red light, a light-emitting element 110G that emits green light, and a light-emitting element 110B that emits blue light.

　画素回路部２８３は、周期的に配列した複数の画素回路２８３ａを有する。１つの画素回路２８３ａは、１つの画素２８４ａが有する３つの発光デバイスの発光を制御する回路である。１つの画素回路２８３ａには、１つの発光デバイスの発光を制御する回路が３つ設けられる構成としてもよい。例えば、画素回路２８３ａは、１つの発光デバイスにつき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量素子と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソースにはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示パネルが実現されている。 The pixel circuit section 283 has a number of pixel circuits 283a arranged periodically. Each pixel circuit 283a is a circuit that controls the light emission of three light-emitting devices in one pixel 284a. One pixel circuit 283a may be configured to have three circuits that control the light emission of one light-emitting device. For example, the pixel circuit 283a may be configured to have at least one selection transistor, one current control transistor (drive transistor), and a capacitance element for each light-emitting device. At this time, a gate signal is input to the gate of the selection transistor, and a source signal is input to the source. This realizes an active matrix display panel.

　回路部２８２は、画素回路部２８３の各画素回路２８３ａを駆動する回路を有する。例えば、ゲート線駆動回路、及び、ソース線駆動回路の一方または双方を有することが好ましい。このほか、演算回路、メモリ回路、及び電源回路等の少なくとも一つを有していてもよい。また、回路部２８２に設けられるトランジスタが画素回路２８３ａの一部を構成してもよい。すなわち、画素回路２８３ａが、画素回路部２８３が有するトランジスタと、回路部２８２が有するトランジスタと、により構成されていてもよい。 The circuit portion 282 has a circuit that drives each pixel circuit 283a of the pixel circuit portion 283. For example, it is preferable to have one or both of a gate line driver circuit and a source line driver circuit. In addition, it may have at least one of an arithmetic circuit, a memory circuit, a power supply circuit, etc. Furthermore, a transistor provided in the circuit portion 282 may constitute a part of the pixel circuit 283a. In other words, the pixel circuit 283a may be constituted by a transistor included in the pixel circuit portion 283 and a transistor included in the circuit portion 282.

　ＦＰＣ２９０は、外部から回路部２８２にビデオ信号及び電源電位等を供給するための配線として機能する。また、ＦＰＣ２９０上にＩＣが実装されていてもよい。 The FPC 290 functions as wiring for supplying video signals, power supply potential, etc. from the outside to the circuit section 282. An IC may also be mounted on the FPC 290.

　表示モジュール２８０は、画素部２８４の下側に画素回路部２８３及び回路部２８２の一方または双方が重ねて設けられた構成とすることができるため、表示部２８１の開口率（有効表示面積比）を極めて高くすることができる。例えば表示部２８１の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、画素２８４ａを極めて高密度に配置することが可能で、表示部２８１の精細度を極めて高くすることができる。例えば、表示部２８１には、２０００ｐｐｉ以上、好ましくは３０００ｐｐｉ以上、より好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、２００００ｐｐｉ以下、または３００００ｐｐｉ以下の精細度で、画素２８４ａが配置されることが好ましい。 The display module 280 can be configured such that one or both of the pixel circuit section 283 and the circuit section 282 are provided overlappingly below the pixel section 284, so that the aperture ratio (effective display area ratio) of the display section 281 can be extremely high. For example, the aperture ratio of the display section 281 can be 40% or more and less than 100%, preferably 50% or more and 95% or less, and more preferably 60% or more and 95% or less. In addition, the pixels 284a can be arranged at an extremely high density, so that the resolution of the display section 281 can be extremely high. For example, it is preferable that the pixels 284a are arranged in the display section 281 at a resolution of 2000 ppi or more, preferably 3000 ppi or more, more preferably 5000 ppi or more, and even more preferably 6000 ppi or more, and 20000 ppi or less, or 30000 ppi or less.

　このような表示モジュール２８０は、極めて高精細であることから、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール２８０の表示部を視認する構成の場合であっても、表示モジュール２８０は極めて高精細な表示部２８１を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール２８０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば腕時計などの装着型の電子機器の表示部に好適に用いることができる。 Since such a display module 280 has extremely high resolution, it can be suitably used in VR devices such as head-mounted displays, or glasses-type AR devices. For example, even in a configuration in which the display section of the display module 280 is viewed through a lens, the display module 280 has an extremely high-resolution display section 281, so that even if the display section is enlarged with a lens, the pixels are not visible, and a highly immersive display can be performed. Furthermore, the display module 280 is not limited to this, and can be suitably used in electronic devices with relatively small display sections. For example, it can be suitably used in the display section of a wearable electronic device such as a wristwatch.

［表示装置２００Ａ］
　図２７に示す表示装置２００Ａは、基板３３１、発光素子１１０Ｒ、発光素子１１０Ｇ、発光素子１１０Ｂ、容量２４０、及びトランジスタ３２０を有する。 [Display device 200A]
The display device 200A shown in FIG. 27 includes a substrate 331, a light emitting element 110R, a light emitting element 110G, a light emitting element 110B, a capacitor 240, and a transistor 320.

　基板３３１は、図２６Ａにおける基板２９１に相当する。 Substrate 331 corresponds to substrate 291 in FIG. 26A.

　トランジスタ３２０は、チャネルが形成される半導体層に酸化物半導体が適用された、縦チャネル型のトランジスタである。トランジスタ３２０は、半導体層３２１、絶縁層３２３、導電層３２４、導電層３２５、及び導電層３２６等を有する。 Transistor 320 is a vertical channel transistor in which an oxide semiconductor is applied to the semiconductor layer in which the channel is formed. Transistor 320 has a semiconductor layer 321, an insulating layer 323, a conductive layer 324, a conductive layer 325, and a conductive layer 326.

　トランジスタ３２０には、実施の形態１で例示した各種トランジスタを適用できる。 The various transistors exemplified in embodiment 1 can be used for transistor 320.

　基板３３１上に、絶縁層３３２が設けられている。絶縁層３３２は、基板３３１から水または水素などの不純物がトランジスタ３２０に拡散すること、及び半導体層３２１から絶縁層３３２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３３２としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。 An insulating layer 332 is provided on the substrate 331. The insulating layer 332 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing from the substrate 331 to the transistor 320 and prevents oxygen from being released from the semiconductor layer 321 to the insulating layer 332 side. As the insulating layer 332, for example, a film in which hydrogen or oxygen is less likely to diffuse than a silicon oxide film, such as an aluminum oxide film, a hafnium oxide film, or a silicon nitride film, can be used.

　絶縁層３３２上に導電層３２７が設けられ、導電層３２７上に絶縁層３２９が設けられ、絶縁層３２９及び導電層３２７上に導電層３２５が設けられている。また導電層３２５上に絶縁層３３４と、絶縁層３３４上に導電層３２６が設けられている。絶縁層３３４及び導電層３２５には絶縁層３２９に達する開口が設けられ、当該開口内に、半導体層３２１及び絶縁層３２３が設けられている。絶縁層３２３上に絶縁層２６３が設けられ、絶縁層２６３に設けられた開口内に導電層３２７が設けられる。また絶縁層２６３上には、導電層３２７の上面と接する導電層３２８が設けられる。また導電層３２８を覆って、絶縁層２６４が設けられている。 A conductive layer 327 is provided on the insulating layer 332, an insulating layer 329 is provided on the conductive layer 327, and a conductive layer 325 is provided on the insulating layer 329 and the conductive layer 327. An insulating layer 334 is provided on the conductive layer 325, and a conductive layer 326 is provided on the insulating layer 334. An opening reaching the insulating layer 329 is provided in the insulating layer 334 and the conductive layer 325, and a semiconductor layer 321 and an insulating layer 323 are provided in the opening. An insulating layer 263 is provided on the insulating layer 323, and a conductive layer 327 is provided in the opening provided in the insulating layer 263. A conductive layer 328 in contact with the upper surface of the conductive layer 327 is provided on the insulating layer 263. An insulating layer 264 is provided to cover the conductive layer 328.

　絶縁層２６４は、層間絶縁層として機能する。絶縁層２６４と絶縁層２５４との間に、トランジスタ３２０に絶縁層２６４等から水または水素などの不純物が拡散することを防ぐバリア層を設けてもよい。バリア層としては、絶縁層３３２と同様の絶縁膜を用いることができる。 The insulating layer 264 functions as an interlayer insulating layer. A barrier layer may be provided between the insulating layer 264 and the insulating layer 254 to prevent impurities such as water or hydrogen from diffusing from the insulating layer 264 to the transistor 320. An insulating film similar to the insulating layer 332 can be used as the barrier layer.

　導電層３２６の一方と電気的に接続するプラグ２７４は、絶縁層２６４及び絶縁層２６３に埋め込まれるように設けられている。ここで、プラグ２７４は、絶縁層２６４の開口の側面、及び導電層３２６の上面の一部を覆う導電層２７４ａと、導電層２７４ａの上面に接する導電層２７４ｂとを有することが好ましい。このとき、導電層２７４ａとして、水素及び酸素が拡散しにくい導電材料を用いることが好ましい。 A plug 274 electrically connected to one side of the conductive layer 326 is provided so as to be embedded in the insulating layer 264 and the insulating layer 263. Here, the plug 274 preferably has a conductive layer 274a covering the side of the opening of the insulating layer 264 and a part of the upper surface of the conductive layer 326, and a conductive layer 274b in contact with the upper surface of the conductive layer 274a. In this case, it is preferable to use a conductive material in which hydrogen and oxygen are difficult to diffuse as the conductive layer 274a.

　また、絶縁層２６４上に容量２４０が設けられている。容量２４０は、導電層２４１と、導電層２４５と、これらの間に位置する絶縁層２４３を有する。導電層２４１は、容量２４０の一方の電極として機能し、導電層２４５は、容量２４０の他方の電極として機能し、絶縁層２４３は、容量２４０の誘電体として機能する。 Furthermore, a capacitor 240 is provided on the insulating layer 264. The capacitor 240 has a conductive layer 241, a conductive layer 245, and an insulating layer 243 located between them. The conductive layer 241 functions as one electrode of the capacitor 240, the conductive layer 245 functions as the other electrode of the capacitor 240, and the insulating layer 243 functions as a dielectric of the capacitor 240.

　導電層２４１は絶縁層２６４上に設けられ、絶縁層２５４に埋め込まれている。導電層２４１は、プラグ２７４によってトランジスタ３２０の導電層３２６と電気的に接続されている。絶縁層２４３は導電層２４１を覆って設けられる。導電層２４５は、絶縁層２４３を介して導電層２４１と重なる領域に設けられている。 The conductive layer 241 is provided on the insulating layer 264 and is embedded in the insulating layer 254. The conductive layer 241 is electrically connected to the conductive layer 326 of the transistor 320 by a plug 274. The insulating layer 243 is provided to cover the conductive layer 241. The conductive layer 245 is provided in a region that overlaps with the conductive layer 241 via the insulating layer 243.

　容量２４０を覆って、絶縁層２５５ａが設けられ、絶縁層２５５ａ上に絶縁層２５５ｂが設けられ、絶縁層２５５ｂ上に絶縁層２５５ｃが設けられている。 An insulating layer 255a is provided covering the capacitor 240, an insulating layer 255b is provided on the insulating layer 255a, and an insulating layer 255c is provided on the insulating layer 255b.

　絶縁層２５５ａ、絶縁層２５５ｂ、及び絶縁層２５５ｃには、それぞれ無機絶縁膜を好適に用いることができる。例えば、絶縁層２５５ａ及び絶縁層２５５ｃに酸化シリコン膜を用い、絶縁層２５５ｂに窒化シリコン膜を用いることが好ましい。これにより、絶縁層２５５ｂは、エッチング保護膜として機能させることができる。本実施の形態では、絶縁層２５５ｃの一部がエッチングされ、凹部が形成されている例を示すが、絶縁層２５５ｃに凹部が設けられていなくてもよい。 Insulating layer 255a, insulating layer 255b, and insulating layer 255c can each preferably be made of an inorganic insulating film. For example, it is preferable to use a silicon oxide film for insulating layer 255a and insulating layer 255c, and a silicon nitride film for insulating layer 255b. This allows insulating layer 255b to function as an etching protection film. In this embodiment, an example is shown in which part of insulating layer 255c is etched to form a recess, but insulating layer 255c does not necessarily have to have a recess.

　絶縁層２５５ｃ上に発光素子１１０Ｒ、発光素子１１０Ｇ、及び、発光素子１１０Ｂが設けられている。 Light emitting element 110R, light emitting element 110G, and light emitting element 110B are provided on insulating layer 255c.

　発光素子１１０Ｒは、画素電極１１１Ｒ、有機層１１２Ｒ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｇは、画素電極１１１Ｇ、有機層１１２Ｇ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｂは、画素電極１１１Ｂ、有機層１１２Ｂ、共通層１１４、及び共通電極１１３を有する。共通層１１４と共通電極１１３は、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂに共通に設けられる。 Light-emitting element 110R has pixel electrode 111R, organic layer 112R, common layer 114, and common electrode 113. Light-emitting element 110G has pixel electrode 111G, organic layer 112G, common layer 114, and common electrode 113. Light-emitting element 110B has pixel electrode 111B, organic layer 112B, common layer 114, and common electrode 113. Common layer 114 and common electrode 113 are provided in common to light-emitting element 110R, light-emitting element 110G, and light-emitting element 110B.

　発光素子１１０Ｒが有する有機層１１２Ｒは、少なくとも赤色の光を発する発光性の有機化合物を有する。発光素子１１０Ｇが有する有機層１１２Ｇは、少なくとも緑色の光を発する発光性の有機化合物を有する。発光素子１１０Ｂが有する有機層１１２Ｂは、少なくとも青色の光を発する発光性の有機化合物を有する。有機層１１２Ｒ、有機層１１２Ｇ、及び有機層１１２Ｂは、それぞれＥＬ層とも呼ぶことができ、少なくとも発光性の有機化合物を含む層（発光層）を有する。 The organic layer 112R of the light-emitting element 110R has a light-emitting organic compound that emits at least red light. The organic layer 112G of the light-emitting element 110G has a light-emitting organic compound that emits at least green light. The organic layer 112B of the light-emitting element 110B has a light-emitting organic compound that emits at least blue light. The organic layer 112R, the organic layer 112G, and the organic layer 112B can each be called an EL layer, and have at least a layer (light-emitting layer) that contains a light-emitting organic compound.

　表示装置２００Ａは、発光色ごとに、発光デバイスを作り分けているため、低輝度での発光と高輝度での発光で色度の変化が小さい。また、有機層１１２Ｒ、１１２Ｇ、１１２Ｂがそれぞれ離隔しているため、高精細な表示パネルであっても、隣接する副画素間におけるクロストークの発生を抑制することができる。したがって、高精細であり、かつ、表示品位の高い表示パネルを実現することができる。 In display device 200A, a separate light-emitting device is created for each emitted color, so there is little change in chromaticity between light emitted at low and high luminance. In addition, because organic layers 112R, 112G, and 112B are spaced apart from each other, crosstalk between adjacent subpixels can be suppressed even in a high-definition display panel. This makes it possible to realize a display panel that is both high-definition and has high display quality.

　隣り合う発光素子の間の領域には、絶縁層１２５、樹脂層１２６、及び層１２８が設けられる。 In the area between adjacent light-emitting elements, an insulating layer 125, a resin layer 126, and a layer 128 are provided.

　発光素子の画素電極１１１Ｒ、画素電極１１１Ｇ、及び、画素電極１１１Ｂは、絶縁層２５５ａ、絶縁層２５５ｂ、及び、絶縁層２５５ｃに埋め込まれたプラグ２５６、絶縁層２５４に埋め込まれた導電層２４１、及びプラグ２７４によってトランジスタ３２０の導電層３２６と電気的に接続されている。絶縁層２５５ｃの上面の高さと、プラグ２５６の上面の高さは、一致または概略一致している。プラグには各種導電材料を用いることができる。 The pixel electrodes 111R, 111G, and 111B of the light-emitting element are electrically connected to the conductive layer 326 of the transistor 320 by the plug 256 embedded in the insulating layers 255a, 255b, and 255c, the conductive layer 241 embedded in the insulating layer 254, and the plug 274. The height of the top surface of the insulating layer 255c and the height of the top surface of the plug 256 are the same or approximately the same. Various conductive materials can be used for the plug.

　また、発光素子１１０Ｒ、１１０Ｇ、及び１１０Ｂ上には保護層１２１が設けられている。保護層１２１上には、接着層１７１によって基板１７０が貼り合わされている。 In addition, a protective layer 121 is provided on the light-emitting elements 110R, 110G, and 110B. A substrate 170 is attached to the protective layer 121 by an adhesive layer 171.

　隣接する２つの画素電極１１１間には、画素電極１１１の上面端部を覆う絶縁層が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。 There is no insulating layer between two adjacent pixel electrodes 111 that covers the upper end of the pixel electrode 111. This allows the distance between adjacent light-emitting elements to be extremely narrow. This allows for a high-definition or high-resolution display device.

［表示装置２００Ｂ］
　以下では、上記とは一部の構成が異なる表示装置について説明する。なお、上記と共通する部分はこれを参照し、説明を省略する場合がある。 [Display device 200B]
A display device having a configuration partially different from that described above will be described below, but the same configuration as the above will be referred to and the description thereof may be omitted.

　図２８に示す表示装置２００Ｂは、半導体層が平面上に形成されたプレーナ型のトランジスタであるトランジスタ３２０Ａと、縦チャネル型トランジスタであるトランジスタ３２０Ｂとが積層された例を示している。トランジスタ３２０Ｂは、上記表示装置２００Ａにおけるトランジスタ３２０と同様の構成を有する。 The display device 200B shown in FIG. 28 shows an example in which a transistor 320A, which is a planar type transistor in which a semiconductor layer is formed on a flat surface, and a transistor 320B, which is a vertical channel type transistor, are stacked. The transistor 320B has a similar configuration to the transistor 320 in the display device 200A described above.

　トランジスタ３２０Ａは、半導体層３５１、絶縁層３５３、導電層３５４、一対の導電層３５５、絶縁層３５６、及び、導電層３５７を有する。 Transistor 320A has a semiconductor layer 351, an insulating layer 353, a conductive layer 354, a pair of conductive layers 355, an insulating layer 356, and a conductive layer 357.

　基板３３１上に、絶縁層３５２が設けられている。絶縁層３５２は、基板３３１から水または水素などの不純物がトランジスタ３２０に拡散すること、及び半導体層３５１から絶縁層３５２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３５２としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。 An insulating layer 352 is provided on the substrate 331. The insulating layer 352 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing from the substrate 331 to the transistor 320 and prevents oxygen from being released from the semiconductor layer 351 toward the insulating layer 352. As the insulating layer 352, for example, a film in which hydrogen or oxygen is less likely to diffuse than a silicon oxide film, such as an aluminum oxide film, a hafnium oxide film, or a silicon nitride film, can be used.

　絶縁層３５２上に導電層３５７が設けられ、導電層３５７を覆って絶縁層３５６が設けられている。導電層３５７は、トランジスタ３２０Ａの第１のゲート電極として機能し、絶縁層３５６の一部は、第１のゲート絶縁層として機能する。絶縁層３５６の少なくとも半導体層３５１と接する部分には、酸化シリコン膜等の酸化物絶縁膜を用いることが好ましい。絶縁層３５６の上面は、平坦化されていることが好ましい。 A conductive layer 357 is provided on the insulating layer 352, and an insulating layer 356 is provided covering the conductive layer 357. The conductive layer 357 functions as a first gate electrode of the transistor 320A, and a part of the insulating layer 356 functions as a first gate insulating layer. It is preferable to use an oxide insulating film such as a silicon oxide film for at least the portion of the insulating layer 356 that is in contact with the semiconductor layer 351. It is preferable that the upper surface of the insulating layer 356 is planarized.

　半導体層３５１は、絶縁層３５６上に設けられる。半導体層３５１は、半導体特性を示す金属酸化物（酸化物半導体ともいう）膜を有することが好ましい。一対の導電層３５５は、半導体層３５１上に接して設けられ、ソース電極及びドレイン電極として機能する。 The semiconductor layer 351 is provided on the insulating layer 356. The semiconductor layer 351 preferably has a metal oxide (also called an oxide semiconductor) film that exhibits semiconductor characteristics. A pair of conductive layers 355 is provided on and in contact with the semiconductor layer 351 and functions as a source electrode and a drain electrode.

　一対の導電層３５５の上面及び側面、並びに半導体層３５１の側面等を覆って絶縁層３５８、絶縁層３５０が設けられている。絶縁層３５８は、半導体層３５１に水または水素などの不純物が拡散すること、及び半導体層３５１から酸素が脱離することを防ぐバリア層として機能する。絶縁層３５８としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。 Insulating layers 358 and 350 are provided to cover the top and side surfaces of the pair of conductive layers 355 and the side surfaces of the semiconductor layer 351. The insulating layer 358 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the semiconductor layer 351 and prevents oxygen from being released from the semiconductor layer 351. The insulating layer 358 can be an insulating film similar to the insulating layer 352.

　絶縁層３５８及び絶縁層３５０に、半導体層３５１に達する開口が設けられている。当該開口の内部に、半導体層３５１の上面に接する絶縁層３５３と、導電層３５４とが埋め込まれている。導電層３５４は、第２のゲート電極として機能し、絶縁層３５３は第２のゲート絶縁層として機能する。 Insulating layer 358 and insulating layer 350 have openings that reach semiconductor layer 351. Inside the openings, insulating layer 353, which is in contact with the upper surface of semiconductor layer 351, and conductive layer 354 are embedded. Conductive layer 354 functions as a second gate electrode, and insulating layer 353 functions as a second gate insulating layer.

　導電層３５４の上面、絶縁層３５３の上面、及び絶縁層３５０の上面は、それぞれ高さが一致または概略一致するように平坦化処理され、これらを覆って絶縁層３５９が設けられている。絶縁層３５９は、トランジスタ３２０に水または水素などの不純物が拡散することを防ぐバリア層として機能する。絶縁層３５９としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。 The top surface of the conductive layer 354, the top surface of the insulating layer 353, and the top surface of the insulating layer 350 are planarized so that their heights are the same or approximately the same, and an insulating layer 359 is provided to cover them. The insulating layer 359 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the transistor 320. The insulating layer 359 can be an insulating film similar to the insulating layer 352 described above.

　トランジスタ３２０には、チャネルが形成される半導体層を２つのゲートで挟持する構成が適用されている。２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。または、２つのゲートのうち、一方に閾値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタの閾値電圧を制御してもよい。 Transistor 320 has a configuration in which a semiconductor layer in which a channel is formed is sandwiched between two gates. The two gates may be connected and the transistor may be driven by supplying the same signal to them. Alternatively, the threshold voltage of the transistor may be controlled by applying a potential to one of the two gates for controlling the threshold voltage and a potential to drive the other.

［表示装置２００Ｃ］
　図２９に示す表示装置２００Ｃは、半導体基板にチャネルが形成されるトランジスタ３１０と、縦チャネル型トランジスタであるトランジスタ３２０とが積層された構成を有する。 [Display device 200C]
A display device 200C shown in FIG. 29 has a stacked structure of a transistor 310 having a channel formed in a semiconductor substrate and a vertical channel transistor 320 .

　トランジスタ３１０は、基板３０１にチャネル形成領域を有するトランジスタである。基板３０１としては、例えば単結晶シリコン基板などの半導体基板を用いることができる。トランジスタ３１０は、基板３０１の一部、導電層３１１、低抵抗領域３１２、絶縁層３１３、及び、絶縁層３１４を有する。導電層３１１は、ゲート電極として機能する。絶縁層３１３は、基板３０１と導電層３１１の間に位置し、ゲート絶縁層として機能する。低抵抗領域３１２は、基板３０１に不純物がドープされた領域であり、ソースまたはドレインの一方として機能する。絶縁層３１４は、導電層３１１の側面を覆って設けられる。 The transistor 310 has a channel formation region in the substrate 301. The substrate 301 may be a semiconductor substrate such as a single crystal silicon substrate. The transistor 310 has a part of the substrate 301, a conductive layer 311, a low resistance region 312, an insulating layer 313, and an insulating layer 314. The conductive layer 311 functions as a gate electrode. The insulating layer 313 is located between the substrate 301 and the conductive layer 311, and functions as a gate insulating layer. The low resistance region 312 is a region in which the substrate 301 is doped with impurities, and functions as either a source or a drain. The insulating layer 314 is provided to cover the side surface of the conductive layer 311.

　また、基板３０１に埋め込まれるように、隣接する２つのトランジスタ３１０の間に素子分離層３１５が設けられている。 In addition, an element isolation layer 315 is provided between two adjacent transistors 310 so as to be embedded in the substrate 301.

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

（実施の形態６）
　本実施の形態では、本発明の一態様のトランジスタを用いて作製される表示装置に適用可能な、表示装置の構成例について説明する。以下で例示する表示装置は、上記実施の形態４の画素部２８４などに適用することができる。 (Embodiment 6)
In this embodiment, a structural example of a display device that can be used for a display device manufactured using a transistor according to one embodiment of the present invention will be described. The display device described below can be used for the pixel portion 284 in the above-described embodiment 4, or the like.

　本発明の一態様は、ＥＬ層をファインメタルマスク（ＦＭＭ）などのシャドーマスクを用いることなく、フォトリソグラフィにより、微細なパターンに加工する。これにより、これまで実現が困難であった高い精細度と、大きな開口率を有する表示装置を実現できる。さらに、ＥＬ層を作り分けることができるため、極めて鮮やかで、コントラストが高く、表示品位の高い表示装置を実現できる。なお、例えば、ＥＬ層をメタルマスクと、フォトリソグラフィと、の双方を用いて微細なパターンに加工してもよい。 In one embodiment of the present invention, the EL layer is processed into a fine pattern by photolithography without using a shadow mask such as a fine metal mask (FMM). This makes it possible to realize a display device with high definition and a large aperture ratio, which have been difficult to achieve until now. Furthermore, since the EL layer can be produced separately, it is possible to realize a display device that is extremely vivid, has high contrast, and has high display quality. Note that, for example, the EL layer may be processed into a fine pattern using both a metal mask and photolithography.

　また、ＥＬ層の一部または全部を物理的に分断することができる。これにより、隣接する発光素子間で共通に用いる層（共通層ともいう）を介した、発光素子間のリーク電流を抑制することができる。これにより、意図しない発光に起因したクロストークを防ぐことができ、コントラストの極めて高い表示装置を実現できる。特に、低輝度における電流効率の高い表示装置を実現できる。 Furthermore, a part or the whole of the EL layer can be physically separated. This makes it possible to suppress leakage current between light-emitting elements via a layer shared between adjacent light-emitting elements (also called a common layer). This makes it possible to prevent crosstalk caused by unintended light emission, and to realize a display device with extremely high contrast. In particular, it makes it possible to realize a display device with high current efficiency at low luminance.

　本発明の一態様は、白色発光の発光素子と、カラーフィルタとを組み合わせた表示装置とすることもできる。この場合、異なる色の光を呈する画素（副画素）に設けられる発光素子に、それぞれ同じ構成の発光素子を適用することができ、全ての層を共通層とすることができる。さらに、それぞれのＥＬ層の一部または全部を、フォトリソグラフィにより分断してもよい。これにより、共通層を介したリーク電流が抑制され、コントラストの高い表示装置を実現できる。特に、導電性の高い中間層を介して、複数の発光層を積層したタンデム構造を有する素子では、当該中間層を介したリーク電流を効果的に防ぐことができるため、高い輝度、高い精細度、及び高いコントラストを兼ね備えた表示装置を実現できる。 One aspect of the present invention can be a display device that combines a white-emitting light-emitting element with a color filter. In this case, light-emitting elements of the same configuration can be applied to light-emitting elements provided in pixels (subpixels) that emit light of different colors, and all layers can be common layers. Furthermore, a part or all of each EL layer can be divided by photolithography. This suppresses leakage current through the common layer, and a display device with high contrast can be realized. In particular, in an element having a tandem structure in which multiple light-emitting layers are stacked via a highly conductive intermediate layer, leakage current through the intermediate layer can be effectively prevented, and a display device that combines high brightness, high definition, and high contrast can be realized.

　ＥＬ層をフォトリソグラフィ法により加工する場合、発光層の一部が露出し、劣化の要因となる場合がある。そのため、少なくとも島状の発光層の側面を覆う絶縁層を設けることが好ましい。当該絶縁層は、島状のＥＬ層の上面の一部を覆う構成としてもよい。当該絶縁層としては、水及び酸素に対してバリア性を有する材料を用いることが好ましい。例えば、水または酸素を拡散しにくい、無機絶縁膜を用いることができる。これにより、ＥＬ層の劣化を抑制し、信頼性の高い表示装置を実現できる。 When the EL layer is processed by photolithography, a part of the light-emitting layer may be exposed, which may cause deterioration. For this reason, it is preferable to provide an insulating layer that covers at least the side surface of the island-shaped light-emitting layer. The insulating layer may be configured to cover a part of the top surface of the island-shaped EL layer. For the insulating layer, it is preferable to use a material that has barrier properties against water and oxygen. For example, an inorganic insulating film that does not easily diffuse water or oxygen can be used. This makes it possible to suppress deterioration of the EL layer and realize a highly reliable display device.

　さらに、隣接する２つの発光素子間には、いずれの発光素子のＥＬ層も設けられない領域（凹部）を有する。当該凹部を覆って共通電極、または共通電極及び共通層を形成する場合、共通電極がＥＬ層の端部の段差により分断されてしまう現象（段切れともいう）が生じ、ＥＬ層上の共通電極が絶縁してしまう場合がある。そこで、隣接する２つの発光素子間に位置する局所的な段差を、平坦化膜として機能する樹脂層により埋める構成（ＬＦＰ：Ｌｏｃａｌ　Ｆｉｌｌｉｎｇ　Ｐｌａｎａｒｉｚａｔｉｏｎともいう）とすることが好ましい。当該樹脂層は、平坦化膜としての機能を有する。これにより、共通層または共通電極の段切れを抑制し、信頼性の高い表示装置を実現できる。 Furthermore, there is a region (recess) between two adjacent light-emitting elements where the EL layer of neither light-emitting element is provided. When a common electrode, or a common electrode and a common layer, is formed to cover the recess, a phenomenon occurs in which the common electrode is divided by a step at the end of the EL layer (also called step disconnection), and the common electrode on the EL layer may be insulated. Therefore, it is preferable to use a configuration in which the local step located between two adjacent light-emitting elements is filled with a resin layer that functions as a planarizing film (also called LFP: Local Filling Planarization). The resin layer functions as a planarizing film. This makes it possible to suppress step disconnection of the common layer or common electrode and realize a highly reliable display device.

　以下では、本発明の一態様の表示装置の、より具体的な構成例について、図面を参照して説明する。 Below, a more specific configuration example of a display device according to one embodiment of the present invention will be described with reference to the drawings.

［構成例１］
　図３０Ａに、本発明の一態様の表示装置１００の上面概略図を示す。表示装置１００は、基板１０１上に、赤色を呈する発光素子１１０Ｒ、緑色を呈する発光素子１１０Ｇ、及び青色を呈する発光素子１１０Ｂをそれぞれ複数有する。図３０Ａでは、各発光素子の区別を簡単にするため、各発光素子の発光領域内にＲ、Ｇ、Ｂの符号を付している。 [Configuration Example 1]
30A shows a schematic top view of a display device 100 according to one embodiment of the present invention. The display device 100 includes a plurality of light-emitting elements 110R that exhibit red light, a plurality of light-emitting elements 110G that exhibit green light, and a plurality of light-emitting elements 110B that exhibit blue light, over a substrate 101. In FIG. 30A, the symbols R, G, and B are assigned within the light-emitting regions of the light-emitting elements in order to easily distinguish between the light-emitting elements.

　発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂは、それぞれマトリクス状に配列している。図３０Ａは、一方向に同一の色の発光素子が配列する、いわゆるストライプ配列を示している。なお、発光素子の配列方法はこれに限られず、Ｓストライプ配列、デルタ配列、ベイヤー配列、ジグザグ配列などの配列方法を適用してもよいし、ペンタイル配列、ダイヤモンド配列などを用いることもできる。 Light emitting elements 110R, 110G, and 110B are each arranged in a matrix. Figure 30A shows a so-called stripe arrangement in which light emitting elements of the same color are arranged in one direction. Note that the arrangement method of the light emitting elements is not limited to this, and arrangement methods such as an S-stripe arrangement, a delta arrangement, a Bayer arrangement, or a zigzag arrangement may also be applied, and a pentile arrangement, diamond arrangement, etc. may also be used.

　発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂとしては、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、またはＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いることが好ましい。ＥＬ素子が有する発光物質としては、例えば蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、及び熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）が挙げられる。ＥＬ素子が有する発光物質としては、有機化合物だけでなく、無機化合物（量子ドット材料など）を用いることができる。 As the light-emitting element 110R, the light-emitting element 110G, and the light-emitting element 110B, for example, it is preferable to use an OLED (organic light-emitting diode) or a QLED (quantum-dot light-emitting diode). Examples of the light-emitting material possessed by the EL element include a material that emits fluorescence (fluorescent material), a material that emits phosphorescence (phosphorescent material), and a material that exhibits thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF) material). As the light-emitting material possessed by the EL element, not only organic compounds but also inorganic compounds (such as quantum dot materials) can be used.

　また、図３０Ａには、共通電極１１３と電気的に接続する接続電極１１１Ｃを示している。接続電極１１１Ｃは、共通電極１１３に供給するための電位（例えばアノード電位、またはカソード電位）が与えられる。接続電極１１１Ｃは、発光素子１１０Ｒなどが配列する表示領域の外に設けられる。 FIG. 30A also shows a connection electrode 111C that is electrically connected to the common electrode 113. The connection electrode 111C is given a potential (e.g., an anode potential or a cathode potential) to be supplied to the common electrode 113. The connection electrode 111C is provided outside the display area where the light-emitting elements 110R and the like are arranged.

　接続電極１１１Ｃは、表示領域の外周に沿って設けることができる。例えば、表示領域の外周の一辺に沿って設けられていてもよいし、表示領域の外周の２辺以上にわたって設けられていてもよい。すなわち、表示領域の上面形状が長方形である場合には、接続電極１１１Ｃの上面形状は、帯状（長方形）、Ｌ字状、コの字状（角括弧状）、または四角形などとすることができる。 The connection electrode 111C can be provided along the outer periphery of the display area. For example, it may be provided along one side of the outer periphery of the display area, or it may be provided over two or more sides of the outer periphery of the display area. In other words, if the top surface shape of the display area is rectangular, the top surface shape of the connection electrode 111C can be strip-shaped (rectangular), L-shaped, U-shaped (square bracket shaped), square, or the like.

　図３０Ｂ、図３０Ｃはそれぞれ、図３０Ａ中の一点鎖線Ａ１−Ａ２、一点鎖線Ａ３−Ａ４に対応する断面概略図である。図３０Ｂには、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂの断面概略図を示し、図３０Ｃには、接続電極１１１Ｃと共通電極１１３とが接続される接続部１４０の断面概略図を示している。 FIGS. 30B and 30C are schematic cross-sectional views corresponding to dashed lines A1-A2 and A3-A4 in FIG. 30A, respectively. FIG. 30B shows schematic cross-sectional views of light-emitting element 110R, light-emitting element 110G, and light-emitting element 110B, and FIG. 30C shows a schematic cross-sectional view of connection portion 140 where connection electrode 111C and common electrode 113 are connected.

　発光素子１１０Ｒは、画素電極１１１Ｒ、有機層１１２Ｒ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｇは、画素電極１１１Ｇ、有機層１１２Ｇ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｂは、画素電極１１１Ｂ、有機層１１２Ｂ、共通層１１４、及び共通電極１１３を有する。共通層１１４と共通電極１１３は、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂに共通に設けられる。 Light-emitting element 110R has pixel electrode 111R, organic layer 112R, common layer 114, and common electrode 113. Light-emitting element 110G has pixel electrode 111G, organic layer 112G, common layer 114, and common electrode 113. Light-emitting element 110B has pixel electrode 111B, organic layer 112B, common layer 114, and common electrode 113. Common layer 114 and common electrode 113 are provided in common to light-emitting element 110R, light-emitting element 110G, and light-emitting element 110B.

　発光素子１１０Ｒが有する有機層１１２Ｒは、少なくとも赤色の光を発する発光性の有機化合物を有する。発光素子１１０Ｇが有する有機層１１２Ｇは、少なくとも緑色の光を発する発光性の有機化合物を有する。発光素子１１０Ｂが有する有機層１１２Ｂは、少なくとも青色の光を発する発光性の有機化合物を有する。有機層１１２Ｒ、有機層１１２Ｇ、及び有機層１１２Ｂは、それぞれＥＬ層とも呼ぶことができ、少なくとも発光性の有機化合物を含む層（発光層）を有する。 The organic layer 112R of the light-emitting element 110R has a light-emitting organic compound that emits at least red light. The organic layer 112G of the light-emitting element 110G has a light-emitting organic compound that emits at least green light. The organic layer 112B of the light-emitting element 110B has a light-emitting organic compound that emits at least blue light. The organic layer 112R, the organic layer 112G, and the organic layer 112B can each be called an EL layer, and have at least a layer (light-emitting layer) that contains a light-emitting organic compound.

　以下では、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂに共通する事項を説明する場合には、発光素子１１０と呼称して説明する場合がある。同様に、有機層１１２Ｒ、有機層１１２Ｇ、及び有機層１１２Ｂなど、アルファベットで区別する構成要素についても、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。 In the following, when describing matters common to light-emitting element 110R, light-emitting element 110G, and light-emitting element 110B, they may be referred to as light-emitting element 110. Similarly, when describing matters common to components distinguished by alphabets, such as organic layer 112R, organic layer 112G, and organic layer 112B, they may be described using symbols without the alphabet.

　有機層１１２、及び共通層１１４は、それぞれ独立に電子注入層、電子輸送層、正孔注入層、及び正孔輸送層のうち、一以上を有することができる。例えば、有機層１１２が、画素電極１１１側から正孔注入層、正孔輸送層、発光層、電子輸送層の積層構造を有し、共通層１１４が電子注入層を有する構成とすることができる。 The organic layer 112 and the common layer 114 can each independently have one or more of an electron injection layer, an electron transport layer, a hole injection layer, and a hole transport layer. For example, the organic layer 112 can have a layered structure of a hole injection layer, a hole transport layer, a light-emitting layer, and an electron transport layer from the pixel electrode 111 side, and the common layer 114 can have an electron injection layer.

　画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂは、それぞれ発光素子毎に設けられている。また、共通電極１１３及び共通層１１４は、各発光素子に共通な一続きの層として設けられている。各画素電極と共通電極１１３のいずれか一方に可視光に対して透光性を有する導電膜を用い、他方に反射性を有する導電膜を用いる。各画素電極を透光性、共通電極１１３を反射性とすることで、下面射出型（ボトムエミッション型）の表示装置とすることができ、反対に各画素電極を反射性、共通電極１１３を透光性とすることで、上面射出型（トップエミッション型）の表示装置とすることができる。なお、各画素電極と共通電極１１３の双方を透光性とすることで、両面射出型（デュアルエミッション型）の表示装置とすることもできる。 The pixel electrode 111R, pixel electrode 111G, and pixel electrode 111B are provided for each light-emitting element. The common electrode 113 and common layer 114 are provided as a continuous layer common to each light-emitting element. A conductive film having transparency to visible light is used for either one of the pixel electrodes or the common electrode 113, and a conductive film having reflectivity is used for the other. By making each pixel electrode transparent and the common electrode 113 reflective, a bottom emission type display device can be obtained. Conversely, by making each pixel electrode reflective and the common electrode 113 transparent, a top emission type display device can be obtained. Note that by making both the pixel electrodes and the common electrode 113 transparent, a dual emission type display device can also be obtained.

　共通電極１１３上には、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂを覆って、保護層１２１が設けられている。保護層１２１は、上方から各発光素子に水などの不純物が拡散することを防ぐ機能を有する。 A protective layer 121 is provided on the common electrode 113, covering the light-emitting elements 110R, 110G, and 110B. The protective layer 121 has the function of preventing impurities such as water from diffusing from above into each light-emitting element.

　画素電極１１１の端部はテーパ形状を有することが好ましい。画素電極１１１の端部がテーパ形状を有する場合、画素電極１１１の端部に沿って設けられる有機層１１２も、テーパ形状とすることができる。画素電極１１１の端部をテーパ形状とすることで、画素電極１１１の端部を乗り越えて設けられる有機層１１２の被覆性を高めることができる。また、画素電極１１１の側面をテーパ形状とすることで、作製工程中の異物（例えば、ゴミ、またはパーティクルなどともいう）を、洗浄などの処理により除去することが容易となり好ましい。 The end of the pixel electrode 111 is preferably tapered. When the end of the pixel electrode 111 is tapered, the organic layer 112 provided along the end of the pixel electrode 111 can also be tapered. By tapering the end of the pixel electrode 111, the coverage of the organic layer 112 provided over the end of the pixel electrode 111 can be improved. In addition, by tapering the side of the pixel electrode 111, foreign matter (for example, also called dust or particles) during the manufacturing process can be easily removed by a process such as cleaning, which is preferable.

　例えば、傾斜した側面と基板面とがなす角（テーパ角ともいう）が９０°未満である領域を有すると好ましい。 For example, it is preferable to have a region where the angle between the inclined side surface and the substrate surface (also called the taper angle) is less than 90°.

　有機層１１２は、フォトリソグラフィ法により島状に加工されている。そのため、有機層１１２は、その端部において、上面と側面との成す角が９０度に近い形状となる。一方、ＦＭＭ（Ｆｉｎｅ　Ｍｅｔａｌ　Ｍａｓｋ）などを用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば端部まで１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる。 The organic layer 112 is processed into an island shape by photolithography. Therefore, the angle between the top surface and the side surface of the organic layer 112 at its edge is close to 90 degrees. On the other hand, an organic film formed using FMM (Fine Metal Mask) or the like tends to become gradually thinner the closer it is to the edge. For example, the top surface is formed in a slope over a range of 1 μm to 10 μm to the edge, resulting in a shape in which it is difficult to distinguish between the top surface and the side surface.

　隣接する２つの発光素子間には、絶縁層１２５、樹脂層１２６及び層１２８を有する。 Between two adjacent light-emitting elements are an insulating layer 125, a resin layer 126, and a layer 128.

　隣接する２つの発光素子間において、互いの有機層１１２の側面が樹脂層１２６を挟んで対向して設けられている。樹脂層１２６は、隣接する２つの発光素子の間に位置し、それぞれの有機層１１２の端部、及び２つの有機層１１２の間の領域を埋めるように設けられている。樹脂層１２６は、滑らかな凸状の上面形状を有しており、樹脂層１２６の上面を覆って、共通層１１４及び共通電極１１３が設けられている。 Between two adjacent light-emitting elements, the sides of the organic layers 112 face each other with the resin layer 126 in between. The resin layer 126 is located between the two adjacent light-emitting elements and is provided so as to fill the ends of each organic layer 112 and the area between the two organic layers 112. The resin layer 126 has a smooth convex upper surface, and a common layer 114 and a common electrode 113 are provided covering the upper surface of the resin layer 126.

　樹脂層１２６は、隣接する２つの発光素子間に位置する段差を埋める平坦化膜として機能する。樹脂層１２６を設けることにより、共通電極１１３が有機層１１２の端部の段差により分断されてしまう現象（段切れともいう）が生じ、有機層１１２上の共通電極が絶縁してしまうことを防ぐことができる。樹脂層１２６は、ＬＦＰ（Ｌｏｃａｌ　Ｆｉｌｌｉｎｇ　Ｐｌａｎａｒｉｚａｔｉｏｎ）層ともいうことができる。 The resin layer 126 functions as a planarization film that fills in the step between two adjacent light-emitting elements. By providing the resin layer 126, it is possible to prevent the phenomenon in which the common electrode 113 is divided by the step at the end of the organic layer 112 (also called step disconnection), which would cause the common electrode on the organic layer 112 to be insulated. The resin layer 126 can also be called an LFP (Local Filling Planarization) layer.

　樹脂層１２６としては、有機材料を有する絶縁層を好適に用いることができる。例えば、樹脂層１２６として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を適用することができる。また、樹脂層１２６として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂などの有機材料を用いてもよい。 As the resin layer 126, an insulating layer containing an organic material can be suitably used. For example, as the resin layer 126, acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins can be applied. In addition, as the resin layer 126, organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin can be used.

　また、樹脂層１２６として、感光性の樹脂を用いることができる。感光性の樹脂としてはフォトレジストを用いてもよい。感光性の樹脂は、ポジ型の材料、またはネガ型の材料を用いることができる。 Also, a photosensitive resin can be used as the resin layer 126. A photoresist can be used as the photosensitive resin. A positive type material or a negative type material can be used as the photosensitive resin.

　樹脂層１２６は、可視光を吸収する材料を含んでいてもよい。例えば、樹脂層１２６自体が可視光を吸収する材料により構成されていてもよいし、樹脂層１２６が、可視光を吸収する顔料を含んでいてもよい。樹脂層１２６としては、例えば、赤色、青色、または緑色の光を透過し、他の光を吸収するカラーフィルタとして用いることのできる樹脂、またはカーボンブラックを顔料として含み、ブラックマトリクスとして機能する樹脂などを用いることができる。 The resin layer 126 may contain a material that absorbs visible light. For example, the resin layer 126 itself may be made of a material that absorbs visible light, or the resin layer 126 may contain a pigment that absorbs visible light. The resin layer 126 may be, for example, a resin that can be used as a color filter that transmits red, blue, or green light and absorbs other light, or a resin that contains carbon black as a pigment and functions as a black matrix.

　絶縁層１２５は、有機層１１２の側面に接して設けられている。また絶縁層１２５は、有機層１１２の上端部を覆って設けられている。また絶縁層１２５の一部は、基板１０１の上面に接して設けられている。 The insulating layer 125 is provided in contact with the side surface of the organic layer 112. The insulating layer 125 is also provided to cover the upper end portion of the organic layer 112. A portion of the insulating layer 125 is also provided in contact with the upper surface of the substrate 101.

　絶縁層１２５は、樹脂層１２６と有機層１１２との間に位置し、樹脂層１２６が有機層１１２に接することを防ぐための保護膜として機能する。有機層１１２と樹脂層１２６とが接すると、樹脂層１２６の形成時に用いられる有機溶媒などにより有機層１１２が溶解する可能性がある。そのため、有機層１１２と樹脂層１２６との間に絶縁層１２５を設ける構成とすることで、有機層１１２の側面を保護することが可能となる。 The insulating layer 125 is located between the resin layer 126 and the organic layer 112, and functions as a protective film to prevent the resin layer 126 from coming into contact with the organic layer 112. If the organic layer 112 and the resin layer 126 come into contact with each other, the organic layer 112 may be dissolved by the organic solvent used in forming the resin layer 126. Therefore, by providing the insulating layer 125 between the organic layer 112 and the resin layer 126, it is possible to protect the side surface of the organic layer 112.

　絶縁層１２５としては、無機材料を有する絶縁層とすることができる。絶縁層１２５には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜などの無機絶縁膜を用いることができる。絶縁層１２５は単層構造であってもよく積層構造であってもよい。酸化絶縁膜としては、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、インジウムガリウム亜鉛酸化物膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、及び酸化タンタル膜などが挙げられる。窒化絶縁膜としては、窒化シリコン膜及び窒化アルミニウム膜などが挙げられる。酸化窒化絶縁膜としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜などが挙げられる。窒化酸化絶縁膜としては、窒化酸化シリコン膜、窒化酸化アルミニウム膜などが挙げられる。特にＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜などの酸化金属膜、または酸化シリコン膜などの無機絶縁膜を絶縁層１２５に適用することで、ピンホールが少なく、ＥＬ層を保護する機能に優れた絶縁層１２５を形成することができる。 The insulating layer 125 may be an insulating layer containing an inorganic material. For example, an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film may be used for the insulating layer 125. The insulating layer 125 may have a single layer structure or a laminated structure. Examples of the oxide insulating film include a silicon oxide film, an aluminum oxide film, a magnesium oxide film, an indium gallium zinc oxide film, a gallium oxide film, a germanium oxide film, an yttrium oxide film, a zirconium oxide film, a lanthanum oxide film, a neodymium oxide film, a hafnium oxide film, and a tantalum oxide film. Examples of the nitride insulating film include a silicon nitride film and an aluminum nitride film. Examples of the oxynitride insulating film include a silicon oxynitride film and an aluminum oxynitride film. Examples of the nitride oxide insulating film include a silicon nitride oxide film and an aluminum nitride oxide film. In particular, by applying an inorganic insulating film such as an aluminum oxide film or a metal oxide film such as a hafnium oxide film or a silicon oxide film formed by the ALD method to the insulating layer 125, an insulating layer 125 with few pinholes and excellent function of protecting the EL layer can be formed.

　なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。 In this specification and elsewhere, oxynitride refers to a material whose composition contains more oxygen than nitrogen, and nitride oxide refers to a material whose composition contains more nitrogen than oxygen. For example, silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen, and silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.

　絶縁層１２５の形成は、スパッタリング法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法などを用いることができる。絶縁層１２５は、被覆性が良好なＡＬＤ法を用いて形成することが好ましい。 The insulating layer 125 can be formed by sputtering, CVD, PLD, ALD, or the like. It is preferable to form the insulating layer 125 by the ALD method, which has good coverage.

　また、絶縁層１２５と、樹脂層１２６との間に、反射膜（例えば、銀、パラジウム、銅、チタン、及びアルミニウムなどの中から選ばれる一または複数を含む金属膜）を設け、発光層から射出される光を上記反射膜により反射させる構成としてもよい。これにより、光取り出し効率を向上させることができる。 Also, a reflective film (e.g., a metal film containing one or more selected from silver, palladium, copper, titanium, aluminum, etc.) may be provided between the insulating layer 125 and the resin layer 126, and the light emitted from the light-emitting layer may be reflected by the reflective film. This can improve the light extraction efficiency.

　層１２８は、有機層１１２のエッチング時に、有機層１１２を保護するための保護層（マスク層、犠牲層ともいう）の一部が残存したものである。層１２８には、上記絶縁層１２５に用いることのできる材料を用いることができる。特に、層１２８と絶縁層１２５とに同じ材料を用いると、加工のための装置等を共通に用いることができるため、好ましい。 Layer 128 is a portion of a protective layer (also called a mask layer or a sacrificial layer) that protects organic layer 112 when organic layer 112 is etched. Layer 128 can be made of a material that can be used for insulating layer 125. In particular, it is preferable to use the same material for layer 128 and insulating layer 125, since processing equipment and the like can be shared.

　特にＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜などの酸化金属膜、または酸化シリコン膜などの無機絶縁膜はピンホールが少ないため、ＥＬ層を保護する機能に優れ、絶縁層１２５及び層１２８に好適に用いることができる。 In particular, inorganic insulating films such as aluminum oxide films, metal oxide films such as hafnium oxide films, and silicon oxide films formed by the ALD method have few pinholes, so they have excellent functionality for protecting the EL layer and can be suitably used for insulating layer 125 and layer 128.

　保護層１２１としては、例えば、少なくとも無機絶縁膜を含む単層構造または積層構造とすることができる。無機絶縁膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜などの酸化物膜または窒化物膜が挙げられる。または、保護層１２１としてインジウムガリウム酸化物、インジウム亜鉛酸化物、インジウムスズ酸化物、インジウムガリウム亜鉛酸化物などの半導体材料または導電性材料を用いてもよい。 The protective layer 121 can have, for example, a single-layer structure or a laminated structure including at least an inorganic insulating film. Examples of the inorganic insulating film include oxide films or nitride films such as a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, an aluminum oxide film, an aluminum oxynitride film, and a hafnium oxide film. Alternatively, a semiconductor material or a conductive material such as indium gallium oxide, indium zinc oxide, indium tin oxide, or indium gallium zinc oxide may be used as the protective layer 121.

　保護層１２１としては、無機絶縁膜と、有機絶縁膜の積層膜を用いることもできる。例えば、一対の無機絶縁膜の間に、有機絶縁膜を挟んだ構成とすることが好ましい。さらに有機絶縁膜が平坦化膜として機能することが好ましい。これにより、有機絶縁膜の上面を平坦なものとすることができるため、その上の無機絶縁膜の被覆性が向上し、バリア性を高めることができる。また、保護層１２１の上面が平坦となるため、保護層１２１の上方に構造物（例えばカラーフィルタ、タッチセンサの電極、またはレンズアレイなど）を設ける場合に、下方の構造に起因する凹凸形状の影響を軽減できるため好ましい。 The protective layer 121 may be a laminated film of an inorganic insulating film and an organic insulating film. For example, it is preferable to have a configuration in which an organic insulating film is sandwiched between a pair of inorganic insulating films. Furthermore, it is preferable for the organic insulating film to function as a planarizing film. This allows the upper surface of the organic insulating film to be flat, improving the coverage of the inorganic insulating film thereon and enhancing the barrier properties. In addition, since the upper surface of the protective layer 121 is flat, it is preferable that when a structure (e.g., a color filter, an electrode of a touch sensor, or a lens array) is provided above the protective layer 121, the effect of uneven shapes caused by the structure below can be reduced.

　図３０Ｃには、接続電極１１１Ｃと共通電極１１３とが電気的に接続する接続部１４０を示している。接続部１４０では、接続電極１１１Ｃ上において、絶縁層１２５及び樹脂層１２６に開口部が設けられる。当該開口部において、接続電極１１１Ｃと共通電極１１３とが電気的に接続されている。 FIG. 30C shows a connection portion 140 where the connection electrode 111C and the common electrode 113 are electrically connected. In the connection portion 140, an opening is provided in the insulating layer 125 and the resin layer 126 above the connection electrode 111C. The connection electrode 111C and the common electrode 113 are electrically connected in the opening.

　なお、図３０Ｃには、接続電極１１１Ｃと共通電極１１３とが電気的に接続する接続部１４０を示しているが、接続電極１１１Ｃ上に共通層１１４を介して共通電極１１３が設けられていてもよい。特に共通層１１４にキャリア注入層を用いた場合などでは、当該共通層１１４に用いる材料の電気抵抗率が十分に低く、且つ厚さも薄く形成できるため、共通層１１４が接続部１４０に位置していても問題は生じない場合が多い。これにより、共通電極１１３と共通層１１４とを同じ遮蔽マスクを用いて形成することができるため、製造コストを低減できる。 Note that while FIG. 30C shows a connection portion 140 that electrically connects the connection electrode 111C and the common electrode 113, the common electrode 113 may be provided on the connection electrode 111C via the common layer 114. In particular, when a carrier injection layer is used for the common layer 114, the electrical resistivity of the material used for the common layer 114 is sufficiently low and the layer can be formed thin, so that there are many cases where no problem occurs even if the common layer 114 is located at the connection portion 140. This allows the common electrode 113 and the common layer 114 to be formed using the same shielding mask, thereby reducing manufacturing costs.

［構成例２］
　以下では、上記構成例１とは一部の構成が異なる表示装置について説明する。なお、上記構成例１と共通する部分はこれを参照し、説明を省略する場合がある。 [Configuration Example 2]
The following describes a display device that has a part of its configuration different from that of the above-described Configuration Example 1. Note that parts common to the above-described Configuration Example 1 will be referred to, and descriptions thereof may be omitted.

　図３１Ａに、表示装置１００ａの断面概略図を示す。表示装置１００ａは、発光素子の構成が異なる点、及び着色層を有する点で、上記表示装置１００と主に相違している。 FIG. 31A shows a schematic cross-sectional view of the display device 100a. The display device 100a differs from the display device 100 described above mainly in that the light-emitting element has a different configuration and in that the display device 100a has a colored layer.

　表示装置１００ａは、白色光を呈する発光素子１１０Ｗを有する。発光素子１１０Ｗは、画素電極１１１、有機層１１２Ｗ、共通層１１４、及び共通電極１１３を有する。有機層１１２Ｗは、白色発光を呈する。例えば、有機層１１２Ｗは、発光色が補色の関係となる２種類以上の発光材料を含む構成とすることができる。例えば、有機層１１２Ｗは、赤色の光を発する発光性の有機化合物と、緑色の光を発する発光性の有機化合物と、青色の光を発する発光性の有機化合物と、を有する構成とすることができる。また、青色の光を発する発光性の有機化合物と、黄色の光を発する発光性の有機化合物と、を有する構成としてもよい。 The display device 100a has a light-emitting element 110W that emits white light. The light-emitting element 110W has a pixel electrode 111, an organic layer 112W, a common layer 114, and a common electrode 113. The organic layer 112W emits white light. For example, the organic layer 112W can be configured to include two or more types of light-emitting materials whose emitted light colors are complementary to each other. For example, the organic layer 112W can be configured to include a light-emitting organic compound that emits red light, a light-emitting organic compound that emits green light, and a light-emitting organic compound that emits blue light. It may also be configured to include a light-emitting organic compound that emits blue light and a light-emitting organic compound that emits yellow light.

　隣接する２つの発光素子１１０Ｗ間において、それぞれの有機層１１２Ｗは分断されている。これにより、有機層１１２Ｗを介して隣接する発光素子１１０Ｗ間に流れるリーク電流を抑制することができ、当該リーク電流に起因したクロストークを抑制できる。そのため、コントラスト、及び色再現性の高い表示装置を実現できる。 The organic layers 112W are separated between two adjacent light-emitting elements 110W. This makes it possible to suppress leakage current flowing between adjacent light-emitting elements 110W via the organic layers 112W, and to suppress crosstalk caused by the leakage current. This makes it possible to realize a display device with high contrast and color reproducibility.

　保護層１２１上には、平坦化膜として機能する絶縁層１２２が設けられ、絶縁層１２２上には着色層１１６Ｒ、着色層１１６Ｇ、及び着色層１１６Ｂが設けられている。 An insulating layer 122 that functions as a planarizing film is provided on the protective layer 121, and colored layers 116R, 116G, and 116B are provided on the insulating layer 122.

　絶縁層１２２としては、有機樹脂膜、または上面が平坦化された無機絶縁膜を用いることができる。絶縁層１２２は、着色層１１６Ｒ、着色層１１６Ｇ、及び着色層１１６Ｂの被形成面を成すため、絶縁層１２２の上面が平坦であることで、着色層１１６Ｒ等の厚さを均一にできるため、色純度を高めることができる。なお、着色層１１６Ｒ等の厚さが不均一であると、光の吸収量が着色層１１６Ｒの場所によって変わるため、色純度が低下してしまう恐れがある。 The insulating layer 122 can be an organic resin film or an inorganic insulating film with a flattened upper surface. The insulating layer 122 forms the surface on which the colored layers 116R, 116G, and 116B are formed. Therefore, by making the upper surface of the insulating layer 122 flat, the thickness of the colored layers 116R, etc. can be made uniform, thereby improving the color purity. Note that if the thickness of the colored layers 116R, etc. is not uniform, the amount of light absorbed will vary depending on the location of the colored layer 116R, which may result in a decrease in color purity.

［構成例３］
　図３１Ｂに、表示装置１００ｂの断面概略図を示す。 [Configuration Example 3]
FIG. 31B shows a schematic cross-sectional view of the display device 100b.

　発光素子１１０Ｒは、画素電極１１１、導電層１１５Ｒ、有機層１１２Ｗ、及び共通電極１１３を有する。発光素子１１０Ｇは、画素電極１１１、導電層１１５Ｇ、有機層１１２Ｗ、及び共通電極１１３を有する。発光素子１１０Ｂは、画素電極１１１、導電層１１５Ｂ、有機層１１２Ｗ、及び共通電極１１３を有する。導電層１１５Ｒ、導電層１１５Ｇ、及び導電層１１５Ｂはそれぞれ透光性を有し、光学調整層として機能する。 Light-emitting element 110R has pixel electrode 111, conductive layer 115R, organic layer 112W, and common electrode 113. Light-emitting element 110G has pixel electrode 111, conductive layer 115G, organic layer 112W, and common electrode 113. Light-emitting element 110B has pixel electrode 111, conductive layer 115B, organic layer 112W, and common electrode 113. Conductive layer 115R, conductive layer 115G, and conductive layer 115B each have translucency and function as an optical adjustment layer.

　画素電極１１１に、可視光を反射する膜を用い、共通電極１１３に、可視光に対して反射性と透過性の両方を有する膜を用いることにより、微小共振器（マイクロキャビティ）構造を実現することができる。このとき、導電層１１５Ｒ、導電層１１５Ｇ、及び導電層１１５Ｂの厚さをそれぞれ、最適な光路長となるように調整することで、白色発光を呈する有機層１１２を用いた場合であっても、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂからは、それぞれ異なる波長の光が強められた光を得ることができる。 By using a film that reflects visible light for the pixel electrode 111 and a film that is both reflective and transparent to visible light for the common electrode 113, a microresonator (microcavity) structure can be realized. In this case, by adjusting the thicknesses of the conductive layers 115R, 115G, and 115B so as to provide optimal optical path lengths, it is possible to obtain intensified light of different wavelengths from the light-emitting elements 110R, 110G, and 110B, even when an organic layer 112 that emits white light is used.

　さらに、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂの光路上には、それぞれ着色層１１６Ｒ、着色層１１６Ｇ、着色層１１６Ｂが設けられることで、色純度の高い光を得ることができる。 Furthermore, colored layers 116R, 116G, and 116B are provided on the optical paths of light-emitting elements 110R, 110G, and 110B, respectively, to obtain light with high color purity.

　また、画素電極１１１及び導電層１１５の端部を覆う絶縁層１２３が設けられている。絶縁層１２３は、端部がテーパ形状を有していることが好ましい。絶縁層１２３を設けることで、その上に形成される有機層１１２Ｗ、共通電極１１３、及び保護層１２１などによる被覆性を高めることができる。 In addition, an insulating layer 123 is provided to cover the ends of the pixel electrode 111 and the conductive layer 115. The insulating layer 123 preferably has a tapered end. By providing the insulating layer 123, it is possible to improve the coverage of the organic layer 112W, the common electrode 113, the protective layer 121, and the like formed thereon.

　有機層１１２Ｗ及び共通電極１１３は、それぞれ一続きの膜として、各発光素子に共通して設けられている。このような構成とすることで、表示装置の作製工程を大幅に簡略化できるため好ましい。 The organic layer 112W and the common electrode 113 are each provided as a continuous film common to each light-emitting element. This configuration is preferable because it can greatly simplify the manufacturing process of the display device.

　ここで、画素電極１１１は、その端部が垂直に近い形状であることが好ましい。これにより、絶縁層１２３の表面に傾斜が急峻な部分を形成することができ、この部分を被覆する有機層１１２Ｗの一部に厚さの薄い部分を形成すること、または有機層１１２Ｗの一部を分断することができる。そのため、フォトリソグラフィ法などによる有機層１１２Ｗの加工を行うことなく、隣接する発光素子間に生じる有機層１１２Ｗを介したリーク電流を抑制することができる。 Here, it is preferable that the pixel electrode 111 has an end shape that is nearly vertical. This allows a steeply inclined portion to be formed on the surface of the insulating layer 123, and a thin portion can be formed in the part of the organic layer 112W that covers this portion, or a part of the organic layer 112W can be separated. Therefore, it is possible to suppress leakage current that occurs through the organic layer 112W between adjacent light-emitting elements without processing the organic layer 112W by a photolithography method or the like.

　以上が、表示装置の構成例についての説明である。 The above is an explanation of an example of the display device configuration.

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

（実施の形態７）
　本実施の形態では、本発明の一態様の電子機器について、図３２乃至図３４を用いて説明する。 (Seventh embodiment)
In this embodiment, electronic devices of one embodiment of the present invention will be described with reference to FIGS.

　本実施の形態の電子機器は、表示部に本発明の一態様のトランジスタが適用された表示パネル（表示装置）を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易であり、また、高い表示品位を実現できる。したがって、様々な電子機器の表示部に用いることができる。 The electronic device of this embodiment has a display panel (display device) in which a transistor of one embodiment of the present invention is applied to a display portion. The display device of one embodiment of the present invention can easily achieve high definition and high resolution, and can also achieve high display quality. Therefore, the display device can be used in the display portion of various electronic devices.

　電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。 Electronic devices include, for example, electronic devices with relatively large screens such as television sets, desktop or notebook personal computers, computer monitors, digital signage, large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.

　特に、本発明の一態様の表示パネルは、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。 In particular, the display panel of one embodiment of the present invention is capable of increasing the resolution, and therefore can be suitably used in electronic devices having a relatively small display. Examples of such electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), as well as wearable devices that can be worn on the head, such as VR devices such as head-mounted displays, AR glasses-type devices, and MR devices.

　本発明の一態様の表示パネルは、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示パネルにおける画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示パネルを用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示パネルの画面比率（アスペクト比）については、特に限定はない。例えば、表示パネルは、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。 The display panel of one embodiment of the present invention preferably has an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels). In particular, a resolution of 4K, 8K, or higher is preferable. Furthermore, the pixel density (definition) of the display panel of one embodiment of the present invention is preferably 100 ppi or more, preferably 300 ppi or more, more preferably 500 ppi or more, more preferably 1000 ppi or more, more preferably 2000 ppi or more, more preferably 3000 ppi or more, more preferably 5000 ppi or more, and even more preferably 7000 ppi or more. By using a display panel having either or both of high resolution and high definition in this way, it is possible to further enhance the sense of realism and depth. In addition, there is no particular limitation on the screen ratio (aspect ratio) of the display panel of one embodiment of the present invention. For example, the display panel can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.

　本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有していてもよい。 The electronic device of this embodiment may have a sensor (including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).

　本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。 The electronic device of this embodiment can have various functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), a wireless communication function, a function to read out programs or data recorded on a recording medium, etc.

　図３２Ａ乃至図３２Ｄを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、及びＶＲのコンテンツを表示する機能の一方または双方を有する。なお、これらウェアラブル機器は、ＡＲ、ＶＲの他に、ＳＲまたはＭＲのコンテンツを表示する機能を有していてもよい。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどのうち少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。 An example of a wearable device that can be worn on the head will be described using Figures 32A to 32D. These wearable devices have one or both of the functions of displaying AR content and VR content. Note that these wearable devices may also have the function of displaying SR or MR content in addition to AR and VR. By having an electronic device have the function of displaying at least one of AR, VR, SR, and MR content, it is possible to enhance the user's sense of immersion.

　図３２Ａに示す電子機器７００Ａ、及び、図３２Ｂに示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。 Electronic device 700A shown in FIG. 32A and electronic device 700B shown in FIG. 32B each have a pair of display panels 751, a pair of housings 721, a communication unit (not shown), a pair of mounting units 723, a control unit (not shown), an imaging unit (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.

　表示パネル７５１には、本発明の一態様の表示パネルを適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。 A display panel according to one embodiment of the present invention can be applied to the display panel 751. Therefore, the electronic device can display images with extremely high resolution.

　電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。 Electronic device 700A and electronic device 700B can each project an image displayed on display panel 751 onto display area 756 of optical member 753. Because optical member 753 is translucent, the user can see the image displayed in the display area superimposed on the transmitted image visible through optical member 753. Therefore, electronic device 700A and electronic device 700B are each electronic devices capable of AR display.

　電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。 Electronic device 700A and electronic device 700B may be provided with a camera capable of capturing an image of the front as an imaging unit. Furthermore, electronic device 700A and electronic device 700B may each be provided with an acceleration sensor such as a gyro sensor, thereby detecting the orientation of the user's head and displaying an image corresponding to that orientation in display area 756.

　通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、または無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。 The communication unit has a wireless communication device, and can supply video signals and the like via the wireless communication device. Note that instead of or in addition to the wireless communication device, a connector can be provided to which a cable through which a video signal and power supply potential can be connected.

　また、電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリが設けられており、無線及び有線の一方または双方によって充電することができる。 In addition, electronic device 700A and electronic device 700B are provided with batteries, and can be charged wirelessly and/or wired.

　筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作またはスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止または再開などの処理を実行することが可能となり、スライド操作により、早送りまたは早戻しの処理を実行することなどが可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。 The housing 721 may be provided with a touch sensor module. The touch sensor module has a function of detecting that the outer surface of the housing 721 is touched. The touch sensor module can detect a tap operation or a slide operation by the user and execute various processes. For example, a tap operation can execute processes such as pausing or resuming a video, and a slide operation can execute processes such as fast-forwarding or rewinding. Furthermore, by providing a touch sensor module on each of the two housings 721, the range of operations can be expanded.

　タッチセンサモジュールとしては、様々なタッチセンサを適用することができる。例えば、静電容量方式、抵抗膜方式、赤外線方式、電磁誘導方式、表面弾性波方式、光学方式等、種々の方式を採用することができる。特に、静電容量方式または光学方式のセンサを、タッチセンサモジュールに適用することが好ましい。 A variety of touch sensors can be used as the touch sensor module. For example, various types can be adopted, such as the capacitance type, resistive film type, infrared type, electromagnetic induction type, surface acoustic wave type, and optical type. In particular, it is preferable to use a capacitance type or optical type sensor in the touch sensor module.

　光学方式のタッチセンサを用いる場合には、受光デバイス（受光素子ともいう）として、光電変換デバイス（光電変換素子ともいう）を用いることができる。光電変換デバイスの活性層には、無機半導体及び有機半導体の一方または双方を用いることができる。 When an optical touch sensor is used, a photoelectric conversion device (also called a photoelectric conversion element) can be used as the light receiving device (also called a light receiving element). The active layer of the photoelectric conversion device can be made of either or both of an inorganic semiconductor and an organic semiconductor.

　図３２Ｃに示す電子機器８００Ａ、及び、図３２Ｄに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。 Electronic device 800A shown in FIG. 32C and electronic device 800B shown in FIG. 32D each have a pair of display units 820, a housing 821, a communication unit 822, a pair of mounting units 823, a control unit 824, a pair of imaging units 825, and a pair of lenses 832.

　表示部８２０には、本発明の一態様の表示パネルを適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。 A display panel according to one embodiment of the present invention can be applied to the display portion 820. Therefore, the electronic device can display images with extremely high resolution. This allows the user to feel a high sense of immersion.

　表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。 The display unit 820 is provided inside the housing 821 at a position that can be seen through the lens 832. In addition, by displaying different images on the pair of display units 820, it is also possible to perform a three-dimensional display using parallax.

　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａまたは電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。 The electronic device 800A and the electronic device 800B can each be considered electronic devices for VR. A user wearing the electronic device 800A or the electronic device 800B can view the image displayed on the display unit 820 through the lens 832.

　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。 Electric device 800A and electronic device 800B each preferably have a mechanism that can adjust the left-right positions of lens 832 and display unit 820 so that they are optimally positioned according to the position of the user's eyes. Also, it is preferable that they have a mechanism that can adjust the focus by changing the distance between lens 832 and display unit 820.

　装着部８２３により、使用者は電子機器８００Ａまたは電子機器８００Ｂを頭部に装着することができる。なお、図３２Ｃなどにおいては、メガネのつる（テンプルなどともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型またはバンド型の形状としてもよい。 The attachment unit 823 allows the user to attach the electronic device 800A or electronic device 800B to the head. Note that in FIG. 32C and other figures, the attachment unit 823 is shaped like the temples of glasses, but is not limited to this. The attachment unit 823 may be shaped like a helmet or band, for example, as long as it can be worn by the user.

　撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。 The imaging unit 825 has a function of acquiring external information. The data acquired by the imaging unit 825 can be output to the display unit 820. An image sensor can be used for the imaging unit 825. In addition, multiple cameras may be provided to support multiple angles of view, such as telephoto and wide angle.

　なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部ともよぶ）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部としては、例えばイメージセンサ、または、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。 Note that although an example having an imaging unit 825 is shown here, a distance measuring sensor (hereinafter also referred to as a detection unit) capable of measuring the distance to an object may be provided. In other words, the imaging unit 825 is one aspect of the detection unit. As the detection unit, for example, an image sensor or a distance image sensor such as a LIDAR (Light Detection and Ranging) can be used. By using the image obtained by the camera and the image obtained by the distance image sensor, more information can be obtained, enabling more precise gesture operation.

　電子機器８００Ａは、骨伝導イヤホンとして機能する振動機構を有していてもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一または複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドホン、イヤホン、またはスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。 The electronic device 800A may have a vibration mechanism that functions as a bone conduction earphone. For example, a configuration having such a vibration mechanism can be applied to one or more of the display unit 820, the housing 821, and the wearing unit 823. This makes it possible to enjoy video and audio by simply wearing the electronic device 800A without the need for separate audio equipment such as headphones, earphones, or speakers.

　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有していてもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。 Each of the electronic devices 800A and 800B may have an input terminal. The input terminal can be connected to a cable that supplies a video signal from a video output device or the like, and power for charging a battery provided within the electronic device.

　本発明の一態様の電子機器は、イヤホン７５０と無線通信を行う機能を有していてもよい。イヤホン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤホン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図３２Ａに示す電子機器７００Ａは、無線通信機能によって、イヤホン７５０に情報を送信する機能を有する。また、例えば、図３２Ｃに示す電子機器８００Ａは、無線通信機能によって、イヤホン７５０に情報を送信する機能を有する。 The electronic device of one embodiment of the present invention may have a function of wireless communication with an earphone 750. The earphone 750 has a communication unit (not shown) and has a wireless communication function. The earphone 750 can receive information (e.g., audio data) from the electronic device through the wireless communication function. For example, the electronic device 700A shown in FIG. 32A has a function of transmitting information to the earphone 750 through the wireless communication function. Also, for example, the electronic device 800A shown in FIG. 32C has a function of transmitting information to the earphone 750 through the wireless communication function.

　また、電子機器がイヤホン部を有していてもよい。図３２Ｂに示す電子機器７００Ｂは、イヤホン部７２７を有する。例えば、イヤホン部７２７と制御部とは、互いに有線接続されている構成とすることができる。イヤホン部７２７と制御部とをつなぐ配線の一部は、筐体７２１または装着部７２３の内部に配置されていてもよい。 The electronic device may also have an earphone unit. Electronic device 700B shown in FIG. 32B has earphone unit 727. For example, earphone unit 727 and the control unit may be configured to be connected to each other by wire. Part of the wiring connecting earphone unit 727 and the control unit may be disposed inside housing 721 or attachment unit 723.

　同様に、図３２Ｄに示す電子機器８００Ｂは、イヤホン部８２７を有する。例えば、イヤホン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤホン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１または装着部８２３の内部に配置されていてもよい。また、イヤホン部８２７と装着部８２３とがマグネットを有していてもよい。これにより、イヤホン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。 Similarly, electronic device 800B shown in FIG. 32D has earphone unit 827. For example, earphone unit 827 and control unit 824 can be configured to be connected to each other by wire. Part of the wiring connecting earphone unit 827 and control unit 824 may be disposed inside housing 821 or mounting unit 823. Also, earphone unit 827 and mounting unit 823 may have magnets. This allows earphone unit 827 to be fixed to mounting unit 823 by magnetic force, which is preferable as it makes storage easier.

　なお、電子機器は、イヤホンまたはヘッドホンなどを接続することができる音声出力端子を有していてもよい。また、電子機器は、音声入力端子及び音声入力機構の一方または双方を有していてもよい。音声入力機構としては、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。 The electronic device may have an audio output terminal to which earphones or headphones can be connected. The electronic device may also have one or both of an audio input terminal and an audio input mechanism. For example, a sound collection device such as a microphone can be used as the audio input mechanism. By having an audio input mechanism, the electronic device may be endowed with the functionality of a so-called headset.

　このように、本発明の一態様の電子機器としては、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂなど）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂなど）と、のどちらも好適である。 As such, as an embodiment of the present invention, both glasses-type devices (such as electronic device 700A and electronic device 700B) and goggle-type devices (such as electronic device 800A and electronic device 800B) are suitable.

　図３３Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。 The electronic device 6500 shown in FIG. 33A is a portable information terminal that can be used as a smartphone.

　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８及び制御装置６５０９などを有する。表示部６５０２はタッチパネル機能を備える。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。本発明の一態様の半導体装置を制御装置６５０９に用いることで、消費電力を低減させることができるため好適である。 The electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509. The display portion 6502 has a touch panel function. Note that the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device. The semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like. The use of the semiconductor device of one embodiment of the present invention for the control device 6509 is preferable because power consumption can be reduced.

　表示部６５０２に、本発明の一態様の表示パネルを適用することができる。 A display panel according to one embodiment of the present invention can be applied to the display portion 6502.

　図３３Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。 FIG. 33B is a schematic cross-sectional view including the end of the housing 6501 on the microphone 6506 side.

　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。 A translucent protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, optical members 6512, a touch sensor panel 6513, a printed circuit board 6517, a battery 6518, etc. are arranged in the space surrounded by the housing 6501 and the protective member 6510.

　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。 The display panel 6511, the optical member 6512, and the touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).

　表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。 A part of the display panel 6511 is folded back in the area outside the display unit 6502, and the FPC 6515 is connected to the folded back part. An IC 6516 is mounted on the FPC 6515. The FPC 6515 is connected to a terminal provided on a printed circuit board 6517.

　表示パネル６５１１には本発明の一態様の半導体装置が適用されたフレキシブルディスプレイを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。 A flexible display to which a semiconductor device of one embodiment of the present invention is applied can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. In addition, since the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted while keeping the thickness of the electronic device small. In addition, by folding back a part of the display panel 6511 and arranging a connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device with a narrow frame can be realized.

　図３３Ｃにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。 Figure 33C shows an example of a television device. In the television device 7100, a display unit 7000 is built into a housing 7101. In this example, the housing 7101 is supported by a stand 7103.

　図３３Ｃに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。 The television device 7100 shown in FIG. 33C can be operated using operation switches provided on the housing 7101 and a separate remote control 7111. Alternatively, the display unit 7000 may be provided with a touch sensor, and the television device 7100 may be operated by touching the display unit 7000 with a finger or the like. The remote control 7111 may have a display unit that displays information output from the remote control 7111. The channel and volume can be operated using operation keys or a touch panel provided on the remote control 7111, and the image displayed on the display unit 7000 can be operated.

　なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間など）の情報通信を行うことも可能である。 The television device 7100 is configured to include a receiver and a modem. The receiver can receive general television broadcasts. In addition, by connecting to a wired or wireless communication network via the modem, it is also possible to carry out one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers, etc.) information communication.

　図３３Ｄに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４、制御装置７２１６等を有する。筐体７２１１に、表示部７０００が組み込まれている。制御装置７２１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部７０００、制御装置７２１６などに適用することができる。本発明の一態様の半導体装置を制御装置７２１６に用いることで、消費電力を低減させることができるため好適である。 FIG. 33D shows an example of a notebook personal computer. The notebook personal computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, a control device 7216, and the like. A display portion 7000 is incorporated in the housing 7211. The control device 7216 has, for example, one or more selected from a CPU, a GPU, and a storage device. The semiconductor device of one embodiment of the present invention can be applied to the display portion 7000, the control device 7216, and the like. The use of the semiconductor device of one embodiment of the present invention for the control device 7216 is preferable because power consumption can be reduced.

　図３３Ｅ及び図３３Ｆに、デジタルサイネージの一例を示す。 Figures 33E and 33F show an example of digital signage.

　図３３Ｅに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。 The digital signage 7300 shown in FIG. 33E has a housing 7301, a display unit 7000, and a speaker 7303. It can also have LED lamps, operation keys (including a power switch or an operation switch), connection terminals, various sensors, a microphone, etc.

　図３３Ｆは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。 FIG. 33F shows digital signage 7400 attached to a cylindrical pole 7401. Digital signage 7400 has a display unit 7000 that is provided along the curved surface of pole 7401.

　表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。 The larger the display unit 7000, the more information can be provided at one time. Also, the larger the display unit 7000, the more easily it catches people's attention, which can increase the advertising effectiveness of an advertisement, for example.

　表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。 By applying a touch panel to the display unit 7000, not only can images or videos be displayed on the display unit 7000, but the user can also intuitively operate it, which is preferable. Furthermore, when used to provide information such as route information or traffic information, the intuitive operation can improve usability.

　また、図３３Ｅ及び図３３Ｆに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。 Furthermore, as shown in FIG. 33E and FIG. 33F, it is preferable that the digital signage 7300 or the digital signage 7400 can be linked via wireless communication with an information terminal 7311 or an information terminal 7411 such as a smartphone carried by a user. For example, advertising information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411. Furthermore, the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.

　また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。 It is also possible to have the digital signage 7300 or the digital signage 7400 execute a game using the screen of the information terminal 7311 or the information terminal 7411 as an operating means (controller). This allows an unspecified number of users to participate in and enjoy the game at the same time.

　図３３Ｃ乃至図３３Ｆにおいて、表示部７０００に、本発明の一態様の表示パネルを適用することができる。 In Figures 33C to 33F, a display panel according to one embodiment of the present invention can be applied to the display portion 7000.

　図３４Ａ乃至図３４Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。 The electronic device shown in Figures 34A to 34G has a housing 9000, a display unit 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (including a function to sense, detect, or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light), a microphone 9008, etc.

　図３４Ａ乃至図３４Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。 The electronic devices shown in Figures 34A to 34G have various functions. For example, they can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to control processing by various software (programs), a wireless communication function, a function to read and process programs or data recorded on a recording medium, etc. Note that the functions of the electronic devices are not limited to these, and they can have various functions. The electronic devices may have multiple display units. In addition, the electronic devices may have a function to provide a camera or the like, capture still images or videos, and store them on a recording medium (external or built into the camera), a function to display the captured images on the display unit, etc.

　図３４Ａ乃至図３４Ｇに示す電子機器の詳細について、以下説明を行う。 The details of the electronic devices shown in Figures 34A to 34G are described below.

　図３４Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図３４Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、電波強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。 FIG. 34A is a perspective view showing a mobile information terminal 9101. The mobile information terminal 9101 can be used as a smartphone, for example. The mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like. The mobile information terminal 9101 can display text and image information on multiple surfaces. FIG. 34A shows an example in which three icons 9050 are displayed. Information 9051 shown in a dashed rectangle can also be displayed on another surface of the display unit 9001. Examples of the information 9051 include notifications of incoming e-mail, SNS, telephone calls, etc., the title of e-mail or SNS, the sender's name, the date and time, the remaining battery level, and radio wave strength. Alternatively, an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.

　図３４Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。 Figure 34B is a perspective view showing a mobile information terminal 9102. The mobile information terminal 9102 has a function of displaying information on three or more sides of the display unit 9001. Here, an example is shown in which information 9052, information 9053, and information 9054 are each displayed on different sides. For example, a user can check information 9053 displayed in a position that can be observed from above the mobile information terminal 9102 while the mobile information terminal 9102 is stored in a breast pocket of clothes. The user can check the display without taking the mobile information terminal 9102 out of the pocket and decide, for example, whether or not to answer a call.

　図３４Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の左側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。 FIG. 34C is a perspective view showing a tablet terminal 9103. The tablet terminal 9103 is capable of executing various applications such as mobile phone calls, e-mail, text browsing and creation, music playback, internet communication, and computer games, for example. The tablet terminal 9103 has a display unit 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front side of the housing 9000, operation keys 9005 as operation buttons on the left side of the housing 9000, and a connection terminal 9006 on the bottom.

　図３４Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。 FIG. 34D is a perspective view showing a wristwatch-type mobile information terminal 9200. The mobile information terminal 9200 can be used, for example, as a smart watch (registered trademark). The display surface of the display unit 9001 is curved, and display can be performed along the curved display surface. The mobile information terminal 9200 can also make hands-free calls by communicating with, for example, a headset capable of wireless communication. The mobile information terminal 9200 can also transmit data to and from other information terminals and charge itself via a connection terminal 9006. Charging may be performed by wireless power supply.

　図３４Ｅ乃至図３４Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３４Ｅは携帯情報端末９２０１を展開した状態、図３４Ｇは折り畳んだ状態、図３４Ｆは図３４Ｅと図３４Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。 34E to 34G are perspective views showing a foldable mobile information terminal 9201. FIG. 34E is a perspective view of the mobile information terminal 9201 in an unfolded state, FIG. 34G is a perspective view of the mobile information terminal 9201 in a folded state, and FIG. 34F is a perspective view of a state in the middle of changing from one of FIG. 34E and FIG. 34G to the other. The mobile information terminal 9201 is highly portable when folded, and is highly viewable due to a seamless, wide display area when unfolded. The display unit 9001 of the mobile information terminal 9201 is supported by three housings 9000 connected by hinges 9055. For example, the display unit 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

（実施の形態８）
　本実施の形態では、本発明の一態様の半導体装置の応用例について説明する。本発明の一態様の半導体装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）に用いることができる。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。 (Embodiment 8)
In this embodiment, an application example of the semiconductor device of one embodiment of the present invention will be described. The semiconductor device of one embodiment of the present invention can be used for, for example, electronic components, electronic devices, large scale computers, space equipment, and data centers (also referred to as data centers (DCs)). Electronic components, electronic devices, large scale computers, space equipment, and data centers using the semiconductor device of one embodiment of the present invention are effective in achieving high performance, such as low power consumption.

　本発明の一態様の半導体装置が適用された電子部品等は、実施の形態５で例示した電子機器に適用することができる。 Electronic components to which the semiconductor device of one aspect of the present invention is applied can be applied to the electronic devices exemplified in embodiment 5.

［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図３５Ａに示す。図３５Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図３５Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。 [Electronic Components]
FIG. 35A shows a perspective view of a substrate (mounting substrate 704) on which an electronic component 700 is mounted. The electronic component 700 shown in FIG. 35A has a semiconductor device 710 in a mold 711. In FIG. 35A, some parts are omitted in order to show the inside of the electronic component 700. The electronic component 700 has lands 712 on the outside of the mold 711. The lands 712 are electrically connected to electrode pads 713, and the electrode pads 713 are electrically connected to the semiconductor device 710 via wires 714. The electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting substrate 704.

　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。 The semiconductor device 710 also has a drive circuit layer 715 and a memory layer 716. The memory layer 716 is configured by stacking a plurality of memory cell arrays. The stacked configuration of the drive circuit layer 715 and the memory layer 716 can be a monolithic stacked configuration. In the monolithic stacked configuration, the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) and bonding technology such as Cu-Cu direct bonding. By configuring the drive circuit layer 715 and the memory layer 716 as a monolithic stack, for example, a so-called on-chip memory configuration in which the memory is formed directly on the processor can be configured. By configuring the on-chip memory, it is possible to increase the speed of the operation of the interface between the processor and the memory.

　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。 In addition, by configuring the memory as an on-chip memory, the size of the connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, and it is therefore possible to increase the number of connection pins. Increasing the number of connection pins enables parallel operation, which makes it possible to improve the memory bandwidth (also called memory bandwidth).

　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。 Furthermore, it is preferable that the multiple memory cell arrays in the memory layer 716 are formed using OS transistors and the multiple memory cell arrays are monolithically stacked. By configuring the multiple memory cell arrays as monolithic stacks, it is possible to improve one or both of the memory bandwidth and the memory access latency. Note that the bandwidth is the amount of data transferred per unit time, and the access latency is the time from access to the start of data exchange. Note that when Si transistors are used for the memory layer 716, it is difficult to configure the memory layer 716 as a monolithic stack compared to OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in the monolithic stack configuration.

　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。 The semiconductor device 710 may also be referred to as a die. In this specification and the like, a die refers to a chip piece obtained during the manufacturing process of a semiconductor chip by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and cutting it into cubes. Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), and gallium nitride (GaN). For example, a die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.

　次に、電子部品７３０の斜視図を図３５Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。 Next, a perspective view of electronic component 730 is shown in FIG. 35B. Electronic component 730 is an example of a SiP (System in Package) or MCM (Multi Chip Module). Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple semiconductor devices 710 provided on interposer 731.

　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。 In electronic component 730, an example is shown in which semiconductor device 710 is used as a high bandwidth memory (HBM). Also, semiconductor device 735 can be used in integrated circuits such as a central processing unit (CPU), a graphics processing unit (GPU), or a field programmable gate array (FPGA).

　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。 The package substrate 732 may be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate. The interposer 731 may be, for example, a silicon interposer or a resin interposer.

　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。 The interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches. The multiple wirings are provided in a single layer or multiple layers. The interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732. For these reasons, the interposer may be called a "rewiring substrate" or "intermediate substrate." In some cases, a through electrode may be provided in the interposer 731, and the integrated circuits and the package substrate 732 may be electrically connected using the through electrode. In addition, in a silicon interposer, a TSV may be used as the through electrode.

　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。 In an HBM, many wiring connections are required to achieve a wide memory bandwidth. For this reason, the interposer that implements the HBM requires fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that implements the HBM.

　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。 Furthermore, in SiP and MCM using silicon interposers, deterioration in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer is unlikely to occur. Furthermore, since the surface of the silicon interposer is highly flat, poor connection between the integrated circuit mounted on the silicon interposer and the silicon interposer is unlikely to occur. In particular, it is preferable to use silicon interposers in 2.5D packages (2.5-dimensional mounting) in which multiple integrated circuits are arranged horizontally on the interposer.

　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。 On the other hand, when electrically connecting multiple integrated circuits with different terminal pitches using a silicon interposer, TSV, or the like, space is required for the width of the terminal pitch. Therefore, when trying to reduce the size of the electronic component 730, the width of the terminal pitch becomes an issue, and it may be difficult to provide the many wirings required to achieve a wide memory bandwidth. Therefore, as described above, a monolithic stacking configuration using OS transistors is preferable. A composite structure may be used that combines a memory cell array stacked using TSVs and a monolithic stacking memory cell array.

　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。 A heat sink (heat sink) may be provided overlapping the electronic component 730. When providing a heat sink, it is preferable to align the height of the integrated circuit provided on the interposer 731. For example, in the electronic component 730 shown in this embodiment, it is preferable to align the height of the semiconductor device 710 and the semiconductor device 735.

　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３５Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。 In order to mount the electronic component 730 on another substrate, electrodes 733 may be provided on the bottom of the package substrate 732. FIG. 35B shows an example in which the electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be achieved. The electrodes 733 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be achieved.

　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。 The electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA and PGA. Examples of mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).

［大型計算機］
　大型計算機５６００の斜視図を図３６Ａに示す。大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。 [Mainframe computers]
36A shows a perspective view of a large scale computer 5600. The large scale computer 5600 has a rack 5610 housing a plurality of rack-mounted computers 5620. The large scale computer 5600 may also be called a supercomputer.

　図３６Ｂに計算機５６２０の一例の斜視図を示す。計算機５６２０は、マザーボード５６３０する。マザーボード５６３０には複数のスロット５６３１、及び複数の接続端子が設けられる。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。 FIG. 36B shows an oblique view of an example of a computer 5620. Computer 5620 is connected to a motherboard 5630. Motherboard 5630 is provided with a plurality of slots 5631 and a plurality of connection terminals. PC card 5621 is inserted into slot 5631. In addition, PC card 5621 has connection terminal 5623, connection terminal 5624, and connection terminal 5625, each of which is connected to motherboard 5630.

　図３６ＣにＰＣカード５６２１の一例を示す。ＰＣカード５６２１は、例えばＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードである。ＰＣカード５６２１は、ボード５６２２と、ボード５６２２に実装される、接続端子５６２３、接続端子５６２４、接続端子５６２５、電子部品５６２６、電子部品５６２７、電子部品５６２８、接続端子５６２９などを有する。なお、図３６Ｃには、電子部品５６２６、電子部品５６２７、及び電子部品５６２８以外の部品を図示している。 FIG. 36C shows an example of a PC card 5621. PC card 5621 is a processing board equipped with, for example, a CPU, a GPU, a storage device, etc. PC card 5621 has board 5622, and connection terminals 5623, 5624, 5625, electronic components 5626, 5627, 5628, and 5629, which are mounted on board 5622. Note that FIG. 36C illustrates components other than electronic components 5626, 5627, and 5628.

　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。 The connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630. An example of the standard for the connection terminal 5629 is PCIe.

　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。 Connection terminals 5623, 5624, and 5625 can be interfaces for supplying power to PC card 5621, inputting signals, and the like. They can also be interfaces for outputting signals calculated by PC card 5621, and the like. Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). Examples of standards for outputting video signals from connection terminals 5623, 5624, and 5625 include HDMI (registered trademark), and the like.

　電子部品５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、電子部品５６２６とボード５６２２を電気的に接続することができる。 The electronic component 5626 has a terminal (not shown) for inputting and outputting signals, and the electronic component 5626 and the board 5622 can be electrically connected by inserting the terminal into a socket (not shown) provided on the board 5622.

　電子部品５６２７及び電子部品５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、実装することができる。電子部品５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。電子部品５６２７として、例えば、電子部品７３０を用いることができる。電子部品５６２８としては、例えば、記憶装置などが挙げられる。電子部品５６２８として、例えば、電子部品７００を用いることができる。 Electronic component 5627 and electronic component 5628 have multiple terminals, and can be mounted on wiring provided on board 5622 by, for example, soldering the terminals using a reflow method. Examples of electronic component 5627 include an FPGA, a GPU, and a CPU. For example, electronic component 730 can be used as electronic component 5627. For example, electronic component 5628 includes a storage device. For example, electronic component 700 can be used as electronic component 5628.

　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。 The mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for artificial intelligence learning and inference, for example.

［宇宙用機器］
　本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。 [Space equipment]
The semiconductor device of one embodiment of the present invention can be suitably used in space equipment.

　本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、または、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つまたは複数を含む。 A semiconductor device according to one embodiment of the present invention includes an OS transistor. The OS transistor has small changes in electrical characteristics due to radiation exposure. In other words, it has high resistance to radiation and can be suitably used in an environment where radiation may be incident. For example, the OS transistor can be suitably used in outer space. Specifically, the OS transistor can be used as a transistor constituting a semiconductor device provided in a space shuttle, an artificial satellite, or a space probe. Examples of radiation include X-rays and neutron rays. Note that outer space refers to an altitude of 100 km or higher, and the outer space described in this specification includes one or more of the thermosphere, mesosphere, and stratosphere.

　図３７Ａには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３７Ａにおいては、宇宙空間に惑星６８０４を例示している。 FIG. 37A shows an artificial satellite 6800 as an example of space equipment. The artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that FIG. 37A also shows a planet 6804 in space.

　また、図３７Ａには、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。 Although not shown in FIG. 37A, the secondary battery 6805 may be provided with a battery management system (also called a BMS) or a battery control circuit. The use of OS transistors in the battery management system or battery control circuit described above is preferable because it consumes low power and has high reliability even in space.

　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。 In addition, outer space is an environment with radiation levels 100 times higher than on Earth. Examples of radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.

　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。 When sunlight is irradiated onto the solar panel 6802, the power required for the operation of the satellite 6800 is generated. However, for example, in a situation where the solar panel is not irradiated with sunlight, or where the amount of sunlight irradiating the solar panel is small, the amount of power generated is small. Therefore, there is a possibility that the power required for the operation of the satellite 6800 will not be generated. In order to operate the satellite 6800 even in a situation where the generated power is small, it is advisable to provide the satellite 6800 with a secondary battery 6805. The solar panel may be called a solar cell module.

　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。 Satellite 6800 can generate a signal. The signal is transmitted via antenna 6803, and can be received, for example, by a receiver installed on the ground or by another satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be measured. As described above, satellite 6800 can constitute a satellite positioning system.

　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。 The control device 6807 has a function of controlling the artificial satellite 6800. The control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device. Note that a semiconductor device including an OS transistor, which is one embodiment of the present invention, is preferably used for the control device 6807. The OS transistor has smaller fluctuations in electrical characteristics due to radiation exposure than a Si transistor. In other words, it has high reliability even in an environment where radiation may be incident, and can be preferably used.

　また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。 The artificial satellite 6800 can also be configured to have a sensor. For example, by configuring it to have a visible light sensor, the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground. Or, by configuring it to have a thermal infrared sensor, the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface. From the above, the artificial satellite 6800 can have the function of, for example, an earth observation satellite.

　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。 Note that in this embodiment, an artificial satellite is given as an example of space equipment, but the present invention is not limited to this. For example, a semiconductor device according to one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.

　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。 As explained above, OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance than Si transistors.

［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。 [Data Center]
The semiconductor device according to one embodiment of the present invention can be suitably used in a storage system applied to a data center or the like. The data center is required to perform long-term data management, such as ensuring the immutability of data. In order to manage long-term data, it is necessary to increase the size of the building, for example, by installing storage and servers for storing a huge amount of data, securing a stable power source for holding the data, or securing cooling equipment required for holding the data.

　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。 By using a semiconductor device according to one embodiment of the present invention in a storage system applied to a data center, it is possible to reduce the power required to store data and to miniaturize the semiconductor device that stores the data. This makes it possible to miniaturize the storage system, miniaturize the power source for storing data, and reduce the scale of cooling equipment. This makes it possible to save space in the data center.

　また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。 Furthermore, since the semiconductor device of one embodiment of the present invention consumes low power, heat generation from the circuit can be reduced. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.

　図３７Ｂにデータセンターに適用可能なストレージシステムを示す。図３７Ｂに示すストレージシステム６０００は、ホスト６００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ６００１ｓｂを有する。また、ストレージ６００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置６００３ｍｄを有する。ホスト６００１とストレージ６００３とは、ストレージエリアネットワーク６００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路６００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。 FIG. 37B shows a storage system applicable to a data center. The storage system 6000 shown in FIG. 37B has multiple servers 6001sb as hosts 6001 (illustrated as Host Computer). It also has multiple storage devices 6003md as storage 6003 (illustrated as Storage). The host 6001 and storage 6003 are shown connected via a storage area network 6004 (illustrated as SAN: Storage Area Network) and a storage control circuit 6002 (illustrated as Storage Controller).

　ホスト６００１は、ストレージ６００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト６００１同士は、ネットワークで互いに接続されていてもよい。 The host 6001 corresponds to a computer that accesses data stored in the storage 6003. The hosts 6001 may be connected to each other via a network.

　ストレージ６００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ６００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。 Storage 6003 uses flash memory to reduce data access speed, i.e. the time required to store and output data, but this time is significantly longer than the time required by DRAM, which can be used as cache memory within the storage. In order to solve the problem of the long access speed of storage 6003, storage systems usually provide cache memory within the storage to reduce the time required to store and output data.

　前述のキャッシュメモリは、ストレージ制御回路６００２及びストレージ６００３内に用いられる。ホスト６００１とストレージ６００３との間でやり取りされるデータは、ストレージ制御回路６００２及びストレージ６００３内の当該キャッシュメモリに記憶されたのち、ホスト６００１またはストレージ６００３に出力される。 The above-mentioned cache memory is used in the storage control circuit 6002 and the storage 6003. Data exchanged between the host 6001 and the storage 6003 is stored in the cache memory in the storage control circuit 6002 and the storage 6003, and then output to the host 6001 or the storage 6003.

　前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を低くすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。 By using OS transistors as transistors for storing data in the cache memory, which hold a potential according to the data, the frequency of refreshing can be reduced, and power consumption can be lowered. In addition, by stacking the memory cell array, miniaturization is possible.

　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。 Note that the application of the semiconductor device of one embodiment of the present invention to any one or more selected from electronic components, electronic devices, mainframes, space equipment, and data centers is expected to have an effect of reducing power consumption. Therefore, while energy demand is expected to increase with the improvement in performance or high integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO 2 ). In addition, the semiconductor device of one embodiment of the present invention is also effective as a measure against global warming because of its low power consumption.

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented by combining at least a portion of it with other embodiments described in this specification.

１０：トランジスタ、１０Ａ：トランジスタ、１１：絶縁層、１５：絶縁層、１５ａ：絶縁層、１５ｂ：絶縁層、１５ｃ：絶縁層、１５ｆ：絶縁膜、１７：ダミー層、２０ａ：開口、２０ｂ：開口、２０ｃ：開口、２０ｄ：開口、２０ｅ：開口、２１：半導体層、２１ｆ：半導体膜、２２：絶縁層、２３：導電層、２３ａ：導電層、２３ｂ：導電層、２４：導電層、２４ａ：導電層、２４ａ１：導電層、２４ａ２：導電層、２４ａ１ｆ：導電膜、２４ａ２ｆ：導電膜、２４ｂ：導電層、２４ｂｆ：導電膜、２５：導電層、２５ａ：導電層、２５ａｆ：導電膜、２５ｂ：導電層、２５ｂｆ：導電膜、３０：メモリセル、３０ａ：メモリセル、３１：導電層、３２：導電層、３３：導電層、３４：導電層、３５ａ：接続電極、３５ｂ：接続電極、４０：絶縁層、４０ａ：絶縁層、４０ａｆ：絶縁膜、４０ｂ：絶縁層、４０ｂｆ：絶縁膜、４０ｃ：絶縁層、４０ｄ：絶縁層、４１：絶縁層、４１ａ：絶縁層、４１ｂ：絶縁層、４１ｃ：絶縁層、４２：絶縁層、４３：絶縁層、４５：絶縁層、４６：絶縁層、４７：絶縁層、４８：絶縁層、５０：容量素子、５１：導電層、５２：導電層、５３：絶縁層、５５：絶縁層、５５ａ：絶縁層、５５ｂ：絶縁層、５５ｃ：絶縁層、５６：絶縁層、６０［１，１］：メモリユニット、６０［２，４］：メモリユニット、６０［ａ，ｂ］：メモリユニット、６０：メモリユニット、６１：導電層、６２：導電層、６３：導電層、６５：絶縁層、７０：トランジスタ、７１：半導体層、７２：絶縁層、７３：導電層、７４ａ：導電層、７４ｂ：導電層、７５ａ：導電層、７５ｂ：導電層、８０［１］：層、８０［２］：層、８０［ｍ］：層、８０：層、９０：トランジスタ、９１：基板、９２：半導体領域、９３：絶縁層、９４：導電層、９５ａ：低抵抗領域、９５ｂ：低抵抗領域 10: transistor, 10A: transistor, 11: insulating layer, 15: insulating layer, 15a: insulating layer, 15b: insulating layer, 15c: insulating layer, 15f: insulating film, 17: dummy layer, 20a: opening, 20b: opening, 20c: opening, 20d: opening, 20e: opening, 21: semiconductor layer, 21f: semiconductor film, 22: insulating layer, 23: conductive layer, 23a: conductive layer, 23b: conductive layer, 24: conductive layer, 24a: conductive layer, 24a1: conductive layer, 24a2: conductive layer, 24 a1f: conductive film, 24a2f: conductive film, 24b: conductive layer, 24bf: conductive film, 25: conductive layer, 25a: conductive layer, 25af: conductive film, 25b: conductive layer, 25bf: conductive film, 30: memory cell, 30a: memory cell, 31: conductive layer, 32: conductive layer, 33: conductive layer, 34: conductive layer, 35a: connection electrode, 35b: connection electrode, 40: insulating layer, 40a: insulating layer, 40af: insulating film, 40b: insulating layer, 40bf: insulating film, 40c: insulating layer, 40 d: insulating layer, 41: insulating layer, 41a: insulating layer, 41b: insulating layer, 41c: insulating layer, 42: insulating layer, 43: insulating layer, 45: insulating layer, 46: insulating layer, 47: insulating layer, 48: insulating layer, 50: capacitance element, 51: conductive layer, 52: conductive layer, 53: insulating layer, 55: insulating layer, 55a: insulating layer, 55b: insulating layer, 55c: insulating layer, 56: insulating layer, 60[1,1]: memory unit, 60[2,4]: memory unit, 60[a,b]: memory unit , 60: memory unit, 61: conductive layer, 62: conductive layer, 63: conductive layer, 65: insulating layer, 70: transistor, 71: semiconductor layer, 72: insulating layer, 73: conductive layer, 74a: conductive layer, 74b: conductive layer, 75a: conductive layer, 75b: conductive layer, 80[1]: layer, 80[2]: layer, 80[m]: layer, 80: layer, 90: transistor, 91: substrate, 92: semiconductor region, 93: insulating layer, 94: conductive layer, 95a: low resistance region, 95b: low resistance region

Claims (9)

　トランジスタと、第１の絶縁層と、第２の絶縁層と、を有し、
　前記トランジスタは、第１の導電層、第２の導電層、第３の導電層、半導体層、及び第３の絶縁層を有し、
　前記第１の導電層は、前記第２の絶縁層上に位置する部分を有し、且つ、前記第２の絶縁層に達する第１の開口を有し、
　前記第１の絶縁層は、前記第１の導電層上に位置する部分を有し、且つ、前記第１の開口と重なる第２の開口を有し、
　前記第２の導電層は、前記第１の絶縁層上に位置する部分を有し、
　前記半導体層は、前記第２の導電層と接する部分、前記第２の開口内において前記第１の絶縁層の側面に沿って位置する部分、前記第１の開口内において前記第１の導電層の側面に接する部分、及び前記第１の開口の底部において前記第２の絶縁層の上面に接する部分を有し、
　前記第３の絶縁層は、前記第１の開口内及び前記第２の開口内において前記半導体層を覆い、
　前記第３の導電層は、前記第１の開口内及び前記第２の開口内において前記第３の絶縁層を覆う、
　半導体装置。 a transistor, a first insulating layer, and a second insulating layer;
the transistor includes a first conductive layer, a second conductive layer, a third conductive layer, a semiconductor layer, and a third insulating layer;
the first conductive layer has a portion located on the second insulating layer and has a first opening reaching the second insulating layer;
the first insulating layer has a portion located on the first conductive layer and has a second opening overlapping the first opening;
the second conductive layer has a portion located on the first insulating layer;
the semiconductor layer has a portion in contact with the second conductive layer, a portion located along a side surface of the first insulating layer in the second opening, a portion in contact with the side surface of the first conductive layer in the first opening, and a portion in contact with an upper surface of the second insulating layer at a bottom of the first opening,
the third insulating layer covers the semiconductor layer in the first opening and the second opening;
the third conductive layer covers the third insulating layer in the first opening and in the second opening;
Semiconductor device. 　請求項１において、
　さらに第４の導電層を有し、
　前記第２の絶縁層は、前記第４の導電層上に位置し、
　前記第１の導電層は、前記第２の絶縁層の端部よりも外側において、前記第４の導電層の上面と接する、
　半導体装置。 In claim 1,
Further, a fourth conductive layer is provided,
the second insulating layer overlies the fourth conductive layer;
the first conductive layer is in contact with an upper surface of the fourth conductive layer on the outer side of an end of the second insulating layer;
Semiconductor device. 　請求項２において、
　前記第１の導電層は、金属酸化物を含み、
　前記第４の導電層は、金属または合金を含む、
　半導体装置。 In claim 2,
the first conductive layer comprises a metal oxide;
the fourth conductive layer comprises a metal or an alloy;
Semiconductor device. 　請求項２または請求項３において、
　前記第２の絶縁層は、前記第４の導電層と接する第１の絶縁膜と、その上に前記半導体層と接する第２の絶縁膜とを有し、
　前記第１の絶縁膜は、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、及び酸化ハフニウムのうち、一以上を含み、
　前記第２の絶縁膜は、酸化シリコン、または酸化窒化シリコンを含む、
　半導体装置。 In claim 2 or 3,
the second insulating layer has a first insulating film in contact with the fourth conductive layer and a second insulating film thereon in contact with the semiconductor layer;
the first insulating film includes one or more of silicon nitride, silicon oxynitride, aluminum oxide, aluminum nitride, and hafnium oxide;
The second insulating film contains silicon oxide or silicon oxynitride.
Semiconductor device. 　請求項１において、
　さらに第５の導電層及び第４の絶縁層を有し、
　前記第４の絶縁層は、前記第３の絶縁層上に位置する部分を有し、且つ、前記第１の開口と重なり、前記第３の絶縁層に達する第３の開口を有し、
　前記第５の導電層は、前記第４の絶縁層上に位置する部分を有し、
　前記第３の導電層は、前記第３の開口に埋め込まれる部分を有し、且つ、上面が前記第５の導電層と接する、
　半導体装置。 In claim 1,
further comprising a fifth conductive layer and a fourth insulating layer;
the fourth insulating layer has a portion located on the third insulating layer, and has a third opening that overlaps with the first opening and reaches the third insulating layer;
the fifth conductive layer has a portion located on the fourth insulating layer;
the third conductive layer has a portion embedded in the third opening, and an upper surface of the third conductive layer is in contact with the fifth conductive layer;
Semiconductor device. 　請求項１において、
　さらに第５の絶縁層を有し、
　前記第５の絶縁層は、前記第２の開口内において、前記第１の絶縁層の側面に沿って設けられ、且つ、前記第１の絶縁層と前記半導体層との間に位置する、
　半導体装置。 In claim 1,
Further, a fifth insulating layer is provided,
the fifth insulating layer is provided along a side surface of the first insulating layer in the second opening and is located between the first insulating layer and the semiconductor layer;
Semiconductor device. 　請求項６において、
　前記第１の絶縁層は、酸化シリコンまたは酸化窒化シリコンを含み、
　前記第５の絶縁層は、窒化シリコン、酸化アルミニウム、酸化シリコン、及び酸化ハフニウムのうち、一以上を含む、
　半導体装置。 In claim 6,
the first insulating layer includes silicon oxide or silicon oxynitride;
The fifth insulating layer includes one or more of silicon nitride, aluminum oxide, silicon oxide, and hafnium oxide.
Semiconductor device. 　請求項１において、
　前記半導体層は、前記第１の開口および前記第２の開口内において、筒状の形状を有し、
　前記第３の絶縁層は、前記第１の開口の底部において、前記第２の絶縁層の上面と接する部分を有する、
　半導体装置。 In claim 1,
the semiconductor layer has a cylindrical shape in the first opening and the second opening,
the third insulating layer has a portion in contact with an upper surface of the second insulating layer at a bottom of the first opening;
Semiconductor device. 　請求項８において、
　前記半導体層は、前記第２の導電層の側面に接し、且つ、前記第２の導電層の上面に接しない、
　半導体装置。 In claim 8,
the semiconductor layer is in contact with a side surface of the second conductive layer but is not in contact with a top surface of the second conductive layer;
Semiconductor device.
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* Cited by examiner, † Cited by third party
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JP2016146422A (en) * 2015-02-09 2016-08-12 株式会社ジャパンディスプレイ Display device

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