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WO2024252246A1 - 半導体装置、半導体装置の作製方法 - Google Patents

半導体装置、半導体装置の作製方法 Download PDF

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Publication number
WO2024252246A1
WO2024252246A1 PCT/IB2024/055384 IB2024055384W WO2024252246A1 WO 2024252246 A1 WO2024252246 A1 WO 2024252246A1 IB 2024055384 W IB2024055384 W IB 2024055384W WO 2024252246 A1 WO2024252246 A1 WO 2024252246A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
conductive layer
oxide
insulating layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/IB2024/055384
Other languages
English (en)
French (fr)
Inventor
山崎舜平
井坂史人
恵木勇司
沼田至優
徳丸亮
石川純
手塚祐朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of WO2024252246A1 publication Critical patent/WO2024252246A1/ja
Anticipated expiration legal-status Critical
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]

Definitions

  • One aspect of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • one aspect of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification relates to an object, a method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition of matter.
  • examples of technical fields related to one aspect of the present invention include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, imaging devices, memory devices, signal processing devices, processors, electronic devices, systems, driving methods thereof, manufacturing methods thereof, inspection methods thereof, and methods of using thereof.
  • Non-Patent Document 1 research and development of memories using ferroelectrics is being actively carried out.
  • Non-Patent Document 2 research on ferroelectric HfO2 -based materials (Non-Patent Document 2), research on the ferroelectricity of hafnium oxide thin films (Non-Patent Document 3), research on hafnium oxide-based ferroelectrics (Non-Patent Document 4 ), and demonstration of integration of FeRAM (Ferroelectric Random Access Memory) using ferroelectric Hf0.5Zr0.5O2 with CMOS (Non-Patent Document 5) are also being actively carried out.
  • FeRAM Ferroelectric Random Access Memory
  • Non-Patent Documents 1 to 5 various research and development efforts are being conducted on ferroelectrics.
  • Non-Patent Document 4 reports on possible crystal structures of HfO2 and their respective polarization-electric field characteristics, as shown in FIG.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device that occupies a small area. Alternatively, an object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device that consumes low power. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device that has a large storage capacity.
  • problems associated with one embodiment of the present invention are not limited to the problems listed above.
  • the problems listed above do not preclude the existence of other problems.
  • the other problems are problems not mentioned in this section, which will be described below. Problems not mentioned in this section can be derived by a person skilled in the art from the description in the specification or drawings, etc., and can be appropriately extracted from these descriptions. Note that the problems associated with one embodiment of the present invention do not need to solve all of the problems listed above and other problems.
  • One embodiment of the present invention solves at least one of the problems listed above and other problems.
  • One aspect of the present invention is a semiconductor device having a first conductive layer, a ferroelectric layer on the first conductive layer, and a second conductive layer on the ferroelectric layer.
  • the first conductive layer has a first recess.
  • the ferroelectric layer has a region formed along the first recess.
  • the ferroelectric layer has a second recess in a region overlapping the first recess.
  • the second conductive layer is provided so as to fill the second recess.
  • the ferroelectric layer has hafnium, zirconium, and oxygen.
  • one or both of the first conductive layer and the second conductive layer contain titanium and nitrogen.
  • one or both of the first conductive layer and the second conductive layer contain tungsten.
  • One aspect of the present invention is a semiconductor device having a capacitive element and a transistor on the capacitive element.
  • the capacitive element has a first conductive layer, a ferroelectric layer on the first conductive layer, and a second conductive layer on the ferroelectric layer.
  • the ferroelectric layer has hafnium, zirconium, and oxygen.
  • the top surface of the second conductive layer has a region that contacts at least a portion of the bottom surface of the oxide semiconductor layer of the transistor.
  • one or both of the first conductive layer and the second conductive layer contain titanium and nitrogen.
  • one or both of the first conductive layer and the second conductive layer contain tungsten.
  • the first conductive layer has a first recess
  • the ferroelectric layer has a region formed along the first recess
  • the ferroelectric layer has a second recess in a region overlapping the first recess
  • the second conductive layer is provided so as to fill the second recess.
  • the channel of the transistor is formed along the side of the opening in the insulating layer.
  • the oxide semiconductor layer preferably contains one or both of indium and zinc.
  • One aspect of the present invention is a method for manufacturing a semiconductor device, which includes forming a first conductive layer on a substrate, forming a ferroelectric layer on the first conductive layer, and forming a second conductive layer on the ferroelectric layer.
  • the first conductive layer is formed by a metal CVD method with the substrate at a first temperature.
  • the ferroelectric layer is formed by an ALD method using a precursor containing hafnium, a precursor containing zirconium, and an oxidizing agent.
  • the second conductive layer is formed by a metal CVD method with the substrate at a second temperature.
  • the second temperature is 250°C or more and 325°C or less.
  • the first temperature is higher than the second temperature.
  • the first conductive layer and the second conductive layer are formed using titanium chloride and ammonia.
  • the first conductive layer and the second conductive layer are formed using tungsten hexafluoride.
  • the first conductive layer has a first recess
  • the ferroelectric layer is formed along the first recess
  • the ferroelectric layer has a second recess in a region overlapping with the first recess
  • the second conductive layer is formed to fill the second recess.
  • a novel semiconductor device can be provided.
  • a semiconductor device with a small occupancy area can be provided.
  • a semiconductor device with high reliability can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a semiconductor device with a large storage capacity can be provided.
  • the effects of one embodiment of the present invention are not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects. Therefore, one embodiment of the present invention may not have the effects listed above.
  • the other effects are effects not mentioned in this section, which will be described below. Those skilled in the art can derive the other effects from the descriptions in the specification or drawings, etc., and can be extracted appropriately from these descriptions.
  • One embodiment of the present invention has at least one of the effects listed above and other effects.
  • Fig. 1A is a plan view showing a configuration example of a semiconductor device
  • Fig. 1B and Fig. 1C are cross-sectional views showing the configuration example of a semiconductor device.
  • 2A to 2F are cross-sectional views showing configuration examples of a semiconductor device.
  • 3A to 3D are cross-sectional views showing configuration examples of a semiconductor device.
  • Fig. 4A is a plan view showing a configuration example of a semiconductor device
  • Fig. 4B and Fig. 4C are cross-sectional views showing the configuration example of a semiconductor device.
  • Fig. 5A is a plan view showing a configuration example of a semiconductor device
  • Fig. 5B and Fig. 5C are cross-sectional views showing the configuration example of a semiconductor device.
  • FIG. 6A to 6H are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 7A to 7D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 8 is a diagram for explaining possible crystal structures of HfO 2 and their respective polarization-electric field characteristics, as disclosed in Non-Patent Document 4.
  • Fig. 9A is a plan view showing a configuration example of a semiconductor device
  • Fig. 9B and Fig. 9C are cross-sectional views showing the configuration example of a semiconductor device.
  • 10A is a plan view showing a configuration example of a semiconductor device
  • FIG. 10B is a cross-sectional view showing the configuration example of a semiconductor device.
  • FIG. 10B is a cross-sectional view showing the configuration example of a semiconductor device.
  • FIG. 11 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 12 is a cross-sectional view showing a configuration example of a semiconductor device.
  • Fig. 13A is a diagram for explaining an example of a circuit configuration of a memory cell
  • Fig. 13B is a graph showing an example of a hysteresis characteristic
  • Fig. 13C is a timing chart showing an example of a method for driving a memory cell.
  • 14A to 14C are diagrams showing configuration examples of a storage device.
  • Fig. 15A is a diagram showing an example of the configuration of a storage device
  • Fig. 15B is a schematic diagram of a memory string included in the storage device.
  • Fig. 15A is a diagram showing an example of the configuration of a storage device
  • Fig. 15B is a schematic diagram of a memory string included in the storage device.
  • 16A is a diagram showing an example of the configuration of a storage device
  • Fig. 16B is a schematic diagram of a memory string included in the storage device.
  • 17A and 17B are diagrams showing an example of a semiconductor device.
  • 18A and 18B are perspective views showing an example of an electronic component.
  • 19A to 19J are diagrams showing an example of an electronic device.
  • 20A to 20E are diagrams showing an example of an electronic device.
  • 21A to 21C are diagrams showing an example of an electronic device.
  • FIG. 22 is a diagram showing an example of space equipment.
  • FIG. 23 is a schematic cross-sectional view illustrating a sample prepared in the example.
  • 24A to 24E are diagrams showing the results of GIXRD measurements.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. Also, it refers to any device that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip including an integrated circuit, and an electronic component that houses a chip in a package are examples of semiconductor devices. Also, memory devices, display devices, light-emitting devices, lighting devices, electronic devices, etc. may themselves be semiconductor devices and may have semiconductor devices.
  • the position, size, range, etc. of each component shown in the drawings, etc. may not represent the actual position, size, range, etc., in order to facilitate understanding of the invention. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc., disclosed in the drawings, etc.
  • layers and resist masks, etc. may be unintentionally reduced by processes such as etching, but descriptions of this may be omitted in order to facilitate understanding of the invention.
  • a resist mask is formed by a lithography method (photolithography, X-ray lithography, electron beam lithography, multiphoton lithography, interference lithography, nanoimprinting, etc.) and then an etching process (removal process) is performed, the resist mask is removed after the etching process is completed, unless otherwise specified.
  • a lithography method photolithography, X-ray lithography, electron beam lithography, multiphoton lithography, interference lithography, nanoimprinting, etc.
  • plan views also called “top views”
  • oblique views some components may be omitted to make the invention easier to understand.
  • Some hidden lines may also be omitted.
  • ordinal numbers such as “first” and “second” are used to avoid confusion between components, and do not indicate any order or ranking, such as the order of processes or stacking. Even if a term does not have an ordinal number in this specification, ordinal numbers may be added in the claims to avoid confusion between components. The ordinal numbers added in this specification may differ from those added in the claims. Even if a term has an ordinal number in this specification, ordinal numbers may be omitted in the claims.
  • electrode in this specification and the like do not functionally limit these components.
  • electrode may be used as a part of “wiring”, and vice versa.
  • the terms “electrode” and “wiring” include cases where multiple “electrodes” and “wiring” are integrated together.
  • terminal may be used as a part of “wiring” or “electrode”, and vice versa.
  • terminal includes cases where multiple “electrodes”, “wiring”, “terminals”, etc. are integrated together.
  • an “electrode” can be a part of a “wiring” or “terminal”, and for example, a “terminal” can be a part of a “wiring” or “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "region” in some cases.
  • supplying a signal means supplying a predetermined potential to wiring or the like. Therefore, it may be possible to read “signal” as a term such as “potential”. It may also be possible to read terms such as “potential” as a term such as “signal”. It may also be possible to read “signal” as a term such as “potential”.
  • a “signal” may be a variable potential or a fixed potential. For example, it may be a power supply potential.
  • film and “layer” can be interchanged depending on the circumstances.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • the term “capacitive element” may be, for example, a circuit element having a capacitance value higher than 0F, a region of a wiring having a capacitance value higher than 0F, a parasitic capacitance, or a gate capacitance of a transistor.
  • the terms “capacitive element”, “parasitic capacitance”, or “gate capacitance” may be rephrased as the term “capacitance”.
  • the term “capacitance” may be rephrased as the term “capacitive element”, “parasitic capacitance”, or “gate capacitance”.
  • a “capacitance” (including a “capacitance” having three or more terminals) is configured to include an insulating layer and a pair of conductive layers sandwiching the insulating layer. Therefore, the term “pair of conductive layers" in “capacitance” may be rephrased as a “pair of electrodes", a “pair of conductive regions", a “pair of regions", or a “pair of terminals”. In addition, the term “one of the pair of terminals” may be referred to as “one terminal” or “first terminal”. In addition, the term “the other of the pair of terminals” may be referred to as “the other terminal” or “second terminal”. The value of the capacitance may be, for example, 0.05 fF or more and 10 pF or less. It may also be, for example, between 1 pF and 10 ⁇ F.
  • source and drain of a transistor may be interchangeable when transistors of different conductivity types are used, or when the direction of current changes during circuit operation. For this reason, in this specification, the terms “source” and “drain” can be used interchangeably.
  • gate refers to a gate electrode and a part or all of a gate wiring.
  • a gate wiring refers to a wiring that electrically connects the gate electrode of at least one transistor to another electrode or another wiring.
  • source refers to a source region, a source electrode, and part or all of a source wiring.
  • a source region refers to a region of a semiconductor layer whose resistivity is equal to or lower than a certain value.
  • a source electrode refers to a conductive layer that includes a portion connected to a source region.
  • a source wiring refers to wiring that electrically connects the source electrode of at least one transistor to another electrode or another wiring.
  • drain refers to the drain region, drain electrode, and part or all of the drain wiring.
  • the drain region refers to the region of the semiconductor layer whose resistivity is equal to or lower than a certain value.
  • the drain electrode refers to the conductive layer that includes a portion connected to the drain region.
  • the drain wiring refers to wiring that electrically connects the drain electrode of at least one transistor to another electrode or another wiring.
  • the transistors shown in this specification are enhancement type (normally off type) field effect transistors.
  • the threshold voltage (also referred to as "Vth") of the transistors is greater than 0V unless otherwise specified.
  • the transistors shown in this specification are p-channel transistors, the Vth of the transistors is less than or equal to 0V unless otherwise specified.
  • the Vth of multiple transistors of the same conductivity type is the same.
  • off-state current refers to the current (also referred to as “drain current” or “Id”) that flows between the source and drain when the transistor is in an off state (also referred to as a “non-conducting state” or “cut-off state”).
  • the off-state refers to a state in which the potential difference (also referred to as “gate voltage” or “Vg") between the gate and source with respect to the source as a reference is lower than the threshold voltage in an n-channel transistor, and a state in which Vg is higher than the threshold voltage in a p-channel transistor.
  • the off-state current of an n-channel transistor may refer to the drain current when Vg is lower than Vth.
  • the term “leakage current” may be used to mean the same thing as “off-state current.”
  • the term “off-state current” may refer to, for example, a current that flows between the source and drain when a transistor is in an off state.
  • the on-current refers to Id when a transistor is in an on state (also called a "conducting state").
  • the on-state refers to a state in which Vg is equal to or greater than Vth for an n-channel transistor, and a state in which Vg is equal to or less than the threshold voltage for a p-channel transistor.
  • the on-current of an n-channel transistor may refer to the drain current when Vg is equal to or greater than Vth.
  • VDD high power supply potential
  • VSS low power supply potential
  • GND ground potential GND
  • voltage often refers to the potential difference between a certain potential and a reference potential (for example, ground potential or source potential). Also, “potential” is relative, and the potential applied to wiring, etc. may change depending on the reference potential. Therefore, “voltage” and “potential” can sometimes be used interchangeably.
  • the terms “above,” “below,” “upward,” or “below” indicating the position of the components may be used for convenience in describing the positional relationship between the components with reference to the drawings. Furthermore, the positional relationship between the components may change as appropriate depending on the direction in which each configuration is depicted. Therefore, the terms are not limited to those described in the specification, and may be rephrased appropriately depending on the situation. For example, the expression “insulating layer located above the conductive layer” can be rephrased as “insulating layer located below the conductive layer” by rotating the orientation of the drawing shown by 180 degrees. For example, the expression “insulating layer located above the opening” may include “insulating layer located on the side of the opening.”
  • electrode B on insulating layer A does not require that electrode B be formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • electrode B overlapping insulating layer A does not limit the state in which electrode B is formed on insulating layer A, but does not exclude the state in which electrode B is formed under insulating layer A or the state in which electrode B is formed on the right (or left) side of insulating layer A.
  • electrode B adjacent to insulating layer A does not require that insulating layer A and electrode B are formed in direct contact, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, it also includes cases in which the angle is -5° or more and 5° or less.
  • substantially parallel or “roughly parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, it also includes cases in which the angle is 85° or more and 95° or less.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • arrows indicating the X-direction, Y-direction, and Z-direction may be attached.
  • the "X-direction” is the direction along the X-axis, and the forward direction and the reverse direction may not be distinguished unless explicitly stated. The same applies to the "Y-direction” and "Z-direction”.
  • the X-direction, Y-direction, and Z-direction are directions that intersect with each other.
  • the X-direction, Y-direction, and Z-direction are directions that are perpendicular to each other.
  • one of the X-direction, Y-direction, and Z-direction may be called the "first direction” or “first direction”.
  • the other may be called the “second direction” or “second direction”.
  • the remaining one may be called the "third direction” or "third direction”.
  • the conductive layer 120 may be divided into conductive layer 120a and conductive layer 120b.
  • FIGS. 1A to 1C are plan views and cross-sectional views illustrating a configuration example of a semiconductor device according to one embodiment of the present invention.
  • FIG. 1A is a plan view of the semiconductor device.
  • FIG. 1B is a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 1A as viewed from the Y direction.
  • FIG. 1C is a cross-sectional view of the portion indicated by the dashed line A3-A4 in FIG. 1A as viewed from the X direction. Note that some elements have been omitted from the plan view of FIG. 1A for clarity.
  • the semiconductor device of one embodiment of the present invention has an insulating layer 140 on a substrate (not shown), a conductive layer 110 on the insulating layer 140, a capacitor element 100 on the conductive layer 110, and an insulating layer 180.
  • the insulating layer 140 and the insulating layer 180 function as interlayer films, and the conductive layer 110 functions as wiring.
  • the capacitance element 100 has a conductive layer 115 on the conductive layer 110, an insulating layer 130 on the conductive layer 115, and a conductive layer 120 on the insulating layer 130.
  • the conductive layer 120 functions as one of a pair of electrodes (sometimes called an upper electrode)
  • the conductive layer 115 functions as the other of the pair of electrodes (sometimes called a lower electrode)
  • the insulating layer 130 functions as a dielectric. That is, the capacitance element 100 constitutes a MIM (Metal-Insulator-Metal) capacitance.
  • a material that can have ferroelectricity is used as the insulating layer 130.
  • the insulating layer 130 has ferroelectricity. Therefore, the capacitance element 100 functions as a ferroelectric capacitor.
  • the insulating layer 180 has an opening 190 that reaches the conductive layer 110. At least a portion of the conductive layer 115 is disposed in the opening 190.
  • the conductive layer 115 has a region that contacts the upper surface of the conductive layer 110 in the opening 190 and a region that contacts the side surface of the insulating layer 180 in the opening 190.
  • the conductive layer 115 has a recess in the region that overlaps with the opening 190. Note that in the configuration shown in Figures 1B and 1C, the conductive layer 115 has a region that contacts at least a portion of the upper surface of the insulating layer 180.
  • the insulating layer 130 is arranged so that at least a portion of it is located in the opening 190.
  • the insulating layer 130 has a region that contacts the upper surface of the conductive layer 115 at the opening 190.
  • the insulating layer 130 has a region that is formed along the recess of the conductive layer 115.
  • the insulating layer 130 has a recess in a region that overlaps with the recess of the conductive layer 115. Note that in the configuration shown in Figures 1B and 1C, the insulating layer 130 has a region that contacts at least a portion of the upper surface of the insulating layer 180.
  • the conductive layer 120 is arranged so that at least a portion of it is located in the opening 190.
  • the conductive layer 120 has a region that contacts the upper surface of the insulating layer 130 in the opening 190.
  • the conductive layer 120 is also provided so as to fill a recess in the insulating layer 130. In other words, the conductive layer 120 is provided so as to fill the opening 190.
  • the capacitive element 100 has an upper electrode and a lower electrode that face each other with a dielectric between them, not only on the bottom surface but also on the side surfaces, and this allows for a larger capacitance per unit area than a parallel plate type capacitive element. Therefore, the deeper the opening 190, the larger the capacitance of the capacitive element 100 can be.
  • the sidewalls of the opening 190 are preferably perpendicular to the upper surface of the conductive layer 110.
  • the opening 190 has a cylindrical shape. With this configuration, miniaturization or high integration of the semiconductor device can be achieved.
  • the sidewalls of the opening 190 can have a tapered shape relative to the upper surface of the conductive layer 110.
  • the coverage of the conductive layer 115 and the like can be improved, and defects such as voids can be reduced.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface or the surface to be formed. For example, there is a region in which the angle (also called the taper angle) between the inclined side and the substrate surface or the surface to be formed is greater than 0 degrees and less than 90 degrees.
  • the side of the structure, the substrate surface, and the surface to be formed do not necessarily need to be completely flat, and may be approximately planar with a slight curvature, or approximately planar with fine irregularities.
  • a conductive layer 115 and an insulating layer 130 are laminated along the sidewall of the opening 190 and the upper surface of the conductive layer 110.
  • a conductive layer 120 is provided on the insulating layer 130 so as to fill the opening 190.
  • a capacitance element 100 having such a configuration may be called a trench type capacitance or a trench capacitance.
  • the opening 190 is circular in plan view, but the present invention is not limited to this.
  • the opening 190 can be, for example, a circle, an ellipse, or other nearly circular shape, a triangle, a quadrangle (including a rectangle, a diamond, and a square), a pentagon, a star-shaped polygon, or other polygon with rounded corners.
  • the polygon may be either a concave polygon (a polygon with at least one interior angle exceeding 180 degrees) or a convex polygon (a polygon with all interior angles less than 180 degrees).
  • the opening 190 is preferably circular in plan view. By making the opening circular, the processing accuracy when forming the opening can be improved, and an opening of a fine size can be formed.
  • a circle is not limited to a perfect circle.
  • Each layer constituting the semiconductor device of this embodiment may have a single layer structure or a stacked structure.
  • FIGS. 1B and 1C show an example in which the conductive layer 115 and the conductive layer 120 each have a single layer structure.
  • FIGS. 3A and 3B show an example in which the conductive layer 115 and the conductive layer 120 each have a stacked structure.
  • the insulating layer 130 is made of a material that can have ferroelectric properties.
  • materials that can have ferroelectricity refers to a material that can have hysteresis characteristics in the relationship between the strength of the electric field (electric field strength) applied to the material and the magnitude of polarization, or a material in which polarization can occur spontaneously even in the absence of an external electric field (an electric field applied to the material from the outside). Therefore, materials that can have ferroelectricity include materials that have one or more of ferroelectricity, antiferroelectricity, and ferroelectricity.
  • a layer of a material that can have ferroelectricity may be referred to as a ferroelectric layer. Therefore, the insulating layer 130 may be read as a ferroelectric layer. Furthermore, in this specification, a device having such a ferroelectric layer may be referred to as a ferroelectric device.
  • Examples of materials that can have ferroelectricity include oxides having one or both of hafnium and zirconium.
  • oxides having one or both of hafnium and zirconium include hafnium oxide, zirconium oxide, and hafnium zirconium oxide.
  • materials that can have ferroelectricity include materials obtained by adding element J1 (here, element J1 is one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) to hafnium oxide.
  • the ratio of the number of atoms of hafnium to the number of atoms of element J1 can be appropriately set, and for example, the ratio of the number of atoms of hafnium to the number of atoms of element J1 can be set to 1:1 or close to 1:1.
  • materials that can have ferroelectricity include materials obtained by adding element J2 (here, element J2 is one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) to zirconium oxide.
  • the ratio of the number of zirconium atoms to the number of atoms of element J2 can be appropriately set, for example, the ratio of the number of zirconium atoms to the number of atoms of element J2 can be set to 1:1 or close to 1.
  • piezoelectric ceramics having a perovskite structure such as lead titanate (PbTiO x (X is a real number greater than 0)), barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantalate (SBT), bismuth ferrite (BFO), barium titanate, etc. may be used.
  • examples of materials that may have ferroelectricity include metal nitrides having element M1, element M2, and nitrogen.
  • element M1 is one or more selected from aluminum, gallium, indium, etc.
  • element M2 is one or more selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, chromium, etc. It should be noted that the ratio of the number of atoms of element M1 to the number of atoms of element M2 can be set appropriately. Also, metal oxides having element M1 and nitrogen may have ferroelectricity even if they do not contain element M2.
  • examples of materials that may have ferroelectricity include materials in which element M3 is added to the above metal nitride.
  • element M3 is one or more selected from magnesium, calcium, strontium, zinc, cadmium, etc.
  • the ratio of the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set appropriately.
  • examples of materials that can have ferroelectricity include perovskite-type oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 having a ⁇ -alumina structure.
  • metal oxides and metal nitrides are given as examples, but the present invention is not limited to these.
  • metal oxynitrides in which nitrogen is added to the above-mentioned metal oxides, or metal oxynitrides in which oxygen is added to the above-mentioned metal nitrides, etc. may be used.
  • the insulating layer can have a laminated structure made of multiple materials selected from the materials listed above.
  • the crystal structure (characteristics) of the materials listed above can change not only depending on the film formation conditions but also on various processes, in this specification, not only materials that exhibit ferroelectricity are called ferroelectrics, but also materials that can have ferroelectricity.
  • the insulating layer 130 it is preferable to use an oxide containing one or both of hafnium and zirconium, and it is more preferable to use hafnium zirconium oxide.
  • hafnium zirconium oxide is used as the insulating layer 130, the insulating layer 130 contains hafnium, zirconium, and oxygen.
  • hafnium oxide which is one of the materials that can be used for the insulating layer 130.
  • hafnium oxide is known to have various crystal structures. For example, it can have crystal structures such as monoclinic (space group: P21 /c), orthorhombic (space group: Pbca or Pca21 ), tetragonal (space group: P42 /nmc), and cubic (space group: Fm-3m) (see FIG. 8).
  • each of the above crystal structures can undergo phase change. The same is true for hafnium zirconium oxide.
  • hafnium zirconium oxide the monoclinic, tetragonal, and cubic crystal structures have an inversion center. Therefore, hafnium oxide containing crystals having these crystal structures is a paraelectric substance that does not have remanent polarization.
  • the orthorhombic crystal structure having a space group of Pca2 1 does not have a central symmetry. Therefore, in the orthorhombic crystal structure having a space group of Pca2 1 , oxygen is displaced by an external electric field, so that ferroelectricity is expressed in hafnium oxide containing crystals having an orthorhombic crystal structure having a space group of Pca2 1 .
  • the expression of ferroelectricity depends on the crystal structure of the crystal contained in the ferroelectric layer. Therefore, in order for the insulating layer 130 to exhibit ferroelectricity, the insulating layer 130 must contain crystals. In particular, it is preferable for the insulating layer 130 to contain crystals having an orthorhombic crystal structure with a space group of Pca2 1 , since ferroelectricity is exhibited. In addition, by increasing the proportion of crystals having an orthorhombic crystal structure in the insulating layer 130, the remanent polarization can be increased.
  • crystals having a monoclinic, tetragonal, or cubic crystal structure are stable at normal pressure, while crystals having an orthorhombic crystal structure are metastable at normal pressure. Therefore, it is presumed that crystals having a monoclinic, tetragonal, or cubic crystal structure are unlikely to undergo a phase transition to an orthorhombic crystal structure even when subjected to heat treatment or the like.
  • crystals that are stable at normal pressure may be referred to as a stable phase
  • crystals that are metastable at normal pressure may be referred to as a metastable phase.
  • the insulating layer 130 has a high content of metastable phases. It is also preferable that the insulating layer 130 has a low content of stable phases. In other words, it is preferable that the insulating layer 130 has a high content of crystals having an orthorhombic crystal structure and a low content of crystals having a monoclinic, tetragonal, or cubic crystal structure. For example, it is preferable that the sum of the content of crystals having a monoclinic crystal structure, the content of crystals having a tetragonal crystal structure, and the content of crystals having a cubic crystal structure is low.
  • the content of crystals having a monoclinic crystal structure, the content of crystals having a tetragonal crystal structure, and the content of crystals having a cubic crystal structure are each low.
  • the crystal structure of the crystals contained in the insulating layer 130 can be evaluated, for example, using X-ray diffraction (XRD: X-Ray Diffraction). Specifically, it can be evaluated using the XRD spectrum obtained by grazing-incidence X-ray diffraction (GIXRD) measurement.
  • GIXRD grazing-incidence X-ray diffraction
  • the GIXRD method is also called the thin film method or the Seemann-Bohlin method. In the following, the XRD spectrum obtained by GIXRD measurement may be simply referred to as the XRD spectrum.
  • a peak refers to a convex shape that appears in an XRD spectrum. Note that one peak may be formed by overlapping multiple peaks. Furthermore, peak intensity refers to the maximum value of a convex shape (peak) that appears in an XRD spectrum. Furthermore, peak position refers to the value of the X-ray diffraction angle (2 ⁇ ) at the maximum value of a convex shape (peak) that appears in an XRD spectrum.
  • hafnium zirconium oxide contains crystals having an orthorhombic, tetragonal, or cubic crystal structure
  • hafnium zirconium oxide contains crystals having a monoclinic crystal structure
  • the vicinity of a specific angle A in the XRD spectrum refers to the range from A-0.5° to A+0.5°.
  • the first peak is detected, and the second and third peaks are not detected, in the analysis of the insulating layer 130 by X-ray diffraction.
  • first peak and the second peak may overlap.
  • first peak and the third peak may overlap.
  • the XRD spectrum can be subjected to waveform separation to calculate the intensity of each peak.
  • the intensity of each peak can be calculated by fitting the actually measured XRD spectrum with a composite spectrum of peaks set for each crystal structure.
  • the crystal content in the insulating layer 130 can be evaluated using electron diffraction (ED) mapping using a high-resolution transmission electron microscope (TEM).
  • ED electron diffraction
  • an element that increases the oxygen vacancy concentration in the oxide is added to an oxide having one or both of hafnium and zirconium.
  • examples of such elements include Group 3 elements (also called Group IIIa elements) in the periodic table.
  • the Group 3 elements in the periodic table added to the oxide are more preferably one or more selected from scandium, lanthanum, and yttrium, and even more preferably one or both of lanthanum and yttrium. In this specification and the like, the Group 3 elements in the periodic table may be simply called Group 3 elements.
  • hafnium and zirconium tend to have a valence of +4.
  • Group 3 elements tend to have a valence of +3. Therefore, by adding an element with a different valence from hafnium and zirconium to an oxide containing either or both of hafnium and zirconium, the concentration of oxygen vacancies in the oxide can be increased.
  • the grain size of the crystals contained in the oxide By reducing the grain size of the crystals contained in the oxide and reducing the grain size variation, the dielectric breakdown voltage of the oxide increases, making it possible to achieve high voltage resistance. Also, it is possible to reduce the amount of leakage current.
  • the oxide may be more likely to produce crystals having an orthorhombic crystal structure than crystals having a monoclinic crystal structure. This is presumably due to the addition of an element with an ionic radius larger than those of hafnium and zirconium. From this point of view, lanthanum and yttrium are particularly preferable as the Group 3 element to be added to the above oxide.
  • the content of Group 3 element added to the oxide having one or both of hafnium and zirconium is preferably 0.1 atomic% to 10 atomic%, more preferably 0.1 atomic% to 5 atomic%, and even more preferably 0.1 atomic% to 3 atomic%.
  • the content of Group 3 element refers to the ratio of the number of atoms of Group 3 element to the sum of the number of atoms of all metal elements contained in the ferroelectric layer.
  • the insulating layer 130 preferably contains one or both of hafnium and zirconium, at least one Group 3 element, and oxygen, more preferably contains hafnium, zirconium, at least one Group 3 element, and oxygen, and even more preferably contains hafnium, zirconium, one or both of lanthanum and yttrium, and oxygen.
  • the insulating layer 130 preferably uses an oxide containing one or both of hafnium and zirconium to which at least one Group 3 element has been added, more preferably uses hafnium zirconium oxide to which at least one Group 3 element has been added, and even more preferably uses hafnium zirconium oxide to which one or both of lanthanum and yttrium have been added.
  • the content of at least one of the group 3 elements in the insulating layer 130 is preferably 0.1 atomic% to 10 atomic%, more preferably 0.1 atomic% to 5 atomic%, and even more preferably 0.1 atomic% to 3 atomic%.
  • the content of lanthanum in the insulating layer 130 is preferably in the above range.
  • the sum of the lanthanum content and the yttrium content in the insulating layer 130 is preferably in the above range.
  • an oxide having one or both of hafnium and zirconium may be formed, followed by forming an oxide having at least one Group 3 element, and then performing a heat treatment to form an oxide having one or both of hafnium and zirconium and at least one Group 3 element.
  • an oxide having at least one Group 3 element may be formed, followed by forming an oxide having one or both of hafnium and zirconium, and then performing a heat treatment to form an oxide having one or both of hafnium and zirconium and at least one Group 3 element.
  • an oxide containing one or both of hafnium and zirconium may be formed, and a treatment for adding a Group 3 element may be performed to form an oxide containing one or both of hafnium and zirconium and at least one Group 3 element.
  • oxygen vacancies may be formed in the oxide containing one or both of hafnium and zirconium during the treatment for adding the Group 3 element.
  • the addition of the Group 3 element can promote an increase in the concentration of oxygen vacancies in the oxide.
  • the treatment for adding the Group 3 element can be performed, for example, by ion doping or ion implantation.
  • the insulating layer 130 may be a single layer or a multilayer of the insulating material described in the section [Insulating layer] below.
  • an inorganic insulating film for each of the insulating layers (insulating layer 140, insulating layer 180, etc.) of the semiconductor device.
  • the inorganic insulating film include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film.
  • oxide insulating film examples include a silicon oxide film, an aluminum oxide film, a magnesium oxide film, a gallium oxide film, a germanium oxide film, an yttrium oxide film, a zirconium oxide film, a lanthanum oxide film, a neodymium oxide film, a hafnium oxide film, a tantalum oxide film, a cerium oxide film, a gallium zinc oxide film, and a hafnium aluminate film.
  • nitride insulating film examples include a silicon nitride film and an aluminum nitride film.
  • Examples of the oxynitride insulating film include a silicon oxynitride film, an aluminum oxynitride film, a gallium oxynitride film, an yttrium oxynitride film, and a hafnium oxynitride film.
  • Examples of the nitride oxide insulating film include a silicon nitride oxide film and an aluminum nitride oxide film.
  • An organic insulating film may be used for the insulating layer of the semiconductor device.
  • Examples of materials with a high dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides having aluminum and hafnium, oxynitrides having aluminum and hafnium, oxides having silicon and hafnium, oxynitrides having silicon and hafnium, and nitrides having silicon and hafnium.
  • materials with a low relative dielectric constant include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide, and resins such as polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic resin.
  • inorganic insulating materials with a low relative dielectric constant include silicon oxide with added fluorine, silicon oxide with added carbon, and silicon oxide with added carbon and nitrogen. Another example is silicon oxide with vacancies. These silicon oxides may contain nitrogen.
  • the insulating layer of the semiconductor device may be made of the above-mentioned material that may have ferroelectricity.
  • the insulating layer of the semiconductor device may be made of the insulating material described in the [Insulating Layer] of the second embodiment described later.
  • insulating layer 140 and insulating layer 180 function as interlayer films, it is preferable that they have a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wiring can be reduced. Silicon oxide and silicon oxynitride are thermally stable, and therefore are suitable for insulating layer 140 and insulating layer 180, respectively.
  • a metal element selected from aluminum, chromium, copper, silver, gold, platinum, zinc, tantalum, nickel, titanium, iron, cobalt, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing the above-mentioned metal element as a component, or an alloy combining the above-mentioned metal elements, etc.
  • a nitride of the alloy or an oxide of the alloy may be used.
  • a semiconductor having high electrical conductivity, typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • conductive materials containing nitrogen such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, or nitrides containing titanium and aluminum
  • conductive materials containing oxygen such as ruthenium oxide, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel
  • materials containing metal elements such as titanium, tantalum, or ruthenium are preferred because they are conductive materials that are difficult to oxidize, conductive materials that have a function of suppressing oxygen diffusion, or materials that maintain conductivity even when oxygen is absorbed.
  • examples of conductive materials containing oxygen include indium oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide (also referred to as ITO), indium tin oxide containing titanium oxide, indium tin oxide containing silicon (also referred to as ITSO), indium zinc oxide (also referred to as IZO (registered trademark)), and indium zinc oxide containing tungsten oxide.
  • ITO indium oxide containing titanium oxide
  • ITSO indium tin oxide containing silicon
  • IZO indium zinc oxide
  • a conductive film formed using a conductive material containing oxygen may be called an oxide conductive film.
  • Conductive materials based on tungsten, copper, or aluminum are preferred because they have high conductivity.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element and a conductive material containing oxygen.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element and a conductive material containing nitrogen.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen.
  • the conductive layer 115 it is preferable to use a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen.
  • a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen.
  • titanium nitride or tantalum nitride can be used.
  • the conductive layer 115 contains titanium and nitrogen.
  • the conductive layer 115 is preferably made of a conductive material having a function of absorbing oxygen. Since the conductive layer 115 is in contact with the insulating layer 130, the conductive layer 115 can absorb oxygen from the insulating layer 130 and increase the oxygen vacancy concentration in the insulating layer 130 by using a conductive material having a function of absorbing oxygen as the conductive layer 115. Therefore, the residual polarization can be increased.
  • conductive materials having a function of absorbing oxygen include metal elements, alloys containing metal elements, and alloys combining metal elements. In addition, oxides of the alloys may be used as alloys containing the above-mentioned metal elements. Specific examples include tungsten, molybdenum, ruthenium, titanium, and tantalum. These conductive materials are also conductive materials that do not contain nitrogen. In this specification, etc., a conductive material that does not contain nitrogen refers to a conductive material with a nitrogen concentration of 1 atomic % or less.
  • tungsten is a conductive material with high conductivity and can be suitably used for the conductive layer 115.
  • ruthenium is suitable for use for the conductive layer 115 because its oxide also has conductivity. Therefore, it is preferable to use tungsten or ruthenium for the conductive layer 115.
  • the conductive layer 115 contains tungsten.
  • the oxygen vacancy concentration in the insulating layer 130 has a gradient in the direction from the conductive layer 115 toward the sidewall or bottom surface of the opening 190. In other words, it can be said that the direction in which oxygen vacancies are generated is the same as the direction from the conductive layer 115 toward the sidewall or bottom surface of the opening 190.
  • a layer 118 may be formed between the conductive layer 115 and the insulating layer 130 as shown in Figures 2A and 2B.
  • the metal contained in the conductive layer 115 is metal MX
  • the layer 118 contains metal MX and oxygen.
  • the oxygen concentration of the layer 118 is higher than the oxygen concentration of the conductive layer 115.
  • the concentration of metal MX in the layer 118 is lower than the concentration of metal MX in the conductive layer 115.
  • capacitive element 100 When layer 118 is formed between conductive layer 115 and insulating layer 130, capacitive element 100 has conductive layer 115, layer 118 on conductive layer 115, insulating layer 130 on layer 118, and conductive layer 120 on insulating layer 130.
  • the layer 118 may be conductive or insulating.
  • the layer 118 When the layer 118 is conductive, the layer 118 has a region that functions as the other of the pair of electrodes of the capacitor 100.
  • the layer 118 When the layer 118 is insulating, the physical distance between the conductive layer 115 and the conductive layer 120 can be increased, and the parasitic capacitance generated between the conductive layer 115 and the conductive layer 120 can be reduced.
  • Figures 3A and 3B show an example in which the conductive layer 115 has a two-layer structure of a conductive layer 115a and a conductive layer 115b on the conductive layer 115a.
  • tungsten can be used for the conductive layer 115a
  • titanium nitride or tantalum nitride can be used for the conductive layer 115b.
  • the titanium nitride or tantalum nitride is in contact with the insulating layer 130.
  • one or both of the conductive layer 115a and the conductive layer 115b may have a stacked structure.
  • the conductive layer 115a has a two-layer structure of a first conductive layer and a second conductive layer on the first conductive layer
  • titanium nitride or tantalum nitride can be used for each of the first conductive layer of the conductive layer 115a and the conductive layer 115b
  • tungsten can be used for the second conductive layer of the conductive layer 115a.
  • the insulating layer 130 can prevent the conductive layer 115 from being oxidized.
  • the insulating layer 180 can prevent the conductive layer 115 from being oxidized.
  • the conductive layer 120 is preferably made of a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen.
  • a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen.
  • titanium nitride or tantalum nitride can be used.
  • the conductive layer 120 contains titanium and nitrogen.
  • the conductive layer 120 is preferably made of a conductive material that has the function of absorbing oxygen. Since the conductive layer 120 is in contact with the insulating layer 130, by using a conductive material that has the function of absorbing oxygen as the conductive layer 120, oxygen can be absorbed from the insulating layer 130, and the concentration of oxygen vacancies in the insulating layer 130 can be increased. Therefore, the residual polarization can be increased.
  • the conductive layer 120 is preferably made of the above-mentioned conductive material that does not contain nitrogen, and more preferably made of tungsten.
  • the oxygen vacancy concentration in the insulating layer 130 has a gradient in the direction from the lower surface of the conductive layer 120 to the upper surface of the conductive layer 120. In other words, it can be said that the direction in which oxygen vacancies are generated is the same as the direction from the lower surface of the conductive layer 120 to the upper surface of the conductive layer 120.
  • a layer 128 may be formed between the insulating layer 130 and the conductive layer 120, as shown in Figures 2C and 2D.
  • the layer 128 contains metal MY and oxygen.
  • the oxygen concentration of the layer 128 is higher than the oxygen concentration of the conductive layer 120.
  • the concentration of metal MY in the layer 128 is lower than the concentration of metal MY in the conductive layer 120.
  • capacitive element 100 When layer 128 is formed between insulating layer 130 and conductive layer 120, capacitive element 100 has conductive layer 115, insulating layer 130 on conductive layer 115, layer 128 on insulating layer 130, and conductive layer 120 on layer 128.
  • the layer 128 may be conductive or insulating.
  • the layer 128 When the layer 128 is conductive, the layer 128 has a region that functions as one of a pair of electrodes of the capacitor 100.
  • the layer 128 When the layer 128 is insulating, the physical distance between the conductive layer 115 and the conductive layer 120 can be increased, and the parasitic capacitance generated between the conductive layer 115 and the conductive layer 120 can be reduced.
  • 3A and 3B show an example in which the conductive layer 120 has a two-layer structure of a conductive layer 120a and a conductive layer 120b on the conductive layer 120a.
  • the conductive layer 120a is provided so as to fill a recess in the insulating layer 130
  • the conductive layer 120b is provided so that its lower surface is located above the upper surface of the insulating layer 180 or the insulating layer 130, as shown in FIG. 3C and FIG. 3D.
  • titanium nitride or tantalum nitride for the conductive layer 120a and tungsten for the conductive layer 120b.
  • the titanium nitride or tantalum nitride is in contact with the insulating layer 130.
  • an oxide insulator is used for the insulating layer 130, it is possible to prevent the conductive layer 120 from being oxidized by the insulating layer 130.
  • tungsten for the conductive layer 120a and titanium nitride or tantalum nitride for the conductive layer 120b.
  • oxygen is absorbed from the insulating layer 130, increasing the concentration of oxygen vacancies in the insulating layer 130, thereby increasing the remanent polarization.
  • one or both of the conductive layer 120a and the conductive layer 120b may have a laminated structure.
  • the conductive layer 120a has a two-layer structure of a first conductive layer and a second conductive layer on the first conductive layer, it is possible to use a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen for the first conductive layer of the conductive layer 120a, a material with high conductivity for the second conductive layer of the conductive layer 120a, and a conductive material containing oxygen for the conductive layer 120b.
  • titanium nitride or tantalum nitride for the first conductive layer of the conductive layer 120a, tungsten for the second conductive layer of the conductive layer 120a, and ITSO for the conductive layer 120b.
  • titanium nitride or tantalum nitride for the first conductive layer of the conductive layer 120a
  • tungsten for the second conductive layer of the conductive layer 120a
  • ITSO for the conductive layer 120b.
  • a layer 118 may be formed between the conductive layer 115 and the insulating layer 130, and a layer 128 may be formed between the insulating layer 130 and the conductive layer 120.
  • the capacitance element 100 has the conductive layer 115, the layer 118 on the conductive layer 115, the insulating layer 130 on the layer 118, the layer 128 on the insulating layer 130, and the conductive layer 120 on the layer 128.
  • a conductive material with high conductivity such as tungsten, can be used as the conductive layer 110.
  • a conductive material with high conductivity such as tungsten
  • the conductivity of the conductive layer 110 can be improved and the conductive layer 110 can function sufficiently as a wiring.
  • the conductive layer 110 is preferably made of a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen, in a single layer or a stacked layer.
  • a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen, in a single layer or a stacked layer.
  • titanium nitride or ITSO may be used.
  • a structure in which titanium nitride is stacked on tungsten may be used.
  • a structure in which tungsten is stacked on a first titanium nitride, and a second titanium nitride is stacked on the tungsten may be used.
  • an insulating substrate As a substrate for forming the semiconductor device according to one embodiment of the present invention, for example, an insulating substrate, a semiconductor substrate, or a conductive substrate can be used.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • Examples of the semiconductor substrate include a semiconductor substrate having an insulating region inside the semiconductor substrate, such as an SOI (Silicon On Insulator) substrate.
  • Examples of the conductive substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • Examples of the conductive substrate include a substrate having a metal nitride and a substrate having a metal oxide.
  • Examples of the conductive substrate include a substrate in which a conductor or a semiconductor is provided on an insulating substrate, a substrate in which a conductor or an insulator is provided on a semiconductor substrate, and a substrate in which a semiconductor or an insulator is provided on a conductive substrate.
  • a substrate provided with elements may be used.
  • the elements provided on the substrate include a capacitor element, a resistor element, a switch element, a light-emitting element, a memory element, and the like.
  • Figure 4A is a plan view of the semiconductor device.
  • Figure 4B is a cross-sectional view of the portion indicated by the dashed line A1-A2 in Figure 4A as viewed from the Y direction.
  • Figure 4C is a cross-sectional view of the portion indicated by the dashed line A3-A4 in Figure 4A as viewed from the X direction. Note that some elements are omitted from the plan view of Figure 4A for clarity.
  • the shape of the conductive layer 115 of the semiconductor device shown in Figures 4A to 4C is different from the shape of the conductive layer 115 of the semiconductor device shown in Figures 1A to 1C.
  • differences from the content explained using Figures 1A to 1C will be mainly explained, and overlapping parts will be referred to and explanations may be omitted.
  • the conductive layer 115 does not contact the upper surface of the insulating layer 180.
  • the height of the upper surface of the conductive layer 115 is the same as the height of the upper surface of the insulating layer 180.
  • a conductive layer 115 may be provided so as to fill the opening 190.
  • the height of the upper surface of the conductive layer 115 is the same as the height of the upper surface of the insulating layer 180.
  • the insulating layer 130 and the conductive layer 120 can be formed on a substrate having a flat upper surface. Therefore, the formation of the insulating layer 130 and the conductive layer 120 is not limited to a film formation method having good coverage.
  • a semiconductor device can be manufactured with high productivity by forming one or both of the insulating film to be the insulating layer 130 and the conductive film to be the conductive layer 120 using a sputtering method having a high film formation rate.
  • the insulating layer 130 can be formed flat.
  • the insulating layer 130 can be configured not to cover the corners of the upper surface of the conductive layer 115. Therefore, electric field concentration on the insulating layer 130 can be suppressed. This makes it possible to suppress dielectric breakdown of the insulating layer 130 and provide a highly reliable semiconductor device.
  • Figures 5B and 5C are cross-sectional views of the semiconductor device, and Figure 5A is a plan view of the semiconductor device.
  • the opening 190 is a rectangle with rounded corners in a plan view.
  • the capacitance of the capacitance element 100 can be increased compared to when the opening 190 is circular in a plan view.
  • the opening 190 may be approximately circular or polygonal in a plan view.
  • FIG. 6A A manufacturing method of a semiconductor device according to one embodiment of the present invention will be described with reference to Fig. 6A to Fig. 7D.
  • Fig. 6A, Fig. 6C, Fig. 6E, Fig. 7A, and Fig. 7C are cross-sectional views of the semiconductor device as viewed from the X direction
  • Fig. 6B, Fig. 6D, Fig. 6F, Fig. 7B, and Fig. 7D are cross-sectional views of the semiconductor device as viewed from the Y direction. Note that the description of the materials and formation methods of each element may be omitted for parts that are similar to those described above.
  • the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, chemical vapor deposition (CVD), vacuum deposition, molecular beam epitaxy (MBE), pulsed laser deposition (PLD), and atomic layer deposition (ALD).
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • ALD atomic layer deposition
  • Sputtering methods include RF sputtering, which uses a high-frequency power source as the sputtering power source, DC sputtering, which uses a direct current power source, and pulsed DC sputtering, which changes the voltage applied to the electrodes in a pulsed manner.
  • RF sputtering is mainly used when depositing insulating films
  • DC sputtering is mainly used when depositing metal conductive films.
  • Pulsed DC sputtering is mainly used when depositing compounds such as oxides, nitrides, and carbides using reactive sputtering.
  • CVD methods can also be classified into plasma CVD (PECVD) methods, which use plasma, thermal CVD (TCVD: Thermal CVD) methods, which use heat, and photo CVD (Photo CVD) methods, which use light. They can also be further classified into metal CVD (MCVD: Metal CVD) methods and metal organic CVD (MOCVD: Metal CVD) methods, depending on the source gas used.
  • PECVD plasma CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal CVD
  • the plasma CVD method can produce high-quality films at relatively low temperatures.
  • the thermal CVD method is a film formation method that can reduce plasma damage to the workpiece because it does not use plasma.
  • wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may become charged up by receiving electric charge from the plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, etc. included in the semiconductor device.
  • thermal CVD method which does not use plasma, such plasma damage does not occur, so the yield of semiconductor devices can be increased.
  • plasma damage does not occur during film formation, so a film with fewer defects can be obtained.
  • the ALD method can be a thermal ALD method in which the reaction between the precursor and reactant is carried out using only thermal energy, or a PEALD method in which a plasma-excited reactant is used.
  • the CVD and ALD methods are different from sputtering methods in which particles emitted from a target or the like are deposited. Therefore, they are film formation methods that are less affected by the shape of the workpiece and have good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios.
  • the ALD method since the ALD method has a relatively slow film formation speed, it may be preferable to use it in combination with other film formation methods such as the CVD method, which has a fast film formation speed.
  • the CVD method can form a film of any composition by adjusting the flow rate ratio of the source gases.
  • the CVD method can form a film whose composition changes continuously by changing the flow rate ratio of the source gases while forming the film.
  • the time required for film formation can be shortened compared to forming a film using multiple film formation chambers because no time is required for transportation or pressure adjustment. Therefore, the productivity of semiconductor devices can be increased in some cases.
  • a film of any composition can be formed by simultaneously introducing multiple different types of precursors.
  • a film of any composition can be formed by controlling the number of cycles of each precursor.
  • the thin films (insulating films, semiconductor films, conductive films, etc.) constituting the semiconductor device can be formed by wet film formation methods such as spin coating, dip coating, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • the thin film when processing the thin film that constitutes the semiconductor device, a photolithography method or the like can be used.
  • the thin film may be processed by a nanoimprint method, a sandblasting method, a lift-off method, or the like.
  • an island-shaped thin film may be directly formed by a film formation method using a shielding mask such as a metal mask.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these.
  • ultraviolet light, KrF laser light, ArF laser light, etc. can also be used.
  • Exposure can also be performed by immersion exposure technology.
  • Extreme ultraviolet (EUV) light or X-rays can also be used as the light used for exposure.
  • Electron beams can also be used instead of the light used for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferable because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
  • Dry etching, wet etching, sandblasting, etc. can be used to etch thin films.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high-frequency voltage to one of the parallel plate electrodes.
  • a high-frequency voltage of the same frequency may be applied to each of the parallel plate electrodes.
  • a configuration may be used in which multiple different high-frequency voltages are applied to the parallel plate electrodes.
  • Such a CCP etching apparatus is called a dual-frequency capacitively coupled plasma (DF-CCP) etching apparatus.
  • DF-CCP dual-frequency capacitively coupled plasma
  • a configuration may be used in which multiple high-frequency voltages of different frequencies are applied to each of the parallel plate electrodes.
  • a configuration may be used in which multiple different high-frequency voltages are applied to one of the parallel plate electrodes.
  • a dry etching apparatus having a high-density plasma source can be used.
  • ICP inductively coupled plasma
  • the etching apparatus can be set appropriately according to the object to be etched.
  • reactive ion etching can be performed by applying a high-frequency voltage to the electrode on the substrate side in the above-mentioned dry etching apparatus to generate a self-bias potential.
  • reactive ion etching etching is performed by accelerating ion species in the plasma and colliding them with the workpiece, so that highly anisotropic etching can be performed.
  • a substrate (not shown) is prepared, and an insulating layer 140 is formed on the substrate (see FIGS. 6A and 6B).
  • the insulating layer 140 may be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like, as appropriate.
  • the conductive layer 110 is formed on the insulating layer 140 (see FIG. 6A and FIG. 6B).
  • the conductive layer 110 can be formed by forming a conductive film on the insulating layer 140 and patterning the conductive film by a lithography method.
  • the conductive film can be formed by appropriately using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating layer 180 is formed on the insulating layer 140 and the conductive layer 110.
  • the insulating layer 180 may be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate. Note that it is preferable to perform a CMP process after the insulating layer 180 is formed to planarize the upper surface. By performing the planarization process on the insulating layer 180, the conductive layer 115 can be suitably formed.
  • the upper surface of the insulating layer 180 has an upwardly convex curved shape.
  • the opening 190 may be formed by lithography.
  • the opening 190 may be formed by dry etching or wet etching. Dry etching is suitable for forming an opening 190 with a high aspect ratio because it allows anisotropic etching. However, the opening 190 may also be formed by appropriately using dry etching and wet etching.
  • a conductive film 115F is formed in contact with the upper surface of the conductive layer 110, the side surface of the insulating layer 180, and part of the upper surface of the insulating layer 180 (see Figures 6C and 6D).
  • the conductive film 115F is a film that will become the conductive layer 115 in a later process.
  • the conductive film 115F can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • At least a portion of the conductive film 115F is deposited in the opening 190 with a large aspect ratio. Therefore, it is preferable to deposit the conductive film 115F using a deposition method with good coverage. For example, it is preferable to deposit the conductive film 115F using an ALD method, a CVD method, or the like, and it is more preferable to deposit the conductive film 115F using a metal CVD method.
  • the conductive film 115F is processed by lithography to form the conductive layer 115 (see FIG. 6E and FIG. 6F).
  • the conductive film 115F can be processed by dry etching or wet etching. Dry etching is suitable for fine processing.
  • the conductive layer 115 is formed so as to contact the sidewall and bottom surface of the opening 190 and have a recess in the area overlapping with the opening 190. Note that when the conductive film 115F is processed, a part of the insulating layer 180 is processed, and the thickness of the insulating layer 180 in the area not overlapping with the conductive layer 115 may become thin.
  • an insulating film 130F is formed on the insulating layer 180 and the conductive layer 115 (see FIG. 6G and FIG. 6G).
  • the insulating film 130F is a film that will become the insulating layer 130 in a later process.
  • the insulating film 130F can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • the insulating film 130F is preferably formed using the ALD method.
  • the insulating film 130F is preferably formed to a thin thickness, and it is necessary to make the variation in thickness small.
  • the ALD method is a film formation method in which a precursor and a reactant (e.g., an oxidizing agent, etc.) are alternately introduced, and the film thickness can be adjusted by the number of times this cycle is repeated, so that precise film thickness adjustment is possible.
  • the ALD method can deposit atomic layers one by one on the bottom and side of the opening or recess, so that the insulating film 130F can be formed with good coverage on the recess of the conductive layer 115.
  • a film of any composition can be formed by simultaneously introducing multiple different types of precursors. Or, when multiple different types of precursors are introduced, a film of any composition can be formed by controlling the number of cycles of each precursor. Therefore, an oxide in which at least one of the content rates of Group 3 elements is within the above range can be formed.
  • a precursor containing hafnium, a precursor containing zirconium, and an oxidizing agent can be used.
  • the precursor containing hafnium tetrakis(ethylmethylamido)hafnium (TEMAHf), HfCl4 , etc. can be used.
  • the precursor containing zirconium tetrakis(ethylmethylamido)zirconium (TEMAZr), ZrCl4 , etc. can be used.
  • the oxidizing agent any one or more selected from O2 , O3 , N2O , NO2 , H2O , and H2O2 can be used.
  • the insulating film 130F may not have crystallinity immediately after the insulating film 130F is formed.
  • the surface of the conductive layer 115 may be oxidized by the oxidizing agent, forming the layer 118 shown in FIG. 2A, etc.
  • the insulating film 130F is formed along the recesses in the conductive layer 115.
  • the insulating film 130F also has recesses in the areas that overlap with the recesses in the conductive layer 115.
  • an RTA Rapid Thermal Anneal
  • a resistance heating furnace or a microwave heating device
  • the use of an RTA device is preferable because it may improve the ferroelectricity of the insulating film 130F that becomes the insulating layer 130.
  • an LRTA Low Rapid Thermal Anneal
  • GRTA Gas Rapid Thermal Anneal
  • the LRTA device is a device that heats the workpiece by radiating light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high-pressure sodium lamp, or a high-pressure mercury lamp.
  • the GRTA device is a device that performs heat treatment using high-temperature gas.
  • the gas used is an inert gas such as argon or nitrogen that does not react with the workpiece during heat treatment. Note that the method of performing heat treatment using an LRTA device is sometimes called the lamp-based RTA method or the LRTA method.
  • the treatment temperature is preferably 300°C or more and 700°C or less, more preferably 400°C or more and 600°C or less, and even more preferably 400°C or more and 500°C or less.
  • the treatment time is preferably 5 seconds or more and 1 hour or less, more preferably 5 seconds or more and 5 minutes or less, and even more preferably 1 minute or more and 5 minutes or less.
  • the heat treatment is performed in a nitrogen atmosphere at 450°C for 1 minute using an LRTA device.
  • the heat treatment may be performed after the formation of the insulating film 130F, and does not have to be performed immediately after the formation of the insulating film 130F.
  • the heat treatment may be performed after the formation of the conductive film 120F, after the formation of the conductive layer 120, and after the formation of the insulating layer 130, as described below.
  • the heat treatment may be performed multiple times instead of once.
  • the LRTA atmosphere may be an inert gas atmosphere such as Ar or He, other than a nitrogen atmosphere.
  • the heat treatment may be performed using an annealing furnace instead of an LRTA.
  • the above heat treatment may oxidize the surface of the conductive layer 115, forming layer 118 as shown in FIG. 2A, etc. Furthermore, if the above heat treatment is performed after the formation of the conductive film 120F, the bottom surface of the conductive film 120F may be oxidized, forming a film that becomes layer 128 as shown in FIG. 2C, etc.
  • a conductive film 120F is formed on the insulating film 130F (see FIGS. 6G and 6H).
  • the conductive film 120F is formed so as to fill the recesses of the insulating film 130F.
  • the conductive film 120F is a film that will become the conductive layer 120 in a later process.
  • the conductive film 120F can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like, as appropriate.
  • At least a portion of the conductive film 120F is deposited in a recess in the insulating layer 130. Because the recess has a large aspect ratio, it is preferable to deposit the conductive film 120F using a deposition method with good coverage. For example, it is preferable to deposit the conductive film 120F using an ALD method, a CVD method, or the like, and it is more preferable to deposit the conductive film 120F using a metal CVD method.
  • the substrate temperature is high when the conductive film 120F is formed, a stable phase may be formed in the insulating film 130F due to the influence of heat, and the insulating layer 130 formed later may not exhibit ferroelectricity. Therefore, it is preferable that the substrate temperature is low when the conductive film 120F is formed. On the other hand, if the substrate temperature is too low, the adsorption reaction of the raw material gas does not occur, and the film is not formed. Therefore, for example, the temperature when the conductive film 120F is formed is preferably from room temperature to 325°C, and more preferably from 250°C to 325°C. In this way, by forming the conductive film 120F at a low substrate temperature, it is possible to suppress the formation of a stable phase in the insulating film 130F.
  • the insulating film 130F is not affected by the heat during the formation of the conductive film 115F. Therefore, the substrate temperature during the formation of the conductive film 115F can be made high. For example, the substrate temperature during the formation of the conductive film 115F can be made higher than the substrate temperature during the formation of the conductive film 120F. By increasing the substrate temperature during the formation of the conductive film 115F, the resistivity of the conductive film 115F can be reduced. In addition, the hydrogen concentration in the conductive film 115F can be reduced.
  • the temperature during the formation of the conductive film 115F is preferably greater than 325°C and less than 700°C, more preferably greater than 350°C and less than 500°C, and even more preferably greater than 400°C and less than 450°C.
  • the conductive film 120F and the insulating film 130F are processed by lithography to form the conductive layer 120 and the insulating layer 130 (see FIG. 1B and FIG. 1C).
  • the conductive film 120F and the insulating film 130F can be processed by dry etching or wet etching. Processing by dry etching is suitable for fine processing.
  • the conductive film 120F and the insulating film 130F may be processed under different conditions. Note that when the conductive film 120F and the insulating film 130F are processed, a part of the insulating layer 180 may be processed, and the thickness of the insulating layer 180 in the region that does not overlap with the conductive layer 120 and the insulating layer 130 may become thin.
  • the semiconductor device shown in Figures 1A to 1C can be manufactured.
  • a sacrificial layer is formed so as to fill the opening 190.
  • the sacrificial layer can be made of a material that will be removed in a later process. Note that the sacrificial layer may be made of a conductive material, a semiconductor material, or an insulating material.
  • a planarization process is performed to expose the upper surface of the insulating layer 180, and to planarize the upper surfaces of the sacrificial layer, the conductive layer 115, and the insulating layer 180.
  • the height of the upper surface of the conductive layer 115 coincides with the height of the upper surface of the insulating layer 180.
  • CMP process is suitable as the planarization process.
  • the planarization process at least a portion of the sacrificial layer and the conductive layer 115 are removed. Note that a portion of the insulating layer 180 may be removed by the planarization process.
  • the sacrificial layer is removed to expose the recesses in the conductive layer 115 (see FIGS. 7A and 7B).
  • the sacrificial layer can be removed by dry etching or wet etching. When removing the sacrificial layer, it is preferable to use etching conditions that provide a high selectivity between the sacrificial layer and the conductive layer 115 so that the conductive layer 115 is not removed.
  • an insulating film 130F is formed on the insulating layer 180 and the conductive layer 115, and a conductive film 120F is formed on the insulating film 130F (see FIGS. 7C and 7D). Note that the method for forming the insulating film 130F and the conductive film 120F can be seen in the description of FIGS. 6G to 6H.
  • the conductive film 120F and the insulating film 130F are then processed using lithography to form the conductive layer 120 and the insulating layer 130 (see FIGS. 4B and 4C).
  • the processing method for the conductive film 120F and the insulating film 130F can be seen from the above.
  • the semiconductor device shown in Figures 4A to 4C can be manufactured.
  • the semiconductor device according to one embodiment of the present invention includes a memory cell.
  • the memory cell includes a transistor and a capacitor.
  • Fig. 9A is a plan view of a semiconductor device having a transistor 200A and a capacitor 100.
  • Fig. 9B is a cross-sectional view taken along dashed line A1-A2 in Fig. 9A.
  • Fig. 9C is a cross-sectional view taken along dashed line A3-A4 in Fig. 9A.
  • 9A to 9C includes an insulating layer 140 on a substrate (not shown), a conductive layer 110 on the insulating layer 140, a memory cell 150 on the conductive layer 110, an insulating layer 180 on the conductive layer 110, an insulating layer 280, an insulating layer 283, an insulating layer 285, and a conductive layer 265 on the insulating layer 285.
  • the insulating layer 140, the insulating layer 180, the insulating layer 280, the insulating layer 283, and the insulating layer 285 function as interlayer films.
  • the conductive layer 110 and the conductive layer 265 function as wirings.
  • the memory cell 150 has a capacitance element 100 on a conductive layer 110 and a transistor 200A on the capacitance element 100.
  • an insulating layer 280 is disposed on the capacitive element 100, and a transistor 200A is disposed on the insulating layer 280.
  • the insulating layer 280 has a portion located on the insulating layer 180 and a portion located on the conductive layer 120b.
  • Transistor 200A has a conductive layer 120, a conductive layer 240 on insulating layer 280, an oxide semiconductor layer 230, an insulating layer 250 on oxide semiconductor layer 230, and a conductive layer 260 on insulating layer 250.
  • Conductive layer 120 has conductive layer 120a and conductive layer 120b on conductive layer 120a.
  • Conductive layer 240 has conductive layer 240a and conductive layer 240b on conductive layer 240a.
  • the oxide semiconductor layer 230 functions as a semiconductor layer
  • the conductive layer 260 functions as a gate electrode
  • the insulating layer 250 functions as a gate insulating layer
  • the conductive layer 120 functions as one of the source electrode and the drain electrode
  • the conductive layer 240 functions as the other of the source electrode and the drain electrode.
  • the conductive layer 265 functions as a gate wiring.
  • At least a part of the region of the oxide semiconductor layer 230 in contact with the insulating layer 280 functions as a channel formation region of the transistor 200A.
  • One of the region of the oxide semiconductor layer 230 in contact with the conductive layer 120 and the region of the oxide semiconductor layer 230 in contact with the conductive layer 240 functions as a source region, and the other functions as a drain region. In other words, the channel formation region is sandwiched between the source region and the drain region.
  • transistor 200A the source electrode and drain electrode are located at different heights, and the current flowing through the semiconductor layer flows in the height direction.
  • the channel length direction has a component in the height direction (vertical direction)
  • transistor 200A can also be called a VFET (Vertical Field Effect Transistor), vertical transistor, vertical channel transistor, vertical channel transistor, etc.
  • VFET Vertical Field Effect Transistor
  • a vertical transistor is suitable for memory cell 150.
  • a vertical transistor can have a source electrode, a semiconductor layer, and a drain electrode stacked on top of each other, so the area it occupies can be significantly reduced compared to a so-called planar type transistor in which the semiconductor layer is arranged in a flat plane.
  • the transistor 200A is provided so as to overlap with the capacitor 100.
  • the opening 290 and the opening 270 in which part of the structure of the transistor 200A is provided have an area overlapping with the opening 190 in which part of the structure of the capacitor 100 is provided.
  • the conductive layer 120 functions as one of the source electrode and drain electrode of the transistor 200A and as the upper electrode of the capacitor 100, so that the transistor 200A and the capacitor 100 share part of the structure.
  • the transistor 200A and the capacitor 100 can be provided without significantly increasing the occupied area in a plan view. This allows the occupied area of the memory cell 150 to be reduced, so that the memory cell 150 can be arranged at a high density and the memory capacity of the memory device can be increased.
  • the memory device can be highly integrated.
  • FIGS. 9B and 9C an example is shown in which the width of the opening 190 is smaller than the width of the opening 290 and the width of the opening 270.
  • the width of opening 190 is the same as or smaller than the width of opening 290.
  • the width of opening 190 is the same as or smaller than the width of opening 270.
  • the transistor 200A is not affected by the heat treatment during the manufacture of the capacitor 100. Therefore, in the transistor 200A, it is possible to suppress deterioration of electrical characteristics such as fluctuations in threshold voltage and increases in parasitic resistance, as well as increases in variations in electrical characteristics due to deterioration of electrical characteristics.
  • the capacitance of the capacitance element 100 can be increased by increasing the depth of the opening 190. Increasing the capacitance per unit area of the capacitance element 100 in this manner can stabilize the read operation of the memory device. In addition, miniaturization or high integration of the memory device can be promoted.
  • transistor 200A Next, we will explain the details of transistor 200A.
  • the insulating layer 280 and the conductive layer 240 have an opening 290 that reaches the conductive layer 120b.
  • the opening 290 includes an opening in the insulating layer 280 and an opening in the conductive layer 240.
  • the opening in the region where the insulating layer 280 overlaps with the conductive layer 120b is a part of the opening 290
  • the opening in the region where the conductive layer 240 overlaps with the conductive layer 120b is another part of the opening 290.
  • the sidewall of the opening 290 includes the side surface of the insulating layer 280 and the side surface of the conductive layer 240.
  • the shape and size of the opening 290 in a plan view may differ depending on each layer. In addition, when the top surface shape of the opening 290 is circular, the openings in each layer may be concentric or not concentric.
  • a recess is provided in the conductive layer 120b.
  • the opening 290 can be said to be an opening that reaches the bottom surface of the recess in the conductive layer 120b.
  • the oxide semiconductor layer 230, the insulating layer 250, and the conductive layer 260 are disposed so that at least some of them are located in the opening 290.
  • the oxide semiconductor layer 230 contacts the upper surface and side surface (which may also be called the bottom surface and side surface of the recess) of the conductive layer 120b through the opening 290, and contacts the side surface of the insulating layer 280, the side surface of the conductive layer 240a, and the upper surface and side surface of the conductive layer 240b in the opening 290.
  • the upper surface of the conductive layer 120b has an area that contacts at least a part of the bottom surface of the oxide semiconductor layer 230.
  • the insulating layer 250 is located inside the oxide semiconductor layer 230 in the opening 290
  • the conductive layer 260 is located inside the insulating layer 250 in the opening 290.
  • the portions of the oxide semiconductor layer 230 and the insulating layer 250 that are disposed within the opening 290 are provided to reflect the shape of the opening 290.
  • the oxide semiconductor layer 230 is provided to cover the bottom and sidewalls of the opening 290
  • the insulating layer 250 is provided to cover the oxide semiconductor layer 230.
  • the conductive layer 260 is provided to fill at least a portion of the recess in the insulating layer 250 that reflects the shape of the opening 290.
  • the height of the bottom surface of the insulating layer 250 and the height of the bottom surface of the conductive layer 260 in the opening 290 can be made lower than the height of the top surface of the conductive layer 120b that contacts the insulating layer 280, based on the top surface of the insulating layer 140, compared to when the conductive layer 120b does not have the recess.
  • the height of each surface can be determined based on the surface on which the memory cell or transistor is formed.
  • the top surface of the insulating layer 140 is used as the reference.
  • the surface used as the reference is not particularly limited, and may be, for example, the top surface of the substrate on which the transistor or semiconductor device is provided.
  • This increases the contact area between the side surface of the conductive layer 120b and the oxide semiconductor layer 230, and reduces the contact resistance between the conductive layer 120b and the oxide semiconductor layer 230. This makes it possible to suppress a decrease in the on-current of the transistor 200A caused by the contact resistance between the conductive layer 120b and the oxide semiconductor layer 230.
  • a gate electric field is easily applied to the channel formation region of the oxide semiconductor layer 230, which can improve the electrical characteristics of the transistor 200A. Furthermore, a gate electric field is easily applied to the region of the oxide semiconductor layer 230 in contact with the conductive layer 120b, which can increase the on-current of the transistor 200A. In addition, whether the conductive layer 120 or the conductive layer 240 is used for the drain electrode, the electrical characteristics of the transistor 200A can be improved.
  • a conductive material containing oxygen for the conductive layer 120b is preferable to use. This can reduce the contact resistance between the oxide semiconductor layer 230 and the conductive layer 120b.
  • a conductive material containing oxygen for the conductive layer 240a is preferable to use. This can reduce the contact resistance between the oxide semiconductor layer 230 and the conductive layer 240a.
  • a conductive material containing oxygen is used for the layer closest to the channel formation region in the stacked structure, and the contact resistance with the oxide semiconductor layer 230 is reduced, whereby the current path between the source and drain can be shortened, and the on-current of the transistor can be increased.
  • the conductive material containing oxygen it is preferable to use a metal oxide having conductivity (also referred to as an oxide conductor).
  • the insulating layer 283 is provided to cover the side surface of the conductive layer 240 and the top surface and side surface of the oxide semiconductor layer 230.
  • the insulating layer 283 has an opening 270 that reaches the oxide semiconductor layer 230 at a position overlapping with the opening 290. At least some of the components of the transistor 200A are disposed in the opening 270.
  • the insulating layer 250 and the conductive layer 260 are disposed such that at least some of them are located in the opening 270.
  • the insulating layer 250 contacts the oxide semiconductor layer 230 and the insulating layer 283 in the opening 270.
  • the portion of the insulating layer 250 that is disposed within the opening 270 is provided to reflect the shape of the opening 270.
  • the insulating layer 250 is provided so as to cover the sidewall of the opening 270 (the side surface of the insulating layer 283).
  • the conductive layer 260 is provided so as to fill at least a portion of the recess in the insulating layer 250 that reflects the shape of the opening 270.
  • the conductive layer 260 does not overlap the top surface of the conductive layer 240, so that the parasitic capacitance generated between the conductive layer 240 and the conductive layer 260 can be reduced.
  • the maximum width of the conductive layer 260 is smaller than the width of the opening 290. In this way, when the maximum width of the conductive layer 260 is smaller than the width of the opening 290, the parasitic capacitance generated between the conductive layer 260 and the conductive layer 240 can be reduced, which is preferable. Note that, for example, as shown in FIG. 9B or FIG. 9C, the magnitude relationship between the two widths in a semiconductor device according to one embodiment of the present invention can be confirmed by a cross section parallel to the Z direction.
  • the width of the opening 290 may vary in the depth direction.
  • the width of the opening 290 used here is the shortest distance between the two side surfaces of the conductive layer 240 on the opening 290 side in a cross-sectional view.
  • the minimum value of the width of the opening 290 in the conductive layer 240 is used as the width of the opening 290.
  • the width of the opening 270 is the same as the width of the opening 290.
  • the width of the opening 270 preferably does not exceed the sum of the width of the opening 290 and twice the thickness of the oxide semiconductor layer 230. This can prevent the insulating layer 283 and the insulating layer 285 from being located inside the opening 290.
  • the width of the opening 270 preferably does not exceed the sum of the width of the opening 290 and twice the thickness of the insulating layer 250.
  • it is more preferable that the width of the opening 270 is the same as or smaller than the width of the opening 290.
  • the conductive layer 260 does not overlap the upper surface of the conductive layer 240 is mainly shown, but the conductive layer 260 may have a portion overlapping the upper surface of the conductive layer 240. The smaller the overlapping portion, the smaller the parasitic capacitance that occurs between conductive layer 260 and conductive layer 240, which is preferable.
  • the width of the opening 270 may vary in the depth direction.
  • the width of the opening 270 used here is the maximum width of the opening 270 provided in the insulating layer 283 in a cross-sectional view.
  • the height of the upper surface of the conductive layer 260 and the height of the upper surface of the insulating layer 285 are the same or approximately the same.
  • the conductive layer 265 is provided on the insulating layer 285, the insulating layer 283, and the conductive layer 260, and is in contact with the upper surface of the conductive layer 260. It can also be said that the conductive layer 260 and the conductive layer 265 are electrically connected to each other.
  • the insulating layer 283 and the insulating layer 285 are located between the conductive layer 265 and the conductive layer 240. This makes it possible to increase the physical distance between the conductive layer 265 and the conductive layer 240, and to reduce the parasitic capacitance generated between the conductive layer 265 and the conductive layer 240.
  • the transistor 200A has a configuration in which the parasitic capacitance between the other of the source electrode and the drain electrode and the gate electrode, and the parasitic capacitance between the other of the source electrode and the drain electrode and the gate wiring are reduced. Therefore, the frequency characteristics of the circuit can be improved.
  • FIG. 9B shows a configuration in which the end of the conductive layer 240a, the end of the conductive layer 240b, and the end of the oxide semiconductor layer 230 are aligned outside the opening 290.
  • the conductive layer 240a, the conductive layer 240b, and the oxide semiconductor layer 230 can be manufactured by processing using the same mask. This is preferable because it is possible to reduce the number of masks required to manufacture a semiconductor device. Note that the present invention is not limited to this. For example, in the X direction or Y direction, any of the end of the oxide semiconductor layer 230, the end of the conductive layer 240a, and the end of the conductive layer 240b may be located inside or outside the other end.
  • the conductive layer 240 has an opening 290 in a region overlapping with the conductive layer 120.
  • the conductive layer 240 is not provided inside the opening 290 of the insulating layer 280.
  • the conductive layer 240 does not have a region in contact with the side of the insulating layer 280 in the opening 290.
  • the opening 290 can be formed in the conductive layer 240 and the insulating layer 280 at once.
  • the film thickness distribution of the oxide semiconductor layer 230 provided inside the opening 290 can be made uniform.
  • FIGS. 9B and 9C show a configuration in which the side of the conductive layer 240 in the opening 290 and the side of the insulating layer 280 in the opening 290 are aligned or approximately aligned, but the present invention is not limited to this.
  • the side of the conductive layer 240 in the opening 290 and the side of the insulating layer 280 in the opening 290 may be discontinuous.
  • the inclination of the side of the conductive layer 240 in the opening 290 and the inclination of the side of the insulating layer 280 in the opening 290 may be different from each other.
  • the taper angle of the side of the conductive layer 240 in the opening 290 is smaller than the taper angle of the side of the insulating layer 280 in the opening 290.
  • Transistor 200A has a metal oxide (also called an oxide semiconductor) that functions as a semiconductor in the oxide semiconductor layer 230 including the channel formation region.
  • transistor 200A can be said to be an OS transistor.
  • oxygen vacancies ( VO ) and impurities are present in a channel formation region in an oxide semiconductor, the electrical characteristics of an OS transistor are likely to fluctuate and the reliability may be reduced. Furthermore, a defect in which hydrogen is introduced into an oxygen vacancy (hereinafter sometimes referred to as VOH ) may generate electrons that serve as carriers. For this reason, when an oxygen vacancy is present in a channel formation region in an oxide semiconductor, an OS transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies and impurities are reduced as much as possible in the channel formation region in the oxide semiconductor. In other words, it is preferable that the carrier concentration of the channel formation region in the oxide semiconductor is reduced and the channel formation region in the oxide semiconductor is made i-type (intrinsic) or substantially i-type.
  • the source and drain regions of an OS transistor are preferably regions having more oxygen vacancies, more VOH , or a higher concentration of impurities such as hydrogen, nitrogen, or metal elements than the channel formation region, thereby increasing the carrier concentration and lowering the resistance. That is, the source and drain regions of an OS transistor are preferably n-type regions having a higher carrier concentration and lower resistance than the channel formation region.
  • the oxide semiconductor layer 230 is provided inside the opening 290 of the insulating layer 280.
  • the transistor 200A has a configuration in which one of the source electrode and the drain electrode (conductive layer 120 here) is located on the lower side and the other of the source electrode and the drain electrode (conductive layer 240 here) is located on the upper side, so that a current flows in the vertical direction. In other words, a channel is formed along the side surface of the opening 290 of the insulating layer 280.
  • the insulating layer 280 contacts the entire outer periphery of the oxide semiconductor layer 230. Therefore, the channel formation region of the transistor 200A can be formed on the entire outer periphery of the oxide semiconductor layer 230 within the opening 290 (the entire region in contact with the insulating layer 280).
  • the channel length of transistor 200A is the distance between the source region and the drain region. In other words, it can be said that the channel length of transistor 200A is determined by the thickness of insulating layer 280 on conductive layer 120. It can also be said that the channel length corresponds to the length of the side of insulating layer 280 on the opening 290 side.
  • the channel length is limited by the exposure limit of photolithography, making further miniaturization difficult; however, in one embodiment of the present invention, the channel length can be set by the film thickness of the insulating layer 280. Therefore, the channel length of the transistor 200A can be made into a very fine structure below the exposure limit of photolithography (e.g., 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 0.1 nm or more, 1 nm or more, or 5 nm or more). This increases the on-current of the transistor 200A, improving the frequency characteristics.
  • the exposure limit of photolithography e.g. 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 0.1 nm or more, 1 nm or more, or 5 nm or more.
  • a channel formation region, a source region, and a drain region can be formed in the opening 290.
  • the area occupied by the transistor 200A can be reduced compared to a planar transistor in which the channel formation region, the source region, and the drain region are provided separately on the XY plane. Therefore, the semiconductor device can be highly integrated. Furthermore, when the semiconductor device of one embodiment of the present invention is used in a memory device, the memory capacity per unit area can be increased.
  • the oxide semiconductor layer 230, the insulating layer 250, and the conductive layer 260 are arranged concentrically. Therefore, the side surface of the conductive layer 260 arranged at the center faces the side surface of the oxide semiconductor layer 230 through the insulating layer 250. That is, in a plan view, the entire circumference of the oxide semiconductor layer 230 becomes a channel formation region.
  • the channel width of the transistor 200A is determined by the outer periphery length of the oxide semiconductor layer 230.
  • the channel width of the transistor 200A is determined by the width of the opening 290 (the diameter when the opening 290 is circular in a plan view).
  • the width of the opening 290 is limited by the exposure limit of photolithography.
  • the width of the opening 290 is set by the film thickness of each of the oxide semiconductor layer 230, the insulating layer 250, and the conductive layer 260 provided in the opening 290.
  • the width of the opening 290 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and is preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less. Note that when the opening 290 is circular in plan view, the width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width can be calculated as "D x ⁇ ".
  • the channel length of the transistor 200A is at least smaller than the channel width of the transistor 200A.
  • the channel length of the transistor 200A is preferably 0.1 times or more and 0.99 times or less, more preferably 0.5 times or more and 0.8 times or less, of the channel width of the transistor 200A.
  • the oxide semiconductor layer 230, the insulating layer 250, and the conductive layer 260 are arranged concentrically. This makes the distance between the conductive layer 260 and the oxide semiconductor layer 230 approximately uniform, so that a gate electric field can be applied to the oxide semiconductor layer 230 approximately uniformly.
  • the opening 290 and the opening 270 are circular in plan view, but the present invention is not limited to this.
  • the opening 290 and the opening 270 can be, for example, a circle, an approximately circular shape such as an ellipse, a polygon such as a triangle, a quadrangle (including a rectangle, a rhombus, and a square), a pentagon, or a star-shaped polygon, or a shape with rounded corners of these polygons.
  • the polygon may be either a concave polygon (a polygon with at least one interior angle exceeding 180 degrees) or a convex polygon (a polygon with all interior angles less than 180 degrees).
  • the opening 290 and the opening 270 are preferably circular. By making them circular, the processing accuracy when forming the openings can be improved, and openings of fine size can be formed.
  • Each layer constituting the semiconductor device of this embodiment may have a single layer structure or a multilayer structure.
  • the oxide semiconductor layer 230 has a channel formation region.
  • the channel formation region is i-type (intrinsic) or substantially i-type.
  • the oxide semiconductor layer 230 further has a source region and a drain region.
  • the source region and the drain region are n-type regions (low-resistance regions) having a higher carrier concentration than the channel formation region.
  • the crystallinity of the semiconductor material used for the oxide semiconductor layer 230 is not particularly limited, and any of an amorphous semiconductor, a single crystal semiconductor, and a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used.
  • the use of a single crystal semiconductor or a semiconductor having crystallinity is preferable because it can suppress deterioration of the transistor characteristics.
  • the band gap of a metal oxide that functions as a semiconductor is preferably 2.0 eV or more, and more preferably 2.5 eV or more.
  • metal oxides examples include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide preferably contains at least indium (In) or zinc (Zn).
  • the metal oxide preferably contains two or three elements selected from indium, element M, and zinc.
  • the metal oxide preferably contains one or both of indium and zinc.
  • the element M is a metal element or a metalloid element having a high bond energy with oxygen, for example, a metal element or a metalloid element having a higher bond energy with oxygen than indium.
  • the element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M of the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably gallium.
  • metal elements and metalloid elements may be collectively referred to as "metal elements", and the "metal element" described in this specification may include metalloid elements.
  • the oxide semiconductor layer 230 may be, for example, indium oxide (In oxide), IZO (registered trademark), ITO, indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide, also written as IGTO), gallium zinc oxide (Ga-Zn oxide, also written as GZO), aluminum zinc oxide (Al-Zn oxide, also written as AZO), indium aluminum zinc oxide (In-A Indium tin zinc oxide (In-Sn-Zn oxide, also referred to as IAZO), indium tin zinc oxide (In-Sn-Zn oxide, also referred to as ITZO (registered trademark)), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also referred to as IGZO), indium gallium tin zinc oxide (In-Ga
  • the field effect mobility of the transistor can be increased.
  • a transistor with a large on-current can be realized.
  • the metal oxide may contain one or more metal elements having a high period number in the periodic table instead of or in addition to indium.
  • metal elements having a high period number include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • Specific examples of the metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may also contain one or more nonmetallic elements.
  • the carrier concentration may increase or the band gap may be narrowed, which may increase the field effect mobility of the transistor.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. Therefore, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • a metal oxide with a large band gap can be obtained.
  • the formation of oxygen vacancies in the metal oxide can be suppressed. Therefore, carrier generation due to oxygen vacancies can be suppressed, and a transistor with a small off-current can be obtained.
  • a shift in the threshold voltage of the transistor can be suppressed.
  • fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the oxide semiconductor layer 230. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, a semiconductor device that has both excellent electrical characteristics and high reliability can be obtained.
  • the metal oxide is In-M-Zn oxide
  • the atomic ratio of In in the In-M-Zn oxide is greater than or equal to the atomic ratio of M.
  • the term "nearby composition” includes
  • the atomic ratio of In in the In-M-Zn oxide may be less than the atomic ratio of M.
  • the total proportion of the atomic numbers of the metal elements can be regarded as the proportion of the atomic number of element M.
  • the ratio of the number of indium atoms to the sum of the numbers of atoms of all metal elements contained may be referred to as the indium content. The same applies to other metal elements.
  • the In-Zn oxide may also contain a trace amount of element M.
  • energy dispersive X-ray spectrometry EDX
  • XPS XPS
  • ICP-MS inductively coupled plasma mass spectrometry
  • ICP-AES inductively coupled plasma-atomic emission spectrometry
  • the analysis may be performed by combining a plurality of these techniques. Note that for elements with low content, the actual content may differ from the content obtained by analysis due to the influence of analytical accuracy. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content. In addition, it may be difficult to quantify element M, or element M may not be detected.
  • the metal oxide can be formed by sputtering or ALD.
  • the composition of the metal oxide after film formation may differ from the composition of the target.
  • the zinc content in the metal oxide after film formation may decrease to about 50% compared to the target.
  • the metal oxide may also be formed by CVD, MBE, PLD, or other methods.
  • the oxide semiconductor layer 230 may have a stacked structure having two or more metal oxide layers.
  • the two or more metal oxide layers in the oxide semiconductor layer 230 may have the same or approximately the same composition.
  • the two or more metal oxide layers in the oxide semiconductor layer 230 may have different compositions.
  • the oxide semiconductor layer 230 has a two-layer structure of a first metal oxide layer and a second metal oxide layer on the first metal oxide layer.
  • a material having a higher conductivity than the second metal oxide layer for the first metal oxide layer it is preferable to use a material having a higher conductivity than the second metal oxide layer for the first metal oxide layer.
  • a material having a higher conductivity for the first metal oxide layer in contact with the source electrode and the drain electrode conductive layer 120 and conductive layer 240
  • the contact resistance between the oxide semiconductor layer 230 and the conductive layer 120 and the contact resistance between the oxide semiconductor layer 230 and the conductive layer 240 can be reduced, and a transistor having a large on-current can be obtained.
  • the threshold voltage of the transistor 200A may shift, and the drain current (hereinafter also referred to as cutoff current) that flows when the gate voltage is 0 V may become large.
  • the threshold voltage may become low. Therefore, it is preferable to use a material with lower conductivity than the first metal oxide layer for the second metal oxide layer.
  • the threshold voltage can be increased, and the transistor can have a small cutoff current. Note that a small cutoff current may be referred to as normally-off.
  • the oxide semiconductor layer 230 As described above, by forming the oxide semiconductor layer 230 into a stacked structure and using a material having a higher conductivity than the second metal oxide layer for the first metal oxide layer, a normally-off transistor with a large on-current can be obtained. Therefore, a semiconductor device that achieves both low power consumption and high performance can be obtained.
  • the carrier concentration of the first metal oxide layer is preferably higher than that of the second metal oxide layer.
  • the electrical conductivity is increased, and the contact resistance between the oxide semiconductor layer 230 and the conductive layer 120 and the contact resistance between the oxide semiconductor layer 230 and the conductive layer 240 can be reduced, resulting in a transistor with a large on-current.
  • the electrical conductivity is decreased, resulting in a normally-off transistor.
  • the oxide semiconductor layer 230 is not limited to the above-mentioned configuration, and the first metal oxide layer may be made of a material having a lower conductivity than the second metal oxide layer.
  • the carrier concentration of the first metal oxide layer may be lower than the carrier concentration of the second metal oxide layer.
  • the band gap of the first metal oxide used in the first metal oxide layer is different from the band gap of the second metal oxide used in the second metal oxide layer.
  • the difference between the band gap of the first metal oxide and the band gap of the second metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, and even more preferably 0.3 eV or more.
  • the band gap of the first metal oxide used in the first metal oxide layer is preferably smaller than the band gap of the second metal oxide used in the second metal oxide layer. This can reduce the contact resistance between the oxide semiconductor layer 230 and the conductive layer 120 and the contact resistance between the oxide semiconductor layer 230 and the conductive layer 240, and can provide a transistor with a large on-current.
  • the transistor 200A is an n-channel transistor
  • the threshold voltage can be increased, and the transistor can be a normally-off transistor.
  • the large band gap of the second metal oxide can suppress the generation and induction of carriers in the second metal oxide layer and at the interface between the second metal oxide layer and the insulating layer 250. This can improve the reliability of the transistor.
  • the oxide semiconductor layer 230 is not limited to the above-mentioned configuration, and the band gap of the first metal oxide may be larger than the band gap of the second metal oxide.
  • the content of element M in the first metal oxide is lower than the content of element M in the second metal oxide.
  • the first metal oxide may be configured to contain a trace amount of element M or to contain no element M.
  • the first metal oxide used in the first metal oxide layer is In-Zn oxide
  • the second metal oxide used in the second metal oxide layer is In-M-Zn oxide.
  • the first metal oxide can be In-Zn oxide
  • the second metal oxide can be In-Ga-Zn oxide.
  • This increases the on-state current of transistor 200A and creates a highly reliable transistor structure with minimal variation.
  • the conductive layer 120 or the conductive layer 240 in the case of a stacked structure, the layer closest to the channel formation region of the oxide semiconductor layer 230
  • In-Zn oxide or In-Sn-Zn oxide for the oxide semiconductor layer 230 (or the first metal oxide layer)
  • ITO or ITSO for the conductive layer 120b and the conductive layer 240a in FIG. 9B and FIG. 9C
  • In-Zn oxide or In-Sn-Zn oxide for the first metal oxide layer
  • In-Ga-Zn oxide for the second metal oxide layer In-Ga-Zn oxide for the second metal oxide layer.
  • oxide semiconductor layer 230 is not limited to the above-mentioned configuration, and the content of element M in the first metal oxide may be higher than the content of element M in the second metal oxide.
  • the oxide semiconductor layer 230 preferably has a metal oxide layer having crystallinity.
  • a metal oxide having crystallinity examples include a CAAC (c-axis aligned crystalline) structure, a polycrystalline (poly-crystalline) structure, and a nanocrystalline (nc: nano-crystalline) structure.
  • CAAC c-axis aligned crystalline
  • poly-crystalline polycrystalline
  • nanocrystalline nano-crystalline
  • the CAAC structure is a crystal structure in which multiple microcrystals (typically multiple IGZO microcrystals) have a c-axis orientation and are connected without being oriented in the a-b plane.
  • an OS film with a CAAC structure can be said to have a structure with layered crystal parts.
  • the polycrystalline structure has grain boundaries.
  • a minute gap also called a nanocrack or microcrack
  • a minute space also called a nanospace or microspace
  • the electrical resistance of the oxide semiconductor layer increases. This is because the electrical resistance of the minute gap or minute space is very high, for example, infinite.
  • an oxide semiconductor layer having a minute gap or minute space is used in a channel formation region of a transistor, the contact resistance between the oxide semiconductor layer and one or both of the source electrode and the drain electrode increases. This adversely affects the initial characteristics or reliability of the transistor.
  • the CAAC structure has fewer grain boundaries in the a-b plane than the polycrystalline structure, and therefore can realize a highly reliable semiconductor device.
  • the crystallinity of the oxide semiconductor layer 230 can be analyzed by, for example, XRD, TEM, or ED. Alternatively, the analysis may be performed by combining a plurality of these techniques.
  • the oxide semiconductor layer 230 may have a stacked structure of two or more metal oxide layers with different crystallinity. For example, it may have a stacked structure of a first metal oxide layer and a second metal oxide layer provided on the first metal oxide layer, and the second metal oxide layer may have a region with higher crystallinity than the first metal oxide layer. Alternatively, the second metal oxide layer may have a region with lower crystallinity than the first metal oxide layer. In this case, the first metal oxide layer and the second metal oxide layer may have different compositions, or may have the same or approximately the same composition.
  • a metal oxide having a high ratio of Zn to In is used for the first metal oxide layer, the crystallinity of the first metal oxide layer can be increased.
  • a second metal oxide layer on the first metal oxide layer having high crystallinity, it is also easy to increase the crystallinity of the second metal oxide layer. This makes it possible to increase the crystallinity of the entire oxide semiconductor layer 230, which is preferable.
  • gallium, aluminum, or tin as the element M.
  • two layers of IGZO having different compositions may be stacked.
  • a laminated structure of any one selected from indium oxide, indium gallium oxide, and IGZO and any one selected from IAZO, IAGZO, and ITZO (registered trademark) may be used.
  • the oxide semiconductor layer 230 may also have a stacked structure of three or more layers.
  • the oxide semiconductor layer 230 may have a three-layer structure having a third metal oxide layer, a first metal oxide layer on the third metal oxide layer, and a second metal oxide layer on the first metal oxide layer.
  • the above-mentioned configurations can be applied to the first metal oxide layer and the second metal oxide layer.
  • the third metal oxide layer can have a configuration similar to that applicable to the second metal oxide layer. In the following, they will be described together as a pair of metal oxide layers sandwiching the first metal oxide layer.
  • the pair of metal oxide layers sandwiching the first metal oxide layer preferably have a band gap larger than that of the first metal oxide layer.
  • the first metal oxide layer is sandwiched between the pair of metal oxide layers having a larger band gap, and the first metal oxide layer mainly functions as a current path (channel).
  • sandwiching the first metal oxide layer between the pair of metal oxide layers it is possible to reduce trap levels at the interface of the first metal oxide layer and in its vicinity. This makes it possible to realize a buried channel type transistor in which the channel is kept away from the insulating layer interface, and to increase the field effect mobility.
  • the influence of the interface state that may be formed on the back channel side is reduced, and light deterioration (e.g., negative bias light deterioration) of the transistor can be suppressed, thereby improving the reliability of the transistor.
  • the thickness of the oxide semiconductor layer 230 is preferably 3 nm or more and 200 nm or less, more preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 100 nm or less, more preferably 10 nm or more and 100 nm or less, more preferably 10 nm or more and 70 nm or less, more preferably 15 nm or more and 70 nm or less, more preferably 15 nm or more and 50 nm or less, and more preferably 20 nm or more and 50 nm or less.
  • the thickness of the oxide semiconductor layer 230 is preferably 1 nm or more, 3 nm or more, or 5 nm or more, and 20 nm or less, 15 nm or less, 12 nm or less, or 10 nm or less.
  • the oxide semiconductor layer when forming the oxide semiconductor layer, it is preferable to use two types of film formation methods, a sputtering method and an ALD method. For example, if a first oxide semiconductor layer having a CAAC structure is formed by using a sputtering method, and then a second oxide semiconductor layer having a lower crystallinity than the CAAC structure is formed by using an ALD method, it is expected that the atomic layer of the second oxide semiconductor layer will fill or repair the gaps in the atomic-level crystal parts of the CAAC structure of the first oxide semiconductor layer. In addition, it is preferable to perform heat treatment (for example, 100° C. or more and 500° C. or less, preferably 200° C. or more and 450° C. or less, more preferably 300° C.
  • heat treatment for example, 100° C. or more and 500° C. or less, preferably 200° C. or more and 450° C. or less, more preferably 300° C.
  • an oxide semiconductor layer formed using the above two types of film formation methods may be called a hybrid OS.
  • the small gap or the small space in the first oxide semiconductor layer can be filled by forming a second oxide semiconductor layer on the first oxide semiconductor layer or by forming a second oxide semiconductor layer and performing heat treatment.
  • a dense oxide semiconductor layer with increased crystallinity can be obtained.
  • the dense oxide semiconductor layer with increased crystallinity is used for the channel formation region of a transistor, it is expected that an increase in the electrical resistance of the oxide semiconductor layer can be suppressed or the initial characteristics (particularly the on-current) of the transistor can be improved, making the transistor suitable for high-speed driving.
  • the oxide semiconductor layer when an oxide semiconductor layer is formed by both the sputtering method and the ALD method, if the thickness of the oxide semiconductor layer formed by the ALD method is thin, the oxide semiconductor layer can be regarded as a single-layer structure, not a stacked structure of the oxide semiconductor layer formed by the sputtering method and the oxide semiconductor layer formed by the ALD method.
  • the oxide semiconductor layer formed by the ALD method when the thickness of the oxide semiconductor layer formed by the ALD method is more than 0 nm and 3 nm or less, preferably more than 0 nm and 2 nm or less, and more preferably more than 0 nm and 1 nm or less, the oxide semiconductor layer formed by the two film formation methods, the sputtering method and the ALD method, can be regarded as a single-layer structure. In such a case, for example, in a cross-sectional TEM image, a cross-sectional STEM image, or the like, the boundary between the oxide semiconductor layer formed by the sputtering method and the oxide semiconductor layer formed by the ALD method is not observed.
  • the thickness of the oxide semiconductor layer formed by the ALD method exceeds 3 nm, it may be considered to be a stacked structure, a multilayer structure, or a multiple structure of an oxide semiconductor layer formed by the sputtering method and an oxide semiconductor layer formed by the ALD method.
  • the oxide semiconductor layer is formed by both the sputtering method and the ALD method, it is preferable to use different compositions.
  • the oxide semiconductor layer formed using the above-mentioned two types of film formation methods can be regarded as a structure in which the gaps in the crystal parts of the CAAC structure are filled with atomic layers formed by the ALD method. Note that this structure can be analyzed by analytical methods such as cross-sectional SEM, cross-sectional STEM, cross-sectional TEM, secondary ion mass spectrometry (SIMS), and EDX.
  • analytical methods such as cross-sectional SEM, cross-sectional STEM, cross-sectional TEM, secondary ion mass spectrometry (SIMS), and EDX.
  • the oxide semiconductor layer having a CAAC structure formed using the above-mentioned two types of film formation methods may have a higher dielectric constant, film density, and film hardness than an oxide semiconductor layer having a CAAC structure formed using one type of film formation method.
  • a transistor having excellent characteristics for example, a transistor with a large on-current, a transistor with a high field-effect mobility, a transistor with a small S value, a transistor with high frequency characteristics (also called f characteristics), a highly reliable transistor, etc.
  • Hydrogen contained in an oxide semiconductor may react with oxygen bonded to a metal atom to become water, and oxygen vacancies ( VO ) may be formed in the oxide semiconductor. Furthermore, a defect in which hydrogen enters an oxygen vacancy (hereinafter referred to as VOH ) may function as a donor and generate an electron that is a carrier. Furthermore, some of the hydrogen may bond with oxygen bonded to a metal atom to generate an electron that is a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen is likely to have normally-on characteristics (that is, the threshold voltage has a negative value). Furthermore, hydrogen in an oxide semiconductor is easily mobile due to stress such as heat or an electric field; therefore, if an oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • VOH in the oxide semiconductor layer 230 it is preferable to reduce VOH in the oxide semiconductor layer 230 as much as possible to make the oxide semiconductor layer 230 highly pure intrinsic or substantially highly pure intrinsic.
  • it is important to remove impurities such as water and hydrogen from the oxide semiconductor (sometimes referred to as dehydration or dehydrogenation treatment) and to supply oxygen to the oxide semiconductor to repair oxygen vacancies.
  • impurities such as water and hydrogen from the oxide semiconductor
  • an oxide semiconductor with sufficiently reduced impurities such as VOH for a channel formation region of a transistor stable electrical characteristics can be imparted.
  • oxygen addition treatment oxygen addition treatment.
  • the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , still more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and still more preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is not particularly limited, and can be, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the carbon concentration in a channel formation region of the oxide semiconductor measured by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, and further preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the silicon concentration in the channel formation region of the oxide semiconductor measured by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, and still more preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the nitrogen concentration in a channel formation region of an oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, and further preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • Hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to form water, and thus oxygen vacancies may be formed. When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, some of the hydrogen may bond to oxygen bonded to a metal atom to generate electrons serving as carriers. Therefore, a transistor using an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. For this reason, it is preferable that hydrogen in a channel formation region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 5 ⁇ 10 19 atoms/cm 3 , more preferably less than 1 ⁇ 10 19 atoms/cm 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , and further preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the concentration of the alkali metal or the alkaline earth metal in a channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the semiconductor device of this embodiment may also be applied to a transistor using another semiconductor material in the channel formation region.
  • another semiconductor material include semiconductors made of single elements, or compound semiconductors.
  • semiconductors made of single elements include silicon and germanium.
  • compound semiconductors include gallium arsenide and silicon germanium.
  • Other examples of compound semiconductors include organic semiconductors and nitride semiconductors.
  • the aforementioned oxide semiconductor is also a type of compound semiconductor. Note that these semiconductor materials may contain impurities as dopants.
  • Silicon that can be used as a semiconductor material for transistors includes single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • An example of polycrystalline silicon is low temperature polysilicon (LTPS).
  • the semiconductor layer of the transistor may have a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals bonds.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of the chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (representatively MoS 2 ), molybdenum selenide (representatively MoSe 2 ), molybdenum tellurium (representatively MoTe 2 ), tungsten sulfide (representatively WS 2 ), tungsten selenide (representatively WSe 2 ), tungsten tellurium (representatively WTe 2 ), hafnium sulfide (representatively HfS 2 ), hafnium selenide (representatively HfSe 2 ), zirconium sulfide (representatively ZrS 2 ), zirconium selenide (representatively ZrSe 2 ), and the like.
  • Insulating layer For insulating layers (insulating layer 140, insulating layer 250, insulating layer 280, insulating layer 283, insulating layer 285, etc.) included in the semiconductor device, the insulating material described in [Insulating Layer] in Embodiment 1 can be used.
  • a material that can have ferroelectricity can be used for the insulating layer of the semiconductor device.
  • the explanation in embodiment 1 can be referred to, and therefore a detailed explanation is omitted.
  • an insulating layer having a function of suppressing the permeation of impurities and oxygen for example, an insulating layer containing one or more selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum can be used in a single layer or a stacked layer.
  • metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide
  • metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.
  • examples of insulating layers that have the function of suppressing the permeation of impurities such as water and hydrogen and oxygen include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide.
  • examples of insulating layers that have the function of suppressing the permeation of impurities such as water and hydrogen and oxygen include oxides containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulating layers that have the function of suppressing the permeation of impurities such as water and hydrogen and oxygen include metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon oxide nitride, and silicon nitride.
  • an insulating layer such as a gate insulating layer that is in contact with an oxide semiconductor layer or that is provided near the oxide semiconductor layer is preferably an insulating layer having a region containing oxygen that is released by heating (hereinafter, may be referred to as excess oxygen).
  • an insulating layer having a region containing excess oxygen is in contact with an oxide semiconductor layer or is located near the oxide semiconductor layer, whereby oxygen vacancies in the oxide semiconductor layer can be reduced.
  • Examples of insulating layers that are likely to form a region containing excess oxygen include silicon oxide, silicon oxynitride, and silicon oxide having vacancies.
  • the insulating layer 280 preferably has a barrier insulating layer against hydrogen.
  • the insulating layer 280 is provided so as to surround the oxide semiconductor layer 230.
  • the insulating layer 280 provided on the outside of the oxide semiconductor layer 230 has a barrier property against hydrogen, so that the diffusion of hydrogen into the oxide semiconductor layer 230 can be suppressed.
  • Materials for the barrier insulating layer against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, silicon nitride, and silicon oxynitride.
  • a barrier insulating layer refers to an insulating layer having a barrier property.
  • the barrier property refers to a property that a corresponding substance is difficult to diffuse (also referred to as a property that a corresponding substance is difficult to permeate, a property that the permeability of a corresponding substance is low, or a function of suppressing the diffusion of a corresponding substance).
  • hydrogen when described as a corresponding substance refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, and a substance bonded to hydrogen such as a water molecule and OH ⁇ .
  • impurities when described as a corresponding substance refer to impurities in a channel formation region or a semiconductor layer unless otherwise specified, and refer to at least one of, for example, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2 , etc.), a copper atom, etc.
  • oxygen when described as a corresponding substance refers to at least one of, for example, an oxygen atom, an oxygen molecule, etc.
  • the insulating layer 280 has one or both of an aluminum oxide film and a silicon nitride film.
  • Silicon nitride also has a barrier property against oxygen. Therefore, by using silicon nitride for the insulating layer 280, oxygen can be extracted from the oxide semiconductor layer 230, and an excessive amount of oxygen vacancies can be prevented from being formed in the oxide semiconductor layer 230.
  • the insulating layer 280 by using silicon nitride for the insulating layer 280, it is possible to prevent excess oxygen from being supplied to the oxide semiconductor layer 230. Therefore, it is possible to prevent the channel formation region of the oxide semiconductor layer 230 from becoming excessively oxygenated, thereby improving the reliability of the transistor 200A.
  • Insulating layer 280 preferably has an oxide insulating film, an oxynitride insulating film, or an insulating layer having a region containing excess oxygen, as described above.
  • an insulating layer having a region containing excess oxygen can be formed by deposition using a sputtering method in an atmosphere containing oxygen.
  • a sputtering method that does not require the use of hydrogen-containing molecules in the deposition gas the hydrogen concentration in the insulating layer 280 can be reduced.
  • the concentration of impurities such as water and hydrogen in the insulating layer 280 is reduced. This can suppress the intrusion of impurities such as water and hydrogen into the channel formation region of the oxide semiconductor layer 230.
  • the thickness of the insulating layer 280 on the conductive layer 120 corresponds to the channel length of the transistor 200A, so the thickness of the insulating layer 280 is appropriately set according to the design value of the channel length of the transistor 200A.
  • insulating layer 280 it is preferable to use a single layer structure of a silicon nitride film, a silicon nitride oxide film, or an aluminum oxide film as the insulating layer 280.
  • a silicon nitride film, a silicon oxide film, and a silicon nitride film are stacked in this order as the insulating layer 280.
  • the insulating layer 250 preferably has a function of capturing hydrogen and fixing hydrogen.
  • the hydrogen concentration in the oxide semiconductor layer 230 (particularly, the hydrogen concentration in a channel formation region of the transistor) can be reduced.
  • VOH in the channel formation region can be reduced and the channel formation region can be made i-type or substantially i-type.
  • the material of the insulating layer having the function of capturing or fixing hydrogen includes metal oxides such as oxides containing hafnium, oxides containing magnesium, oxides containing aluminum, and oxides containing aluminum and hafnium (hafnium aluminate). These metal oxides may further contain zirconium, for example, oxides containing hafnium and zirconium.
  • these metal oxides preferably have an amorphous structure.
  • the amorphous structure may be realized by including silicon in these oxides.
  • the metal oxide may have one or both of a crystalline region and a crystal grain boundary in a part.
  • the ability to capture or adhere to the corresponding substance can also be said to have the property of making the corresponding substance less likely to diffuse. Therefore, the ability to capture or adhere to the corresponding substance can be rephrased as barrier properties.
  • the layer in contact with the oxide semiconductor layer 230 has a function of capturing and fixing hydrogen. This makes it possible to more effectively capture or fix hydrogen contained in the oxide semiconductor layer 230. Therefore, the hydrogen concentration in the oxide semiconductor layer 230 can be reduced.
  • hafnium silicate or the like may be used as the layer of the insulating layer 250 in contact with the oxide semiconductor layer 230.
  • the layer has an amorphous structure.
  • the layer By making the layer an amorphous structure, the formation of grain boundaries can be suppressed. By suppressing the formation of grain boundaries, the flatness of the layer can be improved. This makes the film thickness distribution of the insulating layer 250 uniform, and reduces the number of areas with extremely thin film thickness, thereby improving the breakdown voltage of the insulating layer 250. In addition, the film thickness distribution of the film provided on the insulating layer 250 can be made uniform.
  • the insulating layer 250 can function as an insulating film with low leakage current.
  • hafnium oxide is a high dielectric constant (high-k) material
  • hafnium silicate can also be a high dielectric constant (high-k) material depending on the silicon content. Therefore, when hafnium oxide or hafnium silicate is used for the gate insulation layer, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulation layer. It is also possible to reduce the equivalent oxide thickness (EOT) of the gate insulation layer.
  • EOT equivalent oxide thickness
  • an oxide containing one or both of aluminum and hafnium as the insulating layer 250, it is more preferable to use an oxide having an amorphous structure and containing one or both of aluminum and hafnium, and it is even more preferable to use aluminum oxide having an amorphous structure.
  • the aforementioned barrier insulating layer against hydrogen is preferable to use as the insulating layer 250.
  • a barrier insulating layer against hydrogen is used as the insulating layer 250, it is possible to suppress the diffusion of impurities contained in the conductive layer 260 into the oxide semiconductor layer 230.
  • silicon nitride has high barrier properties against hydrogen and is therefore suitable as the insulating layer 250.
  • the insulating layer 250 may have an insulating layer with a structure that is stable against heat, such as silicon oxide or silicon oxynitride.
  • the insulating layer 250 may have an insulating layer having a thermally stable structure, such as silicon oxide or silicon oxynitride.
  • the insulating layer 250 may have an insulating layer with a thermally stable structure between a pair of insulating layers that have the function of capturing and fixing hydrogen.
  • the insulating layer 250 has a barrier insulating layer against oxygen. This can prevent the conductive layer 240 and the conductive layer 260 from being oxidized.
  • the layer in contact with the conductive layer 240 is a barrier insulating layer against oxygen.
  • the layer in contact with the conductive layer 240 and the layer in contact with the conductive layer 260 are each preferably a barrier insulating layer against oxygen.
  • the conductive layer 260 By using a barrier insulating layer against hydrogen and oxygen for the layer of the insulating layer 250 that contacts the conductive layer 260, it is possible to prevent the conductive layer 260 from being oxidized. In addition, it is possible to prevent oxygen contained in the oxide semiconductor layer 230 from diffusing into the conductive layer 260 and forming oxygen vacancies in the oxide semiconductor layer 230.
  • Examples of the barrier insulating layer against oxygen include oxides containing one or both of aluminum and hafnium, magnesium oxide, gallium oxide, gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • Examples of oxides containing one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate).
  • the layer in insulating layer 250 that contacts conductive layer 240 is preferably less permeable to oxygen than insulating layer 280.
  • the layer has a barrier property against oxygen, which can prevent the side surface of conductive layer 240 from being oxidized and an oxide film from being formed on the side surface. This can prevent a decrease in the on-current or a decrease in the field effect mobility of transistor 200A.
  • each layer constituting the insulating layer 250 is preferably a thin film.
  • the subthreshold swing value also called S value
  • the S value refers to the amount of change in gate voltage when the drain current is changed by one order of magnitude with a constant drain voltage in the subthreshold region.
  • each layer constituting the insulating layer 250 is preferably 0.1 nm or more and 10 nm or less, more preferably 0.1 nm or more and 5 nm or less, more preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and less than 5 nm, and even more preferably 1 nm or more and 3 nm or less.
  • each layer constituting the insulating layer 250 may have a region with the above-mentioned thickness in at least a portion.
  • a three-layer structure is preferably used in which a first insulating layer having a material with a low dielectric constant, a second insulating layer having a function of capturing or fixing hydrogen, and a third insulating layer having a barrier property against hydrogen and oxygen are stacked in this order from the oxide semiconductor layer 230 side.
  • a material having a low dielectric constant of the first insulating layer silicon oxide or silicon oxynitride is preferably used.
  • the first insulating layer is a layer in contact with the oxide semiconductor layer 230. By using an oxide for the first insulating layer, oxygen can be supplied to the oxide semiconductor layer 230.
  • the third insulating layer it is possible to suppress the diffusion of oxygen contained in the first insulating layer to the conductive layer 260 and suppress the oxidation of the conductive layer 260. In addition, it is possible to suppress a decrease in the amount of oxygen supplied from the first insulating layer to the oxide semiconductor layer 230.
  • a four-layer structure is preferably used in which a fourth insulating layer having a barrier property against oxygen, a first insulating layer having a material with a low dielectric constant, a second insulating layer having a function of capturing or fixing hydrogen, and a third insulating layer having a barrier property against hydrogen and oxygen are stacked in this order from the oxide semiconductor layer 230 side.
  • the first insulating layer to the third insulating layer can have a similar structure to the layers used in the above-mentioned three-layer structure.
  • the fourth insulating layer is a layer in contact with the oxide semiconductor layer 230.
  • the fourth insulating layer has a barrier property against oxygen, so that oxygen can be prevented from being released from the oxide semiconductor layer 230.
  • aluminum oxide may be used as the fourth insulating layer.
  • Aluminum oxide has a function of capturing or fixing hydrogen, and is therefore suitable as the fourth insulating layer in contact with the oxide semiconductor layer 230.
  • the fourth insulating layer, the first insulating layer, the second insulating layer, and the third insulating layer are preferably made of aluminum oxide, silicon oxide, hafnium oxide, and silicon nitride, respectively.
  • the film thicknesses of the fourth insulating layer, the first insulating layer, the second insulating layer, and the third insulating layer are 1 nm, 2 nm, 2 nm, and 1 nm, respectively.
  • a three-layer structure for the insulating layer 250 in which a fourth insulating layer having a barrier property against oxygen, a first insulating layer having a material with a low relative dielectric constant, and a second insulating layer having a function of capturing or fixing hydrogen are stacked in this order from the oxide semiconductor layer 230 side. In other words, it is not necessary to provide a third insulating layer.
  • the insulating layer 283 is preferably a barrier insulating layer against hydrogen. This can suppress the diffusion of hydrogen from above the insulating layer 283 to the oxide semiconductor layer 230.
  • a silicon nitride film and a silicon nitride oxide film each have the characteristics of releasing little impurities (e.g., water and hydrogen) from themselves and being difficult for oxygen and hydrogen to permeate, and therefore can be suitably used for the insulating layer 283.
  • silicon nitride deposited by sputtering As the insulating layer 283. Sputtering does not require the use of hydrogen-containing molecules in the deposition gas, and therefore the hydrogen concentration in the insulating layer 283 can be reduced. Furthermore, by depositing the insulating layer 283 by sputtering, silicon nitride with high density can be formed.
  • an insulating layer having a function of capturing or fixing hydrogen may be used as the insulating layer 283.
  • the insulating layer 283 aluminum oxide, hafnium oxide, hafnium silicate, or the like can be used.
  • the insulating layer 283 may also have a laminated structure of an insulating layer having a function of capturing or fixing hydrogen and a barrier insulating layer against hydrogen.
  • the insulating layer 283 may be a laminated film of aluminum oxide and silicon nitride on the aluminum oxide.
  • the insulating layer 285 functions as an interlayer film, it is preferable to use a material with a low dielectric constant as described above. For example, it is preferable that the insulating layer 285 has a silicon oxide film.
  • the concentration of impurities such as water and hydrogen in the insulating layer 140 is reduced. This can suppress the intrusion of impurities such as water and hydrogen into the channel formation region of the oxide semiconductor layer 230.
  • a barrier insulating layer against hydrogen as the insulating layer 140. This makes it possible to suppress the diffusion of hydrogen into the oxide semiconductor layer 230.
  • a silicon nitride film as the insulating layer 140.
  • a metal oxide is used for the channel formation region of a transistor, it is preferable to use a stacked structure in which a material containing the above-mentioned metal element and a conductive material containing oxygen are combined for the conductive layer that functions as a gate electrode. In this case, it is preferable to provide the conductive material containing oxygen on the channel formation region side. By providing the conductive material containing oxygen on the channel formation region side, oxygen desorbed from the conductive material is easily supplied to the channel formation region.
  • the conductive layer 120 and the conductive layer 240 are each a conductive layer in contact with the oxide semiconductor layer 230, it is preferable to use a conductive material that is not easily oxidized, a conductive material that maintains low electrical resistance even when oxidized, a metal oxide having conductivity (also called an oxide conductor), or a conductive material that has a function of suppressing oxygen diffusion.
  • the conductive material include a conductive material containing nitrogen and a conductive material containing oxygen. This can suppress a decrease in the conductivity of the conductive layer 120 and the conductive layer 240.
  • the conductive layer 120 or the conductive layer 240 can maintain its conductivity even if it absorbs oxygen. It is preferable to use, for example, ITO, ITSO, IZO (registered trademark), etc. as each of the conductive layer 120 and the conductive layer 240.
  • FIGS. 9B and 9C show an example in which the conductive layer 120 has a laminated structure of a conductive layer 120a and a conductive layer 120b on the conductive layer 120a.
  • the conductive layer 120a and the conductive layer 120b may each have a single-layer structure or a laminated structure.
  • the conductive layer 120a has a two-layer structure of a first conductive layer and a second conductive layer on the first conductive layer
  • a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen as the first conductive layer, a material with high conductivity as the second conductive layer, and a conductive material containing oxygen (more preferably an oxide conductor) as the conductive layer 120b.
  • titanium nitride as the first conductive layer
  • tungsten as the second conductive layer
  • an oxide conductor e.g., ITO, ITSO, or IZO (registered trademark)
  • titanium nitride is in contact with the insulating layer 180, and the oxide conductor is in contact with the oxide semiconductor layer 230.
  • the oxide conductor has a lower contact resistance with the oxide semiconductor layer 230, so that the current path between the source and drain can be shortened and the on-current of the transistor can be increased.
  • the conductive layer 120 can maintain conductivity even when in contact with the oxide semiconductor layer 230.
  • the conductivity of the conductive layer 120 can be increased by using a metal material (here, tungsten) having a higher conductivity than the oxide conductor and titanium nitride as the second conductive layer.
  • Figures 9B and 9C show an example in which the conductive layer 240 has a two-layer structure of a conductive layer 240a and a conductive layer 240b on the conductive layer 240a.
  • the conductive layer 240a may be made of a material having a higher conductivity than the conductive layer 240b
  • the conductive layer 240b may be made of a material having a higher conductivity than the conductive layer 240a.
  • a conductive material containing oxygen as the conductive layer 240a, and a material having a higher conductivity than the conductive layer 240a as the conductive layer 240b.
  • an oxide conductor e.g., ITO, ITSO, or IZO (registered trademark)
  • ruthenium, tungsten, titanium nitride, or tantalum nitride as the conductive layer 240b.
  • the current path between the source and drain can be shortened, and the on-current of the transistor can be increased.
  • a conductive material containing oxygen may be used as the conductive layer 240b, and a material having a higher conductivity than the conductive layer 240b may be used as the conductive layer 240a.
  • the oxide semiconductor layer 230 is in contact with the side surface of the conductive layer 240a and the upper surface and side surface of the conductive layer 240b, and is not in contact with the upper surface of the conductive layer 240a.
  • the area of the oxide semiconductor layer 230 in contact with the conductive layer 240b is larger than the area of the oxide semiconductor layer 230 in contact with the conductive layer 240a.
  • the oxide conductor when an oxide conductor is used for the conductive layer 240b and a material having a higher conductivity than the oxide conductor, such as tungsten, is used for the conductive layer 240a, the oxide conductor is mainly in contact with the oxide semiconductor layer 230.
  • the conductive layer 240 can maintain conductivity even when in contact with the oxide semiconductor layer 230.
  • the conductive layer 240a can be made more conductive by using a material having a higher conductivity than the conductive layer 240b.
  • the contact resistance between the oxide semiconductor layer 230 and the conductive layer 240b can be reduced, and the decrease in the on-current of the transistor 200A caused by the contact resistance can be suppressed.
  • the conductive layer 260 is preferably made of a highly conductive material such as tungsten.
  • the conductive layer 260 is preferably made of a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen.
  • examples of the conductive material include conductive materials that contain nitrogen (e.g., titanium nitride or tantalum nitride) and conductive materials that contain oxygen (e.g., ruthenium oxide). This can suppress a decrease in the conductivity of the conductive layer 260.
  • a conductive material containing oxygen and a metal element contained in the metal oxide in which the channel is formed for the conductive layer 260 may be used.
  • the conductive material containing the above-mentioned metal element and nitrogen for example, titanium nitride, tantalum nitride, etc.
  • one or more of ITO, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, IZO (registered trademark), and ITSO may be used.
  • Indium gallium zinc oxide containing nitrogen may also be used.
  • the conductivity of the conductive layer 260 can be increased.
  • the conductive layer 260 may also have a laminated structure of three or more layers.
  • the conductive layer 260 may have a three-layer structure of tantalum nitride, titanium nitride on tantalum nitride, and tungsten on titanium nitride.
  • the conductive layer 265 preferably has high conductivity because it functions as a gate wiring. Tungsten is preferably used for the conductive layer 265.
  • the conductive layer 265 may have the same structure as the conductive layer 260. For example, a two-layer structure of titanium nitride and tungsten may be applied.
  • the memory cell 150 including the transistor 200A and the capacitor 100 described in this embodiment can be used as a memory cell of a storage device.
  • the transistor 200A is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor.
  • the transistor 200A has a small off-state current; therefore, by using the transistor 200A in a storage device, stored content can be retained for a long time. That is, a refresh operation is not required or the frequency of the refresh operation is extremely low; therefore, the power consumption of the storage device can be sufficiently reduced. Furthermore, the high frequency characteristics of the transistor 200A allow high-speed reading and writing of the storage device.
  • a memory cell array can be formed by arranging memory cells 150 in a three-dimensional matrix.
  • Figure 10A is a plan view of a semiconductor device of one embodiment of the present invention.
  • Figure 10A shows an example in which 2 x 2 memory cells (memory cells 150a to 150d) are arranged in the X direction and the Y direction.
  • Figure 10B is a cross-sectional view taken along dashed line A3-A4 in Figure 10A.
  • two memory cells memory cell 150a and memory cell 150b in Figure 10B
  • a common wiring conductive layer 246
  • each of the memory cells 150a and 150b shown in FIG. 10A and FIG. 10B has the same configuration as the memory cell 150.
  • the memory cell 150a has a capacitor element 100a and a transistor 200a
  • the memory cell 150b has a capacitor element 100b and a transistor 200b.
  • the memory cells 150c and 150d shown in FIG. 10A also have the same configuration as the memory cell 150. Therefore, in the semiconductor device shown in FIG. 10A and FIG. 10B, structures having the same functions as the structures constituting the semiconductor device shown in FIG. 9A to FIG. 9C are denoted by the same reference numerals. For details of the memory cells 150a to 150d, the description of the memory cell 150 in ⁇ Example of memory cell configuration> can be referred to.
  • a conductive layer 265 functioning as a wiring WL is provided in each of the memory cells 150a and 150b.
  • one conductive layer 265 is provided in common to the memory cells 150a and 150c, and another conductive layer 265 is provided in common to the memory cells 150b and 150d.
  • a conductive layer 240 functioning as a part of the wiring BL is provided in common to the memory cells 150a and 150b. That is, the conductive layer 240 is in contact with the oxide semiconductor layer 230 of the memory cell 150a and the oxide semiconductor layer 230 of the memory cell 150b.
  • the other conductive layer 240 is provided in common to the memory cells 150c and 150d.
  • the wiring WL and the wiring BL will be described later.
  • Figure 10B shows an example in which conductive layer 240 has a two-layer structure consisting of conductive layer 240a and conductive layer 240b on conductive layer 240a.
  • the 10A and 10B have conductive layers 245 and 246 that are electrically connected to memory cells 150a and 150b and function as plugs (which can also be called connection electrodes).
  • the conductive layer 245 is disposed in openings formed in the insulating layers 140, 180, and 280, and is in contact with the bottom surface of the conductive layer 240a.
  • the conductive layer 246 is disposed in openings formed in the insulating layers 287, 285, and 283, and the oxide semiconductor layer 230, and is in contact with the top surface of the conductive layer 240b.
  • the conductive layers 245 and 246 can be formed using a conductive material that can be used for the conductive layer 240, or the like.
  • the conductive layer 246 may be in contact with the upper surface of the conductive layer 240a. That is, the conductive layer 240b may have an opening at a position overlapping with the conductive layer 246. Alternatively, the conductive layer 246 may be in contact with the upper surface of the oxide semiconductor layer 230. That is, the oxide semiconductor layer 230 does not need to have an opening at a position overlapping with the conductive layer 246. As a connection point between the memory cell and the plug, it is preferable that, among the layers constituting the conductive layer 240 and the oxide semiconductor layer 230, a layer having a low contact resistance with the conductive layer 246 is in contact with the conductive layer 246.
  • the conductive layer 245 can be in contact with the bottom surface of the conductive layer 240b or the bottom surface of the oxide semiconductor layer 230. That is, the conductive layer 240a may have an opening at a position overlapping with the conductive layer 246.
  • a layer having a low contact resistance with the conductive layer 245 be in contact with the conductive layer 245.
  • the layer having low wiring resistance be in contact with the conductive layer 245 and the conductive layer 246.
  • the insulating layer 287 functions as an interlayer film, it is preferable that the insulating layer 287 has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wiring can be reduced.
  • the concentration of impurities such as water and hydrogen in the insulating layer 287 is reduced. This can prevent impurities such as water and hydrogen from entering the channel formation region of the oxide semiconductor layer 230.
  • the conductive layer 245 and the conductive layer 246 function as plugs or wirings for electrically connecting a circuit element, such as a switch, a transistor, a capacitor, an inductor, a resistor, and a diode, a wiring, an electrode, or a terminal, to the memory cell 150a and the memory cell 150b.
  • a circuit element such as a switch, a transistor, a capacitor, an inductor, a resistor, and a diode
  • the conductive layer 245 can be electrically connected to a sense amplifier (not shown) provided under the semiconductor device shown in FIG. 10B
  • the conductive layer 246 can be electrically connected to a similar semiconductor device (not shown) provided over the semiconductor device shown in FIG. 10B.
  • the conductive layer 245 and the conductive layer 246 function as part of the wiring BL. In this way, by providing a similar semiconductor device or the like above or below the semiconductor device shown in FIG. 10B, the memory capacity per unit area can be increased.
  • the memory cell 150a and the memory cell 150b are configured to be line-symmetrical with respect to the perpendicular bisector of the dashed dotted line A3-A4. Therefore, the transistor 200a and the transistor 200b are also arranged in line-symmetrical positions with the conductive layer 245 and the conductive layer 246 sandwiched therebetween.
  • the conductive layer 240 functions as the other of the source electrode and drain electrode of the transistor 200a and as the other of the source electrode and drain electrode of the transistor 200b.
  • the transistor 200a and the transistor 200b share the conductive layer 245 and the conductive layer 246 that function as plugs. In this way, by configuring the connection between the two transistors and the plug as described above, a semiconductor device that can be miniaturized or highly integrated can be provided.
  • the conductive layer 110 functioning as the wiring PL may be provided in each of the memory cells 150a and 150b, or may be provided in common to the memory cells 150a and 150b. However, as shown in FIG. 10B, the conductive layer 110 is provided apart from the conductive layer 245 so that the conductive layer 110 and the conductive layer 245 are not short-circuited.
  • the wiring PL will be described later.
  • FIG. 11 shows an example in which the four memory cells shown in FIG. 10A are stacked in n layers (n is an integer of 3 or more) in the Z direction.
  • FIG. 11 is a cross-sectional view between dashed lines A3-A4 shown in FIG. 10A.
  • the semiconductor device shown in FIG. 11 has n memory layers 160.
  • memory layer 160[2] is provided on memory layer 160[1], and (n-2) memory layers are further provided on memory layer 160[2], with memory layer 160[n] provided on the topmost layer.
  • the number of memory cells in one memory layer 160 is not particularly limited, and two or more memory cells can be included.
  • the memory cells in n memory layers 160 are electrically connected to a sense amplifier (not shown) provided below n memory layers 160 by conductive layers 245, 246, 247, 248, etc.
  • FIG. 11 shows an example in which the conductive layer 245 is in contact with the bottom surface of the conductive layer 240, and the conductive layer 246 is in contact with the top surface of the oxide semiconductor layer 230.
  • various modes are possible for the connection points between the plugs such as the conductive layer 245 and the conductive layer 246 and each memory cell, and are not limited to the configuration shown in FIG. 11.
  • the cells can be integrated and arranged without increasing the area occupied by the memory cell array.
  • a 3D memory cell array can be constructed.
  • Figure 12 shows an example of the cross-sectional configuration of a semiconductor device in which a layer having memory cells is stacked on a layer in which a driver circuit including a sense amplifier is provided.
  • a memory cell 150 (transistor 200A and capacitor 100) is provided above transistor 310.
  • Transistor 310 is one of the transistors contained in the sense amplifier.
  • the bit line can be shortened by configuring the sense amplifier so that it overlaps with the memory cell 150. This reduces the bit line capacitance, enabling the memory device to operate at high speed.
  • the semiconductor device shown in FIG. 12 can correspond to the memory device 300 described in embodiment 3. Specifically, the transistor 310 corresponds to the transistor included in the sense amplifier 46 in the memory device 300. Also, the memory cell 150 corresponds to the semiconductor device 10.
  • the transistor 310 is provided on a substrate 311 and has a conductive layer 316 that functions as a gate, an insulating layer 315 that functions as a gate insulating layer, a semiconductor region 313 that is a part of the substrate 311, and a low-resistance region 314a and a low-resistance region 314b that function as a source region or a drain region.
  • the transistor 310 may be either a p-channel type or an n-channel type.
  • the semiconductor region 313 (part of the substrate 311) in which the channel is formed has a convex shape.
  • a conductive layer 316 is provided so as to cover the side and top surface of the semiconductor region 313 via an insulating layer 315.
  • the conductive layer 316 may be made of a material that adjusts the work function.
  • Such a transistor 310 is also called a FIN type transistor because it uses the convex portion of the semiconductor substrate.
  • an insulating layer that contacts the upper part of the convex portion and functions as a mask for forming the convex portion may be provided.
  • a semiconductor film having a convex shape may be formed by processing an SOI substrate.
  • transistor 310 shown in FIG. 12 is just an example, and the structure is not limited thereto, and an appropriate transistor can be used depending on the circuit configuration or driving method.
  • a wiring layer having an interlayer film, wiring, plugs, etc. may be provided between each structure. Also, multiple wiring layers may be provided depending on the design.
  • the conductive layer functioning as a plug or wiring may be given the same reference symbol as a group of multiple structures. Also, in this specification, the wiring and the plug electrically connected to the wiring may be integrated. That is, there are cases where a part of the conductive layer functions as the wiring, and cases where a part of the conductive layer functions as the plug.
  • an insulating layer 320, an insulating layer 322, an insulating layer 324, and an insulating layer 326 are stacked in this order as an interlayer film on the transistor 310.
  • a conductive layer 328 is embedded in the insulating layer 320 and the insulating layer 322, and a conductive layer 330 is embedded in the insulating layer 324 and the insulating layer 326.
  • the conductive layer 328 and the conductive layer 330 function as plugs or wiring.
  • the insulating layer that functions as an interlayer film may also function as a planarizing film that covers the uneven shape below it.
  • the upper surface of the insulating layer 322 may be planarized by a planarization process using a CMP method or the like to improve flatness.
  • a wiring layer may be provided on the insulating layer 326 and the conductive layer 330.
  • insulating layer 350, insulating layer 352, and insulating layer 354 are stacked in this order.
  • conductive layer 356 is formed on insulating layer 350, insulating layer 352, and insulating layer 354. Conductive layer 356 functions as a plug or wiring.
  • the insulating layer 352 and insulating layer 354, which function as interlayer films, can be the insulating layers that can be used in the semiconductor device or memory device described above.
  • Conductive layers that function as plugs or wiring can be made of a conductive material that can be used for the conductive layer 240. It is preferable to use a high-melting point material that has both heat resistance and conductivity, such as tungsten or molybdenum, and it is preferable to use tungsten. Alternatively, it is preferable to form the conductive layer from a low-resistance conductive material, such as aluminum or copper. By using a low-resistance conductive material, the wiring resistance can be reduced.
  • the conductive layer 240 of the transistor 200A is electrically connected to the low-resistance region 314b that functions as the source region or drain region of the transistor 310 via the conductive layer 643, the conductive layer 642, the conductive layer 644, the conductive layer 645, the conductive layer 646, the conductive layer 356, the conductive layer 330, and the conductive layer 328.
  • the conductive layer 643 is embedded in the insulating layer 280.
  • the conductive layer 642 is provided on the insulating layer 180 and embedded in the insulating layer 641.
  • the conductive layer 644 is embedded in the insulating layer 180.
  • the conductive layer 645 is covered by the insulating layer 180.
  • the conductive layer 645 can be manufactured using the same material and process as the conductive layer 110.
  • the conductive layer 646 is embedded in the insulating layer 648.
  • the transistor 310 and the conductive layer 110 are electrically insulated by the insulating layer 648.
  • the semiconductor device of this embodiment has a transistor with reduced parasitic capacitance, and therefore the operating speed can be increased.
  • the semiconductor device of this embodiment has a capacitive element and a transistor stacked on top of each other, and therefore the area occupied by the memory cell in a plan view can be reduced, and a highly integrated semiconductor device can be realized.
  • Fig. 13A shows an equivalent circuit diagram of the memory cell 150.
  • the memory cell 150 shown in Fig. 13A functions as a DRAM type (1Tr1C type) memory element having one transistor M and one capacitance element Cfe.
  • the capacitance element Cfe is a ferroelectric capacitor having a material that can have ferroelectricity as a dielectric layer between two electrodes. Therefore, the memory cell 150 functions as an FeRAM.
  • the transistor M shown in FIG. 13A corresponds to the transistor 200A, and the capacitance element Cfe corresponds to the capacitance element 100.
  • One of the source and drain of the transistor M is connected to one of a pair of electrodes of the capacitance element Cfe.
  • the other of the source and drain of the transistor M is connected to the wiring BL.
  • the gate of the transistor M is connected to the wiring WL.
  • the other of the pair of electrodes of the capacitance element Cfe is connected to the wiring PL.
  • the wiring BL corresponds to the conductive layer 240
  • the wiring WL corresponds to the conductive layer 265
  • the wiring PL corresponds to the conductive layer 110.
  • the conductive layer 265 is provided extending in the X direction
  • the conductive layer 240 is provided extending in the Y direction.
  • the wiring BL and the wiring WL are provided to cross each other.
  • the wiring PL (conductive layer 110) is provided in a planar shape, but the present invention is not limited to this.
  • the wiring PL may be provided parallel to the wiring WL (conductive layer 265) or parallel to the wiring BL (conductive layer 240).
  • semiconductor layer in which the channel of the transistor M is formed can be used as the semiconductor layer in which the channel of the transistor M is formed.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon or germanium can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors can also be used.
  • an OS transistor has a characteristic of having a high withstand voltage between the source and drain. Therefore, by using an OS transistor as the transistor M, a high voltage can be applied to the transistor M even if the transistor M is miniaturized. By miniaturizing the transistor M, the area occupied by the memory cell 150 can be reduced. For example, the area occupied by each memory cell 150 shown in FIG. 13A can be 1/3 to 1/6 of the area occupied by each cell of a static random access memory (SRAM). Therefore, the memory cells 150 can be arranged at a high density. This makes it possible to realize a storage device with a large storage capacity.
  • SRAM static random access memory
  • the memory cell can be called an "OS memory.”
  • OS memory a DRAM-type OS memory may be called a DOSRAM (registered trademark).
  • DOSRAM registered trademark
  • FeDOSRAM FeDOSRAM
  • the wiring WL functions as a word line, and the on and off states of the transistor M can be controlled by controlling the potential of the wiring WL.
  • the transistor M is an n-channel transistor, the transistor M can be turned on by setting the potential of the wiring WL to a high potential, and the transistor M can be turned off by setting the potential of the wiring WL to a low potential.
  • the wiring BL functions as a bit line, and when the transistor M is on, the potential of the wiring BL is supplied to one electrode of the capacitance element Cfe.
  • the wiring PL functions as a plate line. A potential is supplied to the other electrode of the capacitance element Cfe via the wiring PL.
  • the ferroelectric layer of the capacitance element Cfe has a hysteresis characteristic.
  • Fig. 13B is a graph showing an example of the hysteresis characteristic.
  • the horizontal axis indicates a voltage applied to the ferroelectric layer.
  • the voltage can be, for example, the difference between the potential of one electrode of the capacitance element Cfe and the potential of the other electrode of the capacitance element Cfe.
  • the vertical axis indicates the polarization of the ferroelectric layer, and a positive value indicates that positive charges are biased toward one electrode side of the capacitance element Cfe, and negative charges are biased toward the other electrode side of the capacitance element Cfe.
  • a negative value of the polarization indicates that positive charges are biased toward the other electrode side of the capacitance element Cfe, and negative charges are biased toward one electrode side of the capacitance element Cfe.
  • the voltage shown on the horizontal axis of the graph in FIG. 13B may be the difference between the potential of the other electrode of the capacitance element Cfe and the potential of one electrode of the capacitance element Cfe.
  • the polarization shown on the vertical axis of the graph in FIG. 13B may be a positive value when positive charges are biased toward the other electrode side of the capacitance element Cfe and negative charges are biased toward one electrode side of the capacitance element Cfe, and a negative value when positive charges are biased toward one electrode side of the capacitance element Cfe and negative charges are biased toward the other electrode side of the capacitance element Cfe.
  • the hysteresis characteristics of the ferroelectric layer can be represented by curve 51 and curve 52.
  • the voltages at the intersections of curve 51 and curve 52 are VSP and VSP. It can be said that VSP and -VSP have different polarities.
  • VSP and -VSP can be called saturation polarization voltages.
  • VSP may be called the first saturation polarization voltage
  • -VSP may be called the second saturation polarization voltage
  • FIG. 13B shows a case where the absolute value of the first saturation polarization voltage and the absolute value of the second saturation polarization voltage are equal, but the absolute values of the two may be different.
  • Vc the voltage applied to the ferroelectric layer when the polarization of the ferroelectric layer changes according to curve 51 and the polarization of the ferroelectric layer is zero
  • -Vc the voltage applied to the ferroelectric layer when the polarization of the ferroelectric layer changes according to curve 52 and the polarization of the ferroelectric layer is zero
  • Vc and -Vc can be called coercive voltages.
  • the value of Vc and the value of Vc can be said to be between -VSP and VSP.
  • Vc may be called the first coercive voltage
  • -Vc may be called the second coercive voltage.
  • the absolute value of the first coercive voltage and the absolute value of the second coercive voltage are equal, but the absolute values of the two may be different.
  • the maximum value of polarization is called “residual polarization Pr” and the minimum value is called “residual polarization -Pr.”
  • the difference between the remnant polarization Pr and the remnant polarization -Pr is called “residual polarization 2Pr.”
  • the voltage applied to the ferroelectric layer of the capacitance element Cfe can be expressed as the difference between the potential of one electrode of the capacitance element Cfe and the potential of the other electrode of the capacitance element Cfe.
  • the other electrode of the capacitance element Cfe is electrically connected to the wiring PL. Therefore, by controlling the potential of the wiring PL, it is possible to control the voltage applied to the ferroelectric layer of the capacitance element Cfe.
  • the voltage applied to the ferroelectric layer of the capacitance element Cfe is the potential difference between the potential of one electrode of the capacitance element Cfe and the potential of the other electrode (wiring PL) of the capacitance element Cfe.
  • the transistor M is an n-channel transistor.
  • Figure 13C is a timing chart showing an example of a method for driving the memory cell 150.
  • Figure 13C shows an example of writing and reading binary digital data to the memory cell 150.
  • Figure 13C shows an example of writing data "1" to the memory cell 150 from time T01 to time T02, reading and rewriting from time T03 to time T05, reading from time T11 to time T13 and writing data "0" to the memory cell 150, reading and rewriting from time T14 to time T16, and reading from time T17 to time T19 and writing data "1" to the memory cell 150.
  • the sense amplifier electrically connected to the wiring BL is supplied with Vref as a reference potential.
  • Vref the potential of the wiring BL
  • data "1" is read by the bit line driver circuit.
  • data "0" is read by the bit line driver circuit.
  • the potential of the wiring WL is set to a high potential (H). This turns on the transistor M. Furthermore, the potential of the wiring BL is set to Vw. Since the transistor M is on, the potential of one electrode of the capacitance element Cfe is Vw. Furthermore, the potential of the wiring PL is set to GND. From the above, the voltage applied to the ferroelectric layer of the capacitance element Cfe is "Vw-GND". This allows data "1" to be written to the memory cell 150. Therefore, it can be said that the period from time T01 to time T02 is a period during which a write operation is performed.
  • Vw is preferably equal to or greater than VSP, for example, and is preferably equal to VSP.
  • GND is a ground potential, but it does not necessarily have to be a ground potential as long as the memory cell 150 can be driven to satisfy the purpose of one aspect of the present invention. For example, if the absolute value of the first saturation polarization voltage is different from the absolute value of the second saturation polarization voltage, and the absolute value of the first coercive voltage is different from the absolute value of the second coercive voltage, GND can be a potential other than ground.
  • the potential of the wiring BL and the potential of the wiring PL are set to GND.
  • the voltage applied to the ferroelectric layer of the capacitance element Cfe becomes 0V. Since the voltage "Vw-GND" applied to the ferroelectric layer of the capacitance element Cfe from time T01 to time T02 can be set to VSP or higher, from time T02 to time T03, the polarization amount of the ferroelectric layer of the capacitance element Cfe changes according to the curve 52 shown in FIG. 13B. From the above, from time T02 to time T03, no polarization inversion occurs in the ferroelectric layer of the capacitance element Cfe.
  • the potential of the wiring BL and the wiring PL are set to GND, the potential of the wiring WL is set to a low potential (L). This turns off the transistor M. This completes the write operation, and data "1" is stored in the memory cell 150.
  • the potentials of the wiring BL and the wiring PL can be any potential as long as no polarization inversion occurs in the ferroelectric layer of the capacitance element Cfe, that is, the voltage applied to the ferroelectric layer of the capacitance element Cfe is equal to or higher than the second coercive voltage -Vc.
  • the potential of the wiring WL is set to a high potential. This causes the transistor M to be turned on.
  • the potential of the wiring PL is set to Vw.
  • the voltage applied to the ferroelectric layer of the capacitance element Cfe becomes "GND-Vw".
  • the voltage applied to the ferroelectric layer of the capacitance element Cfe is "Vw-GND" from time T01 to time T02. Therefore, polarization inversion occurs in the ferroelectric layer of the capacitance element Cfe.
  • a current flows through the wiring BL, and the potential of the wiring BL becomes higher than Vref.
  • the bit line driver circuit can read out the data "1" stored in the memory cell 150. Therefore, it can be said that the period from time T03 to time T04 is a period during which a read operation is performed.
  • Vref is higher than GND and lower than Vw, but it may be higher than Vw, for example.
  • the period from time T04 to time T05 can be said to be a period during which a rewrite operation is performed.
  • the potential of the wiring BL and the potential of the wiring PL are set to GND. Then, the potential of the wiring WL is set to a low potential. As a result, the rewrite operation is completed, and data "1" is held in the memory cell 150.
  • the potential of the wiring WL is set to a high potential, and the potential of the wiring PL is set to Vw. Since data "1" is stored in the memory cell 150, the potential of the wiring BL becomes higher than Vref, and the data "1" stored in the memory cell 150 is read out. Therefore, the period from time T11 to time T12 can be said to be a period in which a read operation is performed.
  • the potential of the wiring BL is set to GND. Since the transistor M is in the on state, the potential of one electrode of the capacitance element Cfe is set to GND. In addition, the potential of the wiring PL is set to Vw. From the above, the voltage applied to the ferroelectric layer of the capacitance element Cfe is "GND-Vw". This allows data "0" to be written to the memory cell 150. Therefore, it can be said that the period from time T12 to time T13 is a period during which a write operation is performed.
  • the potential of the wiring BL and the potential of the wiring PL are set to GND.
  • the voltage applied to the ferroelectric layer of the capacitance element Cfe becomes 0V. Since the voltage "GND-Vw" applied to the ferroelectric layer of the capacitance element Cfe from time T12 to time T13 can be set to -VSP or less, from time T13 to time T14, the polarization amount of the ferroelectric layer of the capacitance element Cfe changes according to the curve 51 shown in FIG. 13B. From the above, no polarization inversion occurs in the ferroelectric layer of the capacitance element Cfe from time T13 to time T14.
  • the potential of the wiring BL and the wiring PL are set to GND, the potential of the wiring WL is set to a low potential. This turns off the transistor M. This completes the write operation, and data "0" is stored in the memory cell 150.
  • the potentials of the wiring BL and the wiring PL can be set to any potential as long as no polarization reversal occurs in the ferroelectric layer of the capacitance element Cfe, that is, the voltage applied to the ferroelectric layer of the capacitance element Cfe is equal to or lower than the first coercive voltage Vc.
  • the potential of the wiring WL is set to a high potential. This causes the transistor M to be in an on state. Also, the potential of the wiring PL is set to Vw.
  • the potential of the wiring PL is set to Vw.
  • the voltage applied to the ferroelectric layer of the capacitance element Cfe becomes "GND-Vw". As described above, the voltage applied to the ferroelectric layer of the capacitance element Cfe is "GND-Vw" at time T12 to time T13. Therefore, no polarization inversion occurs in the ferroelectric layer of the capacitance element Cfe. Therefore, the amount of current flowing through the wiring BL is smaller than when polarization inversion occurs in the ferroelectric layer of the capacitance element Cfe.
  • the bit line driver circuit can read out the data "0" stored in the memory cell 150. Therefore, the period from time T14 to time T15 can be said to be the period during which the read operation is performed.
  • the period from time T15 to time T16 can be said to be a period in which a rewrite operation is performed.
  • the potential of the wiring BL and the potential of the wiring PL are set to GND. Then, the potential of the wiring WL is set to a low potential. As a result, the rewrite operation is completed, and data "0" is held in the memory cell 150.
  • the potential of the wiring WL is set to a high potential, and the potential of the wiring PL is set to Vw. Since data "0" is stored in the memory cell 150, the potential of the wiring BL becomes lower than Vref, and the data "0" stored in the memory cell 150 is read out. Therefore, the period from time T17 to time T18 can be said to be a period in which a read operation is performed.
  • the potential of the wiring BL is Vw. Since the transistor M is on, the potential of one electrode of the capacitance element Cfe is Vw. In addition, the potential of the wiring PL is GND. From the above, the voltage applied to the ferroelectric layer of the capacitance element Cfe is "Vw-GND". This allows data "1" to be written to the memory cell 150. Therefore, the period from time T18 to time T19 can be said to be a period during which a write operation is performed.
  • the potential of the wiring BL and the potential of the wiring PL are set to GND. Then, the potential of the wiring WL is set to a low potential. This completes the write operation, and data "1" is held in the memory cell 150.
  • Memory cell 150 which uses a ferroelectric layer for the capacitance element Cfe, functions as a non-volatile memory element that can retain written information even when the power supply is stopped.
  • DRAM requires periodic refresh operations, which increases power consumption.
  • the memory cell 150 which uses a ferroelectric layer for the capacitance element Cfe, does not require refresh operations, so power consumption can be reduced.
  • a memory element or memory circuit including a ferroelectric layer may be referred to as a "ferroelectric memory” or an "FE memory”.
  • the memory cell 150 is both a ferroelectric memory and an FE memory.
  • the FE memory is expected to achieve a rewrite count of 1 ⁇ 10 10 or more, preferably 1 ⁇ 10 12 or more, and more preferably 1 ⁇ 10 15 or more.
  • the FE memory is also expected to achieve an operating frequency of 10 MHz or more, preferably 1 GHz or more.
  • FE memory there is a correlation between the residual polarization 2Pr and data retention capacity, and as the residual polarization 2Pr decreases, the data retention capacity decreases.
  • the period until the residual polarization 2Pr decreases by 5% is called the "memory retention period”.
  • FE memory can be expected to achieve a memory retention period of 10 days or more, preferably 1 year or more, and more preferably 10 years or more at an environmental temperature of 150°C or 200°C.
  • FE memory can also be applied to cache memory and registers of CPUs and GPUs (Graphics Processing Units).
  • a Noff-CPU Normally off CPU
  • a Noff-GPU Normally off CPU
  • FIG. 14A is a block diagram illustrating a configuration example of a memory device 300 according to one embodiment of the present invention.
  • the memory device 300 illustrated in FIG. 14A includes a driver circuit 21 and a memory array 20.
  • the memory array 20 includes a plurality of semiconductor devices 10.
  • FIG. 14A illustrates an example in which the memory array 20 includes a plurality of semiconductor devices 10 arranged in a matrix of m rows and n columns (m and n are each independently an integer of 2 or more).
  • the semiconductor device 10 can correspond to the memory cell 150 described in embodiment 2.
  • rows and columns extend in directions perpendicular to each other.
  • the X direction is referred to as the "rows” and the Y direction is referred to as the “columns”, but the X direction may be referred to as the “columns” and the Y direction as the "rows”.
  • the semiconductor device 10 in the first row and first column is indicated as semiconductor device 10[1,1] and the semiconductor device 10 in the mth row and nth column is indicated as semiconductor device 10[m,n].
  • an arbitrary row may be indicated as row i.
  • An arbitrary column may be indicated as column j.
  • i is an integer between 1 and m
  • j is an integer between 1 and n.
  • the semiconductor device 10 in the ith row and jth column is indicated as semiconductor device 10[i,j].
  • when “i+ ⁇ " ( ⁇ is a positive or negative integer) is indicated, "i+ ⁇ " is not less than 1 and does not exceed m.
  • j+ ⁇ is not less than 1 and does not exceed n.
  • the memory array 20 also includes m wirings WL extending in the row direction (X direction), m wirings PL extending in the row direction (X direction), and n wirings BL extending in the Z direction. Note that although the n wirings BL extend in the Z direction, in order to make it easier to understand the relationship between the wirings WL and PL and the wirings BL, in FIG. 14A the n wirings BL are shown extending in the column direction (Y direction).
  • the first wiring WL (first row) is indicated as wiring WL[1], and the mth wiring WL (mth row) is indicated as wiring WL[m].
  • the first wiring PL (first row) is indicated as wiring PL[1]
  • the mth wiring PL (mth row) is indicated as wiring PL[m].
  • the first wiring BL (first column) is indicated as wiring BL[1]
  • the nth wiring BL (nth column) is indicated as wiring BL[n].
  • the multiple semiconductor devices 10 arranged in the i-th row are electrically connected to the wiring WL (wiring WL[i]) in the i-th row and the wiring PL (wiring PL[i]) in the i-th row.
  • the multiple semiconductor devices 10 arranged in the j-th column are electrically connected to the wiring BL (wiring BL[j]) in the j-th column.
  • the drive circuit 21 has a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 has a peripheral circuit 41, a control circuit 32, and a voltage generation circuit 33.
  • each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or other signals may be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signals PON1 and PON2 are power gating control signals. Signals PON1 and PON2 may be generated by control circuit 32.
  • the control circuit 32 is a logic circuit that has the function of controlling the overall operation of the memory device 300. For example, the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 300. Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 300.
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33. For example, when an H-level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to the semiconductor device 10.
  • the peripheral circuit 41 has a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, an output circuit 48, and a sense amplifier 46.
  • the row decoder 42 and the column decoder 44 have the function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying the row to be accessed
  • the column decoder 44 is a circuit for specifying the column to be accessed.
  • the row driver 43 has the function of selecting the wiring WL specified by the row decoder 42.
  • the column driver 45 has the function of writing data to the semiconductor device 10, the function of reading data from the semiconductor device 10, the function of holding the read data, etc.
  • the input circuit 47 has a function of holding a signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is data (Din) to be written to the semiconductor device 10.
  • the data (Dout) read from the semiconductor device 10 by the column driver 45 is output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout.
  • the output circuit 48 has a function of outputting Dout to the outside of the memory device 300.
  • the data output from the output circuit 48 is the signal RDA.
  • PSW22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • PSW23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply potential of the memory device 300 is VDD
  • the low power supply potential is GND (ground potential).
  • VHM is a high power supply potential used to set the word line to a high level, and is higher than VDD.
  • the on/off of PSW22 is controlled by signal PON1, and the on/off of PSW23 is controlled by signal PON2.
  • the number of power domains to which VDD is supplied in the peripheral circuit 31 is one, but it is also possible to have multiple power domains. In this case, a power switch can be provided for each power supply domain.
  • the driving circuit 21 and the memory array 20 may be provided on the same plane. Also, as shown in FIG. 14B, a layer including the memory array 20 may be provided directly above a layer including the driving circuit 21.
  • the driving circuit 21 and the memory array 20 in an overlapping manner, the signal propagation distance between the driving circuit 21 and the memory array 20 can be shortened. Therefore, the resistance and parasitic capacitance between the driving circuit 21 and the memory array 20 are reduced, and power consumption and signal delay can be reduced. Also, the memory device 300 can be made smaller.
  • FIG. 14B shows one layer of memory array 20 on drive circuit 21, but multiple layers of memory array 20 may be provided on drive circuit 21.
  • FIG. 14C shows an example in which k layers (k is an integer of 2 or more) of memory arrays 20 are provided on drive circuit 21.
  • the memory array 20 provided on the first layer is shown as memory array 20[1]
  • the memory array 20 provided on the second layer is shown as memory array 20[2]
  • the memory array 20 provided on the kth layer is shown as memory array 20[k].
  • FIG. 15A is a schematic diagram illustrating an example of the configuration of a memory device 300.
  • the memory device 300 shown in FIG. 15A has six layers of memory arrays 20 provided on a drive circuit 21. As described above, in FIG. 15A and other figures, the memory array 20 provided on the third layer is shown as memory array 20[3], the memory array 20 provided on the fourth layer is shown as memory array 20[4], the memory array 20 provided on the fifth layer is shown as memory array 20[5], and the memory array 20 provided on the sixth layer is shown as memory array 20[6].
  • Each memory array 20 has a plurality of semiconductor devices 10 arranged in a matrix, and wiring WL and wiring PL extending in the X direction. Note that, to make the drawings easier to understand, the wiring WL and wiring PL of each of the memory arrays 20 in the first to fifth layers have been omitted.
  • the memory device 300 shown in FIG. 15A also has multiple wirings BL extending in the Z direction.
  • the wirings BL are formed through each of the six layers of memory arrays 20 and are electrically connected to the drive circuit 21. When viewed from the Z direction, the multiple wirings BL are arranged in a matrix.
  • connection distance between the semiconductor device 10 and the drive circuit 21 can be made shorter than when the wiring BL is extended in the X or Y direction. This shortens the signal propagation distance between the semiconductor device 10 and the drive circuit 21, thereby increasing the operating speed of the memory device. In addition, the parasitic capacitance associated with the wiring BL is reduced, thereby reducing power consumption.
  • each memory array 20 in each layer one of the multiple semiconductor devices 10 included in the memory array 20 is electrically connected to one of the multiple wirings BL. Therefore, in the memory device 300 shown in FIG. 15A, a total of six semiconductor devices 10 are electrically connected to one wiring BL, one from each memory array 20 in each layer.
  • a configuration in which multiple memory cells (semiconductor device 10) are electrically connected to one wiring BL is also called a "memory string.” Therefore, it can be said that the memory device 300 shown in FIG. 15A is configured to include multiple memory strings.
  • FIG. 15B shows a schematic diagram of a memory string included in the memory device 300 shown in FIG. 15A. Note that, in order to make the drawing easier to understand, the wiring WL and wiring PL electrically connected to the semiconductor device 10 are omitted from the schematic diagram of the memory string shown in FIG. 15B. Also, a part of the equivalent circuit of the memory string is shown in FIG. 15B.
  • FIG. 16A is a schematic diagram illustrating an example of the configuration of a storage device 300.
  • the storage device 300 shown in FIG. 16A is a modified version of the storage device 300 shown in FIG. 15A. Therefore, to avoid repetition of explanation, differences from the storage device 300 shown in FIG. 15A will be mainly described.
  • the memory device 300 shown in FIG. 16A differs from the memory device 300 shown in FIG. 15A in that, in each memory array 20 in each layer, two of the multiple semiconductor devices 10 included in the memory array 20 are electrically connected to one of the multiple wirings BL. In other words, a total of 12 semiconductor devices 10 are electrically connected to one wiring BL.
  • Figure 16B shows a schematic diagram of a memory string in the memory device 300 shown in Figure 16A.
  • Figure 16B also shows a portion of an equivalent circuit of the memory string.
  • the memory device 300 shown in FIG. 16A can reduce the number of wirings BL compared to the memory device 300 shown in FIG. 15A. Therefore, the area occupied by the memory device 300 is reduced.
  • the semiconductor device 10 is an FE memory, and can retain written information for a long period of time even if the power supply is stopped.
  • the refresh operation required for DRAM is not required, a memory device 300 with low power consumption can be realized.
  • FIG. 17A and 17B show an example of a chip 1200 on which a semiconductor device of one embodiment of the present invention is mounted.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • a technology for integrating a plurality of circuits (systems) on one chip in this manner may be called a system on chip (SoC).
  • SoC system on chip
  • the chip 1200 has a CPU 1211, a GPU 1212, one or more analog calculation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, etc.
  • Bumps (not shown) are provided on the chip 1200, which are connected to the first surface of the package substrate 1201, as shown in FIG. 17B.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the package substrate 1201, which are connected to the motherboard 1203.
  • the motherboard 1203 may be provided with a storage device such as a storage device 1221 or a flash memory 1222.
  • the semiconductor device 10 may be used for the storage device 1221.
  • the semiconductor device 10 may be used instead of the flash memory 1222.
  • the CPU 1211 preferably has multiple CPU cores.
  • the GPU 1212 preferably has multiple GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data. Alternatively, a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the semiconductor device 10 may be used for the memory.
  • the GPU 1212 is suitable for parallel calculation of a large amount of data, and may be used for image processing or multiply-and-accumulate operations. By providing the GPU 1212 with an image processing circuit or a multiply-and-accumulate circuit using an oxide semiconductor, it becomes possible to perform image processing and multiply-and-accumulate operations with low power consumption.
  • the wiring between the CPU 1211 and GPU 1212 can be shortened, and data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and GPU 1212, and transfer of the calculation results from the GPU 1212 to the CPU 1211 after calculation in the GPU 1212 can be performed quickly.
  • the analog calculation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit.
  • the analog calculation unit 1213 may also be provided with the above-mentioned product-sum calculation circuit.
  • the memory controller 1214 has a circuit that functions as a controller for the memory device 1221 and a circuit that functions as an interface for the flash memory 1222.
  • the interface 1215 has an interface circuit with externally connected devices such as a display device, a speaker, a microphone, a camera, and a controller. Controllers include a mouse, a keyboard, and a game controller. Examples of such interfaces that can be used include a Universal Serial Bus (USB) and a High-Definition Multimedia Interface (HDMI (registered trademark)).
  • USB Universal Serial Bus
  • HDMI High-Definition Multimedia Interface
  • the network circuit 1216 includes a network circuit such as a LAN (Local Area Network). It may also include a circuit for network security.
  • LAN Local Area Network
  • circuits can be formed in chip 1200 using the same manufacturing process. Therefore, even if the number of circuits required for chip 1200 increases, there is no need to increase the manufacturing process, and chip 1200 can be manufactured at low cost.
  • the package substrate 1201 on which the chip 1200 having the GPU 1212 is provided, the storage device 1221, and the motherboard 1203 on which the flash memory 1222 is provided can be referred to as a GPU module 1204.
  • the GPU module 1204 has a chip 1200 using SoC technology, so that its size can be reduced. In addition, since it excels in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game consoles.
  • a product-sum operation circuit using the GPU 1212 can execute techniques such as deep neural networks (DNN), convolutional neural networks (CNN), recurrent neural networks (RNN), autoencoders, deep Boltzmann machines (DBM), and deep belief networks (DBN), so that the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural networks
  • CNN convolutional neural networks
  • RNN recurrent neural networks
  • DBM deep Boltzmann machines
  • DBN deep belief networks
  • Fig. 18A shows a perspective view of an electronic component 700 and a substrate (mounting substrate 704) on which the electronic component 700 is mounted.
  • the electronic component 700 shown in Fig. 18A has a memory device 720 in a mold 711.
  • Fig. 18A omits a portion of the electronic component 700 in order to show the inside of the electronic component 700.
  • the electronic component 700 has lands 712 on the outside of the mold 711.
  • the lands 712 are electrically connected to electrode pads 713, and the electrode pads 713 are electrically connected to the memory device 720 by wires 714.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting substrate 704.
  • the memory device 720 includes a driver circuit layer 721 and a memory circuit layer 722.
  • the memory device 300 can be used for the memory device 720. Therefore, the driver circuit layer 721 can be a layer including a driver circuit 21. Furthermore, a single layer or multiple layers of memory array 20 can be used for the memory circuit layer 722. Therefore, the driver circuit layer 721 can be a layer including a memory array 20.
  • Figure 18B shows a perspective view of electronic component 730.
  • Electronic component 730 is an example of a SiP (System in package) or MCM (Multi Chip Module).
  • Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple memory devices 720 provided on interposer 731.
  • the memory device 720 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 can be an integrated circuit (semiconductor device) such as a CPU, a GPU, or an FPGA (Field Programmable Gate Array).
  • the package substrate 732 may be a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like.
  • the interposer 731 may be a silicon interposer, a resin interposer, or the like.
  • the interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches.
  • the multiple wirings are provided in a single layer or multiple layers.
  • the interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer may be called a "rewiring substrate” or "intermediate substrate.”
  • a through electrode may be provided in the interposer 731, and the integrated circuits and the package substrate 732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since silicon interposers do not require active elements, they can be manufactured at lower cost than integrated circuits. On the other hand, wiring on silicon interposers can be formed using semiconductor processes, making it easy to form fine wiring that is difficult to achieve with resin interposers.
  • HBM requires many wiring connections to achieve a wide memory bandwidth. For this reason, the interposer that implements the HBM requires fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that implements the HBM.
  • SiP, MCM, etc. that use silicon interposers
  • deterioration in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer is less likely to occur.
  • the surface of the silicon interposer is highly flat, poor connection between the integrated circuit mounted on the silicon interposer and the silicon interposer is less likely to occur.
  • a heat sink may be provided overlapping the electronic component 730.
  • electrodes 733 may be provided on the bottom of the package substrate 732.
  • FIG. 18B shows an example in which the electrodes 733 are formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrodes 733 may also be formed of conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA and PGA.
  • mounting methods such as SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), or QFN (Quad Flat Non-leaded package) can be used.
  • the semiconductor device can be applied to, for example, memory devices of various electronic devices (e.g., information terminals, computers, smartphones, e-book terminals, digital still cameras, video cameras, recording and playback devices, navigation systems, game consoles, etc.). It can also be used in image sensors, IoT (Internet of Things), healthcare-related devices, and the like.
  • IoT Internet of Things
  • computer includes tablet computers, notebook computers, desktop computers, and large computers such as server systems.
  • FIGS. 19A to 19J and 20A to 20E show how an electronic component 700 or an electronic component 730 including the semiconductor device is included in each electronic device.
  • [mobile phone] 19A is a mobile phone (smartphone), which is one type of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511. As an input interface, a touch panel is provided on the display unit 5511 and buttons are provided on the housing 5510.
  • the information terminal 5500 can hold temporary files (e.g., caches when using a web browser) that are generated when an application is executed.
  • [Wearable devices] 19B illustrates an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 includes a housing 5901, a display portion 5902, operation switches 5903 and 5904, a band 5905, and the like.
  • the wearable terminal can store temporary files generated when an application is executed by applying a semiconductor device according to one embodiment of the present invention.
  • FIG. 19C shows a desktop information terminal 5300.
  • the desktop information terminal 5300 has a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can store temporary files generated when an application is executed by applying a semiconductor device according to one embodiment of the present invention.
  • a smartphone, a wearable terminal, and a desktop information terminal are shown as examples of electronic devices in Figs. 19A to 19C, respectively, but information terminals other than smartphones, wearable terminals, and desktop information terminals can also be applied.
  • information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, and workstations.
  • [electric appliances] 19D illustrates an electric refrigerator-freezer 5800 as an example of an electric appliance.
  • the electric refrigerator-freezer 5800 has a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 is an electric refrigerator-freezer compatible with IoT (Internet of Things).
  • a semiconductor device can be applied to an electric refrigerator-freezer 5800.
  • the electric refrigerator-freezer 5800 can transmit and receive information such as food ingredients stored in the electric refrigerator-freezer 5800 and expiration dates of the food ingredients to an information terminal or the like via the Internet or the like.
  • the electric refrigerator-freezer 5800 can store a temporary file generated when transmitting the information in the semiconductor device.
  • an electric refrigerator-freezer has been described as an electrical appliance, but other electrical appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, induction cookers, water servers, air conditioners and other heating and cooling appliances, washing machines, dryers, and audiovisual equipment.
  • [Gaming consoles] 19E shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, buttons 5203, and the like.
  • FIG. 19F illustrates a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit that displays game images, and an input interface other than buttons, such as a touch panel, a stick, a rotary knob, or a sliding knob.
  • the shape of the controller 7522 is not limited to the shape shown in FIG. 19F, and the shape of the controller 7522 may be changed in various ways depending on the genre of the game.
  • a trigger is used as a button, and a controller shaped like a gun can be used.
  • a controller shaped like a musical instrument, a musical device, or the like can be used.
  • a stationary game console may not use a controller, but may instead be equipped with a camera, depth sensor, microphone, etc., and be operated by the game player's gestures or voice.
  • the images from the game consoles described above can be output by display devices such as television sets, computer displays, game displays, and head-mounted displays.
  • a low-power portable game machine 5200 or a low-power stationary game machine 7500 can be realized.
  • the low power consumption can reduce heat generation from the circuit, so that the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • FIG. 19E shows a portable game machine.
  • FIG. 19F shows a stationary game machine for home use.
  • electronic devices according to one embodiment of the present invention are not limited to this. Examples of electronic devices according to one embodiment of the present invention include arcade game machines installed in entertainment facilities (game centers, amusement parks, etc.) and pitching machines for batting practice installed in sports facilities.
  • the semiconductor device described in the above embodiment can be applied to automobiles, which are moving objects, and to the vicinity of a driver's seat of an automobile.
  • Figure 19G illustrates an automobile 5700, which is an example of a moving object.
  • an instrument panel that provides various information by displaying a speedometer, tachometer, mileage, fuel gauge, gear status, air conditioning settings, etc. Also, around the driver's seat, there may be a display device that shows this information.
  • the display device can display an image from an imaging device (not shown) installed in the automobile 5700, thereby compensating for vision obstructed by pillars and blind spots around the driver's seat, thereby improving safety.
  • an imaging device not shown
  • blind spots can be compensated for and safety can be improved.
  • the semiconductor device described in the above embodiment can temporarily store information, and therefore, for example, the semiconductor device can be used to store necessary temporary information in a system that performs automatic driving of the automobile 5700, road guidance, risk prediction, and the like.
  • the display device may be configured to display temporary information such as road guidance and risk prediction.
  • the display device may be configured to store images from a driving recorder installed in the automobile 5700.
  • moving bodies are not limited to automobiles.
  • moving bodies can also include trains, monorails, ships, and flying bodies (helicopters, unmanned aerial vehicles (drones), airplanes, and rockets).
  • FIG 19H shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, etc., and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced, but the lens 6246 and the housing 6241 may be integrated.
  • the digital camera 6240 may also be configured so that a strobe device, viewfinder, etc. can be separately attached.
  • a low-power digital camera 6240 can be realized.
  • low power consumption can reduce heat generation from the circuit, so that the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • the semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 19I shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connection unit 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connection unit 6306.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 at the connection unit 6306.
  • the video camera 6300 can store temporary files generated during encoding.
  • ICD implantable cardioverter defibrillator
  • FIG. 19J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD main body 5400 has at least a battery 5401, electronic components 700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is placed in the body by surgery, and the two wires are passed through the subclavian vein 5405 and superior vena cava 5406 of the human body so that one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium.
  • the ICD main unit 5400 functions as a pacemaker and paces the heart when the heart rate falls outside a specified range. If the heart rate does not improve through pacing (fast ventricular tachycardia, ventricular fibrillation, etc.), treatment is given by electric shock.
  • the ICD main body 5400 must constantly monitor the heart rate in order to perform pacing and electric shocks appropriately. For this reason, the ICD main body 5400 has a sensor for detecting the heart rate.
  • the ICD main body 5400 can also store in the electronic component 700 heart rate data acquired by the sensor, the number of times pacing treatment has been performed, the time, etc.
  • the antenna 5404 can receive power, which is then charged into the battery 5401.
  • the ICD main body 5400 also has multiple batteries, which can increase safety. Specifically, even if some of the batteries in the ICD main body 5400 become unusable, the remaining batteries can continue to function, so the ICD main body 5400 also functions as an auxiliary power source.
  • an antenna that can transmit physiological signals may be provided, and a system may be configured to monitor cardiac activity such that physiological signals such as pulse rate, respiratory rate, heart rate, and body temperature can be confirmed on an external monitor device.
  • PC expansion device The semiconductor device described in the above embodiment can be applied to computers such as PCs (Personal Computers) and expansion devices for information terminals.
  • Figure 20A shows an example of such an expansion device, a portable expansion device 6100 equipped with a chip capable of storing information, which is external to a PC.
  • the expansion device 6100 can store information using the chip by connecting it to a PC, for example, via USB.
  • Figure 20A shows a portable expansion device 6100
  • the expansion device according to one aspect of the present invention is not limited to this, and may be, for example, a relatively large expansion device equipped with a cooling fan or the like.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the board 6104 is housed in the housing 6101.
  • the board 6104 is provided with a circuit for driving the semiconductor device described in the above embodiment.
  • an electronic component 700 and a controller chip 6106 are attached to the board 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The semiconductor device described in the above embodiment can be applied to an SD card which can be attached to electronic devices such as information terminals and digital cameras.
  • FIG 20B is a schematic diagram of the external appearance of an SD card
  • Figure 20C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a board 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the board 5113 is housed in the housing 5111.
  • the board 5113 is provided with a semiconductor device and a circuit for driving the semiconductor device.
  • an electronic component 700 and a controller chip 5115 are attached to the board 5113.
  • the circuit configurations of the electronic component 700 and the controller chip 5115 are not limited to those described above, and may be changed as appropriate depending on the situation.
  • a write circuit, a row driver, a read circuit, etc. provided in the electronic component may be incorporated in the controller chip 5115 instead of the electronic component 700.
  • a wireless chip with wireless communication capabilities may also be provided on the substrate 5113. This allows wireless communication between an external device and the SD card 5110, making it possible to read and write data from and to the electronic component 700.
  • SSD Solid State Drive
  • electronic devices such as information terminals.
  • FIG 20D is a schematic diagram of the appearance of an SSD
  • Figure 20E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152, and a board 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the board 5153 is provided with a memory device and a circuit for driving the memory device.
  • the board 5153 is provided with an electronic component 700, a memory chip 5155, and a controller chip 5156.
  • the capacity of the SSD 5150 can be increased by providing an electronic component 700 on the back side of the board 5153 as well.
  • a work memory is incorporated in the memory chip 5155.
  • a DRAM chip may be used for the memory chip 5155.
  • the controller chip 5156 is incorporated with a processor, an ECC circuit, and the like.
  • the circuit configurations of the electronic component 700, the memory chip 5155, and the controller chip 5115 are not limited to those described above, and may be changed as appropriate depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 21A is an example of a large computer (supercomputer) mainly used for scientific and technological calculations.
  • a huge amount of calculations must be processed at high speed, so power consumption is high and the chip generates a lot of heat.
  • the amount of digital data used becomes extremely large. Specifically, the amount of digital data in the world is expected to exceed 10 24 (yota) bytes or 10 30 (quetta) bytes.
  • a supercomputer with low power consumption can be realized.
  • the low power consumption can reduce heat generation from the circuit, and therefore the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • a supercomputer with low power consumption can be realized. This is expected to reduce the amount of digital data in the world and to make a significant contribution to measures against global warming.
  • Computer 5600 has multiple rack-mounted computers 5620 stored in rack 5610.
  • Computer 5620 can have the configuration shown in the perspective view of FIG. 21B, for example.
  • computer 5620 has motherboard 5630, which has multiple slots 5631 and multiple connection terminals.
  • PC card 5621 is inserted into slot 5631.
  • PC card 5621 has connection terminal 5623, connection terminal 5624, and connection terminal 5625, which are each connected to motherboard 5630.
  • the PC card 5621 shown in FIG. 21C is an example of a processing board equipped with a CPU, a GPU, a storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 also has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 21C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628, but for these semiconductor devices, the following description of the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628 can be used as a reference.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • An example of the standard for the connection terminal 5629 is PCIe.
  • Connection terminals 5623, 5624, and 5625 can be interfaces for supplying power to PC card 5621, inputting signals, and the like. They can also be interfaces for outputting signals calculated by PC card 5621, and the like. Examples of standards for connection terminals 5623, 5624, and 5625 include USB, SATA (Serial ATA), and SCSI (Small Computer System Interface). Examples of standards for outputting video signals from connection terminals 5623, 5624, and 5625 include HDMI (registered trademark), and the like.
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and the semiconductor device 5626 and the board 5622 can be electrically connected by inserting the terminal into a socket (not shown) provided on the board 5622.
  • the semiconductor device 5627 has multiple terminals, and the semiconductor device 5627 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • the electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has multiple terminals, and the semiconductor device 5628 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5628 include a memory device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer. By using the computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for, for example, artificial intelligence learning and inference.
  • the electronic devices can be made smaller and consume less power.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, adverse effects of the heat on the circuit itself, peripheral circuits, and modules can be reduced.
  • electronic devices that operate stably even in high-temperature environments can be realized. Therefore, the reliability of the electronic devices can be improved.
  • the semiconductor device of one embodiment of the present invention includes an OS transistor.
  • the OS transistor has small change in electrical characteristics due to radiation exposure.
  • the OS transistor has high resistance to radiation and can be preferably used in an environment where radiation may be incident.
  • the OS transistor can be preferably used in space.
  • FIG. 22 a specific example of application of the semiconductor device of one embodiment of the present invention to space equipment will be described with reference to FIG. 22 .
  • Figure 22 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is shown as an example in outer space.
  • outer space refers to an altitude of, for example, 100 km or higher, but the outer space described in this specification can include the thermosphere, mesosphere, and stratosphere.
  • outer space is an environment with radiation levels 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the solar panel 6802 When sunlight is irradiated onto the solar panel 6802, the power required for the operation of the satellite 6800 is generated. However, for example, in a situation where the solar panel is not irradiated with sunlight, or where the amount of sunlight irradiating the solar panel is small, the amount of power generated is small. Therefore, there is a possibility that the power required for the operation of the satellite 6800 will not be generated. In order to operate the satellite 6800 even in a situation where the generated power is small, it is advisable to provide the satellite 6800 with a secondary battery 6805. Note that the solar panel may be called a solar cell module.
  • the artificial satellite 6800 can generate a signal.
  • the signal is transmitted via the antenna 6803, and can be received, for example, by a receiver installed on the ground or by another artificial satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807.
  • the OS transistor has smaller fluctuations in electrical characteristics due to radiation exposure than a Si transistor. In other words, the OS transistor has high reliability even in an environment where radiation may be incident, and can be preferably used.
  • the artificial satellite 6800 can also be configured to have a sensor.
  • the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground.
  • the artificial satellite 6800 can have a thermal infrared sensor, the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface. From the above, the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, and a space probe.
  • HfZrOx Hafnium zirconium oxide (X is a real number greater than 0)) was used as the insulating layer.
  • HfZrOx is a material that can have ferroelectricity.
  • ⁇ Sample structure and preparation method> 23 shows a schematic cross-sectional view of a sample 800.
  • the sample 800 has a substrate 801, an insulating layer 802 on the substrate 801, a conductive layer 803 on the insulating layer 802, an insulating layer 804 on the conductive layer 803, and a conductive layer 805 on the insulating layer 804.
  • the conductive layer 805 has a two-layer structure of a conductive layer 805a and a conductive layer 805b on the conductive layer 805a.
  • sample 800 a method for manufacturing the sample 800 will be described.
  • sample 800 four samples (sample 800A, sample 800B, sample 800C, and sample 800D) were manufactured, which have different conditions for forming the conductive layer 805 and different conditions for heat treatment after forming the conductive layer 805.
  • a silicon substrate was prepared as the substrate 801.
  • a silicon oxide film with a thickness of 100 nm was formed as the insulating layer 802 using thermal oxidation processing.
  • a first titanium nitride film having a thickness of 20 nm was formed by metal CVD as the conductive layer 803.
  • the first titanium nitride film was formed by supplying 50 sccm of titanium chloride ( TiCl4 ) and 2700 sccm of ammonia ( NH3 ) to a reaction chamber of a CVD apparatus, controlling the pressure in the reaction chamber to 667 Pa, setting the distance between the substrate stage and the gas injection stage to 3 mm, and setting the substrate temperature to 400°C.
  • the thickness of the HfZrOX film was set to 12 nm.
  • Tetrakis(ethylmethylamido)hafnium (TEMAHf) and tetrakis(ethylmethylamido)zirconium (TEMAZr) were used as precursors, and ozone (O 3 ) was used as an oxidizing agent.
  • the film formation temperature was set to 250° C.
  • a second titanium nitride film with a thickness of 5 nm was formed as the conductive layer 805a by a metal CVD method. Note that, in common to samples 800A to 800D, the conditions for forming the second titanium nitride film were the same as those for the first titanium nitride film, except for the substrate temperature. The substrate temperature when forming the second titanium nitride film was 400°C for sample 800A, 340°C for sample 800B, and 300°C for samples 800C and 800D.
  • a tungsten film with a thickness of 30 nm was formed as the conductive layer 805b by metal CVD. In common with samples 800A to 800D, the tungsten film was formed in three steps.
  • the deposition gas flow rates were set to 160 sccm of tungsten hexafluoride, 400 sccm of silane, 6000 sccm of argon, and 2000 sccm of nitrogen, and the pressure inside the chamber during deposition was set to 1000 Pa to form a portion of the tungsten film.
  • the deposition gas flow rates were set to 250 sccm of tungsten hexafluoride, 4000 sccm of hydrogen, 2000 sccm of argon, and 200 sccm of nitrogen, and the pressure in the chamber during deposition was set to 10,666 Pa to form another part of the tungsten film.
  • the deposition gas flow rates were set to 250 sccm of tungsten hexafluoride, 2200 sccm of hydrogen, 2000 sccm of argon, and 200 sccm of nitrogen, and the pressure in the chamber during deposition was set to 10,666 Pa to form another part of the tungsten film.
  • the substrate temperatures in the first, second, and third steps were 400°C for sample 800A, 345°C for sample 800B, and 300°C for samples 800C and 800D.
  • sample 800 (samples 800A to 800D) was prepared.
  • sample 810 was prepared as a comparative example.
  • Sample 810 had a structure in which the conductive layer 805 in sample 800 was not provided, and the other configurations and preparation conditions were the same as those of sample 800C.
  • Table 1 shows the deposition conditions and heat treatment conditions of the conductive layer 805a and the conductive layer 805b in each of sample 810 and samples 800A to 800D. Note that in Table 1, a hyphen (-) is added to the conductive layer 805 of sample 810 to indicate that the conductive layer 805 is not included. In addition, in Table 1, a hyphen (-) is added to the heat treatment conditions of samples 800A to 800C to indicate that the heat treatment was not performed.
  • GIXRD> The crystal state of the HfZrO X film corresponding to the insulating layer 804 of each of the sample 810 and the samples 800A to 800D was investigated by GIXRD measurement, which is one type of XRD analysis method.
  • the conductive layers 805a and 805b were removed by wet etching in each of the samples 800A to 800D.
  • a multifunctional thin film material evaluation X-ray diffraction device D8 DISCOVER Hybrid/TXS manufactured by Bruker was used.
  • the measurement conditions when using this device were an X-ray output of 50 kV and 100 mA, an incident angle ⁇ of 0.5°, and a scanning range 2 ⁇ of 20° to 50°.
  • Figures 24A to 24E show the results of GIXRD measurements.
  • Figures 24A to 24E show the relationship between the diffraction angle (2 ⁇ ) of X-rays and the detected signal intensity.
  • the vertical axis indicates intensity
  • the horizontal axis indicates the diffraction angle (2 ⁇ ).
  • Figure 24A shows the GIXRD measurement results of sample 810
  • Figure 24B shows the GIXRD measurement results of sample 800A
  • Figure 24C shows the GIXRD measurement results of sample 800B
  • Figure 24D shows the GIXRD measurement results of sample 800C
  • Figure 24E shows the GIXRD measurement results of sample 800D.
  • peaks were detected at the first peak position, the second peak position, and the third peak position in sample 800A and sample 800B.
  • the peaks detected at the first peak position, the second peak position, and the third peak position correspond to the first peak, the second peak, and the third peak, respectively, described in embodiment 1.
  • the first peak, the second peak, and the third peak were detected in sample 800A and sample 800B.
  • the ratio of the peak intensity of the second peak to the peak intensity of the first peak is called the second peak intensity ratio
  • the ratio of the peak intensity of the third peak to the peak intensity of the first peak is called the third peak intensity ratio
  • sample 800C a peak was detected at the first peak position, but no peaks were detected at the second and third peak positions. In other words, in sample 800C, the first peak was detected, but the second and third peaks were not detected.
  • the ferroelectricity of the insulating layer 804 can be increased by lowering the substrate temperature when forming the conductive layer 805.
  • BL wiring, Cfe: capacitance element, PL: wiring, WL: wiring, 10: semiconductor device, 20: memory array, 21: drive circuit, 22: PSW, 23: PSW, 31: peripheral circuit, 32: control circuit, 33: voltage generation circuit, 41: peripheral circuit, 42: row decoder, 43: row driver, 44: column decoder, 45: column driver, 46: sense amplifier, 47: input circuit, 48: output circuit, 51: curve, 52: curve, 100a: capacitance element, 100b: capacitance element, 100: capacitance element, 110: conductive layer, 115a: conductive layer, 115b: conductive layer, 115F: conductive film, 115: conductive layer, 118 : layer, 120a: conductive layer, 120b: conductive layer, 120F: conductive film, 120: conductive layer, 128: layer, 130F: insulating film, 130: insulating layer, 140: insulating layer, 150a: memory cell, 150b: memory cell, 150c: memory cell,

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
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Abstract

新規な半導体装置を提供する。 半導体装置は、第１の導電層と、第１の導電層上の強誘電体層と、強誘電体層上の第２の導電層と、を有する。第１の導電層は、第１の凹部を有する。強誘電体層は、第１の凹部に沿って形成された領域を有する。強誘電体層は、第１の凹部と重なる領域に第２の凹部を有する。第２の導電層は、第２の凹部を埋め込むように設けられる。強誘電体層は、ハフニウムと、ジルコニウムと、酸素と、を有する。強誘電体層は、Ｘ線回折による分析において、２θ＝３０．４°付近にピークを有する。強誘電体層は、Ｘ線回折による分析において、２θ＝２８．５°の強度が、上記ピークのピーク強度の０．１倍以下であり、かつ、２θ＝３１．６°の強度が、上記ピークのピーク強度の０．１倍以下である。

Description

半導体装置、半導体装置の作製方法
本発明の一態様は、半導体装置、半導体装置の作製方法に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
そのため、本発明の一態様に係る技術分野の一例として、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、それらの検査方法、またはそれらの使用方法などを挙げることができる。
近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ（記憶装置）などの半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末など様々な電子機器に使用されている。また、メモリは、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ、フラッシュメモリなどがある。
また、非特許文献１に示すように、強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）を用いたメモリの研究開発が活発に行われている。また、次世代の強誘電性メモリのために、強誘電性のＨｆＯ２ベースの材料の研究（非特許文献２）、ハフニウム酸化物薄膜の強誘電性に関する研究（非特許文献３）、酸化ハフニウム基の強誘電体に関する研究（非特許文献４）、及び強誘電体Ｈｆ０．５Ｚｒ０．５Ｏ２を用いたＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）とＣＭＯＳとの統合の実証（非特許文献５）など、酸化ハフニウム関連の研究も活発に行われている。
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ，ｅｔ　ａｌ．，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ　ｉｎ　ｈａｆｎｉｕｍ　ｏｘｉｄｅ　ｔｈｉｎ　ｆｉｌｍｓ"，ＡＰＬ９９，２０１１ Ｚｈｅｎ　Ｆａｎ，ｅｔ　ａｌ．，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＨｆＯ▲２▼−ｂａｓｅｄ　ｍａｔｅｒｉａｌｓ　ｆｏｒ　ｎｅｘｔ−ｇｅｎｅｒａｔｉｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｍｅｍｏｒｉｅｓ"，ＪＯＵＲＮＡＬ　ＯＦ　ＡＤＶＡＮＣＥＤ　ＤＩＥＬＥＣＴＲＩＣＳ，Ｖｏｌ．６，Ｎｏ．２，２０１６ Ｊｕｎ　Ｏｋｕｎｏ，ｅｔ　ａｌ．，"ＳｏＣ　ｃｏｍｐａｔｉｂｌｅ　１Ｔ１Ｃ　ＦｅＲＡＭ　ｍｅｍｏｒｙ　ａｒｒａｙ　ｂａｓｅｄ　ｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ▲０．５▼Ｚｒ▲０．５▼Ｏ▲２▼"，ＶＬＳＩ　２０２０ 舟窪浩、三村和仙、清水荘雄、木口賢紀、「酸化ハフニウム基強誘電体の基礎特性の解明」、応用物理、第８７巻、第１２号、ｐｐ．９２１−９２５、（２０１８） Ｔ．Ｆｒａｎｃｏｉｓ，ｅｔ　ａｌ．，"Ｄｅｍｏｎｓｔｒａｔｉｏｎ　ｏｆ　ＢＥＯＬ−ｃｏｍｐａｔｉｂｌｅ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ▲０．５▼Ｚｒ▲０．５▼Ｏ▲２▼　ｓｃａｌｅｄ　ＦｅＲＡＭ　ｃｏ−ｉｎｔｅｇｒａｔｅｄ　ｗｉｔｈ　１３０ｎｍ　ＣＭＯＳ　ｆｏｒ　ｅｍｂｅｄｄｅｄ　ＮＶＭ　ａｐｐｌｉｃａｔｉｏｎｓ"，ＩＥＤＭ　２０１９
非特許文献１乃至非特許文献５に示すように、強誘電体に関して、様々な研究開発が行われている。例えば、非特許文献４では、図８に示すように、ＨｆＯ２が有しうる結晶構造とそれぞれの分極−電界特性について、報告されている。
上記のように強誘電体について、様々な研究開発が行われているが、強誘電体の特性については、まだ改善の余地が多く、信頼性などの特性向上が求められている。
本発明の一態様は、新規な半導体装置を提供することを課題の一とする。または、本発明の一態様は、占有面積が小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性が高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量が大きい半導体装置を提供することを課題の一とする。
なお本発明の一態様に係る課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題とは、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様に係る課題は、上記列挙した課題および他の課題の全てを解決する必要はない。本発明の一態様は、上記列挙した課題および他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１の導電層と、第１の導電層上の強誘電体層と、強誘電体層上の第２の導電層と、を有する半導体装置である。第１の導電層は、第１の凹部を有する。強誘電体層は、第１の凹部に沿って形成された領域を有する。強誘電体層は、第１の凹部と重なる領域に第２の凹部を有する。第２の導電層は、第２の凹部を埋め込むように設けられる。強誘電体層は、ハフニウムと、ジルコニウムと、酸素と、を有する。強誘電体層は、Ｘ線回折による分析において、２θ＝３０．４°付近にピークを有する。強誘電体層は、Ｘ線回折による分析において、２θ＝２８．５°の強度が、上記ピークのピーク強度の０．１倍以下であり、かつ、２θ＝３１．６°の強度が、上記ピークのピーク強度の０．１倍以下である。
上記半導体装置において、第１の導電層及び第２の導電層の一方又は両方は、チタンと、窒素と、を有することが好ましい。
上記半導体装置において、第１の導電層及び第２の導電層の一方又は両方は、タングステンを有することが好ましい。
本発明の一態様は、容量素子と、容量素子上のトランジスタと、を有する半導体装置である。容量素子は、第１の導電層と、第１の導電層上の強誘電体層と、強誘電体層上の第２の導電層と、を有する。強誘電体層は、ハフニウムと、ジルコニウムと、酸素と、を有する。第２の導電層の上面は、トランジスタが有する酸化物半導体層の底面の少なくとも一部と接する領域を有する。
上記半導体装置において、強誘電体層は、Ｘ線回折による分析において、２θ＝３０．４°付近にピークを有し、強誘電体層は、Ｘ線回折による分析において、２θ＝２８．５°の強度が、上記ピークのピーク強度の０．１倍以下であり、かつ、２θ＝３１．６°の強度が、上記ピークのピーク強度の０．１倍以下である、ことが好ましい。
上記半導体装置において、第１の導電層及び第２の導電層の一方又は両方は、チタンと、窒素と、を有することが好ましい。
上記半導体装置において、第１の導電層及び第２の導電層の一方又は両方は、タングステンを有することが好ましい。
上記半導体装置において、第１の導電層は、第１の凹部を有し、強誘電体層は、第１の凹部に沿って形成された領域を有し、強誘電体層は、第１の凹部と重なる領域に第２の凹部を有し、第２の導電層は、第２の凹部を埋め込むように設けられる、ことが好ましい。
上記半導体装置において、トランジスタのチャネルは、絶縁層が有する開口部の側面に沿って形成されることが好ましい。
上記半導体装置において、酸化物半導体層は、インジウム及び亜鉛の一方又は両方を有することが好ましい。
本発明の一態様は、基板上に第１の導電層を形成し、第１の導電層上に強誘電体層を形成し、強誘電体層上に第２の導電層を形成する、半導体装置の作製方法である。第１の導電層は、基板の温度を第１の温度として、金属ＣＶＤ法によって形成される。強誘電体層は、ハフニウムを含むプリカーサと、ジルコニウムを含むプリカーサと、酸化剤と、を用いて、ＡＬＤ法によって形成される。第２の導電層は、基板の温度を第２の温度として、金属ＣＶＤ法によって形成される。第２の温度は、２５０℃以上３２５℃以下である。第１の温度は、第２の温度よりも高い。
上記半導体装置の作製方法において、第１の導電層及び第２の導電層の一方又は両方は、塩化チタンと、アンモニアと、を用いて形成されることが好ましい。
上記半導体装置の作製方法において、第１の導電層及び第２の導電層の一方又は両方は、六フッ化タングステンを用いて形成されることが好ましい。
上記半導体装置の作製方法において、強誘電体層となる絶縁膜の成膜以降に、４００℃以上６００℃以下の加熱処理を、ランプを用いたＲＴＡ法により行うことが好ましい。
上記半導体装置の作製方法において、第１の導電層は第１の凹部を有し、強誘電体層は、第１の凹部に沿って形成され、強誘電体層は、第１の凹部と重なる領域に第２の凹部を有し、第２の導電層は、第２の凹部を埋め込むように形成される、ことが好ましい。
上記半導体装置の作製方法において、強誘電体層は、第２の導電層を形成して以降のＸ線回折による分析において、２θ＝３０．４°付近にピークを有し、強誘電体層は、第２の導電層を形成して以降のＸ線回折による分析において、２θ＝２８．５°の強度が、上記ピークのピーク強度の０．１倍以下であり、かつ、２θ＝３１．６°の強度が、上記ピークのピーク強度の０．１倍以下である、ことが好ましい。
本発明の一態様によって、新規な半導体装置を提供できる。または、本発明の一態様によって、占有面積が小さい半導体装置を提供できる。または、本発明の一態様によって、信頼性が高い半導体装置を提供できる。または、本発明の一態様によって、消費電力が低い半導体装置を提供できる。または、本発明の一態様によって、記憶容量が大きい半導体装置を提供できる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。従って本発明の一態様は、上記列挙した効果を有さない場合もある。なお、他の効果とは、以下の記載で述べる、本項目で言及していない効果である。他の効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。
図１Ａは、半導体装置の構成例を示す平面図である。図１Ｂ及び図１Ｃは、半導体装置の構成例を示す断面図である。
図２Ａ乃至図２Ｆは、半導体装置の構成例を示す断面図である。
図３Ａ乃至図３Ｄは、半導体装置の構成例を示す断面図である。
図４Ａは、半導体装置の構成例を示す平面図である。図４Ｂ及び図４Ｃは、半導体装置の構成例を示す断面図である。
図５Ａは、半導体装置の構成例を示す平面図である。図５Ｂ及び図５Ｃは、半導体装置の構成例を示す断面図である。
図６Ａ乃至図６Ｈは、半導体装置の作製方法例を示す断面図である。
図７Ａ乃至図７Ｄは、半導体装置の作製方法例を示す断面図である。
図８は、非特許文献４に開示されている、ＨｆＯ２が有しうる結晶構造とそれぞれの分極−電界特性を説明する図である。
図９Ａは、半導体装置の構成例を示す平面図である。図９Ｂ及び図９Ｃは、半導体装置の構成例を示す断面図である。
図１０Ａは、半導体装置の構成例を示す平面図である。図１０Ｂは、半導体装置の構成例を示す断面図である。
図１１は、半導体装置の構成例を示す断面図である。
図１２は、半導体装置の構成例を示す断面図である。
図１３Ａは、メモリセルの回路構成例を説明する図である。図１３Ｂは、ヒステリシス特性の一例を示すグラフである。図１３Ｃは、メモリセルの駆動方法例を示すタイミングチャートである。
図１４Ａ乃至図１４Ｃは、記憶装置の構成例を示す図である。
図１５Ａは、記憶装置の構成例を示す図である。図１５Ｂは、記憶装置が有するメモリストリングの模式図である。
図１６Ａは、記憶装置の構成例を示す図である。図１６Ｂは、記憶装置が有するメモリストリングの模式図である。
図１７Ａ及び図１７Ｂは、半導体装置の一例を示す図である。
図１８Ａ及び図１８Ｂは、電子部品の一例を示す斜視図である。
図１９Ａ乃至図１９Ｊは、電子機器の一例を示す図である。
図２０Ａ乃至図２０Ｅは、電子機器の一例を示す図である。
図２１Ａ乃至図２１Ｃは、電子機器の一例を示す図である。
図２２は、宇宙用機器の一例を示す図である。
図２３は、実施例で作製した試料を説明する断面概略図である。
図２４Ａ乃至図２４Ｅは、ＧＩＸＲＤ測定結果を示す図である。
以下の実施の形態などについて、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しとなる説明を省略する場合がある。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、電子機器などは、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、及び範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、及び範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層およびレジストマスクなどが意図せずに目減りすることがあるが、発明の理解を容易とするため、記載を省略する場合がある。
また、本明細書等において、リソグラフィ法（フォトリソグラフィ法、Ｘ線リソグラフィ法、電子線リソグラフィ法、多光子リソグラフィ法、干渉リソグラフィ法、ナノインプリンティング法など）によりレジストマスクを形成し、その後にエッチング工程（除去工程）を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
また、特に平面図（「上面図」ともいう。）および斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。また、図面を理解しやすくするため、斜視図または上面図などにおいて、一部の構成要素の記載を省略している場合がある。
本明細書等において、「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番または順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において付された序数詞と、特許請求の範囲において付された序数詞が異なる場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」、「配線」、および「端子」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」および「配線」の用語は、複数の「電極」および「配線」が一体となって設けられている場合なども含む。また、例えば、「端子」は「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」、「配線」、および「端子」などの用語は、場合によって、「領域」などの用語に置き換え可能な場合がある。
また、本明細書等において、信号の供給とは、配線などに所定の電位を供給することをいう。よって、「信号」を「電位」などの用語に読み替えることが可能な場合がある。また、「電位」などの用語を「信号」に読み替えることが可能な場合がある。また、「信号」は変動電位であってもよく、固定電位であってもよい。例えば、電源電位であってもよい。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、またはトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」、または「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、または「ゲート容量」という用語に言い換えることができる場合がある。また、「容量」（３端子以上の「容量」を含む）は、絶縁層と、当該絶縁層を挟んだ一対の導電層と、を含む構成となっている。そのため、「容量」の「一対の導電層」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」、または「一対の端子」に言い換えることができる。また、「一対の端子の一方」という用語は、「一方の端子」または「第１端子」と呼称する場合がある。また、「一対の端子の他方」という用語は、「他方の端子」または「第２端子」と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
トランジスタの「ソース」および「ドレイン」の機能は、異なる導電型のトランジスタを採用する場合、もしくは、回路動作において電流の方向が変化する場合などで入れ替わることがある。このため、本明細書等においては、「ソース」および「ドレイン」の用語は、入れ替えて用いることができるものとする。
本明細書などにおいて、「ゲート」とは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極または別の配線とを電気的に接続させるための配線のことをいう。
本明細書などにおいて、「ソース」とは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分を含む導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極または別の配線とを電気的に接続させるための配線のことをいう。
本明細書などにおいて、「ドレイン」とは、ドレイン領域、ドレイン電極、およびドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分を含む導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極または別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等に示すトランジスタは、特に断りがない場合、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタがｎチャネル型トランジスタであり、特に断りがない場合、該トランジスタのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖよりも大きいものとする。また、本明細書等に示すトランジスタがｐチャネル型トランジスタであり、特に断りがない場合、該トランジスタのＶｔｈは、０Ｖ以下であるものとする。また、特に断りがない場合、同じ導電型の複数のトランジスタのＶｔｈは、全て等しいものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（「非導通状態」または「遮断状態」ともいう）にあるときにソースとドレインの間に流れる電流（「ドレイン電流」または「Ｉｄ」ともいう。）をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースを基準とした時のゲートとソースの間の電位差（「ゲート電圧」または「Ｖｇ」ともいう。）がしきい値電圧よりも低い状態、ｐチャネル型トランジスタでは、Ｖｇがしきい値電圧よりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇがＶｔｈよりも低いときのドレイン電流を言う場合がある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、特に断りがない場合、オン電流とは、トランジスタがオン状態（「導通状態」ともいう。）にあるときのＩｄをいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇがＶｔｈ以上である状態、ｐチャネル型トランジスタでは、Ｖｇがしきい値電圧以下である状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶｇがＶｔｈ以上であるときのドレイン電流を言う場合がある。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「電位Ｈ」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「電位Ｌ」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位ＧＮＤ（以下、単に「ＧＮＤ」ともいう。）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤがＧＮＤの場合には、ＶＳＳはＧＮＤより低い電位であり、ＶＳＳがＧＮＤの場合には、ＶＤＤはＧＮＤより高い電位である。なお、本明細書等では、明示される場合を除き、ＶＳＳを基準の電位とする。
また、一般に「電圧」とは、ある電位と基準の電位（例えば、接地電位またはソース電位など）との電位差のことを示す場合が多い。また、「電位」は相対的なものであり、基準となる電位によって配線等に与える電位が変化する場合がある。よって「電圧」と「電位」は互いに言い換えることが可能な場合がある。
本明細書等において、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電層の上に位置する絶縁層」の表現では、示している図面の向きを１８０°回転することによって、「導電層の下に位置する絶縁層」と言い換えることができる。例えば、「開口の上に位置する絶縁層」の表現には、「開口の側面に位置する絶縁層」が含まれる場合がある。
また、「上」および「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
本明細書等において、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが形成されている状態に限らず、絶縁層Ａの下に電極Ｂが形成されている状態または絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態などを除外しない。
本明細書等において、「隣接」および「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現であれば、絶縁層Ａと電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂの間に他の構成要素を含むものを除外しない。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などではＸ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“Ａ”、“ｂ”、“＿１”、“［ｎ］”、“［ｍ，ｎ］”などの識別用の符号を付記して記載する場合がある。例えば、導電層１２０を、導電層１２０ａ及び導電層１２０ｂに分けて示す場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について説明を行う。
＜半導体装置の構成例＞
以下では、本発明の一態様の半導体装置の構成例について、図１Ａ乃至図４Ｃを用いて説明する。
図１Ａ乃至図１Ｃは、本発明の一態様の半導体装置の構成例を説明する平面図及び断面図である。図１Ａは、半導体装置の平面図である。図１Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位をＹ方向から見た断面図である。図１Ｃは、図１ＡにＡ３−Ａ４の一点鎖線で示す部位をＸ方向から見た断面図である。なお、図１Ａの平面図では、図の明瞭化のために一部の要素を省いている。
本発明の一態様の半導体装置は、基板（図示せず）上の絶縁層１４０と、絶縁層１４０上の導電層１１０と、導電層１１０上の容量素子１００と、絶縁層１８０と、を有する。絶縁層１４０及び絶縁層１８０は層間膜として機能し、導電層１１０は配線として機能する。
容量素子１００は、導電層１１０上の導電層１１５と、導電層１１５上の絶縁層１３０と、絶縁層１３０上の導電層１２０と、を有する。容量素子１００において、導電層１２０は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電層１１５は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁層１３０は誘電体として機能する。つまり、容量素子１００は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。本実施の形態では、絶縁層１３０として、強誘電性を有しうる材料を用いる。このとき、絶縁層１３０は、強誘電性を有する。よって、容量素子１００は、強誘電キャパシタとして機能する。
図１Ｂ及び図１Ｃに示すように、絶縁層１８０には、導電層１１０に達する開口部１９０が設けられている。導電層１１５の少なくとも一部は、開口部１９０に配置されている。導電層１１５は、開口部１９０において導電層１１０の上面に接する領域と、開口部１９０において絶縁層１８０の側面に接する領域と、を有する。導電層１１５は、開口部１９０と重なる領域に凹部を有する。なお、図１Ｂ及び図１Ｃに示す構成では、導電層１１５は、絶縁層１８０の上面の少なくとも一部に接する領域を有する。
絶縁層１３０は、少なくとも一部が開口部１９０に位置するように配置されている。絶縁層１３０は、開口部１９０において導電層１１５の上面と接する領域を有する。つまり、絶縁層１３０は、導電層１１５が有する凹部に沿って形成された領域を有する。絶縁層１３０は、導電層１１５が有する凹部と重なる領域に凹部を有する。なお、図１Ｂ及び図１Ｃに示す構成では、絶縁層１３０は、絶縁層１８０の上面の少なくとも一部に接する領域を有する。
導電層１２０は、少なくとも一部が開口部１９０に位置するように配置されている。導電層１２０は、開口部１９０において絶縁層１３０の上面と接する領域を有する。また、導電層１２０は、絶縁層１３０が有する凹部を埋め込むように設けられる。つまり、導電層１２０は、開口部１９０を埋め込むように設けられる。
容量素子１００は、開口部１９０において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、平行平板型の容量素子と比較して、単位面積当たりの静電容量を大きくすることができる。よって、開口部１９０の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。
開口部１９０の側壁は、導電層１１０の上面に対して垂直であることが好ましい。このとき、開口部１９０は円筒形状を有する。このような構成にすることで、半導体装置の微細化または高集積化を図ることができる。
開口部１９０の側壁は、導電層１１０の上面に対してテーパ形状を有することが可能である。開口部１９０の側壁が導電層１１０の上面に対してテーパ形状を有することで、導電層１１５などの被覆性が向上し、鬆などの欠陥を低減できる。
なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面または被形成面とがなす角（テーパ角ともいう）の角度が０度より大きく９０度未満である領域を有する。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
開口部１９０の側壁及び導電層１１０の上面に沿って導電層１１５及び絶縁層１３０が積層して設けられている。また、開口部１９０を埋めるように、絶縁層１３０上に導電層１２０が設けられている。このような構成を有する容量素子１００は、トレンチ型容量またはトレンチ容量と呼称してもよい。
なお、本実施の形態では、平面視において開口部１９０が円形である例について示したが、本発明はこれに限られるものではない。平面視において、開口部１９０は、例えば、円形、楕円形などの略円形、三角形、四角形（長方形、菱形、正方形を含む）、五角形、星形多角形などの多角形、またはこれら多角形の角が丸い形状とすることができる。なお、多角形としては、凹多角形（少なくとも一つの内角が１８０度を超える多角形）及び凸多角形（全ての内角が１８０度以下である多角形）のどちらであってもよい。図１Ａに示すように、平面視において、開口部１９０は、円形であることが好ましい。円形とすることにより、開口部を形成する際の加工精度を高めることができ、微細なサイズの開口部を形成することができる。なお、本明細書等において、円形とは真円に限定されない。
＜半導体装置の構成材料＞
以下では、本実施の形態の半導体装置に用いることができる材料について説明する。なお、本実施の形態の半導体装置を構成する各層は、単層構造であってもよく、積層構造であってもよい。図１Ｂ及び図１Ｃでは、導電層１１５及び導電層１２０がそれぞれ、単層構造である例を示す。また、図３Ａ及び図３Ｂでは、導電層１１５及び導電層１２０がそれぞれ、積層構造である例を示す。
［絶縁層１３０］
上述したように、絶縁層１３０として、強誘電性を有しうる材料を用いる。
ここで、強誘電性を有しうる材料について説明しておく。本明細書等において、強誘電性を有しうる材料とは、材料に印加する電場の強さ（電界強度）と分極の大きさとの関係においてヒステリシス特性を有しうる材料、または、外部電場（外部から材料に印加される電界）が無い状態でも分極が自発的に生じうる材料を指す。したがって、強誘電性を有しうる材料には、強誘電性、反強誘電性、およびフェリ誘電性のいずれか一または複数を有する材料が含まれる。
また、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層と呼ぶ場合がある。よって、絶縁層１３０を強誘電体層と読み替えることができる場合がある。また、このような、強誘電体層を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。
強誘電性を有しうる材料としては、ハフニウム及びジルコニウムの一方又は両方を有する酸化物が挙げられる。また、ハフニウム及びジルコニウムの一方又は両方を有する酸化物として、ハフニウム酸化物、ジルコニウム酸化物、及びハフニウムジルコニウム酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。ここで、ハフニウムの原子数と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウムの原子数と元素Ｊ１の原子数の比を１：１またはその近傍にすることができる。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、ジルコニウムの原子数と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウムの原子数と元素Ｊ２の原子数の比を１：１またはその近傍にすることができる。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ（Ｘは０よりも大きい実数とする））、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。
また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、インジウムなどから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、カドミウムなどから選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、及び元素Ｍ３の原子数の比は適宜設定することができる。
また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３などが挙げられる。
なお、上記の説明においては、金属酸化物、及び金属窒化物について例示したがこれに限定されない。例えば、上述の金属酸化物に窒素が添加された金属酸窒化物、または上述の金属窒化物に酸素が添加された金属窒酸化物などを用いてもよい。
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、絶縁層を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。
絶縁層１３０として、ハフニウム及びジルコニウムの一方又は両方を有する酸化物を用いることが好ましく、ハフニウムジルコニウム酸化物を用いることがより好ましい。絶縁層１３０としてハフニウムジルコニウム酸化物を用いる場合、絶縁層１３０は、ハフニウムと、ジルコニウムと、酸素と、を有する。
ここで、絶縁層１３０に用いることのできる材料の一つである、酸化ハフニウムの結晶構造について説明を行う。非特許文献４でも報告されているように、酸化ハフニウムは、多様な結晶構造をとることが知られている。例えば、単斜晶系（ｍｏｎｏｃｌｉｎｉｃ、空間群：Ｐ２１／ｃ）、直方晶系（ｏｒｔｈｏｒｈｏｍｂｉｃ、空間群：Ｐｂｃａ又はＰｃａ２１）、正方晶系（ｔｅｔｒａｇｏｎａｌ、空間群：Ｐ４２／ｎｍｃ）、立方晶系（ｃｕｂｉｃ、空間群：Ｆｍ−３ｍ）などの結晶構造を取りうる（図８参照）。また、上述のぞれぞれの結晶構造は、相変化しうる。なお、ハフニウムジルコニウム酸化物についても同様である。
ハフニウムジルコニウム酸化物において、単斜晶系、正方晶系、及び立方晶系の結晶構造は反転中心を有する。そのため、これらの結晶構造を有する結晶を含む酸化ハフニウムは、残留分極を持たない常誘電体となる。一方、空間群がＰｃａ２１である直方晶系の結晶構造は、中心対称を有さない。よって、空間群がＰｃａ２１である直方晶系の結晶構造では、外部電場により酸素が変位するため、空間群がＰｃａ２１である直方晶系の結晶構造を有する結晶を含む酸化ハフニウムでは、強誘電性が発現する。
したがって、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁層１３０が強誘電性を発現するには、絶縁層１３０は結晶を含む必要がある。特に絶縁層１３０は、空間群がＰｃａ２１である直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。また、絶縁層１３０において、直方晶系の結晶構造を有する結晶の存在割合を高めることで、残留分極を高めることができる。
なお、ハフニウムジルコニウム酸化物において、単斜晶系、正方晶系、又は立方晶系の結晶構造を有する結晶は、常圧において安定であり、直方晶系の結晶構造を有する結晶は、常圧において準安定である。そのため、単斜晶系、正方晶系、又は立方晶系の結晶構造を有する結晶は、加熱処理などを行った場合においても、直方晶系の結晶構造に相転移しにくいと推定される。以降では、常圧において安定である結晶を安定相と呼び、常圧において準安定である結晶を準安定相と呼ぶ場合がある。
そこで、絶縁層１３０において、準安定相の含有率は高いことが好ましい。また、絶縁層１３０において、安定相の含有率は低いことが好ましい。つまり、絶縁層１３０において、直方晶系の結晶構造を有する結晶の含有率が高く、単斜晶系、正方晶系、又は立方晶系の結晶構造を有する結晶の含有率は低いことが好ましい。例えば、単斜晶系の結晶構造を有する結晶の含有率と、正方晶系の結晶構造を有する結晶の含有率と、立方晶系の結晶構造を有する結晶の含有率との和は低いことが好ましい。また、例えば、単斜晶系の結晶構造を有する結晶の含有率、正方晶系の結晶構造を有する結晶の含有率、及び立方晶系の結晶構造を有する結晶の含有率はそれぞれ低いことが好ましい。絶縁層１３０に含まれる結晶の結晶構造は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）を用いて評価することができる。具体的には、斜入射Ｘ線回折法（ＧＩＸＲＤ：Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを用いて評価することができる。なお、ＧＩＸＲＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。また、以下では、ＧＩＸＲＤ測定で得られるＸＲＤスペクトルを、単に、ＸＲＤスペクトルと記す場合がある。
本明細書等において、ＸＲＤによる分析において、ピークとは、ＸＲＤスペクトルに現れる凸形状をいうこととする。なお、１つのピークが、複数のピークが重なることで形成される場合がある。また、ピーク強度とは、ＸＲＤスペクトルに現れる凸形状（ピーク）の極大値をいうこととする。また、ピーク位置とは、ＸＲＤスペクトルに現れる凸形状（ピーク）の極大値におけるＸ線の回折角度（２θ）の値をいうこととする。
例えば、ハフニウムジルコニウム酸化物が、直方晶系、正方晶系、又は立方晶系の結晶構造を有する結晶を含む場合、当該ハフニウムジルコニウム酸化物のＸ線回折による分析において、直方晶系、正方晶系、又は立方晶系の結晶構造に由来するピークが２θ＝３０．４°付近に検出される。また、ハフニウムジルコニウム酸化物が、単斜晶系の結晶構造を有する結晶を含む場合、当該ハフニウムジルコニウム酸化物のＸ線回折による分析において、単斜晶系の結晶構造の（−１１１）面に由来するピークが２θ＝２８．５°付近に検出され、単斜晶系の結晶構造の（１１１）面に由来するピークが２θ＝３１．６°付近に検出される。以降では、２θ＝３０．４°付近に検出されるピークを第１のピークと呼び、２θ＝２８．５°付近に検出されるピークを第２のピークと呼び、２θ＝３１．６°付近に検出されるピークを第３のピークと呼ぶ。なお本明細書等において、ＸＲＤスペクトルにおける特定の角度Ａ付近とは、Ａ−０．５°以上Ａ＋０．５°以下をいうこととする。
絶縁層１３０の強誘電性を高めるには、絶縁層１３０のＸ線回折による分析において、第１のピークが検出され、第２のピーク及び第３のピークが検出されないことが好ましい。また、絶縁層１３０のＸ線回折による分析において、２θ＝２８．５°の強度及び２θ＝３１．６°の強度のそれぞれが、第１のピークのピーク強度の０．１倍以下であることが好ましく、第１のピークのピーク強度の０．０２倍以下であることがより好ましく、第１のピークのピーク強度の０．０１倍以下であることがさらに好ましい。このとき、絶縁層１３０に含まれる、単斜晶系の結晶構造を有する結晶の含有率が低くなり、絶縁層１３０の強誘電性を高めることができる。
なお、第１のピークと第２のピークが重なる場合がある。また、第１のピークと第３のピークが重なる場合がある。例えば、第１のピークと第３のピークが重なる場合、ＸＲＤスペクトルを波形分離して、それぞれのピーク強度を算出することができる。一例として、実測のＸＲＤスペクトルに対して、結晶構造毎に設定したピークの合成スペクトルによるフィッティングを行うことで、それぞれのピーク強度を算出することができる。
なお、Ｘ線回折による分析において、２θ＝３０．４°付近に検出されるピークが、直方晶系の結晶構造、正方晶系の結晶構造、及び立方晶系の結晶構造のいずれに由来するかを区別することは難しい。そこで、絶縁層１３０に含まれる結晶の含有率は、高分解能透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）による電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）マッピングなどを用いて評価することが可能である。
ハフニウム及びジルコニウムの一方又は両方を有する酸化物において、当該酸化物中の酸素欠損（ＶＯ：Ｏｘｙｇｅｎ　Ｖａｃａｎｃｙともいう）濃度が高いほど、直方晶系の結晶構造を有する結晶が生成されやすい。そこで、ハフニウム及びジルコニウムの一方又は両方を有する酸化物に、当該酸化物中の酸素欠損濃度を高める元素が添加されることが好ましい。当該元素として、元素周期表における第３族元素（ＩＩＩａ族元素ともいう）が挙げられる。上記酸化物に添加する、元素周期表における第３族元素は、スカンジウム、ランタン、及びイットリウムから選ばれる一又は複数であることがより好ましく、ランタン及びイットリウムの一方又は両方であることがさらに好ましい。なお、本明細書等では、元素周期表における第３族元素を、単に第３族元素と呼ぶ場合がある。
ハフニウム及びジルコニウムの一方又は両方を有する酸化物において、ハフニウム及びジルコニウムは＋４価の価数を取りやすい。一方、第３族元素を有する酸化物において、第３族元素は＋３価の価数を取りやすい。よって、ハフニウム及びジルコニウムと価数が異なる元素をハフニウム及びジルコニウムの一方又は両方を有する酸化物に添加することで、当該酸化物中の酸素欠損濃度を高めることができる。
また、第３族元素の少なくとも一をハフニウム及びジルコニウムの一方又は両方を有する酸化物に添加することで、当該酸化物に含まれる結晶の粒径を小さくすることができる場合がある。上記酸化物に含まれる結晶の粒径を小さくし、粒径のばらつきを小さくすることで、上記酸化物の絶縁破壊耐圧が大きくなり、高耐圧を図ることができる。また、リーク電流量の低減を図ることができる。
また、第３族元素の少なくとも一をハフニウム及びジルコニウムの一方又は両方を有する酸化物に添加することで、当該酸化物では、単斜晶系（ｍｏｎｏｃｌｉｎｉｃ）の結晶構造を有する結晶よりも、直方晶系の結晶構造を有する結晶が生成されやすくなる場合がある。これは、ハフニウム及びジルコニウムよりもイオン半径が大きい元素を添加したためと推測される。この点から、上記酸化物に添加する第３族元素は、ランタン及びイットリウムが特に好ましい。
ただし、ハフニウム及びジルコニウムの一方又は両方を有する酸化物への第３族元素の添加量が多すぎると、当該酸化物の結晶性が低下し、強誘電性の発現に影響を及ぼす恐れがある。そこで、ハフニウム及びジルコニウムの一方又は両方を有する酸化物に添加される第３族元素の含有率は、０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下が好ましく、０．１ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下がより好ましく、０．１ａｔｏｍｉｃ％以上３ａｔｏｍｉｃ％以下がさらに好ましい。ここで、第３族元素の含有率とは、強誘電体層に含有される全ての金属元素の原子数の和における、第３族元素の原子数の割合を指す。上記のような範囲で第３族元素を上記酸化物に添加することで、残留分極の向上、高耐圧、及びリーク電流量の低減などを図ることができる。
以上より、絶縁層１３０は、ハフニウム及びジルコニウムの一方又は両方と、第３族元素の少なくとも一と、酸素と、を有することが好ましく、ハフニウムと、ジルコニウムと、第３族元素の少なくとも一と、酸素と、を有することがより好ましく、ハフニウムと、ジルコニウムと、ランタン及びイットリウムの一方又は両方と、酸素と、を有することがさらに好ましい。別言すると、絶縁層１３０は、第３族元素の少なくとも一が添加された、ハフニウム及びジルコニウムの一方又は両方を有する酸化物を用いることが好ましく、第３族元素の少なくとも一が添加された、ハフニウムジルコニウム酸化物を用いることがより好ましく、ランタン及びイットリウムの一方又は両方が添加された、ハフニウムジルコニウム酸化物を用いることがさらに好ましい。
また、絶縁層１３０における、第３族元素の少なくとも一の含有率は、０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下が好ましく、０．１ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下がより好ましく、０．１ａｔｏｍｉｃ％以上３ａｔｏｍｉｃ％以下がさらに好ましい。例えば、絶縁層１３０が、第３族元素の少なくとも一としてランタンを有する場合、絶縁層１３０におけるランタンの含有率は、上記範囲であることが好ましい。また、例えば、絶縁層１３０が、第３族元素の少なくとも一としてランタン及びイットリウムを有する場合、絶縁層１３０におけるランタンの含有率とイットリウムの含有率との和は、上記範囲であることが好ましい。
なお、ハフニウム及びジルコニウムの一方又は両方を有する酸化物を形成し、続いて、第３族元素の少なくとも一を有する酸化物を形成し、続いて、加熱処理を行うことで、ハフニウム及びジルコニウムの一方又は両方と、第３族元素の少なくとも一と、を有する酸化物を形成してもよい。
又は、第３族元素の少なくとも一を有する酸化物を形成し、続いて、ハフニウム及びジルコニウムの一方又は両方を有する酸化物を形成し、続いて、加熱処理を行うことで、ハフニウム及びジルコニウムの一方又は両方と、第３族元素の少なくとも一と、を有する酸化物を形成してもよい。
又は、ハフニウム及びジルコニウムの一方又は両方を有する酸化物を形成し、第３族元素を添加する処理を行うことで、ハフニウム及びジルコニウムの一方又は両方と、第３族元素の少なくとも一と、を有する酸化物を形成してもよい。このとき、第３族元素を添加する処理において、ハフニウム及びジルコニウムの一方又は両方を有する酸化物に酸素欠損が形成される場合がある。つまり、第３族元素の添加により、当該酸化物中の酸素欠損濃度の増加を促すことができる。第３族元素の添加処理は、例えばイオンドーピング法、イオンインプランテーション法などを用いることができる。
なお、絶縁層１３０として、後述する［絶縁層］に記載の絶縁性材料を、単層または積層で用いてもよい。
［絶縁層］
半導体装置が有する絶縁層（絶縁層１４０、絶縁層１８０など）には、それぞれ、無機絶縁膜を用いることが好ましい。無機絶縁膜としては、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜が挙げられる。酸化絶縁膜としては、例えば、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化タンタル膜、酸化セリウム膜、ガリウム亜鉛酸化物膜、及び、ハフニウムアルミネート膜が挙げられる。窒化絶縁膜としては、例えば、窒化シリコン膜、及び窒化アルミニウム膜が挙げられる。酸化窒化絶縁膜としては、例えば、酸化窒化シリコン膜、酸化窒化アルミニウム膜、酸化窒化ガリウム膜、酸化窒化イットリウム膜、及び、酸化窒化ハフニウム膜が挙げられる。窒化酸化絶縁膜としては、例えば、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜が挙げられる。また、半導体装置が有する絶縁層には、有機絶縁膜を用いてもよい。
比誘電率が高い（ｈｉｇｈ−ｋ）材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物などが挙げられる。
比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、及び窒化酸化シリコンなどの無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、及びアクリル樹脂などの樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、並びに、炭素及び窒素を添加した酸化シリコンなどが挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含むことができる。
また、半導体装置が有する絶縁層に、前述した、強誘電性を有しうる材料を用いることができる。また、半導体装置が有する絶縁層に、後述する実施の形態２の［絶縁層］に記載の絶縁性材料を用いることができる。
絶縁層１４０及び絶縁層１８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。酸化シリコン及び酸化窒化シリコンは、それぞれ、熱的に安定であるため、絶縁層１４０及び絶縁層１８０として好適である。
［導電層］
半導体装置が有する導電層（導電層１１０、導電層１１５、導電層１２０など）には、それぞれ、アルミニウム、クロム、銅、銀、金、白金、亜鉛、タンタル、ニッケル、チタン、鉄、コバルト、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物、または当該合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、またはチタン及びアルミニウムを含む窒化物などの窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、またはランタン及びニッケルを含む酸化物などの酸素を含む導電性材料、チタン、タンタル、またはルテニウムなどの金属元素を含む材料は、酸化されにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。なお、酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウムスズ酸化物（ＩＴＯともいう）、酸化チタンを含むインジウムスズ酸化物、シリコンを含むインジウムスズ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）、及び、酸化タングステンを含むインジウム亜鉛酸化物などが挙げられる。本明細書等では、酸素を含む導電性材料を用いて成膜される導電膜を、酸化物導電膜と呼ぶことがある。
タングステン、銅、またはアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
また、半導体装置が有する導電層に、後述する実施の形態２の［導電層］に記載の導電性材料を用いることができる。
導電層１１５として、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。導電層１１５として窒化チタンを用いる場合、導電層１１５は、チタンと、窒素と、を有する。
導電層１１５として、酸素を吸い取る機能を有する導電性材料を用いることが好ましい。導電層１１５は絶縁層１３０に接するため、導電層１１５として酸素を吸い取る機能を有する導電性材料を用いることで、絶縁層１３０から酸素を吸い取り、絶縁層１３０中の酸素欠損濃度を高めることができる。したがって、残留分極を高めることができる。酸素を吸い取る機能を有する導電性材料として、金属元素、金属元素を成分とする合金、及び金属元素を組み合わせた合金等が挙げられる。また、上述した金属元素を成分とする合金として、当該合金の酸化物を用いてもよい。具体的には、タングステン、モリブデン、ルテニウム、チタン、タンタル等が挙げられる。これらの導電性材料は、窒素を含まない導電性材料でもある。なお、本明細書等では、窒素を含まない導電性材料とは、窒素濃度が１ａｔｏｍｉｃ％以下である導電性材料を指す。
例えば、タングステンは、導電性が高い導電性材料であるため、導電層１１５に好適に用いることができる。また、例えば、ルテニウムは、その酸化物も導電性を有することから、導電層１１５に好適に用いることができる。よって、導電層１１５は、タングステン又はルテニウムを用いることが好ましい。導電層１１５としてタングステンを用いる場合、導電層１１５は、タングステンを有する。
導電層１１５として酸素を吸い取る機能を有する導電性材料を用いる場合、絶縁層１３０中の酸素が導電層１１５へ拡散する。そのため、絶縁層１３０中の酸素欠損濃度は、導電層１１５から開口部１９０の側壁又は底面へ向かう方向に勾配を有する。つまり、酸素欠損が生成される方向は、導電層１１５から開口部１９０の側壁又は底面へ向かう方向と同じであると言える。上述したように、ハフニウム及びジルコニウムの一方又は両方を有する酸化物を形成し、第３族元素を添加する処理を行う場合、酸素欠損が生成される方向から、第３族元素を添加することが好ましい。このような方法で絶縁層１３０を形成することで、当該酸化物中の酸素欠損濃度のさらなる増加を図ることができる。
なお、導電層１１５として酸素を吸い取る機能を有する導電性材料を用いる場合、図２Ａ及び図２Ｂに示すように、導電層１１５と絶縁層１３０との間に層１１８が形成される場合がある。ここで、導電層１１５に含まれる金属を金属ＭＸとすると、層１１８は、金属ＭＸと、酸素と、を有する。また、導電層１１５として金属ＭＸを有する酸化物を用いる場合、層１１８の酸素濃度は、導電層１１５の酸素濃度よりも高い。また、層１１８の金属ＭＸの濃度は、導電層１１５の金属ＭＸの濃度よりも低い。
導電層１１５と絶縁層１３０との間に層１１８が形成される場合、容量素子１００は、導電層１１５と、導電層１１５上の層１１８と、層１１８上の絶縁層１３０と、絶縁層１３０上の導電層１２０と、を有する。
層１１８は、導電性を有してもよいし、絶縁性を有してもよい。層１１８が導電性を有する場合、層１１８は、容量素子１００の一対の電極の他方として機能する領域を有する。層１１８が絶縁性を有する場合、導電層１１５と導電層１２０との物理的距離を大きくでき、導電層１１５と導電層１２０の間に生じる寄生容量を低減できる。
図３Ａ及び図３Ｂでは、導電層１１５が、導電層１１５ａと、導電層１１５ａ上の導電層１１５ｂと、の２層構造である例を示す。
例えば、導電層１１５ａにタングステンを用い、導電層１１５ｂに窒化チタン又は窒化タンタルを用いることが可能である。この場合、窒化チタン又は窒化タンタルが絶縁層１３０と接する。このような構成にすることで、絶縁層１３０に酸化物絶縁体を用いる場合、絶縁層１３０によって導電層１１５が酸化されるのを抑制できる。
また、例えば、導電層１１５ａに窒化チタン又は窒化タンタルを用い、導電層１１５ｂにタングステンを用いることが可能である。このような構成にすることで、絶縁層１８０に酸化物絶縁体を用いる場合、絶縁層１８０によって導電層１１５が酸化されるのを抑制できる。また、絶縁層１３０から酸素を吸い取り、絶縁層１３０中の酸素欠損濃度を高めることで、残留分極を高めることができる。
また、導電層１１５ａ及び導電層１１５ｂの一方又は両方は、積層構造であってもよい。例えば、導電層１１５ａが、第１の導電層と、第１の導電層上の第２の導電層と、の２層構造である場合、導電層１１５ａの第１の導電層及び導電層１１５ｂのそれぞれに窒化チタン又は窒化タンタルを用い、導電層１１５ａの第２の導電層にタングステンを用いることが可能である。このような構成にすることで、絶縁層１３０に酸化物絶縁体を用いる場合、絶縁層１３０によって導電層１１５が酸化されるのを抑制できる。また、絶縁層１８０に酸化物絶縁体を用いる場合、絶縁層１８０によって導電層１１５が酸化されるのを抑制できる。
導電層１２０として、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。導電層１２０として窒化チタンを用いる場合、導電層１２０は、チタンと、窒素と、を有する。
導電層１２０として、酸素を吸い取る機能を有する導電性材料を用いることが好ましい。導電層１２０は絶縁層１３０に接するため、導電層１２０として酸素を吸い取る機能を有する導電性材料を用いることで、絶縁層１３０から酸素を吸い取り、絶縁層１３０中の酸素欠損濃度を高めることができる。したがって、残留分極を高めることができる。例えば、導電層１２０として、上述の、窒素を含まない導電性材料を用いることが好ましく、タングステンを用いることがより好ましい。
導電層１２０として酸素を吸い取る機能を有する導電性材料を用いる場合、絶縁層１３０中の酸素が導電層１２０へ拡散する。そのため、絶縁層１３０中の酸素欠損濃度は、導電層１２０の下面から導電層１２０の上面へ向かう方向に勾配を有する。つまり、酸素欠損が生成される方向は、導電層１２０の下面から導電層１２０の上面へ向かう方向と同じであると言える。上述したように、ハフニウム及びジルコニウムの一方又は両方を有する酸化物を形成し、第３族元素を添加する処理を行う場合、酸素欠損が生成される方向から、第３族元素を添加することが好ましい。このような方法で絶縁層１３０を形成することで、当該酸化物中の酸素欠損濃度のさらなる増加を図ることができる。
なお、導電層１２０として酸素を吸い取る機能を有する導電性材料を用いる場合、図２Ｃ及び図２Ｄに示すように、絶縁層１３０と導電層１２０の間に層１２８が形成される場合がある。ここで、導電層１２０に含まれる金属を金属ＭＹとすると、層１２８は、金属ＭＹと、酸素と、を有する。また、導電層１２０として金属ＭＹを有する酸化物を用いる場合、層１２８の酸素濃度は、導電層１２０の酸素濃度よりも高い。また、層１２８の金属ＭＹの濃度は、導電層１２０の金属ＭＹの濃度よりも低い。
絶縁層１３０と導電層１２０との間に層１２８が形成される場合、容量素子１００は、導電層１１５と、導電層１１５上の絶縁層１３０と、絶縁層１３０上の層１２８と、層１２８上の導電層１２０と、を有する。
層１２８は、導電性を有してもよいし、絶縁性を有してもよい。層１２８が導電性を有する場合、層１２８は、容量素子１００の一対の電極の一方として機能する領域を有する。層１２８が絶縁性を有する場合、導電層１１５と導電層１２０との物理的距離を大きくでき、導電層１１５と導電層１２０の間に生じる寄生容量を低減できる。
図３Ａ及び図３Ｂでは、導電層１２０が、導電層１２０ａと、導電層１２０ａ上の導電層１２０ｂと、の２層構造である例を示す。なお、導電層１２０ａが、絶縁層１３０が有する凹部を埋め込むように設けられる場合、図３Ｃ及び図３Ｄに示すように、導電層１２０ｂは、その下面が、絶縁層１８０又は絶縁層１３０の上面よりも上方に位置するように設けられる。
例えば、導電層１２０ａに窒化チタン又は窒化タンタルを用い、導電層１２０ｂにタングステンを用いることが可能である。この場合、窒化チタン又は窒化タンタルが絶縁層１３０に接する。このような構成にすることで、絶縁層１３０に酸化物絶縁体を用いる場合、絶縁層１３０によって導電層１２０が酸化されるのを抑制できる。
また、例えば、導電層１２０ａにタングステンを用い、導電層１２０ｂに窒化チタン又は窒化タンタルを用いることが可能である。このような構成にすることで、絶縁層１３０から酸素を吸い取り、絶縁層１３０中の酸素欠損濃度を高めることで、残留分極を高めることができる。
また、導電層１２０ａ及び導電層１２０ｂの一方又は両方は、積層構造であってもよい。例えば、導電層１２０ａが、第１の導電層と、第１の導電層上の第２の導電層と、の２層構造である場合、導電層１２０ａの第１の導電層に、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用い、導電層１２０ａの第２の導電層に、導電性が高い材料を用い、導電層１２０ｂに、酸素を含む導電性材料を用いることが可能である。具体的には、導電層１２０ａの第１の導電層に窒化チタン又は窒化タンタルを用い、導電層１２０ａの第２の導電層にタングステンを用い、導電層１２０ｂにＩＴＳＯを用いることが可能である。このような構成にすることで、絶縁層１３０に酸化物絶縁体を用いる場合、絶縁層１３０によって導電層１２０が酸化されるのを抑制できる。
なお、導電層１１５及び導電層１２０として酸素を吸い取る機能を有する導電性材料を用いる場合、図２Ｅ及び図２Ｆに示すように、導電層１１５と絶縁層１３０との間に層１１８が形成され、絶縁層１３０と導電層１２０の間に層１２８が形成される場合がある。このとき、容量素子１００は、導電層１１５と、導電層１１５上の層１１８と、層１１８上の絶縁層１３０と、絶縁層１３０上の層１２８と、層１２８上の導電層１２０と、を有する。
導電層１１０として、タングステンなどの、導電性が高い導電性材料を用いることができる。導電層１１０として導電性が高い導電性材料を用いることで、導電層１１０の導電性を向上させ、配線として十分に機能させることができる。
また、導電層１１０は、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを、単層または積層で用いることが好ましい。例えば、窒化チタン、又はＩＴＳＯなどを用いてもよい。又は、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。又は、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁層１８０に酸化物絶縁体を用いる場合、絶縁層１８０によって導電層１１０が酸化されるのを抑制できる。
［基板］
本発明の一態様の半導体装置を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜半導体装置の変形例＞
図１Ａ乃至図１Ｃに示す半導体装置の変形例を、図４Ａ乃至図４Ｃを用いて説明する。図４Ａは、半導体装置の平面図である。図４Ｂは、図４ＡにＡ１−Ａ２の一点鎖線で示す部位をＹ方向から見た断面図である。図４Ｃは、図４ＡにＡ３−Ａ４の一点鎖線で示す部位をＸ方向から見た断面図である。なお、図４Ａの平面図では、図の明瞭化のために一部の要素を省いている。
図４Ａ乃至図４Ｃに示す半導体装置が有する導電層１１５の形状は、図１Ａ乃至図１Ｃに示す半導体装置が有する導電層１１５の形状と異なる。以降では、図１Ａ乃至図１Ｃを用いて説明した内容と異なる部分について主に説明し、重複する部分についてはこれを参照することとし、説明を省略する場合がある。
図４（Ｂ）及び図４（Ｃ）に示すように、導電層１１５は、絶縁層１８０の上面と接しない。別言すると、導電層１１５の上面の高さは、絶縁層１８０の上面の高さと一致する。このような構成にすることで、導電層１１５の端部における段差を低減できる。したがって、後に形成する絶縁層１３０などの被覆性を高めることができる。また、導電層１１５と導電層１２０がショートすることを防止できる。
なお、容量素子１００に必要な静電容量が確保されるのであれば、本発明はこれに限られるものではない。例えば、図５Ｂ及び図５Ｃに示すように、開口部１９０を埋め込むように導電層１１５を設けてもよい。この場合においても、導電層１１５の上面の高さは、絶縁層１８０の上面の高さと一致する。このような構成にすることで、絶縁層１３０及び導電層１２０を、上面が平坦な被形成物上に形成することができる。したがって、絶縁層１３０及び導電層１２０の成膜は、被覆性が良好な成膜方法に限定されなくなる。例えば、絶縁層１３０となる絶縁膜及び導電層１２０となる導電膜の一方又は両方を成膜速度が速いスパッタリング法などを用いて成膜することで、半導体装置を生産性高く作製することができる。
また、絶縁層１３０を上面が平坦な被形成物上に形成することで、絶縁層１３０を平坦に形成できる。また、絶縁層１３０が導電層１１５の上面の角部を覆わない構成とすることができる。したがって、絶縁層１３０への電界集中を抑制できる。これにより、絶縁層１３０の絶縁破壊を抑制し、信頼性の高い半導体装置を提供できる。
図５Ｂ及び図５Ｃは、半導体装置の断面図であり、図５Ａは当該半導体装置の平面図である。図５Ａでは、平面視において開口部１９０は、角が丸い四角形である。平面視において開口部１９０が円形である場合と比較して、平面視において開口部１９０を角が丸い四角形とすることで、容量素子１００の静電容量を大きくすることができる。なお、平面視において開口部１９０は、略円形であってもよいし、多角形であってもよい。
＜半導体装置の作製方法例＞
本発明の一態様の半導体装置の作製方法について、図６Ａ乃至図７Ｄを用いて説明する。図６Ａ、図６Ｃ、図６Ｅ、図７Ａ、図７Ｃは、半導体装置をＸ方向から見た断面図であり、図６Ｂ、図６Ｄ、図６Ｆ、図７Ｂ、図７Ｄは、半導体装置をＹ方向から見た断面図である。なお、各要素の材料及び形成方法について、先に説明した部分と同様の部分については説明を省略することがある。
半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、分子線エピタキシー（ＭＢＥ）法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
また、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性と、を有するため、アスペクト比の高い開口の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スピンコート法、ディップコート法、スプレーコート法、インクジェット法、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、またはナイフコート等の湿式の成膜方法により形成することができる。
また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いることができる。または、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
フォトリソグラフィ法としては、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成としてもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成としてもよい。また、平行平板型電極に複数の異なる高周波電圧を印加する構成としてもよい。このようなＣＣＰエッチング装置を、二周波励起容量結合型プラズマ（ＤＦ−ＣＣＰ：Ｄｕａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置と呼ぶ。ＤＦ−ＣＣＰエッチング装置では、平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成にしてもよい。または平行平板型電極の一方の電極に複数の異なる高周波電圧を印加する構成としてもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。エッチング装置は、エッチングする対象に合わせて適宜設定することができる。なお、上記のドライエッチング装置で、基板側の電極に高周波電圧を印加して、自己バイアス電位を生じさせることで、反応性イオンエッチングを行うことができる。反応性イオンエッチングでは、プラズマ中のイオン種を加速させて被加工物に衝突させることでエッチングを行うため、異方性の高いエッチング処理を行うことができる。
はじめに、図１Ａ乃至図１Ｃに示す半導体装置の作製方法について説明する。
まず、基板（図示せず）を準備し、基板上に絶縁層１４０を成膜する（図６Ａ及び図６Ｂ参照）。絶縁層１４０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。
次に、絶縁層１４０上に導電層１１０を形成する（図６Ａ及び図６Ｂ参照）。導電層１１０は、絶縁層１４０上に導電膜を成膜し、当該導電膜をリソグラフィ法でパターン形成することができる。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。
次に、絶縁層１４０及び導電層１１０上に絶縁層１８０を成膜する。絶縁層１８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。なお、絶縁層１８０は、成膜後にＣＭＰ処理を行なって、上面を平坦化させることが好ましい。絶縁層１８０の平坦化処理を行うことで、導電層１１５を好適に形成することができる。
なお、ＣＭＰ処理を行わなくてもよい場合がある。このとき、絶縁層１８０の上面は、上に凸の曲面形状を有する。平坦化処理を行わないことにより、製造コストを低くできるとともに、生産歩留まりを高めることができる。
次に、絶縁層１８０の一部を加工して、導電層１１０に達する開口部１９０を形成する（図６Ａ及び図６Ｂ参照）。開口部１９０の形成は、リソグラフィ法を用いて行えばよい。また、開口部１９０の形成には、ドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法は、異方性エッチングが可能なため、アスペクト比が高い、開口部１９０を形成するのに、好適である。ただし、ドライエッチング法とウェットエッチング法を適宜用いて開口部１９０を形成することもできる。
次に、導電層１１０の上面、絶縁層１８０の側面、及び絶縁層１８０の上面の一部に接して、導電膜１１５Ｆを成膜する（図６Ｃ及び図６Ｄ参照）。導電膜１１５Ｆは、後の工程で導電層１１５となる膜である。導電膜１１５Ｆの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。
導電膜１１５Ｆの少なくとも一部は、アスペクト比の大きい開口部１９０に成膜される。よって、導電膜１１５Ｆの成膜は、被覆性が良好な成膜方法を用いて行うことが好ましい。例えば、導電膜１１５Ｆの成膜は、ＡＬＤ法、ＣＶＤ法などを用いて行うことが好ましく、金属ＣＶＤ法を用いて行うことがより好ましい。
次に、導電膜１１５Ｆを、リソグラフィ法を用いて加工して、導電層１１５を形成する。（図６Ｅ及び図６Ｆ参照）。導電膜１１５Ｆの加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。当該加工により、導電層１１５は、開口部１９０の側壁及び底面に接し、かつ、開口部１９０と重なる領域に凹部を有するように形成される。なお、導電膜１１５Ｆの加工の際に絶縁層１８０の一部が加工され、導電層１１５と重ならない領域の絶縁層１８０の膜厚が薄くなる場合がある。
次に、絶縁層１８０及び導電層１１５上に、絶縁膜１３０Ｆを成膜する（図６Ｇ及び図６Ｇ参照）。絶縁膜１３０Ｆは、後の工程で絶縁層１３０となる膜である。絶縁膜１３０Ｆの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。
絶縁膜１３０Ｆは、ＡＬＤ法を用いて成膜することが好ましい。絶縁膜１３０Ｆは薄い膜厚で成膜することが好ましく、膜厚のばらつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば酸化剤など）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、ＡＬＤ法は、開口部又は凹部の底部及び側面において原子の層を一層ずつ堆積させることができるため、絶縁膜１３０Ｆを導電層１１５が有する凹部に対して良好な被覆性で成膜することができる。また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。よって、第３族元素の少なくとも一の含有率が上記範囲である酸化物を形成することができる。
絶縁膜１３０Ｆとして、ＡＬＤ法によってハフニウムジルコニウム酸化物を成膜する場合、ハフニウムを含むプリカーサと、ジルコニウムを含むプリカーサと、酸化剤と、を用いて行うことができる。ハフニウムを含むプリカーサとして、テトラキス（エチルメチルアミド）ハフニウム（ＴＥＭＡＨｆ）、ＨｆＣｌ４などを用いることができる。また、ジルコニウムを含むプリカーサとしてテトラキス（エチルメチルアミド）ジルコニウム（ＴＥＭＡＺｒ）、ＺｒＣｌ４などを用いることができる。また、酸化剤として、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、およびＨ２Ｏ２中から選ばれるいずれか１または複数を用いることができる。
なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。このことから、絶縁膜１３０Ｆは、絶縁膜１３０Ｆの成膜直後に結晶性を有さない場合がある。
なお、絶縁膜１３０Ｆを、酸化剤を用いてＡＬＤ法によって成膜する場合、当該酸化剤によって、導電層１１５の表面が酸化され、図２Ａ等に示す層１１８が形成される場合がある。
絶縁膜１３０Ｆは、導電層１１５が有する凹部に沿って成膜される。また、絶縁膜１３０Ｆは、導電層１１５が有する凹部と重なる領域に凹部を有する。
絶縁膜１３０Ｆの成膜後に、加熱処理を行うことが好ましい。当該加熱処理は例えば、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。特に、ＲＴＡ装置を用いることにより、絶縁層１３０となる絶縁膜１３０Ｆの強誘電性を向上させることができる場合があり、好ましい。ＲＴＡ装置として、ＬＲＴＡ（Ｌａｍｐ　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置などを用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの貴ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、ＬＲＴＡ装置を用いて加熱処理を行う方法を、ランプを用いたＲＴＡ法、又はＬＲＴＡ法と呼ぶ場合がある。
上記加熱処理としてＲＴＡ法を用いる場合、処理温度は、３００℃以上７００℃以下であることが好ましく、４００℃以上６００℃以下であることがより好ましく、４００℃以上５００℃以下であることがさらに好ましい。また、処理時間は、５秒以上１時間以下であることが好ましく、５秒以上５分以下であることがより好ましく、１分以上５分以下であることがさらに好ましい。
本実施の形態では、上記加熱処理として、ＬＲＴＡ装置を用いて、窒素雰囲気下で４５０℃の温度で１分間の処理を行う。
なお、上記加熱処理は、絶縁膜１３０Ｆの成膜以降に行えばよく、絶縁膜１３０Ｆの成膜直後でなくてもよい。例えば、上記加熱処理は、後述する、導電膜１２０Ｆの成膜後、導電層１２０の形成後、及び絶縁層１３０の形成後などのタイミングにおいて行うことも可能である。また、上記加熱処理は、一回に限らず複数回行なってもよい。またＬＲＴＡの雰囲気は、窒素雰囲気下以外にも、Ａｒ、及びＨｅ等の不活性ガスの雰囲気下で行なってもよい。また熱処理はＬＲＴＡだけでなく、ファーネスアニール炉を用いてもよい。
なお、上記加熱処理により、導電層１１５の表面が酸化され、図２Ａ等に示す層１１８が形成される場合がある。また、上記加熱処理を導電膜１２０Ｆの成膜以降に行う場合、導電膜１２０Ｆの下面が酸化され、図２Ｃ等に示す層１２８となる膜が形成される場合がある。
次に、絶縁膜１３０Ｆ上に導電膜１２０Ｆを成膜する（図６Ｇ及び図６Ｈ参照）。導電膜１２０Ｆは、絶縁膜１３０Ｆが有する凹部を埋め込むように成膜される。導電膜１２０Ｆは、後の工程で導電層１２０となる膜である。導電膜１２０Ｆの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。
導電膜１２０Ｆの少なくとも一部は、絶縁層１３０が有する凹部に成膜する。当該凹部はアスペクト比が大きいため、導電膜１２０Ｆの成膜は、被覆性が良好な成膜方法を用いて行うことが好ましい。例えば、導電膜１２０Ｆの成膜は、ＡＬＤ法、ＣＶＤ法などを用いて行うことが好ましく、金属ＣＶＤ法を用いて行うことがより好ましい。
なお、導電膜１２０Ｆの成膜時の基板温度が高い場合、熱の影響により絶縁膜１３０Ｆに安定相が形成され、後に形成される絶縁層１３０が強誘電性を発現しない恐れがある。そこで、導電膜１２０Ｆの成膜時の基板温度は低いことが好ましい。一方で、基板温度が低すぎると原料ガスの吸着反応が起こらず、成膜されない。そこで、例えば、導電膜１２０Ｆの成膜時の温度は、室温以上３２５℃以下が好ましく、２５０℃以上３２５℃以下がより好ましい。このように、導電膜１２０Ｆを基板温度を低くして成膜することで、絶縁膜１３０Ｆにおいて安定相が形成されることを抑制できる。
なお、導電膜１１５Ｆの成膜は絶縁膜１３０Ｆの成膜前に行うため、絶縁膜１３０Ｆは、導電膜１１５Ｆの成膜時の熱の影響を受けない。よって、導電膜１１５Ｆの成膜時の基板温度は高くすることが可能である。例えば、導電膜１１５Ｆの成膜時の基板温度は、導電膜１２０Ｆの成膜時の基板温度よりも高くすることが可能である。導電膜１１５Ｆの成膜時の基板温度を高めることで、導電膜１１５Ｆの抵抗率を低くすることができる。また、導電膜１１５Ｆ中の水素濃度を低減することができる。例えば、導電膜１１５Ｆの成膜時の温度は、３２５℃を超えて７００℃以下が好ましく、３５０℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下がさらに好ましい。
次に、導電膜１２０Ｆ及び絶縁膜１３０Ｆを、リソグラフィ法を用いて加工して、導電層１２０及び絶縁層１３０を形成する（図１Ｂ及び図１Ｃ参照）。導電膜１２０Ｆ及び絶縁膜１３０Ｆの加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、導電膜１２０Ｆ及び絶縁膜１３０Ｆの加工は、異なる条件で行なってもよい。なお、導電膜１２０Ｆ及び絶縁膜１３０Ｆの加工の際に絶縁層１８０の一部が加工され、導電層１２０及び絶縁層１３０と重ならない領域の絶縁層１８０の膜厚が薄くなる場合がある。
以上により、図１Ａ乃至図１Ｃに示す半導体装置を作製することができる。
次に、図４Ａ乃至図４Ｃに示す半導体装置の作製方法について説明する。
導電膜１１５Ｆを成膜するまでの作製方法は、図６Ａ乃至図６Ｄを用いて説明した内容を参照できるため、詳細な説明は省略する。
次に、開口部１９０を埋め込むように犠牲層を形成する。当該犠牲層は後の工程で除去される材料を用いることができる。なお、導電性材料であってもよいし、半導体材料であってもよいし、絶縁性材料であってもよい。
次に、平坦化処理を行うことで、絶縁層１８０の上面を露出させ、上記犠牲層、導電層１１５、及び絶縁層１８０の上面を平坦化させる。これにより、導電層１１５の上面の高さは、絶縁層１８０の上面の高さと一致する。当該平坦化処理として、ＣＭＰ処理が好適である。当該平坦化処理では、少なくとも、上記犠牲層及び導電層１１５の一部を除去する。なお、当該平坦化処理により、絶縁層１８０の一部が除去されてもよい。
次に、上記犠牲層を除去することで、導電層１１５が有する凹部を露出する（図７Ａ及び図７Ｂ参照）。上記犠牲層の除去は、ドライエッチング法またはウェットエッチング法を用いることができる。上記犠牲層を除去する際、導電層１１５が除去されないように、上記犠牲層と導電層１１５の選択比の高いエッチング条件を用いることが好ましい。
次に、絶縁層１８０及び導電層１１５上に絶縁膜１３０Ｆを成膜し、絶縁膜１３０Ｆ上に導電膜１２０Ｆを成膜する（図７Ｃ及び図７Ｄ参照）。なお、絶縁膜１３０Ｆ及び導電膜１２０Ｆの成膜方法は、図６Ｇ乃至図６Ｈを用いて説明した内容を参照できる。
次に、導電膜１２０Ｆ及び絶縁膜１３０Ｆを、リソグラフィ法を用いて加工して、導電層１２０及び絶縁層１３０を形成する（図４Ｂ及び図４Ｃ参照）。導電膜１２０Ｆ及び絶縁膜１３０Ｆの加工方法は、上述した内容を参照できる。
以上により、図４Ａ乃至図４Ｃに示す半導体装置を作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について図９Ａ乃至図１２を用いて説明する。本発明の一態様の半導体装置は、メモリセルを有する。当該メモリセルは、トランジスタ及び容量素子を有する。
＜メモリセルの構成例＞
図９Ａ乃至図９Ｃを用いて、トランジスタ及び容量素子を有する半導体装置の構成を説明する。図９Ａは、トランジスタ２００Ａ及び容量素子１００を有する半導体装置の平面図である。図９Ｂは、図９Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図９Ｃは、図９Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。
図９Ａ乃至図９Ｃに示す半導体装置は、基板（図示しない）上の絶縁層１４０と、絶縁層１４０上の導電層１１０と、導電層１１０上のメモリセル１５０と、導電層１１０上の絶縁層１８０と、絶縁層２８０と、絶縁層２８３と、絶縁層２８５と、絶縁層２８５上の導電層２６５と、を有する。絶縁層１４０、絶縁層１８０、絶縁層２８０、絶縁層２８３、及び絶縁層２８５は、層間膜として機能する。導電層１１０及び導電層２６５は、配線として機能する。
メモリセル１５０は、導電層１１０上の容量素子１００と、容量素子１００上のトランジスタ２００Ａと、を有する。
容量素子１００については、実施の形態１における説明を参照することができるため、詳細な説明は省略する。
また、容量素子１００上に、絶縁層２８０が配置され、絶縁層２８０上にトランジスタ２００Ａが配置されている。絶縁層２８０は、絶縁層１８０上に位置する部分と、導電層１２０ｂ上に位置する部分と、を有する。
トランジスタ２００Ａは、導電層１２０と、絶縁層２８０上の導電層２４０と、酸化物半導体層２３０と、酸化物半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。導電層１２０は、導電層１２０ａと、導電層１２０ａ上の導電層１２０ｂと、を有する。導電層２４０は、導電層２４０ａと、導電層２４０ａ上の導電層２４０ｂと、を有する。
トランジスタ２００Ａにおいて、酸化物半導体層２３０は半導体層として機能し、導電層２６０はゲート電極として機能し、絶縁層２５０はゲート絶縁層として機能し、導電層１２０はソース電極及びドレイン電極の一方として機能し、導電層２４０はソース電極及びドレイン電極の他方として機能する。また、導電層２６５は、ゲート配線として機能する。
酸化物半導体層２３０の、絶縁層２８０と接する領域の少なくとも一部は、トランジスタ２００Ａのチャネル形成領域として機能する。酸化物半導体層２３０の導電層１２０と接する領域、及び、酸化物半導体層２３０の導電層２４０と接する領域は、一方が、ソース領域として機能し、他方がドレイン領域として機能する。つまり、チャネル形成領域は、ソース領域とドレイン領域との間に挟まれている。
トランジスタ２００Ａは、ソース電極とドレイン電極とが、異なる高さに位置し、半導体層を流れる電流は、高さ方向に流れる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するといえるため、トランジスタ２００Ａは、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタ、縦チャネル型トランジスタなどとも呼ぶことができる。
メモリセル１５０には、縦型トランジスタが好適である。縦型トランジスタは、ソース電極、半導体層、及びドレイン電極を、重ねて設けることができるため、半導体層を平面状に配置した、いわゆるプレーナ型のトランジスタと比較して、占有面積を大幅に縮小できる。
図９Ａ乃至図９Ｃに示すように、トランジスタ２００Ａは、容量素子１００と重なるように設けられる。また、トランジスタ２００Ａの構造の一部が設けられる開口部２９０及び開口部２７０は、容量素子１００の構造の一部が設けられる開口部１９０と重なる領域を有する。特に、導電層１２０は、トランジスタ２００Ａのソース電極及びドレイン電極の一方としての機能と、容量素子１００の上部電極としての機能とを有するため、トランジスタ２００Ａと容量素子１００は、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ２００Ａ及び容量素子１００を設けることができる。これにより、メモリセル１５０の占有面積を低減できるため、メモリセル１５０を高密度に配置し、記憶装置の記憶容量を大きくすることができる。言い換えると、記憶装置を高集積化することができる。図９Ｂ及び図９Ｃでは、開口部１９０の幅が、開口部２９０の幅及び開口部２７０の幅のそれぞれよりも小さい例を示す。開口部１９０の幅と、開口部２９０の幅または開口部２７０の幅と、の大小関係は特に限定されない。微細化の観点から、開口部１９０の幅は、開口部２９０の幅と同じかそれよりも小さいことが好ましい。同様に、開口部１９０の幅は、開口部２７０の幅と同じかそれよりも小さいことが好ましい。
また、トランジスタ２００Ａを容量素子１００の上方に設けることで、トランジスタ２００Ａは、容量素子１００の作製時の熱処理の影響を受けない。したがって、トランジスタ２００Ａにおいて、しきい値電圧の変動、及び寄生抵抗の増大などの電気特性の劣化、並びに電気特性の劣化に伴う電気特性のばらつきの増大などを抑制できる。
また、実施の形態１で説明したように、開口部１９０の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、記憶装置の読み出し動作を安定にすることができる。また、記憶装置の微細化または高集積化を推し進めることができる。
続いて、トランジスタ２００Ａの詳細について説明する。
図９Ｂ及び図９Ｃに示すように、絶縁層２８０及び導電層２４０には、導電層１２０ｂに達する開口部２９０が設けられている。開口部２９０は、絶縁層２８０が有する開口部と、導電層２４０が有する開口部と、を含む。別言すると、絶縁層２８０が導電層１２０ｂと重なる領域に有する開口部は、開口部２９０の一部であり、導電層２４０が導電層１２０ｂと重なる領域に有する開口部は、開口部２９０の別の一部である。開口部２９０の側壁は、絶縁層２８０の側面及び導電層２４０の側面を含む。なお、各層によって、開口部２９０の平面視における形状及び大きさが異なっていてもよい。また、開口部２９０の上面形状が円形であるとき、各層が有する開口部は同心円状であってもよく、同心円状でなくてもよい。
また、導電層１２０ｂには、凹部が設けられている。導電層２４０及び絶縁層２８０が有する開口部２９０は、導電層１２０ｂの凹部と重なっている。ここで、開口部２９０は、導電層１２０ｂの凹部の底面に達する開口部であるといえる。
トランジスタ２００Ａの構成要素の少なくとも一部は、開口部２９０内に配置される。具体的には、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０のそれぞれは、少なくとも一部が開口部２９０内に位置するように配置される。酸化物半導体層２３０は、開口部２９０を介して、導電層１２０ｂの上面及び側面（凹部の底面及び側面ともいえる）と接し、かつ、開口部２９０内で、絶縁層２８０の側面、導電層２４０ａの側面、並びに、導電層２４０ｂの上面及び側面と接する。別言すると、導電層１２０ｂの上面は、酸化物半導体層２３０の底面の少なくとも一部と接する領域を有する。絶縁層２５０は、開口部２９０内で酸化物半導体層２３０の内側に位置し、導電層２６０は、開口部２９０内で絶縁層２５０の内側に位置する。
また、酸化物半導体層２３０及び絶縁層２５０の、開口部２９０内に配置される部分は、開口部２９０の形状を反映して設けられる。具体的には、開口部２９０の底部及び側壁を覆うように酸化物半導体層２３０が設けられ、酸化物半導体層２３０を覆うように絶縁層２５０が設けられる。そして、開口部２９０の形状を反映した絶縁層２５０の凹部の少なくとも一部を埋め込むように導電層２６０が設けられる。
導電層１２０ｂが開口部２９０と重なる位置に凹部を有することで、当該凹部を有さない場合に比べて、絶縁層１４０の上面を基準とした導電層１２０ｂの絶縁層２８０と接する上面の高さよりも、開口部２９０内における絶縁層２５０の下面の高さ及び導電層２６０の下面の高さのそれぞれを低くすることができる。ここで、それぞれの面の高さは、メモリセルまたはトランジスタの被形成面を基準として決定できる。ここでは、絶縁層１４０の上面を基準に用いる。基準に用いる面は、特に限定されず、例えば、トランジスタまたは半導体装置が設けられる基板の上面を基準に用いてもよい。
これにより、導電層１２０ｂの側面と酸化物半導体層２３０との接触面積を大きくすることができ、導電層１２０ｂと酸化物半導体層２３０とのコンタクト抵抗を低くすることができる。したがって、導電層１２０ｂと酸化物半導体層２３０とのコンタクト抵抗に起因するトランジスタ２００Ａのオン電流の低下を、抑制できる。
また、酸化物半導体層２３０のチャネル形成領域にゲート電界がかかりやすくなり、トランジスタ２００Ａの電気特性を良好にすることができる。さらに、酸化物半導体層２３０の導電層１２０ｂと接する領域にもゲート電界がかかりやすくなるため、トランジスタ２００Ａのオン電流を高めることができる。また、導電層１２０と導電層２４０のどちらをドレイン電極に用いても、トランジスタ２００Ａの電気特性を良好にすることができる。
また、導電層１２０ｂに、酸素を含む導電性材料を用いることが好ましい。これにより、酸化物半導体層２３０と導電層１２０ｂのコンタクト抵抗を低くすることができる。同様に、導電層２４０ａに酸素を含む導電性材料を用いることが好ましい。これにより、酸化物半導体層２３０と導電層２４０ａのコンタクト抵抗を低くすることができる。導電層１２０及び導電層２４０が積層構造である場合、当該積層構造のうち、チャネル形成領域に最も近い層に酸素を含む導電性材料を用い、酸化物半導体層２３０とのコンタクト抵抗を低くすることで、ソースとドレインの間の電流経路を短くできるため、トランジスタのオン電流を高めることができる。酸素を含む導電性材料としては、導電性を有する金属酸化物（酸化物導電体ともいう）を用いることが好ましい。
図９Ｂ及び図９Ｃに示すように、絶縁層２８３は、導電層２４０の側面、並びに、酸化物半導体層２３０の上面及び側面を覆うように設けられる。絶縁層２８３には、開口部２９０と重なる位置に、酸化物半導体層２３０に達する開口部２７０が設けられている。トランジスタ２００Ａの構成要素の少なくとも一部は、開口部２７０内に配置される。具体的には、絶縁層２５０及び導電層２６０のそれぞれは、少なくとも一部が開口部２７０内に位置するように配置される。絶縁層２５０は、開口部２７０内で、酸化物半導体層２３０及び絶縁層２８３と接する。
絶縁層２５０の、開口部２７０内に配置される部分は、開口部２７０の形状を反映して設けられる。具体的には、開口部２７０の側壁（絶縁層２８３の側面）を覆うように絶縁層２５０が設けられる。そして、開口部２７０の形状を反映した絶縁層２５０の凹部の少なくとも一部を埋め込むように導電層２６０が設けられる。
トランジスタ２００Ａにおいて、導電層２６０は導電層２４０の上面と重なっていないため、導電層２４０と導電層２６０との間に生じる寄生容量を小さくすることができる。図９Ｂ及び図９Ｃに示すように、断面視において、導電層２６０の幅の最大値は、開口部２９０の幅よりも小さい。このように、導電層２６０の幅の最大値が、開口部２９０の幅よりも小さいと、導電層２６０と導電層２４０の間に生じる寄生容量を小さくでき、好ましい。なお、例えば、図９Ｂまたは図９Ｃのように、本発明の一態様の半導体装置における２つの幅の大小関係は、Ｚ方向に平行な１つの断面によって確認することができる。
なお、開口部２９０の幅は、深さ方向で変化する場合がある。ここでは、特に、開口部２９０の幅として、断面視における、導電層２４０の開口部２９０側の２つの側面の間の最短距離を用いる。言い換えると、開口部２９０の幅として、導電層２４０における開口部２９０の幅の最小値を用いる。
図９Ｂ及び図９Ｃでは、開口部２７０の幅が、開口部２９０の幅と一致している例を示している。開口部２７０の幅は、開口部２９０の幅と、酸化物半導体層２３０の厚さの２倍との和を超えないことが好ましい。これにより、開口部２９０の内部に絶縁層２８３及び絶縁層２８５が位置することを防止できる。また、開口部２７０の内部に絶縁層２５０を設ける場合、開口部２７０の幅は、開口部２９０の幅と、絶縁層２５０の厚さの２倍と、の和を超えないことが好ましい。また、開口部２７０の幅は、開口部２９０の幅と同じか、それよりも小さいことがより好ましい。これにより、導電層２６０が導電層２４０の上面と重ならず、導電層２６０と導電層２４０の間に生じる寄生容量を小さくでき、好ましい。なお、本実施の形態では、導電層２６０が導電層２４０の上面と重ならない例を主に示すが、導電層２６０は、導電層２４０の上面と重なる部分を有していてもよい。当該重なる部分が小さいほど、導電層２６０と導電層２４０との間に生じる寄生容量を小さくでき、好ましい。
なお、開口部２７０の幅は、深さ方向で変化する場合がある。ここでは特に、開口部２７０の幅として、断面視における、絶縁層２８３に設けられた開口部２７０の幅の最大値を用いる。
導電層２６０の上面の高さと絶縁層２８５の上面の高さは揃っている、または概略揃っていることが好ましい。導電層２６５は、絶縁層２８５上、絶縁層２８３上、及び導電層２６０上に設けられており、導電層２６０の上面と接する。導電層２６０と導電層２６５とは互いに電気的に接続されている、ともいえる。導電層２６５と導電層２４０との間には、絶縁層２８３及び絶縁層２８５が位置する。これにより、導電層２６５と導電層２４０との物理的距離を大きくでき、導電層２６５と導電層２４０の間に生じる寄生容量を小さくすることができる。
つまり、トランジスタ２００Ａは、ソース電極及びドレイン電極の他方と、ゲート電極との間に生じる寄生容量、並びに、ソース電極及びドレイン電極の他方と、ゲート配線との間に生じる寄生容量が低減された構成を有する。したがって、回路の周波数特性を高めることができる。
図９Ｂでは、開口部２９０の外側において、導電層２４０ａの端部、導電層２４０ｂの端部、及び、酸化物半導体層２３０の端部が揃っている構成を示している。導電層２４０ａ、導電層２４０ｂ、及び酸化物半導体層２３０は、同じマスクを用いて加工することで作製できる。したがって、半導体装置の作製に要するマスク数を削減でき好ましい。なお、本発明はこれに限られるものではない。例えば、Ｘ方向またはＹ方向において、酸化物半導体層２３０の端部、導電層２４０ａの端部、及び、導電層２４０ｂの端部のいずれかが、他よりも内側、または外側に位置する構造であってもよい。
導電層２４０は、導電層１２０と重なる領域に開口部２９０を有する。また、導電層２４０は、絶縁層２８０が有する開口部２９０の内部に設けないことが好ましい。つまり、導電層２４０は、開口部２９０内における絶縁層２８０の側面と接する領域を有さないことが好ましい。このような構成にすることで、導電層２４０及び絶縁層２８０に、一括で開口部２９０を形成することができる。また、開口部２９０内における導電層２４０の側面と開口部２９０内における絶縁層２８０の側面とが揃っていると、開口部２９０の内部に設ける酸化物半導体層２３０の膜厚分布を均一にすることができる。また、酸化物半導体層２３０が導電層２４０と絶縁層２８０の段差により分断されることを抑制できる。
なお、図９Ｂ及び図９Ｃでは、開口部２９０内における導電層２４０の側面と、開口部２９０内における絶縁層２８０の側面とが揃っている、または概略揃っている構成を示しているが、本発明はこれに限られるものではない。例えば、開口部２９０内における導電層２４０の側面と、開口部２９０内における絶縁層２８０の側面とが不連続になってもよい。また、開口部２９０内における導電層２４０の側面の傾きと、開口部２９０内における絶縁層２８０の側面の傾きとが互いに異なってもよい。このとき、例えば、開口部２９０内における導電層２４０の側面のテーパ角は、開口部２９０内における絶縁層２８０の側面のテーパ角よりも小さいことが好ましい。このような構成にすることで、開口部２９０内における導電層２４０の側面への、酸化物半導体層２３０の被覆性が向上し、鬆などの欠陥を低減できる。また、絶縁層２８０が積層構造である場合、開口部２９０内における各層の側面の傾きは異なっていてもよい。同様に、導電層２４０が積層構造である場合、開口部２９０内における各層の側面の傾きは異なっていてもよい。
トランジスタ２００Ａは、チャネル形成領域を含む酸化物半導体層２３０に、半導体として機能する金属酸化物（酸化物半導体ともいう）を有する。つまり、トランジスタ２００Ａは、ＯＳトランジスタといえる。
ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に酸素欠損（ＶＯ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）は、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、ＯＳトランジスタはノーマリーオン特性となりやすい。したがって、酸化物半導体中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）または実質的にｉ型化されていることが好ましい。
一方、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域であることが好ましい。すなわち、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域であることが好ましい。
上述したように、酸化物半導体層２３０は、絶縁層２８０が有する開口部２９０の内部に設けられる。また、トランジスタ２００Ａは、ソース電極及びドレイン電極の一方（ここでは導電層１２０）が下方に位置し、ソース電極及びドレイン電極の他方（ここでは導電層２４０）が上方に位置することから、電流が上下方向に流れる構成を有する。つまり、絶縁層２８０が有する開口部２９０の側面に沿って、チャネルが形成される。
絶縁層２８０は酸化物半導体層２３０の外周全体に接する。よって、トランジスタ２００Ａのチャネル形成領域は、開口部２９０内における酸化物半導体層２３０の外周全体（絶縁層２８０と接する領域全体）に形成されうる。
トランジスタ２００Ａのチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ２００Ａのチャネル長は、導電層１２０上の絶縁層２８０の厚さによって決定される、ということができる。チャネル長は、絶縁層２８０の開口部２９０側の側面の長さに相当するということもできる。
プレーナ型のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で制限されており、さらなる微細化は困難であったが、本発明の一態様においては、絶縁層２８０の膜厚でチャネル長を設定することができる。よって、トランジスタ２００Ａのチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、０．１ｎｍ以上、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ２００Ａのオン電流が大きくなり、周波数特性の向上を図ることができる。
さらに、上記のように、開口部２９０内に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられる、プレーナ型のトランジスタと比較して、トランジスタ２００Ａは、占有面積を低減できる。したがって、半導体装置を高集積化することができる。また、本発明の一態様の半導体装置を記憶装置に用いる場合、単位面積当たりの記憶容量を大きくすることができる。
また、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０は、同心円状に設けられる。よって、中心に設けられた導電層２６０の側面は、絶縁層２５０を介して、酸化物半導体層２３０の側面と対向する。つまり、平面視において、酸化物半導体層２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体層２３０の外周の長さによって、トランジスタ２００Ａのチャネル幅が決まる。つまり、トランジスタ２００Ａのチャネル幅は、開口部２９０の幅（平面視において開口部２９０が円形である場合は径）によって決定される、ということができる。開口部２９０の幅を大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の幅はフォトリソグラフィの露光限界で制限される。また、開口部２９０の幅は、開口部２９０内に設ける、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０それぞれの膜厚によって設定される。開口部２９０の幅は、例えば、５ｎｍ以上、１０ｎｍ以上、または２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、または３０ｎｍ以下が好ましい。なお、平面視において開口部２９０が円形である場合、開口部２９０の幅Ｄは開口部２９０の直径に相当し、チャネル幅は“Ｄ×π”と算出することができる。
また、トランジスタ２００Ａのチャネル長は、少なくともトランジスタ２００Ａのチャネル幅よりも小さいことが好ましい。トランジスタ２００Ａのチャネル長は、トランジスタ２００Ａのチャネル幅に対し、０．１倍以上０．９９倍以下が好ましく、０．５倍以上０．８倍以下がより好ましい。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。
また、平面視で円形になるように開口部２９０を形成することで、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０は、同心円状に設けられる。これにより、導電層２６０と酸化物半導体層２３０の距離が概略均一になるため、酸化物半導体層２３０にゲート電界を概略均一に印加することができる。
なお、本実施の形態では、平面視において開口部２９０及び開口部２７０が円形である例について示したが、本発明はこれに限られるものではない。平面視において、開口部２９０及び開口部２７０は、それぞれ、例えば、円形、楕円形などの略円形、三角形、四角形（長方形、菱形、正方形を含む）、五角形、星形多角形などの多角形、またはこれら多角形の角が丸い形状とすることができる。なお、多角形としては、凹多角形（少なくとも一つの内角が１８０度を超える多角形）及び凸多角形（全ての内角が１８０度以下である多角形）のどちらであってもよい。図９Ａ等に示すように、平面視において、開口部２９０及び開口部２７０は、円形であることが好ましい。円形とすることにより、開口部を形成する際の加工精度を高めることができ、微細なサイズの開口部を形成することができる。
＜半導体装置の構成材料＞
以下では、本実施の形態の半導体装置に用いることができる材料について説明する。なお、本実施の形態の半導体装置を構成する各層は、単層構造であってもよく、積層構造であってもよい。
［酸化物半導体層２３０］
前述の通り、酸化物半導体層２３０は、チャネル形成領域を有する。当該チャネル形成領域は、ｉ型（真性）または実質的にｉ型である。酸化物半導体層２３０は、さらに、ソース領域及びドレイン領域を有する。当該ソース領域及び当該ドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。
酸化物半導体層２３０に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、または単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。単結晶半導体または結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
半導体として機能する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。ＯＳトランジスタは、オフ電流が小さいため、半導体装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性が高いため、半導体装置を高速に動作させることができる。
酸化物半導体層２３０に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。また、金属酸化物は、インジウム及び亜鉛の一方又は両方を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素または半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素または半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
酸化物半導体層２３０は、例えば、インジウム酸化物（Ｉｎ酸化物）、ＩＺＯ（登録商標）、ＩＴＯ、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物、ＩＧＴＯとも記す）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物、ＩＴＺＯ（登録商標）とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ、ＩＧＺＡＯ、またはＩＡＧＺＯとも記す）などを用いることができる。または、ＩＴＳＯ、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。また、オン電流の大きいトランジスタを実現できる。
なお、金属酸化物は、インジウムに代えて、または、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、キャリア濃度の増加、またはバンドギャップの縮小などが生じ、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、バンドギャップが大きい金属酸化物とすることができる。また、金属酸化物に酸素欠損が形成されることを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタのしきい値電圧がシフトすることを抑制できる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
酸化物半導体層２３０に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：１：２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、及び、これらの近傍の組成が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比未満であってもよい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、及びこれらの近傍の組成が挙げられる。金属酸化物中のＭの原子数の割合を大きくすることで、酸素欠損の生成を抑制することができる。
なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数の割合の合計を、元素Ｍの原子数の割合とすることができる。
本明細書等において、含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
また、金属酸化物がＩｎ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝４：１、及びこれらの近傍の組成が挙げられる。また、Ｉｎ−Ｚｎ酸化物に、微量の元素Ｍを含んでいてもよい。例えば、元素ＭとしてＳｎを含む場合、当該金属酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１、及びこれらの近傍の組成が挙げられる。
酸化物半導体層２３０に用いる金属酸化物の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＸＰＳ、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られる含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られる元素Ｍの含有率が、実際の含有率より低くなる場合がある。また、元素Ｍの定量が困難となる場合、または元素Ｍが検出されない場合がある。
金属酸化物の形成には、スパッタリング法、またはＡＬＤ法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、成膜後の金属酸化物の組成はターゲットの組成と異なる場合がある。特に亜鉛は、成膜後の金属酸化物における含有率が、ターゲットと比較して５０％程度にまで減少する場合がある。また、金属酸化物の成膜には、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法などを用いてもよい。
酸化物半導体層２３０は、２以上の金属酸化物層を有する積層構造としてもよい。酸化物半導体層２３０が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。
酸化物半導体層２３０が有する２以上の金属酸化物層は、組成が互いに異なってもよい。
以下では、酸化物半導体層２３０が、第１の金属酸化物層と、第１の金属酸化物層上の第２の金属酸化物層と、の２層構造である場合の具体例を示す。
例えば、第１の金属酸化物層には、第２の金属酸化物層より導電率の高い材料を用いることが好ましい。ソース電極及びドレイン電極（導電層１２０及び導電層２４０）と接する第１の金属酸化物層に導電率の高い材料を用いることにより、酸化物半導体層２３０と導電層１２０とのコンタクト抵抗、及び酸化物半導体層２３０と導電層２４０とのコンタクト抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。
ここで、ゲート電極として機能する導電層２６０側に設けられる第２の金属酸化物層に導電率の高い材料を用いると、トランジスタ２００Ａのしきい値電圧がシフトし、ゲート電圧が０Ｖ時に流れるドレイン電流（以下、カットオフ電流とも記す）が大きくなってしまう場合がある。具体的には、トランジスタ２００Ａがｎチャネル型のトランジスタである場合に、しきい値電圧が低くなってしまうことがある。したがって、第２の金属酸化物層には、第１の金属酸化物層よりも導電率の低い材料を用いることが好ましい。これにより、トランジスタ２００Ａがｎチャネル型のトランジスタである場合は、しきい値電圧を高くすることができ、カットオフ電流が小さいトランジスタとすることができる。なお、カットオフ電流が小さいことをノーマリーオフと記す場合がある。
以上のように、酸化物半導体層２３０を積層構造とし、第１の金属酸化物層には、第２の金属酸化物層よりも導電率の高い材料を用いることにより、ノーマリーオフ、かつオン電流が大きいトランジスタとすることができる。したがって、低い消費電力と高い性能が両立した半導体装置とすることができる。
また、第１の金属酸化物層のキャリア濃度は、第２の金属酸化物層のキャリア濃度より高いことが好ましい。第１の金属酸化物層のキャリア濃度を高くすることにより導電率が高くなり、酸化物半導体層２３０と導電層１２０とのコンタクト抵抗、及び酸化物半導体層２３０と導電層２４０とのコンタクト抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。また、第２の金属酸化物層のキャリア濃度を低くすることにより導電率が低くなり、ノーマリーオフのトランジスタとすることができる。
なお、酸化物半導体層２３０は、前述の構成に限られず、第１の金属酸化物層には、第２の金属酸化物層より導電率の低い材料を用いてもよい。また、第１の金属酸化物層のキャリア濃度は、第２の金属酸化物層のキャリア濃度より低くてもよい。
また、第１の金属酸化物層に用いる第１の金属酸化物のバンドギャップは、第２の金属酸化物層に用いる第２の金属酸化物のバンドギャップと異なることが好ましい。例えば、第１の金属酸化物のバンドギャップと第２の金属酸化物のバンドギャップの差は、０．１ｅＶ以上が好ましく、０．２ｅＶ以上がより好ましく、０．３ｅＶ以上がさらに好ましい。
第１の金属酸化物層に用いる第１の金属酸化物のバンドギャップは、第２の金属酸化物層に用いる第２の金属酸化物のバンドギャップより小さいことが好ましい。これにより、酸化物半導体層２３０と導電層１２０とのコンタクト抵抗、及び酸化物半導体層２３０と導電層２４０とのコンタクト抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。また、トランジスタ２００Ａがｎチャネル型のトランジスタである場合はしきい値電圧を高くすることができ、ノーマリーオフのトランジスタとすることができる。また、第２の金属酸化物のバンドギャップが大きいことで、第２の金属酸化物層中、及び、第２の金属酸化物層と絶縁層２５０との界面に、キャリアが生成及び誘起されることを抑制できる。これにより、トランジスタの信頼性を高めることができる。
例えば、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低いことが好ましい。より具体的には、例えば、第１の金属酸化物層として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物を用い、第２の金属酸化物層として、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。このとき、元素Ｍとして、ガリウム、アルミニウム、及びスズの一または複数を用いることが特に好ましい。
なお、酸化物半導体層２３０は、前述の構成に限られず、第１の金属酸化物のバンドギャップが、第２の金属酸化物のバンドギャップより大きくてもよい。
また、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低いことが好ましい。第１の金属酸化物は、元素Ｍを微量に含む構成、または元素Ｍを含まない構成としてもよい。例えば、第１の金属酸化物層に用いる第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、第２の金属酸化物層に用いる第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とすることが好ましい。具体的には、第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、第２の金属酸化物をＩｎ−Ｇａ−Ｚｎ酸化物とすることができる。
例えば、第１の金属酸化物層として、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物、またはインジウム酸化物を用いることが好ましい。また、第２の金属酸化物層として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。これにより、トランジスタ２００Ａのオン電流を大きくし、かつ、ばらつきが少なく信頼性の高いトランジスタ構造とすることができる。
例えば、導電層１２０または導電層２４０（積層構造の場合は、酸化物半導体層２３０のチャネル形成領域に最も近い層）に金属酸化物を用いる場合、酸化物半導体層２３０（または第１の金属酸化物層）に、Ｉｎ−Ｚｎ酸化物、またはＩｎ−Ｓｎ−Ｚｎ酸化物を用いると、酸化物半導体層２３０（または第１の金属酸化物層）にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合に比べて、コンタクト抵抗を低減できるため、好ましい。具体的には、図９Ｂ及び図９Ｃにおける導電層１２０ｂと導電層２４０ａに、ＩＴＯまたはＩＴＳＯを用い、第１の金属酸化物層にＩｎ−Ｚｎ酸化物、またはＩｎ−Ｓｎ−Ｚｎ酸化物を用い、第２の金属酸化物層にＩｎ−Ｇａ−Ｚｎ酸化物を用いることが好ましい。
なお、酸化物半導体層２３０は、前述の構成に限られず、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より高くてもよい。
酸化物半導体層２３０は、結晶性を有する金属酸化物層を有することが好ましい。結晶性を有する金属酸化物の構造としては、例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、多結晶（Ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅ）構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌｌｉｎｅ）構造が挙げられる。結晶性を有する金属酸化物層を酸化物半導体層２３０に用いることにより、酸化物半導体層２３０中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。なお、ＣＡＡＣ構造とは、複数の微結晶（代表的には、複数のＩＧＺＯの微結晶）がｃ軸配向を有し、かつａ−ｂ面においては、上記複数の微結晶が配向せずに連結した結晶構造である。また、高分解能ＴＥＭ像を用いて、ＣＡＡＣ構造を有するＯＳ膜の断面を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。よって、ＣＡＡＣ構造を有するＯＳ膜は、層状の結晶部を有する構造ともいえる。
多結晶構造は、結晶粒界（グレインバウンダリ）を有する。また、多結晶構造の酸化物半導体層を形成したのち熱処理を行うと、結晶部と、結晶部との、間に微小な隙間（ナノクラックあるいはマイクロクラックともいう）または微小な空間（ナノスペースあるいはマイクロスペースともいう）が形成されうる。酸化物半導体層内に微小な隙間または微小な空間が形成されると、酸化物半導体層の電気抵抗が高くなる。これは、微小な隙間または微小な空間の電気抵抗が非常に高く、例えば無限大であることに起因する。微小な隙間または微小な空間を有する酸化物半導体層を、トランジスタのチャネル形成領域に用いる場合、酸化物半導体層と、ソース電極及びドレイン電極の一方または双方と、の接触抵抗が高くなる。そのため、トランジスタの初期特性または信頼性に悪影響を与えてしまう。ＣＡＡＣ構造は、多結晶構造よりもａ−ｂ面において結晶粒界（グレインバウンダリ）が少ないため信頼性の高い半導体装置を実現できる。
酸化物半導体層２３０に用いる金属酸化物層の結晶性が高いほど、酸化物半導体層２３０中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現することができる。
金属酸化物層の形成時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物層を形成することができる。また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう）が高いほど、結晶性の高い金属酸化物層を形成することができる。
酸化物半導体層２３０の結晶性は、例えば、ＸＲＤ、ＴＥＭ、またはＥＤにより解析できる。または、これらの手法を複数組み合わせて分析を行ってもよい。
酸化物半導体層２３０は、結晶性が異なる２以上の金属酸化物層の積層構造としてもよい。例えば、第１の金属酸化物層と、当該第１の金属酸化物層上に設けられる第２の金属酸化物層と、の積層構造とし、第２の金属酸化物層は、第１の金属酸化物層より結晶性が高い領域を有する構成とすることができる。または、第２の金属酸化物層は、第１の金属酸化物層より結晶性が低い領域を有する構成とすることができる。このとき、第１の金属酸化物層と第２の金属酸化物層は、互いに異なる組成であってもよく、同じまたは概略同じ組成であってもよい。
例えば、第１の金属酸化物層として、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］またはその近傍の組成である金属酸化物、またはＩｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］またはその近傍の組成である金属酸化物を用い、第２の金属酸化物層として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成である金属酸化物を用いることが好ましい。第１の金属酸化物層に、Ｉｎに対するＺｎの割合が大きい金属酸化物を用いると、第１の金属酸化物層の結晶性を高めることができる。さらに、結晶性の高い第１の金属酸化物層上に第２の金属酸化物層を形成することで、第２の金属酸化物層の結晶性を高めることも容易となる。これにより、酸化物半導体層２３０全体の結晶性を高めることができ、好ましい。このとき、元素Ｍとして、ガリウム、アルミニウム、またはスズを用いることが特に好ましい。例えば、互いに異なる組成を有する、ＩＧＺＯを２層積層してもよい。また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造を用いてもよい。
また、酸化物半導体層２３０は、３層以上の積層構造であってもよい。酸化物半導体層２３０は、例えば、第３の金属酸化物層と、第３の金属酸化物層上の第１の金属酸化物層と、第１の金属酸化物層上の第２の金属酸化物層と、を有する３層構造とすることができる。
第１の金属酸化物層及び第２の金属酸化物層には、前述の構成を適用できる。第３の金属酸化物層には、第２の金属酸化物層に適用可能な構成と同様の構成を用いることができる。以下では、第１の金属酸化物層を挟む一対の金属酸化物層としてまとめて説明する。
例えば、第１の金属酸化物層として、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物、またはインジウム酸化物を用いることが好ましい。また、第１の金属酸化物層を挟む一対の金属酸化物層には、それぞれ、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。
第１の金属酸化物層を挟む一対の金属酸化物層は、それぞれ、第１の金属酸化物層よりもバンドギャップが大きいことが好ましい。これにより、第１の金属酸化物層が、バンドギャップが大きい当該一対の金属酸化物層に挟持され、第１の金属酸化物層が主に電流経路（チャネル）として機能することとなる。第１の金属酸化物層が当該一対の金属酸化物層により挟持されることで、第１の金属酸化物層の界面及びその近傍のトラップ準位を少なくすることができる。これにより、チャネルが絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタを実現でき、電界効果移動度を高くすることができる。また、バックチャネル側に形成されうる界面準位の影響が低減され、トランジスタの光劣化（例えば、光負バイアス劣化）を抑制でき、トランジスタの信頼性を高めることができる。
酸化物半導体層２３０の厚さは、３ｎｍ以上２００ｎｍ以下が好ましく、３ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましい。また、より微細な半導体装置に用いるトランジスタにおいては、酸化物半導体層２３０の膜厚は、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であって、２０ｎｍ以下、１５ｎｍ以下、１２ｎｍ以下、または１０ｎｍ以下であることが好ましい。
また、酸化物半導体層の成膜時において、スパッタリング法と、ＡＬＤ法と、の２種の成膜方法を用いることが好ましい。例えば、スパッタリング法を用いて、ＣＡＡＣ構造の第１の酸化物半導体層を形成したのち、ＡＬＤ法を用いて、ＣＡＡＣ構造よりも結晶性の低い第２の酸化物半導体層を形成すると、第２の酸化物半導体層の原子層が、第１の酸化物半導体層のＣＡＡＣ構造が有する原子レベルの結晶部の隙間を、埋める、または修復することが期待される。また、ＡＬＤ法を用いて第２の酸化物半導体層を形成したのち、熱処理（例えば、１００℃以上５００℃以下、好ましくは２００℃以上４５０℃以下、さらに好ましくは、３００℃以上４００℃以下）を行うことが好ましい。当該熱処理により、第１の酸化物半導体層のＣＡＡＣ構造が有する原子レベルの結晶部の隙間を、第２の酸化物半導体層（別言すると、ＡＬＤ法を用いて形成した各結晶分子）により修復することが期待される。また、上述の２種の成膜方法を用いて形成された酸化物半導体層を、Ｈｙｂｒｉｄ　ＯＳと呼称してもよい。
なお、第１の酸化物半導体層に微小な隙間または微小な空間を有していた場合においても、第１の酸化物半導体層上に第２の酸化物半導体層を成膜する、あるいは第２の酸化物半導体層を成膜し、且つ熱処理を行うことで、第１の酸化物半導体層の微小な隙間または微小な空間を埋めることができる。このように第１の酸化物半導体層にＣＡＡＣ構造の酸化物半導体層を用い、第２の酸化物半導体層に微結晶構造または非晶質構造の酸化物半導体層を用いることで、結晶性の密度が高められた緻密な酸化物半導体層とすることができる。当該結晶性の密度が高められた緻密な酸化物半導体層を、トランジスタのチャネル形成領域に用いると、酸化物半導体層の電気抵抗の増加を抑制すること、またはトランジスタの初期特性（特にオン電流）が向上し、高速駆動に適したトランジスタとすることが期待できる。
なお、スパッタリング法と、ＡＬＤ法と、の双方を用いて酸化物半導体層を形成する場合、ＡＬＤ法にて形成する酸化物半導体層の膜厚が薄いと、スパッタリング法を用いて形成した酸化物半導体層と、ＡＬＤ法を用いて形成した酸化物半導体層と、の積層構造ではなく、単層構造の酸化物半導体層とみなすことができる。例えば、ＡＬＤ法にて形成する酸化物半導体層の厚さが、０ｎｍを超えて３ｎｍ以下、好ましくは０ｎｍを超えて２ｎｍ以下、さらに好ましくは０ｎｍを超えて１ｎｍ以下であるとき、スパッタリング法と、ＡＬＤ法と、の２種の成膜方法を用いて形成した酸化物半導体層を、単層構造とみなすことができる。このような場合、例えば、断面ＴＥＭ像、断面ＳＴＥＭ像等において、スパッタリング法を用いて形成した酸化物半導体層と、ＡＬＤ法を用いて形成した酸化物半導体層と、の境界が観察されない。一方で、ＡＬＤ法にて形成する酸化物半導体層の厚さが３ｎｍを超える場合、スパッタリング法を用いて形成した酸化物半導体層と、ＡＬＤ法を用いて形成した酸化物半導体層との、積層構造、多層構造、または多重構造とみなせることがある。
また、スパッタリング法と、ＡＬＤ法と、の双方を用いて酸化物半導体層を形成する場合、それぞれ異なる組成とすることが好ましい。代表的には、スパッタリング法を用いて、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物を成膜し、次いでＡＬＤ法を用いて、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物を成膜することができる。上述の組成の酸化物半導体層とすることで、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物層により高い信頼性を有し、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物により、高いオン電流または高い電界効果移動度を有する構造とすることができる。なお、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物の代わりに、Ｉｎ：Ｇａ：Ｚｎ＝１：０：０［原子数比］、すなわち酸化インジウム、またはＩｎの割合が多い金属酸化物を用いることができる。
上述の２種の成膜方法を用いて形成された酸化物半導体層は、ＣＡＡＣ構造が有する結晶部の隙間がＡＬＤ法により形成された原子層で埋められた構造として捉えることができる。なお、当該構造は、断面ＳＥＭ、断面ＳＴＥＭ、断面ＴＥＭ、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＥＤＸなどの分析手法により解析することができる。
また、上述の２種の成膜方法を用いて形成されたＣＡＡＣ構造を有する酸化物半導体層は、１種の成膜方法を用いて形成されたＣＡＡＣ構造の酸化物半導体層と比較して、膜の比誘電率、膜密度、及び膜の硬度のいずれか一または複数が高くなる場合がある。このように、２種の成膜方法を用いて形成されたＣＡＡＣ構造を有する酸化物半導体層を、トランジスタのチャネル形成領域に用いることで、優れた特性を有するトランジスタ（例えば、オン電流が大きいトランジスタ、電界効果移動度が高いトランジスタ、Ｓ値が小さいトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタ、信頼性の高いトランジスタなど）を実現することができる。
酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ）が形成される場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと記す）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性（つまり、しきい値電圧がマイナスの値）となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
酸化物半導体層２３０中のＶＯＨをできる限り低減し、酸化物半導体層２３０を高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を修復することが重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、酸化物半導体に酸素を供給して酸素欠損を修復することを、加酸素化処理と記す場合がある。
チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
ここで、金属酸化物（酸化物半導体）中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における炭素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域におけるシリコンの濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態の半導体装置には、チャネル形成領域に他の半導体材料を用いたトランジスタを適用してもよい。当該他の半導体材料としては、例えば、単体元素よりなる半導体、または化合物半導体が挙げられる。単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。その他、化合物半導体として、例えば、有機半導体、及び、窒化物半導体が挙げられる。なお、前述の酸化物半導体も、化合物半導体の一種である。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
トランジスタの半導体材料に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
トランジスタの半導体層は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
［絶縁層］
半導体装置が有する絶縁層（絶縁層１４０、絶縁層２５０、絶縁層２８０、絶縁層２８３、絶縁層２８５など）には、実施の形態１の［絶縁層］に記載の絶縁性材料を用いることができる。
例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁層の機能に応じて、材料を選択することができる。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。
また、半導体装置が有する絶縁層に、強誘電性を有しうる材料を用いることができる。強誘電性を有しうる材料については、実施の形態１における説明を参照することができるため、詳細な説明は省略する。
また、金属酸化物を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁層で囲むことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及び、タンタルから選ばれた一以上を含む絶縁層を、単層で、または積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁層の材料として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、及び窒化シリコンといった金属窒化物が挙げられる。
また、ゲート絶縁層などの、酸化物半導体層と接する絶縁層、または酸化物半導体層の近傍に設ける絶縁層は、加熱により脱離する酸素（以下、過剰酸素と呼ぶことがある）を含む領域を有する絶縁層であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁層が、酸化物半導体層と接する、または酸化物半導体層の近傍に位置することで、酸化物半導体層が有する酸素欠損を低減することができる。過剰酸素を含む領域を形成しやすい絶縁層として、酸化シリコン、酸化窒化シリコン、または空孔を有する酸化シリコンなどが挙げられる。
絶縁層２８０は、水素に対するバリア絶縁層を有することが好ましい。絶縁層２８０は、酸化物半導体層２３０を囲むように設けられている。酸化物半導体層２３０の外側に設けられる絶縁層２８０が水素に対するバリア性を有することで、酸化物半導体層２３０中への水素の拡散を抑制できる。
水素に対するバリア絶縁層の材料としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、窒化シリコン、または窒化酸化シリコン等が挙げられる。
なお、本明細書等において、バリア絶縁層とは、バリア性を有する絶縁層のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−などの水素と結合した物質などの少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域または半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子などの少なくとも一を指す。
例えば、絶縁層２８０は、酸化アルミニウム膜及び窒化シリコン膜のうち一方または双方を有することが好ましい。
なお、窒化シリコンは、酸素に対するバリア性も有する。したがって、絶縁層２８０に窒化シリコンを用いることで、酸化物半導体層２３０から酸素が引き抜かれ、酸化物半導体層２３０に過剰な量の酸素欠損が形成されることを抑制できる。
また、絶縁層２８０に窒化シリコンを用いることで、過剰な酸素が酸化物半導体層２３０に供給されることを防ぐことができる。よって、酸化物半導体層２３０のチャネル形成領域が酸素過剰になることを防ぐことができるため、トランジスタ２００Ａの信頼性向上を図ることができる。
また、絶縁層２８０は、それぞれ前述した、酸化絶縁膜、酸化窒化絶縁膜、または、過剰酸素を含む領域を有する絶縁層を有することが好ましい。
例えば、過剰酸素を含む領域を有する絶縁層は、酸素を含む雰囲気で、スパッタリング法で成膜することで形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２８０中の水素濃度を低減できる。このように、絶縁層２８０を構成する少なくとも一部の層を成膜することで、絶縁層２８０から酸化物半導体層２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶｏＨの低減を図ることができる。
また、絶縁層２８０中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体層２３０のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
なお、導電層１２０上の絶縁層２８０の膜厚が、トランジスタ２００Ａのチャネル長に対応するため、トランジスタ２００Ａのチャネル長の設計値に合わせて、絶縁層２８０の膜厚を適宜設定する。
例えば、絶縁層２８０として、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜の単層構造を用いることが好ましい。または、例えば、絶縁層２８０として、窒化シリコン膜、酸化シリコン膜、及び、窒化シリコン膜をこの順で積層した３層構造を用いることが好ましい。例えば、絶縁層２８０として、酸化アルミニウム膜、酸化シリコン膜、及び、酸化アルミニウム膜をこの順で積層した３層構造を用いることが好ましい。
絶縁層２５０は、水素を捕獲及び水素を固着する機能を有することが好ましい。これにより、酸化物半導体層２３０の水素濃度（特に、トランジスタのチャネル形成領域中の水素濃度）を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型または実質的にｉ型とすることができる。
水素を捕獲するまたは固着する機能を有する絶縁層の材料としては、ハフニウムを含む酸化物、マグネシウムを含む酸化物、アルミニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等の金属酸化物が挙げられる。また、これらの金属酸化物は、さらにジルコニウムを含んでいてもよく、例えば、ハフニウム及びジルコニウムを含む酸化物等が挙げられる。ここで、アモルファス構造を有する金属酸化物では、一部の酸素原子がダングリングボンドを有するため、水素を捕獲するまたは固着する能力が高い。したがって、これらの金属酸化物は、アモルファス構造を有することが好ましい。例えば、これらの酸化物にシリコンを含むことで、アモルファス構造を実現してもよい。例えば、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）を用いることが好ましい。なお、金属酸化物は、一部に結晶領域、及び、結晶粒界の一方または双方を有する場合がある。
なお、対応する物質を捕獲するまたは固着する機能は、対応する物質が拡散し難い性質を有するともいえる。よって、対応する物質を捕獲するまたは固着する機能を、バリア性と言い換えることができる。
ゲート絶縁層が積層構造である場合、酸化物半導体層２３０と接する層が、水素を捕獲及び水素を固着する機能を有することが好ましい。これにより、酸化物半導体層２３０に含まれる水素を、より効果的に捕獲させるまたは固着させることができる。よって、酸化物半導体層２３０中の水素濃度を低減できる。絶縁層２５０の酸化物半導体層２３０と接する層として、例えば、ハフニウムシリケートなどを用いるとよい。また、当該層は、アモルファス構造を有することが好ましい。
当該層をアモルファス構造にすることで、結晶粒界の形成を抑制することができる。結晶粒界の形成が抑制されることで、当該層の平坦性を高めることができる。これにより絶縁層２５０の膜厚分布が均一化されて、膜厚が極端に薄い部分を低減することができるため、絶縁層２５０の耐圧を向上させることができる。また、絶縁層２５０上に設ける膜の膜厚分布を均一化することができる。
また、当該層の結晶粒界の形成を抑制することで、結晶粒界の欠陥準位に起因するリーク電流を低減することができる。よって、絶縁層２５０をリーク電流の少ない絶縁膜として機能させることができる。
また、酸化ハフニウムは高誘電率（ｈｉｇｈ−ｋ）材料であるため、ハフニウムシリケートは、シリコンの含有量によっては、高誘電率（ｈｉｇｈ−ｋ）材料となる。したがって、酸化ハフニウムまたはハフニウムシリケートをゲート絶縁層に用いる場合、ゲート絶縁層の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
以上より、絶縁層２５０として、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることが好ましく、アモルファス構造を有し、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることがより好ましく、アモルファス構造を有する酸化アルミニウムを用いることがさらに好ましい。
また、絶縁層２５０として、前述の、水素に対するバリア絶縁層を用いることが好ましい。絶縁層２５０に、水素に対するバリア絶縁層を用いることで、導電層２６０に含まれる不純物の、酸化物半導体層２３０への拡散を抑制できる。例えば、窒化シリコンは水素に対するバリア性が高いため、絶縁層２５０として好適である。さらに、絶縁層２５０は、酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な構造の絶縁層を有していてもよい。
このような構成にすることで、良好な電気特性を有する半導体装置を提供できる。また、信頼性が高い半導体装置を提供できる。また、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。また、オン電流が大きい半導体装置を提供できる。
さらに、絶縁層２５０は、酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な構造の絶縁層を有していてもよい。
また、絶縁層２５０は、一対の、水素を捕獲及び水素を固着する機能を有する絶縁層の間に、熱に対し安定な構造の絶縁層を有していてもよい。
また、絶縁層２５０は、酸素に対するバリア絶縁層を有することが好ましい。これにより、導電層２４０及び導電層２６０などが酸化されることを抑制できる。絶縁層２５０が積層構造である場合、導電層２４０と接する層が、酸素に対するバリア絶縁層であることが好ましい。特に、絶縁層２５０を構成する層のうち、導電層２４０と接する層、及び、導電層２６０と接する層が、それぞれ、酸素に対するバリア絶縁層であることが好ましい。
絶縁層２５０のうち、導電層２６０と接する層に、水素及び酸素に対するバリア絶縁層を用いることで、導電層２６０が酸化されることを抑制できる。また、酸化物半導体層２３０に含まれる酸素が導電層２６０に拡散し、酸化物半導体層２３０に酸素欠損が形成されることを抑制できる。
酸素に対するバリア絶縁層としては、例えば、アルミニウム及びハフニウムの一方または双方を含む酸化物、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンが挙げられる。また、アルミニウム及びハフニウムの一方または双方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）が挙げられる。
絶縁層２５０における導電層２４０と接する層は、少なくとも絶縁層２８０よりも酸素を透過しにくいことが好ましい。当該層が酸素に対するバリア性を有することで、導電層２４０の側面が酸化され、当該側面に酸化膜が形成されることを抑制できる。これにより、トランジスタ２００Ａのオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。
また、絶縁層２５０を構成する各層は、それぞれ薄膜であることが好ましい。例えば、絶縁層２５０は、それぞれ１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下とすることで、トランジスタ特性の一つである、サブスレッショルドスイング値（Ｓ値ともいう）を小さくすることができる。なお、Ｓ値とは、サブスレッショルド領域において、ドレイン電圧が一定で、ドレイン電流を１桁変化させる際の、ゲート電圧の変化量をいう。
また、絶縁層２５０を構成する各層の膜厚は、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５ｎｍ以下がより好ましく、０．５ｎｍ以上５ｎｍ以下がより好ましく、１ｎｍ以上５ｎｍ未満がより好ましく、１ｎｍ以上３ｎｍ以下がさらに好ましい。なお、絶縁層２５０を構成する各層は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
また、絶縁層２５０として、酸化物半導体層２３０側から、比誘電率が低い材料を有する第１の絶縁層、水素を捕獲するまたは固着する機能を有する第２の絶縁層、水素及び酸素に対するバリア性を有する第３の絶縁層の順で積層された３層構造を用いることが好ましい。第１の絶縁層が有する比誘電率が低い材料としては、酸化シリコン、または酸化窒化シリコンを用いることが好ましい。第１の絶縁層は、酸化物半導体層２３０と接する層である。第１の絶縁層に酸化物を用いることで、酸化物半導体層２３０に酸素を供給することができる。また、第３の絶縁層を設けることで、第１の絶縁層に含まれる酸素が導電層２６０に拡散することを抑制し、導電層２６０が酸化されることを抑制できる。また、第１の絶縁層から酸化物半導体層２３０に供給される酸素量が減少することを抑制できる。
絶縁層２５０として、酸化物半導体層２３０側から、酸素に対するバリア性を有する第４の絶縁層、比誘電率が低い材料を有する第１の絶縁層、水素を捕獲するまたは固着する機能を有する第２の絶縁層、水素及び酸素に対するバリア性を有する第３の絶縁層の順で積層された４層構造を用いることが好ましい。第１の絶縁層乃至第３の絶縁層については、前述の３層構造に用いる層と同様の構成を適用できる。第４の絶縁層は、酸化物半導体層２３０と接する層である。第４の絶縁層が、酸素に対するバリア性を有することで、酸化物半導体層２３０から酸素が脱離することを抑制できる。第４の絶縁層として、例えば、酸化アルミニウムを用いるとよい。酸化アルミニウムは、水素を捕獲するまたは固着する機能を有するため、酸化物半導体層２３０と接する第４の絶縁層として好適である。
代表的には、第４の絶縁層、第１の絶縁層、第２の絶縁層、及び、第３の絶縁層を、順に、酸化アルミニウム、酸化シリコン、酸化ハフニウム、窒化シリコンとすることが好ましい。また、代表的には、第４の絶縁層、第１の絶縁層、第２の絶縁層、及び、第３の絶縁層の膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、及び１ｎｍとする。このような構成にすることで、トランジスタを微細化または高集積化しても良好な電気特性を有することができる。
また、絶縁層２５０として、酸化物半導体層２３０側から、酸素に対するバリア性を有する第４の絶縁層、比誘電率が低い材料を有する第１の絶縁層、水素を捕獲するまたは固着する機能を有する第２の絶縁層の順で積層された３層構造を用いることが好ましい。つまり、第３の絶縁層を設けなくてもよい。
絶縁層２８３には、水素に対するバリア絶縁層を用いることが好ましい。これにより、絶縁層２８３の上方から酸化物半導体層２３０に水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層２８３に好適に用いることができる。
絶縁層２８３としてスパッタリング法で成膜された窒化シリコンを用いることが特に好ましい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいため、絶縁層２８３の水素濃度を低減できる。また、絶縁層２８３をスパッタリング法で成膜することで、密度が高い窒化シリコンを形成することができる。
また、絶縁層２８３として、水素を捕獲するまたは固着する機能を有する絶縁層を用いてもよい。このような構成にすることで、絶縁層２８３の上方から酸化物半導体層２３０に水素が拡散することを抑制し、さらに酸化物半導体層２３０に含まれる水素を、捕獲させるまたは固着させることができる。したがって、酸化物半導体層２３０の水素濃度を低減できる。絶縁層２８３としては、酸化アルミニウム、酸化ハフニウム、またはハフニウムシリケートなどを用いることができる。
また、絶縁層２８３として、水素を捕獲するまたは固着する機能を有する絶縁層と、水素に対するバリア絶縁層との積層構造としてもよい。例えば、絶縁層２８３として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
絶縁層２８５は、層間膜として機能するため、前述の、比誘電率が低い材料を用いることが好ましい。例えば、絶縁層２８５は、酸化シリコン膜を有することが好ましい。
また、絶縁層１４０中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体層２３０のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
また、絶縁層１４０として、水素に対するバリア絶縁層を用いることが好ましい。これにより、酸化物半導体層２３０中への水素の拡散を抑制できる。
例えば、絶縁層１４０として、窒化シリコン膜を用いることが好ましい。
［導電層］
半導体装置が有する導電層（導電層１２０、導電層２４０、導電層２６０、導電層２６５など）には、実施の形態１の［導電層］に記載の導電性材料を用いることができる。
なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電層には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。
導電層１２０及び導電層２４０は、それぞれ、酸化物半導体層２３０と接する導電層であるため、それぞれ、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、導電性を有する金属酸化物（酸化物導電体ともいう）、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電層１２０及び導電層２４０の導電率が低下することを抑制できる。
導電層１２０または導電層２４０として酸素を含む導電性材料を用いることで、導電層１２０または導電層２４０が酸素を吸収しても導電性を維持することができる。導電層１２０及び導電層２４０のそれぞれとして、例えば、ＩＴＯ、ＩＴＳＯ、ＩＺＯ（登録商標）などを用いることが好ましい。
図９Ｂ及び図９Ｃでは、導電層１２０が、導電層１２０ａと、導電層１２０ａ上の導電層１２０ｂと、の積層構造である例を示す。導電層１２０ａ及び導電層１２０ｂは、それぞれ、単層構造であってもよく、積層構造であってもよい。例えば、導電層１２０ａが、第１の導電層と、第１の導電層上の第２の導電層と、の２層構造である場合、第１の導電層として、酸化されにくい導電性材料、または酸素の拡散を抑制する機能を有する導電性材料を用い、第２の導電層として、導電性が高い材料を用い、導電層１２０ｂとして、酸素を含む導電性材料（より好ましくは酸化物導電体）を用いることが好ましい。具体的には、例えば、第１の導電層として窒化チタンを用い、第２の導電層としてタングステンを用い、導電層１２０ｂとして酸化物導電体（例えば、ＩＴＯ、ＩＴＳＯ、またはＩＺＯ（登録商標））を用いることが好ましい。この場合、窒化チタンが絶縁層１８０に接し、酸化物導電体が酸化物半導体層２３０に接する。タングステンに比べて、酸化物導電体は、酸化物半導体層２３０とのコンタクト抵抗が低いため、ソースとドレインの間の電流経路を短くでき、トランジスタのオン電流を高めることができる。このような構造にすることで、導電層１２０が酸化物半導体層２３０と接していても、導電性を維持することができる。また、絶縁層１８０に酸化物絶縁層を用いる場合、絶縁層１８０によって導電層１２０が過剰に酸化されることを抑制できる。また、第２の導電層として、酸化物導電体及び窒化チタンよりも導電性の高い金属材料（ここではタングステン）を用いることで、導電層１２０の導電性を高めることができる。
図９Ｂ及び図９Ｃでは、導電層２４０が、導電層２４０ａと、導電層２４０ａ上の導電層２４０ｂと、の２層構造である例を示す。
導電層２４０ａ及び導電層２４０ｂに用いる材料に特に限定は無い。導電層２４０ａに、導電層２４０ｂよりも導電性の高い材料を用いてもよく、導電層２４０ｂに、導電層２４０ａよりも導電性の高い材料を用いてもよい。また、導電層２４０ａまたは導電層２４０ｂに酸化物導電体を用いることが好ましい。
例えば、導電層２４０ａとして、酸素を含む導電性材料を用い、導電層２４０ｂとして、導電層２４０ａよりも導電性が高い材料を用いることが好ましい。具体的には、例えば、導電層２４０ａとして、酸化物導電体（例えば、ＩＴＯ、ＩＴＳＯ、またはＩＺＯ（登録商標））を用い、導電層２４０ｂとして、ルテニウム、タングステン、窒化チタン、または、窒化タンタルを用いることが好ましい。導電層２４０を構成する層のうち、チャネル形成領域に最も近い層に酸素を含む導電性材料を用い、酸化物半導体層２３０とのコンタクト抵抗を低くすることで、ソースとドレインの間の電流経路を短くできるため、トランジスタのオン電流を高めることができる。
または、導電層２４０ｂとして、酸素を含む導電性材料を用い、導電層２４０ａとして、導電層２４０ｂよりも導電性が高い材料を用いてもよい。トランジスタ２００Ａでは、酸化物半導体層２３０が、導電層２４０ａの側面、並びに、導電層２４０ｂの上面及び側面と接しており、導電層２４０ａの上面とは接しない。この場合、酸化物半導体層２３０において、導電層２４０ｂと接する面積の方が、導電層２４０ａと接する面積よりも大きくなる。例えば、導電層２４０ｂに酸化物導電体を用い、導電層２４０ａにタングステンなどの、酸化物導電体よりも導電性が高い材料を用いると、主に、酸化物導電体が酸化物半導体層２３０に接することになる。このような構造にすることで、導電層２４０が酸化物半導体層２３０と接していても、導電性を維持することができる。また、導電層２４０ａとして、導電層２４０ｂよりも導電性の高い材料を用いることで、導電層２４０の導電性を高めることができる。また、酸化物半導体層２３０と導電層２４０ｂとのコンタクト抵抗を低くでき、コンタクト抵抗に起因するトランジスタ２００Ａのオン電流の低下を抑制できる。
導電層２６０には、タングステンなど、導電性が高い材料を用いることが好ましい。また、導電層２６０として、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料としては、前述の通り、窒素を含む導電性材料（例えば、窒化チタンまたは窒化タンタルなど）、及び酸素を含む導電性材料（例えば、酸化ルテニウムなど）などが挙げられる。これにより、導電層２６０の導電率が低下することを抑制できる。
また、導電層２６０には、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料（例えば、窒化チタン、窒化タンタルなど）を用いてもよい。また、ＩＴＯ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、ＩＺＯ（登録商標）、及び、ＩＴＳＯのうち一つまたは複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁層などから混入する水素を捕獲することができる場合がある。
導電層２６０として、例えば、窒化チタンと、窒化チタン上のタングステンと、の積層構造を用いることが好ましい。または、窒化タンタルと、窒化タンタル上の銅と、の積層構造を用いることが好ましい。このような構成とすることで、導電層２６０の導電率を高めることができる。
また、導電層２６０は、３層以上の積層構造であってもよい。導電層２６０は、例えば、窒化タンタルと、窒化タンタル上の窒化チタンと、窒化チタン上のタングステンと、の３層構造としてもよい。
導電層２６５は、ゲート配線として機能する層のため、導電性が高いことが好ましい。導電層２６５には、タングステンを用いることが好ましい。また、導電層２６５は、導電層２６０と同様の構成としてもよい。例えば、窒化チタンとタングステンとの２層構造を適用してもよい。
＜半導体装置の構成例＞
本実施の形態に示す、トランジスタ２００Ａ及び容量素子１００を有するメモリセル１５０は、記憶装置のメモリセルとして用いることができる。トランジスタ２００Ａは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００Ａは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、トランジスタ２００Ａの周波数特性が高いため、記憶装置の読み出し、及び書き込みを高速に行うことができる。
メモリセル１５０を３次元的にマトリクス状に配置することで、メモリセルアレイを構成することができる。
図１０Ａは、本発明の一態様の半導体装置の平面図である。図１０Ａでは、Ｘ方向及びＹ方向に２個×２個のメモリセル（メモリセル１５０ａ乃至メモリセル１５０ｄ）を配置する例を示す。
図１０Ｂは、図１０Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。図１０Ａ及び図１０Ｂでは、２個のメモリセル（図１０Ｂではメモリセル１５０ａ及びメモリセル１５０ｂ）が共通の配線（導電層２４６）に接続されている。
ここで、図１０Ａ及び図１０Ｂに示すメモリセル１５０ａ及びメモリセル１５０ｂのそれぞれは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａ及びトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂ及びトランジスタ２００ｂを有する。また、図１０Ａに示すメモリセル１５０ｃ及びメモリセル１５０ｄについても、メモリセル１５０と同様の構成を有する。よって、図１０Ａ及び図１０Ｂに示す半導体装置において、図９Ａ乃至図９Ｃに示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、メモリセル１５０ａ乃至メモリセル１５０ｄの詳細については、＜メモリセルの構成例＞におけるメモリセル１５０の記載を参照できる。
図１０Ａ及び図１０Ｂに示すように、配線ＷＬとして機能する導電層２６５は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けられる。また、図１０Ａに示すように、１つの導電層２６５が、メモリセル１５０ａとメモリセル１５０ｃに共通して設けられ、他の１つの導電層２６５が、メモリセル１５０ｂとメモリセル１５０ｄに共通して設けられる。また、配線ＢＬの一部として機能する１つの導電層２４０は、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けられる。つまり、導電層２４０は、メモリセル１５０ａの酸化物半導体層２３０と、メモリセル１５０ｂの酸化物半導体層２３０に接する。また、他の１つの導電層２４０が、メモリセル１５０ｃ及びメモリセル１５０ｄに、共通に設けられる。配線ＷＬ及び配線ＢＬについては後述する。
図１０Ｂでは、導電層２４０が、導電層２４０ａと、導電層２４０ａ上の導電層２４０ｂと、の２層構造である例を示す。
ここで、図１０Ａ及び図１０Ｂに示す半導体装置は、メモリセル１５０ａ及びメモリセル１５０ｂと電気的に接続してプラグ（接続電極とよぶこともできる）として機能する、導電層２４５及び導電層２４６を有する。導電層２４５は、絶縁層１４０、絶縁層１８０、及び、絶縁層２８０に形成された開口部内に配置され、導電層２４０ａの下面に接する。また、導電層２４６は、絶縁層２８７、絶縁層２８５、絶縁層２８３、及び酸化物半導体層２３０に形成された開口部内に配置され、導電層２４０ｂの上面に接する。なお、導電層２４５及び導電層２４６は、導電層２４０に適用可能な導電性材料などを用いることができる。
導電層２４６は、導電層２４０ａの上面と接する構成とすることもできる。つまり、導電層２４０ｂは、導電層２４６と重なる位置に開口部を有していてもよい。または、導電層２４６は、酸化物半導体層２３０の上面と接する構成とすることもできる。つまり、酸化物半導体層２３０は、導電層２４６と重なる位置に開口部を有していなくてもよい。メモリセルとプラグの接続箇所としては、導電層２４０及び酸化物半導体層２３０を構成する各層のうち、導電層２４６とのコンタクト抵抗が低い層が、導電層２４６と接することが好ましい。
同様に、導電層２４５は、導電層２４０ｂの下面または酸化物半導体層２３０の下面と接する構成とすることもできる。つまり、導電層２４０ａは、導電層２４６と重なる位置に開口部を有していてもよい。導電層２４０及び酸化物半導体層２３０を構成する層のうち、導電層２４５とのコンタクト抵抗が低い層が、導電層２４５と接することが好ましい。
また、導電層２４０及び酸化物半導体層２３０を構成する層のうち、配線抵抗が低い層が、導電層２４５及び導電層２４６と接することが好ましい。
絶縁層２８７は、層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
また、絶縁層２８７中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体層２３０のチャネル形成領域に、水、水素などの不純物が混入することを抑制できる。
導電層２４５及び導電層２４６は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子、配線、電極、または、端子と、メモリセル１５０ａ及びメモリセル１５０ｂを電気的に接続するためのプラグまたは配線として機能する。例えば、導電層２４５が、図１０Ｂに示す半導体装置の下に設けられたセンスアンプ（図示しない）に電気的に接続され、導電層２４６が、図１０Ｂに示す半導体装置の上に設けられた同様の半導体装置（図示しない）と電気的に接続される構成にすることができる。この場合、導電層２４５及び導電層２４６は、配線ＢＬの一部として機能する。このように、図１０Ｂに示す半導体装置の上または下に同様の半導体装置などを設けることで、単位面積当たりの記憶容量を大きくすることができる。
また、メモリセル１５０ａとメモリセル１５０ｂは、一点鎖線Ａ３−Ａ４の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａとトランジスタ２００ｂも、導電層２４５及び導電層２４６を挟んで、線対称の位置に配置される。ここで、導電層２４０は、トランジスタ２００ａのソース電極及びドレイン電極の他方としての機能と、トランジスタ２００ｂのソース電極及びドレイン電極の他方としての機能とを有する。また、トランジスタ２００ａ及びトランジスタ２００ｂは、プラグとして機能する導電層２４５及び導電層２４６を共有する。このように、２つのトランジスタと、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供できる。
なお、配線ＰＬとして機能する導電層１１０は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けてもよいし、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けてもよい。ただし、図１０Ｂに示すように、導電層１１０は、導電層２４５と離隔して設け、導電層１１０と導電層２４５がショートしないようにする。配線ＰＬについては後述する。
また、図１１では、図１０Ａに示す４個のメモリセルがＺ方向にｎ層（ｎは３以上の整数）積層されている例を示す。図１１は、図１０Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。
図１１に示す半導体装置は、ｎ層のメモリ層１６０を有する。具体的には、メモリ層１６０［１］上にメモリ層１６０［２］が設けられ、メモリ層１６０［２］上に、さらに、（ｎ−２）層のメモリ層が設けられており、最上段にメモリ層１６０［ｎ］が設けられている。１層のメモリ層１６０が有するメモリセルの数は特に限定されず、２以上のメモリセルを有することができる。導電層２４５、導電層２４６、導電層２４７、及び導電層２４８等によって、ｎ層のメモリ層１６０が有するメモリセルが、ｎ層のメモリ層１６０の下に設けられたセンスアンプ（図示しない）と電気的に接続される。
図１１では、導電層２４５が導電層２４０の下面と接し、導電層２４６が酸化物半導体層２３０の上面と接する例を示している。前述の通り、導電層２４５及び導電層２４６などのプラグと、各メモリセルとの接続箇所は様々な態様が可能であり、図１１の構成に限定されない。
図１１に示すように、複数のメモリセルを積層することにより、メモリセルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄメモリセルアレイを構成することができる。
図１２に、センスアンプを含む駆動回路が設けられる層上に、メモリセルを有する層が積層して設けられた半導体装置の断面構成例を示す。
図１２では、トランジスタ３１０の上方にメモリセル１５０（トランジスタ２００Ａ及び容量素子１００）が設けられている。
トランジスタ３１０は、センスアンプが有するトランジスタの一つである。
図１２に示すメモリセル１５０については、＜メモリセルの構成例＞におけるメモリセル１５０の記載を参照できる。
図１２に示すように、メモリセル１５０と重なるように、センスアンプを設ける構成にすることで、ビット線を短くすることができる。これにより、ビット線容量を小さくでき、記憶装置の高速駆動が可能となる。
図１２に示す半導体装置は、実施の形態３で説明する記憶装置３００と対応させることができる。具体的には、トランジスタ３１０は、記憶装置３００におけるセンスアンプ４６が有するトランジスタに相当する。また、メモリセル１５０は、半導体装置１０と対応する。
トランジスタ３１０は、基板３１１上に設けられ、ゲートとして機能する導電層３１６と、ゲート絶縁層として機能する絶縁層３１５と、基板３１１の一部からなる半導体領域３１３と、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ３１０は、ｐチャネル型またはｎチャネル型のいずれとしてもよい。
ここで、図１２に示すトランジスタ３１０はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられている。なお、導電層３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３１０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１２に示すトランジスタ３１０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いることができる。
各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線として機能する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、及び導電層の一部がプラグとして機能する場合もある。
例えば、トランジスタ３１０上には、層間膜として、絶縁層３２０、絶縁層３２２、絶縁層３２４、及び絶縁層３２６が順に積層して設けられている。また、絶縁層３２０及び絶縁層３２２には導電層３２８が埋め込まれ、絶縁層３２４及び絶縁層３２６には導電層３３０が埋め込まれている。なお、導電層３２８及び導電層３３０はプラグ、または配線として機能する。
また、層間膜として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁層３２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
絶縁層３２６及び導電層３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁層３５０、絶縁層３５２、及び絶縁層３５４が順に積層して設けられている。また、絶縁層３５０、絶縁層３５２、及び絶縁層３５４には、導電層３５６が形成されている。導電層３５６は、プラグ、または配線として機能する。
層間膜として機能する、絶縁層３５２、及び絶縁層３５４等は、前述の、半導体装置または記憶装置に用いることができる絶縁層を用いることができる。
プラグ、または配線として機能する導電層、例えば、導電層３２８、導電層３３０、及び導電層３５６等としては、導電層２４０に適用可能な導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
トランジスタ２００Ａが有する導電層２４０は、導電層６４３、導電層６４２、導電層６４４、導電層６４５、導電層６４６、導電層３５６、導電層３３０、及び、導電層３２８を介して、トランジスタ３１０のソース領域またはドレイン領域として機能する低抵抗領域３１４ｂと、電気的に接続されている。
導電層６４３は、絶縁層２８０に埋め込まれている。導電層６４２は、絶縁層１８０上に設けられ、絶縁層６４１に埋め込まれている。導電層６４４は、絶縁層１８０に埋め込まれている。導電層６４５は、絶縁層１８０に覆われている。導電層６４５は、導電層１１０と同一の材料、及び、同一の工程で作製することができる。導電層６４６は、絶縁層６４８に埋め込まれている。絶縁層６４８によって、トランジスタ３１０と、導電層１１０と、が電気的に絶縁されている。
以上のように、本実施の形態の半導体装置は、寄生容量が低減されたトランジスタを有するため、動作速度を高めることができる。また、本実施の形態の半導体装置は、容量素子とトランジスタと、を重ねて有するため、メモリセルの平面視における占有面積を小さくでき、集積度の高い半導体装置を実現できる。
＜メモリセルの動作例＞
続いて、メモリセル１５０の動作例について説明する。図１３Ａにメモリセル１５０の等価回路図を示す。図１３Ａに示すメモリセル１５０は、１つのトランジスタＭと１つの容量素子Ｃｆｅを有するＤＲＡＭ型（１Ｔｒ１Ｃ型）の記憶素子として機能する。
また、容量素子Ｃｆｅは、２つの電極の間に、誘電体層として強誘電性を有しうる材料を有する強誘電体キャパシタである。よって、メモリセル１５０は、ＦｅＲＡＭとして機能する。図１３Ａに示すトランジスタＭはトランジスタ２００Ａに相当し、容量素子Ｃｆｅは容量素子１００に相当する。
トランジスタＭのソース及びドレインの一方は、容量素子Ｃｆｅの一対の電極の一方に接続される。トランジスタＭのソース及びドレインの他方は、配線ＢＬに接続される。トランジスタＭのゲートは、配線ＷＬに接続される。容量素子Ｃｆｅの一対の電極の他方は、配線ＰＬに接続される。
ここで、配線ＢＬは導電層２４０に対応し、配線ＷＬは導電層２６５に対応し、配線ＰＬは導電層１１０に対応する。図９Ａ乃至図９Ｃに示すように、導電層２６５はＸ方向に延在して設けられ、導電層２４０はＹ方向に延在して設けられることが好ましい。このような構成にすることで、配線ＢＬと、配線ＷＬは互いに交差して設けられる。また、図９Ａでは、配線ＰＬ（導電層１１０）が面状に設けられているが、本発明はこれに限られるものではない。例えば、配線ＰＬは、配線ＷＬ（導電層２６５）に平行に設けられてもよいし、配線ＢＬ（導電層２４０）に平行に設けられてもよい。
トランジスタＭのチャネルが形成される半導体層として、様々な半導体材料を用いることができる。例えば、トランジスタＭのチャネルが形成される半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。また、半導体材料としては、例えば、シリコンまたはゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
特に、トランジスタＭとして、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高いという特性を有する。よって、トランジスタＭをＯＳトランジスタとすることにより、トランジスタＭを微細化しても、トランジスタＭに高電圧を印加できる。トランジスタＭを微細化することにより、メモリセル１５０の占有面積を小さくすることができる。例えば、図１３Ａに示すメモリセル１５０の１個あたりの占有面積は、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の１セルあたりの占有面積の１／３乃至１／６とすることができる。よって、メモリセル１５０を高密度に配置することができる。これにより、記憶容量が大きな記憶装置を実現できる。
なお、メモリセルを構成するトランジスタにＯＳトランジスタを用いた場合、当該メモリセルを「ＯＳメモリ」と呼ぶことができる。特に、ＤＲＡＭ型のＯＳメモリをＤＯＳＲＡＭ（登録商標）と呼ぶ場合がある。また、メモリセルを構成するトランジスタにＯＳトランジスタを用いたＦｅＲＡＭをＦｅＤＯＳＲＡＭと呼ぶ場合がある。
配線ＷＬは、ワード線としての機能を有し、配線ＷＬの電位を制御することにより、トランジスタＭのオン状態とオフ状態を制御できる。例えば、トランジスタＭがｎチャネル型のトランジスタである場合、配線ＷＬの電位を高電位とすることにより、トランジスタＭをオン状態とし、配線ＷＬの電位を低電位とすることにより、トランジスタＭをオフ状態とすることができる。
配線ＢＬは、ビット線としての機能を有し、トランジスタＭがオン状態である場合において、配線ＢＬの電位が容量素子Ｃｆｅの一方の電極に供給される。
配線ＰＬは、プレート線としての機能を有する。容量素子Ｃｆｅの他方の電極は、配線ＰＬを介して電位が供給される。
＜強誘電体層のヒステリシス特性＞
容量素子Ｃｆｅが有する強誘電体層は、ヒステリシス特性を有する。図１３Ｂは、当該ヒステリシス特性の一例を示すグラフである。図１３Ｂにおいて、横軸は強誘電体層に印加する電圧を示す。当該電圧は、例えば容量素子Ｃｆｅの一方の電極の電位と、容量素子Ｃｆｅの他方の電極の電位と、の差とすることができる。
また、図１３Ｂにおいて、縦軸は強誘電体層の分極を示し、正の値の場合は正電荷が容量素子Ｃｆｅの一方の電極側に偏り、負電荷が容量素子Ｃｆｅの他方の電極側に偏っていることを示す。一方、分極が負の値の場合は、正電荷が容量素子Ｃｆｅの他方の電極側に偏り、負電荷が容量素子Ｃｆｅの一方の電極側に偏っていることを示す。
なお、図１３Ｂのグラフの横軸に示す電圧を、容量素子Ｃｆｅの他方の電極の電位と、容量素子Ｃｆｅの一方の電極の電位と、の差としてもよい。また、図１３Ｂのグラフの縦軸に示す分極を、正電荷が容量素子Ｃｆｅの他方の電極側に偏り、負電荷が容量素子Ｃｆｅの一方の電極側に偏っている場合に正の値とし、正電荷が容量素子Ｃｆｅの一方の電極側に偏り、負電荷が容量素子Ｃｆｅの他方の電極側に偏っている場合に負の値としてもよい。
図１３Ｂに示すように、強誘電体層のヒステリシス特性は、曲線５１と、曲線５２と、により表すことができる。曲線５１と曲線５２の交点における電圧を、ＶＳＰ及びＶＳＰとする。ＶＳＰと−ＶＳＰは、極性が異なるということができる。
強誘電体層に−ＶＳＰ以下の電圧を印加した後に、強誘電体層に印加する電圧を高くしていくと、強誘電体層の分極は、曲線５１に従って増加する。一方、強誘電体層にＶＳＰ以上の電圧を印加した後に、強誘電体層に印加する電圧を低くしていくと、強誘電体層の分極は、曲線５２に従って減少する。よって、ＶＳＰ及び−ＶＳＰは、飽和分極電圧ということができる。なお、例えばＶＳＰを第１の飽和分極電圧と呼び、−ＶＳＰを第２の飽和分極電圧と呼ぶ場合がある。また、図１３Ｂでは、第１の飽和分極電圧の絶対値と第２の飽和分極電圧の絶対値が等しい場合を示しているが、両者の絶対値は異なっていてもよい。
ここで、強誘電体層の分極が曲線５１に従って変化する際の、強誘電体層の分極が０である場合における、強誘電体層に印加される電圧をＶｃとする。また、強誘電体層の分極が曲線５２に従って変化する際の、強誘電体層の分極が０である場合における、強誘電体層に印加される電圧を−Ｖｃとする。Ｖｃ及び−Ｖｃは、抗電圧ということができる。Ｖｃの値、及びＶｃの値は、−ＶＳＰとＶＳＰの間の値であるということができる。なお、例えばＶｃを第１の抗電圧と呼び、−Ｖｃを第２の抗電圧と呼ぶ場合がある。また、図１３Ｂでは、第１の抗電圧の絶対値と、第２の抗電圧の絶対値と、が等しいとしているが、両者の絶対値は異なってもよい。
また、強誘電体層に電圧が印加されていない時の、分極の最大値を「残留分極Ｐｒ」と呼び、最小値を「残留分極−Ｐｒ」と呼ぶ。また、残留分極Ｐｒと残留分極−Ｐｒの差を「残留分極２Ｐｒ」と呼ぶ。
前述のように、容量素子Ｃｆｅが有する強誘電体層に印加される電圧は、容量素子Ｃｆｅの一方の電極の電位と、容量素子Ｃｆｅの他方の電極の電位と、の差により表すことができる。また、前述のように、容量素子Ｃｆｅの他方の電極は、配線ＰＬと電気的に接続される。よって、配線ＰＬの電位を制御することにより、容量素子Ｃｆｅが有する強誘電体層に印加される電圧を制御することができる。
メモリセル１５０の駆動方法の一例を説明する。以下の説明において、容量素子Ｃｆｅの強誘電体層に印加される電圧とは、容量素子Ｃｆｅの一方の電極の電位と、容量素子Ｃｆｅの他方の電極（配線ＰＬ）の電位の電位差である。また、トランジスタＭは、ｎチャネル型トランジスタとする。
図１３Ｃは、メモリセル１５０の駆動方法例を示すタイミングチャートである。図１３Ｃでは、メモリセル１５０に２値のデジタルデータを書き込み、読み出す例を示している。具体的には、図１３Ｃでは、時刻Ｔ０１乃至時刻Ｔ０２においてメモリセル１５０にデータ“１”を書き込み、時刻Ｔ０３乃至時刻Ｔ０５において読み出し及び再書き込みを行い、時刻Ｔ１１乃至時刻Ｔ１３において読み出し、及びメモリセル１５０へのデータ“０”の書き込みを行い、時刻Ｔ１４乃至時刻Ｔ１６において読み出し及び再書き込みを行い、時刻Ｔ１７乃至時刻Ｔ１９において読み出し、及びメモリセル１５０へのデータ“１”の書き込みを行う例を示している。
配線ＢＬと電気的に接続されるセンスアンプには、基準電位としてＶｒｅｆが供給されるものとする。図１３Ｃ等に示す読み出し動作において、配線ＢＬの電位がＶｒｅｆより高い場合は、ビット線ドライバ回路によりデータ“１”が読み出されるものとする。一方、配線ＢＬの電位がＶｒｅｆより低い場合は、ビット線ドライバ回路によりデータ“０”が読み出されるものとする。
時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＬの電位を高電位（Ｈ）とする。これにより、トランジスタＭがオン状態となる。また、配線ＢＬの電位をＶｗとする。トランジスタＭはオン状態であるため、容量素子Ｃｆｅの一方の電極の電位はＶｗとなる。さらに、配線ＰＬの電位をＧＮＤとする。以上より、容量素子Ｃｆｅの強誘電体層に印加される電圧は、“Ｖｗ−ＧＮＤ”となる。これにより、メモリセル１５０にデータ“１”を書き込むことができる。よって、時刻Ｔ０１乃至時刻Ｔ０２は、書き込み動作を行う期間であるということができる。
ここで、Ｖｗは、ＶＳＰ以上とすることが好ましく、例えばＶＳＰと等しくすることが好ましい。また、本明細書等において、ＧＮＤは接地電位であるが、メモリセル１５０を本発明の一態様の趣旨を充足するように駆動させることができるのであれば、必ずしも接地電位としなくてもよい。例えば、第１の飽和分極電圧の絶対値と、第２の飽和分極電圧の絶対値と、が異なり、第１の抗電圧の絶対値と、第２の抗電圧の絶対値と、が異なる場合は、ＧＮＤは接地以外の電位とすることができる。
時刻Ｔ０２乃至時刻Ｔ０３において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。これにより、容量素子Ｃｆｅの強誘電体層に印加される電圧は、０Ｖとなる。時刻Ｔ０１乃至時刻Ｔ０２において容量素子Ｃｆｅの強誘電体層に印加される電圧“Ｖｗ−ＧＮＤ”はＶＳＰ以上とすることができることから、時刻Ｔ０２乃至時刻Ｔ０３において、容量素子Ｃｆｅの強誘電体層の分極量は図１３Ｂに示す曲線５２に従って変化する。以上より、時刻Ｔ０２乃至時刻Ｔ０３では、容量素子Ｃｆｅの強誘電体層において分極反転は発生しない。
配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとした後、配線ＷＬの電位を低電位（Ｌ）とする。これにより、トランジスタＭがオフ状態となる。以上により、書き込み動作が完了し、メモリセル１５０へデータ“１”が保持される。なお、配線ＢＬ及び配線ＰＬの電位は、容量素子Ｃｆｅの強誘電体層において分極反転が発生しない、つまり容量素子Ｃｆｅの強誘電体層に印加される電圧が第２の抗電圧である−Ｖｃ以上となるのであれば任意の電位とすることができる。
時刻Ｔ０３乃至時刻Ｔ０４において、配線ＷＬの電位を高電位とする。これにより、トランジスタＭがオン状態となる。また、配線ＰＬの電位をＶｗとする。配線ＰＬの電位をＶｗとすることにより、容量素子Ｃｆｅの強誘電体層に印加される電圧が、“ＧＮＤ−Ｖｗ”となる。前述のように、時刻Ｔ０１乃至時刻Ｔ０２において容量素子Ｃｆｅの強誘電体層に印加される電圧は“Ｖｗ−ＧＮＤ”である。よって、容量素子Ｃｆｅの強誘電体層において分極反転が発生する。分極反転の際に、配線ＢＬに電流が流れ、配線ＢＬの電位はＶｒｅｆより高くなる。よって、ビット線ドライバ回路が、メモリセル１５０に保持されたデータ“１”を読み出すことができる。したがって、時刻Ｔ０３乃至時刻Ｔ０４は、読み出し動作を行う期間であるということができる。なお、ＶｒｅｆはＧＮＤより高く、Ｖｗより低いものとしているが、例えばＶｗより高くてもよい。
上記読み出しは、破壊読み出しであるため、メモリセル１５０に保持されたデータ“１”は失われる。そこで、時刻Ｔ０４乃至時刻Ｔ０５において、配線ＢＬの電位をＶｗとし、配線ＰＬの電位をＧＮＤとする。これにより、メモリセル１５０にデータ“１”を再書き込みする。よって、時刻Ｔ０４乃至時刻Ｔ０５は、再書き込み動作を行う期間であるということができる。
時刻Ｔ０５乃至時刻Ｔ１１において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、再書き込み動作が完了し、メモリセル１５０にデータ“１”が保持される。
時刻Ｔ１１乃至時刻Ｔ１２において、配線ＷＬの電位を高電位とし、配線ＰＬの電位をＶｗとする。メモリセル１５０にはデータ“１”が保持されているため、配線ＢＬの電位がＶｒｅｆより高くなり、メモリセル１５０に保持されているデータ“１”が読み出される。よって、時刻Ｔ１１乃至時刻Ｔ１２は、読み出し動作を行う期間であるということができる。
時刻Ｔ１２乃至時刻Ｔ１３において、配線ＢＬの電位をＧＮＤとする。トランジスタＭはオン状態であるため、容量素子Ｃｆｅの一方の電極の電位はＧＮＤとなる。また、配線ＰＬの電位をＶｗとする。以上より、容量素子Ｃｆｅの強誘電体層に印加される電圧は、“ＧＮＤ−Ｖｗ”となる。これにより、メモリセル１５０にデータ“０”を書き込むことができる。よって、時刻Ｔ１２乃至時刻Ｔ１３は、書き込み動作を行う期間であるということができる。
時刻Ｔ１３乃至時刻Ｔ１４において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。これにより、容量素子Ｃｆｅの強誘電体層に印加される電圧は、０Ｖとなる。時刻Ｔ１２乃至時刻Ｔ１３において容量素子Ｃｆｅの強誘電体層に印加される電圧“ＧＮＤ−Ｖｗ”は−ＶＳＰ以下とすることができることから、時刻Ｔ１３乃至時刻Ｔ１４において、容量素子Ｃｆｅの強誘電体層の分極量は図１３Ｂに示す曲線５１に従って変化する。以上より、時刻Ｔ１３乃至時刻Ｔ１４では、容量素子Ｃｆｅの強誘電体層において分極反転は発生しない。
配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとした後、配線ＷＬの電位を低電位とする。これにより、トランジスタＭがオフ状態となる。以上により、書き込み動作が完了し、メモリセル１５０へデータ“０”が保持される。なお、配線ＢＬ及び配線ＰＬの電位は、容量素子Ｃｆｅの強誘電体層において分極反転が発生しない、つまり容量素子Ｃｆｅの強誘電体層に印加される電圧が第１の抗電圧であるＶｃ以下となるのであれば任意の電位とすることができる。
時刻Ｔ１４乃至時刻Ｔ１５において、配線ＷＬの電位を高電位とする。これにより、トランジスタＭがオン状態となる。また、配線ＰＬの電位をＶｗとする。配線ＰＬの電位をＶｗとすることにより、容量素子Ｃｆｅの強誘電体層に印加される電圧が、“ＧＮＤ−Ｖｗ”となる。前述のように、時刻Ｔ１２乃至時刻Ｔ１３において容量素子Ｃｆｅの強誘電体層に印加される電圧は“ＧＮＤ−Ｖｗ”である。よって、容量素子Ｃｆｅの強誘電体層において分極反転が発生しない。よって、配線ＢＬに流れる電流量は、容量素子Ｃｆｅの強誘電体層において分極反転が発生する場合より小さい。これにより、配線ＢＬの電位の上昇幅は、容量素子Ｃｆｅの強誘電体層において分極反転が発生する場合より小さくなり、具体的には配線ＢＬの電位はＶｒｅｆ以下となる。よって、ビット線ドライバ回路が、メモリセル１５０に保持されたデータ“０”を読み出すことができる。したがって、時刻Ｔ１４乃至時刻Ｔ１５は、読み出し動作を行う期間であるということができる。
時刻Ｔ１５乃至時刻Ｔ１６において、配線ＢＬの電位をＧＮＤとし、配線ＰＬの電位をＶｗとする。これにより、メモリセル１５０にデータ“０”を再書き込みする。よって、時刻Ｔ１５乃至時刻Ｔ１６は、再書き込み動作を行う期間であるということができる。
時刻Ｔ１６乃至時刻Ｔ１７において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、再書き込み動作が完了し、メモリセル１５０にデータ“０”が保持される。
時刻Ｔ１７乃至時刻Ｔ１８において、配線ＷＬの電位を高電位とし、配線ＰＬの電位をＶｗとする。メモリセル１５０にはデータ“０”が保持されているため、配線ＢＬの電位がＶｒｅｆより低くなり、メモリセル１５０に保持されているデータ“０”が読み出される。よって、時刻Ｔ１７乃至時刻Ｔ１８は、読み出し動作を行う期間であるということができる。
時刻Ｔ１８乃至時刻Ｔ１９において、配線ＢＬの電位をＶｗとする。トランジスタＭはオン状態であるため、容量素子Ｃｆｅの一方の電極の電位はＶｗとなる。また、配線ＰＬの電位をＧＮＤとする。以上より、容量素子Ｃｆｅの強誘電体層に印加される電圧は、“Ｖｗ−ＧＮＤ”となる。これにより、メモリセル１５０にデータ“１”を書き込むことができる。よって、時刻Ｔ１８乃至時刻Ｔ１９は、書き込み動作を行う期間であるということができる。
時刻Ｔ１９以降において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、書き込み動作が完了し、メモリセル１５０にデータ“１”が保持される。
容量素子Ｃｆｅに強誘電体層を用いたメモリセル１５０は、電力供給が停止しても書き込まれた情報を保持可能な不揮発性の記憶素子として機能する。
また、ＤＲＡＭでは定期的なリフレッシュ動作が必要になるため消費電力が増加する。容量素子Ｃｆｅに強誘電体層を用いたメモリセル１５０はリフレッシュ動作が不要であるため、消費電力を低減できる。
本明細書等において、強誘電体層を含む記憶素子または記憶回路を「強誘電体メモリ」または「ＦＥメモリ」と呼ぶ場合がある。よって、メモリセル１５０は強誘電体メモリであり、ＦＥメモリでもある。ＦＥメモリは、１×１０１０以上、好ましくは１×１０１２以上、より好ましくは１×１０１５以上の書き換え回数の実現が期待できる。また、ＦＥメモリは、１０ＭＨｚ以上、好ましくは１ＧＨｚ以上の動作周波数の実現が期待できる。
また、ＦＥメモリにおいて、残留分極２Ｐｒとデータ保持能力には相関があり、残留分極２Ｐｒが小さくなると、データの保持能力が低下する。本明細書等では、残留分極２Ｐｒが５％低下する（データの保持能力が５％低下する）までの期間を「メモリ保持期間」と呼ぶ。ＦＥメモリは、１５０℃または２００℃の環境温度下において、１０日以上、好ましくは１年以上、より好ましくは１０年以上のメモリ保持期間の実現が期待できる。
また、ＦＥメモリは、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの、キャッシュメモリ及びレジスタなどにも適用可能である。ＣＰＵのキャッシュメモリ及びレジスタなどにＦＥメモリを組み合わせることで、Ｎｏｆｆ−ＣＰＵ（Ｎｏｒｍａｌｌｙ　ｏｆｆ　ＣＰＵ）を実現できる。ＧＰＵのキャッシュメモリ及びレジスタなどにＦＥメモリを組み合わせることで、Ｎｏｆｆ−ＧＰＵ（Ｎｏｒｍａｌｌｙ　ｏｆｆ　ＣＰＵ）を実現できる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を用いた記憶装置３００の構成例について説明する。
図１４Ａに、本発明の一態様に係る記憶装置３００の構成例を示すブロック図を示す。図１４Ａに示す記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数の半導体装置１０を有する。図１４Ａでは、メモリアレイ２０がｍ行ｎ列（ｍ及びｎは各々独立に２以上の整数）のマトリクス状に配置された複数の半導体装置１０を有する例を示している。半導体装置１０は、実施の形態２で説明したメモリセル１５０と対応させることができる。
なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向を「行」とし、Ｙ方向を「列」としているが、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
図１４Ａでは、１行１列目の半導体装置１０を半導体装置１０［１，１］と示し、ｍ行ｎ列目の半導体装置１０を半導体装置１０［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目の半導体装置１０を半導体装置１０［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
また、メモリアレイ２０は、行方向（Ｘ方向）に延在するｍ本の配線ＷＬと、行方向（Ｘ方向）に延在するｍ本の配線ＰＬと、Ｚ方向に延在するｎ本の配線ＢＬと、を備える。なお、ｎ本の配線ＢＬはＺ方向に延在するが、配線ＷＬ及び配線ＰＬと配線ＢＬの関係をわかりやすくするため、図１４Ａではｎ本の配線ＢＬを列方向（Ｙ方向）に延在して示している。
本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
ｉ行目に設けられた複数の半導体装置１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数の半導体装置１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２、及び電圧生成回路３３を有する。
記憶装置３００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
コントロール回路３２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
電圧生成回路３３は電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は電圧を生成する。
周辺回路４１は、半導体装置１０に対するデータの書き込み及び読み出しをするための回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４、行ドライバ４３、列ドライバ４５、入力回路４７、出力回路４８、センスアンプ４６を有する。
行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データを半導体装置１０に書き込む機能、半導体装置１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、半導体装置１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５が半導体装置１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図１４Ａでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
駆動回路２１とメモリアレイ２０は同一平面上に設けてもよい。また、図１４Ｂに示すように、駆動回路２１を含む層の直上にメモリアレイ２０を含む層を重ねて設けてもよい。駆動回路２１とメモリアレイ２０を重ねて設けることで、駆動回路２１とメモリアレイ２０の間の信号伝搬距離を短くすることができる。よって、駆動回路２１とメモリアレイ２０の間の抵抗及び寄生容量が低減され、消費電力及び信号遅延の低減が実現できる。また、記憶装置３００の小型化が実現できる。
また、図１４Ｂでは駆動回路２１上にメモリアレイ２０を１層重ねて設けているが、駆動回路２１上に複数層のメモリアレイ２０を重ねて設けてもよい。図１４Ｃに、駆動回路２１上にｋ層（ｋは２以上の整数）のメモリアレイ２０を重ねて設ける例を示す。図１４Ｃなどでは、１層目に設けられたメモリアレイ２０をメモリアレイ２０［１］と示し、２層目に設けられたメモリアレイ２０をメモリアレイ２０［２］と示し、ｋ層目に設けられたメモリアレイ２０をメモリアレイ２０［ｋ］と示している。
図１５Ａに、記憶装置３００の構成例を説明する模式図を示す。図１５Ａに示す記憶装置３００は、駆動回路２１上に設けられた６層のメモリアレイ２０を有する。前述したように、図１５Ａなどでは、３層目に設けられたメモリアレイ２０をメモリアレイ２０［３］と示し、４層目に設けられたメモリアレイ２０をメモリアレイ２０［４］と示し、５層目に設けられたメモリアレイ２０をメモリアレイ２０［５］と示し、６層目に設けられたメモリアレイ２０をメモリアレイ２０［６］と示している。
各層のメモリアレイ２０は、それぞれがマトリクス状に配置された複数の半導体装置１０と、Ｘ方向に延在する配線ＷＬ及び配線ＰＬを有する。なお、図面を見やすくするため、１層から５層目のメモリアレイ２０それぞれが有する配線ＷＬ及び配線ＰＬの記載を省略している。
また、図１５Ａに示す記憶装置３００は、Ｚ方向に延在する複数の配線ＢＬを有する。配線ＢＬは６層のメモリアレイ２０それぞれを通して形成され、駆動回路２１と電気的に接続する。Ｚ方向から見ると、複数の配線ＢＬはマトリクス状に配置されている。
配線ＢＬをＺ方向に延在させて駆動回路２１と電気的に接続することで、配線ＢＬをＸ方向またはＹ方向に延在させた場合よりも、半導体装置１０と駆動回路２１の接続距離を短くすることができる。よって、半導体装置１０と駆動回路２１の信号伝搬距離が短くなるため、記憶装置の動作速度を高めることができる。また、配線ＢＬに付帯する寄生容量が低減されるため、消費電力が低減できる。
また、各層のメモリアレイ２０それぞれにおいて、メモリアレイ２０が有する複数の半導体装置１０の１つは、複数の配線ＢＬの１つと電気的に接続される。よって、図１５Ａに示す記憶装置３００において、１つの配線ＢＬには、各層のメモリアレイ２０から１つずつ、合計６個の半導体装置１０が電気的に接続される。
１つの配線ＢＬに複数のメモリセル（半導体装置１０）が電気的に接続される構成を「メモリストリング」ともいう。よって、図１５Ａに示す記憶装置３００は、複数のメモリストリングを含んで構成されていると言える。
図１５Ｂに、図１５Ａに示す記憶装置３００が有するメモリストリングの模式図を示す。なお、図面を見やすくするため、図１５Ｂに示すメモリストリングの模式図では、半導体装置１０と電気的に接続する配線ＷＬ及び配線ＰＬの記載を省略している。また、図１５Ｂにメモリストリングの等価回路の一部を付記している。
図１６Ａに、記憶装置３００の構成例を説明する模式図を示す。図１６Ａに示す記憶装置３００は、図１５Ａに示す記憶装置３００の変形例である。よって、説明の繰り返しを少なくするため、主に図１５Ａに示す記憶装置３００と異なる点について説明する。
図１６Ａに示す記憶装置３００では、各層のメモリアレイ２０それぞれにおいて、メモリアレイ２０が有する複数の半導体装置１０のうち２つが、複数の配線ＢＬの１つと電気的に接続される点が、図１５Ａに示す記憶装置３００と異なる。すなわち、１つの配線ＢＬに合計１２個の半導体装置１０が電気的に接続される。
図１６Ｂに、図１６Ａに示す記憶装置３００が有するメモリストリングの模式図を示す。また、図１６Ｂにメモリストリングの等価回路の一部を付記している。
図１６Ａに示す記憶装置３００では、図１５Ａに示す記憶装置３００よりも配線ＢＬの数を低減できる。よって、記憶装置３００の占有面積が低減される。
また、本発明の一態様に係る半導体装置１０はＦＥメモリであり、電力供給が停止しても書き込まれた情報を長期間保持できる。また、ＤＲＡＭで必要なリフレッシュ動作が不要であるため、消費電力の少ない記憶装置３００が実現できる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、図１７Ａ及び図１７Ｂを用いて、本発明の一態様の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図１７Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
チップ１２００には、バンプ（図示しない）が設けられ、図１７Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
マザーボード１２０３には、記憶装置１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、記憶装置１２２１に半導体装置１０を用いることができる。また、例えば、フラッシュメモリ１２２２に替えて半導体装置１０を用いてもよい。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、及びＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、及びＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、半導体装置１０を用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、酸化物半導体を用いた画像処理回路または、積和演算回路を設けることで、画像処理、及び積和演算を低消費電力で実行することが可能になる。
また、ＣＰＵ１２１１、及びＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１とＧＰＵ１２１２の間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、及びＧＰＵ１２１２が有するメモリ間のデータ転送、及びＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、及びＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、記憶装置１２２１のコントローラとして機能する回路、及びフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、記憶装置１２２１、及びフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示す半導体装置などが組み込まれた電子部品の一例を示す。
＜電子部品＞
図１８Ａに電子部品７００及び電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図１８Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図１８Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。記憶装置７２０に本発明の一態様に係る記憶装置３００を用いることができる。よって、駆動回路層７２１は駆動回路２１を含む層ということができる。また、記憶回路層７２２に単層または複数層のメモリアレイ２０を用いることができる。よって、駆動回路層７２１はメモリアレイ２０を含む層ということができる。
図１８Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の記憶装置７２０が設けられている。
電子部品７３０では、記憶装置７２０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミックス基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１８Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体装置の応用例について説明する。
本発明の一態様に係る半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器などに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る半導体装置を有する電子機器の一例について説明する。なお、図１９Ａ乃至図１９Ｊ、図２０Ａ乃至図２０Ｅには、当該半導体装置を有する電子部品７００または電子部品７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
図１９Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図１９Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図１９Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図１９Ａ乃至図１９Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図１９Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
電気冷凍冷蔵庫５８００に本発明の一態様に係る半導体装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該半導体装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図１９Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図１９Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図１９Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなる、タッチパネル、スティック、回転式つまみ、またはスライド式つまみなどを備えることができる。また、コントローラ７５２２は、図１９Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、または音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、コンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
ゲーム機の一例として図１９Ｅに携帯ゲーム機を示す。また、図１９Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図１９Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した半導体装置は、情報を一時的に保持することができるため、例えば、当該半導体装置を、自動車５７００の自動運転、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図１９Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図１９Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図１９Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図２０Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢなどでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２０Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した半導体装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
図２０ＢはＳＤカードの外観の模式図であり、図２０Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、半導体装置及び半導体装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品７００、コントローラチップ５１１５が取り付けられている。なお、電子部品７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した半導体装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
図２０ＤはＳＳＤの外観の模式図であり、図２０Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
図２１Ａに示す計算機５６００は、主に科学技術計算に利用される大型の計算機（スーパーコンピュータ）の例である。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。例えば、計算機５６００を複数有するデータセンターでは、使用されるデジタルデータ量が非常に膨大になる。具体的には、世界のデジタルデータ量は、１０２４（ｙｏｔａ（ヨタ））バイト、または１０３０（ｑｕｅｔｔａ（クエタ））バイトを超えると予想されている。
計算機５６００に本発明の一態様の半導体装置を適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。また、本発明の一態様の半導体装置を用いることで、低消費電力のスーパーコンピュータの実現が可能となる。これにより、世界のデジタルデータ量を低減し、地球温暖化対策にも大きな貢献ができると期待される。
計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。計算機５６２０は、例えば、図２１Ｂに示す斜視図の構成とすることができる。図２１Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図２１Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２１Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参考にすることができる。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、及び低消費電力化を図ることができる。また、本発明の一態様の半導体装置は低消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態７）
本発明の一態様の半導体装置は、ＯＳトランジスタを含む。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。本実施の形態においては、本発明の一態様の半導体装置を宇宙用機器に適用する場合の具体例について、図２２を用いて説明する。
図２２には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２２においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含むことができる。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
本実施例では、絶縁層を含む試料を作製し、当該絶縁層の結晶性を評価した結果について説明する。当該絶縁層として、ハフニウムジルコニウム酸化物（ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする））を用いた。実施の形態１で説明したように、ＨｆＺｒＯＸは強誘電性を有しうる材料である。
＜試料の構造及び作製方法＞
図２３に、試料８００の断面概略図を示す。試料８００は、基板８０１と、基板８０１上の絶縁層８０２と、絶縁層８０２上の導電層８０３と、導電層８０３上の絶縁層８０４と、絶縁層８０４上の導電層８０５と、を有する。導電層８０５は、導電層８０５ａと、導電層８０５ａ上の導電層８０５ｂと、の２層構造を有する。
ここで、試料８００の作製方法について説明する。試料８００として、導電層８０５の形成条件、及び導電層８０５を形成した後の加熱処理条件が異なる４つの試料（試料８００Ａ、試料８００Ｂ、試料８００Ｃ、及び試料８００Ｄ）を作製した。
基板８０１として、シリコン基板を用意した。絶縁層８０２として、熱酸化処理を用いて膜厚１００ｎｍの酸化シリコン膜を形成した。
導電層８０３として、金属ＣＶＤ法により膜厚２０ｎｍの第１の窒化チタン膜を形成した。第１の窒化チタン膜は、塩化チタン（ＴｉＣｌ４）５０ｓｃｃｍ、アンモニア（ＮＨ３）２７００ｓｃｃｍをＣＶＤ装置の反応室に供給し、反応室内の圧力を６６７Ｐａに制御し、基板ステージ−ガス射出ステージ間距離を３ｍｍとし、基板温度を４００℃として成膜した。
絶縁層８０４として、ＡＬＤ法によりＨｆ：Ｚｒ＝１：１［原子数比］のＨｆＺｒＯＸ膜を成膜した。なお、ＨｆＺｒＯＸ膜の膜厚は、１２ｎｍとした。プリカーサとして、テトラキス（エチルメチルアミド）ハフニウム（ＴＥＭＡＨｆ）及びテトラキス（エチルメチルアミド）ジルコニウム（ＴＥＭＡＺｒ）を用い、酸化剤として、オゾン（Ｏ３）を用いた。また、成膜温度を２５０℃とした。
導電層８０５ａとして、金属ＣＶＤ法により膜厚５ｎｍの第２の窒化チタン膜を形成した。なお、試料８００Ａ乃至試料８００Ｄに共通して、第２の窒化チタン膜の形成条件は、基板温度を除いて第１の窒化チタン膜と同じとした。第２の窒化チタン膜を形成する際の基板温度は、試料８００Ａでは４００℃とし、試料８００Ｂでは３４０℃とし、試料８００Ｃ及び試料８００Ｄでは３００℃とした。
導電層８０５ｂとして、金属ＣＶＤ法により膜厚３０ｎｍのタングステン膜を形成した。試料８００Ａ乃至試料８００Ｄに共通して、当該タングステン膜の形成は、３ステップで実施した。
第１のステップとして、成膜用ガス流量を六フッ化タングステン１６０ｓｃｃｍ、シラン４００ｓｃｃｍ、アルゴン６０００ｓｃｃｍ、窒素２０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０００Ｐａとして、タングステン膜の一部を形成した。
第２のステップとして、成膜用ガス流量を六フッ化タングステン２５０ｓｃｃｍ、水素４０００ｓｃｃｍ、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０６６６Ｐａとして、タングステン膜の別の一部を形成した。
第３のステップとして、成膜用ガス流量を六フッ化タングステン２５０ｓｃｃｍ、水素２２００ｓｃｃｍ、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０６６６Ｐａとして、タングステン膜の他の一部を形成した。
第１のステップ、第２のステップ、及び第３のステップにおける基板温度を、試料８００Ａでは４００℃とし、試料８００Ｂでは３４５℃とし、試料８００Ｃ及び試料８００Ｄでは３００℃とした。
試料８００Ｄにおいて、第２の窒化チタン膜を成膜した後、加熱処理を行った。当該加熱処理として、ＲＴＡ装置を用い、窒素（Ｎ２）雰囲気下で４５０℃、１分間の処理を行った。なお、試料８００Ａ乃至試料８００Ｃにおいて、上記加熱処理を行なわなかった。
以上により、試料８００（試料８００Ａ乃至試料８００Ｄ）を作製した。
本実施例では、比較例として試料８１０を作製した。試料８１０は、試料８００における導電層８０５を設けない構造とし、その他の構成及びその作製条件は試料８００Ｃと同様とした。
表１に、試料８１０、試料８００Ａ乃至試料８００Ｄのそれぞれが備える、導電層８０５ａ及び導電層８０５ｂの成膜条件、並びに加熱処理条件を示す。なお、表１において、試料８１０の導電層８０５には、備えていないことを示すハイフン（−）を記す。また、表１において、試料８００Ａ乃至試料８００Ｃの加熱処理条件には、行なっていないことを示すハイフン（−）を記す。
Figure JPOXMLDOC01-appb-T000001
＜ＧＩＸＲＤ＞
試料８１０、及び試料８００Ａ乃至試料８００Ｄそれぞれの絶縁層８０４に対応するＨｆＺｒＯＸ膜について、ＸＲＤ分析法の一種であるＧＩＸＲＤ測定を用いて結晶状態を調査した。
絶縁層８０４のＧＩＸＲＤ測定を行うために、試料８００Ａ乃至試料８００Ｄそれぞれにおいて、ウェットエッチングにより導電層８０５ａ及び導電層８０５ｂの除去を行った。
ＧＩＸＲＤ測定には、多機能薄膜材料評価Ｘ線回折装置Ｄ８　ＤＩＳＣＯＶＥＲ　Ｈｙｂｒｉｄ／ＴＸＳ（Ｂｒｕｋｅｒ社製）を用いた。なお、当該装置を用いる場合の測定条件として、Ｘ線出力を５０ｋＶ、１００ｍＡとし、入射角θを０．５°とし、走査範囲２θを２０°乃至５０°とした。
図２４Ａ乃至図２４ＥにＧＩＸＲＤ測定結果を示す。図２４Ａ乃至図２４Ｅは、Ｘ線の回折角度（２θ）と検出された信号強度の関係を示す。図２４Ａ乃至図２４Ｅにおいて、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を示し、横軸は回折角度（２θ）を示す。図２４Ａ乃至図２４Ｅの２θ＝３０．４°付近に示す一点鎖線は、直方晶（ｏ：ｏｒｔｈｏｒｈｏｍｂｉｃ　ｃｒｙｓｔａｌ）、正方晶（ｔ：ｔｅｔｒａｇｏｎａｌ　ｃｒｙｓｔａｌ）、または立方晶（ｃ：ｃｕｂｉｃ　ｃｒｙｓｔａｌ）に由来するピーク（ｏ／ｔ／ｃ）のピーク位置である。図２４Ａ乃至図２４Ｅの、２θ＝２８．５°付近に示す破線及び２θ＝３１．６°付近に示す破線は、単斜晶（ｍ：ｍｏｎｏｃｌｉｎｉｃ　ｃｒｙｓｔａｌ）に由来するピーク（ｍ）のピーク位置である。本実施例では、２θ＝３０．４°付近を第１のピーク位置と呼び、２θ＝２８．５°付近を第２のピーク位置と呼び、２θ＝３１．６°付近を第３のピーク位置と呼ぶ。
図２４Ａは試料８１０のＧＩＸＲＤ測定結果を示し、図２４Ｂは試料８００ＡのＧＩＸＲＤ測定結果を示し、図２４Ｃは試料８００ＢのＧＩＸＲＤ測定結果を示し、図２４Ｄは試料８００ＣのＧＩＸＲＤ測定結果を示し、図２４Ｅは試料８００ＤのＧＩＸＲＤ測定結果を示す。
図２４Ａより、試料８１０において、第１のピーク位置、第２のピーク位置、及び第３のピーク位置のいずれにもピークは検出されなかった。したがって、絶縁層８０４の形成直後では、絶縁層８０４は結晶性を有さないことが分かった。
図２４Ｂ及び図２４Ｃより、試料８００Ａ及び試料８００Ｂにおいて、第１のピーク位置、第２のピーク位置、及び第３のピーク位置にピークが検出された。第１のピーク位置に検出されるピーク、第２のピーク位置に検出されるピーク、及び第３のピーク位置に検出されるピークは、実施の形態１で説明した、第１のピーク、第２のピーク、及び第３のピークにそれぞれ対応する。つまり、試料８００Ａ及び試料８００Ｂにおいて、第１のピーク、第２のピーク、及び第３のピークが検出された。
ここで、第１のピークのピーク強度に対する第２のピークのピーク強度の比を、第２のピーク強度比と呼び、第１のピークのピーク強度に対する第３のピークのピーク強度の比を、第３のピーク強度比と呼ぶ。図２４Ｂ及び図２４Ｃより、試料８００Ｂにおける第２のピーク強度比は、試料８００Ａにおける第２のピーク強度比よりも小さかった。また、試料８００Ｂにおける第３のピーク強度比は、試料８００Ａにおける第３のピーク強度比よりも小さかった。
図２４Ｄより、試料８００Ｃにおいて、第１のピーク位置にピークが検出され、第２のピーク位置及び第３のピーク位置にピークは検出されなかった。つまり、試料８００Ｃにおいて、第１のピークが検出され、第２のピーク及び第３のピークは検出されなかった。
以上より、導電層８０５形成時の基板温度を低くすることで、第２のピーク位置に検出されるピーク及び第３のピーク位置に検出されるピークのピーク強度が低くなることが分かった。したがって、導電層８０５形成時の基板温度を低くすることで、絶縁層８０４の強誘電性を高めることができることが示唆された。
図２４Ｅより、試料８００Ｄにおいて、第１のピーク位置にピークが検出され、第２のピーク位置及び第３のピーク位置にピークは検出されなかった。つまり、試料８００Ｃにおいて、第１のピークが検出され、第２のピーク及び第３のピークは検出されなかった。したがって、導電層８０５を形成した後に上記加熱処理を行うことで、絶縁層８０４の強誘電性を維持することができることが分かった。また、絶縁層８０４の強誘電性の向上を図ることができることが示唆された。
ＢＬ：配線、Ｃｆｅ：容量素子、ＰＬ：配線、ＷＬ：配線、１０：半導体装置、２０：メモリアレイ、２１：駆動回路、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５１：曲線、５２：曲線、１００ａ：容量素子、１００ｂ：容量素子、１００：容量素子、１１０：導電層、１１５ａ：導電層、１１５ｂ：導電層、１１５Ｆ：導電膜、１１５：導電層、１１８：層、１２０ａ：導電層、１２０ｂ：導電層、１２０Ｆ：導電膜、１２０：導電層、１２８：層、１３０Ｆ：絶縁膜、１３０：絶縁層、１４０：絶縁層、１５０ａ：メモリセル、１５０ｂ：メモリセル、１５０ｃ：メモリセル、１５０ｄ：メモリセル、１５０：メモリセル、１６０：メモリ層、１８０：絶縁層、１９０：開口部、２００Ａ：トランジスタ、２００ａ：トランジスタ、２００ｂ：トランジスタ、２３０：酸化物半導体層、２４０ａ：導電層、２４０ｂ：導電層、２４０：導電層、２４５：導電層、２４６：導電層、２４７：導電層、２４８：導電層、２５０：絶縁層、２６０：導電層、２６５：導電層、２７０：開口部、２８０：絶縁層、２８３：絶縁層、２８５：絶縁層、２８７：絶縁層、２９０：開口部、３００：記憶装置、３１０：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３２０：絶縁層、３２２：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、３５０：絶縁層、３５２：絶縁層、３５４：絶縁層、３５６：導電層、６４１：絶縁層、６４２：導電層、６４３：導電層、６４４：導電層、６４５：導電層、６４６：導電層、６４８：絶縁層、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、８００Ａ：試料、８００Ｂ：試料、８００Ｃ：試料、８００Ｄ：試料、８００：試料、８０１：基板、８０２：絶縁層、８０３：導電層、８０４：絶縁層、８０５ａ：導電層、８０５ｂ：導電層、８０５：導電層、８１０：試料、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：記憶装置、１２２２：フラッシュメモリ、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：表示部、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作スイッチ、５９０４：操作スイッチ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作スイッチ、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作スイッチ、６３０５：レンズ、６３０６：接続部、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (16)

  1. 　第１の導電層と、
    　前記第１の導電層上の強誘電体層と、
    　前記強誘電体層上の第２の導電層と、を有し、
    　前記第１の導電層は、第１の凹部を有し、
    　前記強誘電体層は、前記第１の凹部に沿って形成された領域を有し、
    　前記領域は、第２の凹部を有し、
    　前記第２の導電層は、前記第２の凹部を埋め込むように設けられ、
    　前記強誘電体層は、ハフニウムと、ジルコニウムと、酸素と、を有し、
    　前記強誘電体層は、Ｘ線回折による分析において、２θ＝３０．４°付近にピークを有し、
    　前記強誘電体層は、Ｘ線回折による分析において、２θ＝２８．５°の強度が、前記ピークのピーク強度の０．１倍以下であり、かつ、２θ＝３１．６°の強度が、前記ピークのピーク強度の０．１倍以下である、半導体装置。
  2. 　請求項１において、
    　前記第１の導電層及び前記第２の導電層の一方又は両方は、チタンと、窒素と、を有する、半導体装置。
  3. 　請求項１において、
    　前記第１の導電層及び前記第２の導電層の一方又は両方は、タングステンを有する、半導体装置。
  4. 　容量素子と、前記容量素子上のトランジスタと、を有し、
    　前記容量素子は、
    　第１の導電層と、
    　前記第１の導電層上の強誘電体層と、
    　前記強誘電体層上の第２の導電層と、を有し、
    　前記強誘電体層は、ハフニウムと、ジルコニウムと、酸素と、を有し、
    　前記第２の導電層の上面は、前記トランジスタが有する酸化物半導体層の底面の少なくとも一部と接する領域を有する、半導体装置。
  5. 　請求項４において、
    　前記強誘電体層は、Ｘ線回折による分析において、２θ＝３０．４°付近にピークを有し、
    　前記強誘電体層は、Ｘ線回折による分析において、２θ＝２８．５°の強度が、前記ピークのピーク強度の０．１倍以下であり、かつ、２θ＝３１．６°の強度が、前記ピークのピーク強度の０．１倍以下である、半導体装置。
  6. 　請求項４において、
    　前記第１の導電層及び前記第２の導電層の一方又は両方は、チタンと、窒素と、を有する、半導体装置。
  7. 　請求項４において、
    　前記第１の導電層及び前記第２の導電層の一方又は両方は、タングステンを有する、半導体装置。
  8. 　請求項４において、
    　前記第１の導電層は、第１の凹部を有し、
    　前記強誘電体層は、前記第１の凹部に沿って形成された領域を有し、
    　前記領域は、第２の凹部を有し、
    　前記第２の導電層は、前記第２の凹部を埋め込むように設けられる、半導体装置。
  9. 　請求項４において、
    　前記トランジスタのチャネルは、絶縁層が有する開口部の側面に沿って形成される、半導体装置。
  10. 　請求項４において、
    　前記酸化物半導体層は、インジウム及び亜鉛の一方又は両方を有する、半導体装置。
  11. 　基板上に第１の導電層を形成し、
    　前記第１の導電層上に強誘電体層を形成し、
    　前記強誘電体層上に第２の導電層を形成する、半導体装置の作製方法であって、
    　前記第１の導電層は、前記基板の温度を第１の温度として、金属ＣＶＤ法によって形成され、
    　前記強誘電体層は、ハフニウムを含むプリカーサと、ジルコニウムを含むプリカーサと、酸化剤と、を用いて、ＡＬＤ法によって形成され、
    　前記第２の導電層は、前記基板の温度を第２の温度として、金属ＣＶＤ法によって形成され、
    　前記第２の温度は、２５０℃以上３２５℃以下であり、
    　前記第１の温度は、前記第２の温度よりも高い、半導体装置の作製方法。
  12. 　請求項１１において、
    　前記第１の導電層及び前記第２の導電層の一方又は両方は、塩化チタンと、アンモニアと、を用いて形成される、半導体装置の作製方法。
  13. 　請求項１１において、
    　前記第１の導電層及び前記第２の導電層の一方又は両方は、六フッ化タングステンを用いて形成される、半導体装置の作製方法。
  14. 　請求項１１において、
    　前記強誘電体層となる絶縁膜の成膜以降に、４００℃以上６００℃以下の加熱処理を、ランプを用いたＲＴＡ法により行う、半導体装置の作製方法。
  15. 　請求項１１において、
    　前記第１の導電層は第１の凹部を有し、
    　前記強誘電体層は、前記第１の凹部に沿って形成され、
    　前記強誘電体層は、前記第１の凹部と重なる領域に第２の凹部を有し、
    　前記第２の導電層は、前記第２の凹部を埋め込むように形成される、半導体装置の作製方法。
  16. 　請求項１２乃至請求項１５のいずれか一において、
    　前記強誘電体層は、前記第２の導電層を形成して以降のＸ線回折による分析において、２θ＝３０．４°付近にピークを有し、
    　前記強誘電体層は、前記第２の導電層を形成して以降のＸ線回折による分析において、２θ＝２８．５°の強度が、前記ピークのピーク強度の０．１倍以下であり、かつ、２θ＝３１．６°の強度が、前記ピークのピーク強度の０．１倍以下である、半導体装置の作製方法。
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