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WO2024143541A1 - 半導体デバイス、半導体モジュール、および製造方法 - Google Patents

半導体デバイス、半導体モジュール、および製造方法 Download PDF

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WO2024143541A1
WO2024143541A1 PCT/JP2023/047275 JP2023047275W WO2024143541A1 WO 2024143541 A1 WO2024143541 A1 WO 2024143541A1 JP 2023047275 W JP2023047275 W JP 2023047275W WO 2024143541 A1 WO2024143541 A1 WO 2024143541A1
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WO
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electrode plate
main
semiconductor device
main electrode
wiring
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PCT/JP2023/047275
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English (en)
French (fr)
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浩平 山内
英司 望月
龍男 西澤
英樹 岩田
芳孝 西村
政和 鷁頭
龍雅 木口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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Priority to JP2024567982A priority patent/JPWO2024143541A1/ja
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
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    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/161—IGBT having built-in components

Definitions

  • the first main electrode wiring may have a plurality of bumps in contact with the first main electrode
  • the control wiring may have a plurality of bumps in contact with the control electrode
  • the mounting substrate may have an insulating substrate, and a first main electrode wiring, a first main electrode plate, a control wiring, and a control electrode plate formed on the insulating substrate.
  • the mounting substrate may have a heat conductive plate formed on the surface of the insulating substrate opposite the mounting surface.
  • the switching element may be a power MOSFET or an IGBT.
  • the switching element may be a SiC semiconductor element.
  • Any of the above semiconductor modules may include at least one control device that controls at least one semiconductor device mounted on the front surface of the main board.
  • the main board may include a positive terminal connected to the positive side main electrode plate of the first main electrode plate and the second main electrode plate of the at least one first semiconductor device via a positive wiring in the main board, a negative terminal connected to the negative side main electrode plate of the first main electrode plate and the second main electrode plate of the at least one second semiconductor device via a negative wiring in the main board, and an output terminal connected to the negative side main electrode plate of the first main electrode plate and the second main electrode plate of the at least one first semiconductor device and the positive side main electrode plate of the first main electrode plate and the second main electrode plate of the at least second semiconductor device via an output wiring in the main board, and the positive wiring, the negative wiring, and the output wiring may extend in a direction in which each of the at least one first semiconductor device and a corresponding second semiconductor device of the at least one second semiconductor device are aligned.
  • FIG. 1 is a perspective view of a switching element 10 according to this embodiment.
  • the switching element 10 is a semiconductor switching element such as a MOSFET (metal oxide semiconductor field effect transistor).
  • the switching element 10 may be a power MOSFET with a vertical structure.
  • the switching element 10 may be a Si semiconductor element such as a Si-MOSFET, or a SiC semiconductor element such as a SiC-MOSFET that can be switched at higher speeds, or may use a wide-gap semiconductor such as GaN, diamond, a gallium nitride material, a gallium oxide material, AlN, AlGaN, or ZnO.
  • the switching element 10 may be a semiconductor switch element such as an IGBT (insulated gate bipolar transistor), or may be a SiC-IGBT.
  • the switching element 10 may also be a HEMT (high electron mobility transistor).
  • FIG. 5 is a perspective view of the mounting substrate 210 according to this embodiment.
  • the mounting substrate 210 is prepared having wiring patterns of the first main electrode wiring 510, the control wiring 520, and the sub-wiring 530 on the mounting surface of the insulating substrate 500 made of Si, silicon nitride, aluminum nitride, or the like, on which the switching element 10 is to be mounted.
  • the insulating substrate 500 may be made of ceramic materials, etc., including those mentioned above.
  • the sub-wiring 530 is formed of a conductive metal film or metal plate such as copper.
  • the sub-wiring 530 includes a first main electrode contact 513, a wiring 535, and a sub-electrode plate contact 537.
  • the first main electrode contact 513 is shared with the first main electrode wiring 510.
  • the sub-wiring 530 may utilize a portion of the first main electrode contact 513 used by the first main electrode wiring 510.
  • the wiring 535 electrically connects between the first main electrode contact 513 and the sub-electrode plate contact 537.
  • the wiring 535 may have a smaller wiring width than the wiring 515.
  • the sub-electrode plate contact 537 is an area connected to the sub-electrode plate 250.
  • the newly provided electrode plate may be, for example, at least one of a sense electrode plate electrically connected to the sense electrode 130, one or more temperature sense electrode plates respectively connected to the electrodes of the temperature sensor such as the switching element 10 as described above, or an electrode plate (sub-electrode plate, etc.) having the same potential as the second main electrode plate 230.
  • other electrode plates such as the second main electrode plate 230 may be extended into the area resulting from the reduction in the area of the control electrode plate 240.
  • the semiconductor device 200 can reduce the wiring inductance in the path through which the current that drives the semiconductor device 200 (i.e., the current of the control signal that flows through the control electrode 110 of the switching element 10) flows.
  • the P wiring 812, N wiring 813, U wiring 814, V wiring 815, and W wiring 816 may be conductive patterns formed in different layers in the inner layer of the main board 810.
  • the N wiring 813 is formed in two or more layers connected by a conductive through via or the like, and at least a portion of each of the P wiring 812, U wiring 814, V wiring 815, and W wiring 816 is sandwiched between the two layers of the N wiring 813.
  • the main board 810 has, on its front surface, a terminal that is connected to the first main electrode plate 220 of the multiple semiconductor devices 200 via wiring within the main board 810, and a terminal that is connected to the second main electrode plate 230 via wiring within the main board 810.
  • the main board 810 has a P terminal (positive terminal), an N terminal (negative terminal), a U terminal (U-phase output terminal), a V terminal (V-phase output terminal), and a W terminal (W-phase output terminal) on its front surface.
  • the connection between each terminal provided on the front surface of the main board 810 and one or more semiconductor devices 200 by each wiring such as the P wiring 812 will be described later with reference to FIG. 10.
  • FIG. 12 is a schematic diagram of a method for manufacturing a semiconductor module 800 according to this embodiment.
  • this diagram shows the process of S1130 in FIG. 11 using schematic cross-sectional structures of a main substrate 810, a semiconductor device 200, and a heat sink 830.
  • the main substrate 810 has at least one control device 820 mounted on its front surface and has terminals such as a P terminal and a U terminal.
  • Each terminal such as the P terminal and the U terminal may have a structure in which a conductive metal layer is formed by plating or the like on the inner surface of a non-through hole or a through hole that has at least a depth to a wiring layer having a wiring pattern to which each terminal is electrically connected.
  • the semiconductor module 800 can reduce the inductance (also referred to as “main circuit inductance”) between the first main electrode plate 220 and the second main electrode plate 230 of the switching element 10 and each terminal, as well as the inductance (also referred to as “gate control circuit inductance”) between the control electrode plate 240 and the sub-electrode plate 250 of the switching element 10 and the control device 820.
  • inductance also referred to as “main circuit inductance”
  • gate control circuit inductance also referred to as "gate control circuit inductance
  • the semiconductor module 800 in FIG. 8 may also include a gate resistor (not shown).
  • the gate resistor is connected in series to the control wiring between the control electrode plate 240 of the semiconductor device 200 and the control device 820.
  • the gate resistor may be mounted on the main substrate 810, or may be provided on an inner layer of the main substrate 810. By providing the gate resistor on an inner layer of the main substrate 810, the gate resistor can be placed in close proximity to the semiconductor device 200, thereby reducing the voltage oscillations generated at the control electrode 110 of the semiconductor device 200.
  • the semiconductor module 800 in FIG. 8 may also include a snubber capacitor (not shown).
  • the snubber capacitor may be mounted on the main board 810, or may be provided on an inner layer of the main board 810. By providing the snubber capacitor on an inner layer of the main board 810, the snubber capacitor can be placed in close proximity to the semiconductor device 200, thereby making it possible to further suppress high voltages that are transiently generated when the semiconductor device 200 is switched.
  • the placement of the control device 820 mounted on the main board 810 in FIG. 8 may be determined based on the heat distribution of the semiconductor device 200.
  • One example is to avoid the surface of the main board 810 directly above the semiconductor device 200.
  • slits may be provided in the main board 810 around the control device 820.
  • the position at which the control device 820 is mounted on the main board 810 in FIG. 8 is mounted may be determined according to the wiring path of the main wiring.
  • each control device 820 may be placed on the front surface of the main board 810, avoiding a position directly above each main wiring (P wiring 812, N wiring 813, U wiring 814, V wiring 815, and W wiring 816). This makes it possible to prevent the control device 820 from malfunctioning due to the influence of noise generated by a large current flowing through the main wiring.
  • another heat sink may be provided on the surface of the main board 810 opposite the side on which the heat sink 830 is arranged.
  • the heat sink may be a thermal capacity body separate from the heat sink 830.
  • FIG. 15 is a perspective view of a semiconductor device 1500 according to a first modified example of this embodiment.
  • the semiconductor device 1500 is a modified example of the semiconductor device 200 shown in FIGS. 1 to 7, and therefore will not be described below except for the differences.
  • the semiconductor device 1500 may be the same size as the semiconductor device 200, or may have a size close to that of the semiconductor device 200.
  • the semiconductor device 1500 has a structure in which each electrode plate electrically connected to each electrode of a switching element such as the switching element 10 shown in FIG. 1 is exposed on one side of the plate-shaped semiconductor device 1500. In this modified example, the case where the switching element 10 is used as the switching element will be described, but the semiconductor device 1500 may be equipped with a switching element other than the switching element 10.
  • the semiconductor device 1500 includes a mounting substrate 1510, a first main electrode plate 1520, a second main electrode plate 1530, a sub-electrode plate 1550, a control electrode plate 1540, and a sealing portion 1560.
  • the first main electrode plate 1520, the second main electrode plate 1530, the sub-electrode plate 1550, and the control electrode plate 1540 are provided on one surface (the upper surface in the figure) of the semiconductor device 1500.
  • the semiconductor device 1500 may have a structure in which the second main electrode plate 1530 is disposed between the first main electrode plate 1520 and the control electrode plate 1540 on one surface.
  • the mounting substrate 1510 mounts switching elements such as the switching element 10 on its mounting surface (the upper surface in the figure).
  • the mounting substrate 1510 corresponds to the mounting substrate 210 in the semiconductor device 200.
  • the mounting substrate 1510 may mount the switching element 10 by bonding the surface of the switching element 10 on the second main electrode 120 side to the mounting surface of the mounting substrate 1510.
  • the mounting substrate 1510 may have a different wiring and electrode contact pattern than the mounting substrate 210 depending on the difference in the orientation in which the switching element 10 is mounted.
  • the first main electrode plate 1520 is electrically connected to the second main electrode 120 of the switching element 10.
  • the first main electrode plate 1520 corresponds to the first main electrode plate 220 in the semiconductor device 200.
  • the second main electrode plate 1530 is electrically connected to the first main electrode 100 of the switching element 10.
  • the second main electrode plate 1530 corresponds to the second main electrode plate 230 in the semiconductor device 200.
  • the second main electrode plate 1530 is joined to the first main electrode 100 in the area where the first main electrode 100 is formed on the surface of the switching element 10 facing the first main electrode 100.
  • the second main electrode plate 1530 may have a notch so as not to be located above the area where the control electrode 110 is formed on the surface of the switching element 10 facing the first main electrode 100.
  • the second main electrode plate 1530 may be drawn out to the side opposite the first main electrode plate 1520 side (the rear side of the drawing) of the semiconductor device 1500, except for the central portion at the rear side of the drawing adjacent to the control electrode plate 1540, and this drawn out portion may be used as a sub-electrode plate 1550.
  • the sub-electrode plate 1550 corresponds to the sub-electrode plate 250 of the semiconductor device 200.
  • the control electrode plate 1540 is electrically connected to the control electrode 110 of the switching element 10.
  • the control electrode plate 1540 corresponds to the control electrode plate 240 in the semiconductor device 200.
  • the control electrode plate 1540 is joined to the control electrode 110 in the area where the control electrode 110 is formed on the surface on the first main electrode 100 side of the switching element 10.
  • the control electrode plate 1540 may be pulled out to the opposite side (the back side of the drawing) from the first main electrode plate 1520 side in the semiconductor device 1500.
  • the sealing portion 1560 covers the mounting surface of the switching element 10 on the mounting substrate 1510 while exposing the first main electrode plate 1520, the second main electrode plate 1530, and the control electrode plate 1540.
  • the semiconductor device 200 has a structure in which a second main electrode plate 230 to which the second main electrode 120 of the switching element 10 is connected is disposed between a first main electrode plate 220 connected to the first main electrode 100 of the switching element 10 and a control electrode plate 240 connected to the control electrode 110 of the switching element 10, whereas the semiconductor device 1500 may have a structure in which a second main electrode plate 1530 connected to the first main electrode 100 of the switching element 10 is disposed between a first main electrode plate 1520 connected to the second main electrode 120 of the switching element 10 and a control electrode plate 1540 connected to the control electrode 110 of the switching element 10.
  • the first main electrode plate 220 and the second main electrode plate 230 of the semiconductor device 200 and the first main electrode plate 1520 and the second main electrode plate 1530 of the semiconductor device 1500 have the polarity of the main electrodes of the switching element 10 reversed.
  • the first main electrode plate 220 of the semiconductor device 200 is the source and the second main electrode plate 230 is the drain
  • the first main electrode plate 1520 of the semiconductor device 1500 is the drain
  • the second main electrode plate 1530 is the source.
  • the main electrodes of the switching elements such as the switching element 10 mounted on the semiconductor device 1500 that are connected to the first main electrode plate 1520 may be referred to as the first main electrode
  • the main electrode that is connected to the second main electrode plate 1530 may be referred to as the second main electrode.
  • the first main electrode 100 of the switching element 10 is connected to the second main electrode plate 1530 and the second main electrode 120 of the switching element 10 is connected to the first main electrode plate 1520
  • the first main electrode 100 of the switching element 10 is also referred to as the second main electrode
  • the second main electrode 120 of the switching element 10 is also referred to as the first main electrode.
  • the semiconductor module 1600 is an inverter device, similar to the semiconductor module 800.
  • the semiconductor module 1600 is a three-phase inverter, with one semiconductor device 200 assigned to the upper arm and one semiconductor device 200 assigned to the lower arm for each phase.
  • the semiconductor module 1600 has a structure in which multiple semiconductor devices 200 are sandwiched between the main board 1610 and the heat sink 1630. For this reason, the multiple semiconductor devices 200 are not shown in Figs. 16 and 17.
  • the semiconductor module 1600 may include semiconductor devices 200 for one phase, semiconductor devices 200 for two phases, or any number of phases, and may include one or more semiconductor devices 200 for each arm of each phase.
  • the semiconductor module 1600 may have any circuit configuration using semiconductor devices 200 such as a three-level inverter or multilevel inverter having one or more phases, or a diode bridge, and may include any number of semiconductor devices 200 depending on the application.
  • the semiconductor module 1600 may also include semiconductor devices 1500 instead of the semiconductor devices 200 as at least some of the semiconductor devices.
  • the three semiconductor devices of the lower arm are disposed at positions corresponding to between the three control devices 1620b and the three snubber capacitors 1640b (the three snubber capacitors 1640 on the right side of the six snubber capacitors 1640 in the figure) on the rear surface of the main board 1610. Therefore, the three semiconductor devices of the lower arm are arranged in a row in the Y direction in the figure alongside the three semiconductor devices of the upper arm on the rear surface of the main board 1610.
  • Main board 1610 has a P terminal and an N terminal near the edge on the front surface that is at the back in the Y direction in the figure. Main board 1610 also has a U terminal, a V terminal, and a W terminal near the edge on the front surface opposite the edge on which the P terminal and N terminal are provided.
  • the P terminal, N terminal, U terminal, V terminal, and W terminal may have through holes into which bolts or the like can be inserted to secure a high-current wiring cable or bus bar to each terminal.
  • the P wiring between the P terminal and each semiconductor device 200, the N wiring between the N terminal and each semiconductor device 200, the U wiring between the U terminal and the U-phase semiconductor device 200, the V wiring between the V terminal and the V-phase semiconductor device 200, and the W wiring between the W terminal and the W-phase semiconductor device 200 are provided in a range or region in the main board 1610 corresponding to between the three control devices 1620a and the three control devices 1620b in the X direction, and extend in the Y direction.
  • the region in the main board 1610 corresponding to the row of three semiconductor devices 200 in the upper arm to the row of semiconductor devices 200 in the lower arm is shown as the "main wiring region".
  • the main wiring region may be a region in the rectangular main board 1610 from the side on the U terminal, V terminal, and W terminal side to the side on the P terminal and N terminal side in the range between the row of three first semiconductor devices 200 in the upper arm to the row of three second semiconductor devices 200 in the lower arm.
  • the main wiring area will be described further below using the examples of Figures 18 and 19.
  • One or more control devices 1620 are mounted on the front surface of the main board 1610.
  • the control device 1620 corresponds to the control device 820 in the semiconductor module 800.
  • Each of the one or more control devices 1620 is electrically connected to the control electrode plate 240 and the sub-electrode plate 250 of one or more semiconductor devices 200 via wiring in the main board 1610.
  • the control device 1620 controls the semiconductor device 200 by controlling the voltage of the control electrode plate 240 relative to the sub-electrode plate 250 of the semiconductor device 200.
  • Each control device 1620 may be connected to one semiconductor device 200 to control one semiconductor device 200, or may be connected to two or more semiconductor devices 200 to control two or more semiconductor devices 200.
  • the control device 1620 that controls one or more semiconductor devices 1500 may be electrically connected to the control electrode plate 1540 and the sub-electrode plate 1550 of each semiconductor device 1500 via wiring in the main board 1610.
  • the first control wiring area may be an area up to the side extending in the Y direction (the left side in the X direction) of the rectangular main board 1610 located to the left of the main wiring area in the X direction.
  • the first control wiring area will be described further below using the examples of Figures 18 and 19.
  • Each of the three control devices 1620b controls the three second semiconductor devices 200 of the lower arm.
  • the three second control devices 1620b are arranged in a line in the Y direction on the front surface of the semiconductor module 1600, farther away from the three first semiconductor devices 200 of the upper arm than the three second semiconductor devices 200 of the lower arm (i.e., to the right in the X direction in the figure).
  • the area of the main board 1610 where the second control devices 1620b for controlling the lower arm are arranged, which is adjacent to the second semiconductor device 200 of the lower arm side relative to the main wiring area in a top view, is referred to as the "second control wiring area”.
  • the multiple snubber capacitors 1640 are arranged in the main wiring area on the front surface of the main board 1610. At least one snubber capacitor 1640a (also referred to as the "first snubber capacitor 1640a") may be provided corresponding to each phase of the upper arm. In this modified example, three snubber capacitors 1640a are provided corresponding to the three phases of the upper arm. The three snubber capacitors 1640a may be provided above the P wiring in the main board 1610.
  • At least one snubber capacitor 1640b may be provided corresponding to each phase of the lower arm.
  • three snubber capacitors 1640b are provided corresponding to the three phases of the lower arm.
  • the three snubber capacitors 1640b may be provided above the N wiring in the main board 1610.
  • Each snubber capacitor 1640b is connected in parallel with the corresponding semiconductor device 200 between the N wiring and the output wiring of the corresponding phase among the U wiring, V wiring, or W wiring, to suppress the generation of a transient high voltage when the corresponding semiconductor device 200 is switched.
  • each snubber capacitor may be connected between the P wiring and N wiring of the corresponding arm. With such a connection method, the snubber capacitor can also suppress the generation of a transient high voltage when the corresponding semiconductor device 200 is switched.
  • the heat sink 1630 has a structure in which one or more protruding members 1670 and one or more protruding members 1710 are provided on the surface of the plate-like member (main body of the heat sink 1630) opposite the main substrate 1610 and at least one semiconductor device 1500.
  • the plate-like member of the heat sink 1630 may be sized so as not to cover the P terminal, N terminal, U terminal, V terminal, and W terminal on the back surface of the main substrate 1610.
  • Each protrusion member 1670 and each protrusion member 1710 increases the surface area of the heat sink 1630 to improve heat dissipation efficiency.
  • the surface of the heat sink 1630 on which each protrusion member 1670 and each protrusion member 1710 are provided may be in contact with a gas or liquid refrigerant, and may be exposed within the refrigerant flow path.
  • FIG. 18 shows the connections of each wiring in a semiconductor module 1800 according to a third modified example of this embodiment.
  • This modified example is a modified example of the connection structure of each wiring in the semiconductor module 800 shown in FIG. 10, so description will be omitted except for the differences.
  • the six sets of upper and lower arm semiconductor devices 200 are arranged in the order of U-phase, V-phase, W-phase, U-phase, V-phase, and W-phase from the left side of FIG. 10.
  • the six sets of upper and lower arm semiconductor devices 200 are arranged in the order of W-phase, W-phase, V-phase, V-phase, U-phase, and U-phase from the left side of FIG. 18, so that two upper and two lower semiconductor devices 200 corresponding to each phase are adjacent to each other.
  • the at least one semiconductor device 200 includes at least one first semiconductor device 200 (UU1, UU2) and at least one second semiconductor device 200 (UD1, UD2).
  • the at least one first semiconductor device 200 (UU1, UU2) is an upper arm semiconductor device 200 (the upper semiconductor device 200 in the figure)
  • the at least one second semiconductor device 200 (UD1, UD2) is a lower arm semiconductor device 200 (the lower semiconductor device 200 in the figure).
  • the at least one first semiconductor device 200 of the U-phase is also indicated as the first at least one first semiconductor device 200.
  • the at least one second semiconductor device 200 of the U-phase is also indicated as the first at least one second semiconductor device 200.
  • At least the negative main electrode plate (the first main electrode plate 220 as the source) of the first main electrode plate 220 and the second main electrode plate 230 of the first semiconductor device 200 (VU1, VU2) and the positive main electrode plate (the second main electrode plate 230 as the drain) of the first main electrode plate 220 and the second main electrode plate 230 of at least one second semiconductor device 200 (VD1, VD2) are connected to the V terminal, which is the second output terminal, via the V wiring 1815, which is the second output wiring in the main substrate 1610.
  • control devices such as the control device 1620 and most of the control wiring from the control device to the control electrode plate 240 and sub-electrode plate 250 of each semiconductor device 200 are provided in a control wiring area distinct from the main wiring area. This allows the semiconductor module 1800 to prevent noise from being added to the control devices and control wiring within the control wiring area due to a large current flowing through the main wiring arranged in the main wiring area.
  • FIG. 19 shows the connections of the wiring within a semiconductor module 1900 according to a fourth modified example of this embodiment.
  • the semiconductor module 1900 according to this modified example is a modified example of the semiconductor module 1800 shown in FIG. 18, so the following description will be omitted except for the differences.
  • the semiconductor module 1900 includes a semiconductor device 1500 instead of a semiconductor device 200 as each semiconductor device of the lower arm.
  • the second main electrode plate 230 on the positive side of each first semiconductor device 200 is connected to the P terminal via a P wiring 1912 in the main board 1610, as in the semiconductor module 1800.
  • the negative main electrode plate of each second semiconductor device 1500 is the second main electrode plate 1530, so the second main electrode plate 1530 of each second semiconductor device 1500 is connected to the N terminal via an N wiring 1913.
  • the multiple control connectors 2050 are mounted on the front surface of the main board 2010 and are electrically connected to the multiple control devices 2020.
  • the control connectors 2050 correspond to the control connectors 1650 in the semiconductor module 1600.
  • the first control connector 2050a is disposed in a first control wiring area on the front surface of the main board 2010 and is electrically connected to each of the first control devices 2020a.
  • the second control connector 2050b is disposed in a second control wiring area on the front surface of the main board 2010 and is electrically connected to each of the second control devices 2020b.
  • FIG. 21 shows a semiconductor module 2100 according to a sixth modified example of this embodiment together with a film capacitor 2180.
  • This modified example is a modified example of the semiconductor module 1600 shown in FIGS. 16-17, and therefore will not be described below except for the differences. Note that modifications similar to this modified example may be made to each of the semiconductor module 800 shown in FIGS. 8-9, the semiconductor module 1800 shown in FIG. 18, the semiconductor module 1900 shown in FIG. 19, and the semiconductor module 2000 shown in FIG. 20.
  • the semiconductor module 2100 includes one or more semiconductor devices 200, a main board 2110, one or more control devices 2120, and one or more control connectors 2150.
  • the multiple control connectors 2150 are mounted on the front surface of the main board 2110 and are electrically connected to the multiple control devices 2120.
  • the control connectors 2150 correspond to the control connectors 1650 in the semiconductor module 1600.
  • one first control connector 2150a is provided for each upper arm of each phase.
  • Each first control connector 2150a is arranged in a first control wiring area on the front surface of the main board 2110 and is electrically connected to each of the four first control devices 2120a corresponding to each phase.
  • One second control connector 2150b is provided for each lower arm of each phase.
  • Each second control connector 2150b is arranged in a second control wiring area on the front surface of the main board 2110 and is electrically connected to each of the four first control devices 2120b corresponding to each phase.
  • the semiconductor module 2100 may be connected to a type of capacitor other than a film capacitor instead of the film capacitor 2180.
  • a capacitor such as a film capacitor 2180 may be connected between the P terminal and the N terminal.
  • the semiconductor module 2300 may be manufactured by the manufacturing method shown in FIG. 11.
  • one or more semiconductor devices 200 are prepared, each of which has a first main electrode plate 220, a second main electrode plate 230, and a control electrode plate 240 provided on one side, a first main electrode connected to the first main electrode plate 220, a second main electrode connected to the second main electrode plate 230, and a switching element whose control electrode is connected to the control electrode plate 240.
  • Some of the semiconductor devices may be semiconductor devices 1500 instead of the semiconductor devices 200.
  • the thermally conductive material 2390 is provided only in the vicinity or periphery of each semiconductor device 200 in the gap between the main substrate 1610 and the heat sink 1630.
  • the thermally conductive material 2390 is filled in the heat sink recess 2410, and covers the surface and side of the semiconductor device 200 facing the heat sink 1630. This allows the semiconductor module 2500 to improve the cooling efficiency of the semiconductor device 200.
  • the mounting substrate may have a heat conductive plate formed on the surface of the insulating substrate opposite the mounting surface.
  • a semiconductor module in a second aspect, includes at least one semiconductor device, a main substrate to which is connected a first main electrode plate, a second main electrode or a second main electrode plate connected to the second main electrode, and a control electrode plate of the at least one semiconductor device on its back surface, and a heat sink in contact with the surface of the at least one semiconductor device opposite the main substrate.
  • the semiconductor devices among the multiple semiconductor devices assigned to the upper arms of each phase may be arranged in a row on the rear surface of the main board, and the semiconductor devices among the multiple semiconductor devices assigned to the lower arms of each phase may be arranged in a row on the rear surface of the main board alongside the row of semiconductor devices assigned to the upper arms of each phase.
  • the above manufacturing method may further include sealing with a sealant so as to cover the mounting surface of the switching element on the mounting substrate and the surface of the switching element facing the mounting substrate while exposing the first main electrode plate, the second main electrode or the second main electrode plate connected to the second main electrode, and the control electrode plate.

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Abstract

一方の面に第１主電極板、第２主電極板、および制御電極板が設けられ、第１主電極が第１主電極板に接続され、第２主電極が第２主電極板に接続され、制御電極が制御電極板に接続されるスイッチング素子を有する半導体デバイス、および半導体デバイスを備える半導体モジュールを提供する。

Description

半導体デバイス、半導体モジュール、および製造方法
　本発明は、半導体デバイス、半導体モジュール、および製造方法に関する。
　特許文献１には、「複数の半導体チップ３０を含む半導体組立体１１０を備える半導体モジュール１００は、全体としてインバータや、制御回路を含むＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ　Ｐｏｗｅｒ　Ｍｏｄｕｌｅ）などのパワーデバイスを構成できる」（段落００３１）、「一例としてＰＣＢ４０は、ボンディングワイヤ５５により半導体チップ３０と電気的に接続される」（段落００３２）、「外部接続部５０には、ニッケルめっきが施されてよい。外部接続部５０に銅製のバスバーが接続されることにより、半導体組立体１１０の各主端子５２に大電流を適用することができる」（段落００３３）、および「半導体組立体１１０は、半導体チップ３０と主端子５２とを電気的に接続する金属配線板７０を有してよい。金属配線板７０の代わりに、半導体チップ３０と主端子５２とはワイヤやリボンなどの導電部材により電気的に接続されてもよい」（段落００３５）と記載されている。
　特許文献２には、「２つの半導体素子３は、配線部材Ｗ１によって電気的に接続される。一方の半導体素子３は、配線部材Ｗ２を介して第２回路層２４に電気的に接続される。第２回路層２４は、配線部材Ｗ３を介して後述する外部端子２７に電気的に接続される。他方の半導体素子３は、配線部材Ｗ４を介して第３回路層２５に電気的に接続される。第３回路層２５は、配線部材Ｗ５を介して他の外部端子２７に電気的に接続される。」（段落００２３）、「なお、上記した各配線部材には、導体ワイヤが用いられる。導電ワイヤの材質は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。また、配線部材として導電ワイヤ以外の部材を用いることも可能である。例えば、配線部材としてリボンを用いることができる。」（段落００２４）、「絶縁回路基板２及び半導体素子３は、周囲を囲う筐体部としてケース１１により覆われる。ケース１１は、絶縁回路基板２の外周側を囲う環状壁部１２と、絶縁回路基板２及び半導体素子３の上方を覆う蓋部１３と、によって構成され、例えば合成樹脂によって形成される。」（段落００２５）と記載されている。
［先行技術文献］
［特許文献］
　　［特許文献１］　特開２０２１－２６１０号公報
　　［特許文献２］　国際公開第２０２０／１２１６８０号
解決しようとする課題
　半導体モジュールを小型化し、制御回路と半導体デバイスとの物理的距離を低減する。
一般的開示
　本発明の第１の態様においては、一方の面に第１主電極および制御電極を有し、反対の面に第２主電極を有するスイッチング素子と、スイッチング素子の搭載面に第１主電極と接続される第１主電極配線および制御電極と接続される制御配線を有し、スイッチング素子の搭載面におけるスイッチング素子が配置されない領域に、第１主電極配線に接続される第１主電極板、および制御電極に接続される制御電極板を有する搭載基板とを備える半導体デバイスを提供する。
　上記半導体デバイスは、搭載基板におけるスイッチング素子の搭載面およびスイッチング素子における搭載基板側の面を被覆しつつ、第１主電極板と、第２主電極または第２主電極に接続される第２主電極板と、制御電極板とを露出させる封止部を備えてよい。
　上記のいずれかの半導体デバイスにおける、搭載基板におけるスイッチング素子の搭載面において、スイッチング素子は、第１主電極板と、制御電極板の間に配置されてよい。
　上記のいずれかの半導体デバイスにおいて、第１主電極配線は、第１主電極と接触する複数のバンプを有し、制御配線は、制御電極と接触する複数のバンプを有してよい。
　上記のいずれかの半導体デバイスにおいて、搭載基板は、絶縁基板と、絶縁基板上に形成された第１主電極配線、第１主電極板、制御配線、および制御電極板とを有してよい。
　上記のいずれかの半導体デバイスにおいて、搭載基板は、絶縁基板における搭載面とは反対側の面に形成された熱伝導板を有してよい。
　上記のいずれかの半導体デバイスにおいて、搭載基板は、スイッチング素子の搭載面に第１主電極と接続されるサブ配線を更に有し、スイッチング素子の搭載面におけるスイッチング素子が配置されない領域に、サブ配線に接続されるサブ電極板を有してよい。
　上記のいずれかの半導体デバイスにおいて、スイッチング素子は、パワーＭＯＳＦＥＴまたはＩＧＢＴであってよい。
　上記のいずれかの半導体デバイスにおいて、スイッチング素子は、ＳｉＣ半導体素子であってよい。
　本発明の第２の態様においては、少なくとも１つの半導体デバイスと、うら面に少なくとも１つの半導体デバイスの第１主電極板、第２主電極または第２主電極に接続される第２主電極板、および制御電極板が接続される主基板と、少なくとも１つの半導体デバイスにおける主基板と反対側の面に接する放熱器とを備える半導体モジュールを提供する。
　上記の半導体モジュールにおいて、主基板は、主基板内の配線を介して少なくとも１つの半導体デバイスの第１主電極板に接続される端子と、主基板内の配線を介して第２主電極または第２主電極板に接続される端子とを、おもて面に有してよい。
　上記のいずれかの半導体モジュールにおいて、主基板のおもて面に搭載された、少なくとも１つの半導体デバイスを制御する少なくも１つの制御デバイスを備えてよい。
　上記のいずれかの半導体モジュールは、インバータ装置であり、少なくとも１つの半導体デバイスは、１または複数の相のうちの各相の上アームおよび下アームにそれぞれ割り当てられた複数の半導体デバイスを含んでよい。
　上記のいずれかの半導体モジュールにおいて、複数の半導体デバイスのうち各相の上アームに割り当てられた各半導体デバイスは、主基板のうら面に一列に配置され、複数の半導体デバイスのうち各相の下アームに割り当てられた各半導体デバイスは、主基板のうら面において、各相の上アームに割り当てられた各半導体デバイスの列と並んで一列に配置されてよい。
　上記のいずれかの半導体モジュールにおける、主基板のうら面において、各相の上アームに割り当てられた各半導体デバイスは、複数の半導体デバイスのうち対向する下アームに割り当てられた半導体デバイス側に第１主電極板が位置する向きで配置され、主基板のうら面において、各相の下アームに割り当てられた各半導体デバイスは、複数の半導体デバイスのうち対向する上アームに割り当てられた半導体デバイス側に第１主電極板が位置する向きで配置されてよい。
　本発明の第３の態様においては、一方の面に第１主電極および制御電極を有し、反対の面に第２主電極を有するスイッチング素子を準備することと、スイッチング素子を搭載すべき搭載面に第１主電極配線および制御配線を有する搭載基板を作製することと、第１主電極を第１主電極配線に接合し、制御電極を制御配線に接合することにより、搭載基板におけるスイッチング素子を搭載すべき搭載面にスイッチング素子を搭載することと、搭載基板のスイッチング素子を搭載すべき搭載面におけるスイッチング素子が配置されない領域に、第１主電極配線に接続される第１主電極板、および制御電極に接続される制御電極板を接合することとを備える製造方法を提供する。
　上記の製造方法は、搭載基板におけるスイッチング素子の搭載面およびスイッチング素子における搭載基板側の面を被覆しつつ、第１主電極板と、第２主電極または第２主電極に接続される第２主電極板と、制御電極板とを露出させるように封止材による封止を行うことを更に備えてよい。
　上記のいずれかの製造方法は、うら面に少なくとも１つの半導体デバイスの第１主電極板、第２主電極または第２主電極に接続される第２主電極板、および制御電極板が接続される主基板を準備することと、主基板のうら面に少なくとも１つの半導体デバイスを接続することと、少なくとも１つの半導体デバイスにおける主基板と反対側の面に放熱器を取り付けることとを備えてよい。
　上記のいずれかの製造方法は、少なくとも１つの半導体デバイスを制御する少なくも１つの制御デバイスを主基板のおもて面に搭載することを備えてよい。
　本発明の第４の態様においては、一方の面に第１主電極板、第２主電極板、および制御電極板が設けられ、第１主電極が前記第１主電極板に接続され、第２主電極が前記第２主電極板に接続され、制御電極が前記制御電極板に接続されるスイッチング素子を有する少なくとも１つの半導体デバイスと、うら面に前記少なくとも１つの半導体デバイスの前記第１主電極板、前記第２主電極板、および前記制御電極板が接続される主基板と、前記主基板における前記少なくとも１つの半導体デバイスが接続されたうら面に設けられた放熱器とを備える半導体モジュールを提供する。
　上記の半導体モジュールにおいて、前記主基板は、前記少なくとも１つの半導体デバイスの少なくとも一部が埋め込まれる少なくとも１つの主基板凹部をうら面に有し、前記少なくとも１つの半導体デバイスの前記第１主電極板、前記第２主電極板、および前記制御電極板は、前記少なくとも１つの主基板凹部の底面において前記主基板に接続されてよい。
　上記のいずれかの半導体モジュールは、前記主基板および前記放熱器の間の隙間の少なくとも一部に熱伝導材料を備えてよい。
　上記のいずれかの半導体モジュールにおいて、前記放熱器は、前記少なくとも１つの半導体デバイス側の面において、前記少なくとも１つの半導体デバイスに対応する位置に少なくとも１つの放熱器凸部を有してよい。
　上記のいずれかの半導体モジュールにおいて、前記放熱器は、前記少なくとも１つの半導体デバイス側の面において、前記少なくとも１つの半導体デバイスの少なくとも一部が埋め込まれる少なくとも１つの放熱器凹部を有してよい。
　上記のいずれかの半導体モジュールにおいて、前記放熱器は、前記主基板および前記少なくとも１つの半導体デバイス側の面を有する板状部材と、前記板状部材における前記主基板および前記少なくとも１つの半導体デバイス側とは反対の面に設けられた少なくとも１つの突起部材とを有してよく、前記主基板は、前記主基板のおもて面から前記放熱器の前記板状部材を貫通して前記少なくとも１つの突起部材に至る熱伝導性の少なくとも１つの固定部材により前記放熱器に固定されてよい。
　上記のいずれかの半導体モジュールにおいて、前記少なくとも１つの固定部材のそれぞれは、ネジであってよく、前記少なくとも１つの突起部材のそれぞれは、前記ネジを嵌め合わせるネジ穴を有してよい。
　上記のいずれかの半導体モジュールにおいて、前記少なくとも１つの半導体デバイスは、少なくとも１つの第１半導体デバイスと、少なくとも１つの第２半導体デバイスとを含んでよく、前記少なくとも１つの第１半導体デバイスのそれぞれの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板は、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主端子板に電気的に接続されてよい。
　上記のいずれかの半導体モジュールにおいて、前記少なくとも１つの半導体デバイスは、一方の面において第１主電極板および前記制御電極板の間に前記第２主電極板が配置された構造を有してよい。
　上記のいずれかの半導体モジュールにおいて、前記主基板のうら面において、前記少なくとも１つの第１半導体デバイスのそれぞれと、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスとは、前記第１主電極板同士が対向する向きで配置されてよい。
　上記のいずれかの半導体モジュールにおいて、前記主基板のうら面において、前記少なくとも１つの第１半導体デバイスのそれぞれと、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスとは、前記第１主電極板と前記制御電極板とが対向する向きで配置されてよい。
　上記のいずれかの半導体モジュールにおいて、前記主基板は、前記主基板内の正極配線を介して前記少なくとも１つの第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板に接続される正極端子と、前記主基板内の負極配線を介して前記少なくとも１つの第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板に接続される負極端子と、前記主基板内の出力配線を介して、前記少なくとも１つの第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板と前記少なくとも１つの第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板とに接続される出力端子とを備えてよく、前記正極配線、前記負極配線、前記出力配線は、上面視において前記少なくとも１つの第１半導体デバイスから前記少なくとも１つの第２半導体デバイスまでの間に対応する前記主基板の主配線領域に設けられてよい。
　上記のいずれかの半導体モジュールは、前記主基板のうら面に一列に配列された第１および第２の前記少なくとも１つの第１半導体デバイスと、前記主基板のうら面に、前記第１および第２の少なくとも１つの第１半導体デバイスと並んで一列に配列された第１および第２の前記少なくとも１つの第２半導体デバイスと、前記主基板内の第１の前記出力配線を介して、前記第１の少なくとも第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板と前記第１の少なくとも第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板とに接続される第１の前記出力端子と、前記主基板内の第２の前記出力配線を介して、前記第２の少なくとも第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板と前記第２の少なくとも第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板とに接続される第２の前記出力端子とを備えてよく、前記正極配線、前記負極配線、前記第１の出力配線、および前記第２の出力配線は、上面視において前記第１および第２の少なくとも１つの第１半導体デバイスの列から前記第１および第２の少なくとも１つの第２半導体デバイスの列までの間に対応する前記主基板の主配線領域に設けられてよい。
　上記のいずれかの半導体モジュールは、前記主基板のおもて面に搭載され、前記少なくとも１つの第１半導体デバイスのうちの少なくとも１つの前記制御電極板に電気的に接続される少なくとも１つの第１制御デバイスと、前記主基板のおもて面に搭載され、前記少なくとも１つの第２半導体デバイスのうちの少なくとも１つの前記制御電極板に電気的に接続される少なくとも１つの第２制御デバイスとを備えてよく、前記少なくとも１つの第１制御デバイスは、上面視において前記主配線領域に対して前記少なくとも１つの第１半導体デバイス側の第１制御配線領域に配置され、前記少なくとも１つの第２制御デバイスは、上面視において前記主配線領域に対して前記少なくとも１つの第２半導体デバイス側の第２制御配線領域に配置されてよい。
　上記のいずれかの半導体モジュールは、前記主基板のおもて面において前記第１制御配線領域に配置され、前記少なくとも１つの第１制御デバイスに電気的に接続される第１制御コネクタと、前記主基板のおもて面において前記第２制御配線領域に配置され、前記少なくとも１つの第２制御デバイスに電気的に接続される第２制御コネクタとを備えてよい。
　上記のいずれかの半導体モジュールは、前記主基板のおもて面において前記主配線領域に配置された少なくとも１つのスナバコンデンサを備えてよい。
　上記のいずれかの半導体モジュールにおいて、前記主基板のうら面において、前記少なくとも１つの第１半導体デバイスのそれぞれと、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスとは、前記第１主電極板、前記第２主電極板、および前記制御電極板の並びと直交する方向に並んで配置されてよい。
　上記のいずれかの半導体モジュールにおいて、前記主基板は、前記主基板内の正極配線を介して前記少なくとも１つの第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板に接続される正極端子と、前記主基板内の負極配線を介して前記少なくとも１つの第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板に接続される負極端子と、前記主基板内の出力配線を介して、前記少なくとも第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板と前記少なくとも第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板とに接続される出力端子とを備えてよく、前記正極配線、前記負極配線、および前記出力配線は、前記少なくとも１つの第１半導体デバイスのそれぞれと、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスとが並ぶ方向に延伸してよい。
　本発明の第５の態様においては、一方の面に第１主電極板、第２主電極板、および制御電極板が設けられ、第１主電極が前記第１主電極板に接続され、第２主電極が前記第２主電極板に接続され、制御電極が前記制御電極板に接続されるスイッチング素子を有する少なくとも１つの半導体デバイスを準備することと、うら面に前記少なくとも１つの半導体デバイスの前記第１主電極板、前記第２主電極板、および前記制御電極板が接続される主基板を準備することと、前記主基板のうら面に前記少なくとも１つの半導体デバイスを接続することと、前記主基板における前記少なくとも１つの半導体デバイスが接続されたうら面に放熱器を取り付けることとを備える製造方法を提供する。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係るスイッチング素子１０の斜視図である。 本実施形態に係る半導体デバイス２００の斜視図である。 本実施形態に係る半導体デバイス２００の製造方法を示す。 本実施形態に係るスイッチング素子１０に第２主電極板２３０を接合した構成の斜視図である。 本実施形態に係る搭載基板２１０の斜視図である。 本実施形態に係る搭載基板２１０に、第２主電極板２３０が接合されたスイッチング素子１０を接合した構成の斜視図である。 本実施形態に係る搭載基板２１０に、第１主電極板２２０，制御電極板２４０、およびサブ電極板２５０を接合した構成の斜視図である。 本実施形態に係る半導体モジュール８００の斜視図である。 本実施形態に係る半導体モジュール８００の内部構造を示す模式図である。 本実施形態に係る半導体モジュール８００内の各配線の接続を示す。 本実施形態に係る半導体モジュール８００の製造方法を示す。 本実施形態に係る半導体モジュール８００の製造方法の模式図である。 本実施形態に係る半導体モジュール８００の断面の模式図である。 図１３の領域Ｓを拡大した模式図である。 本実施形態の第１変形例に係る半導体デバイス１５００の斜視図である。 本実施形態の第２変形例に係る半導体モジュール１６００の斜視図である。 本実施形態の第２変形例に係る半導体デバイス１５００を放熱器１６３０側から見た図である。 本実施形態の第３変形例に係る半導体モジュール１８００内の各配線の接続を示す。 本実施形態の第４変形例に係る半導体モジュール１９００内の各配線の接続を示す。 本実施形態の第５変形例に係る半導体モジュール２０００を示す。 本実施形態の第６変形例に係る半導体モジュール２１００を示す。 本実施形態の第７変形例に係る半導体モジュール２２００を示す。 本実施形態の第８変形例に係る半導体モジュール２３００の断面の模式図である。 本実施形態の第９変形例に係る半導体モジュール２４００の断面の模式図である。 本実施形態の第１０変形例に係る半導体モジュール２５００の断面の模式図である。 本実施形態の第１１変形例に係る半導体モジュール２６００の断面の模式図である。 本実施形態の第１２変形例に係る半導体モジュール２５００の断面の模式図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係るスイッチング素子１０の斜視図である。スイッチング素子１０は、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）等の半導体スイッチング素子である。スイッチング素子１０は、縦型構造のパワーＭＯＳＦＥＴであってよい。スイッチング素子１０は、Ｓｉ－ＭＯＳＦＥＴ等のＳｉ半導体素子であってよく、より高速にスイッチング可能なＳｉＣ－ＭＯＳＦＥＴ等のＳｉＣ半導体素子であってよく、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ、または、ＺｎＯ等のワイドギャップ半導体を用いたものであってもよい。これに代えて、スイッチング素子１０は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等の半導体スイッチ素子であってよく、ＳｉＣ－ＩＧＢＴであってもよい。また、スイッチング素子１０は、ＨＥＭＴ（高電子移動度トランジスタ）であってもよい。
　スイッチング素子１０は、半導体チップであってよく、一方の面（図中上側の面）に第1主電極１００および制御電極１１０を有し、反対の面に第２主電極１２０を有する。本図の例においては、スイッチング素子１０は、図中上側の面にセンス電極１３０を更に有する。スイッチング素子１０がＭＯＳＦＥＴである場合、スイッチング素子１０は、第1主電極１００および第２主電極１２０としてソースおよびドレインを有し、制御電極１１０としてゲートを有し、センス電極１３０としてセンスソースを有する。スイッチング素子１０がＩＧＢＴである場合、スイッチング素子１０は、第1主電極１００および第２主電極１２０としてエミッタおよびコレクタを有し、制御電極１１０としてゲートを有し、センス電極１３０としてセンスエミッタを有する。本実施形態においては、説明の便宜上、スイッチング素子１０がＭＯＳＦＥＴである場合について示す。
　図２は、本実施形態に係る半導体デバイス２００の斜視図である。図１に示したスイッチング素子１０のようなスイッチング素子を用いる半導体モジュールは、スイッチング素子の一方の面（例えば第２主電極１２０側の面）を基板上の配線パターンに接合し、他方の面の各電極（例えば第１主電極１００、制御電極１１０、およびセンス電極１３０）をワイヤボンディングにより他の配線パターンに電気的に接続した構造をとることが一般的である。このような半導体モジュールは、スイッチング素子を搭載した基板と、各ボンディングワイヤと、正極端子、負極端子、および出力端子に接続される各金属板とを樹脂封止して一体のモジュールとして実現される。
　これに対し、半導体デバイス２００は、スイッチング素子１０の各電極に電気的に接続される各電極板を、板状の半導体デバイス２００の一方の面に露出させる構造を有する。本実施形態において、半導体デバイス２００は、搭載基板２１０と、第１主電極板２２０と、第２主電極板２３０と、制御電極板２４０と、サブ電極板２５０と、封止部２６０とを備える。
　搭載基板２１０は、搭載面（図中上側の面）にスイッチング素子１０を搭載する。第１主電極板２２０は、スイッチング素子１０の第1主電極１００に電気的に接続される。第２主電極板２３０は、スイッチング素子１０の第２主電極１２０に電気的に接続される。制御電極板２４０は、スイッチング素子１０の制御電極１１０に電気的に接続される。サブ電極板２５０は、スイッチング素子１０の第1主電極１００に電気的に接続される。ここで、第１主電極板２２０、第２主電極板２３０、制御電極板２４０、およびサブ電極板２５０は、半導体デバイス２００における搭載基板２１０側とは反対の面（搭載基板２１０におけるスイッチング素子１０搭載面側）に露出する。封止部２６０は、第１主電極板２２０、第２主電極板２３０、制御電極板２４０、およびサブ電極板２５０を露出させつつ搭載基板２１０におけるスイッチング素子１０の搭載面を被覆する。
　スイッチング素子１０のようなスイッチング素子を前述のようにしてモジュール化するのに代えて、本実施形態の半導体デバイス２００を用いて半導体デバイス２００の一方の面の各電極板を基板上の配線パターンに接合することにより、ワイヤボンディングなしにスイッチング素子１０における必要な全電極を基板上の配線に電気的に接続することができる。
　なお、半導体デバイス２００は、センス電極１３０に電気的に接続される電極板を第１主電極板２２０等と同じ面に更に有してよい。また、第１主電極板２２０およびサブ電極板２５０は、いずれもスイッチング素子１０の第1主電極１００に電気的に接続されるが、第１主電極板２２０は面積が大きく大電流を流すために用いられ、サブ電極板２５０は制御電極板２４０とのペアでスイッチング素子１０の制御に用いられる。他の形態においては、半導体デバイス２００はサブ電極板２５０を備えなくてもよく、この場合には第１主電極板２２０はスイッチング素子１０の制御にも用いられる。
　図３は、本実施形態に係る半導体デバイス２００の製造方法を示す。以下、半導体デバイス２００の製造途中の構成を示す図４～７を参照しつつ半導体デバイス２００の製造方法を説明する。Ｓ３００（ステップ３００）において一方の面に第1主電極１００および制御電極１１０を有し、反対の面に第２主電極１２０を有するスイッチング素子１０を準備する。
　Ｓ３１０において、スイッチング素子１０の第２主電極１２０側の面に第２主電極板２３０を接合する。図４は、本実施形態に係るスイッチング素子１０に第２主電極板２３０を接合した構成の斜視図である。第２主電極板２３０は、銅板等の導電性の板である。第２主電極板２３０は、ナノ銀の焼結剤を用いて第２主電極１２０に接合されてよく、金－金間の直接接合により接合されてもよい。これにより、第２主電極板２３０は、スイッチング素子１０の第２主電極１２０と電気的に接続される。第２主電極板２３０は、上記の他に、はんだ材による接合、または銅－銅の直接接合されてもよい。また、第２主電極板２３０に規則的または不規則に配列された複数のバンプとスイッチング素子１０の第２種電極を接合してもよい。
　Ｓ３２０において、搭載基板２１０を作製する。図５は、本実施形態に係る搭載基板２１０の斜視図である。本工程においては、Ｓｉ、窒化ケイ素、または窒化アルミ等の絶縁基板５００におけるスイッチング素子１０を搭載すべき搭載面に第１主電極配線５１０、制御配線５２０、およびサブ配線５３０の配線パターンを有する搭載基板２１０を作製する。絶縁基板５００には、上記を含め、セラミック材料等を用いて作成してもよい。
　第１主電極配線５１０は、銅等の導電性の金属膜または金属板により形成される。第１主電極配線５１０は、第１主電極コンタクト５１３と、配線５１５と、第１主電極板コンタクト５１７とを含む。第１主電極コンタクト５１３は、スイッチング素子１０の第1主電極１００に接続されるエリアである。配線５１５は、第１主電極コンタクト５１３および第１主電極板コンタクト５１７の間を電気的に接続する。第１主電極板コンタクト５１７は、第１主電極板２２０に接続されるエリアである。
　制御配線５２０は、第１主電極配線５１０と同様に、銅等の導電性の金属膜または金属板により形成される。制御配線５２０は、制御電極コンタクト５２３と、配線５２５と、制御電極板コンタクト５２７とを含む。制御電極コンタクト５２３は、スイッチング素子１０の制御電極１１０に接続されるエリアである。配線５２５は、制御電極コンタクト５２３および制御電極板コンタクト５２７の間を電気的に接続する。制御電極板コンタクト５２７は、制御電極板２４０に接続されるエリアである。
　サブ配線５３０は、第１主電極配線５１０と同様に、銅等の導電性の金属膜または金属板により形成される。サブ配線５３０は、第１主電極コンタクト５１３と、配線５３５と、サブ電極板コンタクト５３７とを含む。第１主電極コンタクト５１３は、第１主電極配線５１０と共用される。サブ配線５３０は、第１主電極配線５１０が用いる第１主電極コンタクト５１３の一部を利用してよい。配線５３５は、第１主電極コンタクト５１３およびサブ電極板コンタクト５３７の間を電気的に接続する。配線５３５は、配線５１５と比較して配線幅が小さくてもよい。サブ電極板コンタクト５３７は、サブ電極板２５０に接続されるエリアである。
　ここで、第１主電極配線５１０の第１主電極コンタクト５１３および第１主電極板コンタクト５１７、制御配線５２０の制御電極コンタクト５２３および制御電極板コンタクト５２７、並びにサブ配線５３０のサブ電極板コンタクト５３７等の、スイッチング素子１０の各電極、または、第１主電極板２２０、第２主電極板２３０、制御電極板２４０、およびサブ電極板２５０等の各電極板と接合する領域は、それぞれ規則的または不規則に配列された複数のバンプを有してよい。これらの複数のバンプは、例えば金等の導電性金属のバンプであってよい。これらの複数のバンプは、例えば導電性金属のバンプ前駆体を転写等により各領域に配置して、バンプ前駆体を焼成して硬化させることにより形成してよい。
　Ｓ３３０において、搭載基板２１０における各配線パターンが形成された搭載面にスイッチング素子１０を搭載する。図６は、本実施形態に係る搭載基板２１０に、第２主電極板２３０が接合されたスイッチング素子１０を接合した構成の斜視図である。図４に示したように第２主電極板２３０が接合されたスイッチング素子１０は、図４のスイッチング素子１０の上側の面を下向きにして搭載基板２１０の搭載面に接合される。これにより、スイッチング素子１０の第1主電極１００は第１主電極配線５１０およびサブ配線５３０の第１主電極コンタクト５１３に接合され、スイッチング素子１０の制御電極１１０は制御配線５２０の制御電極コンタクト５２３に接合される。この接合方法は、第２主電極１２０に対する第２主電極板２３０の接合方法と同様であってよい。
　Ｓ３４０において、搭載基板２１０の各配線に各電極板を接合する。図７は、本実施形態に係る搭載基板２１０に、第１主電極板２２０、制御電極板２４０、およびサブ電極板２５０を接合した構成の斜視図である。図６に示したように、第１主電極配線５１０の第１主電極板コンタクト５１７、制御配線５２０の制御電極板コンタクト５２７、およびサブ配線５３０のサブ電極板コンタクト５３７は、搭載基板２１０のスイッチング素子１０を搭載すべき搭載面におけるスイッチング素子１０が配置されない領域に位置する。本工程においては、このような第１主電極板コンタクト５１７、制御電極板コンタクト５２７、およびサブ電極板コンタクト５３７に、第１主電極板２２０、制御電極板２４０、およびサブ電極板２５０をそれぞれ接合する。この接合方法は、第２主電極１２０に対する第２主電極板２３０の接合方法と同様であってよい。
　これにより、第１主電極板２２０、制御電極板２４０、およびサブ電極板２５０は、スイッチング素子１０の搭載面におけるスイッチング素子１０が配置されない領域に位置し、第１主電極配線５１０、制御配線５２０、およびサブ配線５３０にそれぞれ電気的に接続される。このようにして、絶縁基板５００と、絶縁基板５００上に形成された第１主電極配線５１０、第１主電極板２２０、制御配線５２０、制御電極板２４０、サブ配線５３０、およびサブ電極板２５０とを有する搭載基板２１０が作製される。
　ここで、本実施形態に係る半導体デバイス２００においては、搭載基板２１０におけるスイッチング素子１０の搭載面において、スイッチング素子１０は、第１主電極板２２０と、制御電極板２４０の間に配置される。サブ電極板２５０は、スイッチング素子１０に対して制御電極板２４０と同じ側に配置されてよい。これにより、半導体デバイス２００は、半導体デバイス２００の一方の端部に位置する制御電極板２４０およびサブ電極板２５０に制御用の配線を接続可能な構成をとることができる。
　Ｓ３５０において、搭載基板２１０の搭載面を、各電極板が露出するように封止材により封止することにより封止部２６０を形成して、図２に示した半導体デバイス２００を得る。ここで、封止部２６０は、搭載基板２１０におけるスイッチング素子１０の搭載面およびスイッチング素子１０における搭載基板２１０側の面を被覆しつつ、第１主電極板２２０と、第２主電極板２３０と、制御電極板２４０と、サブ電極板２５０とを半導体デバイス２００の端子面（図２の上側の面）に露出させる。この封止は、モールド材による樹脂封止であってよい。
　本工程においては、搭載基板２１０におけるスイッチング素子１０の搭載面およびスイッチング素子１０における搭載基板２１０側の面を被覆するように封止を行った後に、半導体デバイス２００の端子面を研磨して余分な封止材料を削って各電極板を露出させてもよい。他の実施形態においては封止工程は省略されてよく、半導体デバイス２００は封止部２６０を備えなくてもよい。なお、本工程の後に、各電極板の露出面をＳｎでメッキする等により酸化防止膜を形成してもよい。
　以上に示した製造方法によれば、スイッチング素子１０の各電極に電気的に接続される各端子が一方の面に露出する半導体デバイス２００を製造することができる。なお、以上に示した製造方法ではＳ３１０においてスイッチング素子１０の第２主電極１２０側の面に第２主電極板２３０を接合したが、この工程は省略されてもよい。この場合、半導体デバイス２００の端子面には、第２主電極１２０が直接露出してよい。
　また、以上に示した製造方法においては、各工程の順序は可能な範囲で変更してもよい。例えば、Ｓ３３０より前にＳ３４０を行って、搭載基板２１０の各配線に各電極板を接合した後に搭載基板２１０にスイッチング素子１０を搭載してもよい。また、Ｓ３３０の後にＳ３１０を行って、搭載基板２１０をスイッチング素子１０に搭載した後にスイッチング素子１０の第２主電極１２０側の面に第２主電極板２３０を接合してもよい。また、Ｓ３００およびＳ３１０と、Ｓ３２０とはいずれを先に行ってもよく、並行して行ってもよい。
　なお、半導体デバイス２００は、半導体デバイス２００またはスイッチング素子１０の温度を測定するための温度センシング用ダイオードまたはその他の温度センサを備えてよい。この場合、半導体デバイス２００は、例えば温度センシング用ダイオードのアノード電極およびカソード電極のような温度センサの電極に接続される電極板を第１主電極板２２０等と同じ面に更に有してよい。
　また、半導体デバイス２００における、第１主電極板２２０等と同じ面に配置される電極板の数、並びに各電極板の大きさ、形状、および種類等は、半導体デバイス２００の使用形態、半導体デバイス２００に付加される温度センサまたはその他の付加回路等に応じて適宜選択されてよい。例えば、半導体デバイス２００は、制御電極板２４０の面積がより削減されてよく、これによって空きが生じたエリアに新たな電極板が設けられてもよい。新たに設けられる電極板としては、例えば、センス電極１３０に電気的に接続されるセンス電極板、上述したようなスイッチング素子１０等の温度センサの電極にそれぞれ接続される１または２以上の温度センス電極板、または第２主電極板２３０と同電位となる電極板（サブ電極板等）等のうちの少なくとも１つが挙げられる。また、例えば制御電極板２４０の面積を削減することにより空きが生じたエリアに、第２主電極板２３０等の他の電極板を延伸させてもよい。
　このような付加的な電極は、半導体デバイス２００またはスイッチング素子１０の状態を監視するための電気諸量の測定等に用いられてよい。このような付加的な電極は、例えば半導体デバイス２００における制御電極板２４０およびサブ電極板２５０が設けられた側の辺の近傍のように、第１主電極板２２０および第２主電極板２３０、並びにこれらの主電極板に接続される主配線のような大電流の通流経路から離れた位置に配置されてよい。これにより、半導体デバイス２００は、大電流が流れることにより発生するノイズまたは発熱の少なくとも１つが付加的な電極に与える影響を低減することができる。
　また、例えば制御電極板２４０の面積を削減することにより空きが生じたエリアに、サブ電極板２５０とは別の第２のサブ電極板を設けてもよい。サブ電極板２５０（「第１のサブ電極板」とも示す。）および第２のサブ電極板は、サブ電極板同士の間に制御電極板２４０を挟み込むように制御電極板２４０の両側に配置されてよい。このような制御電極板を２つのサブ電極板で挟み込む配置は、図１５における制御電極板１５４０および２つのサブ電極板１５５０と同様である。このような配置を実現するために、搭載基板２１０は、サブ配線５３０に加えて、スイッチング素子１０の第１主電極１００と第２のサブ電極板との間を電気的に接続する第２のサブ配線をスイッチング素子１０の搭載面に有してよい。サブ配線５３０（「第１のサブ配線」とも示す。）および第２のサブ配線は、サブ配線同士の間に制御配線５２０を挟み込むように制御配線５２０の両側に配置されてよい。このように、制御電極板２４０を２つのサブ電極板で挟み込む構成をとることにより、半導体デバイス２００は、半導体デバイス２００を駆動する電流（すなわちスイッチング素子１０の制御電極１１０に流れる制御信号の電流）が流れる経路における配線インダクタンスを低減することができる。
　図８は、本実施形態に係る半導体モジュール８００の斜視図である。図９は、本実施形態に係る半導体モジュール８００の内部構造を示す模式図である。半導体モジュール８００は、１または複数の半導体デバイス２００と、主基板８１０と、１または複数の制御デバイス８２０と、放熱器８３０とを備える。
　本実施形態に係る半導体モジュール８００は、インバータ装置であり、複数の半導体デバイス２００を備える。複数の半導体デバイス２００は、１または複数の相のうちの各相の上アームおよび下アームにそれぞれ割り当てられる。図８および９の例において、半導体モジュール８００は３相インバータであり、相毎に上アームに２つの半導体デバイス２００が割り当てられ、下アームに２つの半導体デバイス２００が割り当てられる。したがって、半導体モジュール８００は、１２個（＝３相×（上アーム２個＋下アーム２個））の半導体デバイス２００を備える。なお、半導体モジュール８００は、用途に応じて任意の数の半導体デバイス２００を備えてよい。
　主基板８１０は、プリント配線基板であってよく、うら面の各電極に複数の半導体デバイス２００のそれぞれの第１主電極板２２０、第２主電極板２３０、制御電極板２４０、およびサブ電極板２５０のそれぞれが接続される。主基板８１０は、内層にＰ配線８１２、Ｎ配線８１３、Ｕ配線８１４、Ｖ配線８１５、およびＷ配線８１６を有する。なお、図９においては、配線層の構造を見やすくするために、主基板８１０の基板の下側にＰ配線８１２、Ｎ配線８１３、Ｕ配線８１４、Ｖ配線８１５、およびＷ配線８１６を別途模式的に図示している。
　Ｐ配線８１２、Ｎ配線８１３、Ｕ配線８１４、Ｖ配線８１５、およびＷ配線８１６は、主基板８１０の内層における互いに異なる層に形成された導電パターンであってよい。本実施形態においては、Ｎ配線８１３は、導電性の貫通ビア等により接続された２層またはそれ以上の数の層に形成され、Ｐ配線８１２、Ｕ配線８１４、Ｖ配線８１５、およびＷ配線８１６のそれぞれの少なくとも一部は、Ｎ配線８１３の２層間に挟まれる。
　主基板８１０は、主基板８１０内の配線を介して複数の半導体デバイス２００の第１主電極板２２０に接続される端子と、主基板８１０内の配線を介して第２主電極板２３０に接続される端子とを、おもて面に有する。本実施形態の例において、主基板８１０は、Ｐ端子（正極端子）、Ｎ端子（負極端子）、Ｕ端子（Ｕ相出力端子）、Ｖ端子（Ｖ相出力端子）、およびＷ端子（Ｗ相出力端子）をおもて面に有する。Ｐ配線８１２等の各配線による、主基板８１０のおもて面に設けられた各端子と１または複数の半導体デバイス２００との接続は、図１０を用いて後述する。
　複数の制御デバイス８２０は、主基板８１０のおもて面に搭載される。１または複数の制御デバイス８２０のそれぞれは、主基板８１０内の配線を介して１または複数の半導体デバイス２００のそれぞれの制御電極板２４０およびサブ電極板２５０に電気的に接続される。各制御デバイス８２０は、半導体デバイス２００のサブ電極板２５０に対する制御電極板２４０の電圧を制御することにより、半導体デバイス２００を制御する。各制御デバイス８２０は、１つの半導体デバイス２００に接続されて１つの半導体デバイス２００を制御してよく、２以上の半導体デバイス２００に接続されて２以上の半導体デバイス２００を制御してもよい。なお、１または複数の制御デバイス８２０は、外部の制御装置からの制御信号を受けて１または複数の半導体デバイス２００を制御してよい。
　放熱器８３０は、１または複数の半導体デバイス２００における主基板８１０と反対側の面に接する。放熱器８３０は、例えばヒートスプレッダ、ヒートシンク、または液冷用の熱交換器であってよい。
　図１０は、本実施形態に係る半導体モジュール８００内の各配線の接続を示す。本図において、半導体デバイス２００（ＵＵ１）および半導体デバイス２００（ＵＵ２）はＵ相上アームに割り当てられ、半導体デバイス２００（ＵＤ１）および半導体デバイス２００（ＵＤ２）はＵ相下アームに割り当てられる。Ｕ相上アームの各半導体デバイス２００の第２主電極板２３０は、Ｐ配線８１２を介してＰ端子に接続される。Ｕ相上アームの各半導体デバイス２００の第１主電極板２２０は、Ｕ配線８１４を介してＵ端子に接続される。Ｕ相下アームの各半導体デバイス２００の第２主電極板２３０は、Ｕ配線８１４を介してＵ端子およびＵ相上アームの各半導体デバイス２００の第１主電極板２２０に接続される。Ｕ相下アームの各半導体デバイス２００の第１主電極板２２０は、Ｎ配線８１３を介してＮ端子に接続される。この接続により、Ｕ相上アームの各半導体デバイス２００およびＵ相下アームの各半導体デバイス２００は、Ｐ端子およびＮ端子の間にこの順に直列に接続され、Ｕ相上アームの各半導体デバイス２００の第１主電極板２２０（例えばソース）とＵ相下アームの各半導体デバイス２００の第２主電極板２３０（例えばドレイン）との間のノードがＵ端子に接続される。
　半導体デバイス２００（ＶＵ１）および半導体デバイス２００（ＶＵ２）はＶ相上アームに割り当てられ、半導体デバイス２００（ＶＤ１）および半導体デバイス２００（ＶＤ２）はＶ相下アームに割り当てられる。Ｖ相上アームおよびＶ相下アームの各半導体デバイス２００は、Ｕ端子に代えてＶ端子に接続される以外はＵ相上アームおよびＵ相下アームの各半導体デバイス２００と同様に接続される。
　半導体デバイス２００（ＷＵ１）および半導体デバイス２００（ＷＵ２）はＷ相上アームに割り当てられ、半導体デバイス２００（ＷＤ１）および半導体デバイス２００（ＷＤ２）はＷ相下アームに割り当てられる。Ｗ相上アームおよびＷ相下アームの各半導体デバイス２００は、Ｕ端子に代えてＷ端子に接続される以外はＵ相上アームおよびＵ相下アームの各半導体デバイス２００と同様に接続される。
　本図に示したように、複数の半導体デバイス２００のうち各相の上アームに割り当てられた各半導体デバイス２００は、主基板８１０のうら面に一列（図中上側の列）に配置されてよい。複数の半導体デバイス２００のうち各相の下アームに割り当てられた各半導体デバイス２００は、主基板８１０のうら面において、各相の上アームに割り当てられた各半導体デバイス２００の列と並んで一列（図中下側の列）に配置されてよい。このような配置により、上アームの各半導体デバイス２００の第２主電極板２３０と、下アームの各半導体デバイス２００の第１主電極板２２０とがそれぞれ一列に並ぶので、Ｐ配線８１２およびＮ配線８１３は、上アームの各半導体デバイス２００の配列方向および下アームの各半導体デバイス２００の配列方向にそれぞれ延伸して各半導体デバイス２００に接続することができる。また、これに伴ってＵ配線８１４、Ｖ配線８１５、およびＷ配線８１６も各半導体デバイス２００の配列方向に延伸して、対応する上アームの各半導体デバイス２００の第１主電極板２２０よび対応する下アームの各半導体デバイス２００の第２主電極板２３０に接続することができる。
　また、本図に示したように、主基板８１０のうら面において、各相の上アームに割り当てられた各半導体デバイス２００は、複数の半導体デバイス２００のうち対向する下アームに割り当てられた半導体デバイス２００側に第１主電極板２２０が位置する向き（図中、第１主電極板２２０が図面下側となる向き）で配置されてよい。主基板８１０のうら面において、各相の下アームに割り当てられた各半導体デバイス２００は、複数の半導体デバイス２００のうち対向する上アームに割り当てられた半導体デバイス２００側に第１主電極板２２０が位置する向き（図中、第１主電極板２２０が図面上側となる向き）で配置されてよい。このような配置においては、各半導体デバイス２００の制御電極板２４０およびサブ電極板２５０は、半導体デバイス２００における、対向アームの半導体デバイス２００とは反対側の端部に位置する。これにより、上下アームの半導体デバイス２００が対向し、大電流が流れるＰ配線８１２、Ｎ配線８１３、Ｕ配線８１４、Ｖ配線８１５、およびＷ配線８１６が配置される領域の外側に制御用の配線を配置可能とすることができる。
　図１１は、本実施形態に係る半導体モジュール８００の製造方法を示す。Ｓ１１００において、少なくとも１つの半導体デバイス２００を準備する。Ｓ１１１０において、うら面に少なくとも１つの半導体デバイス２００の第１主電極板２２０、第２主電極板２３０、制御電極板２４０、およびサブ電極板２５０が接続されるべき主基板８１０を準備する。
　Ｓ１１２０において、少なくとも１つの制御デバイス８２０を主基板８１０のおもて面にはんだ付け等することにより、少なくとも１つの制御デバイス８２０を主基板８１０のおもて面に搭載する。Ｓ１１３０において、主基板８１０のうら面と放熱器８３０との間に少なくとも１つの半導体デバイス２００を挟み込み、主基板８１０のうら面に半導体デバイス２００の各電極板を接続し、各半導体デバイス２００における主基板８１０とは反対側の面に放熱器８３０を取り付ける。
　図１２は、本実施形態に係る半導体モジュール８００の製造方法の模式図である。特に本図は、主基板８１０、半導体デバイス２００、および放熱器８３０の模式的な断面構造を用いて図１１のＳ１１３０の工程を模式的に示す。主基板８１０は、おもて面に少なくとも１つの制御デバイス８２０を搭載し、Ｐ端子およびＵ端子等の各端子を有する。Ｐ端子およびＵ端子等の各端子は、各端子が電気的に接続される配線パターンを有する配線層までの深さを少なくとも有する非貫通穴または貫通穴の内面に導電性の金属層をメッキ等により形成した構造を有してよい。これに代えて、各端子は、各端子が電気的に接続される配線パターンを有する配線層までの深さを少なくとも有する導電性の端子部材（内側にネジ穴を有する柱状の銅部品等）を主基板８１０に埋め込むことにより形成されてもよい。
　主基板８１０は、半導体デバイス２００の第１主電極板２２０と接合されるべき第１主電極板コンタクト１２８０と、第２主電極板２３０と接合されるべき第２主電極板コンタクト１２８５と、制御電極板２４０と接合されるべき制御電極板コンタクト１２９０とをうら面に有する。主基板８１０は、サブ電極板２５０と接合されるべき電極板コンタクトを更に有してよい。Ｕ端子および第１主電極板コンタクト１２８０の間は、導電性の貫通ビアおよびＵ配線８１４により電気的に接続され、Ｐ端子および第２主電極板コンタクト１２８５の間は、Ｐ配線８１２により電気的に接続されてよい。
　図１１のＳ１１３０においては、まず主基板８１０のうら面に少なくとも１つの半導体デバイス２００を接続してよい。すなわち、各半導体デバイス２００の第１主電極板２２０、第２主電極板２３０、制御電極板２４０、およびサブ電極板２５０は、ナノ銀ペーストまたは金－金の直接接合等により、主基板８１０のうら面の対応する電極（本図の第１主電極板２２０であれば第１主電極板コンタクト１２８０、第２主電極板２３０であれば第２主電極板コンタクト１２８５、制御電極板２４０であれば制御電極板コンタクト１２９０）に接続される。
　次に、少なくとも１つの半導体デバイス２００における主基板８１０と反対側の面に放熱器８３０を取り付けてよい。半導体デバイス２００および放熱器８３０は、直接圧着されてよく、熱伝導材料を介して接触してもよい。熱伝導材料は、ペースト状の熱伝導グリースもしくはフィラー等、熱伝導シートもしくは放熱シート、またはその他の任意のＴＩＭ（Ｔｈｅｒｍａｌ　Ｉｎｔｅｒｆａｃｅ　Ｍａｔｅｒｉａｌ）であってよい。また、半導体デバイス２００または放熱器８３０のうちの一方または両方に熱伝導材料を設けた状態で、半導体デバイス２００および放熱器８３０を圧着してよい。本図に示すように、半導体デバイス２００の搭載基板２１０は、絶縁基板５００におけるスイッチング素子１０の搭載面とは反対側の面に形成された熱伝導板１２７０を有してよい。熱伝導板１２７０は、銅板等の、絶縁基板５００よりも熱伝導性が高い熱伝導部品であってよい。
　図１３は、本実施形態に係る半導体モジュール８００の断面の模式図である。図１１のＳ１１３０の工程において、主基板８１０は、本図の例のように、主基板８１０を貫通して放熱器８３０の面上における半導体デバイス２００が位置しない領域に至るネジを放熱器８３０の面に設けたネジ穴にねじ込むことにより、放熱器８３０に固定されてよい。半導体モジュール８００は、本図の構成で販売・使用されてよく、主基板８１０および放熱器８３０の間を樹脂封止等により封止した構成で販売・使用されてもよい。
　図１４は、図１３に示した領域Ｓを拡大した模式図である。半導体デバイス２００における第２主電極板２３０および制御電極板２４０等の電極板は、主基板８１０の各電極コンタクトおよび各配線を介して主基板８１０のおもて面の各端子または制御デバイス８２０に電気的に接続される。半導体モジュール８００は、主基板８１０の内層配線によりスイッチング素子１０とＰ端子等の各端子との間を比較的小さな配線距離で接続することにより、小型化または薄型化することができる。そして、半導体モジュール８００は、スイッチング素子１０の第１主電極板２２０および第２主電極板２３０と各端子との間のインダクタンス（「主回路インダクタンス」とも示す。）、並びに、スイッチング素子１０の制御電極板２４０およびサブ電極板２５０と制御デバイス８２０との間のインダクタンス（「ゲート制御回路インダクタンス」とも示す。）を低減させることができる。
　また、半導体モジュール８００においては、スイッチング素子１０の第２主電極１２０側の面（図中上側の面）には第２主電極板２３０が接合されており、第２主電極板２３０は、主基板８１０内の配線等を介して主基板８１０のおもて面のＰ端子等に電気的に接続される。ここで、このような電気的な接続経路は、銅等の熱伝導性も高い金属材料により形成されるので、半導体モジュール８００は、スイッチング素子１０の第２主電極１２０側の面からの熱を主基板８１０内の配線パターンを通して各端子等へと伝達し、各端子に接続されるブスバー等へと放熱させることができる。
　また、スイッチング素子１０の第1主電極１００および制御電極１１０等の側の面（図中下側の面）は、絶縁基板５００におけるスイッチング素子１０の搭載面側に形成された第１主電極配線５１０の第１主電極コンタクト５１３および制御配線５２０の制御電極コンタクト５２３等に電気的に接続される。半導体モジュール８００は、スイッチング素子１０の制御電極１１０等の側の面からの熱を第１主電極配線５１０および制御配線５２０と、絶縁基板５００と、熱伝導板１２７０とを介して放熱器８３０へと伝達し、放熱器８３０から放熱させることができる。
　本実施形態の変形例として、図１０に示す、半導体デバイス２００の内、半導体デバイス２００（ＵＵ１）及び半導体デバイス２００（ＵＤ１）について、２つの半導体デバイス２００を配線する主基板８１０との組立体で、１相分の上アーム及び下アームが搭載される２ｉｎ１モジュールを構成してもよい。また、３相分の上アーム及び下アームについて、６ｉｎ１モジュールを構成してもよい。この場合、上アーム及び下アームを構成する半導体デバイス２００の個数は１つに限らない。また、この場合、半導体デバイス２００は、図３に示すＳ３５０工程後はダイシング等で個別の半導体デバイス２００に形成されるが、２ｉｎ１モジュールまたは６ｉｎ１モジュールを構成する半導体デバイス２００についてダイシングを行わず一体的な形態としてもよい。
　本実施形態の別の変形例のインバータ装置として、図８の半導体モジュールに図示しない平滑コンデンサがＰ端子及びＮ端子に接続されてよく、Ｕ端子、Ｖ端子及びＷ端子の少なくとも２つに図示しない電流センサを備えてもよい。電流センサは、主基板８１０に搭載されてもよく、図示しない別途の基板に搭載されてもよく、主基板８１０の内層に設けられてもよい。また、電流センサが主基板８１０に搭載される場合は、電流センサの周囲の少なくとも一部に磁気シールド板が適宜設けられてよい。磁気シールド板は、主基板８１０に設けたスリットに差し込むように実装されてよく、主基板８１０の内層にパターン等として実装されてもよい。
　平滑コンデンサと主基板８１０との接続は、主基板８１０に設けられた接続用の端子に平滑コンデンサの端子を接続することにより実現されてよい。このような平滑コンデンサの接続は、図２１に後述する例が挙げられる。また、図８の放熱器８３０は少なくとも１の半導体デバイス２００について別個に設けられていてもよく、すべての半導体デバイス２００について別個に設けられていてもよい。
　また、図８の半導体モジュール８００は、図示しない温度センサを備えてもよい。温度センサは、主基板８１０に搭載されてもよく、主基板８１０の内層に設けられてもよい。温度センサを主基板８１０の内層に設けることで、半導体デバイス２００の温度をより精度よく測定可能とすることができる。
　また、図８の半導体モジュール８００は、図示しないゲート抵抗を備えてもよい。ゲート抵抗は、半導体デバイス２００の制御電極板２４０と制御デバイス８２０との間の制御配線に直列に接続される。ゲート抵抗は、主基板８１０に搭載されてよく、主基板８１０の内層に設けられてもよい。ゲート抵抗を主基板８１０の内層に設けることで、半導体デバイス２００の直近にゲート抵抗を配置できるため、半導体デバイス２００の制御電極１１０で発生する電圧の振動を低減することができる。
　また、図８の半導体モジュール８００は、図示しないスナバコンデンサを備えてもよい。スナバコンデンサは、主基板８１０に搭載されてよく、主基板８１０の内層に設けられてもよい。スナバコンデンサを主基板８１０の内層に設けることで、半導体デバイス２００の直近にスナバコンデンサを配置することができるので、半導体デバイス２００のスイッチング時に過渡的に発生する高電圧をより抑制することができる。
　また、図８の半導体モジュール８００は図示しない、少なくとも制御デバイスを制御するため信号を生成する外部の制御装置を主基板８１０のおもて面の少なくとも一部を覆うように設置してもよい。このように生成された制御信号は、図１６に後述する制御コネクタを介し制御デバイスに入力される。
　図８の主基板８１０に搭載される制御デバイス８２０は、半導体デバイス２００の発熱分布によって搭載される配置が決められてもよい。一例として、半導体デバイス２００の直上に対応する主基板８１０の面を避けることが挙げられる。また、搭載に際して温度の影響を緩和させるために、制御デバイス８２０の周囲の主基板８１０にスリットを設けてもよい。
　また、図８の主基板８１０に搭載される制御デバイス８２０は、主配線の配線経路に応じて搭載される位置が決定されてよい。一例として、各制御デバイス８２０は、主基板８１０のおもて面における、各主配線（Ｐ配線８１２、Ｎ配線８１３、Ｕ配線８１４、Ｖ配線８１５、およびＷ配線８１６）の直上に対応する位置を避けて配置されてよい。これにより、主配線に流れる大電流によって発生するノイズの影響を受けて制御デバイス８２０が誤動作することを防止することができる。
　図８の主基板８１０には、放熱器８３０が配置される側の反対側の主基板８１０の面に、別の放熱器を設けてもよい。この場合、放熱器８３０とは別個の熱容量体であってもよい。
　図１５は、本実施形態の第１変形例に係る半導体デバイス１５００の斜視図である。半導体デバイス１５００は、図１から７等に示した半導体デバイス２００の変形例であるから、以下相違点を除き説明を省略する。半導体デバイス１５００は、半導体デバイス２００と同一サイズであってよく、半導体デバイス２００に近いサイズを有してもよい。半導体デバイス１５００は、図１に示したスイッチング素子１０等のスイッチング素子の各電極に電気的に接続される各電極板を、板状の半導体デバイス１５００の一方の面に露出させる構造を有する。本変形例においては、スイッチング素子としてスイッチング素子１０を用いる場合について説明するが、半導体デバイス１５００は、スイッチング素子１０以外のスイッチング素子を搭載してもよい。
　本変形例において、半導体デバイス１５００は、搭載基板１５１０と、第１主電極板１５２０と、第２主電極板１５３０と、サブ電極板１５５０と、制御電極板１５４０と、封止部１５６０とを備える。第１主電極板１５２０、第２主電極板１５３０、サブ電極板１５５０、および制御電極板１５４０、は、半導体デバイス１５００の一方の面（図中上側の面）に設けられる。半導体デバイス１５００は、一方の面において第１主電極板１５２０および制御電極板１５４０の間に第２主電極板１５３０が配置された構造を有してよい。
　搭載基板１５１０は、搭載面（図中上側の面）にスイッチング素子１０等のスイッチング素子を搭載する。搭載基板１５１０は、半導体デバイス２００における搭載基板２１０に対応する。搭載基板１５１０は、スイッチング素子１０における第２主電極１２０側の面を搭載基板１５１０の搭載面に接合することによりスイッチング素子１０を搭載してよい。搭載基板１５１０は、スイッチング素子１０を搭載する向きの相違に応じて搭載基板２１０と異なる配線および電極コンタクトのパターンを有してよい。
　第１主電極板１５２０は、スイッチング素子１０の第２主電極１２０に電気的に接続される。第１主電極板１５２０は、半導体デバイス２００における第１主電極板２２０に対応する。第２主電極板１５３０は、スイッチング素子１０の第1主電極１００に電気的に接続される。第２主電極板１５３０は、半導体デバイス２００における第２主電極板２３０に対応する。本変形例において、第２主電極板１５３０は、スイッチング素子１０の第1主電極１００側の面における第1主電極１００が形成された領域において、第1主電極１００と接合される。第２主電極板１５３０は、スイッチング素子１０の第1主電極１００側の面における制御電極１１０が形成された領域の上には位置しないように切り欠きを有してよい。第２主電極板１５３０は、制御電極板１５４０と隣接する図中奥側の中央部分を除いて半導体デバイス１５００における第１主電極板１５２０側とは反対側（図面奥側）へと引き出されてよく、この引出部分がサブ電極板１５５０として用いられてよい。サブ電極板１５５０は、半導体デバイス２００のサブ電極板２５０に対応する。
　制御電極板１５４０は、スイッチング素子１０の制御電極１１０に電気的に接続される。制御電極板１５４０は、半導体デバイス２００における制御電極板２４０に対応する。制御電極板１５４０は、スイッチング素子１０の第1主電極１００側の面における制御電極１１０が形成された領域において、制御電極１１０と接合される。制御電極板１５４０は、半導体デバイス１５００における第１主電極板１５２０側とは反対側（図面奥側）へと引き出されてよい。封止部１５６０は、第１主電極板１５２０、第２主電極板１５３０、および制御電極板１５４０を露出させつつ搭載基板１５１０におけるスイッチング素子１０の搭載面を被覆する。
　ここで、半導体デバイス２００はスイッチング素子１０の第1主電極１００に接続された第１主電極板２２０とスイッチング素子１０の制御電極１１０に接続された制御電極板２４０との間にスイッチング素子１０の第２主電極１２０が接続された第２主電極板２３０が配置された構造を採るのに対し、半導体デバイス１５００はスイッチング素子１０の第２主電極１２０に接続された第１主電極板１５２０とスイッチング素子１０の制御電極１１０に接続された制御電極板１５４０との間にスイッチング素子１０の第1主電極１００に接続された第２主電極板１５３０が配置された構造を採ってよい。この場合、半導体デバイス２００の第１主電極板２２０および第２主電極板２３０と、半導体デバイス１５００の第１主電極板１５２０および第２主電極板１５３０は、スイッチング素子１０の主電極の極性が反転している。例えば、半導体デバイス２００の第１主電極板２２０がソース、第２主電極板２３０がドレインである場合、半導体デバイス１５００の第１主電極板１５２０はドレイン、第２主電極板１５３０はソースとなる。このような電極配置が異なる半導体デバイス２００および半導体デバイス１５００を用いることにより、半導体モジュール８００またはその他の半導体モジュールにおける各半導体デバイスの実装位置に応じて、より適切な電極配置の半導体デバイスを選択して用いることができる。
　なお、説明の便宜上、半導体デバイスの配置に着目する場合等において、半導体デバイス１５００に搭載されたスイッチング素子１０等のスイッチング素子の主電極のうち、第１主電極板１５２０に接続される主電極を第１主電極、第２主電極板１５３０に接続される主電極を第２主電極と示すことがある。例えば、スイッチング素子１０の第1主電極１００が第２主電極板１５３０に接続され、スイッチング素子１０の第２主電極１２０が第１主電極板１５２０に接続される場合、説明の便宜上、スイッチング素子１０の第1主電極１００を第２主電極、スイッチング素子１０の第２主電極１２０を第１主電極とも示す。
　図１６は、本実施形態の第２変形例に係る半導体モジュール１６００の斜視図である。図１７は、本実施形態の第２変形例に係る半導体デバイス１５００を放熱器１６３０側から見た図である。半導体モジュール１６００は、図８から１４に示した半導体モジュール８００の変形例であるから、以下相違点を除き説明を省略する。半導体モジュール１６００は、１または複数の半導体デバイス２００と、主基板１６１０と、１または複数の制御デバイス１６２０と、１または複数のスナバコンデンサ１６４０と、１または複数の制御コネクタ１６５０と、放熱器１６３０と、固定部材１６６０とを備える。
　本変形例に係る半導体モジュール１６００は、半導体モジュール８００と同様にインバータ装置である。図１６および１７の例において、半導体モジュール１６００は３相インバータであり、相毎に上アームに１つの半導体デバイス２００が割り当てられ、下アームに１つの半導体デバイス２００が割り当てられる。したがって、半導体モジュール１６００は、６個（＝３相×（上アーム１個＋下アーム１個））の半導体デバイス２００を備える。半導体モジュール１６００は、図８および図９に示した半導体モジュール８００と同様に、複数の半導体デバイス２００が主基板１６１０および放熱器１６３０の間に挟み込まれた構造をとる。このため、図１６および図１７においては、複数の半導体デバイス２００は不図示である。
　なお、半導体モジュール１６００は、１相分の半導体デバイス２００、２相分の半導体デバイス２００、または任意の相数分の半導体デバイス２００を備えてよく、各相のアーム毎に１または２以上の半導体デバイス２００を備えてよい。また、半導体モジュール１６００は、例えば１または複数相を有する３レベルインバータもしくはマルチレベルインバータ、またはダイオードブリッジ等の半導体デバイス２００を用いる任意の回路構成を有してよく、用途に応じて、任意の数の半導体デバイス２００を備えてよい。また、半導体モジュール１６００は、少なくとも一部の半導体デバイスとして、半導体デバイス２００に代えて半導体デバイス１５００を搭載してもよい。
　主基板１６１０は、半導体モジュール８００における主基板８１０に対応する。主基板１６１０は、うら面に、少なくとも１つの半導体デバイス２００の第１主電極板２２０、第２主電極板２３０、および制御電極板２４０が接続される。半導体モジュール１６００が少なくとも１つの半導体デバイス１５００を搭載する場合には、主基板１６１０は、うら面に、少なくとも１つの半導体デバイス１５００の第１主電極板１５２０、第２主電極板１５３０、および制御電極板１５４０が接続される。
　半導体デバイス２００および半導体デバイス１５００等の半導体デバイスのうち上アームの３つの半導体デバイス（「第１半導体デバイス」とも示す。）は、主基板１６１０のうら面における、３つの制御デバイス１６２０ａおよび３つのスナバコンデンサ１６４０ａ（図中の６つのスナバコンデンサ１６４０のうち左側の３つのスナバコンデンサ１６４０）の間に対応する位置に配置される。したがって、上アームの３つの半導体デバイスは、主基板１６１０のうら面において図中Ｙ方向に一列に配列される。
　下アームの３つの半導体デバイス（「第２半導体デバイス」とも示す。）は、主基板１６１０のうら面における、３つの制御デバイス１６２０ｂおよび３つのスナバコンデンサ１６４０ｂ（図中の６つのスナバコンデンサ１６４０のうち右側の３つのスナバコンデンサ１６４０）の間に対応する位置に配置される。したがって、下アームの３つの半導体デバイスは、主基板１６１０のうら面において、上アームの３つの半導体デバイスと並んで図中Ｙ方向に一列に配列される。
　主基板１６１０は、おもて面における図中Ｙ方向奥の辺の近傍に、Ｐ端子およびＮ端子を有する。また、主基板１６１０は、おもて面におけるＰ端子およびＮ端子が設けられた辺とは反対側の辺の近傍に、Ｕ端子、Ｖ端子、およびＷ端子を有する。Ｐ端子、Ｎ端子、Ｕ端子、Ｖ端子、およびＷ端子は、大電流用の配線ケーブルまたはブスバー等を各端子に固定するためのボルト等を挿入可能な貫通孔を有してよい。
　Ｐ端子と各半導体デバイス２００との間のＰ配線、Ｎ端子と各半導体デバイス２００との間のＮ配線、Ｕ端子とＵ相半導体デバイス２００との間のＵ配線、Ｖ端子とＶ相半導体デバイス２００との間のＶ配線、および、Ｗ端子とＷ相半導体デバイス２００との間のＷ配線は、主基板１６１０内の、Ｘ方向において３つの制御デバイス１６２０ａおよび３つの制御デバイス１６２０ｂの間に対応する範囲または領域内に設けられ、Ｙ方向に延伸する。主基板１６１０における、上アームの３つの半導体デバイス２００の列から下アームの半導体デバイス２００の列までの間に対応する領域を「主配線領域」と示す。主配線領域は、矩形状の主基板１６１０における、上アームの３つの第１半導体デバイス２００の列から下アームの３つの第２半導体デバイス２００の列までの間の範囲でＵ端子、Ｖ端子、およびＷ端子側の辺からＰ端子およびＮ端子側の辺に至る領域であってよい。主配線領域については、図１８および図１９の例を用いてさらに後述する。
　１または複数の制御デバイス１６２０は、主基板１６１０のおもて面に搭載される。制御デバイス１６２０は、半導体モジュール８００における制御デバイス８２０に対応する。１または複数の制御デバイス１６２０のそれぞれは、主基板１６１０内の配線を介して１または複数の半導体デバイス２００のそれぞれの制御電極板２４０およびサブ電極板２５０に電気的に接続される。制御デバイス１６２０は、半導体デバイス２００のサブ電極板２５０に対する制御電極板２４０の電圧を制御することにより、半導体デバイス２００を制御する。各制御デバイス１６２０は、１つの半導体デバイス２００に接続されて１つの半導体デバイス２００を制御してよく、２以上の半導体デバイス２００に接続されて２以上の半導体デバイス２００を制御してもよい。１または２以上の半導体デバイス１５００を制御する制御デバイス１６２０は、主基板１６１０内の配線を介して各半導体デバイス１５００の制御電極板１５４０およびサブ電極板１５５０に電気的に接続されてよい。
　本変形例において、３つの制御デバイス１６２０ａのそれぞれ（「第１制御デバイス１６２０ａ」とも示す。）は、上アームの３つの第１半導体デバイス２００のそれぞれを制御する。３つの第１制御デバイス１６２０ａは、半導体モジュール１６００のおもて面における、下アームの３つの第２半導体デバイス２００に対して上アームの３つの第１半導体デバイス２００よりも遠く（すなわち図中Ｘ方向左側）に、Ｙ方向に並んで配置される。主基板１６１０における、上面視において主配線領域に対して上アームの第１半導体デバイス２００側に接する、上アームの制御用の各第１制御デバイス１６２０ａが配置される領域を「第１制御配線領域」と示す。第１制御配線領域は、矩形状の主基板１６１０における、主配線領域よりもＸ方向左側に位置する、Ｙ方向に延伸する辺（Ｘ方向左側の辺）までの領域であってよい。第１制御配線領域については、図１８および図１９の例を用いてさらに後述する。
　３つの制御デバイス１６２０ｂのそれぞれ（「第２制御デバイス１６２０ｂ」とも示す。）は、下アームの３つの第２半導体デバイス２００をそれぞれ制御する。３つの第２制御デバイス１６２０ｂは、半導体モジュール１６００のおもて面における、上アームの３つの第１半導体デバイス２００に対して下アームの３つの第２半導体デバイス２００よりも遠く（すなわち図中Ｘ方向右側）に、Ｙ方向に並んで配置される。主基板１６１０における、上面視において主配線領域に対して下アームの第２半導体デバイス２００側に接する、下アームの制御用の各第２制御デバイス１６２０ｂが配置される領域を「第２制御配線領域」と示す。第２制御配線領域は、矩形状の主基板１６１０における、主配線領域よりもＸ方向右側に位置する、Ｙ方向に延伸する辺（Ｘ方向右側の辺）までの領域であってよい。第２制御配線領域については、図１８および図１９の例を用いてさらに後述する。
　複数のスナバコンデンサ１６４０は、主基板１６１０のおもて面において主配線領域に配置される。少なくとも１つのスナバコンデンサ１６４０ａのそれぞれ（「第１スナバコンデンサ１６４０ａ」とも示す。）は、上アームの各相に対応して設けられてよい。本変形例においては、上アームの３つの相に対応して３つのスナバコンデンサ１６４０ａが設けられる。３つのスナバコンデンサ１６４０ａは、主基板１６１０内におけるＰ配線の上方に設けられてよい。各スナバコンデンサ１６４０ａは、Ｐ配線と、Ｕ配線、Ｖ配線、またはＷ配線のうち対応する相の出力配線との間に、対応する半導体デバイス２００と並列に接続されて、対応する半導体デバイス２００のスイッチング時に過渡的に高電圧が発生するのを抑える。
　少なくとも１つのスナバコンデンサ１６４０ｂのそれぞれ（「第２スナバコンデンサ１６４０ｂ」とも示す。）は、下アームの各相に対応して設けられてよい。本変形例においては、下アームの３つの相に対応して３つのスナバコンデンサ１６４０ｂが設けられる。３つのスナバコンデンサ１６４０ｂは、主基板１６１０内におけるＮ配線の上方に設けられてよい。各スナバコンデンサ１６４０ｂは、Ｎ配線と、Ｕ配線、Ｖ配線、またはＷ配線のうち対応する相の出力配線との間に、対応する半導体デバイス２００と並列に接続されて、対応する半導体デバイス２００のスイッチング時に過渡的に高電圧が発生するのを抑える。
　なお、各スナバコンデンサは、対応するアームのＰ配線とＮ配線との間に接続されてもよい。スナバコンデンサは、このような接続方法によっても対応する半導体デバイス２００のスイッチング時に過渡的に高電圧が発生するのを抑えることができる。
　少なくとも１つの制御コネクタ１６５０は、主基板１６１０のおもて面に搭載され、少なくとも１つの制御デバイス１６２０に電気的に接続される。半導体モジュール１６００は、少なくとも１つの制御コネクタ１６５０に着脱可能に接続されるケーブルを介して外部の制御装置に電気的に接続される。少なくとも１つの制御デバイス１６２０は、ケーブルおよび少なくとも１つの制御コネクタ１６５０を介して外部の制御装置からの制御信号を受けて１または複数の半導体デバイス２００を制御してよい。
　本変形例において、少なくとも１つの制御コネクタ１６５０ａ（「第１制御コネクタ１６５０ａ」とも示す。）は、主基板１６１０のおもて面において第１制御配線領域に配置され、少なくとも１つの第１制御デバイス１６２０ａに電気的に接続される。少なくとも１つの制御コネクタ１６５０ｂ（「第２制御コネクタ１６５０ｂ」とも示す。）は、主基板１６１０のおもて面において第２制御配線領域に配置され、少なくとも１つの第２制御デバイス１６２０ｂに電気的に接続される。
　放熱器１６３０は、主基板１６１０における少なくとも１つの半導体デバイス１５００が接続されたうら面に設けられる。放熱器１６３０は、１または複数の半導体デバイス２００における主基板８１０と反対側の面に接する。放熱器１６３０は、半導体モジュール８００における放熱器８３０に対応する。放熱器１６３０は、例えばヒートスプレッダ、ヒートシンク、または液冷用の熱交換器であってよい。
　本変形例において、放熱器１６３０は、主基板１６１０および少なくとも１つの半導体デバイス１５００側の面を有する板状部材（放熱器１６３０の本体部分）に対して、板状部材における主基板１６１０および少なくとも１つの半導体デバイス１５００側とは反対の面に１または複数の突起部材１６７０および１または複数の突起部材１７１０が設けられた構造を有する。放熱器１６３０の板状部材は、主基板１６１０のうら面における、Ｐ端子、Ｎ端子、Ｕ端子、Ｖ端子、およびＷ端子を覆わないサイズを有してよい。
　１または複数の突起部材１６７０のそれぞれは、放熱器１６３０の板状部材における主基板１６１０側とは反対の面において突出する円柱状またはその他の任意の形状の突起である。突起部材１６７０は、主基板１６１０のおもて面から放熱器１６３０の板状部材を貫通して突起部材１６７０に至る固定部材１６６０によって主基板１６１０に対して固定される。これにより、放熱器１６３０は、主基板１６１０のうら面に固定される。この点については、図２３の例を用いて後述する。
　複数の突起部材１６７０の少なくとも一部（本図の例においては６つの突起部材１６７０）は、放熱器１６３０における図中Ｘ方向の左右に位置するＹ方向の辺に沿って配列される。また、複数の突起部材１６７０の他の一部（本図の例においては２つの突起部材１６７０）は、放熱器１６３０における図中Ｘ方向の中央部分においてＹ方向の辺に沿って配列される。
　１または複数の突起部材１７１０のそれぞれは、放熱器１６３０の板状部材における主基板１６１０側とは反対の面において突出する円柱状またはその他の任意の形状の突起である。突起部材１６７０は、固定部材１６６０等によって主基板１６１０に対して固定される機能を有しなくてよい。複数の突起部材１７１０は、主基板１６１０の主配線領域に対応する範囲に配置されてもよい。
　各突起部材１６７０および各突起部材１７１０は、放熱器１６３０の表面積を増加させて放熱効率を高める。ここで、放熱器１６３０における各突起部材１６７０および各突起部材１７１０が設けられた面は、気体または液体の冷媒に接してよく、冷媒の流路内に露出されてもよい。
　図１８は、本実施形態の第３変形例に係る半導体モジュール１８００内の各配線の接続を示す。本変形例は、図１０に示した半導体モジュール８００内の各配線の接続構造の変形例であるから、以下相違点を除き説明を省略する。図１０に示した半導体モジュール８００においては、６組の上下アームの半導体デバイス２００が、図１０の左側からＵ相、Ｖ相、Ｗ相、Ｕ相、Ｖ相、Ｗ相の順に配列される。これに対し、図１８に示した半導体モジュール１８００においては、６組の上下アームの半導体デバイス２００が、図１８の左側からＷ相、Ｗ相、Ｖ相、Ｖ相、Ｕ相、Ｕ相のように、各相に対応する上下２つずつの半導体デバイス２００が隣接するように配列される。
　Ｕ相について、少なくとも１つの半導体デバイス２００は、少なくとも１つの第１半導体デバイス２００（ＵＵ１、ＵＵ２）と、少なくとも１つの第２半導体デバイス２００（ＵＤ１、ＵＤ２）とを含む。少なくとも１つの第１半導体デバイス２００（ＵＵ１、ＵＵ２）は、上アームの半導体デバイス２００（図中上側の半導体デバイス２００）であり、少なくとも１つの第２半導体デバイス２００（ＵＤ１、ＵＤ２）は、下アームの半導体デバイス２００（図中下側の半導体デバイス２００）である。Ｕ相の少なくとも１つの第１半導体デバイス２００は、第１の少なくとも１つの第１半導体デバイス２００とも示される。また、Ｕ相の少なくとも１つの第２半導体デバイス２００は、第１の少なくとも１つの第２半導体デバイス２００とも示される。
　同様に、Ｖ相について、少なくとも１つの半導体デバイス２００は、少なくとも１つの第１半導体デバイス２００（ＶＵ１、ＶＵ２）と、少なくとも１つの第２半導体デバイス２００（ＶＤ１、ＶＤ２）とを含む。Ｖ相の少なくとも１つの第１半導体デバイス２００は、第２の少なくとも１つの第１半導体デバイス２００とも示される。また、Ｖ相の少なくとも１つの第２半導体デバイス２００は、第２の少なくとも１つの第２半導体デバイス２００とも示される。
　同様に、Ｗ相について、少なくとも１つの半導体デバイス２００は、少なくとも１つの第１半導体デバイス２００（ＷＵ１、ＷＵ２）と、少なくとも１つの第２半導体デバイス２００（ＷＤ１、ＷＤ２）とを含む。Ｗ相の少なくとも１つの第１半導体デバイス２００は、第３の少なくとも１つの第１半導体デバイス２００とも示される。また、Ｗ相の少なくとも１つの第２半導体デバイス２００は、第３の少なくとも１つの第２半導体デバイス２００とも示される。
　Ｕ相、Ｖ相、およびＷ相の各第１半導体デバイス２００は、主基板１６１０のうら面において一列に配列される。Ｕ相、Ｖ相、およびＷ相の各第２半導体デバイス２００は、主基板１６１０のうら面において、第１半導体デバイス２００の列と並んで一列に配列される。
　本変形例においては、主基板１６１０のうら面において、少なくとも１つの第１半導体デバイス２００のそれぞれと、少なくとも１つの第２半導体デバイス２００のうちの対応する第２半導体デバイス２００とは、第１主電極板２２０同士が対向する向きで配置される。これにより、半導体モジュール１８００は、制御配線が接続される制御電極板２４０およびサブ電極板２５０を対向する半導体デバイス２００の反対側に配置することができ、主電流を流すＰ配線１８１２、Ｎ配線１８１３、Ｕ配線１８１４、Ｖ配線１８１５、およびＷ配線１８１６等の主配線から離して制御配線を配置しやすくすることができる。なお、実装の都合等によっては、主基板１６１０のうら面において、少なくとも１つの第１半導体デバイス２００のそれぞれと、少なくとも１つの第２半導体デバイス２００のうちの対応する第２半導体デバイス２００とは、第１主電極板２２０と制御電極板２４０とが対向する向きで配置されてもよい。
　各相の少なくとも１つの第１半導体デバイス２００（ＵＵ１、ＵＵ２、ＶＵ１、ＶＵ２、ＷＵ１、ＷＵ２）のそれぞれの第１主電極板２２０および第２主電極板２３０のうち正極側の主電極板（本図の例においてはドレインとしての第２主電極板２３０）は、主基板１６１０内のＰ配線１８１２を介してＰ端子に接続される。各相の少なくとも１つの第２半導体デバイス２００（ＵＤ１、ＵＤ２、ＶＤ１、ＶＤ２、ＷＤ１、ＷＤ２）のそれぞれの第１主電極板２２０および第２主電極板２３０のうち負極側の主電極板（ソースとしての第１主電極板２２０）は、主基板１６１０内のＮ配線１８１３を介してＮ端子に接続される。各相の少なくとも１つの第１半導体デバイス２００のそれぞれの第１主電極板２２０および第２主電極板２３０のうちの負極側の主電極板（ソースとしての第１主電極板２２０）は、少なくとも１つの第２半導体デバイス２００のうちの対応する第２半導体デバイス２００の第１主電極板２２０および第２主電極板２３０のうちの正極側の主端子板（ドレインとしての第２主電極板２３０）に電気的に接続される。
　Ｕ相について、少なくとも第１半導体デバイス２００（ＵＵ１、ＵＵ２）の第１主電極板２２０および第２主電極板２３０のうちの負極側の主電極板（ソースとしての第１主電極板２２０）と少なくとも１つの第２半導体デバイス２００（ＵＤ１、ＵＤ２）の第１主電極板２２０および第２主電極板２３０のうちの正極側の主電極板（ドレインとしての第２主電極板２３０）とは、主基板１６１０内の第１の出力配線であるＵ配線１８１４を介して第１の出力端子であるＵ端子に接続される。Ｖ相について、少なくとも第１半導体デバイス２００（ＶＵ１、ＶＵ２）の第１主電極板２２０および第２主電極板２３０のうちの負極側の主電極板（ソースとしての第１主電極板２２０）と少なくとも１つの第２半導体デバイス２００（ＶＤ１、ＶＤ２）の第１主電極板２２０および第２主電極板２３０のうちの正極側の主電極板（ドレインとしての第２主電極板２３０）とは、主基板１６１０内の第２の出力配線であるＶ配線１８１５を介して第２の出力端子であるＶ端子に接続される。Ｗ相について、少なくとも第１半導体デバイス２００（ＷＵ１、ＷＵ２）の第１主電極板２２０および第２主電極板２３０のうちの負極側の主電極板（ソースとしての第１主電極板２２０）と少なくとも１つの第２半導体デバイス２００（ＷＤ１、ＷＤ２）の第１主電極板２２０および第２主電極板２３０のうちの正極側の主電極板（ドレインとしての第２主電極板２３０）とは、主基板１６１０内の第３の出力配線であるＷ配線１８１６を介して第１の出力端子であるＵ端子に接続される。
　Ｐ配線１８１２、Ｎ配線１８１３、Ｕ配線１８１４、Ｖ配線１８１５、およびＷ配線１８１６は、上面視においてＵ相、Ｖ相、およびＷ相の第１半導体デバイス２００の列からＵ相、Ｖ相、およびＷ相の第２半導体デバイス２００の列までの間に対応する主基板１６１０の主配線領域に設けられる。ここで、各半導体デバイス２００の制御電極板２４０が対向する半導体デバイス２００とは反対側に配置されている場合には、主配線領域は、半導体デバイス２００の第１主電極板２２０および第２主電極板２３０までを含む領域であってよい。これに対し、制御デバイス１６２０等の制御デバイスと、制御デバイスから各半導体デバイス２００の制御電極板２４０およびサブ電極板２５０までの制御配線の大部分とは、主配線領域とは区別された制御配線領域に設けられる。これにより、半導体モジュール１８００は、主配線領域に配置された主配線に流れる大電流によって制御配線量域内の制御デバイスおよび制御配線にノイズが加わるのを抑えることができる。
　なお、半導体モジュール８００は、図１０に示した各配線の接続構造に代えて、本変形例に係る各配線の接続構造を有してよい。また、図１６～１７に示した半導体モジュール１６００は、本図において各相のアーム毎の半導体デバイス２００の数を１つとした各配線の接続構造（すなわち、半導体モジュール１８００からＵＵ２、ＵＤ２、ＶＵ２、ＶＤ２、ＷＵ２、およびＷＤ２の各半導体デバイス２００を取り除いた構造）を有してよい。
　図１９は、本実施形態の第４変形例に係る半導体モジュール１９００内の各配線の接続を示す。本変形例に係る半導体モジュール１９００は、図１８に示した半導体モジュール１８００の変形例であるから、以下相違点を除き説明を省略する。
　半導体モジュール１９００は、下アームの各半導体デバイスとして半導体デバイス２００の代わりに半導体デバイス１５００を備える。各第１半導体デバイス２００の正極側の第２主電極板２３０は、半導体モジュール１８００と同様に、主基板１６１０内のＰ配線１９１２を介してＰ端子に接続される。各第２半導体デバイス１５００の負極側の主電極板は第２主電極板１５３０となるので、各第２半導体デバイス１５００の第２主電極板１５３０はＮ配線１９１３を介してＮ端子に接続される。各第２半導体デバイス１５００の正極側の主電極板は第１主電極板１５２０となるので、各第２半導体デバイス１５００の第１主電極板１５２０はＵ配線１９１４、Ｖ配線１９１５、またはＷ配線１９１６を介して対応する第１半導体デバイス２００の第１主電極板２２０およびＵ端子、Ｖ端子、またはＷ端子に接続される。
　本変形例によれば、主電極板の極性が半導体デバイス２００と異なる半導体デバイス１５００と半導体デバイス２００とを用いて上下アームを構成することにより、Ｕ配線１９１４、Ｖ配線１９１５、およびＷ配線１９１６等の出力配線は、対向する第１主電極板２２０および第１主電極板１５２０間を接続すれば足りることになる。したがって、本変形例によれば、Ｐ配線から上下アームの半導体デバイスを経由してＮ配線に至る配線長をさらに短縮することができる。
　図２０は、本実施形態の第５変形例に係る半導体モジュール２０００を示す。本変形例は、図１６～１７に示した半導体モジュール１６００の変形例であるから、以下相違点を除き説明を省略する。なお、図８～９に示した半導体モジュール８００、図１８に示した半導体モジュール１８００、および図１９に示した半導体モジュール１９００のそれぞれに対して、本変形例と同様の変更を施してもよい。半導体モジュール２０００は、１または複数の半導体デバイス２００と、主基板２０１０と、１または複数の制御デバイス２０２０と、１または複数の制御コネクタ２０５０とを備える。
　本変形例に係る半導体モジュール２０００は、インバータ装置における１相分の上下アームに相当する構成を備える。半導体モジュール２０００は、上アームに４つの半導体デバイス２００が割り当てられ、下アームに４つの半導体デバイス２００が割り当てられる。これに代えて、半導体モジュール２０００は、上アームおよび下アームのそれぞれに４以外の数（１、２、３、または５以上の任意の数）の半導体デバイス２００を備えてもよい。半導体モジュール２０００は、図１６～１７に示した半導体モジュール１６００と同様に、複数の半導体デバイス２００が主基板２０１０および図面裏側の放熱器（不図示）の間に挟み込まれた構造をとる。このため、図２０においては、複数の半導体デバイス２００は不図示である。なお、半導体モジュール２０００は、一例として半導体モジュール１９００のように、一部の半導体デバイス２００を半導体デバイス１５００に置き換えた構成を採ってもよい。
　主基板２０１０は、半導体モジュール１６００における主基板１６１０に対応する。主基板２０１０のうら面には、上アームの４つの半導体デバイス２００（第１半導体デバイス２００）が上面視で図中４つの第１制御デバイス２０２０ａの右側に並んで一列に配列され、下アームの４つの半導体デバイス２００（第２半導体デバイス２００）が上面視で図中４つの第２制御デバイス２０２０ｂの左側に並んで一列に配列される。
　主基板２０１０は、おもて面における図中上方の辺の近傍に、Ｐ端子およびＮ端子を有する。また、主基板２０１０は、おもて面におけるＰ端子およびＮ端子が設けられた辺とは反対側の辺の近傍に出力端子を有する。出力端子は、Ｕ端子、Ｖ端子、Ｗ端子、またはその他の端子として使用されてよい。Ｐ端子と上アームの各半導体デバイス２００との間のＰ配線、Ｎ端子と下アームの各半導体デバイス２００との間のＮ配線、および、出力端子と各半導体デバイス２００との間の出力配線は、主基板２０１０内の、上面視において上アームの４つの半導体デバイス２００（図中４つの制御デバイス２０２０ａの右側に相当）から下アームの４つの半導体デバイス２００（図中４つの制御デバイス２０２０ｂの左側に相当）までの間に対応する主配線領域内に設けられ、図中上下方向に延伸する。
　複数の制御デバイス２０２０は、主基板２０１０のおもて面に搭載される。制御デバイス２０２０は、半導体モジュール１６００における制御デバイス１６２０に対応する。本変形例において、４つの制御デバイス２０２０ａのそれぞれ（第１制御デバイス２０２０ａ）は、上アームの４つの第１半導体デバイス２００のそれぞれを制御する。４つの第１制御デバイス２０２０ａは、主基板２０１０のおもて面における、上面視において主配線領域に対して上アームの４つの第１半導体デバイス２００側に接する第１制御配線領域に図中の上下方向に並んで配置される。４つの制御デバイス２０２０ｂのそれぞれ（第２制御デバイス２０２０ｂ）は、下アームの４つの第２半導体デバイス２００のそれぞれを制御する。４つの第２制御デバイス２０２０ｂは、主基板２０１０のおもて面における、上面視において主配線領域に対して下アームの４つの第２半導体デバイス２００側に接する第２制御配線領域に図中の上下方向に並んで配置される。
　複数の制御コネクタ２０５０は、主基板２０１０のおもて面に搭載され、複数の制御デバイス２０２０に電気的に接続される。制御コネクタ２０５０は、半導体モジュール１６００における制御コネクタ１６５０に対応する。本変形例において、第１制御コネクタ２０５０ａは、主基板２０１０のおもて面において第１制御配線領域に配置され、各第１制御デバイス２０２０ａに電気的に接続される。第２制御コネクタ２０５０ｂは、主基板２０１０のおもて面において第２制御配線領域に配置され、各第２制御デバイス２０２０ｂに電気的に接続される。
　複数相を有するインバータ装置は、相数分の半導体モジュール２０００を実装することにより実現されてよい。例えば、３相のインバータ装置は、Ｕ相用の半導体モジュール２０００と、Ｖ相用の半導体モジュール２０００と、Ｗ相用の半導体モジュール２０００とを並列に設けることにより実現される。これらの複数の半導体モジュール２０００は、図中横方向に並んで配置されてよい。これに代えて、複数相を有するインバータ装置は、本図に示した半導体モジュール２０００を基本ブロックとして、複数相分の基本ブロックを１つの主基板を用いて実装することにより実現されてもよい。
　図２１は、本実施形態の第６変形例に係る半導体モジュール２１００をフィルムコンデンサ２１８０と共に示す。本変形例は、図１６～１７に示した半導体モジュール１６００の変形例であるから、以下相違点を除き説明を省略する。なお、図８～９に示した半導体モジュール８００、図１８に示した半導体モジュール１８００、図１９に示した半導体モジュール１９００、および図２０に示した半導体モジュール２０００のそれぞれに対して、本変形例と同様の変更を施してもよい。半導体モジュール２１００は、１または複数の半導体デバイス２００と、主基板２１１０と、１または複数の制御デバイス２１２０と、１または複数の制御コネクタ２１５０とを備える。
　本変形例に係る半導体モジュール２１００は、半導体モジュール１６００と同様にインバータ装置である。本図の例において、半導体モジュール２１００は３相インバータであり、相毎に上アームに４つの半導体デバイス２００が割り当てられ、下アームに４つの半導体デバイス２００が割り当てられる。したがって、半導体モジュール２１００は、２４個（＝３相×（上アーム４個＋下アーム４個））の半導体デバイス２００を備える。半導体モジュール２１００は、図１６～１７に示した半導体モジュール１６００と同様に、複数の半導体デバイス２００が主基板２１１０および図面裏側の放熱器（不図示）の間に挟み込まれた構造をとる。このため、図２１においては、複数の半導体デバイス２００は不図示である。なお、半導体モジュール２１００は、一例として半導体モジュール１９００のように、一部の半導体デバイス２００を半導体デバイス１５００に置き換えた構成を採ってもよい。
　主基板２１１０は、半導体モジュール１６００における主基板１６１０に対応する。主基板２１１０のうら面は、上アームの１２個の半導体デバイス２００（第１半導体デバイス２００）が図中１２個の第１制御デバイス２１２０ａの右側に並んで一列に配列され、下アームの１２個の半導体デバイス２００（第２半導体デバイス２００）が図中１２個の第２制御デバイス２０２０ｂの左側に並んで一列に配列される。
　主基板２１１０は、おもて面における図中上方の辺の近傍に、Ｐ端子およびＮ端子を有する。また、主基板２１１０は、おもて面におけるＰ端子およびＮ端子が設けられた辺とは反対側の辺の近傍にＵ端子、Ｖ端子、およびＷ端子の各出力端子を有する。Ｐ端子と上アームの各半導体デバイス２００との間のＰ配線、Ｎ端子と下アームの各半導体デバイス２００との間のＮ配線、および、各出力端子と対応する各半導体デバイス２００との間の出力配線は、主基板２１１０内の、１２個の制御デバイス２１２０ａの右側および１２個の制御デバイス２１２０ｂの左側の間に対応する主配線領域内に設けられ、図中上下方向に延伸する。半導体モジュール２１００は、図１８の半導体モジュール１８００または図１９の半導体モジュール１９００における各相の各アーム当たりの半導体デバイスを２つから４つに増やした構成を採ってよい。
　複数の制御デバイス２１２０は、主基板２１１０のおもて面に搭載される。制御デバイス２１２０は、半導体モジュール１６００における制御デバイス１６２０に対応する。本変形例において、１２個の制御デバイス２１２０ａのそれぞれ（第１制御デバイス２１２０ａ）は、上アームの１２個の第１半導体デバイス２００のそれぞれを制御する。１２個の第１制御デバイス２１２０ａは、主基板２１１０のおもて面における、上面視において主配線領域に対して上アームの１２個の第１半導体デバイス２００側に接する第１制御配線領域に図中の上下方向に並んで配置される。１２個の制御デバイス２１２０ｂのそれぞれ（第２制御デバイス２１２０ｂ）は、下アームの１２個の第２半導体デバイス２００のそれぞれを制御する。１２個の第２制御デバイス２１２０ｂは、主基板２０１０のおもて面における、上面視において主配線領域に対して下アームの１２個の第２半導体デバイス２００側に接する第２制御配線領域に図中の上下方向に並んで配置される。
　複数の制御コネクタ２１５０は、主基板２１１０のおもて面に搭載され、複数の制御デバイス２１２０に電気的に接続される。制御コネクタ２１５０は、半導体モジュール１６００における制御コネクタ１６５０に対応する。本変形例において、第１制御コネクタ２１５０ａは、各相の上アーム毎に１つずつ設けられる。各第１制御コネクタ２１５０ａは、主基板２１１０のおもて面において第１制御配線領域に配置され、各相に対応する４個の第１制御デバイス２１２０ａにそれぞれ電気的に接続される。第２制御コネクタ２１５０ｂは、各相の下アーム毎に１つずつ設けられる。各第２制御コネクタ２１５０ｂは、主基板２１１０のおもて面において第２制御配線領域に配置され、各相に対応する４個の第１制御デバイス２１２０ｂにそれぞれ電気的に接続される。
　フィルムコンデンサ２１８０は、半導体モジュール２１００におけるＰ端子およびＮ端子が設けられた辺において半導体モジュール２１００に連結することができる。フィルムコンデンサ２１８０は、半導体モジュール２１００と実質的に同じ幅（図中横方向の長さ）を有してよく、半導体モジュール２１００よりも大きい幅または小さい幅を有してもよい。フィルムコンデンサ２１８０は、Ｐ端子およびＮ端子の間に電気的に接続される。フィルムコンデンサ２１８０は、スナバコンデンサ１６４０等のスナバコンデンサと比較して大きな容量を有するコンデンサである。フィルムコンデンサ２１８０は、半導体モジュール２１００のＰ端子およびＮ端子の電位を安定化させ、各出力端子から出力される電流の大きさが大きく変化した場合においてもＰ端子およびＮ端子の電位の変動を抑える。半導体モジュール２１００は、フィルムコンデンサ２１８０の代わりに、フィルムコンデンサ以外の種類のコンデンサに接続されてもよい。図８～９に示した半導体モジュール８００、図１６～１７に示した半導体モジュール１６００、図１８に示した半導体モジュール１８００、図１９に示した半導体モジュール１９００、および図２０に示した半導体モジュール２０００は、フィルムコンデンサ２１８０のようなコンデンサをＰ端子およびＮ端子の間に接続してもよい。
　図２２は、本実施形態の第７変形例に係る半導体モジュール２２００を示す。本変形例は、図１０に示した半導体モジュール８００、図１８に示した半導体モジュール１８００、および図１９に示した半導体モジュール１９００の変形例であるから、以下相違点を除き説明を省略する。なお、図２０に示した半導体モジュール２０００、および図２１に示した半導体モジュール２１００のそれぞれに対して、本変形例と同様の変更を施してもよい。半導体モジュール２２００は、複数の半導体デバイス２００を備える。
　本変形例においては、主基板８１０、主基板１６１０、主基板２０１０、または主基板２１１０等の主基板のうら面において、少なくとも１つの第１半導体デバイス２００のそれぞれと、少なくとも１つの第２半導体デバイス２００のうちの対応する第２半導体デバイス２００とは、第１主電極板２２０、第２主電極板２３０、および制御電極板２４０の並び（半導体デバイス２００における電極板の配列方向）と直交する方向に並んで配置される。本図の例においては、図中上側の第１半導体デバイス２００と、図中下側の第２半導体デバイス２００とは、各電極板の配列方向と直交する方向に並んで配置されている。
　半導体モジュール２２００の正極端子は、正極配線を介して第１半導体デバイス２００の第１主電極板２２０および第２主電極板２３０のうちの正極側の主電極板（本図の例においては上側の半導体デバイス２００の第２主電極板２３０）に接続される。半導体モジュール２２００の負極端子は、負極配線を介して第２半導体デバイス２００の第１主電極板２２０および第２主電極板２３０のうちの負極側の主電極板（本図の例においては下側の半導体デバイス２００の第１主電極板２２０）に接続される。半導体モジュール２２００の出力端子は、出力配線を介して、第１半導体デバイス２００の第１主電極板２２０および第２主電極板２３０のうちの負極側の主電極板（本図の例においては上側の半導体デバイス２００の第１主電極板２２０）と、第２半導体デバイス２００の第１主電極板２２０および第２主電極板２３０のうちの正極側の主電極板と（本図の例においては下側の半導体デバイス２００の第２主電極板２３０）に接続される。
　半導体モジュール２２００において、正極配線、負極配線、および出力配線は、少なくとも１つの第１半導体デバイス２００のそれぞれと、少なくとも１つの第２半導体デバイス２００のうちの対応する第２半導体デバイス２００とが並ぶ方向に延伸する。本図の例においては、正極配線、負極配線、および出力配線は、図中上下方向に延伸する。
　本図の例においては、半導体モジュール２２００は、アーム毎に１つの半導体デバイス２００を備える。これに代えて、半導体モジュール２２００は、アーム毎に２以上の半導体デバイス２００を備えてよく、２以上の第１半導体デバイス２００および２以上の第２半導体デバイス２００が電極板の配列方向と直交する方向に一列に並んで配置されてもよい。また、半導体モジュール２２００は、複数相のそれぞれについて１または２以上の第１半導体デバイス２００および１または２以上の第２半導体デバイス２００を備えてよく、これらの半導体デバイス２００が電極板の配列方向と直交する方向に一列に並んで配置されてもよい。
　図２３は、本実施形態の第８変形例に係る半導体モジュール２３００の断面の模式図である。本変形例は、全体構造としては図１６に示した半導体モジュール１６００の変形例であり、断面構造としては図８～１４に示した半導体モジュール８００の変形例であるから、以下相違点を除き説明を省略する。なお、図１８に示した半導体モジュール１８００、図１９に示した半導体モジュール１９００、図２０に示した半導体モジュール２０００、図２１に示した半導体モジュール２１００、および図２２に示した半導体モジュール２２００のそれぞれに対して、本変形例と同様の変更を施してもよい。
　半導体モジュール２３００は、図１１に示した製造方法により製造されてよい。Ｓ１１００においては、一方の面に第１主電極板２２０、第２主電極板２３０、および制御電極板２４０が設けられ、第１主電極が第１主電極板２２０に接続され、第２主電極が第２主電極板２３０に接続され、制御電極が制御電極板２４０に接続されるスイッチング素子を有する１または複数の半導体デバイス２００を準備する。半導体デバイスの一部は、半導体デバイス２００の代わりに半導体デバイス１５００としてもよい。
　Ｓ１１１０においては、うら面に少なくとも１つの半導体デバイス２００の第１主電極板２２０、第２主電極板２３０、サブ電極板２５０、および制御電極板２４０が接続される主基板１６１０を準備する。本変形例において、主基板１６１０は、少なくとも１つの半導体デバイス２００の少なくとも一部が埋め込まれる少なくとも１つの主基板凹部２３１５をうら面に有する。主基板１６１０は、主基板１６１０のうら面に搭載される全ての半導体デバイス２００のそれぞれに対して、別々の主基板凹部２３１５を有してよい。これに代えて、主基板１６１０は、２以上の半導体デバイス２００に対して、共通の主基板凹部２３１５を有してもよい。
　主基板凹部２３１５は、半導体デバイス２００の厚み以上の深さを有して半導体デバイス２００の全体を凹部内に収容してよい。これに代えて、主基板凹部２３１５は、半導体デバイス２００の厚み未満の深さを有し、半導体デバイス２００の一部のみを凹部内に収容し残りの部分を主基板１６１０のうら面から突出させてもよい。
　Ｓ１１２０において、少なくとも１つの制御デバイス１６２０を主基板１６１０のおもて面にはんだ付け等することにより、少なくとも１つの制御デバイス１６２０を主基板８１０のおもて面に搭載する。本変形例においては、制御デバイス１６２０は、半導体デバイス２００の第１主電極板２２０および第２主電極板２３０に接続される主配線が配置される主配線領域に対して接続先の半導体デバイス２００側に位置する制御配線領域に配置される。
　Ｓ１１３０において、主基板１６１０のうら面と放熱器１６３０との間に少なくとも１つの半導体デバイス２００を挟み込み、主基板１６１０のうら面に半導体デバイス２００の各電極板を接続する。少なくとも１つの半導体デバイス２００の第１主電極板２２０、第２主電極板２３０、および制御電極板２４０は、少なくとも１つの主基板凹部２３１５の底面において主基板１６１０に接続される。なお、Ｓ１１２０およびＳ１１３０においては、少なくとも１つの半導体デバイス２００を主基板１６１０のうら面に接続した後に、少なくとも１つの制御デバイス１６２０を主基板１６１０のおもて面に搭載してもよい。
　そして、主基板１６１０における少なくとも１つの半導体デバイス２００が接続されたうら面に放熱器１６３０を取り付ける。これにより、各半導体デバイス２００における主基板１６１０とは反対側の面に放熱器８３０が取り付けられる。
　主基板１６１０および放熱器１６３０の間の隙間の一部または全体には、熱伝導材料２３９０が埋め込まれ、塗布され、注入され、または貼付される等により設けられてよい。熱伝導材料２３９０は、ペースト状の熱伝導グリースもしくはフィラー等、熱伝導シートもしくは放熱シート、またはその他の任意のＴＩＭ（Ｔｈｅｒｍａｌ　Ｉｎｔｅｒｆａｃｅ　Ｍａｔｅｒｉａｌ）であってよい。熱伝導材料２３９０により、半導体デバイス２００の絶縁基板５００側の面（または熱伝導板１２７０）および主基板１６１０のうら面と放熱器１６３０の間の熱伝導率を高めることができ、半導体デバイス２００および主基板１６１０をより効率良く冷却することができる。
　また、主基板１６１０は、主基板１６１０のおもて面から放熱器１６３０の板状部材を貫通して少なくとも１つの突起部材１６７０に至る熱伝導性の少なくとも１つの固定部材１６６０により放熱器１６３０に固定される。一例として各固定部材１６６０はネジであってよく、各突起部材１６７０はこのネジを嵌め合わせるネジ穴を有してよい。固定部材１６６０および突起部材１６７０は、例えば銅、アルミ、鉄、またはステンレス等の金属製であってよい。これにより、主基板１６１０に放熱器１６３０を固定するための固定部材１６６０は、主基板１６１０からの熱を突起部材１６７０へと伝搬し、突起部材１６７０は固定部材１６６０からの熱を冷媒へと放出することができる。したがって、固定部材１６６０および突起部材１６７０は、主基板１６１０の冷却性能を高めることができる。
　図２４は、本実施形態の第９変形例に係る半導体モジュール２４００の断面の模式図である。本変形例は、図２３に示した半導体モジュール２３００の変形例であるから、以下相違点を除き説明を省略する。なお、図８～１４に示した半導体モジュール８００、図１６に示した半導体モジュール１６００図１８に示した半導体モジュール１８００、図１９に示した半導体モジュール１９００、図２０に示した半導体モジュール２０００、図２１に示した半導体モジュール２１００、および図２２に示した半導体モジュール２２００のそれぞれに対して、本変形例と同様の変更を施してもよい。
　本変形例においては、主基板１６１０は主基板凹部２３１５を有さず、放熱器１６３０は、少なくとも１つの半導体デバイス２００側の面において、少なくとも１つの半導体デバイス２００の少なくとも一部が埋め込まれる少なくとも１つの放熱器凹部２４１０を有する。放熱器１６３０は、主基板１６１０のうら面に搭載される全ての半導体デバイス２００のそれぞれに対して、別々の放熱器凹部２４１０を有してよい。これに代えて、放熱器１６３０は、２以上の半導体デバイス２００に対して共通の放熱器凹部２４１０を有してもよい。放熱器凹部２４１０は、半導体デバイス２００の厚み未満の深さを有し、半導体デバイス２００の一部のみを凹部内に収容し残りの部分を放熱器１６３０の図中上面から突出させてもよい。これに代えて、放熱器凹部２４１０は、半導体デバイス２００の厚み程度の深さを有して半導体デバイス２００の全体を凹部内に収容してよい。
　熱伝導材料２３９０は、ペースト状または流体であってよく、放熱器凹部２４１０内にも充填されてよい。放熱器凹部２４１０の底面には、半導体デバイス２００の下方から周囲へと至る１または複数の溝が形成されてよい。１または複数の溝は、放熱器凹部２４１０の側面にわたって形成されてもよい。これにより、放熱器１６３０を主基板１６１０に固定するために放熱器１６３０が主基板１６１０に押しつけられると、余分な熱伝導材料２３９０は、複数の溝を通って半導体デバイス２００の下方から周囲へと流れ出る。これにより、半導体モジュール２４００は、放熱器１６３０を半導体デバイス２００により密着させることができる。
　半導体モジュール２４００は、放熱器１６３０側に放熱器凹部２４１０を有することにより、主基板１６１０および放熱器１６３０の間の隙間を小さくして主基板１６１０の冷却効率を高めることができる。なお、半導体モジュール２４００の主基板１６１０は、さらに主基板凹部２３１５を有し、主基板凹部２３１５および放熱器凹部２４１０の間に半導体デバイス２００を収容してもよい。
　図２５は、本実施形態の第１０変形例に係る半導体モジュール２５００の断面の模式図である。本変形例は、図２４に示した半導体モジュール２４００の変形例であるから、以下相違点を除き説明を省略する。なお、図８～１４に示した半導体モジュール８００、図１６に示した半導体モジュール１６００、図１８に示した半導体モジュール１８００、図１９に示した半導体モジュール１９００、図２０に示した半導体モジュール２０００、図２１に示した半導体モジュール２１００、および図２２に示した半導体モジュール２２００のそれぞれに対して、本変形例と同様の変更を施してもよい。
　本変形例において、熱伝導材料２３９０は、主基板１６１０および放熱器１６３０の間の隙間における、各半導体デバイス２００の近傍または周辺部のみに設けられる。本図の例においては、熱伝導材料２３９０は、放熱器凹部２４１０内に充填され、半導体デバイス２００の放熱器１６３０側の面および側面を覆う。これにより、半導体モジュール２５００は、半導体デバイス２００の冷却効率を高めることができる。
　図２６は、本実施形態の第１１変形例に係る半導体モジュール２６００の断面の模式図である。本変形例は、図２３に示した半導体モジュール２３００の変形例であるから、以下相違点を除き説明を省略する。なお、図８～１４に示した半導体モジュール８００、図１６に示した半導体モジュール１６００図１８に示した半導体モジュール１８００、図１９に示した半導体モジュール１９００、図２０に示した半導体モジュール２０００、図２１に示した半導体モジュール２１００、および図２２に示した半導体モジュール２２００のそれぞれに対して、本変形例と同様の変更を施してもよい。
　本変形例においては、主基板１６１０は主基板凹部２３１５を有さず、放熱器１６３０は、少なくとも１つの半導体デバイス２００側の面において、少なくとも１つの半導体デバイス２００に対応する位置に少なくとも１つの放熱器凸部２６２０を有する。放熱器１６３０は、主基板１６１０のうら面に搭載される全ての半導体デバイス２００のそれぞれに対して、放熱器凸部２６２０を有してよい。これに代えて、放熱器１６３０は、２以上の半導体デバイス２００に対して共通の放熱器凸部２６２０を有してもよい。
　放熱器凸部２６２０の上面には、半導体デバイス２００の下方から周囲へと至る１または複数の溝が形成されてよい。これにより、放熱器１６３０を主基板１６１０に固定するために放熱器１６３０が主基板１６１０に押しつけられると、余分な熱伝導材料２３９０は、複数の溝を通って半導体デバイス２００の下方から周囲へと流れ出る。これにより、半導体モジュール２６００は、放熱器１６３０を半導体デバイス２００により密着させることができる。
　半導体モジュール２６００は、放熱器１６３０側に放熱器凸部２６２０を有することにより、半導体デバイス２００および放熱器１６３０の間の隙間を小さくして半導体デバイス２００の冷却効率を高めることができる。なお、半導体モジュール２６００の主基板１６１０は、さらに主基板凹部２３１５を有し、半導体デバイス２００の少なくとも一部を収容してもよい。また、主基板１６１０は、各半導体デバイス２００を接続する位置に主基板凸部を有してもよい。
　図２７は、本実施形態の第１２変形例に係る半導体モジュール２７００の断面の模式図である。本変形例は、図２６に示した半導体モジュール２６００の変形例であるから、以下相違点を除き説明を省略する。なお、図８～１４に示した半導体モジュール８００、図１６に示した半導体モジュール１６００、図１８に示した半導体モジュール１８００、図１９に示した半導体モジュール１９００、図２０に示した半導体モジュール２０００、図２１に示した半導体モジュール２１００、および図２２に示した半導体モジュール２２００のそれぞれに対して、本変形例と同様の変更を施してもよい。
　本変形例において、熱伝導材料２３９０は、主基板１６１０および放熱器１６３０の間の隙間における、各半導体デバイス２００の近傍または周辺部のみに設けられる。本図の例においては、熱伝導材料２３９０は、放熱器凸部２６２０上に塗布等により配置され、半導体デバイス２００の放熱器１６３０側の面および側面を覆う。これにより、半導体モジュール２７００は、半導体デバイス２００の冷却効率を高めることができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　本明細書によれば、以下に示す各態様もまた開示される。
　第１の態様においては、一方の面に第１主電極および制御電極を有し、反対の面に第２主電極を有するスイッチング素子と、スイッチング素子の搭載面に第１主電極と接続される第１主電極配線および制御電極と接続される制御配線を有し、スイッチング素子の搭載面におけるスイッチング素子が配置されない領域に、第１主電極配線に接続される第１主電極板、および制御電極に接続される制御電極板を有する搭載基板とを備える半導体デバイスを提供する。
　上記半導体デバイスは、搭載基板におけるスイッチング素子の搭載面およびスイッチング素子における搭載基板側の面を被覆しつつ、第１主電極板と、第２主電極または第２主電極に接続される第２主電極板と、制御電極板とを露出させる封止部を備えてよい。
　上記のいずれかの半導体デバイスにおける、搭載基板におけるスイッチング素子の搭載面において、スイッチング素子は、第１主電極板と、制御電極板の間に配置されてよい。
　上記のいずれかの半導体デバイスにおいて、第１主電極配線は、第１主電極と接触する複数のバンプを有し、制御配線は、制御電極と接触する複数のバンプを有してよい。
　上記のいずれかの半導体デバイスにおいて、搭載基板は、絶縁基板と、絶縁基板上に形成された第１主電極配線、第１主電極板、制御配線、および制御電極板とを有してよい。
　上記のいずれかの半導体デバイスにおいて、搭載基板は、絶縁基板における搭載面とは反対側の面に形成された熱伝導板を有してよい。
　上記のいずれかの半導体デバイスにおいて、搭載基板は、スイッチング素子の搭載面に第１主電極と接続されるサブ配線を更に有し、スイッチング素子の搭載面におけるスイッチング素子が配置されない領域に、サブ配線に接続されるサブ電極板を有してよい。
　上記のいずれかの半導体デバイスにおいて、スイッチング素子は、パワーＭＯＳＦＥＴ、ＩＧＢＴ、またはＨＥＭＴであってよい。
　上記のいずれかの半導体デバイスにおいて、スイッチング素子は、Ｓｉ半導体や、ＳｉＣ半導体素子またはＧａＮ半導体素子であってよい。
　第２の態様においては、少なくとも１つの半導体デバイスと、うら面に少なくとも１つの半導体デバイスの第１主電極板、第２主電極または第２主電極に接続される第２主電極板、および制御電極板が接続される主基板と、少なくとも１つの半導体デバイスにおける主基板と反対側の面に接する放熱器とを備える半導体モジュールを提供する。
　上記の半導体モジュールにおいて、主基板は、主基板内の配線を介して少なくとも１つの半導体デバイスの第１主電極板に接続される端子と、主基板内の配線を介して第２主電極または第２主電極板に接続される端子とを、おもて面に有してよい。
　上記のいずれかの半導体モジュールにおいて、主基板のおもて面に搭載された、少なくとも１つの半導体デバイスを制御する少なくも１つの制御デバイスを備えてよい。
　上記のいずれかの半導体モジュールは、インバータ装置であり、少なくとも１つの半導体デバイスは、１または複数の相のうちの各相の上アームおよび下アームにそれぞれ割り当てられた複数の半導体デバイスを含んでよい。
　上記のいずれかの半導体モジュールにおいて、複数の半導体デバイスのうち各相の上アームに割り当てられた各半導体デバイスは、主基板のうら面に一列に配置され、複数の半導体デバイスのうち各相の下アームに割り当てられた各半導体デバイスは、主基板のうら面において、各相の上アームに割り当てられた各半導体デバイスの列と並んで一列に配置されてよい。
　上記のいずれかの半導体モジュールにおける、主基板のうら面において、各相の上アームに割り当てられた各半導体デバイスは、複数の半導体デバイスのうち対向する下アームに割り当てられた半導体デバイス側に第１主電極板が位置する向きで配置され、主基板のうら面において、各相の下アームに割り当てられた各半導体デバイスは、複数の半導体デバイスのうち対向する上アームに割り当てられた半導体デバイス側に第１主電極板が位置する向きで配置されてよい。
　第３の態様においては、一方の面に第１主電極および制御電極を有し、反対の面に第２主電極を有するスイッチング素子を準備することと、スイッチング素子を搭載すべき搭載面に第１主電極配線および制御配線を有する搭載基板を作製することと、第１主電極を第１主電極配線に接合し、制御電極を制御配線に接合することにより、搭載基板におけるスイッチング素子を搭載すべき搭載面にスイッチング素子を搭載することと、搭載基板のスイッチング素子を搭載すべき搭載面におけるスイッチング素子が配置されない領域に、第１主電極配線に接続される第１主電極板、および制御電極に接続される制御電極板を接合することとを備える製造方法を提供する。
　上記の製造方法は、搭載基板におけるスイッチング素子の搭載面およびスイッチング素子における搭載基板側の面を被覆しつつ、第１主電極板と、第２主電極または第２主電極に接続される第２主電極板と、制御電極板とを露出させるように封止材による封止を行うことを更に備えてよい。
　上記のいずれかの製造方法は、うら面に少なくとも１つの半導体デバイスの第１主電極板、第２主電極または第２主電極に接続される第２主電極板、および制御電極板が接続される主基板を準備することと、主基板のうら面に少なくとも１つの半導体デバイスを接続することと、少なくとも１つの半導体デバイスにおける主基板と反対側の面に放熱器を取り付けることとを備えてよい。
　上記のいずれかの製造方法は、少なくとも１つの半導体デバイスを制御する少なくも１つの制御デバイスを主基板のおもて面に搭載することを備えてよい。
１０　スイッチング素子、１００　第1主電極、１１０　制御電極、１２０　第２主電極、１３０　センス電極、２００　半導体デバイス、２１０　搭載基板、２２０　第１主電極板、２３０　第２主電極板、２４０　制御電極板、２５０　サブ電極板、２６０　封止部、５００　絶縁基板、５１０　第１主電極配線、５１３　第１主電極コンタクト、５１５　配線、５１７　第１主電極板コンタクト、５２０　制御配線、５２３　制御電極コンタクト、５２５　配線、５２７　制御電極板コンタクト、５３０　サブ配線、５３５　配線、５３７　サブ電極板コンタクト、８００　半導体モジュール、８１０　主基板、８１２　Ｐ配線、８１３　Ｎ配線、８１４　Ｕ配線、８１５　Ｖ配線、８１６　Ｗ配線、８２０　制御デバイス、８３０　放熱器、１２７０　熱伝導板、１２８０　第１主電極板コンタクト、１２８５　第２主電極板コンタクト、１２９０　制御電極板コンタクト、１５００　半導体デバイス、１５１０　搭載基板、１５２０　第１主電極板、１５３０　第２主電極板、１５４０　制御電極板、１５５０　サブ電極板、１５６０　封止部、１６００　半導体モジュール、１６１０　主基板、１６２０　制御デバイス、１６３０　放熱器、１６４０　スナバコンデンサ、１６５０　制御コネクタ、１６６０　固定部材、１６７０　突起部材、１７１０　突起部材、１８００　半導体モジュール、１８１２　Ｐ配線、１８１３　Ｎ配線、１８１４　Ｕ配線、１８１５　Ｖ配線、１８１６　Ｗ配線、１９００　半導体モジュール、１９１２　Ｐ配線、１９１３　Ｎ配線、１９１４　Ｕ配線、１９１５　Ｖ配線、１９１６　Ｗ配線、２０００　半導体モジュール、２０１０　主基板、２０２０　制御デバイス、２０５０　制御コネクタ、２１００　半導体モジュール、２１１０　主基板、２１２０　制御デバイス、２１５０　制御コネクタ、２１８０　フィルムコンデンサ、２２００　半導体モジュール、２３００　半導体モジュール、２３１５　主基板凹部、２３９０　熱伝導材料、２４００　半導体モジュール、２４１０　放熱器凹部、２５００　半導体モジュール、２６００　半導体モジュール、２６２０　放熱器凸部、２７００　半導体モジュール。

Claims (38)

  1. 　一方の面に第１主電極および制御電極を有し、反対の面に第２主電極を有するスイッチング素子と、
    　前記スイッチング素子の搭載面に前記第１主電極と接続される第１主電極配線および前記制御電極と接続される制御配線を有し、前記スイッチング素子の搭載面における前記スイッチング素子が配置されない領域に、前記第１主電極配線に接続される第１主電極板、および前記制御電極に接続される制御電極板を有する搭載基板と
    　を備える半導体デバイス。
  2. 　前記搭載基板における前記スイッチング素子の搭載面および前記スイッチング素子における前記搭載基板側の面を被覆しつつ、前記第１主電極板と、前記第２主電極または前記第２主電極に接続される第２主電極板と、前記制御電極板とを露出させる封止部を更に備える請求項１に記載の半導体デバイス。
  3. 　前記搭載基板における前記スイッチング素子の搭載面において、前記スイッチング素子は、前記第１主電極板と、前記制御電極板の間に配置される請求項１または２に記載の半導体デバイス。
  4. 　前記第１主電極配線は、前記第１主電極と接触する複数のバンプを有し、
    　前記制御配線は、前記制御電極と接触する複数のバンプを有する
    　請求項１から３のいずれか一項に記載の半導体デバイス。
  5. 　前記搭載基板は、
    　絶縁基板と、
    　絶縁基板上に形成された前記第１主電極配線、前記第１主電極板、前記制御配線、および前記制御電極板と
    　を有する請求項１から４のいずれか一項に記載の半導体デバイス。
  6. 　前記搭載基板は、前記絶縁基板における前記搭載面とは反対側の面に形成された熱伝導板を有する請求項５に記載の半導体デバイス。
  7. 　前記搭載基板は、前記スイッチング素子の搭載面に前記第１主電極と接続されるサブ配線を更に有し、前記スイッチング素子の搭載面における前記スイッチング素子が配置されない領域に、前記サブ配線に接続されるサブ電極板を有する
    　請求項１から６のいずれか一項に記載の半導体デバイス。
  8. 　前記スイッチング素子は、パワーＭＯＳＦＥＴまたはＩＧＢＴである請求項１から７のいずれか一項に記載の半導体デバイス。
  9. 　前記スイッチング素子は、ＳｉＣ半導体素子である請求項１から８のいずれか一項に記載の半導体デバイス。
  10. 　請求項１から９のいずれか一項に記載の少なくとも１つの半導体デバイスと、
    　うら面に前記少なくとも１つの半導体デバイスの前記第１主電極板、前記第２主電極または前記第２主電極に接続される第２主電極板、および前記制御電極板が接続される主基板と、
    　前記少なくとも１つの半導体デバイスにおける前記主基板と反対側の面に接する放熱器と
    　を備える半導体モジュール。
  11. 　前記主基板は、前記主基板内の配線を介して前記少なくとも１つの半導体デバイスの前記第１主電極板に接続される端子と、前記主基板内の配線を介して前記第２主電極または前記第２主電極板に接続される端子とを、おもて面に有する請求項１０に記載の半導体モジュール。
  12. 　前記主基板のおもて面に搭載された、前記少なくとも１つの半導体デバイスを制御する少なくも１つの制御デバイスを更に備える請求項１０または１１に記載の半導体モジュール。
  13. 　当該半導体モジュールは、インバータ装置であり、
    　前記少なくとも１つの半導体デバイスは、１または複数の相のうちの各相の上アームおよび下アームにそれぞれ割り当てられた複数の半導体デバイスを含む
    　請求項１０から１２のいずれか一項に記載の半導体モジュール。
  14. 　前記複数の半導体デバイスのうち各相の上アームに割り当てられた各半導体デバイスは、前記主基板のうら面に一列に配置され、
    　前記複数の半導体デバイスのうち各相の下アームに割り当てられた各半導体デバイスは、前記主基板のうら面において、各相の上アームに割り当てられた各半導体デバイスの列と並んで一列に配置される
    　請求項１３に記載の半導体モジュール。
  15. 　前記主基板のうら面において、各相の上アームに割り当てられた各半導体デバイスは、前記複数の半導体デバイスのうち対向する下アームに割り当てられた半導体デバイス側に前記第１主電極板が位置する向きで配置され、
    　前記主基板のうら面において、各相の下アームに割り当てられた各半導体デバイスは、前記複数の半導体デバイスのうち対向する上アームに割り当てられた半導体デバイス側に前記第１主電極板が位置する向きで配置される
    　請求項１４に記載の半導体モジュール。
  16. 　一方の面に第１主電極および制御電極を有し、反対の面に第２主電極を有するスイッチング素子を準備することと、
    　前記スイッチング素子を搭載すべき搭載面に第１主電極配線および制御配線を有する搭載基板を作製することと、
    　前記第１主電極を前記第１主電極配線に接合し、前記制御電極を前記制御配線に接合することにより、前記搭載基板における前記スイッチング素子を搭載すべき搭載面に前記スイッチング素子を搭載することと、
    　前記搭載基板の前記スイッチング素子を搭載すべき搭載面における前記スイッチング素子が配置されない領域に、前記第１主電極配線に接続される第１主電極板、および前記制御電極に接続される制御電極板を接合することと
    　を備える製造方法。
  17. 　前記搭載基板における前記スイッチング素子の搭載面および前記スイッチング素子における前記搭載基板側の面を被覆しつつ、前記第１主電極板と、前記第２主電極または前記第２主電極に接続される第２主電極板と、前記制御電極板とを露出させるように封止材による封止を行うことを更に備える請求項１６に記載の製造方法。
  18. 　うら面に少なくとも１つの半導体デバイスの前記第１主電極板、前記第２主電極または前記第２主電極に接続される第２主電極板、および前記制御電極板が接続される主基板を準備することと、
    　前記主基板のうら面に前記少なくとも１つの半導体デバイスを接続することと、
    　前記少なくとも１つの半導体デバイスにおける前記主基板と反対側の面に放熱器を取り付けることと
    　を更に備える請求項１６または１７に記載の製造方法。
  19. 　前記少なくとも１つの半導体デバイスを制御する少なくも１つの制御デバイスを前記主基板のおもて面に搭載することを更に備える請求項１８に記載の製造方法。
  20. 　一方の面に第１主電極板、第２主電極板、および制御電極板が設けられ、第１主電極が前記第１主電極板に接続され、第２主電極が前記第２主電極板に接続され、制御電極が前記制御電極板に接続されるスイッチング素子を有する少なくとも１つの半導体デバイスと、
    　うら面に前記少なくとも１つの半導体デバイスの前記第１主電極板、前記第２主電極板、および前記制御電極板が接続される主基板と、
    　前記主基板における前記少なくとも１つの半導体デバイスが接続されたうら面に設けられた放熱器と
    　を備える半導体モジュール。
  21. 　前記主基板は、前記少なくとも１つの半導体デバイスの少なくとも一部が埋め込まれる少なくとも１つの主基板凹部をうら面に有し、
    　前記少なくとも１つの半導体デバイスの前記第１主電極板、前記第２主電極板、および前記制御電極板は、前記少なくとも１つの主基板凹部の底面において前記主基板に接続される請求項２０に記載の半導体モジュール。
  22. 　前記主基板および前記放熱器の間の隙間の少なくとも一部に熱伝導材料を備える請求項２０または２１に記載の半導体モジュール。
  23. 　前記放熱器は、前記少なくとも１つの半導体デバイス側の面において、前記少なくとも１つの半導体デバイスに対応する位置に少なくとも１つの放熱器凸部を有する請求項２０に記載の半導体モジュール。
  24. 　前記放熱器は、前記少なくとも１つの半導体デバイス側の面において、前記少なくとも１つの半導体デバイスの少なくとも一部が埋め込まれる少なくとも１つの放熱器凹部を有する請求項２０から２２のいずれか一項に記載の半導体モジュール。
  25. 　前記放熱器は、
    　前記主基板および前記少なくとも１つの半導体デバイス側の面を有する板状部材と、
    　前記板状部材における前記主基板および前記少なくとも１つの半導体デバイス側とは反対の面に設けられた少なくとも１つの突起部材と
    　を有し、
    　前記主基板は、前記主基板のおもて面から前記放熱器の前記板状部材を貫通して前記少なくとも１つの突起部材に至る熱伝導性の少なくとも１つの固定部材により前記放熱器に固定される
    　請求項２０から２２のいずれか一項に記載の半導体モジュール。
  26. 　前記少なくとも１つの固定部材のそれぞれは、ネジであり、
    　前記少なくとも１つの突起部材のそれぞれは、前記ネジを嵌め合わせるネジ穴を有する
    　請求項２５に記載の半導体モジュール。
  27. 　前記少なくとも１つの半導体デバイスは、少なくとも１つの第１半導体デバイスと、少なくとも１つの第２半導体デバイスとを含み、
    　前記少なくとも１つの第１半導体デバイスのそれぞれの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板は、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主端子板に電気的に接続される
    　請求項２０から２６のいずれか一項に記載の半導体モジュール。
  28. 　前記少なくとも１つの半導体デバイスは、一方の面において第１主電極板および前記制御電極板の間に前記第２主電極板が配置された構造を有する請求項２０から２６のいずれか一項に記載の半導体モジュール。
  29. 　前記主基板のうら面において、前記少なくとも１つの第１半導体デバイスのそれぞれと、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスとは、前記第１主電極板同士が対向する向きで配置される請求項２８に記載の半導体モジュール。
  30. 　前記主基板のうら面において、前記少なくとも１つの第１半導体デバイスのそれぞれと、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスとは、前記第１主電極板と前記制御電極板とが対向する向きで配置される請求項２８に記載の半導体モジュール。
  31. 　前記主基板は、
    　前記主基板内の正極配線を介して前記少なくとも１つの第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板に接続される正極端子と、
    　前記主基板内の負極配線を介して前記少なくとも１つの第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板に接続される負極端子と、
    　前記主基板内の出力配線を介して、前記少なくとも１つの第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板と前記少なくとも１つの第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板とに接続される出力端子と
    　を備え、
    　前記正極配線、前記負極配線、前記出力配線は、上面視において前記少なくとも１つの第１半導体デバイスから前記少なくとも１つの第２半導体デバイスまでの間に対応する前記主基板の主配線領域に設けられる
    　請求項２８から３０のいずれか一項に記載の半導体モジュール。
  32. 　前記主基板のうら面に一列に配列された第１および第２の前記少なくとも１つの第１半導体デバイスと、
    　前記主基板のうら面に、前記第１および第２の少なくとも１つの第１半導体デバイスと並んで一列に配列された第１および第２の前記少なくとも１つの第２半導体デバイスと、
    　前記主基板内の第１の前記出力配線を介して、前記第１の少なくとも第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板と前記第１の少なくとも第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板とに接続される第１の前記出力端子と、
    　前記主基板内の第２の前記出力配線を介して、前記第２の少なくとも第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板と前記第２の少なくとも第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板とに接続される第２の前記出力端子と
    　を備え、
    　前記正極配線、前記負極配線、前記第１の出力配線、および前記第２の出力配線は、上面視において前記第１および第２の少なくとも１つの第１半導体デバイスの列から前記第１および第２の少なくとも１つの第２半導体デバイスの列までの間に対応する前記主基板の主配線領域に設けられる
    　請求項３１に記載の半導体モジュール。
  33. 　前記主基板のおもて面に搭載され、前記少なくとも１つの第１半導体デバイスのうちの少なくとも１つの前記制御電極板に電気的に接続される少なくとも１つの第１制御デバイスと、
    　前記主基板のおもて面に搭載され、前記少なくとも１つの第２半導体デバイスのうちの少なくとも１つの前記制御電極板に電気的に接続される少なくとも１つの第２制御デバイスとを備え、
    　前記少なくとも１つの第１制御デバイスは、上面視において前記主配線領域に対して前記少なくとも１つの第１半導体デバイス側の第１制御配線領域に配置され、
    　前記少なくとも１つの第２制御デバイスは、上面視において前記主配線領域に対して前記少なくとも１つの第２半導体デバイス側の第２制御配線領域に配置される
    　請求項３１に記載の半導体モジュール。
  34. 　前記主基板のおもて面において前記第１制御配線領域に配置され、前記少なくとも１つの第１制御デバイスに電気的に接続される第１制御コネクタと、
    　前記主基板のおもて面において前記第２制御配線領域に配置され、前記少なくとも１つの第２制御デバイスに電気的に接続される第２制御コネクタと
    　を備える請求項３３に記載の半導体モジュール。
  35. 　前記主基板のおもて面において前記主配線領域に配置された少なくとも１つのスナバコンデンサを備える請求項３１から３４のいずれか一項に記載の半導体モジュール。
  36. 　前記主基板のうら面において、前記少なくとも１つの第１半導体デバイスのそれぞれと、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスとは、前記第１主電極板、前記第２主電極板、および前記制御電極板の並びと直交する方向に並んで配置される請求項２８に記載の半導体モジュール。
  37. 　前記主基板は、
    　前記主基板内の正極配線を介して前記少なくとも１つの第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板に接続される正極端子と、
    　前記主基板内の負極配線を介して前記少なくとも１つの第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板に接続される負極端子と、
    　前記主基板内の出力配線を介して、前記少なくとも第１半導体デバイスの前記第１主電極板および前記第２主電極板のうちの負極側の主電極板と前記少なくとも第２半導体デバイスの前記第１主電極板および前記第２主電極板のうちの正極側の主電極板とに接続される出力端子と
    　を備え、
    　前記正極配線、前記負極配線、および前記出力配線は、前記少なくとも１つの第１半導体デバイスのそれぞれと、前記少なくとも１つの第２半導体デバイスのうちの対応する第２半導体デバイスとが並ぶ方向に延伸する請求項３６に記載の半導体モジュール。
  38. 　一方の面に第１主電極板、第２主電極板、および制御電極板が設けられ、第１主電極が前記第１主電極板に接続され、第２主電極が前記第２主電極板に接続され、制御電極が前記制御電極板に接続されるスイッチング素子を有する少なくとも１つの半導体デバイスを準備することと、
    　うら面に前記少なくとも１つの半導体デバイスの前記第１主電極板、前記第２主電極板、および前記制御電極板が接続される主基板を準備することと、
    　前記主基板のうら面に前記少なくとも１つの半導体デバイスを接続することと、
    　前記主基板における前記少なくとも１つの半導体デバイスが接続されたうら面に放熱器を取り付けることと
    　を備える製造方法。
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