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WO2024029255A1 - 電子機器 - Google Patents

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Publication number
WO2024029255A1
WO2024029255A1 PCT/JP2023/024719 JP2023024719W WO2024029255A1 WO 2024029255 A1 WO2024029255 A1 WO 2024029255A1 JP 2023024719 W JP2023024719 W JP 2023024719W WO 2024029255 A1 WO2024029255 A1 WO 2024029255A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
semiconductor substrate
metal film
electronic device
bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/024719
Other languages
English (en)
French (fr)
Inventor
孝之 今東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN202380057255.9A priority Critical patent/CN119631256A/zh
Publication of WO2024029255A1 publication Critical patent/WO2024029255A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/0234—Up-side down mountings, e.g. Flip-chip, epi-side down mountings or junction down mountings

Definitions

  • the present disclosure relates to electronic equipment.
  • the device includes a semiconductor substrate provided with a drive circuit for driving a semiconductor laser, and a chip laminated on the semiconductor substrate via bumps and provided with the semiconductor laser, and emits laser light from the main surface of the chip that does not face the semiconductor substrate.
  • a semiconductor substrate provided with a drive circuit for driving a semiconductor laser
  • a chip laminated on the semiconductor substrate via bumps and provided with the semiconductor laser and emits laser light from the main surface of the chip that does not face the semiconductor substrate.
  • There are electronic devices that emit light for example, Patent Document 1).
  • the present disclosure proposes an electronic device that can suppress reflected light of a laser beam from entering a drive circuit.
  • the electronic device includes a chip, a semiconductor substrate, a bump, an insulating film, and a metal film.
  • the chip is provided with a semiconductor laser.
  • the semiconductor substrate is provided with a drive circuit that drives the semiconductor laser.
  • the bumps include a plurality of chip-side connection pads provided on the main surface of the chip opposite to the laser light emission surface, and a plurality of substrate-side connections provided on the main surface of the semiconductor substrate opposite the chip. Connect to the pad.
  • the insulating film is provided on the same layer as the substrate-side connection pads, and provides insulation between the adjacent substrate-side connection pads.
  • a metal film is provided on the insulating film.
  • FIG. 1 is a cross-sectional explanatory diagram of an electronic device according to an embodiment of the present disclosure.
  • FIG. 1 is a cross-sectional explanatory diagram taken along line AA of an electronic device according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a manufacturing process of a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 3 is an explanatory diagram showing a manufacturing process of a chip according to an embodiment of the present disclosure.
  • FIG. 3 is an explanatory diagram showing a manufacturing process of a chip according to an embodiment of the present disclosure.
  • FIG. 3 is an explanatory diagram showing a manufacturing process of a chip according to an embodiment of the present disclosure.
  • FIG. 3 is an explanatory diagram showing a manufacturing process of a chip according to an embodiment of the present disclosure.
  • FIG. 1 is a cross-sectional explanatory diagram of an electronic device according to an embodiment of the present disclosure.
  • FIG. 2 is an explanatory cross-sectional view taken along line AA shown in FIG.
  • an electronic device 1 according to the present disclosure includes a chip 2, a semiconductor substrate 3, a bump 4, an insulating film 33, and metal films 34 and 35.
  • a semiconductor laser is provided inside a base material 21 made of, for example, GaAs (gallium arsenide).
  • the base material of the chip 2 may be, for example, a semi-insulating base material such as InP (indium phosphide).
  • connection pads 22 are provided with a plurality of chip-side connection pads (hereinafter referred to as "connection pads 22") on one main surface (lower surface in FIG. 1) of the base material 21.
  • connection pads 22 are connected to a light emitting element of a semiconductor laser.
  • a metal film 23 is provided between each connection pad 22 and bump 4.
  • the metal film 23 is made of, for example, gold (Au).
  • the semiconductor substrate 3 includes, for example, a Si (silicon) substrate 31.
  • a drive circuit for driving a semiconductor laser is provided inside the Si substrate 31.
  • the semiconductor substrate 3 is provided with a plurality of substrate-side connection pads (hereinafter referred to as "connection pads 32") on one main surface (upper surface in FIG. 1).
  • the connection pad 32 is connected to a drive circuit inside the semiconductor substrate 3.
  • the electronic circuit included in the semiconductor substrate 3 may be any electronic circuit other than the semiconductor laser drive circuit.
  • the bumps 4 include a plurality of connection pads 22 provided on the main surface of the chip 2 on the side opposite to the emission surface of the laser beam 11, and a plurality of connection pads provided on the main surface of the semiconductor substrate 3 on the side opposite to the chip 2. 32.
  • the bump 4 includes a porous metal layer 41 and a metal film 42 covering the side and bottom surfaces of the porous metal layer 41.
  • the porous metal layer 41 and the metal film 42 are made of, for example, gold (Au).
  • the insulating film 33 is provided on the same layer as the connection pads 32 and provides insulation between adjacent connection pads 32 .
  • the insulating film 33 is formed of, for example, SiN (silicon nitride).
  • the electronic device 1 irradiates the laser beam 11 upward from the other main surface (the top surface in FIG. 1) of the chip 2.
  • the electronic device 1 is provided above the chip 2 with a lens 10 that deflects or diverges laser light 11 emitted from each light emitting element and emits it.
  • the laser beam 11 emitted from the chip 2 may be diffusely reflected by the lens 10 and enter the semiconductor substrate 3.
  • the laser beam 11 enters the drive circuit provided inside the semiconductor substrate 3, it adversely affects the operation of the drive circuit.
  • the reflected light of the laser beam 11 enters the drive circuit from the outside, the value of the current flowing through the circuit changes, the output of the laser changes, the control changes, and malfunction may occur.
  • metal films 34 and 35 are provided on the insulating film 33.
  • the metal film 34 is made of, for example, Ti (titanium).
  • the metal film 34 is provided on the insulating film 33.
  • the metal film 35 is made of, for example, Au (gold).
  • Metal film 35 is provided on metal film 34.
  • the electronic device 1 even if the reflected light of the laser beam 11 passes through the chip from, for example, between the connection pads 22 on the chip 2, the reflected light of the laser beam 11 is driven by the metal films 34 and 35. Input into the circuit can be suppressed.
  • the metal films 34 and 35 provided on the insulating film 33 are formed of the same type of metal as the metal films 34 and 35 provided between the connection pad 32 and the bump 4, and It is provided in the same layer as the metal films 34 and 35 provided therebetween.
  • the metal films 34 and 35 provided on the insulating film 33 are formed at the same time in the process in which the metal films 34 and 35 provided between the connection pad 32 and the bump 4 are formed. Therefore, the metal films 34 and 35 provided on the insulating film 33 can be easily formed by simply changing the pattern of the glass mask used to pattern the metal films 34 and 35, without adding any special manufacturing process. be.
  • the area of the metal films 34 and 35 provided between the connection pad 32 and the bump 4 is such that the area of the surface parallel to the main surface of the semiconductor substrate 3 is the area of the cross section of the bump 4 parallel to the main surface of the semiconductor substrate 3. wider than Thereby, the metal films 34 and 35 provided between the connection pad 32 and the bump 4 can prevent reflected light from entering the semiconductor substrate 3 from the side of the bump 4.
  • the metal films 34 and 35 provided on the insulating film 33 and the metal films 34 and 35 provided between the connection pad 32 and the bump 4 are separated by a slit. Thereby, in the electronic device 1, it is possible to prevent the connection pads 32 from shorting out with each other via the metal films 34 and 35.
  • the electronic device 1 includes a side wall portion 5 that annularly surrounds a region where the plurality of bumps 4 are provided.
  • the side wall portion 5 connects the chip 2 and the semiconductor substrate 3.
  • Side wall portion 5 includes a porous metal layer 51 and a metal film 52 covering the bottom and side surfaces of porous metal layer 51.
  • the porous metal layer 51 and the metal film 52 are made of, for example, gold (Au).
  • the metal films 34 and 35 provided on the insulating film 33 are formed of the same type of metal as the metal films 34 and 35 provided between the side wall portion 5 and the semiconductor substrate 3. It is provided in the same layer as the metal films 34 and 35 provided between.
  • the metal films 34 and 35 provided on the insulating film 33 are formed at the same time in the process in which the metal films 34 and 35 provided between the side wall portion 5 and the semiconductor substrate 3 are formed. Therefore, the metal films 34 and 35 provided on the insulating film 33 can be easily formed by simply changing the pattern of the glass mask used to pattern the metal films 34 and 35, without adding any special manufacturing steps. be.
  • the metal films 34 and 35 provided between the side wall portion 5 and the semiconductor substrate 3 have an area parallel to the main surface of the semiconductor substrate 3 in a cross section parallel to the main surface of the semiconductor substrate 3 in the side wall portion 5. wider than the area of Thereby, the metal films 34 and 35 provided between the side wall portion 5 and the semiconductor substrate 3 can prevent reflected light from entering the semiconductor substrate 3 from the side of the side wall portion 5.
  • the metal films 34 and 35 provided between the side wall portion 5 and the semiconductor substrate 3 are connected to the ground.
  • the electronic device 1 can discharge to the ground the electric charge accumulated in the parasitic capacitance caused by the provision of the metal films 34 and 35 between the side wall portion 5 and the semiconductor substrate 3, thereby reducing EMI (Electro Magnetic Interference). ) noise can be reduced.
  • EMI Electro Magnetic Interference
  • a chip 2 is flip-chip mounted on a semiconductor substrate 3, and a drive circuit in the semiconductor substrate 3 and the chip 2 provided with a semiconductor laser are electrically connected by bumps 4. Further, in the electronic device 1, the space where the connection pads 22, 32 and the bumps 4 are provided is sealed and hermetically sealed by the side wall portion 5.
  • the chip 2 is stacked on each drive circuit via a bulk metal bump, and the connection pads 22 and 32 provided on the opposing main surfaces of the drive circuit and the chip 2 are connected to each other by the bump. Then, the Si wafer is diced into individual pieces for each electronic device.
  • dicing is performed while supplying cutting water to the Si wafer. At this time, if cutting water enters between the semiconductor substrate 3 and the chip 2, it will adversely affect the electronic equipment. For this reason, generally, after each electronic device is sealed with resin, the Si wafer is separated into individual pieces for each electronic device.
  • connection pads 22 and 32 provided on the opposing main surfaces of the semiconductor substrate 3 and the chip 2 are connected by bumps, and the connection pads 22 and 32 that require sealing and the area where the bumps are provided are , 32.
  • the semiconductor substrate 3 is heated to a high temperature of 300° C. or higher. It is necessary to apply a high pressure of 100 MPa or more between the chip 2 and the chip 2.
  • solder As the bump material, it is possible to make a connection using the bump at a lower temperature and lower pressure than with Au or Cu, but solder is inferior to Au or Cu in heat resistance and connection strength. For this reason, when the chip 2 thermally expands due to heat generated by an electronic component such as a semiconductor laser mounted on the chip 2, the solder bump may cause an open failure due to the difference in the coefficient of thermal expansion between the semiconductor substrate 3 and the chip 2. may occur and reduce the reliability of electronic equipment.
  • the semiconductor substrate 3 according to the present disclosure is a Si substrate and has a coefficient of thermal expansion of 5.7 ppm/°C.
  • the base material of the chip 2 according to the present disclosure is GaAs, and has a coefficient of thermal expansion of 2.6 ppm/°C.
  • the difference in thermal expansion coefficient between the semiconductor substrate 3 and the chip 2 is much larger than 0.1 ppm/°C. Therefore, in the electronic device 1, if the material of the bump is bulk Au, Cu, or solder, the above-mentioned problems may occur and the reliability may be reduced.
  • the semiconductor substrate 3 or the chip 2 has variations in thickness or is warped, when the semiconductor substrate 3 and the chip 2 are stacked, the semiconductor substrate 3 and the chip 2 are only covered by the protrusion of the convex surface of the plating film at the sealing part. Cannot be joined with 2.
  • the bump 4 of the electronic device 1 includes a porous metal layer 41 of, for example, Au.
  • the porous metal layer 41 contains Au particles with a particle size of 0.005 ⁇ m to 1.0 ⁇ m and a purity of 99.9% by weight or more.
  • the component of the porous metal layer 41 may be, for example, Cu, Ag (silver), or Pt (platinum) with a purity of 99.9% by weight or more.
  • the porous metal layer 41 containing metal particles with a particle size of 0.005 ⁇ m to 1.0 ⁇ m allows metal bonding at a temperature lower than the melting point of bulk metal due to the size effect of the particle size.
  • the porous metal layer 41 can connect the semiconductor substrate 3 and the chip 2 at a temperature of about 100°C when the component is Au, about 250°C when it is made of Ag, and about 150°C when it is made of Cu. . Thereby, the electronic device 1 can reduce damage to the chip 2 due to heat, and thus can improve reliability.
  • the porous metal layer 41 is elastic, it is elastically deformed even if the chip 2 expands with a coefficient of thermal expansion different from that of the semiconductor substrate 3 due to heat generation from a semiconductor laser, for example, thereby suppressing the occurrence of an open failure. be able to. Thereby, the reliability of the electronic device 1 can be improved compared to, for example, a case where solder bumps are used.
  • Such an electronic device 1 has chips 2 stacked on a semiconductor substrate 3 having bumps 4 provided on the upper surface, and connects the porous metal layer 41 of the bumps 4 to connection pads 22 without melting, thereby stacking the chips 2 on the semiconductor substrate 3. manufactured by flip-chip mounting.
  • the electronic device 1 has the chip 2 provided with the bumps 4 including the porous metal layer 41 on the lower surface stacked on the semiconductor substrate 3, and connected to the connection pad 32 without melting the porous metal layer 41 of the bump 4.
  • the chip 2 may be manufactured by flip-chip mounting the chip 2 on the semiconductor substrate 3.
  • the bump 4 including the porous metal layer 41 may be provided on both the semiconductor substrate 3 and the chip 2 before lamination.
  • a metal film 42 is provided between the porous metal layer 41 and the connection pad 32 on the semiconductor substrate 3 side. Further, when the bump 4 is provided on the chip 2 side, a metal film 42 is provided between the porous metal layer 41 and the connection pad 22 on the chip 2 side. Note that the metal film 42 is formed between at least one of the porous metal layer 41 and the connection pad 32 on the semiconductor substrate 3 side, and between the porous metal layer 41 and the connection pad 22 on the chip 2 side. may be provided.
  • the ratio of the thickness of the metal film 42 to the thickness of the bump 4 in the direction perpendicular to the main surface of the semiconductor substrate 3 is less than 10%, thereby achieving fine pitch pitch of the bumps 4 of 20 ⁇ m or less. made possible. Such fine pitch formation will be described later together with the process of forming the bumps 4.
  • the bump 4 also includes a metal film 42 on the side surface (side peripheral surface) of the porous metal layer 41. It is desirable that the material of the metal film 42 is the same as that of the porous metal layer 41. For example, when the material of the porous metal layer 41 is Au, the metal film 42 is preferably an Au film.
  • the bumps 4 can prevent adjacent bumps 4 from short-circuiting due to scattering of particles of the porous metal layer 41.
  • the metal film 42 is not provided on the side surface of the porous metal layer 41, surface roughness will occur on the side surface of the porous metal layer 41, which has a relatively soft surface, and variations in shape will occur between the bumps 4.
  • the bumps 4 are provided with a metal film 42 that is harder than the porous metal layer 41 on the side surface of the porous metal layer 41, variations in shape between the bumps 4 are suppressed, and all the bumps have a uniform shape. Become. Moreover, since the side surfaces of the bumps 4 are coated with a relatively hard metal film 42, further miniaturization is possible, and even finer pitching is possible.
  • the bumps 4 will be slightly crushed in the thickness direction when the chip 2 is flip-chip mounted on the semiconductor substrate 3, but particles of the porous metal layer 41 will leak to the outside of the metal film 42. Preventing exposure. As a result, in the bump 4, the particle density of the porous metal layer 41 inside the metal film 42 increases, so that connection resistance can be reduced.
  • the side wall portion 5 of the electronic device 1 has a similar structure to the bump 4.
  • the side wall portion 5 includes a porous metal layer 51 of Au.
  • the porous metal layer 51 contains Au particles with a particle size of 0.005 ⁇ m to 1.0 ⁇ m and a purity of 99.9% by weight or more.
  • the component of the porous metal layer 51 may be, for example, Cu, Ag (silver), or Pt (platinum) with a purity of 99.9% by weight or more.
  • the porous metal layer 51 allows metal bonding at a temperature lower than the melting point of the bulk metal due to the size effect of the particle diameter. Thereby, the electronic device 1 can reduce damage to the chip 2 due to heat during formation of the porous metal layer 51, and thus can improve reliability.
  • the porous metal layer 51 is elastic, it is elastically deformed even if the chip 2 expands with a coefficient of thermal expansion different from that of the semiconductor substrate 3 due to heat generation from a semiconductor laser, for example, so that cracks occur in the side wall portion 5. can be restrained from doing so. Thereby, the electronic device 1 can improve the airtightness of the area where the connection pads 22, 32 and the bumps 4 that require sealing are provided.
  • porous metal layer 51 is elastically deformed, for example, even if the semiconductor substrate 3 or the chip 2 has variations in thickness or warpage, the semiconductor substrate 3 and the chip 2 can be bonded together. It deforms to follow the surface shape of the substrate 3 and chip 2.
  • the electronic device 1 it is possible to suppress the generation of gaps between the connection portion between the side wall portion 5 and the semiconductor substrate 3 and the connection portion between the side wall portion 5 and the chip 2, thereby improving airtightness. I can do it.
  • the side wall portion 5 is provided so as to annularly surround a region where the connection pads 22, 32 and bumps 4 that require sealing are provided. Thereby, when the semiconductor substrate 3 or the chip 2 thermally expands, the electronic device 1 can relieve the mechanical stress applied to the bumps 4 provided at the corners.
  • the peripheral edges of the semiconductor substrate 3 and the chip 2 are sealed by the side wall 5, so that the side wall 5 prevents expansion and contraction of the peripheral edge of the semiconductor substrate 3 and the chip 2 due to temperature changes. can be suppressed by Thereby, the electronic device 1 can relieve the mechanical stress applied to the bumps 4 provided at the corners.
  • a metal film 52 is provided between the porous metal layer 51 and the connection pad 32 on the main surface of the semiconductor substrate 3. Furthermore, when the side wall portion 5 is provided on the chip 2 side, a metal film 52 is provided between the porous metal layer 51 and the connection pad on the main surface of the chip 2 . Note that the metal film 52 covers at least one of the areas between the porous metal layer 51 and the connection pads 32 on the main surface of the semiconductor substrate 3 and between the porous metal layer 51 and the connection pads on the main surface of the chip 2. It may be provided on either side.
  • the side wall portion 5 also includes a metal film 52 on the side surface (side peripheral surface) of the porous metal layer 51. It is desirable that the material of the metal film 52 is the same as that of the porous metal layer 51. For example, when the material of the porous metal layer 51 is Au, it is desirable that the metal film 52 is an Au film.
  • the side wall portion 5 the side surface of the porous metal layer 51 is coated with the metal film 52, so that particles of the porous metal layer 51 can be prevented from collapsing and scattering. Therefore, the side wall portion 5 can prevent adjacent bumps 4 from short-circuiting due to scattering of particles of the porous metal layer 51.
  • the metal film 52 is not provided on the side surface of the porous metal layer 51, surface roughness occurs on the side surface of the porous metal layer 51, which has a relatively soft surface, and variations in the side surface shape of the side wall portion 5 occur.
  • the side wall portion 5 is provided with a metal film 52 that is harder than the porous metal layer 51 on the side surface of the porous metal layer 51, variations in the side surface shape are suppressed and the entire side surface has a uniform surface shape. become. Moreover, since the side walls 5 are coated with the relatively hard metal film 52, further miniaturization is possible.
  • Such an electronic device 1 has a semiconductor substrate 3 provided with bumps 4 on its upper surface, and a chip 2 without bumps 4 stacked thereon, and is connected to a connection pad 22 without melting the porous metal layer 41 of the bump 4.
  • the chip 2 is manufactured by flip-chip mounting the chip 2 on the semiconductor substrate 3.
  • the electronic device 1 stacks the chip 2 provided with the bumps 4 including the porous metal layer 41 on the lower surface on the semiconductor substrate 3 in which the bumps 4 are not provided, and melts the porous metal layer 41 of the bump 4.
  • the chip 2 may be manufactured by flip-chip mounting the chip 2 on the semiconductor substrate 3 by connecting the chip 2 to the connection pad 32 instead of connecting the chip 2 to the connection pad 32 .
  • the bump 4 including the porous metal layer 41 may be provided on both the semiconductor substrate 3 and the chip 2 before lamination.
  • FIGS. 3 to 14 are explanatory diagrams showing the manufacturing process of the semiconductor substrate 3 according to the present disclosure.
  • 11 to 14 are explanatory diagrams showing the manufacturing process of the chip 2 according to the present disclosure.
  • connection pads 32 are formed at predetermined positions on the Si substrate 31, and then the connection pads 32 are formed on the Si substrate 31 in areas other than the formation positions of the connection pads 32.
  • An insulating film 33 is formed. Thereafter, a metal film 34 and a metal film 35 are sequentially laminated on the connection pad 32 and the insulating film 33.
  • a glass mask 61 is laminated on the metal film 35, and portions of the glass mask 61 corresponding to areas other than the areas where the metal films 34 and 35 will be left are removed. form a slit.
  • the metal films 34 and 35 in the portions where the glass mask 61 is not stacked are removed. Thereafter, as shown in FIG. 6, the glass mask 61 is removed.
  • a photoresist layer 62 is formed on the metal films 34 and 35, and then through holes are formed in the photoresist layer 62 at positions where the bumps 4 and sidewall portions 5 are to be formed by photolithography. is formed to expose the surfaces of the metal films 34 and 35.
  • the through holes are formed so that the distance between the centers of adjacent through holes is 20 ⁇ m (20 ⁇ m pitch).
  • These through-holes will be filled with a paste containing metal particles that will become the material of the porous metal layer 41 in a later step, but since they have a fine structure with a pitch of 20 ⁇ m, if they are filled with paste in this state, There is a risk that the fine structure may be damaged and collapse.
  • metal films 42 and 52 are formed on the top surface of the photoresist layer 62, the side surfaces of the through holes, and the top surface of the metal film 35, for example, by sputtering.
  • a metal having the same composition as the metal particles contained in the paste to be filled into the through holes later is selected. Note that here, the metal films 42 and 52 of Au are formed.
  • the surface of the photoresist layer 62 is coated with the metal films 42 and 52 and hardened, thereby preventing the fine structure from collapsing when the through holes are filled with a paste containing metal particles. be able to.
  • the depth of the through hole in other words, the thickness of the metal films 42 and 52 in the direction perpendicular to the main surface of the semiconductor substrate 3 in the bump 4 that will be formed later (the height of the bump 4) will be explained.
  • the thickness of the metal films 42 and 52 is set to 0.2 ⁇ m. Therefore, even if the metal films 42 and 52 are formed, the opening of the through hole can be prevented from becoming narrower, so that the through hole can be sufficiently filled with a paste containing metal particles in a later step.
  • the through holes formed in the photoresist layer 62 are filled with, for example, a paste containing Au particles with a purity of 99.9% by weight or more and a particle size of 0.005 ⁇ m to 1.0 ⁇ m.
  • porous metal layers 41 and 51 are formed. Any method can be used to fill the through holes with the paste, such as screen printing or spreading the dropped paste with a spatula.
  • the photoresist layer 62 is removed by lift-off using a remover or the like. As a result, bumps 4 and sidewall portions 5 are formed on semiconductor substrate 3, as shown in FIG.
  • connection pads 22 are formed at predetermined positions on the base material 21, and the upper surface of the base material 21 is exposed, and the connection pads 22 are Metal films 23 and 24 are formed at predetermined positions on the upper surface.
  • a photoresist layer 63 is formed on the surface of the chip 2 on the side where the connection pads 22 and metal films 23 and 24 are provided. Thereafter, through-holes are formed in the photoresist layer 63 at positions where the bumps 4 and sidewall portions 5 are to be formed by photolithography, and the surfaces of the metal films 23 and 24 are exposed.
  • metal films 42 and 52 are formed on the upper surface of the photoresist layer 63, the side surfaces of the through holes, and the upper surfaces of the metal films 23 and 24, for example, by sputtering.
  • As the material for the metal films 42 and 52 Au having the same composition as the Au particles contained in the paste to be filled into the through holes later is selected.
  • the surface of the photoresist layer 63 is coated with the metal films 42 and 52 and hardened, thereby preventing the fine structure from collapsing when the through holes are filled with a paste containing Au particles. be able to.
  • the depth of the through hole in other words, the thickness of the metal films 42 and 52 in the direction perpendicular to the main surface of the chip 2 in the bump 4 to be formed later (height D1 of the bump 4).
  • the thickness of the metal films 42 and 52 is set to 0.2 ⁇ m. Therefore, even if the metal films 42 and 52 are formed, the opening of the through hole can be prevented from becoming narrower, so that the through hole can be sufficiently filled with a paste containing metal particles in a later step.
  • the through holes formed in the photoresist layer 63 are filled with, for example, a paste containing Au particles with a purity of 99.9% by weight or more and a particle size of 0.005 ⁇ m to 1.0 ⁇ m. By doing so, bumps 4 and side wall portions 5 are formed.
  • the photoresist layer 63 is removed by lift-off using a remover or the like. As a result, bumps 4 and sidewall portions 5 are formed on the chip 2, as shown in FIG.
  • the chip 2 including the semiconductor laser described above and the semiconductor substrate 3 including the semiconductor laser drive circuit are mounted on a distance measuring device such as a ToF sensor or a structured light, for example.
  • a distance measuring device such as a ToF sensor or a structured light
  • a semiconductor laser When installed in a distance measuring device, it functions as a light source for a ToF sensor or a structured light, for example.
  • the present technology can also have the following configuration.
  • a chip provided with a semiconductor laser a semiconductor substrate provided with a drive circuit that drives the semiconductor laser; a plurality of chip-side connection pads provided on a main surface of the chip opposite to a laser beam emission surface; and a plurality of substrate-side connection pads provided on a main surface of the semiconductor substrate opposite to the chip.
  • An electronic device comprising: a metal film provided on the insulating film.
  • the metal film is ( The electronic device described in 1).
  • the metal film provided on the insulating film is (1)
  • the metal film is formed of the same type of metal as the metal film provided between the side wall portion and the semiconductor substrate, and is provided in the same layer as the metal film provided between the side wall portion and the semiconductor substrate.
  • (6) A metal film provided between the side wall portion and the semiconductor substrate, The electronic device according to (5), wherein the area of a plane parallel to the main surface is larger than the area of a cross section of the side wall section parallel to the main surface.
  • the metal film provided on the insulating film is The electronic device according to any one of (1) to (6), including a titanium film provided on the insulating film and a gold film provided on the titanium film.

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Abstract

実施形態に係る電子機器は、チップと、半導体基板と、バンプと、絶縁膜と、金属膜とを備える。チップは、半導体レーザが設けられる。半導体基板は、半導体レーザを駆動する駆動回路が設けられる。バンプは、チップにおけるレーザ光の出射面とは反対側の主面に設けられる複数のチップ側接続パッドと、半導体基板におけるチップと対向する側の主面に設けられる複数の基板側接続パッドとを接続する。絶縁膜は、基板側接続パッドと同一の層に設けられ、隣り合う基板側接続パッドの間を絶縁する。金属膜は、絶縁膜上に設けられる。

Description

電子機器
　本開示は、電子機器に関する。
　半導体レーザを駆動する駆動回路が設けられる半導体基板と、バンプを介して半導体基板上に積層され、半導体レーザが設けられるチップとを備え、チップにおける半導体基板と対向しない方の主面からレーザ光を出射する電子機器がある（例えば、特許文献１）。
特表２０２２－５１９１８６号公報
　しかしながら、チップにおける半導体基板と対向しない方の主面からレーザ光を出射する電子機器は、チップから出射されるレーザ光が、チップ上に設けられるレンズによって乱反射して駆動回路に入射すると、駆動回路の動作に悪影響をおよぼす。
　そこで、本開示では、レーザ光の反射光が駆動回路に入射することを抑制することができる電子機器を提案する。
　実施形態に係る電子機器は、チップと、半導体基板と、バンプと、絶縁膜と、金属膜とを備える。チップは、半導体レーザが設けられる。半導体基板は、前記半導体レーザを駆動する駆動回路が設けられる。バンプは、前記チップにおけるレーザ光の出射面とは反対側の主面に設けられる複数のチップ側接続パッドと、前記半導体基板における前記チップと対向する側の主面に設けられる複数の基板側接続パッドとを接続する。絶縁膜は、前記基板側接続パッドと同一の層に設けられ、隣り合う前記基板側接続パッドの間を絶縁する。金属膜は、前記絶縁膜上に設けられる。
本開示の実施形態に係る電子機器の断面説明図である。 本開示の実施形態に係る電子機器のＡ－Ａ線による断面説明図である。 本開示の実施形態に係る半導体基板の製造工程を示す説明図である。 本開示の実施形態に係る半導体基板の製造工程を示す説明図である。 本開示の実施形態に係る半導体基板の製造工程を示す説明図である。 本開示の実施形態に係る半導体基板の製造工程を示す説明図である。 本開示の実施形態に係る半導体基板の製造工程を示す説明図である。 本開示の実施形態に係る半導体基板の製造工程を示す説明図である。 本開示の実施形態に係る半導体基板の製造工程を示す説明図である。 本開示の実施形態に係る半導体基板の製造工程を示す説明図である。 本開示の実施形態に係るチップの製造工程を示す説明図である。 本開示の実施形態に係るチップの製造工程を示す説明図である。 本開示の実施形態に係るチップの製造工程を示す説明図である。 本開示の実施形態に係るチップの製造工程を示す説明図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号および同一のハッチングを付することにより重複する説明を省略する。
［１．電子機器の断面構造］
　図１は、本開示の実施形態に係る電子機器の断面説明図である。図２は、図１に示すＡ－Ａ線による断面説明図である。図１に示すように、本開示に係る電子機器１は、チップ２と、半導体基板３と、バンプ４と、絶縁膜３３と、金属膜３４，３５とを備える。
　チップ２は、例えば、ＧａＡｓ（ヒ化ガリウム）の基材２１の内部に半導体レーザが設けられる。なお、チップ２の基材は、例えば、ＩｎＰ（リン化インジウム）等の半絶縁性基材であってもよい。
　また、チップ２は、基材２１における一方の主面（図１では、下面）に複数のチップ側接続パッド（以下、「接続パッド２２」と記載する）が設けられる。各接続パッド２２は、半導体レーザの発光素子に接続される。各接続パッド２２とバンプ４との間には、金属膜２３が設けられる。金属膜２３は、例えば、金（Ａｕ）によって形成される。
　半導体基板３は、例えば、Ｓｉ（シリコン）基板３１を備える。Ｓｉ基板３１の内部には、半導体レーザを駆動する駆動回路が設けられる。半導体基板３は、一方の主面（図１では、上面）に複数の基板側接続パッド（以下、「接続パッド３２」と記載する）が設けられる。接続パッド３２は、半導体基板３の内部において駆動回路に接続される。なお、半導体基板３が備える電子回路は、半導体レーザの駆動回路以外の任意の電子回路であってもよい。
　バンプ４は、チップ２におけるレーザ光１１の出射面とは反対側の主面に設けられる複数の接続パッド２２と、半導体基板３におけるチップ２と対向する側の主面に設けられる複数の接続パッド３２とを接続する。
　バンプ４は、多孔質金属層４１と、多孔質金属層４１の側面および底面を被覆する金属膜４２とを含む。多孔質金属層４１および金属膜４２は、例えば、金（Ａｕ）によって形成される。絶縁膜３３は、接続パッド３２と同一の層に設けられ、隣り合う接続パッド３２の間を絶縁する。絶縁膜３３は、例えば、ＳｉＮ（窒化シリコン）によって形成される。
　かかる電子機器１は、チップ２における他方の主面（図１では、上面）から上方へ向けてレーザ光１１を照射する。電子機器１は、チップ２の上方に各発光素子から出射されるレーザ光１１を偏向や発散して出射するレンズ１０が設けられる。
　このため、電子機器１では、チップ２から出射されたレーザ光１１がレンズ１０によって乱反射して、半導体基板３に入射することがある。レーザ光１１は、半導体基板３の内部に設けられる駆動回路に入射すると、駆動回路の動作に悪影響をおよぼす。例えば、駆動回路は、外部からレーザ光１１の反射光が入射すると、回路に流れる電流値が変わり、レーザの出力が変わったり、制御が変わり、誤動作を起こすことがある。
　そこで、電子機器１は、絶縁膜３３上に金属膜３４，３５が設けられる。金属膜３４は、例えば、Ｔｉ（チタン）によって形成される。金属膜３４は、絶縁膜３３上に設けられる。金属膜３５は、例えば、Ａｕ（金）によって形成される。金属膜３５は、金属膜３４上に設けられる。
　これにより、電子機器１は、レーザ光１１の反射光が、例えば、チップ２における接続パッド２２の間などからチップを透過しても、金属膜３４，３５によって、レーザ光１１の反射光が駆動回路に入射することを抑制することができる。
　また、絶縁膜３３上に設けられる金属膜３４，３５は、接続パッド３２とバンプ４との間に設けられる金属膜３４，３５と同一種類の金属によって形成され、接続パッド３２とバンプ４との間に設けられる金属膜３４，３５と同一の層に設けられる。
　これにより、絶縁膜３３上に設けられる金属膜３４，３５は、接続パッド３２とバンプ４との間に設けられる金属膜３４，３５が形成される工程において、同時に形成される。したがって、絶縁膜３３上に設けられる金属膜３４，３５は、特別な製造工程を追加することなく、金属膜３４，３５をパターニングするグラスマスクのパターンが変更されるだけで、容易に形成可能である。
　また、接続パッド３２とバンプ４との間に設けられる金属膜３４，３５は、半導体基板３の主面と平行な面の面積が、バンプ４における半導体基板３の主面と平行な断面の面積よりも広い。これにより、接続パッド３２とバンプ４との間に設けられる金属膜３４，３５は、バンプ４の脇から半導体基板３への反射光の入射を防止することができる。
　また、絶縁膜３３上に設けられる金属膜３４，３５と、接続パッド３２とバンプ４との間に設けられる金属膜３４，３５とは、スリットによって分離される。これにより、電子機器１では、金属膜３４，３５を介して接続パッド３２同士がショートすることを防止することができる。
　さらに、電子機器１は、複数のバンプ４が設けられる領域を環状に囲む側壁部５を備える。側壁部５は、チップ２と半導体基板３とを接続する。側壁部５は、多孔質金属層５１と、多孔質金属層５１の底面および側面を被覆する金属膜５２とを含む。多孔質金属層５１および金属膜５２は、例えば、金（Ａｕ）によって形成される。
　そして、絶縁膜３３上に設けられる金属膜３４，３５は、側壁部５と半導体基板３との間に設けられる金属膜３４，３５と同一種類の金属によって形成され、側壁部５と半導体基板３との間に設けられる金属膜３４，３５と同一の層に設けられる。
　これにより、絶縁膜３３上に設けられる金属膜３４，３５は、側壁部５と半導体基板３との間に設けられる金属膜３４，３５が形成される工程において、同時に形成される。したがって、絶縁膜３３上に設けられる金属膜３４，３５は、特別な製造工程を追加することなく、金属膜３４，３５をパターニングするグラスマスクのパターンが変更されるだけで、容易に形成可能である。
　また、側壁部５と半導体基板３との間に設けられる金属膜３４，３５は、半導体基板３の主面と平行な面の面積が、側壁部５における半導体基板３の主面と平行な断面の面積よりも広い。これにより、側壁部５と半導体基板３との間に設けられる金属膜３４，３５は、側壁部５の脇から半導体基板３への反射光の入射を防止することができる。
　また、側壁部５と半導体基板３との間に設けられる金属膜３４，３５は、グランドに接続される。これにより、電子機器１は、側壁部５と半導体基板３との間に金属膜３４，３５設がけられることにより発生する寄生容量に貯まる電荷をグランドへ放電させることができ、ＥＭＩ（Electro　Magnetic　Interference）ノイズを低減することができる。
　かかる電子機器１は、半導体基板３にチップ２がフリップチップ実装され、バンプ４によって半導体基板３内の駆動回路と、半導体レーザ備えるチップ２とが電気的に接続される。また、電子機器１は、接続パッド２２，３２およびバンプ４が設けられる空間が側壁部５によって封止密閉される。
　ここで、例えば、半導体レーザの駆動回路を備える半導体基板３上に、半導体レーザを備えるチップ２をフリップチップ実装して電子機器を製造する場合、一般的な製造方法では、まず、Ｓｉウェハに複数の駆動回路を形成する。
　その後、各駆動回路上にバルク状の金属製のバンプを介してチップ２を積層し、駆動回路およびチップ２の対向する主面に設けられた接続パッド２２，３２同士をバンプによって接続する。そして、Ｓｉウェハを電子機器毎にダイシングして個片化する。
　Ｓｉウェハを電子機器毎に個片化する工程では、Ｓｉウェハに切削水を供給しながらダイシングを行う。このとき、切削水が半導体基板３とチップ２との間に侵入すると電子機器に悪影響をおよぼす。このため、一般的には、各電子機器を樹脂封止した後に、Ｓｉウェハを電子機器毎に個片化する。
　ただし、樹脂によって電子機器を封止する場合、樹脂による電極の汚染、電子機器毎に樹脂を注入することによる作業時間の長期化、および作業時間の長期化により使用期限が過ぎて廃棄される樹脂量の増加等の問題がある。
　このため、半導体基板３およびチップ２の対向する主面に設けられた接続パッド２２，３２同士をバンプによって接続し、封止が必要な接続パッド２２，３２およびバンプが設けられる領域を接続パッド２２，３２間接続と同じ接続方法で接合封止する技術がある。
　また、一般的なフリップチップ実装では、半導体基板３またはチップ２の対向する主面に設けられるバルク状のＡｕ（金）、Ｃｕ（銅）、および、はんだ等の金属製のバンプを圧接しながら加熱することによって、半導体基板３にチップ２を実装する。
　しかしながら、半導体基板３とチップ２との熱膨張率が、例えば、０．１ｐｐｍ／℃以上異なる場合に、バンプの材料としてバルク状のＡｕ、Ｃｕ、および、はんだ等が用いられると以下のような問題が発生する。
　例えば、バンプの材料としてバルク状のＡｕを用いる場合、熱膨張率が異なる半導体基板３とチップ２とをバンプによって安定して接続するためには、３００℃以上の高温に加熱し、半導体基板３とチップ２との間に１００ＭＰａ以上の高圧を掛ける必要がある。
　また、バンプの材料としてバルク状のＣｕを用いる場合には、３８０℃以上の加熱が必要である。このように、バンプの材料としてバルク状のＡｕやＣｕを用いる場合には、高温高圧でバンプによる接続を行う必要があり、かかる高温高圧がチップ２にダメージを与えることがあり、電子機器の信頼性が低下することがある。
　一方、バンプの材料としてはんだを用いる場合、ＡｕやＣｕに比べて低温低圧でバンプによる接続を行うことはできるが、はんだは耐熱性および接続強度がＡｕやＣｕに劣る。このため、はんだ製のバンプは、例えば、チップ２に搭載される半導体レーザ等の電子部品の発熱によってチップ２が熱膨張すると、半導体基板３とチップ２との熱膨張率の違いによってオープン故障が発生し、電子機器の信頼性を低下させるおそれがある。
　また、上記したように、本開示に係る半導体基板３は、Ｓｉ基板であり、熱膨張率が５．７ｐｐｍ／℃である。一方、本開示に係るチップ２の基材は、ＧａＡｓであり、熱膨張率が２．６ｐｐｍ／℃である。
　このように、電子機器１は、半導体基板３とチップ２との熱膨張率の差が０．１ｐｐｍ／℃よりも遥かに大きい。このため、電子機器１は、バンプの材料がバルク状のＡｕ、Ｃｕ、または、はんだであった場合、上記のような問題が発生して信頼性が低下するおそれがある。
　また、半導体基板３とチップ２との間の封止が必要な領域の周縁部を、表面がメッキ処理されたバルク状の金属によって囲んで接合封止する場合、半導体基板３とチップ２との熱膨張率が、例えば、０．１ｐｐｍ／℃以上異なると、封止部分に亀裂が生じる。これにより、電子機器は、気密性が低下する。
　さらに、半導体基板３またはチップ２に、厚みのばらつきや反りがあると、半導体基板３とチップ２とを積層したときに、封止部分では、メッキ膜の凸面の出っ張りでしか半導体基板３およびチップ２と接合できない。
　その結果、電子機器は、封止部分に隙間が散在することになるため、気密性が低下する。また、封止部分における隙間の発生を防止するために、昇温昇圧して半導体基板３とチップ２とを接合すると、電子機器は、隣接する微細なバンプ同士がショート故障を起こす恐れがある。
　そこで、電子機器１のバンプ４は、例えば、Ａｕの多孔質金属層４１を含む。多孔質金属層４１は、粒子径が０．００５μｍ～１．０μｍで純度が９９．９重量％以上のＡｕ粒子を含む。なお、多孔質金属層４１の成分は、例えば、純度が９９．９重量％以上のＣｕ、Ａｇ（銀）、またはＰｔ（プラチナ）であってもよい。
　粒子径が０．００５μｍ～１．０μｍの金属粒子を含む多孔質金属層４１は、粒子径のサイズ効果により、バルク状の金属の融点よりも低い温度で金属接合が可能である。例えば、多孔質金属層４１は、成分がＡｕの場合では１００℃程度、Ａｇの場合では２５０℃程度、Ｃｕの場合では１５０℃程度の温度で半導体基板３とチップ２とを接続することができる。これにより、電子機器１は、熱によるチップ２のダメージを低減することができるので、信頼性を向上させることができる。
　また、多孔質金属層４１は、弾性があるため、例えば、半導体レーザの発熱によりチップ２が半導体基板３とは異なる熱膨張率で膨張しても弾性変形するので、オープン故障の発生を抑制することができる。これにより、電子機器１は、例えば、はんだ製のバンプを使用する場合に比べて信頼性を向上させることができる。
　かかる電子機器１は、上面にバンプ４が設けられた半導体基板３にチップ２を積層し、バンプ４の多孔質金属層４１を溶融させずに接続パッド２２と接続させて半導体基板３にチップ２をフリップチップ実装することによって製造される。
　また、電子機器１は、下面に多孔質金属層４１を含むバンプ４が設けられたチップ２を半導体基板３に積層し、バンプ４の多孔質金属層４１を溶融させずに接続パッド３２と接続させて半導体基板３にチップ２をフリップチップ実装することによって製造されてもよい。なお、多孔質金属層４１を含むバンプ４は、積層前の半導体基板３およびチップ２の双方に設けられてもよい。
　バンプ４は、半導体基板３側に設けられる場合、多孔質金属層４１と半導体基板３側の接続パッド３２との間に、金属膜４２を備える。また、バンプ４は、チップ２側に設けられる場合、多孔質金属層４１とチップ２側の接続パッド２２との間に、金属膜４２を備える。なお、金属膜４２は、多孔質金属層４１と半導体基板３側の接続パッド３２との間、および多孔質金属層４１とチップ２側の接続パッド２２との間のうち、少なくともいずれか一方に設けられてもよい。
　本開示では、バンプ４における半導体基板３の主面と直交する方向の厚さに対する金属膜４２の膜厚の比率を１０％未満にすることで、バンプ４のピッチを２０μｍ以下にするファインピッチ化を可能にした。かかるファインピッチ化については、バンプ４の形成工程と合わせて後述する。
　さらに、バンプ４は、多孔質金属層４１の側面（側周面）にも、金属膜４２を備える。金属膜４２の材料は、多孔質金属層４１と同一であることが望ましい。例えば、多孔質金属層４１の材料がＡｕの場合、金属膜４２は、Ａｕ膜であることが望ましい。
　これにより、バンプ４は、多孔質金属層４１の側面が金属膜４２によってコーティングされるので、多孔質金属層４１の粒子が崩れて飛散することを防止することができる。したがって、バンプ４は、多孔質金属層４１の粒子の飛散によって、隣接するバンプ４同士がショートすることを防止することができる。
　また、多孔質金属層４１の側面に金属膜４２が設けられない場合、表面が比較的軟らかい多孔質金属層４１の側面に表面荒れが生じ、バンプ４間で形状にバラツキが発生する。
　これに対して、バンプ４は、多孔質金属層４１の側面に、多孔質金属層４１よりも硬い金属膜４２が設けられるので、バンプ４間における形状のバラツキが抑制され、全て均一な形状になる。しかも、バンプ４は、比較的硬い金属膜４２によって側面がコーティングされるので、さらなる微細化が可能になり、より一層のファインピッチ化が可能となる。
　また、バンプ４は、半導体基板３に対してチップ２がフリップチップ実装される場合に、厚さ方向に若干つぶされることになるが、多孔質金属層４１の粒子が金属膜４２の外部に漏れだすことを防止する。その結果、バンプ４は、金属膜４２の内部における多孔質金属層４１の粒子密度が増大するので、接続抵抗を低減することができる。
　また、電子機器１の側壁部５は、バンプ４と同様の構造を有する。具体的には、側壁部５は、Ａｕの多孔質金属層５１を含む。多孔質金属層５１は、粒子径が０．００５μｍ～１．０μｍで純度が９９．９重量％以上のＡｕ粒子を含む。なお、多孔質金属層５１の成分は、例えば、純度が９９．９重量％以上のＣｕ、Ａｇ（銀）、またはＰｔ（プラチナ）であってもよい。
　多孔質金属層５１は、前述したように粒子径のサイズ効果により、バルク状の金属の融点よりも低い温度で金属接合が可能である。これにより、電子機器１は、多孔質金属層５１を形成時の熱によるチップ２のダメージを低減することができるので、信頼性を向上させることができる。
　また、多孔質金属層５１は、弾性があるため、例えば、半導体レーザの発熱によりチップ２が半導体基板３とは異なる熱膨張率で膨張しても弾性変形するので、側壁部５に亀裂が発生することを抑制することができる。これにより、電子機器１は、封止が必要な接続パッド２２，３２およびバンプ４が設けられる領域の気密性を向上させることができる。
　また、多孔質金属層５１は、弾性変形するので、例えば、半導体基板３またはチップ２に厚みのばらつきや反りがある場合であっても、半導体基板３とチップ２とを接合するときに、半導体基板３やチップ２の表面形状に追従して変形する。
　これにより、電子機器１は、側壁部５と半導体基板３との接続部分、および側壁部５とチップ２との接続部分に隙間が生じることを抑制することができるので、気密性を向上させることができる。
　また、側壁部５は、封止が必要な接続パッド２２，３２およびバンプ４が設けられる領域を環状に囲むように設けられる。これにより、電子機器１は、半導体基板３またはチップ２が熱膨張する場合に、角部に設けられるバンプ４にかかる機械的なストレスを緩和することができる。
　具体的には、半導体基板３またはチップ２が熱膨張する場合、半導体基板３またはチップ２の主面中央から周縁部へ向かうほど、温度変化による膨張量および収縮量が大きくなる。このため、側壁部５がなければ、角部に設けられるバンプ４に機械的なストレスがかかる。
　これに対して、電子機器１は、半導体基板３およびチップ２の周縁部が側壁部５によって封止されるので、温度変化による半導体基板３およびチップ２の周縁部における膨張および収縮を側壁部５によって抑制することができる。これにより、電子機器１は、角部に設けられるバンプ４にかかる機械的なストレスを緩和することができる。
　側壁部５は、半導体基板３側に設けられる場合、多孔質金属層５１と半導体基板３における主面上の接続パッド３２との間に、金属膜５２を備える。また、側壁部５は、チップ２側に設けられる場合、多孔質金属層５１とチップ２における主面上の接続パッドとの間に、金属膜５２を備える。なお、金属膜５２は、多孔質金属層５１と半導体基板３における主面上の接続パッド３２との間、および多孔質金属層５１とチップ２における主面上の接続パッドとの間の少なくともいずれか一方に設けられてもよい。
　本開示では、側壁部５における半導体基板３の主面と直交する方向の厚さに対する金属膜５２の膜厚の比率を１０％未満にすることで、側壁部５およびバンプ４を同時形成する工程において、バンプ４のピッチを２０μｍ以下にするファインピッチ化を可能にした。
　さらに、側壁部５は、多孔質金属層５１の側面（側周面）にも、金属膜５２を備える。金属膜５２の材料は、多孔質金属層５１と同一であることが望ましい。例えば、多孔質金属層５１の材料がＡｕの場合、金属膜５２は、Ａｕ膜であることが望ましい。
　これにより、側壁部５は、多孔質金属層５１の側面が金属膜５２によってコーティングされるので、多孔質金属層５１の粒子が崩れて飛散することを防止することができる。したがって、側壁部５は、多孔質金属層５１の粒子の飛散によって、隣接するバンプ４同士がショートすることを防止することができる。
　また、多孔質金属層５１の側面に金属膜５２が設けられない場合、表面が比較的軟らかい多孔質金属層５１の側面に表面荒れが生じ、側壁部５の側面形状にバラツキが発生する。
　これに対して、側壁部５は、多孔質金属層５１の側面に、多孔質金属層５１よりも硬い金属膜５２が設けられるので、側面形状のバラツキが抑制され、側面全体が均一な表面形状になる。しかも、側壁部５は、比較的硬い金属膜５２によって側面がコーティングされるので、さらなる微細化が可能になる。
　かかる電子機器１は、上面にバンプ４が設けられた半導体基板３に、バンプ４が設けられていないチップ２を積層し、バンプ４の多孔質金属層４１を溶融させずに接続パッド２２と接続させて半導体基板３にチップ２をフリップチップ実装することによって製造される。
　また、電子機器１は、下面に多孔質金属層４１を含むバンプ４が設けられたチップ２をバンプ４が設けられていない半導体基板３に積層し、バンプ４の多孔質金属層４１を溶融させずに接続パッド３２と接続させて半導体基板３にチップ２をフリップチップ実装することによって製造されてもよい。なお、多孔質金属層４１を含むバンプ４は、積層前の半導体基板３およびチップ２の双方に設けられてもよい。
［２．バンプおよび側壁部の形成工程］
　次に、図３～図１４を参照し、本開示に係る電子機器１の形成工程について説明する。図３～図１０は、本開示に係る半導体基板３の製造工程を示す説明図である。図１１～図１４は、本開示に係るチップ２の製造工程を示す説明図である。
　図３に示すように、半導体基板３を製造する場合には、まず、Ｓｉ基板３１上の所定位置に接続パッド３２を形成し、Ｓｉ基板３１上における接続パッド３２の形成位置以外の領域に、絶縁膜３３を形成する。その後、接続パッド３２および絶縁膜３３上に、金属膜３４および金属膜３５を順次積層する。
　続いて、図４に示すように、金属膜３５上にグラスマスク６１を積層し、後に金属膜３４，３５を残す領域以外の箇所に対応する部分のグラスマスク６１を除去して、グラスマスク６１にスリットを形成する。
　そして、図５に示すように、残ったグラスマスク６１越しに、例えば、ドライエッチングを行うことによって、グラスマスク６１が積層されていない部分の金属膜３４，３５を除去する。その後、図６に示すように、グラスマスク６１を除去する。
　続いて、図７に示すように、金属膜３４，３５上にフォトレジスト層６２を形成し、その後、フォトリソグラフィー技術によって、フォトレジスト層６２におけるバンプ４および側壁部５を形成する位置に貫通孔を形成して、金属膜３４，３５の表面を露出させる。
　このとき、隣設する貫通孔の中心間の間隔が２０μｍ（２０μｍピッチ）となるように、貫通孔を形成する。かかる貫通孔は、後の工程で多孔質金属層４１の材料となる金属粒子を含むペーストが充填されるが、２０μｍピッチという微細な構造であるため、このままの状態でペーストが充填されると、微細な構造がダメージを受けて崩れるおそれがある。
　そこで、図８に示すように、フォトレジスト層６２の上面、貫通孔の側面、および金属膜３５の上面に、例えば、スパッタリングによって、金属膜４２，５２する。金属膜４２，５２の材料としては、後に貫通孔に充填するペーストに含まれる金属粒子と同一成分の金属を選択する。なお、ここでは、Ａｕの金属膜４２，５２を形成する。
　これにより、フォトレジスト層６２は、表面が金属膜４２，５２によってコーティングされることにより硬化するので、貫通孔に金属粒子を含むペーストが充填される場合に、微細な構造が崩れることを防止することができる。
　また、ここで形成する金属膜４２，５２の膜厚が厚すぎると貫通孔の開口が狭くなり、貫通孔に金属粒子を含むペーストを充填することが困難になる。そこで、ここでは、貫通孔の深さ、換言すれば、後に形成されるバンプ４における半導体基板３の主面と直交する方向の厚さ（バンプ４の高さ）に対する金属膜４２，５２の膜厚の比率が１０％未満となる薄い（例えば、厚さ１μｍ未満の）金属膜４２，５２を形成する。
　例えば、２０μｍピッチで並ぶ高さ１０μｍのバンプ４を形成する場合には、金属膜４２，５２の膜厚を０．２μｍとする。これにより、金属膜４２，５２を形成しても貫通孔の開口が狭くなることを防止することができるため、後の工程で貫通孔に金属粒子を含むペーストを十分に充填することができる。
　続いて、図９に示すように、フォトレジスト層６２に形成した貫通孔に、例えば、純度が９９．９重量％以上で粒子径が０．００５μｍ～１．０μｍのＡｕ粒子を含むペーストを充填して、多孔質金属層４１，５１を形成する。貫通孔にペーストを充填する方法としては、例えば、スクリーン印刷、滴下したペーストをヘラで広げる方法等、任意の方法を用いることができる。
　その後、ペーストを乾燥および焼結させた後、剥離液等を用いたリフトオフによってフォトレジスト層６２を剥離する。これにより、図１０に示すように、半導体基板３にバンプ４および側壁部５が形成される。
　次に、チップ２の製造工程について説明する。図１１に示すように、チップ２を製造する場合には、まず、基材２１上の所定位置に、接続パッド２２を形成し、基材２１における上面が露出した部分、および、接続パッド２２の上面の所定位置に金属膜２３，２４を形成する。
　そして、チップ２の接続パッド２２および金属膜２３，２４が設けられた側の表面にフォトレジスト層６３を形成する。その後、フォトリソグラフィー技術によって、フォトレジスト層６３におけるバンプ４および側壁部５を形成する位置に貫通孔を形成して、金属膜２３，２４の表面を露出させる。
　その後、図１２に示すように、フォトレジスト層６３の上面、貫通孔の側面、および金属膜２３，２４の上面に、例えば、スパッタリングによって、金属膜４２，５２を形成する。金属膜４２，５２の材料としては、後に貫通孔に充填するペーストに含まれるＡｕ粒子と同一成分のＡｕを選択する。
　これにより、フォトレジスト層６３は、表面が金属膜４２，５２によってコーティングされることにより硬化するので、貫通孔にＡｕ粒子を含むペーストが充填される場合に、微細な構造が崩れることを防止することができる。
　また、ここでも、貫通孔の深さ、換言すれば、後に形成されるバンプ４におけるチップ２の主面と直交する方向の厚さ（バンプ４の高さＤ１）に対する金属膜４２，５２の膜厚の比率が１０％未満となる薄い（例えば、厚さ１μｍ未満の）金属膜４２，５２を形成する。
　例えば、２０μｍピッチで並ぶ高さ１０μｍのバンプ４を形成する場合には、金属膜４２，５２の膜厚を０．２μｍとする。これにより、金属膜４２，５２を形成しても貫通孔の開口が狭くなることを防止することができるため、後の工程で貫通孔に金属粒子を含むペーストを十分に充填することができる。
　続いて、図１３に示すように、フォトレジスト層６３に形成した貫通孔に、例えば、純度が９９．９重量％以上で粒子径が０．００５μｍ～１．０μｍのＡｕ粒子を含むペーストを充填することによって、バンプ４および側壁部５を形成する。
　その後、ペーストを乾燥および焼結させた後、剥離液等を用いたリフトオフによってフォトレジスト層６３を剥離する。これにより、図１４に示すように、チップ２にバンプ４および側壁部５が形成される。
　その後、図１０に示す半導体基板３と、図１４に示すチップ２とを、それぞれの接続パッド２２、３２が対向するように配置し、接続パッド２２同士を接続することによって、図１に示す電子機器１が完成する。
　上述した半導体レーザを備えるチップ２、および、半導体レーザの駆動回路を備える半導体基板３は、例えば、ＴｏＦセンサやストラクチャードライト等の測距装置に搭載される。半導体レーザは、測距装置に搭載される場合、例えば、ＴｏＦセンサの光源やストラクチャードライトの光源として機能する。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　半導体レーザが設けられるチップと、
　前記半導体レーザを駆動する駆動回路が設けられる半導体基板と、
　前記チップにおけるレーザ光の出射面とは反対側の主面に設けられる複数のチップ側接続パッドと、前記半導体基板における前記チップと対向する側の主面に設けられる複数の基板側接続パッドとを接続するバンプと、
　前記基板側接続パッドと同一の層に設けられ、隣り合う前記基板側接続パッドの間を絶縁する絶縁膜と、
　前記絶縁膜上に設けられる金属膜と
　を備える電子機器。
（２）
　前記金属膜は、
　前記基板側接続パッドと前記バンプとの間に設けられる金属膜と同一種類の金属によって形成され、前記基板側接続パッドと前記バンプとの間に設けられる金属膜と同一の層に設けられる
　前記（１）に記載の電子機器。
（３）
　前記基板側接続パッドと前記バンプとの間に設けられる金属膜は、
　前記主面と平行な面の面積が、前記バンプにおける前記主面と平行な断面の面積よりも広い
　前記（２）に記載の電子機器。
（４）
　絶縁膜上に設けられる金属膜と、前記基板側接続パッドと前記バンプとの間に設けられる金属膜とは、スリットによって分離される
　前記（２）または（３）に記載の電子機器。
（５）
　複数の前記バンプが設けられる領域を環状に囲むように設けられ、前記チップと前記半導体基板とを接続する側壁部
　をさらに備え、
　前記絶縁膜上に設けられる金属膜は、
　前記側壁部と前記半導体基板との間に設けられる金属膜と同一種類の金属によって形成され、前記側壁部と前記半導体基板との間に設けられる金属膜と同一の層に設けられる
　前記（１）から（４）のいずれか一つに記載の電子機器。
（６）
　前記側壁部と前記半導体基板との間に設けられる金属膜は、
　前記主面と平行な面の面積が、前記側壁部における前記主面と平行な断面の面積よりも広い
　前記（５）に記載の電子機器。
（７）
　前記絶縁膜上に設けられる金属膜は、
　前記絶縁膜上に設けられるチタン膜と、前記チタン膜上に設けられる金膜とを含む
　前記（１）から（６）のいずれか一つに記載の電子機器。
　１　電子機器
　２　チップ
　３　半導体基板
　４　バンプ
　５　側壁部
　１０　レンズ
　１１　レーザ光
　２１　基材
　２２，３２　接続パッド
　２３，２４，３４，３５　金属膜
　３１　Ｓｉ基板
　３３　絶縁膜
　４１，５１　多孔質金属層
　４２，５２　金属膜
　６１　グラスマスク
　６２　フォトレジスト層
　６３　フォトレジスト層

Claims (7)

  1. 　半導体レーザが設けられるチップと、
    　前記半導体レーザを駆動する駆動回路が設けられる半導体基板と、
    　前記チップにおけるレーザ光の出射面とは反対側の主面に設けられる複数のチップ側接続パッドと、前記半導体基板における前記チップと対向する側の主面に設けられる複数の基板側接続パッドとを接続するバンプと、
    　前記基板側接続パッドと同一の層に設けられ、隣り合う前記基板側接続パッドの間を絶縁する絶縁膜と、
    　前記絶縁膜上に設けられる金属膜と
    　を備える電子機器。
  2. 　前記金属膜は、
    　前記基板側接続パッドと前記バンプとの間に設けられる金属膜と同一種類の金属によって形成され、前記基板側接続パッドと前記バンプとの間に設けられる金属膜と同一の層に設けられる
    　請求項１に記載の電子機器。
  3. 　前記基板側接続パッドと前記バンプとの間に設けられる金属膜は、
    　前記主面と平行な面の面積が、前記バンプにおける前記主面と平行な断面の面積よりも広い
    　請求項２に記載の電子機器。
  4. 　絶縁膜上に設けられる金属膜と、前記基板側接続パッドと前記バンプとの間に設けられる金属膜とは、スリットによって分離される
    　請求項２に記載の電子機器。
  5. 　複数の前記バンプが設けられる領域を環状に囲むように設けられ、前記チップと前記半導体基板とを接続する側壁部
    　をさらに備え、
    　前記絶縁膜上に設けられる金属膜は、
    　前記側壁部と前記半導体基板との間に設けられる金属膜と同一種類の金属によって形成され、前記側壁部と前記半導体基板との間に設けられる金属膜と同一の層に設けられる
    　請求項１に記載の電子機器。
  6. 　前記側壁部と前記半導体基板との間に設けられる金属膜は、
    　前記主面と平行な面の面積が、前記側壁部における前記主面と平行な断面の面積よりも広い
    　請求項５に記載の電子機器。
  7. 　前記絶縁膜上に設けられる金属膜は、
    　前記絶縁膜上に設けられるチタン膜と、前記チタン膜上に設けられる金膜とを含む
    　請求項１に記載の電子機器。
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