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WO2022138914A1 - 撮像素子及び撮像装置 - Google Patents

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WO2022138914A1
WO2022138914A1 PCT/JP2021/048194 JP2021048194W WO2022138914A1 WO 2022138914 A1 WO2022138914 A1 WO 2022138914A1 JP 2021048194 W JP2021048194 W JP 2021048194W WO 2022138914 A1 WO2022138914 A1 WO 2022138914A1
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WO
WIPO (PCT)
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unit
pixel
semiconductor substrate
image pickup
pixels
Prior art date
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Ceased
Application number
PCT/JP2021/048194
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English (en)
French (fr)
Inventor
達也 大川
匡隆 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to EP21911051.7A priority patent/EP4270932A4/en
Priority to CN202180084751.4A priority patent/CN116547790A/zh
Priority to JP2022571680A priority patent/JP7753257B2/ja
Priority to KR1020237019280A priority patent/KR20230124566A/ko
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    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor

Definitions

  • the present disclosure relates to an image pickup device and an image pickup device.
  • an image pickup device configured by stacking a plurality of substrates.
  • a substrate on which pixels are formed to convert incident light from a subject into an image signal by using photoelectric conversion, a circuit for generating a control signal of the pixels, and a circuit for processing an image signal are formed. It corresponds to the substrate to be used.
  • a circuit that handles an analog image signal is arranged in the pixel.
  • a high-speed digital circuit is mainly used as a circuit for processing an image signal.
  • a first substrate on which a photoelectric conversion element that performs photoelectric conversion of incident light is mainly arranged and a second substrate on which a readout circuit that outputs an image signal based on an electric charge generated by the photoelectric conversion element is arranged are laminated.
  • the image pickup device has been proposed (see, for example, Patent Document 1).
  • a third substrate on which a logic circuit for processing an image signal is arranged is further laminated to form an image sensor.
  • the circuits constituting the pixels are divided into two substrates and laminated, connection portions (contacts) for making the reference potentials of these substrates common are arranged between the substrates.
  • the reference potential is a potential that serves as a reference for the signal of the pixel circuit and the power supply voltage, and corresponds to, for example, the ground potential. It is necessary to provide a region for connecting the contacts on the first substrate, which increases the pixel area.
  • an image pickup device and an image pickup device that can be miniaturized in an image pickup device and an image pickup device configured by laminating a plurality of semiconductor substrates.
  • the present disclosure has been made in order to solve the above-mentioned problems, and the embodiment thereof is a photoelectric conversion unit which is arranged on a first semiconductor substrate and performs photoelectric conversion of incident light, and is generated by the photoelectric conversion.
  • a pixel having a charge holding unit for holding a charge and a charge transfer unit for transferring the charge from the photoelectric conversion unit to the charge holding unit, and a second semiconductor substrate laminated on the surface side of the first semiconductor substrate.
  • It is an image pickup element having an embedded electrode embedded and arranged on the side and connected to the first semiconductor substrate, and a connecting portion connected to the embedded electrode.
  • FIG. 1 It is a block diagram which shows an example of the functional structure of the image pickup apparatus which concerns on one Embodiment of this disclosure. It is a plane schematic diagram which shows the schematic structure of the image pickup apparatus shown in FIG. It is a schematic diagram showing the cross-sectional structure along the line III-III'shown in FIG. It is an equivalent circuit diagram which shows an example of the structure of the pixel sharing unit which concerns on embodiment of this disclosure. It is sectional drawing which shows the structural example of the image pickup apparatus which concerns on embodiment of this disclosure. It is sectional drawing which shows the other structural example of the image pickup apparatus which concerns on embodiment of this disclosure. It is sectional drawing which shows the other structural example of the image pickup apparatus which concerns on embodiment of this disclosure.
  • FIG. 1 is a block diagram showing an example of a functional configuration of an image pickup device (imaging device 1) according to an embodiment of the present disclosure.
  • the image pickup apparatus 1 of FIG. 1 includes, for example, an input unit 510A, a row drive unit 520, a timing control unit 530, a pixel array unit 540, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B.
  • Pixels 541 are repeatedly arranged in an array in the pixel array unit 540. More specifically, a pixel sharing unit 539 including a plurality of pixels is a repeating unit, which is repeatedly arranged in an array consisting of a row direction and a column direction. In the present specification, for convenience, the row direction may be referred to as an H direction, and the column direction orthogonal to the row direction may be referred to as a V direction. In the example of FIG. 1, one pixel sharing unit 539 includes four pixels (pixels 541A, 541B, 541C and 541D). Pixels 541A, 541B, 541C and 541D each have a photoelectric conversion unit 101 (shown in FIG. 8 and the like described later).
  • the pixel sharing unit 539 is a unit that shares one pixel circuit (pixel circuit 210 in FIG. 3 described later). In other words, it has one pixel circuit (pixel circuit 210 described later) for every four pixels (pixels 541A, 541B, 541C and 541D). By operating this pixel circuit in a time division manner, the pixel signals of the pixels 541A, 541B, 541C and 541D are sequentially read out. Pixels 541A, 541B, 541C and 541D are arranged, for example, in 2 rows ⁇ 2 columns.
  • the pixel array unit 540 is provided with pixels 541A, 541B, 541C, and 541D, as well as a plurality of row drive signal lines 542 and a plurality of vertical signal lines (column readout lines) 543.
  • the row drive signal line 542 drives the pixels 541 included in each of the plurality of pixel sharing units 539 arranged side by side in the row direction in the pixel array unit 540.
  • each pixel arranged side by side in the row direction is driven.
  • the pixel sharing unit 539 is provided with a plurality of transistors.
  • a plurality of row drive signal lines 542 are connected to one pixel sharing unit 539.
  • a pixel sharing unit 539 is connected to the vertical signal line (column readout line) 543. Pixel signals are read from each of the pixels 541A, 541B, 541C and 541D included in the pixel sharing unit 539 via the vertical signal line (column read line) 543.
  • the row drive unit 520 is, for example, a row address control unit that determines the position of a row for driving a pixel, in other words, a row decoder unit and a row drive that generates a signal for driving the pixels 541A, 541B, 541C, and 541D. Includes circuit section.
  • the column signal processing unit 550 includes, for example, a load circuit unit connected to a vertical signal line 543 and forming a source follower circuit with pixels 541A, 541B, 541C and 541D (pixel sharing unit 539).
  • the column signal processing unit 550 may have an amplifier circuit unit that amplifies the signal read from the pixel sharing unit 539 via the vertical signal line 543.
  • the column signal processing unit 550 may have a noise processing unit. In the noise processing unit, for example, the noise level of the system is removed from the signal read from the pixel sharing unit 539 as a result of photoelectric conversion.
  • the column signal processing unit 550 has, for example, an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • the ADC includes, for example, a comparator section and a counter section.
  • the comparator section the analog signal to be converted and the reference signal to be compared with this are compared.
  • the counter section the time until the comparison result in the comparator section is inverted is measured.
  • the column signal processing unit 550 may include a horizontal scanning circuit unit that controls scanning the read sequence.
  • the timing control unit 530 supplies a signal for controlling the timing to the row drive unit 520 and the column signal processing unit 550 based on the reference clock signal and the timing control signal input to the device.
  • the image signal processing unit 560 is a circuit that performs various signal processing on the data obtained as a result of photoelectric conversion, in other words, the data obtained as a result of the image pickup operation in the image pickup apparatus 1.
  • the image signal processing unit 560 includes, for example, an image signal processing circuit unit and a data holding unit.
  • the image signal processing unit 560 may include a processor unit.
  • An example of signal processing executed by the image signal processing unit 560 is that when the AD-converted imaging data is data obtained by photographing a dark subject, it has many gradations and is data obtained by photographing a bright subject. Is a tone curve correction process that reduces gradation. In this case, it is desirable to store the characteristic data of the tone curve in the data holding unit of the image signal processing unit 560 in advance as to what kind of tone curve the gradation of the imaging data is corrected based on.
  • the input unit 510A is for inputting, for example, the reference clock signal, timing control signal, characteristic data, and the like from outside the device to the image pickup device 1.
  • the timing control signal is, for example, a vertical synchronization signal and a horizontal synchronization signal.
  • the characteristic data is to be stored in the data holding unit of the image signal processing unit 560, for example.
  • the input unit 510A includes, for example, an input terminal 511, an input circuit unit 512, an input amplitude changing unit 513, an input data conversion circuit unit 514, and a power supply unit (not shown).
  • the input terminal 511 is an external terminal for inputting data.
  • the input circuit unit 512 is for taking the signal input to the input terminal 511 into the image pickup apparatus 1.
  • the input amplitude changing unit 513 the amplitude of the signal captured by the input circuit unit 512 is changed to an amplitude that can be easily used inside the image pickup apparatus 1.
  • the input data conversion circuit unit 514 the arrangement of the data string of the input data is changed.
  • the input data conversion circuit unit 514 is composed of, for example, a serial-parallel conversion circuit. In this serial-parallel conversion circuit, the serial signal received as input data is converted into a parallel signal.
  • the input amplitude changing unit 513 and the input data conversion circuit unit 514 may be omitted.
  • the power supply unit supplies power supplies set to various voltages required inside the image pickup apparatus 1 based on the power supply supplied from the outside to the image pickup apparatus 1.
  • the input unit 510A may be provided with a memory interface circuit that receives data from the external memory device.
  • External memory devices are, for example, flash memory, SRAM, DRAM, and the like.
  • the output unit 510B outputs the image data to the outside of the device.
  • the image data is, for example, image data taken by the image pickup apparatus 1, image data processed by the image signal processing unit 560, or the like.
  • the output unit 510B includes, for example, an output data conversion circuit unit 515, an output amplitude changing unit 516, an output circuit unit 517, and an output terminal 518.
  • the output data conversion circuit unit 515 is composed of, for example, a parallel serial conversion circuit, and in the output data conversion circuit unit 515, the parallel signal used inside the image pickup apparatus 1 is converted into a serial signal.
  • the output amplitude changing unit 516 changes the amplitude of the signal used inside the image pickup apparatus 1. The signal of the changed amplitude becomes easy to use in an external device connected to the outside of the image pickup apparatus 1.
  • the output circuit unit 517 is a circuit that outputs data from the inside of the image pickup device 1 to the outside of the device, and the output circuit section 517 drives the wiring outside the image pickup device 1 connected to the output terminal 518. At the output terminal 518, data is output from the image pickup apparatus 1 to the outside of the apparatus.
  • the output data conversion circuit unit 515 and the output amplitude changing unit 516 may be omitted.
  • the output unit 510B may be provided with a memory interface circuit that outputs data to the external memory device.
  • External memory devices are, for example, flash memory, SRAM, DRAM, and the like.
  • FIG. 2 schematically shows a planar configuration of each of the first substrate 100, the second substrate 200, and the third substrate 300
  • FIG. 3 shows the first substrate 100 and the first substrate 100 laminated with each other.
  • the cross-sectional structure of the second substrate 200 and the third substrate 300 is schematically shown.
  • FIG. 3 corresponds to the cross-sectional configuration along line III-III'shown in FIG.
  • the image pickup apparatus 1 is an image pickup apparatus having a three-dimensional structure configured by laminating three substrates (first substrate 100, second substrate 200, and third substrate 300).
  • the first substrate 100 includes a semiconductor layer 100S and a wiring layer 100T.
  • the second substrate 200 includes a semiconductor layer 200S and a wiring layer 200T.
  • the third substrate 300 includes a semiconductor layer 300S and a wiring layer 300T.
  • each substrate (first substrate) is a combination of the wiring included in each of the first substrate 100, the second substrate 200, and the third substrate 300 and the interlayer insulating film around the wiring. It is called a wiring layer (100T, 200T, 300T) provided on the 100, the second substrate 200 and the third substrate 300).
  • the first substrate 100, the second substrate 200, and the third substrate 300 are laminated in this order, and the semiconductor layer 100S, the wiring layer 100T, the semiconductor layer 200S, the wiring layer 200T, and the wiring layer are laminated in this order.
  • the 300T and the semiconductor layer 300S are arranged in this order.
  • the specific configurations of the first substrate 100, the second substrate 200, and the third substrate 300 will be described later.
  • the arrow shown in FIG. 3 indicates the direction of light L incident on the image pickup apparatus 1.
  • the light incident side in the image pickup apparatus 1 is referred to as "lower”, “lower side”, and “lower”
  • the side opposite to the light incident side is referred to as "upper”, "upper side", and "upper side”.
  • the image pickup apparatus 1 is, for example, a back-illuminated image pickup apparatus in which light is incident from the back surface side of the first substrate 100 having a photodiode.
  • Both the pixel array unit 540 and the pixel sharing unit 539 included in the pixel array unit 540 are configured by using both the first substrate 100 and the second substrate 200.
  • the first substrate 100 is provided with a plurality of pixels 541A, 541B, 541C and 541D included in the pixel sharing unit 539.
  • Each of these pixels 541 has a photodiode (a photoelectric conversion unit 101 described later) and a transfer transistor (charge transfer unit 102 described later).
  • the second substrate 200 is provided with a pixel circuit (pixel circuit 210 described later) included in the pixel sharing unit 539.
  • the pixel circuit reads out the pixel signal transferred from each of the photodiodes of the pixels 541A, 541B, 541C and 541D via the transfer transistor, or resets the photodiode.
  • the second substrate 200 has a plurality of row drive signal lines 542 extending in the row direction and a plurality of vertical signal lines 543 extending in the column direction.
  • the second substrate 200 further has a power supply line 544 extending in the row direction.
  • the third substrate 300 has, for example, an input unit 510A, a row drive unit 520, a timing control unit 530, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B.
  • the row drive unit 520 is provided, for example, in a region partially overlapping the pixel array unit 540 in the stacking direction of the first substrate 100, the second substrate 200, and the third substrate 300 (hereinafter, simply referred to as the stacking direction). Has been done. More specifically, the row drive unit 520 is provided in a region overlapping the vicinity of the end portion of the pixel array unit 540 in the H direction in the stacking direction (FIG. 2).
  • the column signal processing unit 550 is provided, for example, in a region partially overlapping the pixel array unit 540 in the stacking direction. More specifically, the column signal processing unit 550 is provided in a region overlapping the vicinity of the end portion of the pixel array unit 540 in the V direction in the stacking direction (FIG. 2).
  • the input unit 510A and the output unit 510B may be arranged on a portion other than the third substrate 300, or may be arranged on, for example, the second substrate 200.
  • the input unit 510A and the output unit 510B may be provided on the back surface (light incident surface) side of the first substrate 100.
  • the pixel circuit provided on the second substrate 200 may be referred to as a pixel transistor circuit, a pixel transistor group, a pixel transistor, a pixel readout circuit, or a readout circuit, as another name. In this specification, the term “pixel circuit” is used.
  • the first substrate 100 and the second substrate 200 are electrically connected by, for example, through electrodes (through electrodes 252, 253A and 253B in FIG. 8 described later).
  • the second substrate 200 and the third substrate 300 are electrically connected to each other via, for example, contact portions 201, 202, 301 and 302.
  • the second substrate 200 is provided with the contact portions 201 and 202
  • the third substrate 300 is provided with the contact portions 301 and 302.
  • the contact portion 201 of the second substrate 200 is in contact with the contact portion 301 of the third substrate 300
  • the contact portion 202 of the second substrate 200 is in contact with the contact portion 302 of the third substrate 300.
  • the second substrate 200 has a contact region 201R provided with a plurality of contact portions 201 and a contact region 202R provided with a plurality of contact portions 202.
  • the third substrate 300 has a contact region 301R provided with a plurality of contact portions 301 and a contact region 302R provided with a plurality of contact portions 302.
  • the contact regions 201R and 301R are provided between the pixel array unit 540 and the row drive unit 520 in the stacking direction (FIG. 3). In other words, the contact regions 201R and 301R are located in, for example, a region where the row drive unit 520 (third substrate 300) and the pixel array unit 540 (second substrate 200) overlap in the stacking direction, or in a region near the same. It is provided.
  • the contact regions 201R and 301R are arranged, for example, at the ends of such regions in the H direction (FIG. 2).
  • the contact region 301R is provided at a position overlapping a part of the row drive unit 520, specifically, the end portion of the row drive unit 520 in the H direction (FIGS. 2 and 3). ..
  • the contact units 201 and 301 connect, for example, the row drive unit 520 provided on the third substrate 300 and the row drive signal line 542 provided on the second substrate 200.
  • the contact units 201 and 301 may, for example, connect the input unit 510A provided on the third substrate 300 to the power supply line 544 and the reference potential line (ground line described later).
  • the contact regions 202R and 302R are provided between the pixel array unit 540 and the column signal processing unit 550 in the stacking direction (FIG. 3).
  • the contact regions 202R and 302R are located in, for example, a region where the column signal processing unit 550 (third substrate 300) and the pixel array unit 540 (second substrate 200) overlap in the stacking direction, or a region in the vicinity thereof. It is provided.
  • the contact regions 202R and 302R are arranged, for example, at the ends of such regions in the V direction (FIG. 2).
  • the contact region 301R is provided at a position overlapping a part of the column signal processing unit 550, specifically, the end portion of the column signal processing unit 550 in the V direction (FIGS. 2 and 2). 3).
  • the contact units 202 and 302 use, for example, a pixel signal (a signal corresponding to the amount of electric charge generated as a result of photoelectric conversion by the photodiode) output from each of the plurality of pixel sharing units 539 included in the pixel array unit 540. This is for connecting to the column signal processing unit 550 provided on the substrate 300 of 3.
  • the pixel signal is sent from the second substrate 200 to the third substrate 300.
  • FIG. 3 is an example of a cross-sectional view of the image pickup apparatus 1 as described above.
  • the first substrate 100, the second substrate 200, and the third substrate 300 are electrically connected via the wiring layers 100T, 200T, and 300T.
  • the image pickup apparatus 1 has an electrical connection unit that electrically connects the second substrate 200 and the third substrate 300.
  • the contact portions 201, 202, 301 and 302 are formed by electrodes made of a conductive material.
  • the conductive material is formed of, for example, a metal material such as copper (Cu), aluminum (Al) and gold (Au).
  • the contact regions 201R, 202R, 301R and 302R electrically connect the second substrate and the third substrate by directly joining the wirings formed as electrodes, for example, to the second substrate 200 and the second substrate. It enables input and / or output of a signal with the substrate 300 of 3.
  • An electrical connection portion for electrically connecting the second substrate 200 and the third substrate 300 can be provided at a desired location.
  • the contact regions may be provided in the region overlapping with the pixel array portion 540 in the stacking direction.
  • the electrical connection portion may be provided in a region that does not overlap with the pixel array portion 540 in the stacking direction. Specifically, it may be provided in a region that overlaps with the peripheral portion arranged outside the pixel array portion 540 in the stacking direction.
  • connection holes H1 and H2 are provided with connection holes H1 and H2, for example.
  • the connection holes H1 and H2 penetrate the first substrate 100 and the second substrate 200 (FIG. 3).
  • the connection holes H1 and H2 are provided outside the pixel array portion 540 (or a portion overlapping the pixel array portion 540) (FIG. 2).
  • the connection hole portion H1 is arranged outside the pixel array portion 540 in the H direction
  • the connection hole portion H2 is arranged outside the pixel array portion 540 in the V direction.
  • the connection hole portion H1 reaches the input unit 510A provided on the third substrate 300
  • the connection hole portion H2 reaches the output unit 510B provided on the third substrate 300.
  • connection holes H1 and H2 may be hollow, or may contain a conductive material at least in a part thereof.
  • a bonding wire is connected to an electrode formed as an input unit 510A and / or an output unit 510B.
  • the electrodes formed as the input unit 510A and / or the output unit 510B are connected to the conductive materials provided in the connection holes H1 and H2.
  • the conductive material provided in the connection holes H1 and H2 may be embedded in a part or all of the connection holes H1 and H2, or the conductive material may be formed on the side wall of the connection holes H1 and H2. good.
  • the structure is such that the input unit 510A and the output unit 510B are provided on the third substrate 300, but the structure is not limited to this.
  • the input unit 510A and / or the output unit 510B can be provided on the second substrate 200 by sending the signal of the third substrate 300 to the second substrate 200 via the wiring layers 200T and 300T.
  • the input unit 510A and / or the output unit 510B can be provided on the first substrate 100 by sending the signal of the second substrate 200 to the first substrate 1000 via the wiring layers 100T and 200T. ..
  • the image pickup device 1 and the pixel array unit 540 are examples of the image pickup devices described in the claims.
  • FIG. 4 is an equivalent circuit diagram showing an example of the configuration of the pixel sharing unit.
  • the pixel sharing unit 539 includes a plurality of pixels 541 (representing four pixels 541 of pixels 541A, 541B, 541C and 541D in FIG. 4), one pixel circuit 210 connected to the plurality of pixels 541, and pixels. It includes a vertical signal line 543 connected to the circuit 210.
  • the pixel circuit 210 includes, for example, four transistors, specifically, an amplification transistor 213, a selection transistor 214, a reset transistor 211, and a capacitance switching transistor 212.
  • the pixel sharing unit 539 operates one pixel circuit 210 in a time division manner, so that the pixel signals of the four pixels 541 (pixels 541A, 541B, 541C and 541D) included in the pixel sharing unit 539 are respectively. Is sequentially output to the vertical signal line 543.
  • One pixel circuit 210 is connected to a plurality of pixels 541, and the pixel signal of the plurality of pixels 541 is output in a time division by one pixel circuit 210. Share the circuit 210.
  • Pixels 541A, 541B, 541C and 541D have components common to each other.
  • the pixels 541A, 541B, 541C and 541D are, for example, a photoelectric conversion unit 101, a charge transfer unit 102 electrically connected to the photoelectric conversion unit 101, and a charge holding unit 103 electrically connected to the charge transfer unit 102. And have.
  • the cathode is electrically connected to the source of the charge transfer unit 102
  • the anode is electrically connected to the reference potential line (for example, the ground line).
  • the photoelectric conversion unit 101 photoelectrically converts the incident light and generates an electric charge according to the amount of received light.
  • the charge transfer unit 102 (charge transfer unit 102A, 102B, 102C and 102D) is, for example, an n-channel MOS transistor.
  • the drain is electrically connected to the charge holding unit 103
  • the gate is electrically connected to the drive signal lines (signal lines TG1, TG2, TG3 and TG4).
  • This drive signal line is a part of a plurality of line drive signal lines 542 (see FIG. 1) connected to one pixel sharing unit 539.
  • the charge transfer unit 102 transfers the charge generated by the photoelectric conversion unit 101 to the charge holding unit 103.
  • the charge holding unit 103 (charge holding units 103A, 103B, 103C and 103D) is an n-type diffusion layer region formed in the p-type semiconductor layer. Such a charge holding unit 103 is referred to as a floating diffusion (FD).
  • the charge holding unit 103 is a charge holding means that temporarily holds the charge transferred from the photoelectric conversion unit 101, and is a charge-voltage conversion means that generates a voltage corresponding to the amount of the charge.
  • the four charge holding units 103 (charge holding units 103A, 103B, 103C and 103D) included in the pixel sharing unit 539 of 1 are electrically connected to each other, and the gate of the amplification transistor 213 and the source of the capacitance switching transistor 212 are connected to each other. Is electrically connected to.
  • the drain of the capacitance switching transistor 212 is connected to the source of the reset transistor 211, and the gate of the capacitance switching transistor 212 is connected to the drive signal line FDG.
  • This drive signal line FDG is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the drain of the reset transistor 211 is connected to the power line Vdd, and the gate of the reset transistor 211 is connected to the drive signal line RST.
  • This drive signal line RST is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the gate of the amplification transistor 213 is connected to the charge holding unit 103, the drain of the amplification transistor 213 is connected to the power line Vdd, and the source of the amplification transistor 213 is connected to the drain of the selection transistor 214.
  • the source of the selection transistor 214 is connected to the vertical signal line 543, and the gate of the selection transistor 214 is connected to the drive signal line SEL.
  • This drive signal line SEL is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the gate (transfer gate) of the charge transfer unit 102 includes, for example, a so-called vertical electrode, and as shown in FIG. 8 described later, from the surface of the semiconductor layer (semiconductor layer 100S in FIG. 8 described later) to the photoelectric conversion unit. It is extended to a depth of 101.
  • the reset transistor 211 resets the potential of the charge holding unit 103 to a predetermined potential. When the reset transistor 211 is turned on, the potential of the charge holding unit 103 is reset to the potential of the power supply line Vdd.
  • the selection transistor 214 controls the output timing of the pixel signal from the pixel circuit 210.
  • the amplification transistor 213 generates a signal having a voltage corresponding to the level of the charge held in the charge holding unit 103 as a pixel signal.
  • the amplification transistor 213 is connected to the vertical signal line 543 via the selection transistor 214.
  • the amplification transistor 213 constitutes a source follower together with a load circuit unit (see FIG. 1) connected to the vertical signal line 543 in the column signal processing unit 550.
  • the selection transistor 214 When the selection transistor 214 is turned on, the amplification transistor 213 outputs the voltage of the charge holding unit 103 to the column signal processing unit 550 via the vertical signal line 543.
  • the reset transistor 211, the amplification transistor 213 and the selection transistor 214 are, for example, n-channel MOS transistors.
  • the capacitance switching transistor 212 is used when changing the gain of charge-voltage conversion in the charge holding unit 103.
  • the capacitance C of the FD needs to be large so that the V when converted into a voltage by the amplification transistor 213 does not become too large (in other words, so that it becomes small). Based on these, when the capacitance switching transistor 212 is turned on, the gate capacitance for the capacitance switching transistor 212 increases, so that the capacitance C of the entire FD increases. On the other hand, when the capacitance switching transistor 212 is turned off, the capacitance C of the entire FD becomes smaller. By switching the capacitance switching transistor 212 on and off in this way, the capacitance C of the FD can be made variable and the conversion efficiency can be switched.
  • the capacitance switching transistor 212 is, for example, an n-channel MOS transistor.
  • the pixel circuit 210 is composed of three transistors, for example, an amplification transistor 213, a selection transistor 214, and a reset transistor 211.
  • the pixel circuit 210 has, for example, at least one of pixel transistors such as an amplification transistor 213, a selection transistor 214, a reset transistor 211, and a capacitance switching transistor 212.
  • the selection transistor 214 may be provided between the power supply line Vdd and the amplification transistor 213.
  • the drain of the reset transistor 211 is electrically connected to the power line Vdd and the drain of the selection transistor 214.
  • the source of the selection transistor 214 is electrically connected to the drain of the amplification transistor 213, and the gate of the selection transistor 214 is electrically connected to the row drive signal line 542 (see FIG. 1).
  • the source of the amplification transistor 213 (the output end of the pixel circuit 210) is electrically connected to the vertical signal line 543, and the gate of the amplification transistor 213 is electrically connected to the source of the reset transistor 211.
  • the number of pixels 541 sharing one pixel circuit 210 may be other than four. For example, two or eight pixels 541 may share one pixel circuit 210.
  • FIG. 5 is a cross-sectional view showing a configuration example of the image pickup apparatus according to the embodiment of the present disclosure.
  • the figure is a cross-sectional view showing an outline of the image pickup apparatus 1.
  • the image pickup apparatus 1 in the figure includes a first substrate 100, a second substrate 200, and a third substrate 300.
  • the first substrate 100 includes the semiconductor layer 100S and the wiring layer 100T
  • the second substrate 200 includes the semiconductor layer 200S and the wiring layer 200T
  • the third substrate 300 includes the semiconductor layer 300S and the wiring layer 300T.
  • the image pickup apparatus 1 further includes a protective film 181, a color filter 182, and an on-chip lens 401.
  • pixels 541A and 541B are shown.
  • the semiconductor layer 100S includes a first semiconductor substrate 120, an insulating film 129, and a separation portion 171.
  • the first semiconductor substrate 120 is a semiconductor substrate on which the photoelectric conversion unit 101 is arranged.
  • a charge transfer unit 102 and a charge holding unit 103 are further arranged on the first semiconductor substrate 120 in the figure.
  • the photoelectric conversion units 101A and 101B, the charge transfer units 102A and 102B, and the charge holding units 103A and 103B are shown.
  • the first semiconductor substrate 120 can be made of, for example, silicon (Si).
  • the wiring layer 100T is arranged on the surface side of the first semiconductor substrate 120.
  • the insulating film 129 is a film that insulates the surface side of the first semiconductor substrate 120.
  • the insulating film 129 can be made of silicon oxide (SiO 2 ) or silicon nitride (SiN).
  • the separation unit 171 is arranged at the boundary of the pixel 541 to separate the pixel 541.
  • the embedded electrodes 161 and 162 are further arranged at the boundary of the pixel 541 in the figure.
  • the wiring layer 100T includes an insulating layer 141.
  • the insulating layer 141 insulates a gate electrode, a through electrode 251 and the like arranged on the surface side of the first semiconductor substrate 120.
  • the insulating layer 141 can be made of, for example, SiO 2 .
  • the semiconductor layer 200S includes a second semiconductor substrate 220 and an insulating film 229. Further, a through hole 262 is arranged in the semiconductor layer 200S.
  • the second semiconductor substrate 220 is a semiconductor substrate on which the pixel circuit 210 is arranged.
  • the reset transistor 211 and the amplification transistor 213 of the pixel circuit 210 are described on the second semiconductor substrate 220 in the figure.
  • the second semiconductor substrate 220 can be made of Si, like the first semiconductor substrate 120.
  • the through hole 262 is a through hole formed in the second semiconductor substrate 220 for passing the through electrode 251 and the like, which will be described later.
  • An insulating layer 241 is arranged in the through hole 262.
  • the wiring layer 200T includes an insulating layer 241, a wiring 242, a via plug 243, through electrodes 251 to 253, and contact portions 201 and 202.
  • the wiring 242 is a conductor that transmits an electric signal or the like to an element or the like arranged on the second semiconductor substrate 220.
  • the wiring 242 can be made of a metal such as copper (Cu).
  • the insulating layer 241 insulates the wiring 242 and the like.
  • the insulating layer 241 can be made of SiO 2 or the like.
  • the wiring 242 and the insulating layer 241 can be configured in multiple layers. In the figure, a wiring 242 composed of two layers and an insulating layer 241 are shown as examples. Wiring 242s arranged in different layers can be connected by a via plug 243.
  • the via plug 243 can be made of a columnar metal, for example, a columnar Cu.
  • Through electrodes 251 and 252 are columnar electrodes that connect the wiring 242 and the member arranged on the surface side of the first semiconductor substrate 120. Through electrodes 251 and 252 are connected to embedded electrodes 161 and 162, respectively. These through electrodes 252 and the like can be made of a metal such as tungsten and can be arranged in the through holes 262.
  • the through electrode 251 connects the first semiconductor substrate 120 and another semiconductor substrate in order to make the reference potential common.
  • the through electrode 252 transfers the electric charge of the charge holding portion 103 of the first semiconductor substrate 120 to the second semiconductor substrate 220.
  • These through electrodes 251 and 252 can be made of, for example, columnar tungsten.
  • the through silicon via 251 in the figure is connected to the third substrate 300 via the wiring 242, the via plug 243, and the contact portion 201.
  • the contact portions 201 and 202 are connected to the contact portions 301 and 303 of the third substrate 300, respectively.
  • the contact portion 201 is connected to the through electrode 251 and transmits a reference potential.
  • the contact unit 202 is used for transmitting signals and the like.
  • the semiconductor layer 300S includes a third semiconductor substrate 320.
  • the above-mentioned image signal processing unit 560 (not shown) or the like is arranged on the third semiconductor substrate 320. Further, a well region is formed on the third semiconductor substrate 320.
  • the semiconductor region 321 is arranged in this well region.
  • the semiconductor region 321 is configured with a relatively high impurity concentration, and the contact plug 344 is connected to the semiconductor region 321.
  • the wiring layer 300T includes an insulating layer 341, a wiring 342, a via plug 343, a contact plug 344, and contact portions 301 and 302. Since these configurations are the same as those of the insulating layer 241, the wiring 242, the via plug 243, the contact plug 244, and the contact portions 301 and 302, the description thereof will be omitted.
  • the protective film 181 protects the back surface side of the first semiconductor substrate 120.
  • the protective film 181 can be made of, for example, SiO 2 .
  • the color filter 182 is an optical filter arranged for each pixel 541 and transmitting light having a predetermined wavelength among the incident light.
  • the on-chip lens 401 is a lens arranged for each pixel 541 and condensing the incident light on the photoelectric conversion unit 101.
  • first substrate 100 and the second substrate 200 are connected via through electrodes, and the second substrate 200 and the third substrate 300 are connected via a contact portion.
  • first substrate 100 and the second substrate 200 may also be connected via a contact portion.
  • FIG. 6 is a cross-sectional view showing another configuration example of the image pickup apparatus according to the embodiment of the present disclosure.
  • an insulating layer 241 is also formed on the back surface of the semiconductor layer 200S, and a contact portion 249 is arranged.
  • the contact portion 249 is connected to the contact portion 149 arranged on the first substrate 100 in the figure.
  • FIG. 7 is a cross-sectional view showing another configuration example of the image pickup apparatus according to the embodiment of the present disclosure.
  • the second substrate 200 in the figure corresponds to the inverted top and bottom of the second substrate 200 in FIG.
  • the electrical connection between the first substrate 100 and the second substrate 200 and the electrical connection between the second substrate 200 and the third substrate 300 are pixel arrays. It shows an example which is arranged at the position which overlaps with a part 540.
  • the electrical connection between the first substrate 100 and the second substrate 200 and the electrical connection between the second substrate 200 and the third substrate 300 are arranged in the outer region of the pixel array portion 540. It is also possible to take a configuration. Specifically, in FIGS. 3 and 5-7, the contact portions 201, 202, 301 and 302, which are electrical connections between the second substrate 200 and the third substrate 300, are outside the pixel array portion 540. It can also be placed in the area of. Similarly, in FIGS. 6 and 7, the contact portions 149 and 249, which are electrical connections between the first substrate 100 and the second substrate 200, can also be arranged in the outer region of the pixel array portion 540. ..
  • FIG. 8 is a diagram showing a configuration example of a pixel sharing unit according to the first embodiment of the present disclosure.
  • FIG. 3 is a plan view showing a configuration example of the pixel sharing unit 539 in the pixel array unit 540. Further, the figure is a diagram showing the configurations of the first substrate 100 and the second substrate 200 as viewed from the side of the second substrate 200.
  • the white rectangular area represents the area of the first semiconductor substrate 120 corresponding to the area of the pixel 541. Further, the region with the point hatching represents the semiconductor region formed on the first semiconductor substrate 120. Further, the diagonal rectangular region represents the gate electrode of the charge transfer unit 102.
  • the white circles represent through electrodes 251 to 253.
  • the dotted rectangle represents the element of the pixel circuit 210 (reset transistor 211, capacitance switching transistor 212, amplification transistor 213 and selection transistor 214).
  • the dotted rectangle drawn on the boundary of the pixel 541 represents the range of the pixel sharing unit 539.
  • the two-dot chain line rectangle represents the range of the pixel group 538, which will be described later.
  • a separation unit 171 is arranged at the boundary of the pixel 541.
  • the separation unit 171 is configured to surround the pixel 541.
  • the embedded electrodes 161 and 162 are further arranged on the first semiconductor substrate 120 at the boundary of the pixel 541.
  • the embedded electrode 161 is connected to the well region of the first semiconductor substrate 120.
  • the semiconductor region 123 is arranged on the first semiconductor substrate 120 of the pixel 541 adjacent to the embedded electrode 161 in the figure.
  • the embedded electrode 161 is connected to the well region via the semiconductor region 123.
  • the embedded electrode 162 is connected to the semiconductor region 122 constituting the charge holding unit 103.
  • the embedded electrodes 161 and 162 in the figure are embedded and arranged in the first semiconductor substrate 120 adjacent to the corners of the four pixels 541.
  • the pixels 541A, 541B, 541C and 541D are arranged on the first substrate 100. As shown in the figure, the pixels 541A, 541B, 541C and 541D are arranged in 2 rows and 2 columns, and the charge holding portions 103A, 103B, 103C and 103D are arranged in the vicinity of the central portions thereof. Adjacent to these charge holding units 103A, 103B, 103C and 103D, charge transfer units 102A, 102B, 102C and 102D and photoelectric conversion units 101A, 101B, 101C and 101D are arranged, respectively.
  • the configuration of the pixel sharing unit 539 is not limited to this example.
  • the pixel sharing unit 539 may be configured to include a number of pixels 541 other than 4.
  • the embedded electrode 162 is arranged at the center of the pixels 541A, 541B, 541C and 541D in 2 rows and 2 columns.
  • the pixels 541A, 541B, 541C and 541D and the pixel circuit 210 of the second semiconductor substrate 220 form the pixel sharing unit 539.
  • the pixels 541A, 541B, 541C and 541D are commonly connected to the embedded electrode 162 and the pixel circuit 210.
  • Such pixel sharing units 539 are arranged in a two-dimensional matrix.
  • the pixel group 538 also has four pixels 541 with 2 rows and 2 columns.
  • the pixel 541 constituting the pixel group 538 corresponds to a pixel at a position shifted by one pixel in the vertical and horizontal directions in the figure with respect to the pixel sharing unit 539.
  • the embedded electrode 161 is arranged at the center of four pixels 541 having two rows and two columns constituting the pixel group 538. These four pixels 541 are commonly connected to the embedded electrode 161.
  • the configuration of the pixel group 538 is not limited to this example.
  • the pixel group 538 may be configured to include a number of pixels 541 other than 4.
  • FIG. 9 is a diagram showing a configuration example of a pixel according to the first embodiment of the present disclosure.
  • the figure is a schematic cross-sectional view showing a configuration example of the pixel 541. This figure corresponds to a cross-sectional view taken along the line aa'in FIG.
  • pixels 541A and 541B are shown.
  • the description of the third semiconductor substrate 320 is omitted.
  • the photoelectric conversion unit 101, the charge transfer unit 102, and the charge holding unit 103 are arranged on the first semiconductor substrate 120.
  • the photoelectric conversion units 101A and 101B, the charge transfer units 102A and 102B, and the charge holding units 103A and 103B are shown. These elements are arranged in a well region formed on the first semiconductor substrate 120.
  • the first semiconductor substrate 120 in the figure constitutes a p-type well region. By arranging the n-type semiconductor region in the p-type well region, the element (diffusion layer) can be formed.
  • the point hatching region described on the first semiconductor substrate 120 in the figure represents an n-type semiconductor region.
  • the photoelectric conversion unit 101A is composed of an n-type semiconductor region 121A.
  • the photodiode composed of the pn junction formed at the interface between the n-type semiconductor region 121A and the surrounding p-type well region corresponds to the photoelectric conversion unit 101A.
  • the photoelectric conversion unit 101A is formed closer to the back surface side of the first semiconductor substrate 120. Further, a part of the photoelectric conversion unit 101A is expanded in the vicinity of the surface side of the first semiconductor substrate 120.
  • the photoelectric conversion unit 101B is also configured in the same manner as the photoelectric conversion unit 101A.
  • the charge holding portions 103A and 103B are composed of n-type semiconductor regions 122A and 122B, respectively. These n-type semiconductor regions 122A and 122B constitute the above-mentioned FD. Further, the semiconductor regions 122A and 122B are arranged adjacent to the embedded electrode 162.
  • the charge transfer unit 102A is composed of semiconductor regions 121A and 122A and a gate electrode 131A.
  • the n-type semiconductor regions 121A and 122A correspond to the source region and drain region of the charge transfer unit 102A.
  • the charge transfer unit 102A in the figure is composed of a planar type or horizontal type MOS transistor in which channels are formed along the surface of the semiconductor substrate.
  • the gate electrode 131A is arranged on the surface side of the first semiconductor substrate 120.
  • the gate electrode 131A in the figure is provided with a sidewall.
  • the charge transfer unit 102B is composed of semiconductor regions 121B and 122B and a gate electrode 131B.
  • the gate electrodes 131A and 131B can be made of polycrystalline silicon into which impurities are injected.
  • the insulating film 129 between the gate electrodes 131A and 131B and the first semiconductor substrate 120 constitutes a gate insulating film.
  • a through electrode 253 is connected to the gate electrode 131A of the charge transfer unit 102A.
  • the gate electrode 131A of the charge transfer unit 102A is connected to the signal line TG1 via the through electrode 253.
  • the gate electrode 131B of the charge transfer unit 102B is also connected to the signal line TG2 via the through electrode 253.
  • the semiconductor regions 123A and 123B are arranged on the first semiconductor substrate 120. These semiconductor regions 123A and 123B are semiconductor regions arranged in the well region of the first semiconductor substrate 120, and are semiconductor regions having the same conductive type and relatively high impurity concentration as the well region. Further, the semiconductor regions 123A and 123B are arranged adjacent to the embedded electrode 161.
  • the semiconductor region 123 is an example of the high-concentration impurity region described in the claims.
  • the separation unit 171 is arranged at the boundary of the pixel 541 to separate the pixel 541.
  • the separation unit 171 separates the adjacent pixels 541 in the first semiconductor substrate 120.
  • the separation portion 171 can be configured, for example, by embedding an insulating material such as SiO 2 in the groove portion 179 penetrating from the front surface side to the back surface side of the first semiconductor substrate 120. Further, a light-shielding member that shields the incident light can be arranged in the separation unit 171.
  • the embedded electrodes 161 and 162 are electrodes arranged at the boundary of the pixel 541. Further, the embedded electrodes 161 and 162 are arranged on the surface side of the first semiconductor substrate 120 at a position overlapping with the separation portion 171.
  • the embedded electrodes 161 and 162 can be made of, for example, polycrystalline silicon infused with impurities.
  • the embedded electrode 161 is arranged adjacent to the semiconductor region 123 (semiconductor regions 123A and 123B) and is connected to the well region of the first semiconductor substrate 120.
  • a through electrode 251 is connected to the embedded electrode 161 to supply a reference potential (well potential).
  • the semiconductor region 123 is a semiconductor region arranged to make the connection between the embedded electrode 161 and the first semiconductor substrate 120 or the like an ohmic connection, and is configured to have a relatively high impurity concentration of the same conductive type as the well region. It is a semiconductor area to be used.
  • the embedded electrode 162 is arranged adjacent to the semiconductor region 122 (semiconductor regions 122A and 122B) and is connected to the charge holding portion 103 (charge holding portions 103A and 103B).
  • a through electrode 252 is connected to the embedded electrode 162.
  • the through electrode 252 connects the charge holding portion 103 and the pixel circuit 210.
  • the through silicon vias 251 and 252 are examples of the connection portions described in the claims.
  • a pixel circuit 210 is arranged on the second semiconductor substrate 220.
  • the reset transistor 211 and the amplification transistor 213 are shown.
  • the reset transistor 211 and the amplification transistor 213 are arranged in the well region of the second semiconductor substrate 220. Similar to the first semiconductor substrate 120, the p-type well region is formed on the second semiconductor substrate 220. For convenience, it is assumed that the second semiconductor substrate 220 in the figure constitutes a p-type well region.
  • the reset transistor 211 is composed of n-type semiconductor regions 221 and 222 and a gate electrode 231.
  • the gate electrode 231 of the reset transistor 211 is connected to the signal line RST via the contact plug 244.
  • the amplification transistor 213 is composed of n-type semiconductor regions 223 and 224 and a gate electrode 232.
  • the gate electrode 232 of the amplification transistor 213 is connected to the through electrode 252 via the contact plug 244 and the wiring 242. That is, the gate electrode 232 of the amplification transistor 213 is connected to the charge holding portions 103A and 103B via the contact plug 244, the wiring 242, the through electrode 252, and the embedded electrode 162.
  • the second semiconductor substrate 220 is arranged with semiconductor regions 225A and 225B having a p-type relatively high impurity concentration. These p-type semiconductor regions 225A and 225B are connected to the through electrode 251 via the contact plug 244 and the wiring 242. As a result, the well region of the second semiconductor substrate 220 is connected to the well region of the first semiconductor substrate 120. A common well potential is supplied to the first semiconductor substrate 120 and the second semiconductor substrate 220.
  • the through electrode 251 is further connected to the ground wire Vss of the third semiconductor substrate 320 (not shown) via the wiring 242 and the contact plug 244.
  • the ground potential of the third semiconductor substrate 320 is supplied to the through electrode 251 as a reference potential (well potential). It is also possible to apply a fixed potential other than the ground potential to the reference potential.
  • the embedded electrode 161 is arranged at the boundary of the pixel 541 and connected to the well region of the first semiconductor substrate 120 of the pixel 541.
  • the semiconductor region 123 for obtaining an ohmic connection can be configured in a narrow occupied area adjacent to the embedded electrode 161.
  • the through electrode 251 can be shared by the plurality of pixels 541.
  • the number of through silicon vias 251 can be reduced.
  • the opening area of the through hole 262 of the second semiconductor substrate 220 in which the through electrode 251 is arranged can be reduced, and the arrangement of the elements of the pixel circuit 210 in the second semiconductor substrate 220 can be facilitated. ..
  • the embedded electrode 161 when the embedded electrode 161 is not used, it is necessary to connect the through electrode 251 to the first semiconductor substrate 120 of the pixel 541 to supply the well potential. Specifically, the through electrode 251 is connected to the semiconductor region 123. In this case, it is necessary to arrange the semiconductor region 123 having a relatively large area. This is to reduce the occurrence of defects due to misalignment of the through silicon via 251 in the manufacturing process. Therefore, the area allocated to the photoelectric conversion unit 101 and the like in the pixel 541 is reduced.
  • the charge holding portion 103 is configured in the same manner as the above-mentioned semiconductor region 123.
  • the area of the semiconductor region 122 can be reduced.
  • the through electrode 252 can be shared by the plurality of pixels 541. As a result, the number of through electrodes 252 can be reduced, and the opening area of the through hole 262 can be reduced.
  • the embedded electrode 162 is arranged at a position overlapping the separation portion 171 at the boundary of the pixel 541 and connected to the first semiconductor substrate 120 of the pixel 541.
  • Through electrodes 251 and the like connected to the first semiconductor substrate 120 inside the pixel 541 can be moved to the outside of the pixel 541, and the occupied area of the pixel 541 can be reduced.
  • the embedded electrodes 161 and 162 are configured to be embedded in the groove portion 179 formed in the first semiconductor substrate 120 at the boundary of the pixel 541.
  • the embedded electrodes 161 and 162 are shaped to be connected to the side surface of the first semiconductor substrate 120 adjacent to the groove portion 179.
  • the connection surface between the embedded electrodes 161 and 162 and the first semiconductor substrate 120 is arranged in the direction perpendicular to the surface of the first semiconductor substrate 120, and the occupied area of the embedded electrodes 161 and 162 can be reduced. can. This makes it possible to reduce the occupied area of the pixel 541.
  • the embedding depth (“D” in the figure) of the embedding electrode 161 or the like in the first semiconductor substrate 120 is 50 nm or more. This is because the connection surface between the embedded electrodes 161 and 162 and the first semiconductor substrate 120 can be widened, and the connection resistance can be reduced.
  • the distance between the embedded electrode 162 and the gate electrode 131 (“W” in the figure) can be increased.
  • the parasitic capacitance between the gate electrode 131 of the charge transfer unit 102 and the charge holding unit 103 can be reduced.
  • the charge transfer efficiency of the charge transfer unit 102 can be improved.
  • it is preferable that the height of the gate electrode 131 (“H2” in the figure) or less is equal to or less than the height of the embedded electrodes 161 and 162 (“H1” in the figure). This is because the parasitic capacitance between the gate electrode 131 and the embedded electrodes 161 and 162 can be reduced.
  • 10A-10I is a diagram showing an example of a method for manufacturing an image pickup device according to the first embodiment of the present disclosure.
  • 10A-10I is a diagram showing an example of a manufacturing process of the image pickup apparatus 1, and is a diagram showing an example of a manufacturing process relating to the region of the first semiconductor substrate 120.
  • a well region and a semiconductor region 121 are formed on the first semiconductor substrate 120.
  • the resist 601 is arranged on the surface side of the first semiconductor substrate 120.
  • the opening 602 is arranged at the boundary portion of the pixel 541 (FIG. 10A).
  • the surface side of the first semiconductor substrate 120 is etched to form the groove portion 179 (FIG. 10B). This can be done, for example, by dry etching.
  • the separation portion 171 is arranged in the groove portion 179 (FIG. 10C).
  • a film of SiO 2 which is a material of the separation portion 171 is formed on the surface side of the first semiconductor substrate 120 including the groove portion 179 by using CVD (Chemical Vapor Deposition) to obtain a desired thickness. It can be done by grinding. CMP (Chemical Mechanical Polishing) can be used for grinding the SiO 2 film.
  • the separation portion 171 is ground to expose the side surface near the surface side of the first semiconductor substrate 120 to the groove portion 179 (FIG. 10D). This can be done by etching the separation section 171 using the resist 601 as a mask. Anisotropic dry etching can be applied to this etching, for example.
  • the embedded electrodes 161 and 162 are arranged in the groove portion 179 (FIG. 10E). This can be done, for example, by arranging polycrystalline silicon, which is the material of the embedded electrodes 161 and 162, in the groove portion 179 by CVD or the like.
  • the resist 601 is removed (FIG. 10F).
  • the gate insulating film, the gate electrode 131, and the sidewall are formed (FIG. 10G).
  • the semiconductor region 123 and the like are formed (FIG. 10H). This can be done by ion implantation.
  • the insulating film 129 is formed on the surface side of the first semiconductor substrate 120.
  • the insulating layer 141 is arranged (FIG. 10I). This can be done, for example, by forming a film of SiO 2 , which is the material of the insulating layer 141, by CVD.
  • the configuration of the separation unit 171 is not limited to this example.
  • a configuration may be adopted in which the separation portion 171 is arranged in the groove portion 179 formed from the back surface side of the first semiconductor substrate 120.
  • the separation portion 171 can be configured to have a depth that does not penetrate the first semiconductor substrate 120 and reaches the vicinity of the back surface side from the front surface side of the first semiconductor substrate 120.
  • FIG. 11 is a diagram showing another configuration example of the pixel sharing unit according to the first embodiment of the present disclosure.
  • FIG. 8 is a plan view showing a configuration example of the pixel sharing unit 539, as in FIG. 8.
  • the pixel sharing unit 539 in the figure is different from the pixel sharing unit 539 in FIG. 8 in that a band-shaped embedded electrode is arranged instead of the embedded electrode 161.
  • the embedded electrode 166 in the figure is an embedded electrode connected to the well region of the first semiconductor substrate 120.
  • the embedded electrode 166 is an embedded electrode that is configured in a band shape and is arranged along the sides of a rectangular pixel 541 or the like in a plan view. Further, the embedded electrode 166 in the figure shows an example in which the shape is extended in the lateral direction in the figure.
  • the embedded electrode 166 is connected to the well region via the semiconductor region 123.
  • the semiconductor region 123 in the figure is formed in a band shape along the embedded electrode 166.
  • FIG. 12A is a cross-sectional view showing a configuration example of the embedded electrode 166, and is a cross-sectional view taken along the dd'line of FIG.
  • the embedded electrode 166 in the figure shows an example in which the width is substantially the same as that of the separation portion 171.
  • FIG. 12B is a diagram showing an example of an embedded electrode 166 configured to have a width wider than that of the separation portion 171.
  • the embedded electrode 166 in the figure is configured on the surface of the semiconductor substrate 110 with a cross section having a width wider than the width of the separation portion 171. Further, the embedded electrode 166 in the figure shows an example in which the width is wider than the opening width of the insulating film 129.
  • the method for manufacturing the image sensor is not limited to the method shown in FIGS. 10A-10I.
  • a groove-shaped opening is formed in the insulating film 129 adjacent to the separation portion 171 and a polycrystalline silicon film is further arranged adjacent to the embedded electrode 161 of FIG. 10I. You can also do it.
  • the resist 601 is peeled off to form an insulating film 129, and the insulating film 129 inside the groove portion 179 and the upper surface of the shoulder is removed by pattern etching, and then a polycrystalline silicon film is formed to form a pattern. It is also possible to perform etching to form the embedded electrode 166. By applying these manufacturing methods, it is possible to form an embedded electrode such as the embedded electrode 166 shown in FIG. 12B in which the width of the upper portion is wider than the width of the separation portion 171.
  • FIG. 13 is a diagram showing another configuration example of the pixel sharing unit according to the first embodiment of the present disclosure.
  • FIG. 11 is a plan view showing a configuration example of a pixel sharing unit 539 in which a band-shaped embedded electrode 166 is arranged, as in FIG. 11.
  • the pixel sharing unit 539 in the figure is different from the pixel sharing unit 539 in FIG. 11 in that pixels 541 and the like configured in a rectangular shape are arranged.
  • the pixels 541A and 541C form a phase difference pixel.
  • the phase difference pixel can generate a phase difference signal for detecting the image plane phase difference by dividing the incident light from the subject into pupils and an image signal based on the incident light from the subject.
  • two image signals based on the charges generated by the photoelectric conversion of the photoelectric conversion unit of the pixels 541A and 541C are output as the phase difference signal.
  • Pixels 541B and 541D also form phase difference pixels in the same manner as pixels 541A and 541C.
  • a gap is formed in the separation portion 171 between the pixels 541A and 541C and the pixels 541B and 541D. An overflow path is formed in this gap.
  • a common on-chip lens 401 for pupil division is arranged in the pixels 541A and 541C constituting the phase difference pixel. Similarly, a common on-chip lens 401 is arranged in pixels 541B and 541D.
  • the above-mentioned pixels 541A and 541C and pixels 541B and 541D can also be used as ordinary pixels that do not generate a phase difference signal. Further, the functions of the phase difference pixel and the normal pixel can be added to each region of the pixel array unit 540. Specifically, a part of the pixel 541A or the like in the pixel array unit 540 may be made to function as a phase difference pixel, and another pixel 541A or the like may be made to function as a normal pixel. Further, in the image pickup apparatus 1, when detecting the image plane phase difference, a part or all of the pixels 541A and the like are made to function as phase difference pixels, and in other cases, the pixels 541A and the like are made to function as normal pixels. You can also do it.
  • the shapes of the semiconductor regions 122A to 122D are not limited to this example. For example, it can be configured to have a vertically long shape in the figure or a symmetrical shape similar to that in FIG.
  • the embedded electrode 161 is arranged at the boundary of the pixel 541.
  • a reference potential is supplied to the first semiconductor substrate 120 via the embedded electrode 161.
  • the region related to the supply of the reference potential can be arranged outside the pixel 541, and the pixel 541 can be miniaturized.
  • the embedded electrode 161 was arranged in the separation portion 171 of the first semiconductor substrate 120.
  • the image pickup apparatus 1 of the second embodiment of the present disclosure is different from the above-mentioned first embodiment in that the embedded electrodes 161 are connected to each other.
  • FIG. 14 is a diagram showing a configuration example of a pixel sharing unit according to the second embodiment of the present disclosure.
  • FIG. 8 is a plan view showing a configuration example of the pixel sharing unit 539, as in FIG. 8.
  • the pixel sharing unit 539 in the figure is different from the pixel sharing unit 539 in FIG. 8 in that it includes a boundary portion wiring 163 for connecting the embedded electrodes 161 to each other.
  • the boundary portion wiring 163 is wiring connected to the embedded electrode 161 arranged at the boundary of the pixel 541.
  • the boundary portion wiring 163 in the figure shows an example configured in a shape embedded in the first semiconductor substrate 120. Specifically, the boundary portion wiring 163 in the figure is configured to be embedded in the separation portion 171.
  • the boundary wiring 163 can be composed of, for example, polycrystalline silicon injected with impurities.
  • the reference potential well potential
  • the through silicon via 251 can be reduced by arranging the boundary portion wiring 163 to make the well potential of the pixel 541 common.
  • the figure shows an example in which the boundary portion wiring 163 is arranged between the embedded electrodes 161 adjacent to each other in one direction (horizontal direction in the figure).
  • the boundary portion wiring 163 may be arranged between the embedded electrodes 162 to connect the embedded electrodes 161 to each other. In this case, the adjacent charge holding portions 103 are connected to each other by the boundary portion wiring 163.
  • FIGS. 15A and 15B are diagrams showing a configuration example of boundary wiring according to the second embodiment of the present disclosure.
  • 15A and 15B show a configuration example of a cross section of the boundary wiring 163 along the bb'line and the cc' line of FIG. 14, respectively.
  • the boundary wiring 163 in the figure is connected to the side surface of the embedded electrode 161 (FIG. 15A). Further, the boundary portion wiring 163 in the figure is configured so that the upper surface is exposed on the surface side of the first semiconductor substrate 120 (FIG. 15B). As shown in FIG. 15B, the boundary wiring 163 in the figure can be configured to be separated from the region of the first semiconductor substrate 120.
  • the width of the separation portion 171 (“W2” in the figure) between the boundary portion wiring 163 and the first semiconductor substrate 120 can be 20 nm or more.
  • the through silicon via 251 can also be arranged on the boundary wiring 163. This is because the boundary wiring 163 is electrically connected to the embedded electrode 161.
  • 16A-16E is a diagram showing an example of a method for manufacturing a boundary wiring according to a second embodiment of the present disclosure.
  • 16A-16E is a diagram showing an example of a manufacturing process of the boundary wiring 163.
  • the separation portion 171 is formed on the first semiconductor substrate 120 (FIG. 16A).
  • the resist 603 is arranged on the surface side of the first semiconductor substrate 120.
  • an opening 604 is arranged at a portion where the boundary portion wiring 163 is arranged (FIG. 16B).
  • the resist 603 is used as a mask to etch the separation portion 171 to form the opening 178 (FIG. 16C). This can be done, for example, by anisotropic dry etching.
  • the material film 605 of the boundary wiring 163 is arranged on the surface side of the first semiconductor substrate 120 including the opening 178 (FIG. 16D). This can be done, for example, by forming a polycrystalline silicon film by CVD.
  • the material film 605 is etched to remove the material film 605 in the portion other than the opening 178 (FIG. 16E). Thereby, the boundary portion wiring 163 can be formed. After that, the resist 603 is removed.
  • FIGS. 17A and 17B are diagrams showing other configuration examples of the boundary wiring according to the second embodiment of the present disclosure.
  • 17A and 17B are diagrams showing a configuration example of the boundary wiring 164.
  • the boundary portion wiring 164 is wiring arranged adjacent to the surface of the first semiconductor substrate 120.
  • FIG. 17A shows a configuration example of a cross section of the boundary portion wiring 164 in the direction along the boundary of the pixel 541
  • FIG. 17B shows a configuration example of a cross section of the boundary portion wiring 164 in the direction perpendicular to the boundary of the pixel 541.
  • the boundary wiring 164 in the figure is connected to the upper surface of the embedded electrode 161 (FIG. 17A).
  • the boundary portion wiring 163 in the figure is configured so that the upper surface and the side surface are exposed on the front surface side of the first semiconductor substrate 120 (FIG. 17B). Similar to the boundary wiring 163, the boundary wiring 164 of FIG. 17B can be configured to be separated from the region of the first semiconductor substrate 120. The distance between the boundary wiring 164 and the first semiconductor substrate 120 can be 20 nm or more. The through silicon via 251 can be arranged on the boundary wiring 163 instead of the embedded electrode 161.
  • 18A-18G is a diagram showing an example of another manufacturing method of boundary wiring according to the second embodiment of the present disclosure.
  • 18A-18G is a diagram showing an example of a manufacturing process of the boundary wiring 164.
  • the figure on the left side of each of FIGS. 18A-18G shows the portion where the embedded electrode 161 is not arranged, and the figure on the right side shows the portion where the embedded electrode 161 is arranged.
  • the separation portion 171 is formed on the first semiconductor substrate 120, and the embedded electrode 161 is arranged (FIG. 18A).
  • the insulating film 129 is arranged on the surface side of the first semiconductor substrate 120 (FIG. 18B). This can be done, for example, by thermal oxidation.
  • the resist 606 is arranged on the surface side of the first semiconductor substrate 120. In this resist 606, an opening 607 is arranged at a portion where the boundary portion wiring 164 is arranged (FIG. 18C).
  • the insulating film 129 is etched using the resist 606 as a mask to form an opening 608 in a region adjacent to the embedded electrode 161 (FIG. 18D). This can be done, for example, by dry etching.
  • the resist 606 is removed (FIG. 18E).
  • the material film 620 of the boundary wiring 164 is arranged on the surface side of the first semiconductor substrate 120 including the opening 608 (FIG. 18F). This can be done, for example, by forming a polycrystalline silicon film by CVD.
  • the material film 620 is etched to remove the material film 620 other than the boundary of the pixel 541 (FIG. 18G). Thereby, the boundary portion wiring 164 can be formed.
  • FIG. 19 is a diagram showing another configuration example of the pixel sharing unit according to the second embodiment of the present disclosure.
  • FIG. 14 is a plan view showing a configuration example of the pixel sharing unit 539, as in FIG.
  • the pixel sharing unit 539 in the figure is different from the pixel sharing unit 539 in FIG. 14 in that the boundary wiring 163 is arranged in a mesh pattern.
  • the boundary wiring 163 in the figure connects the embedded electrodes 161 to each other in the vertical and horizontal directions in the figure.
  • the wiring that supplies the well potential in the first semiconductor substrate 120 can be further reduced in resistance, and the potential difference in the well potential between the different pixels 541 can be reduced.
  • the configuration of the image pickup apparatus 1 other than this is the same as the configuration of the image pickup apparatus 1 in the first embodiment of the present disclosure, the description thereof will be omitted.
  • the adjacent embedded electrodes 161 are connected to each other by the boundary portion wiring 163 or the like. This makes it possible to reduce the potential difference in well potential between different pixels 541.
  • FIGS. 20A-20C is a diagram showing a configuration example of a pixel array unit according to a third embodiment of the present disclosure.
  • 20A-20C is a diagram showing a configuration example of the pixel array unit 540.
  • the description of the reference numeral is omitted.
  • FIG. 20A is a diagram showing an example in which through electrodes 251 and 252 are arranged on all the embedded electrodes 161 and 162 as in FIG. 8.
  • FIG. 20B is a diagram showing an example in which the boundary wiring 163 is arranged between the embedded electrodes 161 adjacent in the lateral direction of the figure and the through electrodes 251 are alternately arranged with respect to the adjacent embedded electrodes 161.
  • FIG. 20C is a diagram showing an example in which the boundary wiring 163 is arranged and the through electrode 251 is omitted.
  • a through electrode 251 that supplies a reference potential is arranged outside the pixel array unit 540.
  • the through electrode 251 arranged outside the pixel array unit 540 can be connected to, for example, a well region extending to an external region of the pixel array unit 540. Further, the through electrode 251 can be connected to the embedded electrode 161 of the pixel array portion 540 and also to the boundary portion wiring 163 extending to the outer region of the pixel array portion 540. In this way, the reference potential (well potential) can be supplied to the pixel 541 when the through electrode 251 is not arranged in the pixel array unit 540.
  • FIG. 21 is a diagram showing a configuration example of a pixel array unit according to a third embodiment of the present disclosure.
  • the figure is a diagram showing an example in which electrodes 661 and 662 adjacent to the front surface of the first semiconductor substrate 120 are used instead of the embedded electrodes 161 and 162.
  • FIG. 6 shows a comparative example of the embodiments of the present disclosure.
  • the electrodes 661 and 662 are configured so as not to be embedded in the first semiconductor substrate 120, and are bonded to the semiconductor region on the surface of the first semiconductor substrate 120. In order to reduce the connection resistance with the semiconductor region, the electrodes 661 and 662 need to be configured in a larger area than the embedded electrodes 161 and 162.
  • FIG. 22 is a diagram showing a comparison result of the pixel array unit according to the third embodiment of the present disclosure.
  • Comparative Example 1, Application Example 1, Application Example 2 and Application Example 3 represent an example in the case of the pixel array unit 540 of FIGS. 21, 20A, 20B and 20C, respectively.
  • the “charge holding unit shared pixel” in the figure represents the number of pixels of the charge holding unit 103 commonly connected by the embedded electrode 162.
  • the “pixel circuit sharing unit” represents the number of pixels per pixel circuit 210.
  • Connecting portion in the figure represents the number of connecting portions connecting between the first semiconductor substrate 120 and the second semiconductor substrate 220 in the pixel array portion 540. Specifically, it represents the number of through electrodes 251 to 253.
  • the “charge transfer unit”, “charge holding unit”, and “well region” in the figure are the number of connection portions of the charge transfer unit 102 (gate electrode 131), the charge holding unit 103, and the well region (semiconductor region 123), respectively. Represents. “Total” in the figure represents the total of the charge transfer unit 102, the charge holding unit 103, and the connection unit of the well region.
  • “Boundary wiring” in the figure indicates the presence or absence of boundary wiring 163 and the like.
  • “Well contact” in the figure represents the position where the well contact is placed.
  • the FD capacitance in the figure represents the capacitance (parasitic capacitance) between the gate electrode 131 and the charge holding portion 103.
  • the "charge holding unit shared pixel” and “pixel circuit sharing unit” are 4 pixels, and the “charge transfer unit” and “charge holding unit” of the “connection unit” are 4 and 1, respectively. Become. This is because, in each example, the pixel sharing unit 539 is composed of four pixels 541 and one pixel circuit 210.
  • the "well area” of the "connection portion” becomes 1. This is because a through electrode 251 is arranged for each embedded electrode 161.
  • the "well area” of the "connection portion” is 0.5. This is because the through electrodes 251 are shared by the two pixel groups 538.
  • the "well area” of the "connection portion” becomes 0.
  • the “total” of the "connection portion” in Comparative Example 1, Application Example 1, Application Example 2 and Application Example 3 is 6, 6, 5.5 and 5, respectively.
  • the application example 3 is outside the pixel, and the others are inside the pixel.
  • Comparative Example 1 has a higher value than Application Examples 1 to 3. This is because the distance between the gate electrode 131 and the electrodes 661 and 662 is short.
  • connection portions can be reduced in the application example in which the boundary portion wirings 163 and 164 are arranged.
  • the pixel sharing unit 539 in the figure includes two sets of four pixels 541 sharing the embedded electrode 162.
  • the pixel sharing unit 539 includes a total of eight pixels 541.
  • FIG. 23A-23C is a diagram showing a configuration example of a pixel array unit according to a fourth embodiment of the present disclosure.
  • 23A-23C is a diagram showing a configuration example of the pixel array unit 540, similarly to FIGS. 20A-20C.
  • the pixel sharing unit 539 of FIGS. 23A-23C differs from the pixel sharing unit 539 of FIGS. 20A-20C in that it includes eight pixels 541.
  • FIG. 23A is a diagram showing an example in which through electrodes 251 and the like are arranged on all the embedded electrodes 161 and 162, similarly to FIG. 20A.
  • Through electrodes 252 are arranged on the two embedded electrodes 162 of the pixel sharing unit 539, respectively. These through electrodes 252 are commonly connected to the wiring 242 of the second semiconductor substrate 220 and are connected to the pixel circuit 210.
  • FIG. 23B shows a case where the boundary portion wiring 163 is arranged between the embedded electrodes 161 adjacent in the lateral direction in the figure and the boundary portion wiring 163 or the like is connected between the two embedded electrodes 162 of the pixel sharing unit 539. It is a figure showing an example. Further, in FIG. 23B, an example in which the through electrode 251 is connected to the boundary portion wiring 163 or the like is described.
  • FIG. 23C is a diagram showing an example in which the through silicon via 251 is further omitted with respect to the example of FIG. 23B.
  • FIG. 24 is a diagram showing a comparison result of the pixel array unit according to the fourth embodiment of the present disclosure.
  • Comparative Example 2 assumes an example in which the pixel sharing unit 539 includes eight pixels 541 in the pixel array unit 540 having the pixels 541 of FIG. 21.
  • Application example 4 shows an example in the case of the pixel array unit 540 of FIG. 23A.
  • the application examples 5 and 6 assume an example in which the pixel sharing unit 539 includes eight pixels 541 in the pixel array unit 540 of FIGS. 20B and 15C, respectively.
  • Application examples 7 and 8 represent examples in the case of the pixel array unit 540 of FIGS. 23B and 23C, respectively.
  • the "charge holding unit shared pixel” and the “pixel circuit sharing unit” are 4 pixels and 2 ⁇ 4 pixels, respectively, and the “charge transfer unit” of the "connection unit” is 8. This is because, in each example, the pixel sharing unit 539 is composed of eight pixels 541 and one pixel circuit 210.
  • the "charge holding portion" of the "connection portion” becomes 2 as in the application example 4.
  • the "well area” of the "connection portion” becomes 1. This is because the through electrodes 251 are shared by the two pixel groups 538. Further, in the application example 6, the "well area” of the "connection portion” becomes 0.
  • the “total” of the "connection portion” in the application example 5 and the application example 6 is 11 and 10, respectively.
  • the "charge holding part” of the "connection part” becomes 1. This is because the through electrodes 252 are shared by the two embedded electrodes 162. Further, in the application example 7 and the application example 8, the "well area” of the "connection portion” becomes 1 and 0, respectively, as in the application example 5 and the application example 6. The “total” of the "connection portion” in the application example 7 and the application example 8 is 10 and 9, respectively.
  • Comparative Example 2 and Application Example 4 "Boundary wiring” is “None", and in other cases, “Boundary wiring” is “Yes”. Further, in the application example 6 and the application example 8 in which the through electrode 251 is omitted, the "well contact” is “outside the pixel”, and in other cases, the “well contact” is “inside the pixel”. In the item of "FD capacity", Comparative Example 1 has a higher value than Application Examples 4 to 8. This is because the distance between the gate electrode 131 and the electrodes 661 and 662 is short as in Comparative Example 1.
  • the number of connecting portions can be further reduced in the application example in which the boundary portion wirings 163 and 164 are connected to the embedded electrodes 161 and 162.
  • the four pixels 541 share the embedded electrode 162 connected to the charge holding unit 103.
  • an example of sharing the embedded electrode 162 connected to the charge holding unit 103 in the two pixels 541 will be described.
  • FIGS. 25A-25E is a diagram showing a configuration example of a pixel array unit according to a fifth embodiment of the present disclosure.
  • 25A-25E is a diagram showing a configuration example of the pixel array unit 540, similarly to FIGS. 23A-23C.
  • the pixel array unit 540 of FIGS. 25A-25E differs from the pixel array unit 540 of FIGS. 23A-23C in that the embedded electrodes 161 and 162 are shared by two pixels 541 and the pixel sharing unit 539 includes six pixels 541. ..
  • the pixel sharing unit 539 in the figure includes three sets of two pixels 541 sharing the embedded electrode 162.
  • the pixel sharing unit 539 includes a total of six pixels 541.
  • FIG. 25A is a diagram showing an example in which through electrodes 251 and the like are arranged on all the embedded electrodes 161 and 162, similarly to FIG. 23A.
  • Through electrodes 252 arranged on the three embedded electrodes 162 of the pixel sharing unit 539 are commonly connected to the wiring 242 of the second semiconductor substrate 220 and connected to the pixel circuit 210.
  • FIG. 25B is a diagram showing an example in which three embedded electrodes 161 are connected to each other by a boundary portion wiring 163 or the like. Further, in FIG. 23B, an example in which the through electrode 251 is connected to the boundary portion wiring 163 or the like is described.
  • FIG. 23B an example in which the through electrode 251 is connected to the boundary portion wiring 163 or the like is described.
  • FIG. 25C is a diagram showing an example in which the boundary portion wiring 163 and the like for connecting the three embedded electrodes 162 to each other are further provided with respect to the example of FIG. 25B.
  • FIG. 25D is a diagram showing an example in which the example of FIG. 25A is further provided with a boundary portion wiring 163 or the like for connecting the embedded electrodes 161 of the two rows of pixels 541 in the horizontal direction of the figure to each other.
  • FIG. 25E is a diagram showing an example in which a boundary portion wiring 163 or the like for connecting the embedded electrodes 161 of the two rows of pixels 541 in the horizontal direction of the same figure to each other is further provided with respect to the example of FIG. 25B.
  • FIG. 26 is a diagram showing a comparison result of the pixel array unit according to the fifth embodiment of the present disclosure.
  • Comparative Example 3 assumes an example in which the embedded electrodes 161 and 162 are shared by two pixels 541 in the pixel array unit 540 having the pixels 541 of FIG. 21, and the pixel sharing unit 539 includes six pixels 541. It is a thing.
  • Application Examples 9 to 13 represent examples in the case of the pixel array unit 540 of FIGS. 25A to 20E, respectively.
  • the "charge holding unit shared pixel” and the “pixel circuit sharing unit” are 2 pixels and 3 ⁇ 2 pixels, respectively, and the “charge transfer unit” of the "connection unit” is 6. This is because, in each example, the pixel sharing unit 539 is composed of six pixels 541 and one pixel circuit 210.
  • the "charge holding portion” of the "connection portion” is 2, as in the application example 9.
  • the "well area” of the "connection portion” becomes 1. This is because the through electrodes 251 are shared by the three embedded electrodes 161 connected to each other by the boundary wiring 163 and the like.
  • the “total” of the "connection portion” in the application example 10 is 10.
  • the "charge holding portion” of the "connecting portion” becomes 1. This is because the through electrodes 252 are shared by the three embedded electrodes 162 connected to each other by the boundary wiring 163 and the like. Further, similarly to the application example 10, the "well area” of the "connection portion” becomes 1. The “total” of the "connection portion” in the application example 11 is 8.
  • the “charge holding portion” of the “connection portion” becomes 3 as in the application example 10. Further, similarly to the application example 5 in FIG. 24, the “well area” of the “connection portion” becomes 0. The “total” of the "connection portion” in the application example 12 is 9.
  • the “charge holding portion” of the “connection portion” becomes 1 as in the application example 11. Further, similarly to the application example 5 in FIG. 24, the “well area” of the “connection portion” becomes 0. The “total” of the "connection portion” in the application example 13 is 7.
  • the number of connecting portions is further reduced in the application example in which the embedded electrodes 162 connected to the charge holding portions 103 are shared by the two pixels 541 and the boundary portion wirings 163 and 164 are connected to the embedded electrodes 161 and 162. be able to.
  • FIG. 27A-27F is a diagram showing a configuration example of a pixel array unit according to a sixth embodiment of the present disclosure.
  • 27A-27F is a diagram showing a configuration example of the pixel array unit 540, similarly to FIGS. 25A-25E.
  • the pixel array unit 540 of FIGS. 27A-25F differs from the pixel array unit 540 of FIGS. 25A-25E in that the pixel array unit 540 includes the pixel sharing units 539A and 539B.
  • the pixel sharing unit 539A includes four sets of two pixels 541 sharing the embedded electrode 162, and includes eight pixels 541. Further, the pixel sharing unit 539B includes five sets of two pixels 541 sharing the embedded electrode 162, and includes ten pixels 541.
  • FIG. 27A is a diagram showing an example in which through electrodes 251 and the like are arranged on all the embedded electrodes 161 and 162, similarly to FIG. 23A.
  • Through electrodes 252 arranged on the plurality of embedded electrodes 162 of the pixel sharing units 539A and 539B are commonly connected to the wiring 242 of the second semiconductor substrate 220 and connected to the pixel circuit 210.
  • FIG. 27B is a diagram showing an example in which a boundary portion wiring 163 or the like for connecting the embedded electrodes 161 of the two rows of pixels 541 in the horizontal direction of the figure to each other is provided. In this example, the through silicon via 251 is omitted.
  • FIG. 1 is a diagram showing an example in which through electrodes 251 and the like are arranged on all the embedded electrodes 161 and 162, similarly to FIG. 23A.
  • Through electrodes 252 arranged on the plurality of embedded electrodes 162 of the pixel sharing units 539A and 539B are commonly connected to the wiring 242 of the second
  • FIG. 27C is a diagram showing an example in which the boundary portion wiring 163 and the like for connecting the three embedded electrodes 162 to each other are further provided with respect to the example of FIG. 27B.
  • FIG. 27D shows an example in which the pixel sharing unit 539A includes a boundary wiring 163 or the like connecting four embedded electrodes 162, and the pixel sharing unit 539B includes a boundary wiring 163 or the like connecting five embedded electrodes 162. It is a figure.
  • FIG. 27E is a diagram showing an example in which, in contrast to the example of FIG. 27C, a boundary portion wiring 163 or the like for connecting the embedded electrodes 161 of the two rows of pixels 541 in the horizontal direction to each other is further provided.
  • the boundary wiring 163 and the like for connecting the embedded electrodes 161 to each other are arranged at the upper and lower ends of the pixel sharing units 539A and 539B in the same figure, and are connected to the adjacent embedded electrodes 161.
  • Through electrodes 251 need to be connected to the embedded electrodes 161 at the center of the pixel sharing units 539A and 539B.
  • the through electrode 251 is arranged at the boundary portion wiring 163 or the like.
  • FIG. 27F is a diagram showing an example in which the through silicon via 251 such as the boundary portion wiring 163 is omitted from the example of FIG. 27E.
  • FIG. 28 is a diagram showing a comparison result of the pixel array unit according to the sixth embodiment of the present disclosure.
  • Comparative Example 4 assumes a pixel array unit 540 having a pixel sharing unit 539A and 539B including the pixel 541 of FIG. 21.
  • Application Examples 14 to 19 represent examples in the case of the pixel array unit 540 of FIGS. 27A to 27F, respectively.
  • the "4x2 portion” and “5x2 portion” of the "connection portion” in the figure correspond to the portions of the pixel sharing units 539A and 539B, respectively.
  • the “total” of the "connection portion” is the sum of the numbers of the through electrodes 251 and the like of the "4 ⁇ 2 portion” and the "5 ⁇ 2 portion”.
  • the “charge holding unit shared pixel” becomes 2 pixels
  • the "pixel circuit sharing unit” becomes 4 ⁇ 2 pixels (pixel sharing unit 539A) and 5 ⁇ 2 pixels (pixel sharing unit 539B).
  • the “charge transfer section” of the “4 ⁇ 2 portion” and the “5 ⁇ 2 portion” in the “connection portion” is 8 and 10, respectively.
  • the “4 ⁇ 2 portion” of the “connection portion” and the “charge holding portion” of the “5 ⁇ 2 portion” are 4 and 5, respectively.
  • the “well area” of the “4 ⁇ 2 portion” and the “5 ⁇ 2 portion” of the “connection portion” becomes 0, as in the application example 5 of FIG.
  • the “total” of the "connection portion” of the application example 5 is 27.
  • the "charge holding portion” of the "connecting portion” becomes 1. This is because the plurality of through electrodes 252 of the pixel sharing units 539A and 539B are commonly connected by the boundary wiring 163 and the like. Further, similarly to the application example 14, the “well area” of the “4 ⁇ 2 portion” and the “5 ⁇ 2 portion” of the “connection portion” becomes 4 and 5, respectively. The “total” of the "connection portion” in the application example 12 is 29.
  • the "charge holding portion” of the "connection portion” becomes 1 as in the application example 17. Further, the "well areas" of the "4x2 portion” and the “5x2 portion” of the “connection portion” are 2 and 3, respectively. This is because, unlike the application examples 15 and 16, the through electrode 251 is arranged on the embedded electrode 161. The “total” of the "connection portion” in the application example 18 is 25.
  • the "charge holding portion” of the "connection portion” becomes 1 as in the application example 17. Further, the "well areas" of the "4x2 portion” and the “5x2 portion” of the “connection portion” are 1 and 2, respectively. This is because, unlike the application examples 15 and 16, the through electrode 251 is arranged on the embedded electrode 161 in the central portion of the pixel sharing units 539A and 539B. The “total” of the "connection portion” in the application example 19 is 23.
  • the number of connecting portions can be further reduced in the application example in which the embedded electrodes 162 of the pixel sharing units 539A and 539B are connected to each other by the boundary portion wiring 163 or the like to share the through electrodes 251.
  • the image pickup apparatus 1 of the first embodiment described above used a separation unit 171 made of an insulating material.
  • the image pickup apparatus 1 of the seventh embodiment of the present disclosure is different from the above-mentioned first embodiment in that a separation unit 171 composed of other members is used.
  • FIGS. 29A and 29B are diagrams showing a configuration example of a separation unit according to a seventh embodiment of the present disclosure. 29A and 29B are cross-sectional views showing a configuration example of the separation portion.
  • the separation portion 171 of FIG. 29A is configured to have a relatively shallow depth from the surface side of the first semiconductor substrate 120.
  • a polycrystalline silicon layer 172 is arranged in the lower layer of the separation portion 171.
  • the separation portion 173 is arranged adjacent to the polycrystalline silicon layer 172.
  • the separation portion 173 is a semiconductor region having the same conductive type as the well region and having a relatively high impurity concentration.
  • the polycrystalline silicon layer 172 is composed of polycrystalline silicon into which impurities are injected.
  • impurities in the polycrystalline silicon layer 172 are diffused to the surrounding first semiconductor substrate 120.
  • a separation portion 173 composed of a semiconductor region having a relatively high impurity concentration can be formed adjacent to the polycrystalline silicon layer 172.
  • Such a method for diffusing impurities is called a solid phase diffusion method.
  • the separation unit 173 can separate the first semiconductor substrate 120 in the pixel 541.
  • the separation portion 174 of FIG. 29B is a semiconductor region having the same conductive type as the well region and having a relatively high impurity concentration, like the separation portion 173.
  • the separation portion 174 can be formed by implanting ions into the first semiconductor substrate 120.
  • the configuration of the image pickup apparatus 1 other than this is the same as the configuration of the image pickup apparatus 1 in the first embodiment of the present disclosure, the description thereof will be omitted.
  • the image pickup apparatus 1 of the seventh embodiment of the present disclosure separates the boundary of the pixel 541 by the separation portions 173 and 174 composed of the semiconductor region.
  • the embedded electrodes 161 and 162 are arranged at the boundary of the pixel 541, and the reference potential and the potential of the charge holding portion are transmitted, respectively.
  • the image pickup apparatus 1 of the eighth embodiment of the present disclosure is different from the above-mentioned first embodiment in that an embedded electrode having a shape surrounding the pixel 541 is arranged to transmit only the reference potential.
  • FIG. 30 is a diagram showing a configuration example of a pixel sharing unit according to the eighth embodiment of the present disclosure.
  • FIG. 8 is a plan view showing a configuration example of the pixel sharing unit 539, as in FIG. 8.
  • the pixel sharing unit 539 of FIG. 8 includes an embedded electrode 165 instead of the embedded electrodes 161 and 162, and the charge holding unit 103 is arranged apart from the boundary of the pixel 541 in that the pixel sharing unit 539 of FIG. 8 is separated from the pixel sharing unit 539 of FIG. different.
  • the embedded electrode 165 is an embedded electrode arranged at the boundary of the pixel 541 and having a shape surrounding the pixel 541.
  • the embedded electrode 165 transmits a reference potential (well potential) in the same manner as the embedded electrode 161.
  • the semiconductor region 123 is arranged on the first semiconductor substrate 120 adjacent to the embedded electrode 165.
  • the semiconductor region 123 is a semiconductor region having a relatively high impurity concentration arranged in the well region of the first semiconductor substrate 120. Through the semiconductor region 123, the resistance of the connection between the embedded electrode 165 and the well region can be reduced.
  • the semiconductor region 123 can be configured to have a shape adjacent to a part of the embedded electrode 165. Further, the semiconductor region 123 can also be formed in an annular shape along the inside of the embedded electrode 165 in a plan view.
  • the through electrode 251 that supplies the reference potential is connected to the portion of the embedded electrode 165 that extends outside the pixel array portion 540.
  • a common well potential can be supplied to the well region of each pixel 541, and the through electrode 251 for each pixel 541 can be omitted.
  • the embedded electrode 165 in a mesh shape, it is possible to reduce the resistance of the region of the embedded electrode 165 which is the transmission path of the reference potential.
  • the potential difference in well potential between different pixels 541 can be reduced.
  • the semiconductor region 122 constituting the charge holding unit 103 is arranged at a position separated from the boundary of the pixel 541. This is to keep it away from the embedded electrode 165 at the boundary of the pixel 541.
  • the electrode 143 is connected to the semiconductor region 122 constituting the charge holding unit 103.
  • the electrodes 143 are arranged in the charge holding portions 103 of all the pixels 541 of the pixel sharing unit 539.
  • the plurality of electrodes 143 of the pixel sharing unit 539 are connected to the charge holding unit wiring 142 in the figure.
  • the charge holding portion wiring 142 is wiring arranged between the first semiconductor substrate 120 and the second semiconductor substrate 220.
  • a through electrode 254 is further connected to the charge holding portion wiring 142.
  • the through electrode 254 is an electrode having a shape that penetrates the second semiconductor substrate 220.
  • the through electrode 254 is connected to the pixel circuit 210.
  • FIG. 31 is a diagram showing a configuration example of a pixel according to the eighth embodiment of the present disclosure.
  • FIG. 9 is a schematic cross-sectional view showing a configuration example of the pixel 541, as in FIG. 9.
  • the pixel 541 in the figure is different from the pixel 541 in FIG. 9 in that the embedded electrode 165 is provided instead of the embedded electrodes 161 and 162, and the charge holding portion 103 is arranged apart from the boundary of the pixel 541.
  • the embedded electrode 165 is embedded and arranged on the surface side of the first semiconductor substrate 120 at the boundary of the pixel 541 overlapping the separation portion 171.
  • the semiconductor region 123 is arranged adjacent to the embedded electrode 165.
  • the semiconductor region 122 constituting the charge holding unit 103 is arranged apart from the boundary of the pixel 541, and the electrode 143 is connected to the semiconductor region 122.
  • the electrode 143 is an electrode made of a columnar metal or the like, like the through electrode 251. Further, the electrode 143 is connected to the charge holding portion wiring 142. Further, a through electrode 254, a wiring 242, and a via plug 243 are sequentially connected to the charge holding portion wiring 142 and connected to an element of the second semiconductor substrate 220 (amplification transistor 213 in the figure).
  • the electrode 143 is an example of the second connection portion described in the claims.
  • a part of the embedded electrode 165 is extended to the outer region of the pixel array portion 540, and the through electrode 251 is connected to it. Similar to FIG. 9, the through electrode 251 is connected to the ground line Vss of the third semiconductor substrate 320 via the wiring 242 and the contact plug 244, and the ground potential is supplied as a reference potential (well potential). The through electrode 251 is also connected to the semiconductor region 225 of the second semiconductor substrate 220.
  • the configuration of the image pickup apparatus 1 other than this is the same as the configuration of the image pickup apparatus 1 in the first embodiment of the present disclosure, the description thereof will be omitted.
  • the image pickup apparatus 1 of the eighth embodiment of the present disclosure arranges the embedded electrode 165 having a shape surrounding the pixel 541 to supply the reference potential.
  • the region related to the supply of the reference potential can be arranged outside the pixel 541, and the pixel 541 can be miniaturized.
  • the image pickup apparatus 1 of the eighth embodiment described above includes a charge transfer unit 102 composed of a planar type (horizontal type) MOS transistor.
  • the image pickup apparatus 1 of the ninth embodiment of the present disclosure includes the charge transfer unit 102 composed of a vertical MOS transistor in which carriers move in the vertical direction, and the eighth embodiment described above is provided. Different from.
  • FIG. 32 is a diagram showing a configuration example of the pixel sharing unit according to the ninth embodiment of the present disclosure.
  • FIG. 30 is a plan view showing a configuration example of the pixel sharing unit 539, as in FIG. 30.
  • the pixel sharing unit 539 in the figure is different from the pixel sharing unit 539 in FIG. 30 in that it includes a charge transfer unit 102 composed of a vertical MOS transistor.
  • the charge holding unit 103 and the charge transfer unit 102 are arranged in the central portion.
  • the charge transfer unit 102 is arranged in the lower layer of the semiconductor region 125 constituting the charge holding unit 103.
  • the charge transfer unit 102 is composed of a vertical MOS transistor as described above.
  • the channel region of the charge transfer unit 102 is arranged in a protrusion formed on the surface side of the first semiconductor substrate 120, and includes a gate electrode 132.
  • the gate electrode 132 is configured to surround the circumference of the channel region.
  • the charge transfer unit 102 in the figure shows an example in which the charge transfer unit 102 has a rectangular shape similar to that of the pixel 541 in a plan view.
  • a through electrode 253 is connected to the gate electrode 132.
  • the electrode 143 is connected to the charge holding unit 103.
  • FIG. 33 is a diagram showing a configuration example of a pixel according to a ninth embodiment of the present disclosure.
  • the figure is a schematic cross-sectional view showing a configuration example of the pixel 541.
  • the pixel 541 in the figure is different from the pixel 541 in FIG. 31 in that the charge holding portion 103 is composed of a vertical MOS transistor.
  • a protrusion 126 is formed on the surface side of the first semiconductor substrate 120.
  • the channel region 124 of the charge holding portion 103 is arranged in the protruding portion 126.
  • An annular groove 127 is arranged on the surface side of the first semiconductor substrate 120.
  • the protrusion 126 in the figure is formed by grinding the surface side of the first semiconductor substrate 120 into the shape of an annular groove 127.
  • a photoelectric conversion unit 101 is arranged at the lower portion of the charge transfer unit 102, and a charge holding unit 103 is arranged at the upper end portion of the charge transfer unit 102.
  • the channel region 124 of the charge transfer unit 102 is composed of an n-type semiconductor.
  • the n-type semiconductor region 121 of the photoelectric conversion unit 101 and the n-type semiconductor region 125 of the charge holding unit 103 correspond to the source region and the drain region of the charge transfer unit 102, respectively.
  • carriers electrospray in the figure
  • the thickness direction vertical direction
  • the area of the charge transfer unit 102 on the surface side of the first semiconductor substrate 120 can be reduced. Further, it is possible to easily transfer the electric charge from the photoelectric conversion unit 101 which is configured as a back-illuminated type and is arranged in the deep part of the first semiconductor substrate 120.
  • An insulating film 129 corresponding to the gate insulating film is arranged on the surface of the channel region 124.
  • a gate electrode 132 having a shape adjacent to the channel region 124 is arranged via the insulating film 129.
  • the charge transfer unit 102 is configured as a depletion type MOS transistor.
  • the charge transfer unit 102 is a so-called normally-on type MOS transistor. When the charge transfer unit 102 is in a non-conducting state, a negative electrode control signal is applied to the gate electrode 132.
  • the gate electrode 132 in the figure shows an example configured in a shape surrounding the channel region 124.
  • the effective channel width can be widened and the channel resistance can be reduced.
  • a gate voltage can be applied to all the side surfaces of the channel region to form a depletion layer, and the channel region can be completely depleted. The leakage current when off can be reduced.
  • the gate electrode 132 in the figure is arranged apart from the charge holding portion 103 in the thickness direction of the first semiconductor substrate 120.
  • a separation portion 134 is arranged between the gate electrode 132 in the figure and the semiconductor region 125 of the charge holding portion 103.
  • An insulator similar to the insulating layer 141 is arranged in the separated portion 134.
  • the separation portion 134 can be formed by arranging an annular groove 128 between the gate electrode 132 and the protrusion 126.
  • the charge transfer unit 102 in the figure is configured to have a rectangular shape similar to that of the pixel 541 in a plan view. By configuring the charge transfer unit 102 in the same planar shape as the pixel 541, the area of the charge transfer unit 102 with respect to the pixel 541 can be widened.
  • the configuration of the pixel 541 is not limited to this example.
  • the embedded electrode 165 can be omitted.
  • through electrodes 251 are arranged for each pixel 541 and connected to the semiconductor region 123 to supply a reference potential.
  • 34A-34M is a diagram showing an example of a method for manufacturing an image pickup device according to a ninth embodiment of the present disclosure.
  • 34A-34M is a diagram showing an example of a manufacturing process of the image pickup apparatus 1, and is a diagram showing an example of a manufacturing process mainly related to the region of the charge transfer unit 102.
  • the separation portion 171 and the embedded electrode 165 are arranged on the first semiconductor substrate 120 (FIG. 34A).
  • the resist 609 is placed on the surface side of the first semiconductor substrate 120.
  • an opening 610 is arranged in a portion forming the annular groove 127 (FIG. 34B).
  • the resist 609 is used as a mask to etch the surface side of the first semiconductor substrate 120 to form the annular groove 127. This can be done, for example, by dry etching.
  • the protrusion 126 can be formed on the surface side of the first semiconductor substrate 120 (FIG. 34C).
  • the insulating layer 141 is arranged in the annular groove 127 (FIG. 34D). This can be done, for example, by forming a film of the material film of the insulating layer 141 by CVD and grinding an unnecessary portion.
  • the resist 611 is arranged on the surface side of the first semiconductor substrate 120. In the resist 611, an opening 612 is arranged in a region where the gate electrode 132 is arranged (FIG. 34E).
  • the insulating layer 141 arranged in the annular groove 127 is etched to form the groove portion 613 (FIG. 34F). This can be done, for example, by anisotropic dry etching.
  • an insulating film 129 corresponding to the gate insulating film is formed on the side surface of the protrusion 126 and the bottom of the annular groove 127 (FIG. 34G). This can be done, for example, by thermal oxidation.
  • the material film 614 of the gate electrode 132 is arranged on the surface side of the first semiconductor substrate 120 including the groove portion 613 (FIG. 34H). This can be done, for example, by forming a polycrystalline silicon film by CVD.
  • the resist 615 is placed on the surface side of the first semiconductor substrate 120. In the resist 615, an opening 616 is arranged at a portion forming the annular groove 128 (FIG. 34I).
  • the resist 615 is used as a mask to etch the material film 614. At this time, etching is stopped at a position where the gate electrode 132 in the portion adjacent to the channel region 124 has a desired width (FIG. 34J). This etching can be performed by, for example, dry etching.
  • the annular groove 128 can be formed.
  • the insulating layer 141 is arranged in the annular groove 128, and the resist 615 is removed (FIG. 34K).
  • the material film 614 on the surface side of the first semiconductor substrate 120 is removed.
  • the gate electrode 132 can be formed (FIG. 34L).
  • the insulating layer 141 is arranged on the surface side of the first semiconductor substrate 120, and the through electrodes 253 and the electrodes 143 are arranged (FIG. 34M).
  • the charge transfer unit 102 can be formed.
  • FIG. 35 is a diagram showing a first modification of the configuration of the charge transfer unit according to the ninth embodiment of the present disclosure.
  • the figure is a schematic cross-sectional view showing a modified example of the configuration of the charge transfer unit 102.
  • the charge transfer unit 102 in the figure is different from the charge transfer unit 102 in FIG. 33 in that the annular groove 127 is formed in a substantially vertical cross section.
  • 36A-36E is a diagram showing a second modification of the configuration of the charge transfer unit according to the ninth embodiment of the present disclosure.
  • 36A-36E are plan views showing a modified example of the configuration of the charge transfer unit 102.
  • FIG. 36A is a diagram showing an example of a charge transfer unit 102 having a circular shape in a plan view. Further, in the figure, the charge holding portion 103 can also be formed in a circular shape in a plan view. Since the gate electrode 132 and the like are formed in a circular shape without corners, the concentration of the electric field can be relaxed.
  • 36B-36E is a diagram showing an example of reducing the gate electrode 132 adjacent to the channel region 124 of the charge transfer unit 102.
  • the gate electrode 132 can be configured in any shape that does not surround the channel region 124.
  • the charge transfer unit 102 can be miniaturized.
  • the capacitance between the gate electrode 132 and the channel region 124 can be reduced.
  • the input capacitance of the charge transfer unit 102 is reduced, and the charge transfer unit 102 can be speeded up.
  • the image pickup apparatus 1 of the ninth embodiment of the present disclosure can be miniaturized by including the charge transfer unit 102 composed of the vertical MOS transistor.
  • FIG. 37 is a diagram showing a configuration example of the pixel sharing unit according to the tenth embodiment of the present disclosure.
  • FIG. 32 is a plan view showing a configuration example of the pixel sharing unit 539, as in FIG. 32.
  • the pixel sharing unit 539 in the figure is different from the pixel sharing unit 539 in FIG. 32 in that it includes the charge transfer unit wiring 144.
  • the charge transfer unit wiring 144 is a signal line that is commonly arranged in the adjacent pixel sharing unit 539 and transmits a control signal of the charge transfer unit 102.
  • the charge transfer unit wiring 144 will be described using the pixel sharing units 539E and 539F shown in the figure.
  • the gate electrodes 132 of the four charge transfer units 102 of the pixel sharing unit 539E and the gate electrodes 132 of the corresponding charge transfer units 102 of the pixel sharing unit 539F are connected by the charge transfer unit wirings 144A to 144D, respectively.
  • the gate electrode 131A of the charge transfer unit 102A in the pixel 541A of the pixel sharing unit 539E and the gate electrode 131 of the charge transfer unit 102A in the pixel 541A of the pixel sharing unit 539F are connected by the charge transfer unit wiring 144A. ..
  • the gate electrodes 132 of the charge transfer units 102 of the pixels 541B to 541D are connected to each other by the charge transfer unit wirings 144B to 144D, respectively.
  • Through electrodes 253 are arranged in these charge transfer unit wirings 144A to 144D, respectively.
  • a U-shaped charge holding portion wiring 142 is arranged.
  • the through electrodes are arranged for each of the charge holding unit 103 and the charge transfer unit 102 without using the charge holding unit wiring 142 and the charge transfer unit wiring 144, eight through electrodes 253 and the like are required for each pixel sharing unit 539. become.
  • the charge holding unit wiring 142 and the charge transfer unit wiring 144 by using the charge holding unit wiring 142 and the charge transfer unit wiring 144, the number of through electrodes 253 and 254 per pixel sharing unit 539 can be reduced to three.
  • the opening area of the through hole 262 of the second semiconductor substrate 220 for arranging the through electrode 253 and the like can be reduced.
  • the number of through electrodes 253 is reduced by arranging the charge transfer unit wiring 144 and sharing the control signal between the adjacent pixel sharing units 539. Can be reduced.
  • FIG. 38 shows an example of a schematic configuration of an imaging system including an imaging device according to the above embodiment and a modified example thereof.
  • the image pickup system 7 is, for example, an image pickup device such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet terminal.
  • the image pickup system 7 includes, for example, an image pickup device 1, a DSP circuit 743, a frame memory 744, a display unit 745, a storage unit 746, an operation unit 747, and a power supply unit 748 according to the above embodiment and its modifications.
  • the image pickup apparatus 1, the DSP circuit 743, the frame memory 744, the display unit 745, the storage unit 746, the operation unit 747, and the power supply unit 748 according to the above-described embodiment and its modification are via the bus line 794. They are interconnected.
  • the image pickup apparatus 1 outputs image data according to the incident light.
  • the DSP circuit 743 is a signal processing circuit that processes a signal (image data) output from the image pickup apparatus 1 according to the above embodiment and its modification.
  • the frame memory 744 temporarily holds the image data processed by the DSP circuit 743 in frame units.
  • the display unit 745 comprises a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image pickup device 1 according to the above embodiment and its modified example. ..
  • the storage unit 746 records image data of a moving image or a still image captured by the image pickup apparatus 1 according to the above embodiment and a modification thereof on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 747 issues operation commands for various functions of the image pickup system 7 according to the operation by the user.
  • the power supply unit 748 supplies various power sources that serve as operating power sources for the image pickup device 1, the DSP circuit 743, the frame memory 744, the display unit 745, the storage unit 746, and the operation unit 747 according to the above-described embodiment and its modification. Supply to the subject as appropriate.
  • FIG. 39 shows an example of a flowchart of an imaging operation in an imaging system.
  • the user instructs the start of imaging by operating the operation unit 747 (step S101).
  • the operation unit 747 transmits an image pickup command to the image pickup apparatus 1 (step S102).
  • the image pickup apparatus 1 specifically, the system control circuit 36
  • the image pickup apparatus 1 executes an image pickup by a predetermined image pickup method (step S103).
  • the image pickup device 1 outputs the image data obtained by the image pickup to the DSP circuit 743.
  • the image data is data for all pixels of the pixel signal generated based on the electric charge temporarily held in the floating diffusion FD.
  • the DSP circuit 743 performs predetermined signal processing (for example, noise reduction processing) based on the image data input from the image pickup apparatus 1 (step S104).
  • the DSP circuit 743 stores the image data to which the predetermined signal processing has been performed in the frame memory 744, and the frame memory 744 stores the image data in the storage unit 746 (step S105). In this way, the image pickup in the image pickup system 7 is performed.
  • the image pickup apparatus 1 according to the above embodiment and its modification is applied to the image pickup system 7.
  • the image pickup apparatus 1 can be miniaturized or high-definition, so that a small-sized or high-definition image pickup system 7 can be provided.
  • the technique according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 40 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the vehicle interior information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 41 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the image pickup unit 12031 has image pickup units 12101, 12102, 12103, 12104, and 12105.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the image pickup unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 41 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object in the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like that autonomously travels without relying on the driver's operation.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • recognition of a pedestrian is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and a pattern matching process for a series of feature points showing the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technique according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the image pickup unit 12031 among the configurations described above.
  • the image pickup apparatus 1 of FIG. 1 can be applied to the image pickup unit 12031.
  • the image pickup unit 12031 can be miniaturized.
  • the technique according to the present disclosure (the present technique) can be applied to various products.
  • the techniques according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 42 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 42 illustrates how the surgeon (doctor) 11131 is performing surgery on patient 11132 on patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as an abdominal tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 equipped with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 in which a region having a predetermined length from the tip is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid mirror having a rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and is an objective. It is irradiated toward the observation target in the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an image pickup element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the image pickup element by the optical system.
  • the observation light is photoelectrically converted by the image pickup device, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to the camera control unit (CCU: Camera Control Unit) 11201.
  • the CCU11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and comprehensively controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal for displaying an image based on the image signal, such as development processing (demosaic processing).
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on the image signal processed by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of, for example, a light source such as an LED (light emission diode), and supplies the irradiation light for photographing the surgical site or the like to the endoscope 11100.
  • a light source such as an LED (light emission diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for cauterizing, incising, sealing a blood vessel, or the like.
  • the pneumoperitoneum device 11206 uses a gas in the pneumoperitoneum tube 11111 to inflate the body cavity of the patient 11132 for the purpose of securing the field of view by the endoscope 11100 and securing the work space of the operator. Is sent.
  • the recorder 11207 is a device capable of recording various information related to surgery.
  • the printer 11208 is a device capable of printing various information related to surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the irradiation light to the endoscope 11100 when photographing the surgical site can be composed of, for example, an LED, a laser light source, or a white light source composed of a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the laser light from each of the RGB laser light sources is irradiated to the observation target in a time-division manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing to correspond to each of RGB. It is also possible to capture the image in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image pickup device.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of the change of the light intensity to acquire an image in time division and synthesizing the image, so-called high dynamic without blackout and overexposure. Range images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue, the surface layer of the mucous membrane is irradiated with light in a narrower band than the irradiation light (that is, white light) during normal observation.
  • narrow band imaging in which a predetermined tissue such as a blood vessel is photographed with high contrast, is performed.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating with excitation light.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is injected. It is possible to obtain a fluorescence image by irradiating the excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be capable of supplying narrowband light and / or excitation light corresponding to such special light observation.
  • FIG. 43 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU11201 shown in FIG. 42.
  • the camera head 11102 includes a lens unit 11401, an image pickup unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • CCU11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and CCU11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup element constituting the image pickup unit 11402 may be one (so-called single plate type) or a plurality (so-called multi-plate type).
  • each image pickup element may generate an image signal corresponding to each of RGB, and a color image may be obtained by synthesizing them.
  • the image pickup unit 11402 may be configured to have a pair of image pickup elements for acquiring image signals for the right eye and the left eye corresponding to the 3D (dimensional) display, respectively.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each image pickup element.
  • the image pickup unit 11402 does not necessarily have to be provided on the camera head 11102.
  • the image pickup unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and the zoom lens and the focus lens of the lens unit 11401 are moved by a predetermined distance along the optical axis under the control of the camera head control unit 11405. As a result, the magnification and focus of the image captured by the image pickup unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the image pickup unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and / or information to specify the magnification and focus of the captured image. Contains information about the condition.
  • the image pickup conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU11201 based on the acquired image signal. good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • Image signals and control signals can be transmitted by telecommunications, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site and the like by the endoscope 11100 and the display of the captured image obtained by the imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display an image captured by the surgical unit or the like based on the image signal processed by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image by using various image recognition techniques.
  • the control unit 11413 detects a surgical tool such as forceps, a specific biological part, bleeding, mist when using the energy treatment tool 11112, etc. by detecting the shape, color, etc. of the edge of the object included in the captured image. Can be recognized.
  • the control unit 11413 may superimpose and display various surgical support information on the image of the surgical unit by using the recognition result. By superimposing and displaying the surgical support information and presenting it to the surgeon 11131, the burden on the surgeon 11131 can be reduced and the surgeon 11131 can surely proceed with the surgery.
  • the transmission cable 11400 connecting the camera head 11102 and CCU11201 is an electric signal cable corresponding to electric signal communication, an optical fiber corresponding to optical communication, or a composite cable thereof.
  • the communication is performed by wire using the transmission cable 11400, but the communication between the camera head 11102 and the CCU11201 may be performed wirelessly.
  • the above is an example of an endoscopic surgery system to which the technique according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the endoscope 11100 and the image pickup unit 11402 of the camera head 11102 among the configurations described above.
  • the image pickup apparatus 1 of FIG. 1 can be applied to the image pickup unit 11402.
  • the image pickup unit 11402 can be miniaturized.
  • the technique according to the present disclosure may be applied to other, for example, a microscopic surgery system.
  • the configuration of the seventh embodiment of the present disclosure can be applied to other embodiments.
  • the separation section 173 of FIG. 29A and the separation section 174 of FIG. 29B can be applied to the second to sixth and eighth to tenth embodiments of the present disclosure.
  • the image pickup apparatus 1 has a pixel 541, a pixel circuit 210, a separation portion 171 and an embedded electrode (embedded electrodes 161 and 162) and a connecting portion (through electrodes 251 and 252).
  • the pixel 541 is arranged on the first semiconductor substrate 120 to perform a photoelectric conversion of incident light, a charge holding unit 103 for holding a charge generated by the photoelectric conversion, and a charge holding charge from the photoelectric conversion unit 101.
  • a charge transfer unit 102 for transfer to the unit 103 is provided.
  • the pixel circuit 210 generates an image signal based on the electric charge arranged and held on the second semiconductor substrate 220 laminated on the surface side of the first semiconductor substrate 120.
  • the separation unit 171 is arranged at the boundary of the pixel 541.
  • the embedded electrodes are embedded and arranged on the surface side of the first semiconductor substrate 120 at the boundary of the pixel 541 overlapping the separation portion 171 and connected to the first semiconductor substrate 120.
  • the connecting portions (through silicon vias 251 and 252) are connected to the embedded electrodes (embedded electrodes 161 and 162). This has the effect that the embedded electrodes that transmit signals and the like are arranged at the boundaries of the pixels.
  • the pixel size can be reduced.
  • boundary portion wiring (boundary portion wiring 163 and 164) arranged at the boundary of the pixel 541 and connected to the embedded electrodes (embedded electrodes 161 and 162) may be further provided.
  • the embedded electrodes can be connected to each other at the boundary of the pixels 541.
  • boundary portion wiring (boundary portion wiring 163) may be embedded and arranged in the first semiconductor substrate 120.
  • boundary portion wiring (boundary portion wiring 164) may be arranged adjacent to the surface side of the first semiconductor substrate 120.
  • connection portions through silicon vias 251 and 252 may be connected to the embedded electrodes (embedded electrodes 161 and 162) via the boundary portion wirings (boundary portion wirings 163 and 164). As a result, the location of the connection portion can be expanded.
  • the embedded electrode (embedded electrode 161) may be connected to the well region of the first semiconductor substrate 120, and the connecting portion (through silicon via 251) may supply a reference potential. As a result, the reference potential can be supplied via the embedded electrode (embedded electrode 161).
  • the embedded electrode (embedded electrode 161) may be configured to surround the pixel 541. As a result, the resistance of the embedded electrode (embedded electrode 161) can be reduced in the surface direction of the semiconductor substrate.
  • the plurality of the pixels 541 may be arranged on the first semiconductor substrate 120.
  • the embedded electrode (embedded electrode 161) may be commonly connected to the well region of each pixel 541 of the pixel group 538 composed of two or more pixels 541 of the plurality of pixels 541. As a result, the embedded electrode (embedded electrode 161) can be shared by the pixels 541 arranged in the pixel group 538.
  • connection portion through silicon via 251 may be arranged for each pixel group 538. This makes it possible to reduce the number of connecting portions.
  • connection portion through silicon via 251 may be arranged on the first semiconductor substrate 120 outside the plurality of pixels 541. This makes it possible to reduce the number of connecting portions.
  • the pixel circuit 210 may be arranged for each pixel sharing unit 539 composed of two or more pixels 541 of the plurality of pixels 541. As a result, the pixel circuit 210 can be shared by a plurality of pixels arranged in the pixel sharing unit 639.
  • first semiconductor substrate 120 and the second semiconductor substrate 220 are arranged between the first semiconductor substrate 120 and the second semiconductor substrate 220 to transmit a control signal to the charge transfer unit 102 and is common to the charge transfer unit 102 of the different pixel sharing unit 539. It may further have a charge transfer unit wiring 144 to be connected and an electrode 143 connected to the charge transfer unit wiring to supply the control signal. As a result, the number of connecting portions penetrating the second semiconductor substrate 220 can be reduced.
  • connection portion through silicon via 251 may be connected to a well region in the second semiconductor substrate 220 in which the element of the pixel circuit 210 is arranged.
  • the well potential can be made common in the first semiconductor substrate 120 and the second semiconductor substrate 220.
  • the embedded electrode (embedded electrode 162) may be connected to the charge holding portion 103, and the connecting portion (through silicon via 252) may be connected to the pixel circuit 210. As a result, the potential of the charge holding unit 103 can be transmitted via the electrode (embedded electrode 162).
  • a plurality of the pixels 541 are arranged on the first semiconductor substrate 120, and the pixel circuit 210 is arranged for each pixel sharing unit 539 composed of two or more pixels 541 of the plurality of pixels 541. May be good. As a result, the pixel circuit 210 can be shared by a plurality of pixels 541 arranged in the pixel sharing unit 539.
  • the embedded electrode (embedded electrode 162) may be commonly connected to the charge holding unit 103 of each pixel 541 in the pixel sharing unit 539. As a result, the embedded electrode (embedded electrode 162) can be shared by the plurality of pixels 541 arranged in the pixel sharing unit 539.
  • the embedded electrode (embedded electrode 162) is configured to protrude from the first semiconductor substrate 120, and the charge transfer unit 102 is the first semiconductor substrate 120 of the embedded electrode (embedded electrode 162). It may be composed of a MOS transistor including a gate electrode 131 having a height equal to or lower than the protrusion height from the above. As a result, the parasitic capacitance of the charge holding portion 103 to which the embedded electrode (embedded electrode 162) is connected can be reduced.
  • connection portion (through silicon via 251) may be connected to the well region via the semiconductor region 123, which is a semiconductor region having a high impurity concentration formed on the first semiconductor substrate 120. As a result, the connection resistance between the connection portion (through silicon via 251) and the first semiconductor substrate 120 can be reduced.
  • the embedded electrodes may be configured to contain silicon. Thereby, the high temperature process can be adopted in the manufacturing process after the embedded electrodes (embedded electrodes 161 and 162) are formed.
  • the separation portion 171 may be configured to penetrate the first semiconductor substrate 120. This makes it possible to improve the separation capacity.
  • the separation portion 171 may be composed of an insulating material.
  • the separation unit 171 may be composed of a semiconductor region having a high impurity concentration.
  • the second semiconductor substrate 220 further includes a third semiconductor substrate 320 having a circuit laminated on a side different from the side on which the first semiconductor substrate 120 is arranged and connected to the pixel circuit 210. You may.
  • the charge transfer unit 102 has a channel region arranged in the protrusion 126 formed on the surface side of the first semiconductor substrate 120 and a gate electrode 132 adjacent to the side surface of the protrusion 126 via an insulating film. It may be composed of a MOS transistor that transfers the electric charge in the thickness direction of the first semiconductor substrate 120. As a result, the area of the charge transfer unit 102 can be reduced.
  • the protruding portion 126 may be formed by grinding the surface side of the first semiconductor substrate 120 into the shape of an annular groove. This has the effect of embedding the protrusion 126 in the first semiconductor substrate 120.
  • the surface side of the first semiconductor substrate 120 can be flattened.
  • the gate electrode 132 may be configured to surround the side surface of the protrusion 126. This allows the effective channel width to be extended.
  • the charge holding portion 103 may be arranged at the end of the protruding portion 126. This makes it possible to omit the wiring between the charge transfer unit 102 and the charge holding unit 103.
  • the gate electrode 132 may be arranged apart from the charge holding portion 103 in the thickness direction of the first semiconductor substrate 120. As a result, the electric field between the gate electrode 132 and the charge holding portion 103 can be reduced.
  • the channel region may be configured in a conductive type different from the well region of the first semiconductor substrate 120. This makes it possible to form a depletion type MOS transistor.
  • the image pickup apparatus 1 has a pixel 541, a pixel circuit 210, a separation unit 171 and an embedded electrode (embedded electrodes 161 and 162), a connection unit (through electrodes 251 and 252), and a column signal processing unit 550.
  • the pixel 541 is arranged on the first semiconductor substrate 120 to perform a photoelectric conversion of incident light, a charge holding unit 103 for holding a charge generated by the photoelectric conversion, and a charge holding charge from the photoelectric conversion unit 101.
  • a charge transfer unit 102 for transfer to the unit 103 is provided.
  • the pixel circuit 210 generates an image signal based on the electric charge arranged and held on the second semiconductor substrate 220 laminated on the surface side of the first semiconductor substrate 120.
  • the separation unit 171 is arranged at the boundary of the pixel 541.
  • the embedded electrodes (embedded electrodes 161 and 162) are embedded and arranged on the surface side of the first semiconductor substrate 120 at the boundary of the pixel 541 overlapping the separation portion 171 and connected to the first semiconductor substrate 120.
  • the connecting portions (through silicon vias 251 and 252) are connected to the embedded electrodes (embedded electrodes 161 and 162).
  • the column signal processing unit 550 processes the generated image signal. This has the effect that the embedded electrodes that transmit signals and the like are arranged at the boundaries of the pixels. The pixel size can be reduced.
  • the present technology can also have the following configurations.
  • a photoelectric conversion unit that is arranged on the first semiconductor substrate and performs photoelectric conversion of incident light, a charge holding unit that holds the charge generated by the photoelectric conversion, and the charge is transferred from the photoelectric conversion unit to the charge holding unit.
  • a pixel with a charge transfer unit and A pixel circuit arranged on a second semiconductor substrate laminated on the surface side of the first semiconductor substrate and generating an image signal based on the retained electric charge, and a pixel circuit.
  • the separation part arranged at the boundary of the pixel and An embedded electrode embedded and arranged on the surface side of the first semiconductor substrate at the boundary of the pixel overlapping with the separation portion and connected to the first semiconductor substrate.
  • An image pickup device having a connection portion connected to the embedded electrode.
  • the image pickup device according to (1) further comprising a boundary portion wiring arranged at the boundary of the pixel and connected to the embedded electrode.
  • the boundary portion wiring is embedded and arranged in the first semiconductor substrate.
  • the boundary portion wiring is arranged adjacent to the surface side of the first semiconductor substrate.
  • the image pickup device according to (2), wherein the connection portion is connected to the embedded electrode via the boundary portion wiring.
  • the embedded electrode is connected to the well region of the first semiconductor substrate and is connected to the well region.
  • the embedded electrode is commonly connected to the well region of each pixel of a pixel group composed of two or more pixels among the plurality of pixels.
  • the connection portion is arranged for each pixel group.
  • the image pickup device further comprising a second connection portion connected to the charge transfer unit wiring and supplying the control signal.
  • the connection portion is connected to a well region in which an element of the pixel circuit is arranged in the second semiconductor substrate.
  • the embedded electrode is formed in a band shape in a plan view.
  • the embedded electrode is connected to the charge holding portion and is connected to the charge holding portion.
  • connection portion is described in any one of (6) to (20) above, which is connected to the well region via a high-concentration impurity region, which is a semiconductor region having a high impurity concentration formed on the first semiconductor substrate.
  • Image sensor The image pickup device according to any one of (1) to (21) above, wherein the embedded electrode is configured to include silicon.
  • the separation portion is configured to penetrate the first semiconductor substrate.
  • the separation portion is composed of an insulating material.
  • the separation unit is composed of a semiconductor region having a high impurity concentration.
  • the second semiconductor substrate further comprises a third semiconductor substrate having a circuit laminated on a side different from the side on which the first semiconductor substrate is arranged and connected to the pixel circuit.
  • the image pickup device according to any one of.
  • the charge transfer unit includes a channel region arranged in a protrusion formed on the surface side of the first semiconductor substrate and a gate electrode adjacent to the side surface of the protrusion via an insulating film.
  • the image pickup device according to any one of (1) to (26), which is composed of a MOS transistor that transfers the electric charge in the thickness direction of the semiconductor substrate.
  • a photoelectric conversion unit that is arranged on the first semiconductor substrate and performs photoelectric conversion of incident light, a charge holding unit that holds the charge generated by the photoelectric conversion, and the charge is transferred from the photoelectric conversion unit to the charge holding unit.
  • a pixel with a charge transfer unit and A pixel circuit arranged on a second semiconductor substrate laminated on the surface side of the first semiconductor substrate and generating an image signal based on the retained electric charge, and a pixel circuit.
  • the separation part arranged at the boundary of the pixel and An embedded electrode embedded and arranged on the surface side of the first semiconductor substrate at the boundary of the pixel overlapping with the separation portion and connected to the first semiconductor substrate.
  • a connection portion connected to the embedded electrode and An image pickup apparatus having a processing circuit for processing the generated image signal.
  • Imaging device 100S, 200S, 300S Semiconductor layer 100T, 200T, 300T Wiring layer 101, 101A, 101B Photoconverter 102, 102A, 102B Charge transfer unit 103, 103A, 103B Charge holding unit 120 First semiconductor substrate 123, 123A , 123B Semiconductor area 124 Channel area 126 Projection 128 Annulus groove 129 Insulation film 132 Gate electrode 134 Separation part 142 Charge holding part wiring 143 Electrode 144, 144A, 144B, 144C, 144D Charge transfer part wiring 161, 162, 165, 166 Embedded Electrodes 163, 164 Boundary wiring 171, 173, 174 Separation part 179 Groove part 210 Pixel circuit 220 Second semiconductor board 251 to 254 Penetration electrode 320 Third semiconductor board 538 Pixel group 538 Plein group 538 Plein group 538 Plein group 539B, 539E, 539F Pixel sharing Unit 540 pixel array unit 541, 541A, 541B

Landscapes

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  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

複数の半導体基板が積層されて構成される撮像素子を小型化する。撮像素子は、画素、画素回路、分離部、埋込み電極及び接続部を有する。画素は、第１の半導体基板に配置されて入射光の光電変換を行う光電変換部、光電変換により生成される電荷を保持する電荷保持部及び電荷を光電変換部から電荷保持部に転送する電荷転送部を備える。画素回路は、第１の半導体基板の表面側に積層される第２の半導体基板に配置されて保持された電荷に基づいて画像信号を生成する。分離部は、画素の境界に配置される。埋込み電極は、分離部と重なる画素の境界の第１の半導体基板の表面側に埋め込まれて配置されて第１の半導体基板に接続される。接続部は、埋込み電極に接続される。

Description

撮像素子及び撮像装置
　本開示は、撮像素子及び撮像装置に関する。
　被写体の撮像を行う撮像素子において、複数の基板が積層されて構成された撮像素子が使用されている。この複数の基板には、例えば、光電変換を利用して被写体からの入射光を画像信号に変換する画素が形成される基板と画素の制御信号を生成する回路や画像信号を処理する回路が形成される基板とが該当する。画素には、アナログの画像信号を扱う回路が配置される。一方、画像信号を処理する回路には、高速に動作するデジタル回路が主に使用される。このように、性格の異なる回路をそれぞれ異なる基板に配置することにより、これらの回路に最適なプロセスを適用して基板を製造することができる。また、これらの基板を積層するため、撮像素子の面積を縮小することも可能となる。
　例えば、入射光の光電変換を行う光電変換素子が主に配置される第１基板と光電変換素子により生成される電荷に基づいて画像信号を出力する読出し回路が配置される第２基板とが積層された撮像素子が提案されている（例えば、特許文献１参照）。この撮像素子では、画像信号を処理するロジック回路が配置される第３基板が更に積層されて、撮像素子が構成される。
国際公開第２０１９／１３１９６５号
　しかしながら、上記の従来技術では、画素を小型化できないという問題がある。画素を構成する回路を２つの基板に分割して積層するため、これらの基板の基準電位を共通にするための接続部（コンタクト）が基板間に配置される。ここで、基準電位とは、画素の回路の信号や電源電圧の基準となる電位であり、例えば、接地電位が該当する。このコンタクトを接続するための領域を第１基板に設ける必要があり、画素面積が増加する。
　そこで、本開示では、複数の半導体基板が積層されて構成される撮像素子及び撮像装置において、小型化が可能な撮像素子及び撮像装置を提案する。
　本開示は、上述の問題点を解消するためになされたものであり、その態様は、第１の半導体基板に配置されて入射光の光電変換を行う光電変換部、上記光電変換により生成される電荷を保持する電荷保持部及び上記電荷を上記光電変換部から上記電荷保持部に転送する電荷転送部を備える画素と、上記第１の半導体基板の表面側に積層される第２の半導体基板に配置されて上記保持された電荷に基づいて画像信号を生成する画素回路と、上記画素の境界に配置される分離部と、上記分離部と重なる上記画素の境界の上記第１の半導体基板の表面側に埋め込まれて配置されて上記第１の半導体基板に接続される埋込み電極と、上記埋込み電極に接続される接続部とを有する撮像素子である。
本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図１に示した撮像装置の概略構成を表す平面模式図である。 図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 本開示の実施形態に係る画素共有ユニットの構成の一例を表す等価回路図である。 本開示の実施形態に係る撮像装置の構成例を示す断面図である。 本開示の実施形態に係る撮像装置の他の構成例を示す断面図である。 本開示の実施形態に係る撮像装置の他の構成例を示す断面図である。 本開示の第１の実施形態に係る画素共有ユニットの構成例を示す図である。 本開示の第１の実施形態に係る画素の構成例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る画素共有ユニットの他の構成例を示す図である。 本開示の第１の実施形態に係る埋込み電極の他の構成例を示す図である。 本開示の第１の実施形態に係る埋込み電極の他の構成例を示す図である。 本開示の第１の実施形態に係る画素共有ユニットの他の構成例を示す図である。 本開示の第２の実施形態に係る画素共有ユニットの構成例を示す図である。 本開示の第２の実施形態に係る境界部配線の構成例を示す図である。 本開示の第２の実施形態に係る境界部配線の構成例を示す図である。 本開示の第２の実施形態に係る境界部配線の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の構成例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の構成例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の製造方法の一例を示す図である。 本開示の第２の実施形態に係る境界部配線の他の製造方法の一例を示す図である。 本開示の第２の実施形態に係る画素共有ユニットの他の構成例を示す図である。 本開示の第３の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第３の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第３の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第３の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第３の実施形態に係る画素アレイ部の比較結果を示す図である。 本開示の第４の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第４の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第４の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第４の実施形態に係る画素アレイ部の比較結果を示す図である。 本開示の第５の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第５の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第５の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第５の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第５の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第５の実施形態に係る画素アレイ部の比較結果を示す図である。 本開示の第６の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第６の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第６の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第６の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第６の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第６の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第６の実施形態に係る画素アレイ部の比較結果を示す図である。 本開示の第７の実施形態に係る分離部の構成例を示す図である。 本開示の第７の実施形態に係る分離部の構成例を示す図である。 本開示の第８の実施形態に係る画素共有ユニットの構成例を示す図である。 本開示の第８の実施形態に係る画素の構成例を示す図である。 本開示の第９の実施形態に係る画素共有ユニットの構成例を示す図である。 本開示の第９の実施形態に係る画素の構成例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第９の実施形態に係る電荷転送部の構成の第１の変形例を示す図である。 本開示の第９の実施形態に係る電荷転送部の構成の第２の変形例を示す図である。 本開示の第９の実施形態に係る電荷転送部の構成の第２の変形例を示す図である。 本開示の第９の実施形態に係る電荷転送部の構成の第２の変形例を示す図である。 本開示の第９の実施形態に係る電荷転送部の構成の第２の変形例を示す図である。 本開示の第９の実施形態に係る電荷転送部の構成の第２の変形例を示す図である。 本開示の第１０の実施形態に係る画素共有ユニットの構成例を示す図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表した図である。 撮像システムにおける撮像動作のフローチャートの一例を表す図である。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 撮像部１２０３１の設置位置の例を示す図である。 本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。 図４２に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
７．第７の実施形態
８．第８の実施形態
９．第９の実施形態
１０．第１０の実施形態
１１．適用例
１２．移動体への応用例
１３．内視鏡手術システムへの応用例
　（１．第１の実施形態）
　[撮像装置１の機能構成]
　図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
　図１の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
　画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図１の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄ）を含んでいる。画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄは各々、光電変換部１０１（後述の図８等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図３の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄとともに、複数の行駆動信号線５４２及び複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
　行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
　列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
　列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
　タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
　画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
　画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
　入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
　入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
　撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
　出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
　撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　[撮像装置１の概略構成]
　図２および図３は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１の基板１００、第２の基板２００及び第３の基板３００）を備えている。図２は、第１の基板１００、第２の基板２００及び第３の基板３００各々の平面構成を模式的に表したものであり、図３は、互いに積層された第１の基板１００、第２の基板２００および第３の基板３００の断面構成を模式的に表している。図３は、図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１の基板１００、第２の基板２００及び第３の基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１の基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２の基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３の基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１の基板１００、第２の基板２００および第３の基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１の基板１００、第２の基板２００および第３の基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１の基板１００、第２の基板２００および第３の基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１の基板１００、第２の基板２００および第３の基板３００の具体的な構成については後述する。図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１の基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
　画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１の基板１００および第２の基板２００の双方を用いて構成されている。第１の基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述の光電変換部１０１）および転送トランジスタ（後述の電荷転送部１０２）を有している。第２の基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２の基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２の基板２００は、更に、行方向に延在する電源線５４４を有している。第３の基板３００は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１の基板１００、第２の基板２００および第３の基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図２）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図２）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３の基板３００以外の部分に配置されていてもよく、例えば、第２の基板２００に配置されていてもよい。あるいは、第１の基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２の基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
　第１の基板１００と第２の基板２００とは、例えば、貫通電極（後述の図８の貫通電極２５２、２５３Ａ及び２５３Ｂ）により電気的に接続されている。第２の基板２００と第３の基板３００とは、例えば、コンタクト部２０１、２０２、３０１及び３０２を介して電気的に接続されている。第２の基板２００にコンタクト部２０１、２０２が設けられ、第３の基板３００にコンタクト部３０１、３０２が設けられている。第２の基板２００のコンタクト部２０１が第３の基板３００のコンタクト部３０１に接し、第２の基板２００のコンタクト部２０２が第３の基板３００のコンタクト部３０２に接している。第２の基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３の基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ及び３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図３）。換言すれば、コンタクト領域２０１Ｒ及び３０１Ｒは、例えば、行駆動部５２０（第３の基板３００）と、画素アレイ部５４０（第２の基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ及び３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図２）。第３の基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２、図３）。コンタクト部２０１及び３０１は、例えば、第３の基板３００に設けられた行駆動部５２０と、第２の基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１及び３０１は、例えば、第３の基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の接地線）とを接続していてもよい。コンタクト領域２０２Ｒ及び３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図３）。換言すれば、コンタクト領域２０２Ｒ及び３０２Ｒは、例えば、列信号処理部５５０（第３の基板３００）と画素アレイ部５４０（第２の基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ及び３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図２）。第３の基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２、図３）。コンタクト部２０２及び３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３の基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２の基板２００から第３の基板３００に送られるようになっている。
　図３は、上記のように、撮像装置１の断面図の一例である。第１の基板１００、第２の基板２００及び第３の基板３００は、配線層１００Ｔ、２００Ｔ及び３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２の基板２００と第３の基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１、２０２、３０１及び３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）及び金（Ａｕ）などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ及び３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２の基板と第３の基板とを電気的に接続し、第２の基板２００と第３の基板３００との信号の入力及び／又は出力を可能にする。
　第２の基板２００と第３の基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図３においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ及び３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
　第１の基板１００および第２の基板２００には、例えば、接続孔部Ｈ１及びＨ２が設けられている。接続孔部Ｈ１及びＨ２は、第１の基板１００および第２の基板２００を貫通している（図３）。接続孔部Ｈ１及びＨ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図２）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３の基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３の基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１及びＨ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１及びＨ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１及びＨ２に設けられた導電材料は、接続孔部Ｈ１及びＨ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１及びＨ２の側壁に形成されていても良い。
　なお、図３では第３の基板３００に入力部５１０Ａ及び出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ及び３００Ｔを介して第３の基板３００の信号を第２の基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２の基板２００に設けることもできる。同様に、配線層１００Ｔ及び２００Ｔを介して、第２の基板２００の信号を第１の基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１の基板１００に設けることもできる。
　なお、撮像装置１及び画素アレイ部５４０は、請求の範囲に記載の撮像素子の一例である。
　図４は、画素共有ユニットの構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図４では、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１つの画素回路２１０と、画素回路２１０に接続された垂直信号線５４３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタ２１３、選択トランジスタ２１４、リセットトランジスタ２１１および容量切り替えトランジスタ２１２を含んでいる。上述のように、画素共有ユニット５３９は、１つの画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力する構成になっている。複数の画素５４１に１つの画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１つの画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１つの画素回路２１０を共有する」という。
　画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄは、互いに共通の構成要素を有している。
　画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄは、例えば、光電変換部１０１と、光電変換部１０１と電気的に接続された電荷転送部１０２と、電荷転送部１０２に電気的に接続された電荷保持部１０３とを有している。光電変換部１０１（光電変換部１０１Ａ、１０１Ｂ、１０１Ｃ及び１０１Ｄ）では、カソードが電荷転送部１０２のソースに電気的に接続されており、アノードが基準電位線（例えば接地線）に電気的に接続されている。光電変換部１０１は、入射した光を光電変換し、その受光量に応じた電荷を発生する。電荷転送部１０２（電荷転送部１０２Ａ、１０２Ｂ、１０２Ｃ及び１０２Ｄ）は、例えば、ｎチャネルＭＯＳトランジスタである。電荷転送部１０２では、ドレインが電荷保持部１０３に電気的に接続され、ゲートが駆動信号線（信号線ＴＧ１、ＴＧ２、ＴＧ３及びＴＧ４）に電気的に接続されている。この駆動信号線は、１つの画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図１参照）のうちの一部である。電荷転送部１０２は、光電変換部１０１で発生した電荷を電荷保持部１０３へと転送する。電荷保持部１０３（電荷保持部１０３Ａ、１０３Ｂ、１０３Ｃ及び１０３Ｄ）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。このような電荷保持部１０３は、フローティングディヒュージョン（ＦＤ：Floating　Diffusion）と称される。電荷保持部１０３は、光電変換部１０１から転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
　１の画素共有ユニット５３９に含まれる４つの電荷保持部１０３（電荷保持部１０３Ａ、１０３Ｂ、１０３Ｃ及び１０３Ｄ）は、互いに電気的に接続されるとともに、増幅トランジスタ２１３のゲートおよび容量切り替えトランジスタ２１２のソースに電気的に接続されている。容量切り替えトランジスタ２１２のドレインはリセットトランジスタ２１１のソースに接続され、容量切り替えトランジスタ２１２のゲートは駆動信号線ＦＤＧに接続されている。この駆動信号線ＦＤＧは、１つの画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタ２１１のドレインは電源線Ｖｄｄに接続され、リセットトランジスタ２１１のゲートは駆動信号線ＲＳＴに接続されている。この駆動信号線ＲＳＴは、１つの画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタ２１３のゲートは電荷保持部１０３に接続され、増幅トランジスタ２１３のドレインは電源線Ｖｄｄに接続され、増幅トランジスタ２１３のソースは選択トランジスタ２１４のドレインに接続されている。選択トランジスタ２１４のソースは垂直信号線５４３に接続され、選択トランジスタ２１４のゲートは駆動信号線ＳＥＬに接続されている。この駆動信号線ＳＥＬは、１つの画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
　電荷転送部１０２は、電荷転送部１０２がオン状態になると、光電変換部１０１の電荷を電荷保持部１０３に転送する。電荷転送部１０２のゲート（転送ゲート）は、例えば、いわゆる縦型電極を含んでおり、後述の図８に示すように、半導体層（後述の図８の半導体層１００Ｓ）の表面から光電変換部１０１に達する深さまで延在して設けられている。リセットトランジスタ２１１は、電荷保持部１０３の電位を所定の電位にリセットする。リセットトランジスタ２１１がオン状態になると、電荷保持部１０３の電位を電源線Ｖｄｄの電位にリセットする。選択トランジスタ２１４は、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタ２１３は、画素信号として、電荷保持部１０３に保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタ２１３は、選択トランジスタ２１４を介して垂直信号線５４３に接続されている。この増幅トランジスタ２１３は、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図１参照）とともにソースフォロアを構成している。増幅トランジスタ２１３は、選択トランジスタ２１４がオン状態となると、電荷保持部１０３の電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタ２１１、増幅トランジスタ２１３および選択トランジスタ２１４は、例えば、ｎチャネルＭＯＳトランジスタである。
　容量切り替えトランジスタ２１２は、電荷保持部１０３での電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、電荷保持部１０３の容量（ＦＤの容量Ｃ）が大きければ、増幅トランジスタ２１３で電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤの容量Ｃが大きくなければ、電荷保持部１０３で、光電変換部１０１の電荷を受けきれない。さらに、増幅トランジスタ２１３で電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤの容量Ｃが大きくなっている必要がある。これらを踏まえると、容量切り替えトランジスタ２１２をオンにしたときには、容量切り替えトランジスタ２１２分のゲート容量が増えるので、全体のＦＤの容量Ｃが大きくなる。一方、容量切り替えトランジスタ２１２をオフにしたときには、全体のＦＤの容量Ｃが小さくなる。このように、容量切り替えトランジスタ２１２をオンオフ切り替えることで、ＦＤの容量Ｃを可変にし、変換効率を切り替えることができる。容量切り替えトランジスタ２１２は、例えば、ｎチャネルＭＯＳトランジスタである。
　なお、容量切り替えトランジスタ２１２を設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタ２１３、選択トランジスタ２１４およびリセットトランジスタ２１１の３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタ２１３、選択トランジスタ２１４、リセットトランジスタ２１１および容量切り替えトランジスタ２１２などの画素トランジスタの少なくとも１つを有する。
　選択トランジスタ２１４は、電源線Ｖｄｄと増幅トランジスタ２１３との間に設けられていてもよい。この場合、リセットトランジスタ２１１のドレインが電源線Ｖｄｄおよび選択トランジスタ２１４のドレインに電気的に接続されている。選択トランジスタ２１４のソースが増幅トランジスタ２１３のドレインに電気的に接続されており、選択トランジスタ２１４のゲートが行駆動信号線５４２（図１参照）に電気的に接続されている。増幅トランジスタ２１３のソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタ２１３のゲートがリセットトランジスタ２１１のソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
　［撮像装置の断面の構成］
　図５は、本開示の実施形態に係る撮像装置の構成例を示す断面図である。同図は、撮像装置１の概略を表す断面図である。同図の撮像装置１は、第１の基板１００と、第２の基板２００と、第３の基板３００とを備える。前述のように、第１の基板１００は半導体層１００Ｓおよび配線層１００Ｔを含み、第２の基板２００は半導体層２００Ｓおよび配線層２００Ｔを含み、第３の基板３００は半導体層３００Ｓおよび配線層３００Ｔを含む。また、撮像装置１は、保護膜１８１と、カラーフィルタ１８２と、オンチップレンズ４０１とを更に備える。なお、同図には、画素５４１Ａ及び５４１Ｂを記載した。
　半導体層１００Ｓは、第１の半導体基板１２０と、絶縁膜１２９と、分離部１７１とを備える。
　第１の半導体基板１２０は、光電変換部１０１が配置される半導体の基板である。同図の第１の半導体基板１２０には、電荷転送部１０２及び電荷保持部１０３が更に配置される。同図には、光電変換部１０１Ａ及び１０１Ｂと電荷転送部１０２Ａ及び１０２Ｂと電荷保持部１０３Ａ及び１０３Ｂとを記載した。第１の半導体基板１２０は、例えば、シリコン（Ｓｉ）により構成することができる。なお、第１の半導体基板１２０の表面側には、配線層１００Ｔが配置される。
　絶縁膜１２９は、第１の半導体基板１２０の表面側を絶縁する膜である。この絶縁膜１２９は、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）により構成することができる。
　分離部１７１は、画素５４１の境界に配置されて画素５４１を分離するものである。同図においては、画素５４１Ａ及び５４１Ｂが分離部１７１により分離される例を記載した。なお、同図の画素５４１の境界には、埋込み電極１６１及び１６２が更に配置される。
　配線層１００Ｔは、絶縁層１４１を備える。絶縁層１４１は、第１の半導体基板１２０の表面側に配置されたゲート電極や貫通電極２５１等を絶縁するものである。この絶縁層１４１は、例えば、ＳｉＯ２により構成することができる。なお、配線層１００Ｔには、後述する貫通電極２５１及び２５２が配置される。
　半導体層２００Ｓは、第２の半導体基板２２０と、絶縁膜２２９とを備える。また、半導体層２００Ｓには、貫通孔２６２が配置される。
　第２の半導体基板２２０は、画素回路２１０が配置される半導体の基板である。同図の第２の半導体基板２２０には、画素回路２１０のうちのリセットトランジスタ２１１及び増幅トランジスタ２１３を記載した。第２の半導体基板２２０は、第１の半導体基板１２０と同様に、Ｓｉにより構成することができる。貫通孔２６２は、後述する貫通電極２５１等を通すために第２の半導体基板２２０に形成される貫通孔である。この貫通孔２６２には、絶縁層２４１が配置される。
　配線層２００Ｔは、絶縁層２４１と、配線２４２と、ビアプラグ２４３と、貫通電極２５１乃至２５３と、コンタクト部２０１及び２０２とを備える。配線２４２は、第２の半導体基板２２０に配置された素子等に電気信号等を伝達する導体である。この配線２４２は、銅（Ｃｕ）等の金属により構成することができる。絶縁層２４１は、配線２４２等を絶縁するものである。この絶縁層２４１は、絶縁層１４１と同様に、ＳｉＯ２等により構成することができる。配線２４２及び絶縁層２４１は、多層に構成することができる。同図は、２層に構成される配線２４２及び絶縁層２４１を例として記載した。異なる層に配置された配線２４２同士は、ビアプラグ２４３により接続することができる。このビアプラグ２４３は、柱状の金属、例えば、柱状のＣｕにより構成することができる。
　貫通電極２５１及び２５２は、配線２４２と第１の半導体基板１２０の表面側に配置された部材とを接続する柱状の電極である。貫通電極２５１及び２５２は、それぞれ埋込み電極１６１及び１６２に接続される。これら貫通電極２５２等は、タングステン等の金属により構成することができ、貫通孔２６２に配置することができる。
　貫通電極２５１は、基準電位を共通にするために、第１の半導体基板１２０と他の半導体基板とを接続するものである。貫通電極２５２は、第１の半導体基板１２０の電荷保持部１０３の電荷を第２の半導体基板２２０に伝達するものである。これら貫通電極２５１及び２５２は、例えば柱状のタングステンにより構成することができる。なお、同図の貫通電極２５１は、配線２４２、ビアプラグ２４３及びコンタクト部２０１を介して第３の基板３００に接続される。
　コンタクト部２０１及び２０２は、前述のように、第３の基板３００のコンタクト部３０１及び３０３にそれぞれ接続されるものである。コンタクト部２０１は、貫通電極２５１に接続され、基準電位を伝達する。コンタクト部２０２は、信号等の伝達に使用される。
　半導体層３００Ｓは、第３の半導体基板３２０を備える。この第３の半導体基板３２０には、前述の画像信号処理部５６０（不図示）等が配置される。また、第３の半導体基板３２０には、ウェル領域が形成される。このウェル領域に半導体領域３２１が配置される。半導体領域３２１は、比較的高い不純物濃度に構成され、コンタクトプラグ３４４が接続される。
　配線層３００Ｔは、絶縁層３４１、配線３４２、ビアプラグ３４３、コンタクトプラグ３４４並びにコンタクト部３０１及び３０２を備える。これらの構成は、絶縁層２４１、配線２４２、ビアプラグ２４３、コンタクトプラグ２４４並びにコンタクト部３０１及び３０２と同様であるため、説明を省略する。
　保護膜１８１は、第１の半導体基板１２０の裏面側を保護するものである。この保護膜１８１は、例えば、ＳｉＯ２により構成することができる。カラーフィルタ１８２は、画素５４１毎に配置されて入射光のうちの所定の波長の光を透過する光学的なフィルタである。オンチップレンズ４０１は、画素５４１毎に配置されて入射光を光電変換部１０１に集光するレンズである。
　なお、本実施例では第１の基板１００と第２の基板２００とは貫通電極を介して接続され、第２の基板２００と第３の基板３００とはコンタクト部を介して接続されているが、この例に限定されない。例えば、第１の基板１００と第２の基板２００との間もコンタクト部を介して接続される構成であってもよい。
　図６は、本開示の実施形態に係る撮像装置の他の構成例を示す断面図である。同図の第２の基板２００は、半導体層２００Ｓの裏面にも絶縁層２４１が形成され、コンタクト部２４９が配置される。このコンタクト部２４９は、同図の第１の基板１００に配置されたコンタクト部１４９と接続される。
　図７は、本開示の実施形態に係る撮像装置の他の構成例を示す断面図である。同図の第２の基板２００は、図６の第２の基板２００の天地を反転したものに相当する。
　なお、図３、５－７は、第１の基板１００及び第２の基板２００の間の電気的接続部や第２の基板２００及び第３の基板３００の間の電気的接続部が画素アレイ部５４０と重なる位置に配置される例を表したものである。この第１の基板１００及び第２の基板２００の間の電気的接続部や第２の基板２００及び第３の基板３００の間の電気的接続部を画素アレイ部５４０の外側の領域に配置する構成を採ることもできる。具体的には、図３、５－７において、第２の基板２００及び第３の基板３００の間の電気的接続部であるコンタクト部２０１、２０２、３０１及び３０２は、画素アレイ部５４０の外側の領域に配置することもできる。同様に、図６及び７において、第１の基板１００及び第２の基板２００の間の電気的接続部であるコンタクト部１４９及び２４９は、画素アレイ部５４０の外側の領域に配置することもできる。
　［画素共有ユニットの構成］
　図８は、本開示の第１の実施形態に係る画素共有ユニットの構成例を示す図である。同図は、画素アレイ部５４０における画素共有ユニット５３９の構成例を表す平面図である。また、同図は、第２の基板２００の側から見た第１の基板１００及び第２の基板２００の構成を表した図である。
　同図において、白抜きの矩形の領域は、画素５４１の領域に相当する第１の半導体基板１２０の領域を表す。また、点ハッチングが付された領域は、第１の半導体基板１２０に形成された半導体領域を表す。また、斜めの矩形の領域は、電荷転送部１０２のゲート電極を表す。白抜きの円は、貫通電極２５１乃至２５３を表す。点線の矩形は、画素回路２１０の素子（リセットトランジスタ２１１、容量切り替えトランジスタ２１２、増幅トランジスタ２１３及び選択トランジスタ２１４）を表す。また画素５４１の境界に記載された点線の矩形は、画素共有ユニット５３９の範囲を表す。２点鎖線の矩形は、後述する画素グループ５３８の範囲を表す。
　画素５４１の境界には、分離部１７１が配置される。分離部１７１は、画素５４１を囲繞する形状に構成される。また、画素５４１の境界の第１の半導体基板１２０には、埋込み電極１６１及び１６２が更に配置される。埋込み電極１６１は、第１の半導体基板１２０のウェル領域に接続される。なお、同図の埋込み電極１６１に隣接する画素５４１の第１の半導体基板１２０には、半導体領域１２３が配置される。埋込み電極１６１は、半導体領域１２３を介してウェル領域に接続される。埋込み電極１６２は、電荷保持部１０３を構成する半導体領域１２２に接続される。同図の埋込み電極１６１及び１６２は、４つの画素５４１の隅部に隣接する第１の半導体基板１２０に埋め込まれて配置される。
　前述のように、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄは、第１の基板１００に配置される。同図に表したように、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄが２行２列に配置され、これらの中央部の近傍に電荷保持部１０３Ａ、１０３Ｂ、１０３Ｃ及び１０３Ｄが配置される。これら電荷保持部１０３Ａ、１０３Ｂ、１０３Ｃ及び１０３Ｄに隣接して、電荷転送部１０２Ａ、１０２Ｂ、１０２Ｃ及び１０２Ｄ並びに光電変換部１０１Ａ、１０１Ｂ、１０１Ｃ及び１０１Ｄがそれぞれ配置される。なお、画素共有ユニット５３９の構成は、この例に限定されない。例えば、画素共有ユニット５３９が４以外の個数の画素５４１を備える構成にすることもできる。
　埋込み電極１６２は、２行２列の画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄの中央部に配置される。画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄと第２の半導体基板２２０の画素回路２１０とが画素共有ユニット５３９を構成する。換言すれば、同図の画素共有ユニット５３９では、画素５４１Ａ、５４１Ｂ、５４１Ｃ及び５４１Ｄが埋込み電極１６２及び画素回路２１０に共通に接続される。このような画素共有ユニット５３９が２次元行列状に配列される。
　一方、画素グループ５３８も２行２列の４つの画素５４１を有する。画素グループ５３８を構成する画素５４１は、画素共有ユニット５３９に対して同図の上下左右方向に１画素分ずれた位置の画素に相当する。埋込み電極１６１は、画素グループ５３８を構成する２行２列の４つの画素５４１の中央部に配置される。これら４つの画素５４１は、埋込み電極１６１に共通に接続される。なお、画素グループ５３８の構成は、この例に限定されない。例えば、画素グループ５３８が４以外の個数の画素５４１を備える構成にすることもできる。
　［画素の構成］
　図９は、本開示の第１の実施形態に係る画素の構成例を示す図である。同図は、画素５４１の構成例を表す模式断面図である。同図は、図８におけるａ－ａ’線に沿った断面図に相当する。同図には、画素５４１Ａ及び５４１Ｂを記載した。また、同図において、第３の半導体基板３２０の記載を省略している。
　前述のように、第１の半導体基板１２０には、光電変換部１０１、電荷転送部１０２及び電荷保持部１０３が配置される。同図には、光電変換部１０１Ａ及び１０１Ｂと電荷転送部１０２Ａ及び１０２Ｂと電荷保持部１０３Ａ及び１０３Ｂとを記載した。これらの素子は、第１の半導体基板１２０に形成されたウェル領域に配置される。便宜上、同図の第１の半導体基板１２０は、ｐ型のウェル領域を構成するものと想定する。このｐ型のウェル領域にｎ型の半導体領域を配置することにより、素子（の拡散層）を形成することができる。
　同図の第１の半導体基板１２０に記載された点ハッチングの領域がｎ型の半導体領域を表す。光電変換部１０１Ａは、ｎ型の半導体領域１２１Ａにより構成される。具体的には、ｎ型の半導体領域１２１Ａ及び周囲のｐ型のウェル領域の界面に形成されるｐｎ接合により構成されるフォトダイオードが光電変換部１０１Ａに該当する。同図に表したように、光電変換部１０１Ａは、第１の半導体基板１２０の裏面側寄りに形成される。また、光電変換部１０１Ａの一部は第１の半導体基板１２０の表面側の近傍に拡張される。また、光電変換部１０１Ｂも光電変換部１０１Ａと同様に構成される。
　電荷保持部１０３Ａ及び１０３Ｂは、ｎ型の半導体領域１２２Ａ及び１２２Ｂによりそれぞれ構成される。これらｎ型の半導体領域１２２Ａ及び１２２Ｂが前述のＦＤを構成する。また、半導体領域１２２Ａ及び１２２Ｂは、埋込み電極１６２に隣接して配置される。
　電荷転送部１０２Ａは、半導体領域１２１Ａ及び１２２Ａ並びにゲート電極１３１Ａにより構成される。ｎ型の半導体領域１２１Ａ及び１２２Ａが電荷転送部１０２Ａのソース領域及びドレイン領域に該当する。同図の電荷転送部１０２Ａは、半導体基板の面に沿ってチャネルが形成されるプレーナ型又は横型のＭＯＳトランジスタにより構成される。ゲート電極１３１Ａは、第１の半導体基板１２０の表面側に配置される。なお、同図のゲート電極１３１Ａはサイドウォールを備える。このゲート電極１３１Ａに駆動電圧を印加するとゲート電極１３１Ａに隣接するウェル領域にチャネルが形成され、ｎ型の半導体領域１２１Ａ及び１２２Ａの間が導通状態になる。すなわち、光電変換部１０１Ａ及び電荷保持部１０３Ａの間が導通し、光電変換部１０１Ａの電荷が電荷保持部１０３Ａに転送される。
　電荷転送部１０２Ａと同様に、電荷転送部１０２Ｂは、半導体領域１２１Ｂ及び１２２Ｂ並びにゲート電極１３１Ｂにより構成される。なお、ゲート電極１３１Ａ及び１３１Ｂは、不純物が注入された多結晶シリコンにより構成することができる。また、ゲート電極１３１Ａ及び１３１Ｂと第１の半導体基板１２０との間の絶縁膜１２９は、ゲート絶縁膜を構成する。
　電荷転送部１０２Ａのゲート電極１３１Ａには、貫通電極２５３が接続される。電荷転送部１０２Ａのゲート電極１３１Ａは、貫通電極２５３を介して信号線ＴＧ１に接続される。同様に、電荷転送部１０２Ｂのゲート電極１３１Ｂも貫通電極２５３を介して信号線ＴＧ２に接続される。
　また、第１の半導体基板１２０には、半導体領域１２３Ａ及び１２３Ｂが配置される。これら半導体領域１２３Ａ及び１２３Ｂは、第１の半導体基板１２０のウェル領域に配置される半導体領域であり、このウェル領域と同じ導電型の比較的高い不純物濃度に構成される半導体領域である。また、半導体領域１２３Ａ及び１２３Ｂは、埋込み電極１６１に隣接して配置される。なお、半導体領域１２３は、請求の範囲に記載の高濃度不純物領域の一例である。
　分離部１７１は、画素５４１の境界に配置されて画素５４１を分離するものである。この分離部１７１は、第１の半導体基板１２０において隣接する画素５４１を分離する。分離部１７１は、例えば、第１の半導体基板１２０の表面側から裏面側に貫通する溝部１７９にＳｉＯ２等の絶縁物を埋め込むことにより構成することができる。また、分離部１７１に入射光を遮光する遮光部材を配置することもできる。
　埋込み電極１６１及び１６２は、画素５４１の境界に配置される電極である。また、埋込み電極１６１及び１６２は、分離部１７１と重なる位置の第１の半導体基板１２０の表面側に配置される。埋込み電極１６１及び１６２は、例えば、不純物が注入された多結晶シリコンにより構成することができる。
　前述のように、埋込み電極１６１は、半導体領域１２３（半導体領域１２３Ａ及び１２３Ｂ）に隣接して配置され、第１の半導体基板１２０のウェル領域に接続される。埋込み電極１６１には、貫通電極２５１が接続され、基準電位（ウェル電位）が供給される。なお、半導体領域１２３は、埋込み電極１６１と第１の半導体基板１２０等との接続をオーミック接続にするために配置される半導体領域であり、ウェル領域と同じ導電型の比較的高い不純物濃度に構成される半導体領域である。
　埋込み電極１６２は、半導体領域１２２（半導体領域１２２Ａ及び１２２Ｂ）に隣接して配置され、電荷保持部１０３（電荷保持部１０３Ａ及び１０３Ｂ）に接続される。埋込み電極１６２には、貫通電極２５２が接続される。この貫通電極２５２により、電荷保持部１０３及び画素回路２１０の間が接続される。なお、貫通電極２５１及び２５２は、請求の範囲に記載の接続部の一例である。
　第２の半導体基板２２０には、画素回路２１０が配置される。同図には、リセットトランジスタ２１１及び増幅トランジスタ２１３を記載した。これらリセットトランジスタ２１１及び増幅トランジスタ２１３は、第２の半導体基板２２０のウェル領域に配置される。第１の半導体基板１２０と同様に、第２の半導体基板２２０には、ｐ型のウェル領域が形成される。便宜上、同図の第２の半導体基板２２０は、ｐ型のウェル領域を構成するものと想定する。リセットトランジスタ２１１は、ｎ型の半導体領域２２１及び２２２とゲート電極２３１とにより構成される。リセットトランジスタ２１１のゲート電極２３１は、コンタクトプラグ２４４を介して信号線ＲＳＴに接続される。また、増幅トランジスタ２１３は、ｎ型の半導体領域２２３及び２２４とゲート電極２３２とにより構成される。増幅トランジスタ２１３のゲート電極２３２は、コンタクトプラグ２４４及び配線２４２を介して貫通電極２５２に接続される。すなわち増幅トランジスタ２１３のゲート電極２３２は、コンタクトプラグ２４４、配線２４２、貫通電極２５２及び埋込み電極１６２を介して電荷保持部１０３Ａ及び１０３Ｂに接続される。
　第２の半導体基板２２０には、ｐ型の比較的高い不純物濃度に構成される半導体領域２２５Ａ及び２２５Ｂが配置される。これらｐ型の半導体領域２２５Ａ及び２２５Ｂは、コンタクトプラグ２４４及び配線２４２を介して貫通電極２５１に接続される。これにより、第２の半導体基板２２０のウェル領域は、第１の半導体基板１２０のウェル領域と接続される。第１の半導体基板１２０及び第２の半導体基板２２０には、共通のウェル電位が供給される。なお、貫通電極２５１は、配線２４２及びコンタクトプラグ２４４を介して第３の半導体基板３２０（不図示）の接地線Ｖｓｓに更に接続される。貫通電極２５１には、第３の半導体基板３２０の接地電位が基準電位（ウェル電位）として供給される。なお、接地電位以外の固定電位を基準電位に適用することもできる。
　埋込み電極１６１を画素５４１の境界に配置して画素５４１の第１の半導体基板１２０のウェル領域に接続させる。この埋込み電極１６１に基準電位（ウェル電位）を供給することにより、画素５４１の第１の半導体基板１２０にウェル電位を供給することができる。オーミック接続を得るための半導体領域１２３は、埋込み電極１６１に隣接する狭い専有面積に構成することができる。また、埋込み電極１６１を複数の画素５４１に共通に接続することにより、貫通電極２５１を複数の画素５４１において共有することができる。これにより、貫通電極２５１の個数を削減することができる。また、貫通電極２５１が配置される第２の半導体基板２２０の貫通孔２６２の開口面積を縮小することもでき、第２の半導体基板２２０における画素回路２１０の素子の配置を容易にすることができる。
　一方、埋込み電極１６１を使用しない場合には、貫通電極２５１を画素５４１の第１の半導体基板１２０に接続してウェル電位を供給する必要がある。具体的には、半導体領域１２３に貫通電極２５１を接続することとなる。この場合、比較的広い面積の半導体領域１２３を配置する必要がある。製造工程における貫通電極２５１の位置のずれ等による不具合の発生を低減するためである。このため、画素５４１における光電変換部１０１等に割り当てる領域が縮小されることとなる。
　また、埋込み電極１６２を画素５４１の境界に配置して画素５４１の第１の半導体基板１２０の電荷保持部１０３に接続させることにより、上述の半導体領域１２３と同様に、電荷保持部１０３を構成する半導体領域１２２の面積を縮小することができる。また、埋込み電極１６２を複数の画素５４１に共通に接続することにより、貫通電極２５２を複数の画素５４１において共有することができる。これにより、貫通電極２５２の個数を削減することができ、貫通孔２６２の開口面積を縮小することができる。
　このように、埋込み電極１６２を画素５４１の境界の分離部１７１に重なる位置に配置して画素５４１の第１の半導体基板１２０に接続する。画素５４１の内部の第１の半導体基板１２０に接続していた貫通電極２５１等を画素５４１の外側に移すことができ、画素５４１の専有面積を縮小することができる。
　また、埋込み電極１６１及び１６２は、画素５４１の境界の第１の半導体基板１２０に形成された溝部１７９に埋め込む形状に構成される。これにより、埋込み電極１６１及び１６２は、溝部１７９に隣接する第１の半導体基板１２０の側面と接続する形状になる。埋込み電極１６１及び１６２と第１の半導体基板１２０との接続面が第１の半導体基板１２０の表面に垂直な方向に配置されることになり、埋込み電極１６１及び１６２の専有面積を縮小することができる。これにより、画素５４１の専有面積を縮小することが可能となる。埋込み電極１６１等の第１の半導体基板１２０への埋込み深さ（同図の「Ｄ」）は、５０ｎｍ以上にすると好適である。埋込み電極１６１及び１６２と第１の半導体基板１２０との接続面を広くすることができ、接続抵抗を低減することができるためである。
　これに対し、第１の半導体基板１２０の表面に配置した電極を介して第１の半導体基板１２０と電気的に接続する場合には、後述する図２１に表したように比較的広い面積の電極を配置する必要がある。電極及び半導体領域の間の接続抵抗を低減するためである。このため、画素５４１の面積が増加することとなる。
　また、埋込み電極１６２を画素５４１の境界に配置するとともに狭小なサイズに構成することにより、ゲート電極１３１との間の距離（同図の「Ｗ」）を大きくすることができる。これにより、電荷転送部１０２のゲート電極１３１と電荷保持部１０３との間の寄生容量を低減することができる。電荷転送部１０２の電荷の転送効率を向上させることができる。また、ゲート電極１３１の高さ（同図の「Ｈ２」）は、埋込み電極１６１及び１６２の高さ（同図の「Ｈ１」）以下にすると好適である。ゲート電極１３１と埋込み電極１６１及び１６２との間の寄生容量を低減することができるためである。
　［撮像素子の製造方法］
　図１０Ａ－１０Ｉは、本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。図１０Ａ－１０Ｉは、撮像装置１の製造工程の一例を表した図であり、第１の半導体基板１２０の領域に係る製造工程の一例を表した図である。
　まず、第１の半導体基板１２０にウェル領域及び半導体領域１２１（不図示）を形成する。次に、第１の半導体基板１２０の表面側にレジスト６０１を配置する。このレジスト６０１には、画素５４１の境界部分に開口部６０２が配置される（図１０Ａ）。
　次に、レジスト６０１をマスクとして使用して第１の半導体基板１２０の表面側をエッチングし、溝部１７９を形成する（図１０Ｂ）。これは、例えば、ドライエッチングにより行うことができる。
　次に、溝部１７９に、分離部１７１を配置する（図１０Ｃ）。これは、例えば、溝部１７９を含む第１の半導体基板１２０の表面側に分離部１７１の材料であるＳｉＯ２の膜をＣＶＤ（Chemical　Vapor　Deposition）を使用して成膜し、所望の厚さに研削することにより行うことができる。ＳｉＯ２膜の研削には、ＣＭＰ（Chemical　Mechanical　Polishing）を使用することができる。
　次に、分離部１７１を研削して溝部１７９に第１の半導体基板１２０の表面側近傍の側面を露出させる（図１０Ｄ）。これは、レジスト６０１をマスクとして使用して、分離部１７１をエッチングすることにより行うことができる。このエッチングには、例えば、異方性のドライエッチングを適用することができる。
　次に、溝部１７９に埋込み電極１６１及び１６２を配置する（図１０Ｅ）。これは、例えば、埋込み電極１６１及び１６２の材料である多結晶シリコンをＣＶＤ等により溝部１７９に配置して行うことができる。次に、レジスト６０１を除去する（図１０Ｆ）。
　次に、ゲート絶縁膜、ゲート電極１３１及びサイドウォールを形成する（図１０Ｇ）。次に、半導体領域１２３等を形成する（図１０Ｈ）。これは、イオン注入により行うことができる。次に、第１の半導体基板１２０の表面側に絶縁膜１２９を形成する。次に、絶縁層１４１を配置する（図１０Ｉ）。これには、例えば、絶縁層１４１の材料であるＳｉＯ２の膜をＣＶＤにより成膜することにより行うことができる。以上の工程により、撮像装置１の第１の半導体基板１２０部分を製造することができる。
　なお、分離部１７１の構成は、この例に限定されない。例えば、第１の半導体基板１２０の裏面側から形成された溝部１７９に分離部１７１を配置する構成を採ることもできる。また、分離部１７１は、第１の半導体基板１２０を貫通せず、第１の半導体基板１２０の表面側から裏面側近傍に達する深さに構成することもできる。
　［画素共有ユニットの他の構成］
　図１１は、本開示の第１の実施形態に係る画素共有ユニットの他の構成例を示す図である。同図は、図８と同様に、画素共有ユニット５３９の構成例を表す平面図である。同図の画素共有ユニット５３９は、埋込み電極１６１の代わりに帯状の埋込み電極が配置される点で、図８の画素共有ユニット５３９と異なる。
　同図の埋込み電極１６６は、第１の半導体基板１２０のウェル領域に接続される埋込み電極である。この埋込み電極１６６は、帯状に構成され、平面視において矩形形状の画素５４１等の辺に沿って配置される埋込み電極である。また、同図の埋込み電極１６６は、同図の横方向に展延された形状に構成される例を表したものである。なお、埋込み電極１６６は、半導体領域１２３を介してウェル領域に接続される。同図の半導体領域１２３は、埋込み電極１６６に沿う帯状に構成される。このような帯状の埋込み電極１６６を配置することにより、埋込み電極１６６及び半導体基板１１０のウェル領域の接触面積を広くすることができ、接続抵抗を低減することができる。
　［埋込み電極の他の構成］
　図１２Ａ及び１２Ｂは、本開示の第１の実施形態に係る埋込み電極の他の構成例を示す図である。図１２Ａは、埋込み電極１６６の構成例を表す断面図であり、図１１のｄ－ｄ’線に沿う断面図である。同図の埋込み電極１６６は、分離部１７１と略同じ幅に構成される例を表したものである。
　図１２Ｂは、分離部１７１より広い幅に構成される埋込み電極１６６の例を表した図である。同図の埋込み電極１６６は、半導体基板１１０の表面において分離部１７１の幅より広い幅の断面に構成される。また、同図の埋込み電極１６６は、絶縁膜１２９の開口幅より広い幅に構成される例を表したものである。
　なお、撮像素子の製造方法は、図１０Ａ－１０Ｉに記載の方法に限定されない。例えば、図１０Ｉの絶縁膜１２９の形成の後に、分離部１７１に隣接する絶縁膜１２９に溝状の開口部を形成し、図１０Ｉの埋込み電極１６１に隣接して多結晶シリコン膜を更に配置することもできる。また、図１０Ｄの後にレジスト６０１を剥離して絶縁膜１２９を成膜し、パターンエッチングにて溝部１７９の内部と肩上面部の絶縁膜１２９を除去した後に多結晶シリコン膜を成膜し、パターンエッチングを行って埋込み電極１６６を形成することもできる。これらの製造方法を適用することにより、図１２Ｂに記載した埋込み電極１６６のような上部の幅が分離部１７１の幅より広い埋込み電極を形成することができる。
　図１３は、本開示の第１の実施形態に係る画素共有ユニットの他の構成例を示す図である。同図は、図１１と同様に、帯状の埋込み電極１６６が配置される画素共有ユニット５３９の構成例を表す平面図である。同図の画素共有ユニット５３９は、長方形の形状に構成される画素５４１等が配置される点で、図１１の画素共有ユニット５３９と異なる。
　なお、同図の画素アレイ部５４０では、画素５４１Ａ及び５４１Ｃが位相差画素を構成する。この位相差画素は、被写体からの入射光を瞳分割して像面位相差を検出するための位相差信号と被写体からの入射光に基づく画像信号とを生成することができる。位相差信号を生成する際には、画素５４１Ａ及び５４１Ｃの光電変換部の光電変換によりそれぞれ生成された電荷に基づく２つの画像信号を位相差信号として出力する。一方、画像信号を生成する際には、２つの光電変換部の光電変換により生成された電荷を画素において合算し、合算した電荷に基づいて生成された画像信号を出力する。画素５４１Ｂ及び５４１Ｄにおいても画素５４１Ａ及び５４１Ｃと同様に位相差画素を構成する。
　なお、画素５４１Ａ及び５４１Ｃ並びに画素５４１Ｂ及び５４１Ｄの間の分離部１７１には、間隙が形成される。この間隙の部分にオーバーフローパスが形成される。
　なお、位相差画素を構成する画素５４１Ａ及び５４１Ｃには瞳分割のための共通のオンチップレンズ４０１が配置される。同様に、画素５４１Ｂ及び５４１Ｄにも共通のオンチップレンズ４０１が配置される。
　なお、上述の画素５４１Ａ及び５４１Ｃ並びに画素５４１Ｂ及び５４１Ｄは、位相差信号を生成しない通常の画素として使用することもできる。また、位相差画素及び通常の画素の機能を画素アレイ部５４０の領域毎に付与することもできる。具体的には、画素アレイ部５４０における画素５４１Ａ等の一部を位相差画素として機能させ、他の画素５４１Ａ等を通常の画素として機能させることもできる。また、撮像装置１において、像面位相差の検出を行う等の場合に画素５４１Ａ等の一部または全部を位相差画素として機能させ、それ以外の場合に画素５４１Ａ等を通常の画素として機能させることもできる。
　同図において、画素５４１Ａ－５４１ＤのＦＤを構成する半導体領域１２２Ａ乃至１２２Ｄの領域は、図８の半導体領域１２２Ａ乃至１２２Ｄと比較して同図の横方向に長い形状に構成する例を表したものである。なお、半導体領域１２２Ａ乃至１２２Ｄの形状は、この例に限定されない。例えば、同図の縦方向に長い形状や図８と同様の対称な形状に構成することもできる。
　このように、本開示の第１の実施形態の撮像装置１は、画素５４１の境界に埋込み電極１６１を配置する。この埋込み電極１６１を介して基準電位が第１の半導体基板１２０に供給される。これにより、基準電位の供給に係る領域を画素５４１の外部に配置することができ、画素５４１を小型化することができる。
　（２．第２の実施形態）
　上述の第１の実施形態の撮像装置１は、第１の半導体基板１２０の分離部１７１に埋込み電極１６１が配置されていた。これに対し、本開示の第２の実施形態の撮像装置１は、埋込み電極１６１同士を接続する点で、上述の第１の実施形態と異なる。
　［画素共有ユニットの構成］
　図１４は、本開示の第２の実施形態に係る画素共有ユニットの構成例を示す図である。同図は、図８と同様に、画素共有ユニット５３９の構成例を表す平面図である。同図の画素共有ユニット５３９は、埋込み電極１６１同士を接続する境界部配線１６３を備える点で、図８の画素共有ユニット５３９と異なる。
　境界部配線１６３は、画素５４１の境界に配置された埋込み電極１６１に接続される配線である。同図の境界部配線１６３は、第１の半導体基板１２０に埋め込まれる形状に構成される例を表したものである。具体的には、同図の境界部配線１６３は、分離部１７１に埋め込まれる形状に構成される。この境界部配線１６３は、例えば、不純物が注入された多結晶シリコンにより構成することができる。境界部配線１６３を配置して埋込み電極１６１同士を接続することにより、隣接する埋込み電極１６１において基準電位（ウェル電位）を共通にすることができる。異なる画素５４１の間のウェル電位の電位差を低減することができる。また、境界部配線１６３を配置して画素５４１のウェル電位を共通にすることにより、貫通電極２５１を削減することもできる。なお、同図は、一方向（同図における横方向）に隣接する埋込み電極１６１同士の間に境界部配線１６３が配置される例を表したものである。
　なお、境界部配線１６３は、埋込み電極１６２同士の間に配置されて、埋込み電極１６１同士を接続することもできる。この場合は、境界部配線１６３により、隣接する電荷保持部１０３同士が接続される。
　［境界部配線の構成］
　図１５Ａ及び１５Ｂは、本開示の第２の実施形態に係る境界部配線の構成例を示す図である。図１５Ａ及び１５Ｂは、それぞれ図１４のｂ－ｂ’線及びｃ－ｃ’線に沿った境界部配線１６３の断面の構成例を表す。同図の境界部配線１６３は、埋込み電極１６１の側面に接続される（図１５Ａ）。また、同図の境界部配線１６３は、上面が第１の半導体基板１２０の表面側に露出する形状に構成される（図１５Ｂ）。図１５Ｂに表したように、同図の境界部配線１６３は、第１の半導体基板１２０の領域から離隔する形状に構成することができる。境界部配線１６３及び第１の半導体基板１２０の間の分離部１７１の幅（同図の「Ｗ２」）は、２０ｎｍ以上にすることができる。なお、貫通電極２５１は、境界部配線１６３の上に配置することもできる。境界部配線１６３が埋込み電極１６１に電気的に接続されているためである。
　［境界部配線の製造方法］
　図１６Ａ－１６Ｅは、本開示の第２の実施形態に係る境界部配線の製造方法の一例を示す図である。図１６Ａ－１６Ｅは、境界部配線１６３の製造工程の一例を表す図である。
　まず、第１の半導体基板１２０に分離部１７１を形成する（図１６Ａ）。次に、第１の半導体基板１２０の表面側にレジスト６０３を配置する。このレジスト６０３は、境界部配線１６３を配置する部分に開口部６０４が配置される（図１６Ｂ）。次に、レジスト６０３をマスクとして使用して分離部１７１のエッチングを行い、開口部１７８を形成する（図１６Ｃ）。これは、例えば、異方性のドライエッチングにより行うことができる。次に、開口部１７８を含む第１の半導体基板１２０の表面側に境界部配線１６３の材料膜６０５を配置する（図１６Ｄ）。これは、例えば、多結晶シリコンの膜をＣＶＤにより成膜することにより行うことができる。次に、材料膜６０５をエッチングして開口部１７８以外の部分の材料膜６０５を除去する（図１６Ｅ）。これにより、境界部配線１６３を形成することができる。その後、レジスト６０３を除去する。
　［境界部配線の他の構成］
　図１７Ａ及び１７Ｂは、本開示の第２の実施形態に係る境界部配線の他の構成例を示す図である。図１７Ａ及び１７Ｂは、境界部配線１６４の構成例を表す図である。この境界部配線１６４は、第１の半導体基板１２０の表面に隣接して配置される配線である。図１７Ａは画素５４１の境界に沿う方向の境界部配線１６４の断面の構成例を表し、図１７Ｂは画素５４１の境界に垂直な方向の境界部配線１６４の断面の構成例を表す。同図の境界部配線１６４は、埋込み電極１６１の上面に接続される（図１７Ａ）。また、同図の境界部配線１６３は、上面及び側面が第１の半導体基板１２０の表面側に露出する形状に構成される（図１７Ｂ）。境界部配線１６３と同様に、図１７Ｂの境界部配線１６４においても、第１の半導体基板１２０の領域から離隔する形状に構成することができる。境界部配線１６４及び第１の半導体基板１２０の距離は、２０ｎｍ以上にすることができる。なお、貫通電極２５１は、埋込み電極１６１の代わりに境界部配線１６３の上に配置することができる。
　［境界部配線の他の製造方法］
　図１８Ａ－１８Ｇは、本開示の第２の実施形態に係る境界部配線の他の製造方法の一例を示す図である。図１８Ａ－１８Ｇは、境界部配線１６４の製造工程の一例を表す図である。なお、図１８Ａ－１８Ｇのそれぞれの図における左側の図は埋込み電極１６１が配置されない部分を表し、右側の図は埋込み電極１６１が配置される部分を表す。
　まず、第１の半導体基板１２０に分離部１７１を形成し、埋込み電極１６１を配置する（図１８Ａ）。次に、第１の半導体基板１２０の表面側に絶縁膜１２９を配置する（図１８Ｂ）。これは、例えば、熱酸化により行うことができる。次に、第１の半導体基板１２０の表面側にレジスト６０６を配置する。このレジスト６０６は、境界部配線１６４を配置する部分に開口部６０７が配置される（図１８Ｃ）。次に、レジスト６０６をマスクとして使用して絶縁膜１２９のエッチングを行い、埋込み電極１６１に隣接する領域に開口部６０８を形成する（図１８Ｄ）。これは、例えば、ドライエッチングにより行うことができる。
　次に、レジスト６０６を除去する（図１８Ｅ）。次に、開口部６０８を含む第１の半導体基板１２０の表面側に境界部配線１６４の材料膜６２０を配置する（図１８Ｆ）。これは、例えば、多結晶シリコンの膜をＣＶＤにて成膜することにより行うことができる。次に、材料膜６２０をエッチングして画素５４１の境界以外の材料膜６２０を除去する（図１８Ｇ）。これにより、境界部配線１６４を形成することができる。
　［画素共有ユニットの他の構成］
　図１９は、本開示の第２の実施形態に係る画素共有ユニットの他の構成例を示す図である。同図は、図１４と同様に、画素共有ユニット５３９の構成例を表す平面図である。同図の画素共有ユニット５３９は、境界部配線１６３が網目状に配置される点で、図１４の画素共有ユニット５３９と異なる。
　同図の境界部配線１６３は、埋込み電極１６１同士を同図の縦方向及び横方向に接続する。これにより、第１の半導体基板１２０におけるウェル電位を供給する配線を更に低抵抗化することができ、異なる画素５４１の間のウェル電位の電位差を低減することができる。
　これ以外の撮像装置１の構成は本開示の第１の実施形態における撮像装置１の構成と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の撮像装置１は、隣接する埋込み電極１６１同士を境界部配線１６３等により接続する。これにより、異なる画素５４１の間のウェル電位の電位差を低減することができる。
　（３．第３の実施形態）
　上述の第１の実施形態の撮像装置１は、画素グループ５３８毎に貫通電極２５１が配置されていた。これに対し、本開示の第３の実施形態では、境界部配線１６３等を配置して貫通電極２５１を削減する例について説明する。
　［画素アレイ部の構成］
　図２０Ａ－２０Ｃは、本開示の第３の実施形態に係る画素アレイ部の構成例を示す図である。図２０Ａ－２０Ｃは、画素アレイ部５４０の構成例を表す図である。なお、図２０Ａ－２０Ｃにおいては、符号の記載を省略している。
　図２０Ａは、図８と同様に、全ての埋込み電極１６１及び１６２に貫通電極２５１及び２５２が配置される例を表した図である。図２０Ｂは、同図の横方向に隣接する埋込み電極１６１の間に境界部配線１６３を配置し、隣接する埋込み電極１６１に対して交互に貫通電極２５１を配置する場合の例を表した図である。図２０Ｃは、境界部配線１６３を配置するとともに貫通電極２５１を省略する場合の例を表した図である。
　なお、図２０Ｃの画素アレイ部５４０においては、図３０において後述するように、基準電位を供給する貫通電極２５１を画素アレイ部５４０の外部に配置する。この画素アレイ部５４０の外部に配置される貫通電極２５１は、例えば、画素アレイ部５４０の外部の領域に展延されるウェル領域に接続することができる。また、この貫通電極２５１は、画素アレイ部５４０の埋込み電極１６１に接続されるとともに画素アレイ部５４０の外部の領域に伸展する境界部配線１６３に接続することもできる。このように、画素アレイ部５４０に貫通電極２５１が配置されない場合において画素５４１に基準電位（ウェル電位）を供給することができる。
　図２１は、本開示の第３の実施形態に係る画素アレイ部の構成例を示す図である。同図は、埋込み電極１６１及び１６２の代わりに、第１の半導体基板１２０の表側の表面に隣接する電極６６１及び６６２を使用する場合の例を表した図である。同図は、本開示の実施形態の比較例を表したものである。電極６６１及び６６２は第１の半導体基板１２０に埋め込まれない形状に構成され、第１の半導体基板１２０の表面において半導体領域と接合する。半導体領域との間の接続抵抗を低減するため、電極６６１及び６６２は、埋込み電極１６１及び１６２よりも広い面積に構成する必要がある。
　図２０Ａ－２０Ｃ及び図２１のそれぞれの場合において、貫通電極２５１等の接続部の個数等を比較する。
　［比較結果］
　図２２は、本開示の第３の実施形態に係る画素アレイ部の比較結果を示す図である。同図において、比較例１、適用例１、適用例２及び適用例３は、それぞれ図２１、図２０Ａ、図２０Ｂ及び図２０Ｃの画素アレイ部５４０の場合の例を表す。また、同図の「電荷保持部共有画素」は、埋込み電極１６２により共通に接続される電荷保持部１０３の画素数を表す。「画素回路共有単位」は、画素回路２１０当たりの画素数を表す。同図の「接続部」は、画素アレイ部５４０における第１の半導体基板１２０及び第２の半導体基板２２０の間を接続する接続部の個数を表す。具体的には、貫通電極２５１乃至２５３の個数を表す。同図の「電荷転送部」、「電荷保持部」及び「ウェル領域」は、それぞれ電荷転送部１０２（のゲート電極１３１）、電荷保持部１０３及びウェル領域（半導体領域１２３）の接続部の個数を表す。同図の「合計」は、電荷転送部１０２、電荷保持部１０３及びウェル領域の接続部の合計を表す。
　同図の「境界部配線」は、境界部配線１６３等の有無を表す。同図の「ウェルコンタクト」は、ウェルコンタクトが配置される位置を表す。同図のＦＤ容量は、ゲート電極１３１及び電荷保持部１０３の間の静電容量（寄生容量）を表す。
　同図の４つの例において、「電荷保持部共有画素」及び「画素回路共有単位」が４画素になり、「接続部」の「電荷転送部」及び「電荷保持部」がそれぞれ４及び１になる。何れの例においても、画素共有ユニット５３９は、４つの画素５４１及び１つの画素回路２１０により構成されるためである。
　比較例１及び適用例１において、「接続部」の「ウェル領域」が１になる。埋込み電極１６１毎に貫通電極２５１が配置されるためである。これに対し、適用例２においては、「接続部」の「ウェル領域」が０．５になる。２つの画素グループ５３８において貫通電極２５１を共有するためである。また、適用例３においては、「接続部」の「ウェル領域」が０になる。比較例１、適用例１、適用例２及び適用例３における「接続部」の「合計」は、それぞれ６、６、５．５及び５になる。「ウェルコンタクト」においては、適用例３が画素外部になり、それ以外は画素内部になる。前述のように、ウェルコンタクト（貫通電極２５１）を省略する適用例３においては、画素アレイ部５４０の外部にウェルコンタクトを配置するためである。「ＦＤ容量」の項目では、比較例１が適用例１乃至３より高い値になる。ゲート電極１３１と電極６６１及び６６２との距離が近いためである。
　このように、境界部配線１６３及び１６４を配置する適用例において接続部の個数を削減することができる。
　（４．第４の実施形態）
　上述の第３の実施形態では、４つの画素５４１を備える画素共有ユニット５３９を有する例についての比較を行った。これに対し、本開示の第４の実施形態では、８つの画素５４１を備える画素共有ユニット５３９を有する例について説明する。
　同図の画素共有ユニット５３９は、埋込み電極１６２を共有する４つの画素５４１を２組備える。この画素共有ユニット５３９は、合計８つの画素５４１を備える。
　［画素アレイ部の構成］
　図２３Ａ－２３Ｃは、本開示の第４の実施形態に係る画素アレイ部の構成例を示す図である。図２３Ａ－２３Ｃは、図２０Ａ－２０Ｃと同様に、画素アレイ部５４０の構成例を表す図である。図２３Ａ－２３Ｃの画素共有ユニット５３９は、８つの画素５４１を備える点で、図２０Ａ－２０Ｃの画素共有ユニット５３９と異なる。
　図２３Ａは、図２０Ａと同様に、全ての埋込み電極１６１及び１６２に貫通電極２５１等が配置される例を表した図である。画素共有ユニット５３９の２つの埋込み電極１６２には、それぞれ貫通電極２５２が配置される。これらの貫通電極２５２は、第２の半導体基板２２０の配線２４２に共通に接続され、画素回路２１０に接続される。図２３Ｂは、同図の横方向に隣接する埋込み電極１６１の間に境界部配線１６３を配置するとともに、画素共有ユニット５３９の２つの埋込み電極１６２の間を境界部配線１６３等により接続する場合の例を表した図である。また、図２３Ｂでは、貫通電極２５１が境界部配線１６３等に接続される例を記載した。図２３Ｃは、図２３Ｂの例に対して貫通電極２５１を更に省略する場合の例を表した図である。
　［比較結果］
　図２４は、本開示の第４の実施形態に係る画素アレイ部の比較結果を示す図である。同図において、比較例２は、図２１の画素５４１を有する画素アレイ部５４０において画素共有ユニット５３９が８つの画素５４１を備える例を想定したものである。適用例４は、図２３Ａの画素アレイ部５４０の場合の例を表す。適用例５及び６は、それぞれ図２０Ｂ及び１５Ｃの画素アレイ部５４０において画素共有ユニット５３９が８つの画素５４１を備える例を想定したものである。適用例７及び８は、それぞれ図２３Ｂ及び図２３Ｃの画素アレイ部５４０の場合の例を表す。
　同図の６つの例において、「電荷保持部共有画素」及び「画素回路共有単位」がそれぞれ４画素及び２×４画素になり、「接続部」の「電荷転送部」が８になる。何れの例においても、画素共有ユニット５３９は、８つの画素５４１及び１つの画素回路２１０により構成されるためである。
　比較例２及び適用例４において、「接続部」の「電荷保持部」及び「ウェル領域」が２になる。埋込み電極１６１毎に貫通電極２５１が配置され、埋込み電極１６２毎に貫通電極２５２が配置されるためである。比較例２及び適用例４において、「接続部」の「合計」は、１２になる。
　適用例５及び適用例６において、適用例４と同様に、「接続部」の「電荷保持部」が２になる。一方、適用例５においては、「接続部」の「ウェル領域」が１になる。２つの画素グループ５３８において貫通電極２５１を共有するためである。また、適用例６においては、「接続部」の「ウェル領域」が０になる。適用例５及び適用例６における「接続部」の「合計」は、それぞれ１１及び１０になる。
　適用例７及び適用例８において、「接続部」の「電荷保持部」が１になる。２つの埋込み電極１６２において貫通電極２５２を共有するためである。また、適用例７及び適用例８において、適用例５及び適用例６と同様に、「接続部」の「ウェル領域」がそれぞれ１及び０になる。適用例７及び適用例８における「接続部」の「合計」は、それぞれ１０及び９になる。
　比較例２及び適用例４では「境界部配線」が「無し」になり、それ以外では「境界部配線」が「有り」になる。また、貫通電極２５１を省略する適用例６及び適用例８では、「ウェルコンタクト」が「画素外部」になり、それ以外では「ウェルコンタクト」が「画素内部」になる。「ＦＤ容量」の項目では、比較例１が適用例４乃至８より高い値になる。比較例１と同様に、ゲート電極１３１と電極６６１及び６６２との距離が近いためである。
　このように、境界部配線１６３及び１６４を埋込み電極１６１及び１６２に接続する適用例において接続部の個数を更に削減することができる。
　（５．第５の実施形態）
　上述の第４の実施形態では、４つの画素５４１において電荷保持部１０３に接続される埋込み電極１６２を共有していた。これに対し、本開示の第５の実施形態では、２つの画素５４１において電荷保持部１０３に接続される埋込み電極１６２を共有する例について説明する。
　［画素アレイ部の構成］
　図２５Ａ－２５Ｅは、本開示の第５の実施形態に係る画素アレイ部の構成例を示す図である。図２５Ａ－２５Ｅは、図２３Ａ－２３Ｃと同様に、画素アレイ部５４０の構成例を表す図である。図２５Ａ－２５Ｅの画素アレイ部５４０は、埋込み電極１６１及び１６２が２つの画素５４１において共有され、画素共有ユニット５３９が６つの画素５４１を備える点で、図２３Ａ－２３Ｃの画素アレイ部５４０と異なる。
　同図の画素共有ユニット５３９は、埋込み電極１６２を共有する２つの画素５４１を３組備える。この画素共有ユニット５３９は、合計６つの画素５４１を備える。
　図２５Ａは、図２３Ａと同様に、全ての埋込み電極１６１及び１６２に貫通電極２５１等が配置される例を表した図である。画素共有ユニット５３９の３つの埋込み電極１６２に配置される貫通電極２５２は、第２の半導体基板２２０の配線２４２に共通に接続され、画素回路２１０に接続される。図２５Ｂは、３つの埋込み電極１６１が境界部配線１６３等により互いに接続される場合の例を表した図である。また、図２３Ｂでは、貫通電極２５１が境界部配線１６３等に接続される例を記載した。図２５Ｃは、図２５Ｂの例に対し、３つの埋込み電極１６２を互いに接続する境界部配線１６３等を更に備える場合の例を表した図である。図２５Ｄは、図２５Ａの例に対し、同図の横方向の２列の画素５４１の埋込み電極１６１を互いに接続する境界部配線１６３等を更に備える場合の例を表した図である。図２５Ｅは、図２５Ｂの例に対し、同図の横方向の２列の画素５４１の埋込み電極１６１を互いに接続する境界部配線１６３等を更に備える場合の例を表した図である。
　［比較結果］
　図２６は、本開示の第５の実施形態に係る画素アレイ部の比較結果を示す図である。同図において、比較例３は、図２１の画素５４１を有する画素アレイ部５４０において埋込み電極１６１及び１６２が２つの画素５４１において共有され、画素共有ユニット５３９が６つの画素５４１を備える例を想定したものである。適用例９乃至適用例１３は、それぞれ図２５Ａ乃至２０Ｅの画素アレイ部５４０の場合の例を表す。
　同図の６つの例において、「電荷保持部共有画素」及び「画素回路共有単位」がそれぞれ２画素及び３×２画素になり、「接続部」の「電荷転送部」が６になる。何れの例においても、画素共有ユニット５３９は、６つの画素５４１及び１つの画素回路２１０により構成されるためである。
　比較例３及び適用例９において、「接続部」の「電荷保持部」及び「ウェル領域」が３になる。３つの埋込み電極１６１毎に貫通電極２５１が配置され、３つの埋込み電極１６２毎に貫通電極２５２が配置されるためである。比較例２及び適用例４において、「接続部」の「合計」は、１２になる。
　適用例１０において、適用例９と同様に、「接続部」の「電荷保持部」が２になる。一方、適用例１０においては、「接続部」の「ウェル領域」が１になる。境界部配線１６３等により互いに接続される３つの埋込み電極１６１において貫通電極２５１を共有するためである。適用例１０における「接続部」の「合計」は、１０になる。
　適用例１１において、「接続部」の「電荷保持部」が１になる。境界部配線１６３等により互いに接続される３つの埋込み電極１６２において貫通電極２５２を共有するためである。また、適用例１０と同様に、「接続部」の「ウェル領域」が１になる。適用例１１における「接続部」の「合計」は、８になる。
　適用例１２において、適用例１０と同様に、「接続部」の「電荷保持部」が３になる。また、図２４における適用例５と同様に、「接続部」の「ウェル領域」が０になる。適用例１２における「接続部」の「合計」は、９になる。
　適用例１３において、適用例１１と同様に、「接続部」の「電荷保持部」が１になる。また、図２４における適用例５と同様に、「接続部」の「ウェル領域」が０になる。適用例１３における「接続部」の「合計」は、７になる。
　比較例３及び適用例９では「境界部配線」が「無し」になり、それ以外では「境界部配線」が「有り」になる。また、貫通電極２５１を省略する適用例１２及び適用例１３では、「ウェルコンタクト」が「画素外部」になり、それ以外では「ウェルコンタクト」が「画素内部」になる。なお、「ＦＤ容量」の項目は省略する。
　このように、２つの画素５４１において電荷保持部１０３に接続される埋込み電極１６２を共有し、境界部配線１６３及び１６４を埋込み電極１６１及び１６２に接続する適用例において接続部の個数を更に削減することができる。
　（６．第６の実施形態）
　上述の第５の実施形態では、２つの画素５４１において電荷保持部１０３に接続される埋込み電極１６２を共有し、６つの画素５４１を備える画素共有ユニット５３９を有する例ついての比較を行った。これに対し、本開示の第６の実施形態では、画素共有ユニット５３９の画素５４１を更に増加させる例について説明する。
　［画素アレイ部の構成］
　図２７Ａ－２７Ｆは、本開示の第６の実施形態に係る画素アレイ部の構成例を示す図である。図２７Ａ－２７Ｆは、図２５Ａ－２５Ｅと同様に、画素アレイ部５４０の構成例を表す図である。図２７Ａ－２５Ｆの画素アレイ部５４０は、画素共有ユニット５３９Ａ及び５３９Ｂを備える点で、図２５Ａ－２５Ｅの画素アレイ部５４０と異なる。
　画素共有ユニット５３９Ａは、埋込み電極１６２を共有する２つの画素５４１を４組備え、８つの画素５４１を備える。また、画素共有ユニット５３９Ｂは、埋込み電極１６２を共有する２つの画素５４１を５組備え、１０個の画素５４１を備える。
　図２７Ａは、図２３Ａと同様に、全ての埋込み電極１６１及び１６２に貫通電極２５１等が配置される例を表した図である。画素共有ユニット５３９Ａ及び５３９Ｂの複数の埋込み電極１６２に配置される貫通電極２５２は、第２の半導体基板２２０の配線２４２に共通に接続され、画素回路２１０に接続される。図２７Ｂは、同図の横方向の２列の画素５４１の埋込み電極１６１を互いに接続する境界部配線１６３等を備える場合の例を表した図である。この例では、貫通電極２５１を省略している。図２７Ｃは、図２７Ｂの例に対し、３つの埋込み電極１６２を互いに接続する境界部配線１６３等を更に備える場合の例を表した図である。図２７Ｄは、画素共有ユニット５３９Ａが４つの埋込み電極１６２を接続する境界部配線１６３等を備え、画素共有ユニット５３９Ｂが５つの埋込み電極１６２を接続する境界部配線１６３等を備える場合の例を表した図である。
　図２７Ｅは、図２７Ｃの例に対し、図２７Ｂにおける横方向の２列の画素５４１の埋込み電極１６１を互いに接続する境界部配線１６３等を更に備える場合の例を表した図である。なお、埋込み電極１６１を互いに接続する境界部配線１６３等は、画素共有ユニット５３９Ａ及び５３９Ｂの同図の上端及び下端に配置され、隣接する埋込み電極１６１に接続される。画素共有ユニット５３９Ａ及び５３９Ｂの中央部の埋込み電極１６１には、貫通電極２５１を接続する必要がある。また、図２７Ｂと異なり、図２７Ｅでは、境界部配線１６３等に貫通電極２５１を配置する。図２７Ｆは、図２７Ｅの例に対し、境界部配線１６３等の貫通電極２５１を省略する場合の例を表した図である。
　［比較結果］
　図２８は、本開示の第６の実施形態に係る画素アレイ部の比較結果を示す図である。同図において、比較例４は、図２１の画素５４１を備える画素共有ユニット５３９Ａ及び５３９Ｂを有する画素アレイ部５４０を想定したものである。適用例１４乃至適用例１９は、それぞれ図２７Ａ乃至２７Ｆの画素アレイ部５４０の場合の例を表す。なお、同図の「接続部」の「４×２部分」及び「５×２部分」は、それぞれ画素共有ユニット５３９Ａ及び５３９Ｂの部分に対応する。また、「接続部」の「総計」は、「４×２部分」及び「５×２部分」のそれぞれの貫通電極２５１等の個数を合算したものである。
　同図の６つの例において、「電荷保持部共有画素」が２画素になり、「画素回路共有単位」が４×２画素（画素共有ユニット５３９Ａ）及び５×２画素（画素共有ユニット５３９Ｂ）になる。また、同図の７つの例において、「接続部」における「４×２部分」及び「５×２部分」の「電荷転送部」は、それぞれ８及び１０になる。
　比較例４及び適用例１４において、「接続部」における「４×２部分」及び「５×２部分」の「電荷保持部」がそれぞれ８及び１０になり、「接続部」における「４×２部分」及び「５×２部分」の「ウェル領域」がそれぞれ４及び５になる。「４×２部分」及び「５×２部分」のそれぞれの合計は、１６及び２０になる。このため、「接続部」における「総計」は、３６になる。
　適用例１５において、適用例１４と同様に、「接続部」の「４×２部分」及び「５×２部分」の「電荷保持部」がそれぞれ４及び５になる。一方、適用例１５においては、図２４における適用例５と同様に、「接続部」の「４×２部分」及び「５×２部分」の「ウェル領域」が０になる。適用例５の「接続部」の「総計」は、２７になる。
　適用例１６において、「接続部」の「４×２部分」及び「５×２部分」の「電荷保持部」が２になる。また、適用例１５と同様に、「接続部」の「ウェル領域」が０になる。適用例１１における「接続部」の「総計」は、２２になる。
　適用例１７において、「接続部」の「電荷保持部」が１になる。画素共有ユニット５３９Ａ及び５３９Ｂのそれぞれ複数の貫通電極２５２が境界部配線１６３等により共通に接続されるためである。また、適用例１４と同様に、「接続部」の「４×２部分」及び「５×２部分」の「ウェル領域」がそれぞれ４及び５になる。適用例１２における「接続部」の「総計」は、２９になる。
　適用例１８において、適用例１７と同様に、「接続部」の「電荷保持部」が１になる。また、「接続部」の「４×２部分」及び「５×２部分」の「ウェル領域」がそれぞれ２及び３になる。適用例１５及び１６と異なり、埋込み電極１６１に貫通電極２５１を配置するためである。適用例１８における「接続部」の「総計」は、２５になる。
　適用例１９において、適用例１７と同様に、「接続部」の「電荷保持部」が１になる。また、「接続部」の「４×２部分」及び「５×２部分」の「ウェル領域」がそれぞれ１及び２になる。適用例１５及び１６と異なり、画素共有ユニット５３９Ａ及び５３９Ｂの中央部の埋込み電極１６１に貫通電極２５１を配置するためである。適用例１９における「接続部」の「総計」は、２３になる。
　比較例４及び適用例１４では「境界部配線」が「無し」になり、それ以外では「境界部配線」が「有り」になる。また、貫通電極２５１を省略する適用例１５及び適用例１６では、「ウェルコンタクト」が「画素外部」になる。また、適用例１９は、「ウェルコンタクト」が「画素内部」及び「画素外部」の併用になる。これら以外では「ウェルコンタクト」が「画素内部」になる。
　このように、画素共有ユニット５３９Ａ及び５３９Ｂの埋込み電極１６２を境界部配線１６３等により互いに接続して貫通電極２５１を共有する適用例において接続部の個数を更に削減することができる。
　（７．第７の実施形態）
　上述の第１の実施形態の撮像装置１は、絶縁物により構成される分離部１７１を使用していた。これに対し、本開示の第７の実施形態の撮像装置１は、他の部材により構成される分離部１７１を使用する点で、上述の第１の実施形態と異なる。
　［分離部の構成］
　図２９Ａ及び２９Ｂは、本開示の第７の実施形態に係る分離部の構成例を示す図である。図２９Ａ及び２９Ｂは、分離部の構成例を表す断面図である。
　図２９Ａの分離部１７１は、第１の半導体基板１２０の表面側から比較的浅い深さに構成される。この分離部１７１の下層には、多結晶シリコン層１７２が配置される。この多結晶シリコン層１７２に隣接して分離部１７３が配置される。この分離部１７３は、ウェル領域と同じ導電型の比較的高い不純物濃度に構成される半導体領域である。
　多結晶シリコン層１７２は、不純物が注入された多結晶シリコンにより構成される。この多結晶シリコン層１７２を第１の半導体基板１２０の溝部１７９に配置して熱処理を行うことにより、多結晶シリコン層１７２の不純物が周囲の第１の半導体基板１２０に拡散する。これにより、多結晶シリコン層１７２に隣接して比較的高い不純物濃度の半導体領域からなる分離部１７３を形成することができる。このような不純物の拡散方法は、固相拡散法と称される。この分離部１７３により画素５４１における第１の半導体基板１２０を分離することができる。
　図２９Ｂの分離部１７４は、分離部１７３と同様に、ウェル領域と同じ導電型の比較的高い不純物濃度に構成される半導体領域である。この分離部１７４は、第１の半導体基板１２０にイオン注入を行うことにより形成することができる。
　これ以外の撮像装置１の構成は本開示の第１の実施形態における撮像装置１の構成と同様であるため、説明を省略する。
　このように、本開示の第７の実施形態の撮像装置１は、半導体領域により構成される分離部１７３及び１７４により画素５４１の境界を分離する。
　（８．第８の実施形態）
　上述の第１の実施形態の撮像装置１は、画素５４１の境界に埋込み電極１６１及び１６２を配置し、それぞれ基準電位及び電荷保持部の電位を伝達していた。これに対し、本開示の第８の実施形態の撮像装置１は、画素５４１を囲繞する形状の埋込み電極を配置して基準電位のみを伝達する点で、上述の第１の実施形態と異なる。
　［画素共有ユニットの構成］
　図３０は、本開示の第８の実施形態に係る画素共有ユニットの構成例を示す図である。同図は、図８と同様に、画素共有ユニット５３９の構成例を表す平面図である。同図の画素共有ユニット５３９は、埋込み電極１６１及び１６２の代わりに埋込み電極１６５を備え、電荷保持部１０３が画素５４１の境界から離隔して配置される点で、図８の画素共有ユニット５３９と異なる。
　埋込み電極１６５は、画素５４１の境界に配置され、画素５４１を囲繞する形状に構成される埋込み電極である。この埋込み電極１６５は、埋込み電極１６１と同様に、基準電位（ウェル電位）を伝達する。埋込み電極１６５に隣接する第１の半導体基板１２０に半導体領域１２３が配置される。前述のように半導体領域１２３は、第１の半導体基板１２０のウェル領域に配置される比較的高い不純物濃度の半導体領域である。この半導体領域１２３を介することにより、埋込み電極１６５及びウェル領域の間の接続を低抵抗化することができる。半導体領域１２３は、同図に表したように、埋込み電極１６５の一部と隣接する形状に構成することができる。また、半導体領域１２３は、平面視において埋込み電極１６５の内側に沿った環状に構成することもできる。
　同図に表したように、基準電位（ウェル電位）を供給する貫通電極２５１は、画素アレイ部５４０の外側に展延された埋込み電極１６５の部分に接続される。これにより、それぞれの画素５４１のウェル領域に共通のウェル電位を供給するとともに画素５４１毎の貫通電極２５１を省略することができる。
　また、同図に表したように、埋込み電極１６５を網目状に構成することにより、基準電位の伝達経路となる埋込み電極１６５の領域を低抵抗化することができる。異なる画素５４１の間のウェル電位の電位差を低減することができる。
　同図に表したように、電荷保持部１０３を構成する半導体領域１２２は、画素５４１の境界から離隔した位置に配置される。画素５４１の境界の埋込み電極１６５から離すためである。同図の画素５４１においては、電荷保持部１０３を構成する半導体領域１２２に電極１４３が接続される。この電極１４３は、画素共有ユニット５３９の全ての画素５４１の電荷保持部１０３に配置される。この画素共有ユニット５３９の複数の電極１４３は、同図の電荷保持部配線１４２に接続される。この電荷保持部配線１４２は、第１の半導体基板１２０及び第２の半導体基板２２０の間に配置される配線である。電荷保持部配線１４２には、貫通電極２５４が更に接続される。貫通電極２５４は、第２の半導体基板２２０を貫通する形状の電極である。この貫通電極２５４は、画素回路２１０に接続される。
　［画素の構成］
　図３１は、本開示の第８の実施形態に係る画素の構成例を示す図である。同図は、図９と同様に、画素５４１の構成例を表す模式断面図である。同図の画素５４１は、埋込み電極１６１及び１６２の代わりに埋込み電極１６５を備え、電荷保持部１０３が画素５４１の境界から離隔して配置される点で、図９の画素５４１と異なる。
　埋込み電極１６５は、分離部１７１に重なる画素５４１の境界の第１の半導体基板１２０の表面側に埋め込まれて配置される。この埋込み電極１６５に隣接して半導体領域１２３が配置される。電荷保持部１０３を構成する半導体領域１２２は、画素５４１の境界から離隔して配置されて、電極１４３が接続される。この電極１４３は、貫通電極２５１と同様に、柱状の金属等により構成される電極である。また、電極１４３は、電荷保持部配線１４２に接続される。また、電荷保持部配線１４２には貫通電極２５４、配線２４２、ビアプラグ２４３が順に接続されて第２の半導体基板２２０の素子（同図の増幅トランジスタ２１３）に接続される。なお、電極１４３は、請求の範囲に記載の第２の接続部の一例である。
　埋込み電極１６５の一部は、画素アレイ部５４０の外側の領域に展延され、貫通電極２５１が接続される。この貫通電極２５１は、図９と同様に、配線２４２及びコンタクトプラグ２４４を介して第３の半導体基板３２０の接地線Ｖｓｓに接続され、接地電位が基準電位（ウェル電位）として供給される。また、貫通電極２５１は、第２の半導体基板２２０の半導体領域２２５にも接続される。
　これ以外の撮像装置１の構成は本開示の第１の実施形態における撮像装置１の構成と同様であるため、説明を省略する。
　このように、本開示の第８の実施形態の撮像装置１は、画素５４１を囲繞する形状の埋込み電極１６５を配置して基準電位を供給する。基準電位の供給に係る領域を画素５４１の外部に配置することができ、画素５４１を小型化することができる。
　（９．第９の実施形態）
　上述の第８の実施形態の撮像装置１は、プレーナ型（横型）のＭＯＳトランジスタにより構成される電荷転送部１０２を備えていた。これに対し、本開示の第９の実施形態の撮像装置１は、縦方向にキャリアが移動する縦型のＭＯＳトランジスタにより構成される電荷転送部１０２を備える点で、上述の第８の実施形態と異なる。
　［画素共有ユニットの構成］
　図３２は、本開示の第９の実施形態に係る画素共有ユニットの構成例を示す図である。同図は、図３０と同様に、画素共有ユニット５３９の構成例を表す平面図である。同図の画素共有ユニット５３９は、縦型のＭＯＳトランジスタにより構成される電荷転送部１０２を備える点で、図３０の画素共有ユニット５３９と異なる。
　同図の画素５４１は、電荷保持部１０３及び電荷転送部１０２が中央部に配置される。電荷転送部１０２は、電荷保持部１０３を構成する半導体領域１２５の下層に配置される。この電荷転送部１０２は、上述のように縦型のＭＯＳトランジスタにより構成される。電荷転送部１０２のチャネル領域は、第１の半導体基板１２０の表面側に形成された突出部に配置され、ゲート電極１３２を備える。このゲート電極１３２は、チャネル領域の周囲を囲繞する形状に構成される。同図の電荷転送部１０２は、平面視において画素５４１と同様の矩形形状に構成される例を表したものである。ゲート電極１３２には、貫通電極２５３が接続される。また、電荷保持部１０３には、電極１４３が接続される。
　［画素の構成］
　図３３は、本開示の第９の実施形態に係る画素の構成例を示す図である。同図は、画素５４１の構成例を表す模式断面図である。同図の画素５４１は、電荷保持部１０３が縦型のＭＯＳトランジスタにより構成される点で、図３１の画素５４１と異なる。
　第１の半導体基板１２０の表面側に突出部１２６が形成される。この突出部１２６に電荷保持部１０３のチャネル領域１２４が配置される。第１の半導体基板１２０の表面側には、環状溝１２７が配置される。同図の突出部１２６は、第１の半導体基板１２０の表面側を環状溝１２７の形状に研削することにより形成されたものである。電荷転送部１０２の下部には光電変換部１０１が配置され、電荷転送部１０２の上端部には電荷保持部１０３が配置される。電荷転送部１０２のチャネル領域１２４は、ｎ型の半導体により構成される。光電変換部１０１のｎ型の半導体領域１２１および電荷保持部１０３のｎ型の半導体領域１２５は、それぞれ電荷転送部１０２のソース領域およびドレイン領域に該当する。チャネル領域１２４においては、キャリア（同図においては電子）がソース領域からドレイン領域に向かう第１の半導体基板１２０の厚さ方向（垂直方向）に移動する。
　このような縦型のＭＯＳトランジスタを電荷転送部１０２に適用することにより、第１の半導体基板１２０の表面側の電荷転送部１０２の面積を縮小することができる。また、裏面照射型に構成されて第１の半導体基板１２０の深部に配置される光電変換部１０１からの電荷の転送を容易に行うことができる。
　チャネル領域１２４の表面には、ゲート絶縁膜に相当する絶縁膜１２９が配置される。この絶縁膜１２９を介してチャネル領域１２４に隣接する形状のゲート電極１３２が配置される。このように、電荷転送部１０２は、デプレッション型のＭＯＳトランジスタに構成される。電荷転送部１０２は、いわゆるノーマリーオン型のＭＯＳトランジスタである。電荷転送部１０２を非導通の状態にする場合は、ゲート電極１３２に負極性の制御信号を印加する。
　同図のゲート電極１３２は、チャネル領域１２４を囲繞する形状に構成される例を表したものである。このように、チャネル領域１２４の周囲にゲート電極１３２を配置することにより、実効的なチャネル幅を広くすることができ、チャネル抵抗を低減することができる。また、チャネル領域の全ての側面にゲート電圧を印加して空乏層を形成することができ、チャネル領域の完全空乏化が可能になる。オフ時の漏れ電流を低減することができる。
　また、同図のゲート電極１３２は、電荷保持部１０３から第１の半導体基板１２０の厚さ方向に離隔して配置される。同図のゲート電極１３２と電荷保持部１０３の半導体領域１２５との間には離隔部１３４が配置される。この離隔部１３４には、絶縁層１４１と同様の絶縁物が配置される。なお、離隔部１３４は、ゲート電極１３２と突出部１２６との間に環状溝１２８を配置することにより形成することができる。このように、ゲート電極１３２と電荷保持部１０３とを離隔することにより、ゲート電極１３２と電荷保持部１０３を構成する半導体領域１２５との間の電界を低減することができる。ゲート電極１３２と半導体領域１２５との間に高い電界が印加されると、価電子帯からの電荷の湧き出しを生じ、湧き出した電荷がゲート電極１３２近傍の絶縁膜１２９及び第１の半導体基板１２０の界面に滞留する。このため、電荷転送部１０２の性能が低下する。ゲート電極１３２と電荷保持部１０３との間の距離は、１００ｎｍ以上にすることにより、ゲート電極１３２と電荷保持部１０３を構成する半導体領域１２５との間の電界を低減することができる。
　一方、ゲート電極１３２と電荷保持部１０３との間の距離が大きすぎる場合には、電荷転送部１０２のドレインの拡散領域が長くなる。等価的な電荷保持部１０３の領域が増加し、電荷保持部１０３の容量（ＦＤ容量）が増加することとなる。
　また、前述のように、同図の電荷転送部１０２は、平面視において画素５４１と同様の矩形形状に構成される。電荷転送部１０２を画素５４１と同様の平面の形状に構成することにより、画素５４１に対する電荷転送部１０２の領域を広くすることができる。
　なお、画素５４１の構成は、この例に限定されない。例えば、埋込み電極１６５を省略することもできる。この場合には、貫通電極２５１を画素５４１毎に配置して半導体領域１２３に接続し、基準電位を供給する。
　［撮像素子の製造方法］
　図３４Ａ－３４Ｍは、本開示の第９の実施形態に係る撮像素子の製造方法の一例を示す図である。図３４Ａ－３４Ｍは、撮像装置１の製造工程の一例を表した図であり、主として電荷転送部１０２の領域に係る製造工程の一例を表した図である。
　まず、第１の半導体基板１２０に分離部１７１及び埋込み電極１６５を配置する（図３４Ａ）。
　次に、第１の半導体基板１２０の表面側にレジスト６０９を配置する。このレジスト６０９には、環状溝１２７を形成する部分に開口部６１０が配置される（図３４Ｂ）。次に、レジスト６０９をマスクとして使用して第１の半導体基板１２０の表面側をエッチングし、環状溝１２７を形成する。これは、例えば、ドライエッチングにより行うことができる。この工程により、第１の半導体基板１２０の表面側に突出部１２６を形成することができる（図３４Ｃ）。
　次に、環状溝１２７に絶縁層１４１を配置する（図３４Ｄ）。これは、例えば、絶縁層１４１の材料膜をＣＶＤにより成膜し、不要な部分を研削することにより行うことができる。次に、第１の半導体基板１２０の表面側にレジスト６１１を配置する。このレジスト６１１には、ゲート電極１３２を配置する領域に開口部６１２が配置される（図３４Ｅ）。次に、レジスト６１１をマスクとして使用して環状溝１２７に配置された絶縁層１４１をエッチングし、溝部６１３を形成する（図３４Ｆ）。これは、例えば、異方性のドライエッチングにより行うことができる。次に、突出部１２６の側面及び環状溝１２７の底部にゲート絶縁膜に相当する絶縁膜１２９を形成する（図３４Ｇ）。これは、例えば、熱酸化により行うことができる。
　次に、溝部６１３を含む第１の半導体基板１２０の表面側にゲート電極１３２の材料膜６１４を配置する（図３４Ｈ）。これは、例えば、多結晶シリコンの膜をＣＶＤにて成膜することにより行うことができる。次に、第１の半導体基板１２０の表面側にレジスト６１５を配置する。このレジスト６１５には、環状溝１２８を形成する部分に開口部６１６が配置される（図３４Ｉ）。次に、レジスト６１５をマスクとして使用して材料膜６１４をエッチングする。この際、チャネル領域１２４に隣接する部分のゲート電極１３２が所望の幅になる所でエッチングを停止する（図３４Ｊ）。このエッチングは、例えば、ドライエッチングにより行うことができる。これにより、環状溝１２８を形成することができる。次に、環状溝１２８に絶縁層１４１を配置し、レジスト６１５を除去する（図３４Ｋ）。次に、第１の半導体基板１２０の表面側の材料膜６１４を除去する。この工程により、ゲート電極１３２を形成することができる（図３４Ｌ）。次に、第１の半導体基板１２０の表面側に絶縁層１４１を配置し、貫通電極２５３及び電極１４３を配置する（図３４Ｍ）。以上の工程により、電荷転送部１０２を形成することができる。
　［変形例］
　図３５は、本開示の第９の実施形態に係る電荷転送部の構成の第１の変形例を示す図である。同図は、電荷転送部１０２の構成の変形例を表す模式断面図である。同図の電荷転送部１０２は、環状溝１２７が略垂直な断面に構成される点で、図３３の電荷転送部１０２と異なる。
　図３６Ａ－３６Ｅは、本開示の第９の実施形態に係る電荷転送部の構成の第２の変形例を示す図である。図３６Ａ－３６Ｅは、電荷転送部１０２の構成の変形例を表す平面図である。
　図３６Ａは、平面視において円形状に構成される電荷転送部１０２の例を表した図である。また、同図においては、電荷保持部１０３も平面視において円形状に構成することができる。ゲート電極１３２等が角部のない円形状に構成されるため、電界の集中を緩和することができる。
　図３６Ｂ－３６Ｅは、電荷転送部１０２のチャネル領域１２４に隣接するゲート電極１３２を縮小する例を表した図である。ゲート電極１３２は、チャネル領域１２４を囲繞しない任意の形状に構成することができる。ゲート電極１３２を縮小することにより、電荷転送部１０２を小型化することができる。また、ゲート電極１３２を縮小することにより、ゲート電極１３２及びチャネル領域１２４の間の静電容量を低減することができる。電荷転送部１０２の入力容量が低減され、電荷転送部１０２を高速化することができる。
　これ以外の撮像装置１の構成は本開示の第８の実施形態における撮像装置１の構成と同様であるため、説明を省略する。
　このように、本開示の第９の実施形態の撮像装置１は、縦型のＭＯＳトランジスタにより構成される電荷転送部１０２を備えることにより、電荷転送部１０２を小型化することができる。
　（１０．第１０の実施形態）
　上述の第９の実施形態の撮像装置１は、画素共有ユニット５３９毎に電荷転送部１０２の制御信号を伝達する配線が配置されていた。これに対し、本開示の第１０の実施形態の撮像装置１は、隣接する画素共有ユニット５３９において電荷転送部１０２の制御信号を伝達する配線を共有する点で、上述の第９の実施形態と異なる。
　［画素共有ユニットの構成］
　図３７は、本開示の第１０の実施形態に係る画素共有ユニットの構成例を示す図である。同図は、図３２と同様に、画素共有ユニット５３９の構成例を表す平面図である。同図の画素共有ユニット５３９は、電荷転送部配線１４４を備える点で、図３２の画素共有ユニット５３９と異なる。
　電荷転送部配線１４４は、隣接する画素共有ユニット５３９に共通に配置されて電荷転送部１０２の制御信号を伝達する信号線である。同図に記載した画素共有ユニット５３９Ｅ及び５３９Ｆを用いて電荷転送部配線１４４を説明する。画素共有ユニット５３９Ｅの４つの電荷転送部１０２のゲート電極１３２と画素共有ユニット５３９Ｆの対応する電荷転送部１０２のゲート電極１３２とは、電荷転送部配線１４４Ａ乃至１４４Ｄによりそれぞれ接続される。具体的には、画素共有ユニット５３９Ｅの画素５４１Ａにおける電荷転送部１０２Ａのゲート電極１３１Ａと画素共有ユニット５３９Ｆの画素５４１Ａにおける電荷転送部１０２Ａのゲート電極１３１とは、電荷転送部配線１４４Ａにより接続される。同様に画素５４１Ｂ乃至５４１Ｄの電荷転送部１０２のゲート電極１３２同士がそれぞれ電荷転送部配線１４４Ｂ乃至１４４Ｄにより接続される。これら電荷転送部配線１４４Ａ乃至１４４Ｄには、貫通電極２５３がそれぞれ配置される。
　このように、隣接する画素共有ユニット５３９の間において制御信号を伝達する信号線を共有することにより、この制御信号を伝達する貫通電極２５３の個数を削減することができる。
　なお、同図の画素共有ユニット５３９Ｅ及び５３９Ｆには、コの字の形状の電荷保持部配線１４２が配置される。
　電荷保持部配線１４２及び電荷転送部配線１４４を使用せず、電荷保持部１０３及び電荷転送部１０２毎に貫通電極を配置する場合には、画素共有ユニット５３９毎に８つの貫通電極２５３等が必要になる。これに対し、電荷保持部配線１４２及び電荷転送部配線１４４を使用することにより、画素共有ユニット５３９当たりの貫通電極２５３及び２５４の個数を３つに削減することができる。貫通電極２５３等を配置するための第２の半導体基板２２０の貫通孔２６２の開口面積を縮小することができる。
　これ以外の撮像装置１の構成は本開示の第９の実施形態における撮像装置１の構成と同様であるため、説明を省略する。
　このように、本開示の第１０の実施形態の撮像装置１は、電荷転送部配線１４４を配置して隣接する画素共有ユニット５３９の間において制御信号を共有することにより、貫通電極２５３の個数を削減することができる。
　（１１．適用例）
　図３８は、上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表したものである。
　撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路７４３、フレームメモリ７４４、表示部７４５、記憶部７４６、操作部７４７および電源部７４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路７４３、フレームメモリ７４４、表示部７４５、記憶部７４６、操作部７４７および電源部７４８は、バスライン７４９を介して相互に接続されている。
　上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路７４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ７４４は、ＤＳＰ回路７４３により処理された画像データを、フレーム単位で一時的に保持する。表示部７４５は、例えば、液晶パネルや有機ＥＬ（Electro　Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部７４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部７４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部７４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路７４３、フレームメモリ７４４、表示部７４５、記憶部７４６および操作部７４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム７における撮像手順について説明する。
　図３９は、撮像システムにおける撮像動作のフローチャートの一例を表す。ユーザは、操作部７４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部７４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　撮像装置１は、撮像により得られた画像データをＤＳＰ回路７４３に出力する。ここで、画像データとは、フローティングディヒュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路７４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路７４３は、所定の信号処理がなされた画像データをフレームメモリ７４４に保持させ、フレームメモリ７４４は、画像データを記憶部７４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
　本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
　（１２．移動体への応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４１は、撮像部１２０３１の設置位置の例を示す図である。
　図４１では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１を小型化することができる。
　（１３．内視鏡手術システムへの応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図４２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図４２では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ:　Camera　Control　Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central　Processing　Unit）やＧＰＵ（Graphics　Processing　Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light　emitting　diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow　Band　Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図４３は、図４２に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto　Exposure）機能、ＡＦ（Auto　Focus）機能及びＡＷＢ（Auto　White　Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。具体的には、図１の撮像装置１は、撮像部１１４０２に適用することができる。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化することができる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　なお、本開示の第７の実施形態の構成は、他の実施形態に適用することができる。具体的には、図２９Ａの分離部１７３及び図２９Ｂの分離部１７４は、本開示の第２乃至第６及び第８乃至第１０の実施形態に適用することができる。
　（効果）
　撮像装置１は、画素５４１、画素回路２１０、分離部１７１、埋込み電極（埋込み電極１６１及び１６２）及び接続部（貫通電極２５１及び２５２）を有する。画素５４１は、第１の半導体基板１２０に配置されて入射光の光電変換を行う光電変換部１０１、光電変換により生成される電荷を保持する電荷保持部１０３及び電荷を光電変換部１０１から電荷保持部１０３に転送する電荷転送部１０２を備える。画素回路２１０は、第１の半導体基板１２０の表面側に積層される第２の半導体基板２２０に配置されて保持された電荷に基づいて画像信号を生成する。分離部１７１は、画素５４１の境界に配置される。埋込み電極（埋込み電極１６１及び１６２）は、分離部１７１と重なる画素５４１の境界の第１の半導体基板１２０の表面側に埋め込まれて配置されて第１の半導体基板１２０に接続される。接続部（貫通電極２５１及び２５２）は、埋込み電極（埋込み電極１６１及び１６２）に接続される。これにより、信号等を伝達する埋込み電極が画素の境界に配置されるという作用をもたらす。画素サイズを縮小することができる。
　また、上記画素５４１の境界に配置されて上記埋込み電極（埋込み電極１６１及び１６２）に接続される境界部配線（境界部配線１６３及び１６４）を更に有してもよい。これにより、埋込み電極同士を画素５４１の境界にて接続することができる。
　また、上記境界部配線（境界部配線１６３）は、上記第１の半導体基板１２０に埋め込まれて配置されてもよい。
　また、上記境界部配線（境界部配線１６４）は、上記第１の半導体基板１２０の表面側に隣接して配置されてもよい。
　また、上記接続部（貫通電極２５１及び２５２）は、上記境界部配線（境界部配線１６３及び１６４）を介して上記埋込み電極（埋込み電極１６１及び１６２）に接続されてもよい。これにより、接続部の配置場所を拡張することができる。
　また、上記埋込み電極（埋込み電極１６１）は、上記第１の半導体基板１２０のウェル領域に接続され、上記接続部（貫通電極２５１）は、基準電位を供給してもよい。これにより、埋込み電極（埋込み電極１６１）を介して基準電位を供給することができる。
　また、上記埋込み電極（埋込み電極１６１）は、上記画素５４１を囲繞する形状に構成されてもよい。これにより、埋込み電極（埋込み電極１６１）を半導体基板の面方向に低抵抗化することができる。
　また、複数の上記画素５４１が上記第１の半導体基板１２０に配置されてもよい。
　また、上記埋込み電極（埋込み電極１６１）は、上記複数の画素５４１のうちの２以上の画素５４１により構成される画素グループ５３８のそれぞれの画素５４１の上記ウェル領域に共通に接続されてもよい。これにより、画素グループ５３８に配置される画素５４１において埋込み電極（埋込み電極１６１）を共有することができる。
　また、上記接続部（貫通電極２５１）は、上記画素グループ５３８毎に配置されてもよい。これにより、接続部の個数を削減することができる。
　また、上記接続部（貫通電極２５１）は、上記複数の画素５４１の外側の上記第１の半導体基板１２０に配置されてもよい。これにより、接続部の個数を削減することができる。
　また、上記画素回路２１０は、上記複数の画素５４１のうちの２以上の画素５４１により構成される画素共有ユニット５３９毎に配置されてもよい。これにより、画素共有ユニット６３９に配置される複数の画素において画素回路２１０を共有することができる。
　また、上記電荷保持部１０３に接続される電極１４３と、上記第１の半導体基板１２０及び上記第２の半導体基板２２０の間に配置されて上記画素共有ユニット５３９に含まれる複数の画素５４１のそれぞれの上記電極１４３に共通に接続される電荷保持部配線１４２とを更に有し、上記電荷保持部配線１４２は、上記画素回路２１０に接続されてもよい。これにより、第２の半導体基板２２０を貫通する接続部の個数を削減することができる。
　また、上記第１の半導体基板１２０及び上記第２の半導体基板２２０の間に配置されて上記電荷転送部１０２に制御信号を伝達するとともに異なる上記画素共有ユニット５３９の上記電荷転送部１０２に共通に接続される電荷転送部配線１４４と、上記電荷転送部配線に接続されて上記制御信号を供給する電極１４３とを更に有してもよい。これにより、第２の半導体基板２２０を貫通する接続部の個数を削減することができる。
　また、上記接続部（貫通電極２５１）は、上記第２の半導体基板２２０における上記画素回路２１０の素子が配置されるウェル領域に接続されてもよい。これにより、第１の半導体基板１２０及び第２の半導体基板２２０においてウェル電位を共通にすることができる。
　また、上記埋込み電極（埋込み電極１６２）は、上記電荷保持部１０３に接続され、上記接続部（貫通電極２５２）は、上記画素回路２１０に接続されてもよい。これにより、電極（埋込み電極１６２）を介して電荷保持部１０３の電位を伝達することができる。
　また、複数の上記画素５４１が上記第１の半導体基板１２０に配置され上記画素回路２１０は、上記複数の画素５４１のうちの２以上の画素５４１により構成される画素共有ユニット５３９毎に配置されてもよい。これにより、画素共有ユニット５３９に配置される複数の画素５４１において画素回路２１０を共有することができる。
　また、上記埋込み電極（埋込み電極１６２）は、上記画素共有ユニット５３９におけるそれぞれの画素５４１の上記電荷保持部１０３に共通に接続されてもよい。これにより、画素共有ユニット５３９に配置される複数の画素５４１において埋込み電極（埋込み電極１６２）を共有することができる。
　また、上記埋込み電極（埋込み電極１６２）は、上記第１の半導体基板１２０から突出する形状に構成され、上記電荷転送部１０２は、上記埋込み電極（埋込み電極１６２）の上記第１の半導体基板１２０からの突出高さ以下の高さのゲート電極１３１を備えるＭＯＳトランジスタにより構成されてもよい。これにより、埋込み電極（埋込み電極１６２）が接続される電荷保持部１０３の寄生容量を低減することができる。
　また、上記接続部（貫通電極２５１）は、上記第１の半導体基板１２０に形成される高い不純物濃度の半導体領域である半導体領域１２３を介して上記ウェル領域に接続されてもよい。これにより、接続部（貫通電極２５１）及び第１の半導体基板１２０の間の接続抵抗を低減することができる。
　また、上記埋込み電極（埋込み電極１６１及び１６２）は、シリコンを含んで構成されてもよい。これにより、埋込み電極（埋込み電極１６１及び１６２）形成後の製造工程において、高温プロセスを採用することができる。
　また、上記分離部１７１は、上記第１の半導体基板１２０を貫通する形状に構成されてもよい。これにより、分離能力を向上させることができる。
　また、上記分離部１７１は、絶縁物により構成されてもよい。
　また、上記分離部１７１は、高い不純物濃度の半導体領域により構成されてもよい。
　また、上記第２の半導体基板２２０における上記第１の半導体基板１２０が配置される側とは異なる側に積層されて上記画素回路２１０に接続される回路を備える第３の半導体基板３２０を更に有してもよい。
　また、上記電荷転送部１０２は、上記第１の半導体基板１２０の表面側に形成された突出部１２６に配置されるチャネル領域と上記突出部１２６の側面に絶縁膜を介して隣接するゲート電極１３２とを備えて上記第１の半導体基板１２０の厚さ方向に上記電荷を転送するＭＯＳトランジスタにより構成されてもよい。これにより、電荷転送部１０２の面積を縮小することができる。
　また、上記突出部１２６は、上記第１の半導体基板１２０の表面側を環状溝の形状に研削することにより形成されてもよい。これにより、突出部１２６を第１の半導体基板１２０に埋設するという作用をもたらす。第１の半導体基板１２０の表面側を平坦にすることができる。
　また、上記ゲート電極１３２は、上記突出部１２６の側面を囲繞する形状に構成されてもよい。これにより、実効的なチャネル幅を拡張することができる。
　また、上記電荷保持部１０３は、上記突出部１２６の端部に配置されてもよい。これにより、電荷転送部１０２及び電荷保持部１０３の間の配線を省略することができる。
　また、上記ゲート電極１３２は、上記電荷保持部１０３から上記第１の半導体基板１２０の厚さ方向に離隔して配置されてもよい。これにより、ゲート電極１３２及び電荷保持部１０３の間の電界を低減することができる。
　また、上記チャネル領域は、上記第１の半導体基板１２０のウェル領域とは異なる導電型に構成されてもよい。これにより、デプレッション型のＭＯＳトランジスタを構成することができる。
　撮像装置１は、画素５４１、画素回路２１０、分離部１７１、埋込み電極（埋込み電極１６１及び１６２）、接続部（貫通電極２５１及び２５２）及び列信号処理部５５０を有する。画素５４１は、第１の半導体基板１２０に配置されて入射光の光電変換を行う光電変換部１０１、光電変換により生成される電荷を保持する電荷保持部１０３及び電荷を光電変換部１０１から電荷保持部１０３に転送する電荷転送部１０２を備える。画素回路２１０は、第１の半導体基板１２０の表面側に積層される第２の半導体基板２２０に配置されて保持された電荷に基づいて画像信号を生成する。分離部１７１は、画素５４１の境界に配置される。埋込み電極（埋込み電極１６１及び１６２）は、分離部１７１と重なる画素５４１の境界の第１の半導体基板１２０の表面側に埋め込まれて配置されて第１の半導体基板１２０に接続される。接続部（貫通電極２５１及び２５２）は、埋込み電極（埋込み電極１６１及び１６２）に接続される。列信号処理部５５０は、生成された画像信号を処理する。これにより、信号等を伝達する埋込み電極が画素の境界に配置されるという作用をもたらす。画素サイズを縮小することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　第１の半導体基板に配置されて入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷を前記光電変換部から前記電荷保持部に転送する電荷転送部を備える画素と、
　前記第１の半導体基板の表面側に積層される第２の半導体基板に配置されて前記保持された電荷に基づいて画像信号を生成する画素回路と、
　前記画素の境界に配置される分離部と、
　前記分離部と重なる前記画素の境界の前記第１の半導体基板の表面側に埋め込まれて配置されて前記第１の半導体基板に接続される埋込み電極と、
　前記埋込み電極に接続される接続部と
　を有する撮像素子。
（２）
　前記画素の境界に配置されて前記埋込み電極に接続される境界部配線を更に有する前記（１）に記載の撮像素子。
（３）
　前記境界部配線は、前記第１の半導体基板に埋め込まれて配置される前記（２）に記載の撮像素子。
（４）
　前記境界部配線は、前記第１の半導体基板の表面側に隣接して配置される前記（２）に記載の撮像素子。
（５）
　前記接続部は、前記境界部配線を介して前記埋込み電極に接続される前記（２）に記載の撮像素子。
（６）
　前記埋込み電極は、前記第１の半導体基板のウェル領域に接続され、
　前記接続部は、基準電位を供給する
　前記（１）から（５）の何れかに記載の撮像素子。
（７）
　前記埋込み電極は、前記画素を囲繞する形状に構成される前記（６）に記載の撮像素子。
（８）
　複数の前記画素が前記第１の半導体基板に配置される前記（６）に記載の撮像素子。
（９）
　前記埋込み電極は、前記複数の画素のうちの２以上の画素により構成される画素グループのそれぞれの画素の前記ウェル領域に共通に接続される前記（８）に記載の撮像素子。
（１０）
　前記接続部は、前記画素グループ毎に配置される前記（９）に記載の撮像素子。
（１１）
　前記接続部は、前記複数の画素の外側の前記第１の半導体基板に配置される前記（８）に記載の撮像素子。
（１２）
　前記画素回路は、前記複数の画素のうちの２以上の画素により構成される画素共有ユニット毎に配置される前記（８）に記載の撮像素子。
（１３）
　前記電荷保持部に接続される第２の接続部と、
　前記第１の半導体基板及び前記第２の半導体基板の間に配置されて前記画素共有ユニットに含まれる複数の画素のそれぞれの前記第２の接続部に共通に接続される電荷保持部配線と
　を更に有し、
　前記電荷保持部配線は、前記画素回路に接続される
　前記（１２）に記載の撮像素子。
（１４）
　前記第１の半導体基板及び前記第２の半導体基板の間に配置されて前記電荷転送部に制御信号を伝達するとともに異なる前記画素共有ユニットの前記電荷転送部に共通に接続される電荷転送部配線と、
　前記電荷転送部配線に接続されて前記制御信号を供給する第２の接続部と
　を更に有する前記（１２）に記載の撮像素子。
（１５）
　前記接続部は、前記第２の半導体基板における前記画素回路の素子が配置されるウェル領域に接続される前記（６）から（１４）の何れかに記載の撮像素子。
（１６）
　前記埋込み電極は、平面視において帯状に構成される前記（６）から（１４）に記載の撮像素子。
（１７）
　前記埋込み電極は、前記電荷保持部に接続され、
　前記接続部は、前記画素回路に接続される
　前記（１）に記載の撮像素子。
（１８）
　複数の前記画素が前記第１の半導体基板に配置され
　前記画素回路は、前記複数の画素のうちの２以上の画素により構成される画素共有ユニット毎に配置される
　前記（１７）に記載の撮像素子。
（１９）
　前記埋込み電極は、前記画素共有ユニットにおけるそれぞれの画素の前記電荷保持部に共通に接続される前記（１８）に記載の撮像素子。
（２０）
　前記埋込み電極は、前記第１の半導体基板から突出する形状に構成され、
　前記電荷転送部は、前記埋込み電極の前記第１の半導体基板からの突出高さ以下の高さのゲート電極を備えるＭＯＳトランジスタにより構成される
　前記（１７）から（１９）の何れかに記載の撮像素子。
（２１）
　前記接続部は、前記第１の半導体基板に形成される高い不純物濃度の半導体領域である高濃度不純物領域を介して前記ウェル領域に接続される前記（６）から（２０）の何れかに記載の撮像素子。
（２２）
　前記埋込み電極は、シリコンを含んで構成される前記（１）から（２１）の何れかに記載の撮像素子。
（２３）
　前記分離部は、前記第１の半導体基板を貫通する形状に構成される前記（１）から（２２）の何れかに記載の撮像素子。
（２４）
　前記分離部は、絶縁物により構成される前記（１）から（２３）の何れかに記載の撮像素子。
（２５）
　前記分離部は、高い不純物濃度の半導体領域により構成される前記（１）から（２３）の何れかに記載の撮像素子。
（２６）
　前記第２の半導体基板における前記第１の半導体基板が配置される側とは異なる側に積層されて前記画素回路に接続される回路を備える第３の半導体基板を更に有する前記（１）から（２５）の何れかに記載の撮像素子。
（２７）
　前記電荷転送部は、前記第１の半導体基板の表面側に形成された突出部に配置されるチャネル領域と前記突出部の側面に絶縁膜を介して隣接するゲート電極とを備えて前記第１の半導体基板の厚さ方向に前記電荷を転送するＭＯＳトランジスタにより構成される前記（１）から（２６）の何れかに記載の撮像素子。
（２８）
　前記突出部は、前記第１の半導体基板の表面側を環状溝の形状に研削することにより形成される前記（２７）に記載の撮像素子。
（２９）
　前記ゲート電極は、前記突出部の側面を囲繞する形状に構成される前記（２７）に記載の撮像素子。
（３０）
　前記電荷保持部は、前記突出部の端部に配置される前記（２７）から（２９）の何れかに記載の撮像素子。
（３１）
　前記ゲート電極は、前記電荷保持部から前記第１の半導体基板の厚さ方向に離隔して配置される前記（３０）に記載の撮像素子。
（３２）
　前記チャネル領域は、前記第１の半導体基板のウェル領域とは異なる導電型に構成される前記（２７）から（３１）の何れかに記載の撮像素子。
（３３）
　第１の半導体基板に配置されて入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷を前記光電変換部から前記電荷保持部に転送する電荷転送部を備える画素と、
　前記第１の半導体基板の表面側に積層される第２の半導体基板に配置されて前記保持された電荷に基づいて画像信号を生成する画素回路と、
　前記画素の境界に配置される分離部と、
　前記分離部と重なる前記画素の境界の前記第１の半導体基板の表面側に埋め込まれて配置されて前記第１の半導体基板に接続される埋込み電極と、
　前記埋込み電極に接続される接続部と、
　前記生成された画像信号を処理する処理回路と
　を有する撮像装置。
　１　撮像装置
　１００Ｓ、２００Ｓ、３００Ｓ　半導体層
　１００Ｔ、２００Ｔ、３００Ｔ　配線層
　１０１、１０１Ａ、１０１Ｂ　光電変換部
　１０２、１０２Ａ、１０２Ｂ　電荷転送部
　１０３、１０３Ａ、１０３Ｂ　電荷保持部
　１２０　第１の半導体基板
　１２３、１２３Ａ、１２３Ｂ　半導体領域
　１２４　チャネル領域
　１２６　突出部
　１２８　環状溝
　１２９　絶縁膜
　１３２　ゲート電極
　１３４　離隔部
　１４２　電荷保持部配線
　１４３　電極
　１４４、１４４Ａ、１４４Ｂ、１４４Ｃ、１４４Ｄ　電荷転送部配線
　１６１、１６２、１６５、１６６　埋込み電極
　１６３、１６４　境界部配線
　１７１、１７３、１７４　分離部
　１７９　溝部
　２１０　画素回路
　２２０　第２の半導体基板
　２５１～２５４　貫通電極
　３２０　第３の半導体基板
　５３８　画素グループ
　５３９、５３９Ａ、５３９Ｂ、５３９Ｅ、５３９Ｆ　画素共有ユニット
　５４０　画素アレイ部
　５４１、５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ　画素
　５５０　列信号処理部
　１１４０２、１２０３１、１２１０１～１２１０５　撮像部

Claims (33)

  1. 　第１の半導体基板に配置されて入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷を前記光電変換部から前記電荷保持部に転送する電荷転送部を備える画素と、
    　前記第１の半導体基板の表面側に積層される第２の半導体基板に配置されて前記保持された電荷に基づいて画像信号を生成する画素回路と、
    　前記画素の境界に配置される分離部と、
    　前記分離部と重なる前記画素の境界の前記第１の半導体基板の表面側に埋め込まれて配置されて前記第１の半導体基板に接続される埋込み電極と、
    　前記埋込み電極に接続される接続部と
    　を有する撮像素子。
  2. 　前記画素の境界に配置されて前記埋込み電極に接続される境界部配線を更に有する請求項１に記載の撮像素子。
  3. 　前記境界部配線は、前記第１の半導体基板に埋め込まれて配置される請求項２に記載の撮像素子。
  4. 　前記境界部配線は、前記第１の半導体基板の表面側に隣接して配置される請求項２に記載の撮像素子。
  5. 　前記接続部は、前記境界部配線を介して前記埋込み電極に接続される請求項２に記載の撮像素子。
  6. 　前記埋込み電極は、前記第１の半導体基板のウェル領域に接続され、
    　前記接続部は、基準電位を供給する
    　請求項１に記載の撮像素子。
  7. 　前記埋込み電極は、前記画素を囲繞する形状に構成される請求項６に記載の撮像素子。
  8. 　複数の前記画素が前記第１の半導体基板に配置される請求項６に記載の撮像素子。
  9. 　前記埋込み電極は、前記複数の画素のうちの２以上の画素により構成される画素グループのそれぞれの画素の前記ウェル領域に共通に接続される請求項８に記載の撮像素子。
  10. 　前記接続部は、前記画素グループ毎に配置される請求項９に記載の撮像素子。
  11. 　前記接続部は、前記複数の画素の外側の前記第１の半導体基板に配置される請求項８に記載の撮像素子。
  12. 　前記画素回路は、前記複数の画素のうちの２以上の画素により構成される画素共有ユニット毎に配置される請求項８に記載の撮像素子。
  13. 　前記電荷保持部に接続される第２の接続部と、
    　前記第１の半導体基板及び前記第２の半導体基板の間に配置されて前記画素共有ユニットに含まれる複数の画素のそれぞれの前記第２の接続部に共通に接続される電荷保持部配線と
    　を更に有し、
    　前記電荷保持部配線は、前記画素回路に接続される
    　請求項１２に記載の撮像素子。
  14. 　前記第１の半導体基板及び前記第２の半導体基板の間に配置されて前記電荷転送部に制御信号を伝達するとともに異なる前記画素共有ユニットの前記電荷転送部に共通に接続される電荷転送部配線と、
    　前記電荷転送部配線に接続されて前記制御信号を供給する第２の接続部と
    　を更に有する請求項１２に記載の撮像素子。
  15. 　前記接続部は、前記第２の半導体基板における前記画素回路の素子が配置されるウェル領域に接続される請求項６に記載の撮像素子。
  16. 　前記埋込み電極は、平面視において帯状に構成される請求項６に記載の撮像素子。
  17. 　前記埋込み電極は、前記電荷保持部に接続され、
    　前記接続部は、前記画素回路に接続される
    　請求項１に記載の撮像素子。
  18. 　複数の前記画素が前記第１の半導体基板に配置され
    　前記画素回路は、前記複数の画素のうちの２以上の画素により構成される画素共有ユニット毎に配置される
    　請求項１７に記載の撮像素子。
  19. 　前記埋込み電極は、前記画素共有ユニットにおけるそれぞれの画素の前記電荷保持部に共通に接続される請求項１８に記載の撮像素子。
  20. 　前記埋込み電極は、前記第１の半導体基板から突出する形状に構成され、
    　前記電荷転送部は、前記埋込み電極の前記第１の半導体基板からの突出高さ以下の高さのゲート電極を備えるＭＯＳトランジスタにより構成される
    　請求項１７に記載の撮像素子。
  21. 　前記接続部は、前記第１の半導体基板に形成される高い不純物濃度の半導体領域である高濃度不純物領域を介して前記ウェル領域に接続される請求項６に記載の撮像素子。
  22. 　前記埋込み電極は、シリコンを含んで構成される請求項１に記載の撮像素子。
  23. 　前記分離部は、前記第１の半導体基板を貫通する形状に構成される請求項１に記載の撮像素子。
  24. 　前記分離部は、絶縁物により構成される請求項１に記載の撮像素子。
  25. 　前記分離部は、高い不純物濃度の半導体領域により構成される請求項１に記載の撮像素子。
  26. 　前記第２の半導体基板における前記第１の半導体基板が配置される側とは異なる側に積層されて前記画素回路に接続される回路を備える第３の半導体基板を更に有する請求項１に記載の撮像素子。
  27. 　前記電荷転送部は、前記第１の半導体基板の表面側に形成された突出部に配置されるチャネル領域と前記突出部の側面に絶縁膜を介して隣接するゲート電極とを備えて前記第１の半導体基板の厚さ方向に前記電荷を転送するＭＯＳトランジスタにより構成される請求項１に記載の撮像素子。
  28. 　前記突出部は、前記第１の半導体基板の表面側を環状溝の形状に研削することにより形成される請求項２７に記載の撮像素子。
  29. 　前記ゲート電極は、前記突出部の側面を囲繞する形状に構成される請求項２７に記載の撮像素子。
  30. 　前記電荷保持部は、前記突出部の端部に配置される請求項２７に記載の撮像素子。
  31. 　前記ゲート電極は、前記電荷保持部から前記第１の半導体基板の厚さ方向に離隔して配置される請求項３０に記載の撮像素子。
  32. 　前記チャネル領域は、前記第１の半導体基板のウェル領域とは異なる導電型に構成される請求項２７に記載の撮像素子。
  33. 　第１の半導体基板に配置されて入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷を前記光電変換部から前記電荷保持部に転送する電荷転送部を備える画素と、
    　前記第１の半導体基板の表面側に積層される第２の半導体基板に配置されて前記保持された電荷に基づいて画像信号を生成する画素回路と、
    　前記画素の境界に配置される分離部と、
    　前記分離部と重なる前記画素の境界の前記第１の半導体基板の表面側に埋め込まれて配置されて前記第１の半導体基板に接続される埋込み電極と、
    　前記埋込み電極に接続される接続部と、
    　前記生成された画像信号を処理する処理回路と
    　を有する撮像装置。
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