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WO2021210527A1 - ニューラルネットワーク回路の制御方法 - Google Patents

ニューラルネットワーク回路の制御方法 Download PDF

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WO2021210527A1
WO2021210527A1 PCT/JP2021/015148 JP2021015148W WO2021210527A1 WO 2021210527 A1 WO2021210527 A1 WO 2021210527A1 JP 2021015148 W JP2021015148 W JP 2021015148W WO 2021210527 A1 WO2021210527 A1 WO 2021210527A1
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WO
WIPO (PCT)
Prior art keywords
circuit
semaphore
quantization
convolution
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2021/015148
Other languages
English (en)
French (fr)
Inventor
浩明 冨田
ニコライ ネズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Leap Mind Inc
Original Assignee
Leap Mind Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Leap Mind Inc filed Critical Leap Mind Inc
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Priority to US17/917,795 priority patent/US12475362B2/en
Priority to JP2022515367A priority patent/JPWO2021210527A5/ja
Publication of WO2021210527A1 publication Critical patent/WO2021210527A1/ja
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Ceased legal-status Critical Current

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    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
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    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
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    • G06N3/0464—Convolutional networks [CNN, ConvNet]
    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
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    • G06N3/04—Architecture, e.g. interconnection topology
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    • G—PHYSICS
    • G16—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS
    • G16Y—INFORMATION AND COMMUNICATION TECHNOLOGY SPECIALLY ADAPTED FOR THE INTERNET OF THINGS [IoT]
    • G16Y20/00—Information sensed or collected by the things

Definitions

  • the present invention relates to a method for controlling a neural network circuit.
  • the present application claims priority based on Japanese Patent Application No. 2020-071933 filed in Japan on April 13, 2020, the contents of which are incorporated herein by reference.
  • a convolutional neural network has been used as a model for image recognition and the like.
  • a convolutional neural network has a multi-layer structure having a convolutional layer and a pooling layer, and requires a large number of operations such as a convolutional operation.
  • Various arithmetic methods have been devised to speed up the arithmetic by the convolutional neural network (Patent Document 1 and the like).
  • the method for controlling the neural network circuit according to the first aspect of the present invention includes a first memory for storing input data, a convolution calculation circuit for performing a convolution operation on the input data stored in the first memory, and a convolution calculation circuit.
  • a second memory for storing the convolution operation output data of the convolution operation circuit, a quantization operation circuit for performing a quantization operation on the convolution operation output data stored in the second memory, and the convolution operation circuit.
  • a second write semapho that restricts writing to the second memory
  • a second read semapho that restricts reading from the second memory by the quantization operation circuit, and restrictions on writing to the first memory by the quantization operation circuit.
  • a method for controlling a neural network circuit including a third write semapho, a third read semapho that restricts reading from the first memory by the convolution operation circuit, and the third read semapho and the second write. Based on the semapho, the convolution calculation circuit is made to perform the convolution calculation.
  • the neural network circuit control method of the present invention can operate a neural network circuit that can be incorporated into an embedded device such as an IoT device with high performance.
  • FIG. 1 is a diagram showing a convolutional neural network 200 (hereinafter referred to as “CNN200”).
  • CNN200 convolutional neural network 200
  • the calculation performed by the neural network circuit 100 (hereinafter referred to as “NN circuit 100”) according to the first embodiment is at least a part of the learned CNN 200 used at the time of inference.
  • the CNN 200 is a multi-layered network including a convolution layer 210 that performs a convolution calculation, a quantization calculation layer 220 that performs a quantization calculation, and an output layer 230. In at least a part of the CNN 200, the convolution layer 210 and the quantization calculation layer 220 are alternately connected.
  • the CNN200 is a model widely used for image recognition and video recognition.
  • the CNN 200 may further have a layer having other functions such as a fully connected layer.
  • FIG. 2 is a diagram illustrating a convolution operation performed by the convolution layer 210.
  • the convolution layer 210 performs a convolution operation using the weight w on the input data a.
  • the convolution layer 210 performs a product-sum operation with the input data a and the weight w as inputs.
  • the input data a (also referred to as activation data or feature map) to the convolution layer 210 is multidimensional data such as image data.
  • the input data a is a three-dimensional tensor composed of elements (x, y, c).
  • the convolution layer 210 of the CNN 200 performs a convolution operation on the low-bit input data a.
  • the element of the input data a is a 2-bit unsigned integer (0,1,2,3).
  • the element of the input data a may be, for example, a 4-bit or 8-bit unsigned integer.
  • the CNN 200 places an input layer for type conversion or quantization before the convolution layer 210. You may also have more.
  • the weight w (also called a filter or kernel) of the convolution layer 210 is multidimensional data having elements that are learnable parameters.
  • the weight w is a four-dimensional tensor composed of elements (i, j, c, d).
  • the weight w has d three-dimensional tensors (hereinafter referred to as "weight w") composed of elements (i, j, c).
  • the weight w in the trained CNN 200 is the trained data.
  • the convolution layer 210 of the CNN 200 performs a convolution operation using a low bit weight w.
  • the element of the weight w is a 1-bit signed integer (0,1), the value "0" represents +1 and the value "1" represents -1.
  • the convolution layer 210 performs the convolution operation shown in Equation 1 and outputs the output data f.
  • s represents a stride.
  • the area shown by the dotted line in FIG. 2 indicates one of the areas ao (hereinafter referred to as “applicable area ao”) to which the weight w is applied to the input data a.
  • the elements of the application area ao are represented by (x + i, y + j, c).
  • the quantization calculation layer 220 performs quantization or the like on the output of the convolution calculation output by the convolution layer 210.
  • the quantization calculation layer 220 includes a pooling layer 221, a Batch Normalization layer 222, an activation function layer 223, and a quantization layer 224.
  • the pooling layer 221 compresses the output data f of the convolution layer 210 by performing operations such as average pooling (Equation 2) and MAX pooling (Equation 3) on the output data f of the convolution operation output by the convolution layer 210. do.
  • Equations 2 and 3 u indicates the input tensor, v indicates the output tensor, and T indicates the size of the pooling region.
  • max is a function that outputs the maximum value of u for the combination of i and j included in T.
  • the Batch Normalization layer 222 normalizes the data distribution of the output data of the quantization calculation layer 220 and the pooling layer 221 by, for example, the calculation shown in Equation 4.
  • Equation 4 u represents the input tensor, v represents the output tensor, ⁇ represents the scale, and ⁇ represents the bias.
  • ⁇ and ⁇ are trained constant vectors.
  • the activation function layer 223 performs an operation of an activation function such as ReLU (Equation 5) on the outputs of the quantization calculation layer 220, the pooling layer 221 and the Batch Nomalization layer 222.
  • ReLU ReLU
  • u is the input tensor
  • v is the output tensor.
  • max is a function that outputs the largest number of arguments.
  • the quantization layer 224 performs the quantization of the outputs of the pooling layer 221 and the activation function layer 223, for example, as shown in Equation 6 based on the quantization parameters.
  • the quantization shown in Equation 6 reduces the input tensor u to 2 bits.
  • q (c) is a vector of quantization parameters.
  • q (c) is a trained constant vector.
  • the inequality sign “ ⁇ ” in Equation 6 may be “ ⁇ ”.
  • the output layer 230 is a layer that outputs the result of CNN200 by an identity function, a softmax function, or the like.
  • the layer in front of the output layer 230 may be a convolution layer 210 or a quantization calculation layer 220.
  • the load of the convolutional calculation of the convolutional layer 210 is smaller than that of other convolutional neural networks that do not perform quantization. ..
  • the NN circuit 100 divides the input data of the convolution calculation (Equation 1) of the convolution layer 210 into partial tensors and performs the calculation.
  • the method of dividing into partial tensors and the number of divisions are not particularly limited.
  • the partial tensor is formed, for example, by dividing the input data a (x + i, y + j, c) into a (x + i, y + j, co).
  • the NN circuit 100 can also perform calculations without dividing the input data of the convolution calculation (Equation 1) of the convolution layer 210.
  • the variable c in Equation 1 is divided into blocks of size Bc as shown in Equation 7. Further, the variable d in the equation 1 is divided into blocks of size Bd as shown in the equation 8.
  • co is the offset and ci is the index from 0 to (Bc-1).
  • do is the offset and di is the index from 0 to (Bd-1).
  • the size Bc and the size Bd may be the same.
  • the input data a (x + i, y + j, c) in Equation 1 is divided by the size Bc in the c-axis direction and is represented by the divided input data a (x + i, y + j, co).
  • the divided input data a is also referred to as “divided input data a”.
  • the weight w (i, j, c, d) in the equation 1 is divided by the size Bc in the c-axis direction and the size Bd in the d-axis direction, and is represented by the divided weight w (i, j, co, do). NS.
  • the divided weight w is also referred to as “divided weight w”.
  • the output data f (x, y, do) divided by the size Bd can be obtained by Equation 9.
  • the final output data f (x, y, d) can be calculated by combining the divided output data f (x, y, do).
  • the NN circuit 100 expands the input data a and the weight w in the convolution operation of the convolution layer 210 to perform the convolution operation.
  • FIG. 3 is a diagram illustrating the development of data for the convolution operation.
  • the divided input data a (x + i, y + j, co) is expanded into vector data having Bc elements.
  • the element of the divided input data a is indexed by ci (0 ⁇ ci ⁇ Bc).
  • the divided input data a expanded into vector data for each i and j is also referred to as “input vector A”.
  • the input vector A has elements from the divided input data a (x + i, y + j, co ⁇ Bc) to the divided input data a (x + i, y + j, co ⁇ Bc + (Bc-1)).
  • the division weight w (i, j, co, do) is expanded into matrix data having Bc ⁇ Bd elements.
  • the element of the division weight w expanded in the matrix data is indexed by ci and di (0 ⁇ di ⁇ Bd).
  • the division weight w expanded in the matrix data for each i and j is also referred to as “weight matrix W”.
  • the weight matrix W has a division weight w (i, j, co ⁇ Bc, do ⁇ Bd) to a division weight w (i, j, co ⁇ Bc + (Bc-1), do ⁇ Bd + (Bd-1)). Let it be an element.
  • Vector data is calculated by multiplying the input vector A and the weight matrix W.
  • Output data f (x, y, do) can be obtained by shaping the vector data calculated for each i, j, and co into a three-dimensional tensor. By expanding such data, the convolution operation of the convolution layer 210 can be performed by multiplying the vector data and the matrix data.
  • FIG. 4 is a diagram showing an overall configuration of the NN circuit 100 according to the present embodiment.
  • the NN circuit 100 includes a first memory 1, a second memory 2, a DMA controller 3 (hereinafter, also referred to as “DMAC3”), a convolution arithmetic circuit 4, a quantization arithmetic circuit 5, and a controller 6. ..
  • the NN circuit 100 is characterized in that the convolution calculation circuit 4 and the quantization calculation circuit 5 are formed in a loop shape via the first memory 1 and the second memory 2.
  • the first memory (first memory unit) 1 is a rewritable memory such as a volatile memory composed of, for example, SRAM (Static RAM). Data is written to and read from the first memory 1 via the DMAC 3 and the controller 6.
  • the first memory 1 is connected to the input port of the convolution calculation circuit 4, and the convolution calculation circuit 4 can read data from the first memory 1. Further, the first memory 1 is connected to the output port of the quantization calculation circuit 5, and the quantization calculation circuit 5 can write data to the first memory 1.
  • the external host CPU can input / output data to / from the NN circuit 100 by writing / reading data to / from the first memory 1.
  • the second memory (second memory unit) 2 is a rewritable memory such as a volatile memory composed of, for example, SRAM (Static RAM). Data is written to and read from the second memory 2 via the DMAC 3 and the controller 6.
  • the second memory 2 is connected to the input port of the quantization calculation circuit 5, and the quantization calculation circuit 5 can read data from the second memory 2. Further, the second memory 2 is connected to the output port of the convolution calculation circuit 4, and the convolution calculation circuit 4 can write data to the second memory 2.
  • the external host CPU can input / output data to / from the NN circuit 100 by writing / reading data to / from the second memory 2.
  • the DMAC 3 is connected to the external bus EB and transfers data between an external memory such as a DRAM and the first memory 1. Further, the DMAC 3 transfers data between an external memory such as a DRAM and the second memory 2. Further, the DMAC 3 transfers data between an external memory such as a DRAM and the convolution calculation circuit 4. Further, the DMAC 3 transfers data between an external memory such as a DRAM and the quantization calculation circuit 5.
  • the convolution calculation circuit 4 is a circuit that performs a convolution calculation in the convolution layer 210 of the trained CNN 200.
  • the convolution calculation circuit 4 reads the input data a stored in the first memory 1 and performs a convolution calculation on the input data a.
  • the convolution operation circuit 4 writes the output data f of the convolution operation (hereinafter, also referred to as “convolution operation output data”) to the second memory 2.
  • the quantization calculation circuit 5 is a circuit that performs at least a part of the quantization calculation in the quantization calculation layer 220 of the trained CNN200.
  • the quantization operation circuit 5 reads out the output data f of the convolution operation stored in the second memory 2, and uses the output data f of the convolution operation for the quantization operation (pooling, Batch Nomalization, activation function, and quantization). Of these, at least operations including quantization) are performed.
  • the quantization calculation circuit 5 writes the output data of the quantization calculation (hereinafter, also referred to as “quantization calculation output data”) to the first memory 1.
  • the controller 6 is connected to the external bus EB and operates as a slave of the external host CPU.
  • the controller 6 has a register 61 including a parameter register and a status register.
  • the parameter register is a register that controls the operation of the NN circuit 100.
  • the status register is a register indicating the state of the NN circuit 100 including the semaphore S.
  • the external host CPU can access the register 61 via the controller 6.
  • the controller 6 is connected to the first memory 1, the second memory 2, the DMAC 3, the convolution calculation circuit 4, and the quantization calculation circuit 5 via the internal bus IB.
  • the external host CPU can access each block via the controller 6. For example, the external host CPU can instruct instructions to the DMAC 3, the convolution calculation circuit 4, and the quantization calculation circuit 5 via the controller 6. Further, the DMAC 3, the convolution calculation circuit 4, and the quantization calculation circuit 5 can update the state registers (including the semaphore S) of the controller 6 via the internal bus IB.
  • the state register (including the semaphore S) may be configured to be updated via a dedicated wiring connected to the DMAC 3, the convolution calculation circuit 4, and the quantization calculation circuit 5.
  • the NN circuit 100 has a first memory 1, a second memory 2, and the like, it is possible to reduce the number of times of data transfer of duplicate data in data transfer by DMAC3 from an external memory such as a DRAM. As a result, the power consumption generated by the memory access can be significantly reduced.
  • FIG. 5 is a timing chart showing an operation example of the NN circuit 100.
  • the DMAC 3 stores the input data a of the layer 1 in the first memory 1.
  • the DMAC 3 may divide the input data a of the layer 1 and transfer it to the first memory 1 according to the order of the convolution operations performed by the convolution operation circuit 4.
  • the convolution calculation circuit 4 reads the input data a of the layer 1 stored in the first memory 1.
  • the convolution calculation circuit 4 performs the convolution calculation of layer 1 shown in FIG. 1 with respect to the input data a of layer 1.
  • the output data f of the layer 1 convolution operation is stored in the second memory 2.
  • the quantization calculation circuit 5 reads out the output data f of the layer 1 stored in the second memory 2.
  • the quantization calculation circuit 5 performs a layer 2 quantization calculation on the output data f of the layer 1.
  • the output data of the layer 2 quantization operation is stored in the first memory 1.
  • the convolution operation circuit 4 reads out the output data of the quantization operation of the layer 2 stored in the first memory 1.
  • the convolution calculation circuit 4 performs the convolution calculation of the layer 3 with the output data of the quantization calculation of the layer 2 as the input data a.
  • the output data f of the layer 3 convolution operation is stored in the second memory 2.
  • the convolution operation circuit 4 reads out the output data of the quantization operation of layer 2M-2 (M is a natural number) stored in the first memory 1.
  • the convolution operation circuit 4 performs the convolution operation of the layer 2M-1 by using the output data of the quantization operation of the layer 2M-2 as the input data a.
  • the output data f of the convolution operation of the layer 2M-1 is stored in the second memory 2.
  • the quantization calculation circuit 5 reads out the output data f of the layer 2M-1 stored in the second memory 2.
  • the quantization calculation circuit 5 performs a layer 2M quantization calculation on the output data f of the 2M-1 layer.
  • the output data of the layer 2M quantization operation is stored in the first memory 1.
  • the convolution operation circuit 4 reads out the output data of the layer 2M quantization operation stored in the first memory 1.
  • the convolution calculation circuit 4 performs the convolution operation of the layer 2M + 1 by using the output data of the quantization operation of the layer 2M as the input data a.
  • the output data f of the convolution operation of the layer 2M + 1 is stored in the second memory 2.
  • the convolution calculation circuit 4 and the quantization calculation circuit 5 alternately perform calculations, and proceed with the calculation of CNN200 shown in FIG.
  • the convolution calculation circuit 4 performs the convolution calculation of the layer 2M-1 and the layer 2M + 1 by time division.
  • the quantization calculation circuit 5 performs the quantization calculation of the layer 2M-2 and the layer 2M by time division. Therefore, the circuit scale of the NN circuit 100 is significantly smaller than that in the case where the convolution calculation circuit 4 and the quantization calculation circuit 5 are separately mounted for each layer.
  • the NN circuit 100 calculates the operation of the CNN 200, which is a multi-layer structure of a plurality of layers, by a circuit formed in a loop shape.
  • the NN circuit 100 can efficiently use hardware resources due to the loop-shaped circuit configuration.
  • the parameters in the convolution calculation circuit 4 and the quantization calculation circuit 5 that change in each layer are updated as appropriate.
  • the NN circuit 100 transfers intermediate data to an external calculation device such as an external host CPU. After the external calculation device performs the calculation on the intermediate data, the calculation result by the external calculation device is input to the first memory 1 and the second memory 2. The NN circuit 100 restarts the calculation on the calculation result by the external calculation device.
  • an external calculation device such as an external host CPU.
  • FIG. 6 is a timing chart showing another operation example of the NN circuit 100.
  • the NN circuit 100 may divide the input data a into partial tensors and perform operations on the partial tensors by time division.
  • the method of dividing into partial tensors and the number of divisions are not particularly limited.
  • FIG. 6 shows an operation example when the input data a is decomposed into two partial tensors.
  • the decomposed partial tensors are referred to as “first partial tensor a 1 " and “second partial tensor a 2 ".
  • convolution Layer 2M-1 can (6, “Layer 2M-1 (a 1)” hereinafter) convolution operation corresponding to the first portion tensor a 1 and, corresponding to the second portion tensor a 2 It is decomposed into a convolution operation (denoted as “Layer 2M-1 (a 2)" in FIG. 6).
  • the convolution operation and the quantization operation corresponding to the first part tensor a 1 and the convolution operation and the quantization operation corresponding to the second part tensor a 2 can be performed independently.
  • Convolution operation circuit 4 (in FIG. 6, the operations shown in Layer 2M-1 (a 1)) convolution Layer 2M-1 corresponding to the first portion tensor a 1 performs. Then, convolution circuit 4 (in FIG. 6, the layer 2M-1 (operation indicated by a 2)) convolution Layer 2M-1 corresponding to the second portion tensor a 2 performs.
  • the quantization arithmetic circuit 5 (in FIG. 6, the operations shown in Layer 2M (a 1)) quantization operation layer 2M corresponding to the first portion tensor a 1 performs. In this way, the NN circuit 100 can perform the convolution operation of the layer 2M-1 corresponding to the second partial tensor a 2 and the quantization operation of the layer 2M corresponding to the first partial tensor a 1 in parallel.
  • the convolution calculation circuit 4 performs a convolution operation of layer 2M + 1 corresponding to the first partial tensor a 1 (the operation shown by layer 2M + 1 (a 1 ) in FIG. 6).
  • the quantization arithmetic circuit 5 (in FIG. 6, the operations shown in Layer 2M (a 2)) quantization operation layer 2M corresponding to the second portion tensor a 2 performs.
  • the NN circuit 100 can perform the convolution operation of the layer 2M + 1 corresponding to the first partial tensor a 1 and the quantization operation of the layer 2M corresponding to the second partial tensor a 2 in parallel.
  • the convolution operation and the quantization operation corresponding to the first part tensor a 1 and the convolution operation and the quantization operation corresponding to the second part tensor a 2 can be performed independently. Therefore, even if the NN circuit 100 performs, for example, the convolution operation of the layer 2M-1 corresponding to the first partial tensor a 1 and the quantization operation of the layer 2M + 2 corresponding to the second partial tensor a 2 in parallel. good. That is, the convolution operation and the quantization operation performed by the NN circuit 100 in parallel are not limited to the operations of continuous layers.
  • the NN circuit 100 can operate the convolution operation circuit 4 and the quantization operation circuit 5 in parallel. As a result, the waiting time of the convolution calculation circuit 4 and the quantization calculation circuit 5 is reduced, and the calculation processing efficiency of the NN circuit 100 is improved.
  • the number of divisions was 2, but similarly, when the number of divisions is larger than 2, the NN circuit 100 can operate the convolution operation circuit 4 and the quantization operation circuit 5 in parallel. can.
  • the NN circuit 100 corresponds to the second part tensor a 2.
  • convolution layer 2M-1 for quantization and calculation of the layer 2M corresponding to the third portion tensor a 3 may also be performed in parallel.
  • the order of operations is appropriately changed depending on the storage status of the input data a in the first memory 1 and the second memory 2.
  • an example (method 1) in which the operation of the partial tensor in the same layer is performed by the convolution operation circuit 4 or the quantization operation circuit 5 and then the operation of the partial tensor in the next layer is performed is shown. ..
  • the convolution operation of the layer 2M-1 corresponding to the first partial tensor a 1 and the second partial tensor a 2 in FIG. 6, layer 2M-1 (a 1 )).
  • the operation shown by layer 2M-1 (a 2 )) and then the convolution operation of layer 2M + 1 corresponding to the first partial tensor a 1 and the second partial tensor a 2 (in FIG. 6, layer 2M + 1 (a 1 ) and The operation shown by layer 2M + 1 (a 2 )) is performed.
  • the calculation method for the partial tensor is not limited to this.
  • the calculation method for the partial tensor may be a method in which the calculation of the partial tensor in a plurality of layers is performed and then the calculation of the remaining partial tensor is performed (method 2). For example, convolution in the arithmetic circuit 4, after the folding operation Layer 2M + 1 corresponding to the layer 2M-1 and the first portion tensor a 1 corresponding to the first portion tensor a 1, the layer 2M corresponding to the second portion tensor a 2 The convolution operation of layer 2M + 1 corresponding to -1 and the second partial tensor a 2 may be performed.
  • the calculation method for the partial tensor may be a method of calculating the partial tensor by combining the method 1 and the method 2.
  • the method 2 it is necessary to perform the operation according to the dependency on the operation order of the partial tensors.
  • FIG. 7 is an internal block diagram of the DMAC3.
  • the DMAC 3 has a data transfer circuit 31 and a state controller 32.
  • the DMAC 3 has a state controller 32 dedicated to the data transfer circuit 31, and when an instruction command is input, the DMA data can be transferred without the need for an external controller.
  • the data transfer circuit 31 is connected to the external bus EB and transfers DMA data between an external memory such as a DRAM and the first memory 1. Further, the data transfer circuit 31 transfers DMA data between an external memory such as a DRAM and the second memory 2. Further, the data transfer circuit 31 transfers data between an external memory such as a DRAM and the convolution calculation circuit 4. Further, the data transfer circuit 31 transfers data between an external memory such as a DRAM and the quantization calculation circuit 5.
  • the number of DMA channels in the data transfer circuit 31 is not limited. For example, each of the first memory 1 and the second memory 2 may have a dedicated DMA channel.
  • the state controller 32 controls the state of the data transfer circuit 31. Further, the state controller 32 is connected to the controller 6 via the internal bus IB.
  • the state controller 32 has an instruction queue 33 and a control circuit 34.
  • the instruction queue 33 is a queue in which the instruction command C3 for DMAC3 is stored, and is composed of, for example, a FIFO memory. One or more instruction commands C3 are written to the instruction queue 33 via the internal bus IB.
  • the control circuit 34 is a state machine that decodes the instruction command C3 and sequentially controls the data transfer circuit 31 based on the instruction command C3.
  • the control circuit 34 may be implemented by a logic circuit or by a CPU controlled by software.
  • FIG. 8 is a state transition diagram of the control circuit 34.
  • the control circuit 34 transitions from the idle state ST1 to the decode state ST2.
  • the control circuit 34 decodes the instruction command C3 output from the instruction queue 33 in the decode state ST2. Further, the control circuit 34 reads the semaphore S stored in the register 61 of the controller 6 and determines whether or not the operation of the data transfer circuit 31 instructed by the instruction command C3 can be executed. If it is not executable (Not ready), the control circuit 34 waits until it becomes executable (Wait). If it is executable, the control circuit 34 transitions from the decode state ST2 to the execution state ST3.
  • the control circuit 34 controls the data transfer circuit 31 in the execution state ST3 to cause the data transfer circuit 31 to perform the operation instructed by the instruction command C3.
  • the control circuit 34 removes the executed instruction command C3 from the instruction queue 33 and updates the semaphore S stored in the register 61 of the controller 6.
  • the control circuit 34 transitions from the execution state ST3 to the decode state ST2.
  • the control circuit 34 transitions from the execution state ST3 to the idle state ST1.
  • FIG. 9 is an internal block diagram of the convolution operation circuit 4.
  • the convolution operation circuit 4 includes a weight memory 41, a multiplier 42, an accumulator circuit 43, and a state controller 44.
  • the convolution operation circuit 4 has a state controller 44 dedicated to the multiplier 42 and the accumulator circuit 43, and when an instruction command is input, the convolution operation can be performed without the need for an external controller.
  • the weight memory 41 is a memory in which the weight w used for the convolution operation is stored, and is a rewritable memory such as a volatile memory composed of, for example, SRAM (Static RAM).
  • the DMAC 3 writes the weight w required for the convolution operation to the weight memory 41 by DMA transfer.
  • FIG. 10 is an internal block diagram of the multiplier 42.
  • the multiplier 42 multiplies the input vector A and the weight matrix W.
  • the input vector A is vector data in which the divided input data a (x + i, y + j, co) has Bc elements expanded for each i and j.
  • the weight matrix W is matrix data in which the division weights w (i, j, co, do) have Bc ⁇ Bd elements expanded for each i and j.
  • the multiplier 42 has Bc ⁇ Bd product-sum calculation units 47, and can perform multiplication of the input vector A and the weight matrix W in parallel.
  • the multiplier 42 reads the input vector A and the weight matrix W required for multiplication from the first memory 1 and the weight memory 41 and performs multiplication.
  • the multiplier 42 outputs the Bd product-sum operation result O (di).
  • FIG. 11 is an internal block diagram of the product-sum calculation unit 47.
  • the product-sum calculation unit 47 multiplies the element A (ci) of the input vector A and the element W (ci, di) of the weight matrix W. Further, the product-sum calculation unit 47 adds the multiplication result and the multiplication result S (ci, di) of another product-sum calculation unit 47.
  • the product-sum calculation unit 47 outputs the addition result S (ci + 1, di).
  • Element A (ci) is a 2-bit unsigned integer (0,1,2,3).
  • the element W (ci, di) is a 1-bit signed integer (0,1), where the value "0" represents +1 and the value "1" represents -1.
  • the product-sum calculation unit 47 has an inversion device (inverter) 47a, a selector 47b, and an adder 47c.
  • the multiply-accumulate unit 47 does not use a multiplier, but uses only the inverter 47a and the selector 47b to perform multiplication.
  • the selector 47b selects the input of the element A (ci) when the element W (ci, di) is “0”. When the element W (ci, di) is "1", the selector 47b selects the complement in which the element A (ci) is inverted by the inversion device.
  • the element W (ci, di) is also input to the Carry-in of the adder 47c.
  • the adder 47c outputs a value obtained by adding the element A (ci) to the S (ci, di) when the element W (ci, di) is “0”.
  • the adder 47c outputs a value obtained by subtracting the element A (ci) from S (ci, di) when W (ci, di) is “1”.
  • FIG. 12 is an internal block diagram of the accumulator circuit 43.
  • the accumulator circuit 43 accumulates the product-sum calculation result O (di) of the multiplier 42 into the second memory 2.
  • the accumulator circuit 43 has Bd accumulator units 48, and can accumulate Bd product-sum calculation results O (di) in parallel in the second memory 2.
  • FIG. 13 is an internal block diagram of the accumulator unit 48.
  • the accumulator unit 48 has an adder 48a and a mask portion 48b.
  • the adder 48a adds the element O (di) of the product-sum calculation result O and the partial sum stored in the second memory 2 which is an intermediate process of the convolution operation shown in Equation 1.
  • the addition result is 16 bits per element.
  • the addition result is not limited to 16 bits per element, and may be, for example, 15 bits or 17 bits per element.
  • the adder 48a writes the addition result to the same address in the second memory 2.
  • the mask unit 48b masks the output from the second memory 2 and sets the addition target for the element O (di) to zero.
  • the initialization signal clear is asserted when the partial sum of the progress is not stored in the second memory 2.
  • the output data f (x, y, do) is stored in the second memory.
  • the state controller 44 controls the states of the multiplier 42 and the accumulator circuit 43. Further, the state controller 44 is connected to the controller 6 via the internal bus IB.
  • the state controller 44 has an instruction queue 45 and a control circuit 46.
  • the instruction queue 45 is a queue in which the instruction command C4 for the convolution operation circuit 4 is stored, and is composed of, for example, a FIFO memory.
  • the instruction command C4 is written in the instruction queue 45 via the internal bus IB.
  • the control circuit 46 is a state machine that decodes the instruction command C4 and controls the multiplier 42 and the accumulator circuit 43 based on the instruction command C4.
  • the control circuit 46 has the same configuration as the control circuit 34 of the state controller 32 of the DMAC3.
  • FIG. 14 is an internal block diagram of the quantization calculation circuit 5.
  • the quantization calculation circuit 5 includes a quantization parameter memory 51, a vector calculation circuit 52, a quantization circuit 53, and a state controller 54. It has a dedicated state controller 54, and when an instruction command is input, the quantization operation can be performed without the need for an external controller.
  • the quantization parameter memory 51 is a memory in which the quantization parameter q used for the quantization operation is stored, and is a rewritable memory such as a volatile memory composed of, for example, SRAM (Static RAM).
  • the DMAC3 writes the quantization parameter q required for the quantization operation into the quantization parameter memory 51 by DMA transfer.
  • FIG. 15 is an internal block diagram of the vector calculation circuit 52 and the quantization circuit 53.
  • the vector calculation circuit 52 performs a calculation on the output data f (x, y, do) stored in the second memory 2.
  • the vector calculation circuit 52 has Bd calculation units 57, and performs SIMD calculation in parallel with the output data f (x, y, do).
  • FIG. 16 is a block diagram of the arithmetic unit 57.
  • the arithmetic unit 57 has, for example, an ALU 57a, a first selector 57b, a second selector 57c, a register 57d, and a shifter 57e.
  • the arithmetic unit 57 may further include other arithmetic units and the like included in the known general-purpose SIMD arithmetic circuit.
  • the vector calculation circuit 52 combines the calculation units and the like of the calculation unit 57 with respect to the output data f (x, y, do), such as the pooling layer 221 in the quantization calculation layer 220, the Batch Normalization layer 222, and the Batch Normalization layer 222. At least one of the operations of the activation function layer 223 is performed.
  • the arithmetic unit 57 can add the data stored in the register 57d and the element f (di) of the output data f (x, y, do) read from the second memory 2 by the ALU 57a.
  • the arithmetic unit 57 can store the addition result by the ALU 57a in the register 57d.
  • the calculation unit 57 can initialize the addition result by inputting “0” to the ALU 57a instead of the data stored in the register 57d by selecting the first selector 57b. For example, when the pooling area is 2 ⁇ 2, the shifter 57e can output the average value of the addition results by shifting the output of the ALU 57a to the right by 2 bits.
  • the vector calculation circuit 52 can perform the average pooling calculation shown in Equation 2 by repeating the above calculation and the like by the Bd calculation units 57.
  • the arithmetic unit 57 can compare the data stored in the register 57d with the element f (di) of the output data f (x, y, do) read from the second memory 2 by the ALU 57a.
  • the arithmetic unit 57 controls the second selector 57c according to the comparison result by the ALU 57a, and can select the larger of the data stored in the register 57d and the element f (di).
  • the calculation unit 57 can initialize the comparison target to the minimum value by inputting the minimum value of the possible values of the element f (di) into the ALU 57a by selecting the first selector 57b.
  • the vector calculation circuit 52 can perform the MAX pooling calculation of the formula 3 by repeating the above calculation and the like by the Bd calculation units 57. In the MAX pooling operation, the shifter 57e does not shift the output of the second selector 57c.
  • the arithmetic unit 57 can subtract the data stored in the register 57d and the element f (di) of the output data f (x, y, do) read from the second memory 2 by the ALU 57a.
  • the shifter 57e can shift the output of the ALU 57a to the left (ie, multiply) or to the right (ie, divide).
  • the vector calculation circuit 52 can perform the Batch Normalization calculation of Equation 4 by repeating the above calculation and the like by the Bd calculation units 57.
  • the arithmetic unit 57 can compare the element f (di) of the output data f (x, y, do) read from the second memory 2 with the “0” selected by the first selector 57b by the ALU 57a.
  • the arithmetic unit 57 can select and output either the element f (di) or the constant value "0" stored in the register 57d in advance according to the comparison result by the ALU 57a.
  • the vector calculation circuit 52 can perform the ReLU calculation of the formula 5 by repeating the above calculation and the like by the Bd calculation units 57.
  • the vector calculation circuit 52 can perform average pooling, MAX pooling, Batch Normalization, activation function calculation, and a combination of these calculations. Since the vector calculation circuit 52 can perform a general-purpose SIMD calculation, other calculations necessary for the calculation in the quantization calculation layer 220 may be performed. Further, the vector calculation circuit 52 may perform a calculation other than the calculation in the quantization calculation layer 220.
  • the quantization calculation circuit 5 does not have to have the vector calculation circuit 52.
  • the output data f (x, y, do) is input to the quantization circuit 53.
  • the quantization circuit 53 quantizes the output data of the vector calculation circuit 52. As shown in FIG. 15, the quantization circuit 53 has Bd quantization units 58, and performs operations in parallel with respect to the output data of the vector operation circuit 52.
  • FIG. 17 is an internal block diagram of the quantization unit 58.
  • the quantization unit 58 quantizes the element in (di) of the output data of the vector calculation circuit 52.
  • the quantization unit 58 includes a comparator 58a and an encoder 58b.
  • the quantization unit 58 performs an operation (Equation 6) of the quantization layer 224 on the quantization operation layer 220 with respect to the output data (16 bits / element) of the vector calculation circuit 52.
  • the quantization unit 58 reads out the necessary quantization parameters q (th0, th1, th2) from the quantization parameter memory 51, and compares the input in (di) with the quantization parameter q by the comparator 58a.
  • the quantization unit 58 quantizes the comparison result by the comparator 58a into 2 bits / element by the encoder 58b. Since ⁇ (c) and ⁇ (c) in Equation 4 are different parameters for each variable c, the quantization parameters q (th0, th1, th2) reflecting ⁇ (c) and ⁇ (c) are in ( This is a different parameter for each di).
  • the quantization unit 58 By comparing the input in (di) with the three thresholds th0, th1, th2, the quantization unit 58 sets the input in (di) in four regions (for example, in ⁇ th0, th0 ⁇ in ⁇ th1, th1 ⁇ in). Classify into ⁇ th2, th2 ⁇ in), and the classification result is encoded into 2 bits and output.
  • the quantization unit 58 can also perform Batch Normalization and activation function calculations in addition to quantization.
  • the quantization unit 58 performs quantization by setting the threshold value th0 as ⁇ (c) of the equation 4 and the threshold difference (th1-th0) and (th2-th1) as ⁇ (c) of the equation 4.
  • the Batch Normalization operation shown in Equation 4 can be performed together with the quantization.
  • ⁇ (c) can be reduced by increasing (th1-th0) and (th2-th1). By reducing (th1-th0) and (th2-th1), ⁇ (c) can be increased.
  • the quantization unit 58 can perform the ReLU operation of the activation function together with the quantization of the input in (di). For example, the quantization unit 58 saturates the output value in the region where in (di) ⁇ th0 and th2 ⁇ in (di). The quantization unit 58 can perform the operation of the activation function together with the quantization by setting the quantization parameter q so that the output is non-linear.
  • the state controller 54 controls the states of the vector calculation circuit 52 and the quantization circuit 53. Further, the state controller 54 is connected to the controller 6 via the internal bus IB.
  • the state controller 54 has an instruction queue 55 and a control circuit 56.
  • the instruction queue 55 is a queue in which the instruction command C5 for the quantization calculation circuit 5 is stored, and is composed of, for example, a FIFO memory.
  • the instruction command C5 is written in the instruction queue 55 via the internal bus IB.
  • the control circuit 56 is a state machine that decodes the instruction command C5 and controls the vector operation circuit 52 and the quantization circuit 53 based on the instruction command C5.
  • the control circuit 56 has the same configuration as the control circuit 34 of the state controller 32 of the DMAC3.
  • the quantization calculation circuit 5 writes the quantization calculation output data having Bd elements to the first memory 1.
  • the preferable relationship between Bd and Bc is shown in Equation 10.
  • Equation 10 n is an integer.
  • the controller 6 transfers the instruction command transferred from the external host CPU to the instruction queue of the DMAC3, the convolution operation circuit 4, and the quantization operation circuit 5.
  • the controller 6 may have an instruction memory for storing instruction commands for each circuit.
  • the controller 6 is connected to the external bus EB and operates as a slave of the external host CPU.
  • the controller 6 has a register 61 including a parameter register and a status register.
  • the parameter register is a register that controls the operation of the NN circuit 100.
  • the status register is a register indicating the state of the NN circuit 100 including the semaphore S.
  • FIG. 18 is a diagram illustrating control of the NN circuit 100 by the semaphore S.
  • the semaphore S has a first semaphore S1, a second semaphore S2, and a third semaphore S3.
  • the semaphore S is decremented by the P operation and incremented by the V operation.
  • the P operation and V operation by the DMAC 3, the convolution operation circuit 4, and the quantization operation circuit 5 update the semaphore S of the controller 6 via the internal bus IB.
  • the first semaphore S1 is used to control the first data flow F1.
  • the first data flow F1 is a data flow in which the DMAC3 (Producer) writes the input data a to the first memory 1 and the convolution calculation circuit 4 (Consumer) reads the input data a.
  • the first semaphore S1 has a first light semaphore S1W and a first lead semaphore S1R.
  • the second semaphore S2 is used to control the second data flow F2.
  • the second data flow F2 is a data flow in which the convolution calculation circuit 4 (Producer) writes the output data f to the second memory 2, and the quantization calculation circuit 5 (Consumer) reads the output data f.
  • the second semaphore S2 has a second light semaphore S2W and a second lead semaphore S2R.
  • the third semaphore S3 is used to control the third data flow F3.
  • the quantization calculation circuit 5 (Producer) writes the quantization calculation output data to the first memory 1, and the convolution calculation circuit 4 (Conuser) reads the quantization calculation output data of the quantization calculation circuit 5. It is a data flow.
  • the third semaphore S3 has a third light semaphore S3W and a third lead semaphore S3R.
  • FIG. 19 is a timing chart of the first data flow F1.
  • the first write semaphore S1W is a semaphore that limits writing to the first memory 1 by DMAC3 in the first data flow F1.
  • the first write semaphore S1W determines the number of memory areas in the first memory 1 that can store data of a predetermined size, such as the input vector A, in which the data has already been read and other data can be written. Shown. When the first write semaphore S1W is "0", the DMAC3 cannot write to the first memory 1 in the first data flow F1, and waits until the first write semaphore S1W becomes "1" or more.
  • the first read semaphore S1R is a semaphore that limits reading from the first memory 1 by the convolution operation circuit 4 in the first data flow F1.
  • the first read semaphore S1R indicates the number of memory areas in the first memory 1 that can store data of a predetermined size, such as the input vector A, in which the data has been written and can be read.
  • the convolution arithmetic circuit 4 cannot read from the first memory 1 in the first data flow F1, and waits until the first read semaphore S1R becomes "1" or more.
  • the DMAC3 starts the DMA transfer when the instruction command C3 is stored in the instruction queue 33. As shown in FIG. 19, since the first light semaphore S1W is not “0”, the DMAC3 starts the DMA transfer (DMA transfer 1). The DMAC3 performs a P operation on the first light semaphore S1W when starting the DMA transfer. After the DMA transfer is completed, the DMAC3 performs a V operation on the first read semaphore S1R.
  • the convolution operation circuit 4 starts the convolution operation when the instruction command C4 is stored in the instruction queue 45. As shown in FIG. 19, since the first read semaphore S1R is “0”, the convolution calculation circuit 4 is waited until the first read semaphore S1R becomes “1” or more (wait in the decode state ST2). When the first read semaphore S1R becomes “1” by the V operation by the DMAC3, the convolution calculation circuit 4 starts the convolution calculation (convolution calculation 1). When the convolution calculation circuit 4 starts the convolution calculation, the convolution calculation circuit 4 performs a P operation on the first read semaphore S1R. The convolution calculation circuit 4 performs a V operation on the first light semaphore S1W after the convolution calculation is completed.
  • the DMAC3 When the DMAC3 starts the DMA transfer described as "DMA transfer 3" in FIG. 19, since the first light semaphore S1W is "0", the DMAC3 waits until the first light semaphore S1W becomes "1" or more. (Wait in decode state ST2). When the first light semaphore S1W becomes "1" or more by the V operation by the convolution calculation circuit 4, the DMAC3 starts the DMA transfer.
  • the DMAC 3 and the convolution calculation circuit 4 can prevent access conflicts with respect to the first memory 1 in the first data flow F1. Further, the DMAC 3 and the convolution calculation circuit 4 can operate independently and in parallel while synchronizing the data transfer in the first data flow F1 by using the semaphore S1.
  • FIG. 20 is a timing chart of the second data flow F2.
  • the second write semaphore S2W is a semaphore that limits writing to the second memory 2 by the convolution arithmetic circuit 4 in the second data flow F2.
  • the second write semaphore S2W determines the number of memory areas in the second memory 2 that can store data of a predetermined size such as output data f, for which data has already been read and other data can be written. Shown. When the second light semaphore S2W is "0", the convolution calculation circuit 4 cannot write to the second memory 2 in the second data flow F2, and waits until the second light semaphore S2W becomes "1" or more. ..
  • the second read semaphore S2R is a semaphore that limits reading from the second memory 2 by the quantization calculation circuit 5 in the second data flow F2.
  • the second read semaphore S2R indicates the number of memory areas in the second memory 2 that can store data of a predetermined size, such as output data f, in which the data has been written and can be read.
  • the quantization calculation circuit 5 cannot read from the second memory 2 in the second data flow F2, and waits until the second read semaphore S2R becomes "1" or more. ..
  • the convolution calculation circuit 4 performs a P operation on the second light semaphore S2W when starting the convolution calculation.
  • the convolution calculation circuit 4 performs a V operation on the second read semaphore S2R after the convolution calculation is completed.
  • the quantization operation circuit 5 starts the quantization operation when the instruction command C5 is stored in the instruction queue 55. As shown in FIG. 20, since the second read semaphore S2R is “0”, the quantization calculation circuit 5 waits until the second read semaphore S2R becomes “1” or more (wait in the decode state ST2). When the second read semaphore S2R becomes “1” by the V operation by the convolution calculation circuit 4, the quantization calculation circuit 5 starts the quantization calculation (quantization calculation 1). When the quantization calculation circuit 5 starts the quantization calculation, the quantization calculation circuit 5 performs a P operation on the second read semaphore S2R. After the quantization calculation is completed, the quantization calculation circuit 5 performs a V operation on the second light semaphore S2W.
  • the quantization operation circuit 5 starts the quantization operation described as "quantization operation 2" in FIG. 20, the second read semaphore S2R is "0", so that the quantization operation circuit 5 is the second read semaphore. It is waited until S2R becomes "1" or more (Wait in the decode state ST2). When the second read semaphore S2R becomes "1" or more by the V operation by the convolution calculation circuit 4, the quantization calculation circuit 5 starts the quantization calculation.
  • the convolution calculation circuit 4 and the quantization calculation circuit 5 can prevent access conflicts with respect to the second memory 2 in the second data flow F2. Further, the convolution calculation circuit 4 and the quantization calculation circuit 5 can operate independently in parallel while synchronizing the data transfer in the second data flow F2 by using the semaphore S2.
  • the third light semaphore S3W is a semaphore that limits writing to the first memory 1 by the quantization calculation circuit 5 in the third data flow F3.
  • the third write semapho S3W reads other data in the first memory 1 from the memory area capable of storing data of a predetermined size such as the quantization operation output data of the quantization operation circuit 5. Shows the number of writable memory areas.
  • the quantization calculation circuit 5 cannot write to the first memory 1 in the third data flow F3, and waits until the third light semaphore S3W becomes "1" or more. Is done.
  • the third read semaphore S3R is a semaphore that limits reading from the first memory 1 by the convolution arithmetic circuit 4 in the third data flow F3.
  • the third read semaphore S3R is a memory in which the data has been written and can be read out of a memory area capable of storing data of a predetermined size such as the quantization operation output data of the quantization operation circuit 5 in the first memory 1. Shows the number of regions.
  • the third read semaphore S3R is "0"
  • the convolution arithmetic circuit 4 cannot read from the first memory 1 in the third data flow F3, and waits until the third read semaphore S3R becomes "1" or more.
  • the quantization calculation circuit 5 and the convolution calculation circuit 4 can prevent access conflicts with respect to the first memory 1 in the third data flow F3. Further, the quantization calculation circuit 5 and the convolution calculation circuit 4 can operate independently and in parallel while synchronizing the data transfer in the third data flow F3 by using the semaphore S3.
  • the first memory 1 is shared by the first data flow F1 and the third data flow F3.
  • the NN circuit 100 can distinguish between the first data flow F1 and the third data flow F3 and synchronize the data transfer.
  • the convolution operation circuit 4 When the convolution operation is performed, the convolution operation circuit 4 reads from the first memory 1 and writes to the second memory 2. That is, the convolution calculation circuit 4 is a Consumer in the first data flow F1 and a Producer in the second data flow F2. Therefore, when the convolution calculation circuit 4 starts the convolution calculation, it performs a P operation on the first read semaphore S1R (see FIG. 19) and a P operation on the second write semaphore S2W (see FIG. 20). .. After the convolution calculation is completed, the convolution calculation circuit 4 performs a V operation on the first write semaphore S1W (see FIG. 19) and a V operation on the second read semaphore S2R (see FIG. 20).
  • the convolution calculation circuit 4 When the convolution calculation circuit 4 starts the convolution calculation, it waits until the first read semaphore S1R becomes “1” or more and the second write semaphore S2W becomes “1” or more (wait in the decode state ST2).
  • the quantization calculation circuit 5 When the quantization calculation circuit 5 performs the quantization calculation, it reads from the second memory 2 and writes to the first memory 1. That is, the quantization calculation circuit 5 is a Consumer in the second data flow F2 and a Producer in the third data flow F3. Therefore, when the quantization calculation circuit 5 starts the quantization calculation, the P operation is performed on the second read semaphore S2R and the P operation is performed on the third write semaphore S3W. After the quantization calculation is completed, the quantization calculation circuit 5 performs a V operation on the second write semaphore S2W and a V operation on the third read semaphore S3R.
  • the quantization calculation circuit 5 When the quantization calculation circuit 5 starts the quantization calculation, it waits until the second read semaphore S2R becomes “1” or more and the third write semaphore S3W becomes “1” or more (wait in the decode state ST2). ..
  • the input data read from the first memory 1 by the convolution calculation circuit 4 may be the data written by the quantization calculation circuit 5 in the third data flow.
  • the convolution calculation circuit 4 is a Consumer in the third data flow F3 and a Producer in the second data flow F2. Therefore, when the convolution calculation circuit 4 starts the convolution calculation, the convolution calculation circuit 4 performs a P operation on the third read semaphore S3R and a P operation on the second write semaphore S2W. After the convolution calculation is completed, the convolution calculation circuit 4 performs a V operation on the third write semaphore S3W and a V operation on the second read semaphore S2R.
  • the convolution calculation circuit 4 When the convolution calculation circuit 4 starts the convolution calculation, it waits until the third read semaphore S3R becomes “1" or more and the second write semaphore S2W becomes “1" or more (wait in the decode state ST2).
  • FIG. 21 is a diagram illustrating a convolution operation execution command.
  • the convolution operation execution command is one of the instruction commands C4 for the convolution operation circuit 4.
  • the convolution operation execution instruction has an instruction field IF in which instructions for the convolution operation circuit 4 are stored, and a semaphore operation field SF in which operations for the semaphore S and the like are stored.
  • the instruction field IF and the semaphore operation field SF are contained in one instruction as a convolution operation execution instruction.
  • the instruction field IF of the convolution operation execution instruction is a field in which the instruction for the convolution operation circuit 4 is stored.
  • a command for causing the multiplier 42 and the accumulator circuit 43 to perform a convolution operation a command for controlling the clear signal of the accumulator circuit 43, a size of the input vector A and the weight matrix W, a memory address, and the like are stored. Will be done.
  • the semaphore operation field SF of the convolution operation execution instruction stores operations for the semaphore S related to the instruction stored in the instruction field IF.
  • the convolution calculation circuit 4 is a consumer that receives and consumes data from the other side in the first data flow F1 and the third data flow F3, and is a producer that transmits the produced data to the other side in the second data flow F2. be. Therefore, the related semaphores S are the first semaphore S1, the second semaphore S2, and the third semaphore S3. Therefore, as shown in FIG. 21, the semaphore operation field SF of the convolution operation execution instruction includes operation fields for the first semaphore S1, the second semaphore S2, and the third semaphore S3.
  • the semaphore operation field SF is provided with a P operation field and a V operation field for each semaphore. As shown in FIG. 21, the semaphore operation field SF of the convolution operation execution instruction includes six operation fields. Each operation field of the semaphore operation field SF is 1 bit. Each operation field of the semaphore operation field SF may have a plurality of bits.
  • the first semaphore S1 and the third semaphore S3 for the first data flow F1 and the third data flow F3 in which the convolution calculation circuit 4 is a controller have a P operation field for the read semaphore (S1R, S3R) and a write semaphore (S1W, S1W, A V operation field for S3W) is provided.
  • the second semaphore S2 for the second data flow F2 in which the convolution calculation circuit 4 serves as a producer is provided with a P operation field for the write semaphore (S2W) and a V operation field for the read semaphore (S2R).
  • FIG. 22 is a diagram showing a specific example of the convolution operation instruction.
  • the specific example shown in FIG. 22 is composed of four convolution operation instructions (hereinafter, referred to as "instruction 1" to "instruction 4"), and the four convolution operation instructions are inputs stored in the first memory 1.
  • the data a (x + i, y + j, co) is divided into four times, and the convolution calculation circuit 4 is made to perform the convolution calculation.
  • the state controller 44 of the convolution operation circuit 4 transitions to the decoding state ST2 and decodes the instruction 1 stored first among the four instructions (instruction 1 to instruction 4) stored in the instruction queue 45.
  • the state controller 44 When the P operation field is set to "1", the state controller 44 reads the semaphore S corresponding to the P operation field set to "1" from the controller 6 via the internal bus IB, and satisfies the execution condition. Determine if it is.
  • the implementation condition is that all the semaphores S corresponding to the P operation field set to "1" are "1" or more.
  • the P operation field for the first read semaphore S1R and the P operation field for the second write semaphore S2W are set to "1". Therefore, the state controller 44 reads out the first read semaphore S1R and the second write semaphore S2W, and determines whether or not the execution conditions are satisfied.
  • the state controller 44 waits until the semaphore S corresponding to the P operation field set to "1" is updated and the execution condition is satisfied.
  • instruction 1 if the first read semaphore S1R is not “1” or more and the second write semaphore S2W is not “1” or more (Not Ready), the state controller 44 updates the semaphore S and sets the execution conditions. Wait until it is satisfied.
  • the state controller 44 transitions to the execution state ST3 and executes the convolution operation based on the instruction field IF if the execution condition is satisfied.
  • instruction 1 if the first read semaphore S1R is "1" or more and the second write semaphore S2W is "1" or more (Ready), the state controller 44 transitions to the execution state ST3 and the instruction field Perform the convolution operation based on the IF.
  • the state controller 44 When the P operation field is set to "1", the state controller 44 performs a P operation on the semaphore S corresponding to the P operation field set to "1" before executing the convolution operation. In the case of instruction 1, the state controller 44 performs a P operation on the first read semaphore S1R and the second write semaphore S2W before performing the convolution operation.
  • the state controller 44 After executing the instruction 1, the state controller 44 transitions to the decoding state ST2 and decodes the instruction 2. In instruction 2, none of the semaphore operation field SFs is set to "1". Therefore, the state controller 44 transitions to the execution state ST3 without checking or updating the semaphore S, and performs the convolution operation based on the instruction field IF.
  • the state controller 44 transitions to the decode state ST2 and decodes the instruction 3.
  • instruction 3 none of the semaphore operation field SFs is set to "1". Therefore, the state controller 44 transitions to the execution state ST3 without checking or updating the semaphore S, and performs the convolution operation based on the instruction field IF.
  • the state controller 44 transitions to the decoding state ST2 and decodes the instruction 4.
  • instruction 4 none of the P operation fields is set to "1". Therefore, the state controller 44 transitions to the execution state ST3 without checking or updating the semaphore S, and performs the convolution operation based on the instruction field IF.
  • the state controller 44 When the V operation field is set to "1", the state controller 44 performs a V operation on the semaphore S corresponding to the V operation field set to "1" after the convolution operation of the instruction 4 is completed. ..
  • the V operation field for the first write semaphore S1W and the V operation field for the second read semaphore S2R are set to "1". Therefore, the state controller 44 performs a V operation on the first write semaphore S1W and the second read semaphore S2R after the convolution operation of the instruction 4 is completed.
  • the state controller 44 transitions to the idle state ST1 and ends the execution of a series of convolution operation instructions composed of the four instructions.
  • the convolution calculation circuit 4 uses the quantization calculation output data written in the first memory 1 as the input data by the quantization calculation circuit 5, the operation field corresponding to the third semaphore S3 is used.
  • the convolution operation execution command instructs the convolution operation based on the instruction field IF, and confirms and updates the related semaphore S based on the semaphore operation field SF. Since the instruction field IF and the semaphore operation field SF are contained in one instruction as a convolution operation execution command, the number of instruction commands C4 for executing the convolution operation can be reduced. In addition, the processing time for executing instructions such as decoding can be shortened.
  • FIG. 23 is a diagram illustrating a quantization operation execution instruction.
  • the quantization operation execution command is one of the instruction commands C5 for the quantization calculation circuit 5.
  • the quantization calculation execution instruction has an instruction field IF in which instructions for the quantization calculation circuit 5 are stored, and a semaphore operation field SF in which operations for the semaphore S and the like are stored.
  • the instruction field IF and the semaphore operation field SF are contained in one instruction as a quantization operation execution instruction.
  • the instruction field IF of the quantization operation execution instruction is a field in which the instruction for the quantization operation circuit 5 is stored.
  • the instruction field IF for example, a command for causing the vector operation circuit 52 and the quantization circuit 53 to perform an operation, the size of the output data f and the quantization parameter p, a memory address, and the like are stored.
  • the semaphore operation field SF of the quantization operation execution instruction stores operations for the semaphore S related to the instruction stored in the instruction field IF.
  • the quantization calculation circuit 5 is a Consumer in the second data flow F2 and a Producer in the third data flow F3. Therefore, the related semaphores S are the second semaphore S2 and the third semaphore S3. Therefore, as shown in FIG. 23, the semaphore operation field SF of the quantization operation execution instruction includes an operation field for the second semaphore S2 and the third semaphore S3.
  • the second semaphore S2 for the second data flow F2 in which the quantization calculation circuit 5 is a Consumer is provided with a P operation field for the read semaphore (S2R) and a V operation field for the write semaphore (S2W).
  • the third semaphore S3 for the third data flow F3 in which the quantization calculation circuit 5 serves as a producer is provided with a P operation field for the write semaphore (S3W) and a V operation field for the read semaphore (S3R).
  • the state controller 54 of the quantization operation circuit 5 responds to the quantization operation execution instruction in which the P operation field and the V operation field are set to "1" in the same manner as the operation of the state controller 44 in response to the convolution operation execution instruction. Check and update the semaphore S.
  • FIG. 24 is a diagram illustrating a DMA transfer execution command.
  • the DMA transfer execution command is one of the command commands C3 for the DMAC3.
  • the DMA transfer execution instruction has an instruction field IF in which an instruction for DMAC3 is stored and a semaphore operation field SF in which operations for the semaphore S and the like are stored.
  • the instruction field IF and the semaphore operation field SF are contained in one instruction as a DMA transfer execution instruction.
  • the instruction field IF of the DMA transfer execution instruction is a field in which the instruction for DMAC3 is stored.
  • the instruction field IF for example, the memory address of the memory transfer source and the memory transfer destination, the transfer data size, and the like are stored.
  • the semaphore operation field SF of the DMA transfer execution instruction stores operations for the semaphore S related to the instruction stored in the instruction field IF.
  • DMAC3 is a producer in the first data flow F1. Therefore, the related semaphore S is the first semaphore S1. Therefore, as shown in FIG. 24, the semaphore operation field SF of the DMA transfer execution command includes an operation field for the first semaphore S1.
  • the first semaphore S1 for the first data flow F1 in which the DMAC3 is a producer is provided with a P operation field for the write semaphore (S1W) and a V operation field for the read semaphore (S1R).
  • the state controller 32 of the DMAC3 confirms the semaphore S for the DMA transfer execution instruction in which the P operation field and the V operation field are set to "1" in the same manner as the operation of the state controller 44 for the convolution operation execution instruction. Update.
  • the NN circuit 100 that can be incorporated into an embedded device such as an IoT device can be operated with high performance.
  • the convolution operation execution instruction, the quantization operation execution instruction, and the DMA transfer execution instruction, the instruction field IF and the semaphore operation field SF are contained in one instruction. Therefore, the number of instruction commands for performing the convolution operation and the like can be reduced. In addition, the processing time for executing instructions such as decoding can be shortened.
  • Modification example 1 In the above embodiment, an example of an instruction in which a plurality of semaphore operation field SFs are contained in one instruction for one instruction field IF is shown, but the mode of the instruction is not limited to this.
  • the instruction may be in a mode in which a plurality of instruction field IFs and a plurality of semaphore operation fields SF associated with each instruction field IF are contained in one instruction.
  • the method of storing the instruction field IF and the semaphore operation field SF in one instruction is not limited to the configuration of the above embodiment.
  • the instruction field IF and the semaphore operation field SF may be divided into a plurality of instructions and stored. If the instruction field IF is associated with the corresponding semaphore operation field SF in the instruction, the same effect can be obtained.
  • the first memory 1 and the second memory 2 are different memories, but the modes of the first memory 1 and the second memory 2 are not limited to this.
  • the first memory 1 and the second memory 2 may be, for example, a first memory area and a second memory area in the same memory.
  • the semaphore S is provided for the first data flow F1, the second data flow F2, and the third data flow F3, but the aspect of the semaphore S is not limited to this.
  • the semaphore S may be provided in, for example, a data flow in which the DMAC 3 writes the weight w to the weight memory 41 and the multiplier 42 reads the weight w.
  • the semapho S may be provided in, for example, a data flow in which the DMAC 3 writes the quantization parameter q to the quantization parameter memory 51 and the quantization circuit 53 reads the quantization parameter q.
  • the data input to the NN circuit 100 described in the above embodiment is not limited to a single format, and can be composed of still images, moving images, sounds, characters, numerical values, and combinations thereof.
  • the data input to the NN circuit 100 can be mounted on an edge device provided with the NN circuit 100 to measure physical quantities such as an optical sensor, a thermometer, a Global Positioning System (GPS) measuring instrument, an angular velocity measuring instrument, and an anemometer. It is not limited to the measurement result in the vessel.
  • Peripheral information such as base station information, vehicle / ship information, weather information, and congestion status information received from peripheral devices via wired or wireless communication, and different information such as financial information and personal information may be combined.
  • the edge device provided with the NN circuit 100 is assumed to be a communication device such as a mobile phone driven by a battery, a smart device such as a personal computer, a digital camera, a game device, a mobile device such as a robot product, but is limited to this. It's not a thing. It is possible to obtain unprecedented effects by limiting the peak power that can be supplied by Power on Ethernet (PoE), reducing product heat generation, or using it for products that are highly required to be driven for a long time. For example, by applying it to in-vehicle cameras mounted on vehicles and ships, surveillance cameras installed in public facilities and on the streets, etc., it is possible not only to realize long-time shooting, but also to contribute to weight reduction and high durability. .. Further, the same effect can be obtained by applying it to display devices such as televisions and displays, medical devices such as medical cameras and surgical robots, and work robots used at manufacturing sites and construction sites.
  • PoE Power on Ethernet
  • the NN circuit 100 may realize a part or all of the NN circuit 100 by using one or more processors.
  • the NN circuit 100 may realize a part or all of the input layer or the output layer by software processing by a processor.
  • a part of the input layer or the output layer realized by software processing is, for example, data normalization or conversion. This makes it possible to support various input formats or output formats.
  • the software executed by the processor may be rewritable by using a communication means or an external medium.
  • the NN circuit 100 may be realized by combining a part of the processing in the CNN 200 with a Graphics Processing Unit (GPU) or the like on the cloud.
  • the NN circuit 100 performs further processing on the cloud in addition to the processing performed on the edge device provided with the NN circuit 100, and processing on the edge device in addition to the processing on the cloud. More complicated processing can be realized with less resources. According to such a configuration, the NN circuit 100 can reduce the amount of communication between the edge device and the cloud by processing distribution.
  • the calculation performed by the NN circuit 100 was at least a part of the learned CNN 200, but the target of the calculation performed by the NN circuit 100 is not limited to this.
  • the operation performed by the NN circuit 100 may be at least a part of a trained neural network that repeats two types of operations, such as a convolution operation and a quantization operation.
  • the present invention can be applied to the calculation of neural networks.

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Abstract

ニューラルネットワーク回路の制御方法は、第一メモリと、畳み込み演算を行う畳み込み演算回路と、第二メモリと、量子化演算回路と、第二ライトセマフォと、第二リードセマフォと、第三ライトセマフォと、第三リードセマフォと、を備えるニューラルネットワーク回路の制御方法であって、前記第三リードセマフォおよび前記第二ライトセマフォに基づき、前記畳み込み演算回路に前記畳み込み演算を実施させる。

Description

ニューラルネットワーク回路の制御方法
　本発明は、ニューラルネットワーク回路の制御方法に関する。本願は、２０２０年０４月１３日に、日本国に出願された特願２０２０－０７１９３３号に基づき優先権を主張し、その内容をここに援用する。
　近年、畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ：ＣＮＮ）が画像認識等のモデルとして用いられている。畳み込みニューラルネットワークは、畳み込み層やプーリング層を有する多層構造であり、畳み込み演算等の多数の演算を必要とする。畳み込みニューラルネットワークによる演算を高速化する演算手法が様々考案されている（特許文献１など）。
特開２０１８－０７７８２９号公報
　一方で、ＩｏＴ機器などの組み込み機器においても畳み込みニューラルネットワークを利用した画像認識等を実現することが望まれている。組み込み機器においては、特許文献1等に記載された大規模な専用回路を組み込むことは難しい。また、ＣＰＵやメモリ等のハードウェアリソースが限られた組み込み機器においては、畳み込みニューラルネットワークの十分な演算性能をソフトウェアのみにより実現することは難しい。
　上記事情を踏まえ、本発明は、ＩｏＴ機器などの組み込み機器に組み込み可能なニューラルネットワーク回路を高性能に動作させることができるニューラルネットワーク回路の制御方法を提供することを目的とする。
　上記課題を解決するために、この発明は以下の手段を提案している。
　本発明の第一の態様に係るニューラルネットワーク回路の制御方法は、入力データを格納する第一メモリと、前記第一メモリに格納された前記入力データに対して畳み込み演算を行う畳み込み演算回路と、前記畳み込み演算回路の畳み込み演算出力データを格納する第二メモリと、前記第二メモリに格納された前記畳み込み演算出力データに対して量子化演算を行う量子化演算回路と、前記畳み込み演算回路による前記第二メモリに対する書き込みを制限する第二ライトセマフォと、前記量子化演算回路による前記第二メモリからの読み出しを制限する第二リードセマフォと、前記量子化演算回路による前記第一メモリに対する書き込みを制限する第三ライトセマフォと、前記畳み込み演算回路による前記第一メモリからの読み出しを制限する第三リードセマフォと、を備えるニューラルネットワーク回路の制御方法であって、前記第三リードセマフォおよび前記第二ライトセマフォに基づき、前記畳み込み演算回路に前記畳み込み演算を実施させる。
　本発明のニューラルネットワーク回路の制御方法は、ＩｏＴ機器などの組み込み機器に組み込み可能なニューラルネットワーク回路を高性能に動作させることができる。
畳み込みニューラルネットワークを示す図である。 畳み込み層が行う畳み込み演算を説明する図である。 畳み込み演算のデータの展開を説明する図である。 第一実施形態に係るニューラルネットワーク回路の全体構成を示す図である。 同ニューラルネットワーク回路の動作例を示すタイミングチャートである。 同ニューラルネットワーク回路の他の動作例を示すタイミングチャートである。 同ニューラルネットワーク回路のＤＭＡＣの内部ブロック図である。 同ＤＭＡＣの制御回路のステート遷移図である。 同ニューラルネットワーク回路の畳み込み演算回路の内部ブロック図である。 同畳み込み演算回路の乗算器の内部ブロック図である。 同乗算器の積和演算ユニットの内部ブロック図である。 同畳み込み演算回路のアキュムレータ回路の内部ブロック図である。 同アキュムレータ回路のアキュムレータユニットの内部ブロック図である。 同ニューラルネットワーク回路の量子化演算回路の内部ブロック図である。 同量子化演算回路のベクトル演算回路と量子化回路の内部ブロック図である。 演算ユニットのブロック図である。 同量子化回路のベクトル量子化ユニットの内部ブロック図である。 セマフォによる同ニューラルネットワーク回路の制御を説明する図である。 第一データフローのタイミングチャートである。 第二データフローのタイミングチャートである。 畳み込み演算実施命令を説明する図である。 畳み込み演算命令の具体例を示す図である。 量子化演算実施命令を説明する図である。 ＤＭＡ転送実施命令を説明する図である。
（第一実施形態）
　本発明の第一実施形態について、図１から図２４を参照して説明する。
　図１は、畳み込みニューラルネットワーク２００（以下、「ＣＮＮ２００」という）を示す図である。第一実施形態に係るニューラルネットワーク回路１００（以下、「ＮＮ回路１００」という）が行う演算は、推論時に使用する学習済みのＣＮＮ２００の少なくとも一部である。
［ＣＮＮ２００］
　ＣＮＮ２００は、畳み込み演算を行う畳み込み層２１０と、量子化演算を行う量子化演算層２２０と、出力層２３０と、を含む多層構造のネットワークである。ＣＮＮ２００の少なくとも一部において、畳み込み層２１０と量子化演算層２２０とが交互に連結されている。ＣＮＮ２００は、画像認識や動画認識に広く使われるモデルである。ＣＮＮ２００は、全結合層などの他の機能を有する層（レイヤ）をさらに有してもよい。
　図２は、畳み込み層２１０が行う畳み込み演算を説明する図である。
　畳み込み層２１０は、入力データａに対して重みｗを用いた畳み込み演算を行う。畳み込み層２１０は、入力データａと重みｗとを入力とする積和演算を行う。
　畳み込み層２１０への入力データａ（アクティベーションデータ、特徴マップともいう）は、画像データ等の多次元データである。本実施形態において、入力データａは、要素（ｘ，ｙ，ｃ）からなる３次元テンソルである。ＣＮＮ２００の畳み込み層２１０は、低ビットの入力データａに対して畳み込み演算を行う。本実施形態において、入力データａの要素は、２ビットの符号なし整数（０，１，２，３）である。入力データａの要素は、例えば、４ビットや８ビット符号なし整数でもよい。
　ＣＮＮ２００に入力される入力データが、例えば３２ビットの浮動小数点型など、畳み込み層２１０への入力データａと形式が異なる場合、ＣＮＮ２００は畳み込み層２１０の前に型変換や量子化を行う入力層をさらに有してもよい。
　畳み込み層２１０の重みｗ（フィルタ、カーネルともいう）は、学習可能なパラメータである要素を有する多次元データである。本実施形態において、重みｗは、要素（ｉ，ｊ，ｃ，ｄ）からなる４次元テンソルである。重みｗは、要素（ｉ，ｊ，ｃ）からなる３次元テンソル（以降、「重みｗｏ」という）をｄ個有している。学習済みのＣＮＮ２００における重みｗは、学習済みのデータである。ＣＮＮ２００の畳み込み層２１０は、低ビットの重みｗを用いて畳み込み演算を行う。本実施形態において、重みｗの要素は、１ビットの符号付整数（０，１）であり、値「０」は＋１を表し、値「１」は－１を表す。
　畳み込み層２１０は、式１に示す畳み込み演算を行い、出力データｆを出力する。式１において、ｓはストライドを示す。図２において点線で示された領域は、入力データａに対して重みｗｏが適用される領域ａｏ（以降、「適用領域ａｏ」という）の一つを示している。適用領域ａｏの要素は、（ｘ＋ｉ，ｙ＋ｊ，ｃ）で表される。
Figure JPOXMLDOC01-appb-M000001
　量子化演算層２２０は、畳み込み層２１０が出力する畳み込み演算の出力に対して量子化などを実施する。量子化演算層２２０は、プーリング層２２１と、Ｂａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎ層２２２と、活性化関数層２２３と、量子化層２２４と、を有する。
　プーリング層２２１は、畳み込み層２１０が出力する畳み込み演算の出力データｆに対して平均プーリング（式２）やＭＡＸプーリング（式３）などの演算を実施して、畳み込み層２１０の出力データｆを圧縮する。式２および式３において、ｕは入力テンソルを示し、ｖは出力テンソルを示し、Ｔはプーリング領域の大きさを示す。式３において、ｍａｘはＴに含まれるｉとｊの組み合わせに対するｕの最大値を出力する関数である。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　Ｂａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎ層２２２は、量子化演算層２２０やプーリング層２２１の出力データに対して、例えば式４に示すような演算によりデータ分布の正規化を行う。式４において、ｕは入力テンソルを示し、ｖは出力テンソルを示し、αはスケールを示し、βはバイアスを示す。学習済みのＣＮＮ２００において、αおよびβは学習済みの定数ベクトルである。
Figure JPOXMLDOC01-appb-M000004
　活性化関数層２２３は、量子化演算層２２０やプーリング層２２１やＢａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎ層２２２の出力に対してＲｅＬＵ（式５）などの活性化関数の演算を行う。式５において、ｕは入力テンソルであり、ｖは出力テンソルである。式５において、ｍａｘは引数のうち最も大きい数値を出力する関数である。
Figure JPOXMLDOC01-appb-M000005
　量子化層２２４は、量子化パラメータに基づいて、プーリング層２２１や活性化関数層２２３の出力に対して例えば式６に示すような量子化を行う。式６に示す量子化は、入力テンソルｕを２ビットにビット削減している。式６において、ｑ(ｃ)は量子化パラメータのベクトルである。学習済みのＣＮＮ２００において、ｑ(ｃ)は学習済みの定数ベクトルである。式６における不等号「≦」は「＜」であってもよい。
Figure JPOXMLDOC01-appb-M000006
　出力層２３０は、恒等関数やソフトマックス関数等によりＣＮＮ２００の結果を出力する層である。出力層２３０の前段のレイヤは、畳み込み層２１０であってもよいし、量子化演算層２２０であってもよい。
　ＣＮＮ２００は、量子化された量子化層２２４の出力データが、畳み込み層２１０に入力されるため、量子化を行わない他の畳み込みニューラルネットワークと比較して、畳み込み層２１０の畳み込み演算の負荷が小さい。
［畳み込み演算の分割］
　ＮＮ回路１００は、畳み込み層２１０の畳み込み演算（式１）の入力データを部分テンソルに分割して演算する。部分テンソルへの分割方法や分割数は特に限定されない。部分テンソルは、例えば、入力データａ（ｘ＋ｉ，ｙ＋ｊ，ｃ）をａ（ｘ＋ｉ，ｙ＋ｊ，ｃｏ）に分割することにより形成される。なお、ＮＮ回路１００は、畳み込み層２１０の畳み込み演算（式１）の入力データを分割せずに演算することもできる。
　畳み込み演算の入力データ分割において、式１における変数ｃは、式７に示すように、サイズＢｃのブロックで分割される。また、式１における変数ｄは、式８に示すように、サイズＢｄのブロックで分割される。式７において、ｃｏはオフセットであり、ｃｉは０から(Ｂｃ－１)までのインデックスである。式８において、ｄｏはオフセットであり、ｄｉは０から(Ｂｄ－１)までのインデックスである。なお、サイズＢｃとサイズＢｄは同じであってもよい。
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
　式１における入力データａ（ｘ＋ｉ，ｙ＋ｊ，ｃ）は、ｃ軸方向においてサイズＢｃにより分割され、分割された入力データａ（ｘ＋ｉ，ｙ＋ｊ，ｃｏ）で表される。以降の説明において、分割された入力データａを「分割入力データａ」ともいう。
　式１における重みｗ（ｉ，ｊ，ｃ，ｄ）は、ｃ軸方向においてサイズＢｃおよびｄ軸方向においてサイズＢｄにより分割され、分割された重みｗ（ｉ，ｊ，ｃｏ，ｄｏ）で表される。以降の説明において、分割された重みｗを「分割重みｗ」ともいう。
　サイズＢｄにより分割された出力データｆ（ｘ，ｙ，ｄｏ）は、式９により求まる。分割された出力データｆ（ｘ，ｙ，ｄｏ）を組み合わせることで、最終的な出力データｆ（ｘ，ｙ，ｄ）を算出できる。
Figure JPOXMLDOC01-appb-M000009
［畳み込み演算のデータの展開］
　ＮＮ回路１００は、畳み込み層２１０の畳み込み演算における入力データａおよび重みｗを展開して畳み込み演算を行う。
　図３は、畳み込み演算のデータの展開を説明する図である。
　分割入力データａ（ｘ＋ｉ、ｙ＋ｊ、ｃｏ）は、Ｂｃ個の要素を持つベクトルデータに展開される。分割入力データａの要素は、ｃｉでインデックスされる（０≦ｃｉ＜Ｂｃ）。以降の説明において、ｉ，ｊごとにベクトルデータに展開された分割入力データａを「入力ベクトルＡ」ともいう。入力ベクトルＡは、分割入力データａ（ｘ＋ｉ、ｙ＋ｊ、ｃｏ×Ｂｃ）から分割入力データａ（ｘ＋ｉ、ｙ＋ｊ、ｃｏ×Ｂｃ＋（Ｂｃ－１））までを要素とする。
　分割重みｗ（ｉ，ｊ，ｃｏ、ｄｏ）は、Ｂｃ×Ｂｄ個の要素を持つマトリクスデータに展開される。マトリクスデータに展開された分割重みｗの要素は、ｃｉとｄｉでインデックスされる（０≦ｄｉ＜Ｂｄ）。以降の説明において、ｉ，ｊごとにマトリクスデータに展開された分割重みｗを「重みマトリクスＷ」ともいう。重みマトリクスＷは、分割重みｗ（ｉ，ｊ，ｃｏ×Ｂｃ、ｄｏ×Ｂｄ）から分割重みｗ（ｉ，ｊ，ｃｏ×Ｂｃ＋（Ｂｃ－１）、ｄｏ×Ｂｄ＋（Ｂｄ－１））までを要素とする。
　入力ベクトルＡと重みマトリクスＷとを乗算することで、ベクトルデータが算出される。ｉ，ｊ，ｃｏごとに算出されたベクトルデータを３次元テンソルに整形することで、出力データｆ（ｘ，ｙ，ｄｏ）を得ることができる。このようなデータの展開を行うことで、畳み込み層２１０の畳み込み演算を、ベクトルデータとマトリクスデータとの乗算により実施できる。
［ＮＮ回路１００］
　図４は、本実施形態に係るＮＮ回路１００の全体構成を示す図である。
　ＮＮ回路１００は、第一メモリ１と、第二メモリ２と、ＤＭＡコントローラ３（以下、「ＤＭＡＣ３」ともいう）と、畳み込み演算回路４と、量子化演算回路５と、コントローラ６と、を備える。ＮＮ回路１００は、第一メモリ１および第二メモリ２を介して、畳み込み演算回路４と量子化演算回路５とがループ状に形成されていることを特徴とする。
　第一メモリ（第一メモリユニット）１は、例えばＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）などで構成された揮発性のメモリ等の書き換え可能なメモリである。第一メモリ１には、ＤＭＡＣ３やコントローラ６を介してデータの書き込みおよび読み出しが行われる。第一メモリ１は、畳み込み演算回路４の入力ポートと接続されており、畳み込み演算回路４は第一メモリ１からデータを読み出すことができる。また、第一メモリ１は、量子化演算回路５の出力ポートと接続されており、量子化演算回路５は第一メモリ１にデータを書き込むことができる。外部ホストＣＰＵは、第一メモリ１に対するデータの書き込みや読み出しにより、ＮＮ回路１００に対するデータの入出力を行うことができる。
　第二メモリ（第二メモリユニット）２は、例えばＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）などで構成された揮発性のメモリ等の書き換え可能なメモリである。第二メモリ２には、ＤＭＡＣ３やコントローラ６を介してデータの書き込みおよび読み出しが行われる。第二メモリ２は、量子化演算回路５の入力ポートと接続されており、量子化演算回路５は第二メモリ２からデータを読み出すことができる。また、第二メモリ２は、畳み込み演算回路４の出力ポートと接続されており、畳み込み演算回路４は第二メモリ２にデータを書き込むことができる。外部ホストＣＰＵは、第二メモリ２に対するデータの書き込みや読み出しにより、ＮＮ回路１００に対するデータの入出力を行うことができる。
　ＤＭＡＣ３は、外部バスＥＢに接続されており、ＤＲＡＭなどの外部メモリと第一メモリ１との間のデータ転送を行う。また、ＤＭＡＣ３は、ＤＲＡＭなどの外部メモリと第二メモリ２との間のデータ転送を行う。また、ＤＭＡＣ３は、ＤＲＡＭなどの外部メモリと畳み込み演算回路４との間のデータ転送を行う。また、ＤＭＡＣ３は、ＤＲＡＭなどの外部メモリと量子化演算回路５との間のデータ転送を行う。
　畳み込み演算回路４は、学習済みのＣＮＮ２００の畳み込み層２１０における畳み込み演算を行う回路である。畳み込み演算回路４は、第一メモリ１に格納された入力データａを読み出し、入力データａに対して畳み込み演算を実施する。畳み込み演算回路４は、畳み込み演算の出力データｆ（以降、「畳み込み演算出力データ」ともいう）を第二メモリ２に書き込む。
　量子化演算回路５は、学習済みのＣＮＮ２００の量子化演算層２２０における量子化演算の少なくとも一部を行う回路である。量子化演算回路５は、第二メモリ２に格納された畳み込み演算の出力データｆを読み出し、畳み込み演算の出力データｆに対して量子化演算（プーリング、Ｂａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎ、活性化関数、および量子化のうち少なくとも量子化を含む演算）を行う。量子化演算回路５は、量子化演算の出力データ（以降、「量子化演算出力データ」ともいう）を第一メモリ１に書き込む。
　コントローラ６は、外部バスＥＢに接続されており、外部のホストＣＰＵのスレーブとして動作する。コントローラ６は、パラメータレジスタや状態レジスタを含むレジスタ６１を有している。パラメータレジスタは、ＮＮ回路１００の動作を制御するレジスタである。状態レジスタはセマフォＳを含むＮＮ回路１００の状態を示すレジスタである。外部ホストＣＰＵは、コントローラ６を経由して、レジスタ６１にアクセスできる。
　コントローラ６は、内部バスＩＢを介して、第一メモリ１と、第二メモリ２と、ＤＭＡＣ３と、畳み込み演算回路４と、量子化演算回路５と、接続されている。外部ホストＣＰＵは、コントローラ６を経由して、各ブロックに対してアクセスできる。例えば、外部ホストＣＰＵは、コントローラ６を経由して、ＤＭＡＣ３や畳み込み演算回路４や量子化演算回路５に対する命令を指示することができる。また、ＤＭＡＣ３や畳み込み演算回路４や量子化演算回路５は、内部バスＩＢを介して、コントローラ６が有する状態レジスタ（セマフォＳを含む）を更新できる。状態レジスタ（セマフォＳを含む）は、ＤＭＡＣ３や畳み込み演算回路４や量子化演算回路５と接続された専用配線を介して更新されるように構成されていてもよい。
　ＮＮ回路１００は、第一メモリ１や第二メモリ２等を有するため、ＤＲＡＭなどの外部メモリからのＤＭＡＣ３によるデータ転送において、重複するデータのデータ転送の回数を低減できる。これにより、メモリアクセスにより発生する消費電力を大幅に低減することができる。
［ＮＮ回路１００の動作例１］
　図５は、ＮＮ回路１００の動作例を示すタイミングチャートである。
　ＤＭＡＣ３は、レイヤ１の入力データａを第一メモリ１に格納する。ＤＭＡＣ３は、畳み込み演算回路４が行う畳み込み演算の順序にあわせて、レイヤ１の入力データａを分割して第一メモリ１に転送してもよい。
　畳み込み演算回路４は、第一メモリ１に格納されたレイヤ１の入力データａを読み出す。畳み込み演算回路４は、レイヤ１の入力データａに対して図１に示すレイヤ１の畳み込み演算を行う。レイヤ１の畳み込み演算の出力データｆは、第二メモリ２に格納される。
　量子化演算回路５は、第二メモリ２に格納されたレイヤ１の出力データｆを読み出す。量子化演算回路５は、レイヤ１の出力データｆに対してレイヤ２の量子化演算を行う。レイヤ２の量子化演算の出力データは、第一メモリ１に格納される。
　畳み込み演算回路４は、第一メモリ１に格納されたレイヤ２の量子化演算の出力データを読み出す。畳み込み演算回路４は、レイヤ２の量子化演算の出力データを入力データａとしてレイヤ３の畳み込み演算を行う。レイヤ３の畳み込み演算の出力データｆは、第二メモリ２に格納される。
　畳み込み演算回路４は、第一メモリ１に格納されたレイヤ２Ｍ－２（Ｍは自然数）の量子化演算の出力データを読み出す。畳み込み演算回路４は、レイヤ２Ｍ－２の量子化演算の出力データを入力データａとしてレイヤ２Ｍ－１の畳み込み演算を行う。レイヤ２Ｍ－１の畳み込み演算の出力データｆは、第二メモリ２に格納される。
　量子化演算回路５は、第二メモリ２に格納されたレイヤ２Ｍ－１の出力データｆを読み出す。量子化演算回路５は、２Ｍ－１レイヤの出力データｆに対してレイヤ２Ｍの量子化演算を行う。レイヤ２Ｍの量子化演算の出力データは、第一メモリ１に格納される。
　畳み込み演算回路４は、第一メモリ１に格納されたレイヤ２Ｍの量子化演算の出力データを読み出す。畳み込み演算回路４は、レイヤ２Ｍの量子化演算の出力データを入力データａとしてレイヤ２Ｍ＋１の畳み込み演算を行う。レイヤ２Ｍ＋１の畳み込み演算の出力データｆは、第二メモリ２に格納される。
　畳み込み演算回路４と量子化演算回路５とが交互に演算を行い、図１に示すＣＮＮ２００の演算を進めていく。ＮＮ回路１００は、畳み込み演算回路４が時分割によりレイヤ２Ｍ－１とレイヤ２Ｍ＋１の畳み込み演算を実施する。また、ＮＮ回路１００は、量子化演算回路５が時分割によりレイヤ２Ｍ－２とレイヤ２Ｍの量子化演算を実施する。そのため、ＮＮ回路１００は、レイヤごとに別々の畳み込み演算回路４と量子化演算回路５を実装する場合と比較して、回路規模が著しく小さい。
　ＮＮ回路１００は、複数のレイヤの多層構造であるＣＮＮ２００の演算を、ループ状に形成された回路により演算する。ＮＮ回路１００は、ループ状の回路構成により、ハードウェア資源を効率的に利用できる。なお、ＮＮ回路１００は、ループ状に回路を形成するために、各レイヤで変化する畳み込み演算回路４や量子化演算回路５におけるパラメータは適宜更新される。
　ＣＮＮ２００の演算にＮＮ回路１００により実施できない演算が含まれる場合、ＮＮ回路１００は外部ホストＣＰＵなどの外部演算デバイスに中間データを転送する。外部演算デバイスが中間データに対して演算を行った後、外部演算デバイスによる演算結果は第一メモリ１や第二メモリ２に入力される。ＮＮ回路１００は、外部演算デバイスによる演算結果に対する演算を再開する。
［ＮＮ回路１００の動作例２］
　図６は、ＮＮ回路１００の他の動作例を示すタイミングチャートである。
　ＮＮ回路１００は、入力データａを部分テンソルに分割して、時分割により部分テンソルに対する演算を行ってもよい。部分テンソルへの分割方法や分割数は特に限定されない。
　図６は、入力データａを二つの部分テンソルに分解した場合の動作例を示している。分解された部分テンソルを、「第一部分テンソルａ1」、「第二部分テンソルａ2」とする。例えば、レイヤ２Ｍ－１の畳み込み演算は、第一部分テンソルａ1に対応する畳み込み演算（図６において、「レイヤ２Ｍ－１（ａ1）」と表記）と、第二部分テンソルａ2に対応する畳み込み演算（図６において、「レイヤ２Ｍ－１（ａ2）」と表記）と、に分解される。
　第一部分テンソルａ1に対応する畳み込み演算および量子化演算と、第二部分テンソルａ2に対応する畳み込み演算および量子化演算とは、図６に示すように、独立して実施することができる。
　畳み込み演算回路４は、第一部分テンソルａ1に対応するレイヤ２Ｍ－１の畳み込み演算（図６において、レイヤ２Ｍ－１（ａ1）で示す演算）を行う。その後、畳み込み演算回路４は、第二部分テンソルａ２に対応するレイヤ２Ｍ－１の畳み込み演算（図６において、レイヤ２Ｍ－１（ａ２）で示す演算）を行う。また、量子化演算回路５は、第一部分テンソルａ1に対応するレイヤ２Ｍの量子化演算（図６において、レイヤ２Ｍ（ａ1）で示す演算）を行う。このように、ＮＮ回路１００は、第二部分テンソルａ２に対応するレイヤ２Ｍ－１の畳み込み演算と、第一部分テンソルａ1に対応するレイヤ２Ｍの量子化演算と、を並列に実施できる。
　次に、畳み込み演算回路４は、第一部分テンソルａ1に対応するレイヤ２Ｍ＋１の畳み込み演算（図６において、レイヤ２Ｍ＋１（ａ1）で示す演算）を行う。また、量子化演算回路５は、第二部分テンソルａ２に対応するレイヤ２Ｍの量子化演算（図６において、レイヤ２Ｍ（ａ２）で示す演算）を行う。このように、ＮＮ回路１００は、第一部分テンソルａ1に対応するレイヤ２Ｍ＋１の畳み込み演算と、第二部分テンソルａ２に対応するレイヤ２Ｍの量子化演算と、を並列に実施できる。
　第一部分テンソルａ1に対応する畳み込み演算および量子化演算と、第二部分テンソルａ2に対応する畳み込み演算および量子化演算とは、独立して実施することができる。そのため、ＮＮ回路１００は、例えば、第一部分テンソルａ1に対応するレイヤ２Ｍ－１の畳み込み演算と、第二部分テンソルａ２に対応するレイヤ２Ｍ＋２の量子化演算と、を並列に実施してもよい。すなわち、ＮＮ回路１００が並列で演算する畳み込み演算と量子化演算は、連続するレイヤの演算に限定されない。
　入力データａを部分テンソルに分割することで、ＮＮ回路１００は畳み込み演算回路４と量子化演算回路５とを並列して動作させることができる。その結果、畳み込み演算回路４と量子化演算回路５が待機する時間が削減され、ＮＮ回路１００の演算処理効率が向上する。図６に示す動作例において分割数は２であったが、分割数が２より大きい場合も同様に、ＮＮ回路１００は畳み込み演算回路４と量子化演算回路５とを並列して動作させることができる。
　例えば、入力データａが「第一部分テンソルａ1」、「第二部分テンソルａ2」および「第三部分テンソルａ３」に分割される場合、ＮＮ回路１００は、第二部分テンソルａ２に対応するレイヤ２Ｍ－１の畳み込み演算と、第三部分テンソルａ３に対応するレイヤ２Ｍの量子化演算と、を並列に実施してもよい。演算の順序は、第一メモリ１および第二メモリ２における入力データａの格納状況によって適宜変更される。
　なお、部分テンソルに対する演算方法としては、同一レイヤにおける部分テンソルの演算を畳み込み演算回路４または量子化演算回路５で行った後に次のレイヤにおける部分テンソルの演算を行う例（方法１）を示した。例えば、図６に示すように、畳み込み演算回路４において、第一部分テンソルａ1および第二部分テンソルａ２に対応するレイヤ２Ｍ－１の畳み込み演算（図６において、レイヤ２Ｍ－１（ａ1）およびレイヤ２Ｍ－１（ａ２）で示す演算）を行った後に、第一部分テンソルａ1および第二部分テンソルａ２に対応するレイヤ２Ｍ＋１の畳み込み演算（図６において、レイヤ２Ｍ＋１（ａ1）およびレイヤ２Ｍ＋１（ａ２）で示す演算）を実施している。
　しかしながら、部分テンソルに対する演算方法はこれに限られない。部分テンソルに対する演算方法は、複数レイヤにおける一部の部分テンソルの演算をした後に残部の部分テンソルの演算を実施する方法でもよい（方法２）。例えば、畳み込み演算回路４において、第一部分テンソルａ1に対応するレイヤ２Ｍ－１および第一部分テンソルａ1に対応するレイヤ２Ｍ＋１の畳み込み演算を行った後に、第二部分テンソルａ２に対応するレイヤ２Ｍ－１および第二部分テンソルａ２に対応するレイヤ２Ｍ＋１の畳み込み演算を実施してもよい。
　また、部分テンソルに対する演算方法は、方法１と方法２とを組み合わせて部分テンソルを演算する方法でもよい。ただし、方法２を用いる場合は、部分テンソルの演算順序に関する依存関係に従って演算を実施する必要がある。
　次に、ＮＮ回路１００の各構成に関して詳しく説明する。
［ＤＭＡＣ３］
　図７は、ＤＭＡＣ３の内部ブロック図である。
　ＤＭＡＣ３は、データ転送回路３１と、ステートコントローラ３２と、を有する。ＤＭＡＣ３は、データ転送回路３１に対する専用のステートコントローラ３２を有しており、命令コマンドが入力されると、外部のコントローラを必要とせずにＤＭＡデータ転送を実施できる。
　データ転送回路３１は、外部バスＥＢに接続されており、ＤＲＡＭなどの外部メモリと第一メモリ１との間のＤＭＡデータ転送を行う。また、データ転送回路３１は、ＤＲＡＭなどの外部メモリと第二メモリ２との間のＤＭＡデータ転送を行う。また、データ転送回路３１は、ＤＲＡＭなどの外部メモリと畳み込み演算回路４との間のデータ転送を行う。また、データ転送回路３１は、ＤＲＡＭなどの外部メモリと量子化演算回路５との間のデータ転送を行う。データ転送回路３１のＤＭＡチャンネル数は限定されない。例えば、第一メモリ１と第二メモリ２のそれぞれに専用のＤＭＡチャンネルを有していてもよい。
　ステートコントローラ３２は、データ転送回路３１のステートを制御する。また、ステートコントローラ３２は、内部バスＩＢを介してコントローラ６と接続されている。ステートコントローラ３２は、命令キュー３３と制御回路３４とを有する。
　命令キュー３３は、ＤＭＡＣ３用の命令コマンドＣ３が格納されるキューであり、例えばＦＩＦＯメモリで構成される。命令キュー３３には、内部バスＩＢ経由で１つ以上の命令コマンドＣ３が書き込まれる。
　制御回路３４は、命令コマンドＣ３をデコードし、命令コマンドＣ３に基づいて順次データ転送回路３１を制御するステートマシンである。制御回路３４は、論理回路により実装されていてもよいし、ソフトウェアによって制御されるＣＰＵによって実装されていてもよい。
　図８は、制御回路３４のステート遷移図である。
　制御回路３４は、命令キュー３３に命令コマンドＣ３が入力されると（Ｎｏｔ　ｅｍｐｔｙ）、アイドルステートＳＴ１からデコードステートＳＴ２に遷移する。
　制御回路３４は、デコードステートＳＴ２において、命令キュー３３から出力される命令コマンドＣ３をデコードする。また、制御回路３４は、コントローラ６のレジスタ６１に格納されたセマフォＳを読み出し、命令コマンドＣ３において指示されたデータ転送回路３１の動作を実行可能であるかを判定する。実行不能である場合（Ｎｏｔ　ｒｅａｄｙ）、制御回路３４は実行可能となるまで待つ（Ｗａｉｔ）。実行可能である場合（ｒｅａｄｙ）、制御回路３４はデコードステートＳＴ２から実行ステートＳＴ３に遷移する。
　制御回路３４は、実行ステートＳＴ３において、データ転送回路３１を制御して、データ転送回路３１に命令コマンドＣ３において指示された動作を実施させる。制御回路３４は、データ転送回路３１の動作が終わると、命令キュー３３から実行を終えた命令コマンドＣ３を取り除くとともに、コントローラ６のレジスタ６１に格納されたセマフォＳを更新する。制御回路３４は、命令キュー３３に命令がある場合（Ｎｏｔ　ｅｍｐｔｙ）、実行ステートＳＴ３からデコードステートＳＴ２に遷移する。制御回路３４は、命令キュー３３に命令がない場合（ｅｍｐｔｙ）、実行ステートＳＴ３からアイドルステートＳＴ１に遷移する。
［畳み込み演算回路４］
　図９は、畳み込み演算回路４の内部ブロック図である。
　畳み込み演算回路４は、重みメモリ４１と、乗算器４２と、アキュムレータ回路４３と、ステートコントローラ４４と、を有する。畳み込み演算回路４は、乗算器４２およびアキュムレータ回路４３に対する専用のステートコントローラ４４を有しており、命令コマンドが入力されると、外部のコントローラを必要とせずに畳み込み演算を実施できる。
　重みメモリ４１は、畳み込み演算に用いる重みｗが格納されるメモリであり、例えばＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）などで構成された揮発性のメモリ等の書き換え可能なメモリである。ＤＭＡＣ３は、ＤＭＡ転送により、畳み込み演算に必要な重みｗを重みメモリ４１に書き込む。
　図１０は、乗算器４２の内部ブロック図である。
　乗算器４２は、入力ベクトルＡと重みマトリクスＷとを乗算する。入力ベクトルＡは、上述したように、分割入力データａ（ｘ＋ｉ、ｙ＋ｊ、ｃｏ）がｉ、ｊごとに展開されたＢｃ個の要素を持つベクトルデータである。また、重みマトリクスＷは、分割重みｗ（ｉ，ｊ，ｃｏ、ｄｏ）がｉ、ｊごとに展開されたＢｃ×Ｂｄ個の要素を持つマトリクスデータである。乗算器４２は、Ｂｃ×Ｂｄ個の積和演算ユニット４７を有し、入力ベクトルＡと重みマトリクスＷとを乗算を並列して実施できる。
　乗算器４２は、乗算に必要な入力ベクトルＡと重みマトリクスＷを、第一メモリ１および重みメモリ４１から読み出して乗算を実施する。乗算器４２は、Ｂｄ個の積和演算結果Ｏ（ｄｉ）を出力する。
　図１１は、積和演算ユニット４７の内部ブロック図である。
　積和演算ユニット４７は、入力ベクトルＡの要素Ａ（ｃｉ）と、重みマトリクスＷの要素Ｗ（ｃｉ，ｄｉ）との乗算を実施する。また、積和演算ユニット４７は、乗算結果と他の積和演算ユニット４７の乗算結果Ｓ（ｃｉ，ｄｉ）と加算する。積和演算ユニット４７は、加算結果Ｓ（ｃｉ＋１，ｄｉ）を出力する。要素Ａ（ｃｉ）は、２ビットの符号なし整数（０，１，２，３）である。要素Ｗ（ｃｉ，ｄｉ）は、１ビットの符号付整数（０，１）であり、値「０」は＋１を表し、値「１」は－１を表す。
　積和演算ユニット４７は、反転器（インバータ）４７ａと、セレクタ４７ｂと、加算器４７ｃと、を有する。積和演算ユニット４７は、乗算器を用いず、反転器４７ａおよびセレクタ４７ｂのみを用いて乗算を行う。セレクタ４７ｂは、要素Ｗ（ｃｉ，ｄｉ）が「０」の場合、要素Ａ（ｃｉ）の入力を選択する。セレクタ４７ｂは、要素Ｗ（ｃｉ，ｄｉ）が「１」の場合、要素Ａ（ｃｉ）を反転器により反転させた補数を選択する。要素Ｗ（ｃｉ，ｄｉ）は、加算器４７ｃのＣａｒｒｙ－ｉｎにも入力される。加算器４７ｃは、要素Ｗ（ｃｉ，ｄｉ）が「０」のとき、Ｓ（ｃｉ，ｄｉ）に要素Ａ（ｃｉ）を加算した値を出力する。加算器４７ｃは、Ｗ（ｃｉ，ｄｉ）が「１」のとき、Ｓ（ｃｉ，ｄｉ）から要素Ａ（ｃｉ）を減算した値を出力する。
　図１２は、アキュムレータ回路４３の内部ブロック図である。
　アキュムレータ回路４３は、乗算器４２の積和演算結果Ｏ（ｄｉ）を第二メモリ２にアキュムレートする。アキュムレータ回路４３は、Ｂｄ個のアキュムレータユニット４８を有し、Ｂｄ個の積和演算結果Ｏ（ｄｉ）を並列して第二メモリ２にアキュムレートできる。
　図１３は、アキュムレータユニット４８の内部ブロック図である。
　アキュムレータユニット４８は、加算器４８ａと、マスク部４８ｂとを有している。加算器４８ａは、積和演算結果Ｏの要素Ｏ（ｄｉ）と、第二メモリ２に格納された式１に示す畳み込み演算の途中経過である部分和と、を加算する。加算結果は、要素あたり１６ビットである。加算結果は、要素あたり１６ビットに限定されず、例えば要素あたり１５ビットや１７ビットであってもよい。
　加算器４８ａは、加算結果を第二メモリ２の同一アドレスに書き込む。マスク部４８ｂは、初期化信号ｃｌｅａｒがアサートされた場合に、第二メモリ２からの出力をマスクし、要素Ｏ（ｄｉ）に対する加算対象をゼロにする。初期化信号ｃｌｅａｒは、第二メモリ２に途中経過の部分和が格納されていない場合にアサートされる。
　乗算器４２およびアキュムレータ回路４３による畳み込み演算が完了すると、第二メモリに、出力データｆ（ｘ，ｙ，ｄｏ）が格納される。
　ステートコントローラ４４は、乗算器４２およびアキュムレータ回路４３のステートを制御する。また、ステートコントローラ４４は、内部バスＩＢを介してコントローラ６と接続されている。ステートコントローラ４４は、命令キュー４５と制御回路４６とを有する。
　命令キュー４５は、畳み込み演算回路４用の命令コマンドＣ４が格納されるキューであり、例えばＦＩＦＯメモリで構成される。命令キュー４５には、内部バスＩＢ経由で命令コマンドＣ４が書き込まれる。
　制御回路４６は、命令コマンドＣ４をデコードし、命令コマンドＣ４に基づいて乗算器４２およびアキュムレータ回路４３を制御するステートマシンである。制御回路４６は、ＤＭＡＣ３のステートコントローラ３２の制御回路３４と同様の構成である。
［量子化演算回路５］
　図１４は、量子化演算回路５の内部ブロック図である。
　量子化演算回路５は、量子化パラメータメモリ５１と、ベクトル演算回路５２と、量子化回路５３と、ステートコントローラ５４と、を有する量子化演算回路５は、ベクトル演算回路５２および量子化回路５３に対する専用のステートコントローラ５４を有しており、命令コマンドが入力されると、外部のコントローラを必要とせずに量子化演算を実施できる。
　量子化パラメータメモリ５１は、量子化演算に用いる量子化パラメータｑが格納されるメモリであり、例えばＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）などで構成された揮発性のメモリ等の書き換え可能なメモリである。ＤＭＡＣ３は、ＤＭＡ転送により、量子化演算に必要な量子化パラメータｑを量子化パラメータメモリ５１に書き込む。
　図１５は、ベクトル演算回路５２と量子化回路５３の内部ブロック図である。
　ベクトル演算回路５２は、第二メモリ２に格納された出力データｆ（ｘ，ｙ，ｄｏ）に対して演算を行う。ベクトル演算回路５２は、Ｂｄ個の演算ユニット５７を有し、出力データｆ（ｘ，ｙ，ｄｏ）に対して並列にＳＩＭＤ演算を行う。
　図１６は、演算ユニット５７のブロック図である。
　演算ユニット５７は、例えば、ＡＬＵ５７ａと、第一セレクタ５７ｂと、第二セレクタ５７ｃと、レジスタ５７ｄと、シフタ５７ｅと、を有する。演算ユニット５７は、公知の汎用ＳＩＭＤ演算回路が有する他の演算器等をさらに有してもよい。
　ベクトル演算回路５２は、演算ユニット５７が有する演算器等を組み合わせることで、出力データｆ（ｘ，ｙ，ｄｏ）に対して、量子化演算層２２０におけるプーリング層２２１や、Ｂａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎ層２２２や、活性化関数層２２３の演算のうち少なくとも一つの演算を行う。
　演算ユニット５７は、レジスタ５７ｄに格納されたデータと第二メモリ２から読み出した出力データｆ（ｘ，ｙ，ｄｏ）の要素ｆ（ｄｉ）とをＡＬＵ５７ａにより加算できる。演算ユニット５７は、ＡＬＵ５７ａによる加算結果をレジスタ５７ｄに格納できる。演算ユニット５７は、第一セレクタ５７ｂの選択によりレジスタ５７ｄに格納されたデータに代えて「０」をＡＬＵ５７ａに入力することで加算結果を初期化できる。例えばプーリング領域が２×２である場合、シフタ５７ｅはＡＬＵ５７ａの出力を２ｂｉｔ右シフトすることで加算結果の平均値を出力できる。ベクトル演算回路５２は、Ｂｄ個の演算ユニット５７による上記の演算等を繰り返すことで、式２に示す平均プーリングの演算を実施できる。
　演算ユニット５７は、レジスタ５７ｄに格納されたデータと第二メモリ２から読み出した出力データｆ（ｘ，ｙ，ｄｏ）の要素ｆ（ｄｉ）とをＡＬＵ５７ａにより比較できる。
演算ユニット５７は、ＡＬＵ５７ａによる比較結果に応じて第二セレクタ５７ｃを制御して、レジスタ５７ｄに格納されたデータと要素ｆ（ｄｉ）の大きい方を選択できる。演算ユニット５７は、第一セレクタ５７ｂの選択により要素ｆ（ｄｉ）の取りうる値の最小値をＡＬＵ５７ａに入力することで比較対象を最小値に初期化できる。本実施形態において要素ｆ（ｄｉ）は１６ｂｉｔ符号付き整数であるので、要素ｆ（ｄｉ）の取りうる値の最小値は「０ｘ８０００」である。ベクトル演算回路５２は、Ｂｄ個の演算ユニット５７による上記の演算等を繰り返すことで、式３のＭＡＸプーリングの演算を実施できる。なお、ＭＡＸプーリングの演算ではシフタ５７ｅは第二セレクタ５７ｃの出力をシフトしない。
　演算ユニット５７は、レジスタ５７ｄに格納されたデータと第二メモリ２から読み出した出力データｆ（ｘ，ｙ，ｄｏ）の要素ｆ（ｄｉ）とをＡＬＵ５７ａにより減算できる。シフタ５７ｅはＡＬＵ５７ａの出力を左シフト（すなわち乗算）もしくは右シフト（すなわち除算）できる。ベクトル演算回路５２は、Ｂｄ個の演算ユニット５７による上記の演算等を繰り返すことで、式４のＢａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎの演算を実施できる。
　演算ユニット５７は、第二メモリ２から読み出した出力データｆ（ｘ，ｙ，ｄｏ）の要素ｆ（ｄｉ）と第一セレクタ５７ｂにより選択された「０」とをＡＬＵ５７ａにより比較できる。演算ユニット５７は、ＡＬＵ５７ａによる比較結果に応じて要素ｆ（ｄｉ）と予めレジスタ５７ｄに格納された定数値「０」のいずれかを選択して出力できる。ベクトル演算回路５２は、Ｂｄ個の演算ユニット５７による上記の演算等を繰り返すことで、式５のＲｅＬＵ演算を実施できる。
　ベクトル演算回路５２は、平均プーリング、ＭＡＸプーリング、Ｂａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎ、活性化関数の演算およびこれらの演算の組み合わせを実施できる。ベクトル演算回路５２は、汎用ＳＩＭＤ演算を実施できるため、量子化演算層２２０における演算に必要な他の演算を実施してもよい。また、ベクトル演算回路５２は、量子化演算層２２０における演算以外の演算を実施してもよい。
　なお、量子化演算回路５は、ベクトル演算回路５２を有してなくてもよい。量子化演算回路５がベクトル演算回路５２を有していない場合、出力データｆ（ｘ，ｙ，ｄｏ）は量子化回路５３に入力される。
　量子化回路５３は、ベクトル演算回路５２の出力データに対して、量子化を行う。量子化回路５３は、図１５に示すように、Ｂｄ個の量子化ユニット５８を有し、ベクトル演算回路５２の出力データに対して並列に演算を行う。
　図１７は、量子化ユニット５８の内部ブロック図である。
　量子化ユニット５８は、ベクトル演算回路５２の出力データの要素ｉｎ（ｄｉ）に対して量子化を行う。量子化ユニット５８は、比較器５８ａと、エンコーダ５８ｂと、を有する。量子化ユニット５８はベクトル演算回路５２の出力データ（１６ビット／要素）に対して、量子化演算層２２０における量子化層２２４の演算（式６）を行う。量子化ユニット５８は、量子化パラメータメモリ５１から必要な量子化パラメータｑ（ｔｈ０，ｔｈ１，ｔｈ２）を読み出し、比較器５８ａにより入力ｉｎ（ｄｉ）と量子化パラメータｑとの比較を行う。量子化ユニット５８は、比較器５８ａによる比較結果をエンコーダ５８ｂにより２ビット／要素に量子化する。式４におけるα(c)とβ(c)は、変数ｃごとに異なるパラメータであるため、α(c)とβ(c)を反映する量子化パラメータｑ（ｔｈ０，ｔｈ１，ｔｈ２）はｉｎ（ｄｉ）ごとに異なるパラメータである。
　量子化ユニット５８は、入力ｉｎ（ｄｉ）を３つの閾値ｔｈ０，ｔｈ１，ｔｈ２と比較することにより、入力ｉｎ（ｄｉ）を４領域（例えば、ｉｎ≦ｔｈ０，ｔｈ０＜ｉｎ≦ｔｈ１，ｔｈ１＜ｉｎ≦ｔｈ２，ｔｈ２＜ｉｎ）に分類し、分類結果を２ビットにエンコードして出力する。量子化ユニット５８は、量子化パラメータｑ（ｔｈ０，ｔｈ１，ｔｈ２）の設定により、量子化と併せてＢａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎや活性化関数の演算を行うこともできる。
　量子化ユニット５８は、閾値ｔｈ０を式４のβ(ｃ)、閾値の差（ｔｈ１―ｔｈ０）および（ｔｈ２―ｔｈ１）を式４のα(ｃ)として設定して量子化を行うことで、式４に示すＢａｔｃｈ　Ｎｏｒｍａｌｉｚａｔｉｏｎの演算を量子化と併せて実施できる。（ｔｈ１―ｔｈ０）および（ｔｈ２―ｔｈ１）を大きくすることでα(ｃ)を小さくできる。（ｔｈ１―ｔｈ０）および（ｔｈ２―ｔｈ１）を小さくすることで、α(c)を大きくできる。
　量子化ユニット５８は、入力ｉｎ（ｄｉ）の量子化と併せて活性化関数のＲｅＬＵ演算を実施できる。例えば、量子化ユニット５８は、ｉｎ（ｄｉ）≦ｔｈ０およびｔｈ２＜ｉｎ（ｄｉ）となる領域では出力値を飽和させる。量子化ユニット５８は、出力が非線形とするように量子化パラメータｑを設定することで活性化関数の演算を量子化と併せて実施できる。
　ステートコントローラ５４は、ベクトル演算回路５２および量子化回路５３のステートを制御する。また、ステートコントローラ５４は、内部バスＩＢを介してコントローラ６と接続されている。ステートコントローラ５４は、命令キュー５５と制御回路５６とを有する。
　命令キュー５５は、量子化演算回路５用の命令コマンドＣ５が格納されるキューであり、例えばＦＩＦＯメモリで構成される。命令キュー５５には、内部バスＩＢ経由で命令コマンドＣ５が書き込まれる。
　制御回路５６は、命令コマンドＣ５をデコードし、命令コマンドＣ５に基づいてベクトル演算回路５２および量子化回路５３を制御するステートマシンである。制御回路５６は、ＤＭＡＣ３のステートコントローラ３２の制御回路３４と同様の構成である。
　量子化演算回路５は、Ｂｄ個の要素を持つ量子化演算出力データを第一メモリ１に書き込む。なお、ＢｄとＢｃの好適な関係を式１０に示す。式１０においてｎは整数である。
Figure JPOXMLDOC01-appb-M000010
［コントローラ６］
　コントローラ６は、外部ホストＣＰＵから転送される命令コマンドを、ＤＭＡＣ３、畳み込み演算回路４および量子化演算回路５が有する命令キューに転送する。コントローラ６は、各回路に対する命令コマンドを格納する命令メモリを有してもよい。
　コントローラ６は、外部バスＥＢに接続されており、外部ホストＣＰＵのスレーブとして動作する。コントローラ６は、パラメータレジスタや状態レジスタを含むレジスタ６１を有している。パラメータレジスタは、ＮＮ回路１００の動作を制御するレジスタである。状態レジスタは、セマフォＳを含むＮＮ回路１００の状態を示すレジスタである。
［セマフォＳ］
　図１８は、セマフォＳによるＮＮ回路１００の制御を説明する図である。
　セマフォＳは、第一セマフォＳ１と、第二セマフォＳ２と、第三セマフォＳ３と、を有する。セマフォＳは、Ｐ操作によりデクリメントされ、Ｖ操作によってインクリメントされる。ＤＭＡＣ３、畳み込み演算回路４および量子化演算回路５によるＰ操作およびＶ操作は、内部バスＩＢを経由して、コントローラ６が有するセマフォＳを更新する。
　第一セマフォＳ１は、第一データフローＦ１の制御に用いられる。第一データフローＦ１は、ＤＭＡＣ３（Ｐｒｏｄｕｃｅｒ）が第一メモリ１に入力データａを書き込み、畳み込み演算回路４（Ｃｏｎｓｕｍｅｒ）が入力データａを読み出すデータフローである。第一セマフォＳ１は、第一ライトセマフォＳ１Ｗと、第一リードセマフォＳ１Ｒと、を有する。
　第二セマフォＳ２は、第二データフローＦ２の制御に用いられる。第二データフローＦ２は、畳み込み演算回路４（Ｐｒｏｄｕｃｅｒ）が出力データｆを第二メモリ２に書き込み、量子化演算回路５（Ｃｏｎｓｕｍｅｒ）が出力データｆを読み出すデータフローである。第二セマフォＳ２は、第二ライトセマフォＳ２Ｗと、第二リードセマフォＳ２Ｒと、を有する。
　第三セマフォＳ３は、第三データフローＦ３の制御に用いられる。第三データフローＦ３は、量子化演算回路５（Ｐｒｏｄｕｃｅｒ）が量子化演算出力データを第一メモリ１に書き込み、畳み込み演算回路４（Ｃｏｎｓｕｍｅｒ）が量子化演算回路５の量子化演算出力データを読み出すデータフローである。第三セマフォＳ３は、第三ライトセマフォＳ３Ｗと、第三リードセマフォＳ３Ｒと、を有する。
［第一データフローＦ１］
　図１９は、第一データフローＦ１のタイミングチャートである。
　第一ライトセマフォＳ１Ｗは、第一データフローＦ１におけるＤＭＡＣ３による第一メモリ１に対する書き込みを制限するセマフォである。第一ライトセマフォＳ１Ｗは、第一メモリ１において、例えば入力ベクトルＡなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが読み出し済みで他のデータを書き込み可能なメモリ領域の数を示している。第一ライトセマフォＳ１Ｗが「０」の場合、ＤＭＡＣ３は第一メモリ１に対して第一データフローＦ１における書き込みを行えず、第一ライトセマフォＳ１Ｗが「１」以上となるまで待たされる。
　第一リードセマフォＳ１Ｒは、第一データフローＦ１における畳み込み演算回路４による第一メモリ１からの読み出しを制限するセマフォである。第一リードセマフォＳ１Ｒは、第一メモリ１において、例えば入力ベクトルＡなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが書き込み済みで読み出し可能なメモリ領域の数を示している。第一リードセマフォＳ１Ｒが「０」の場合、畳み込み演算回路４は第一メモリ１からの第一データフローＦ１における読み出しを行えず、第一リードセマフォＳ１Ｒが「１」以上となるまで待たされる。
　ＤＭＡＣ３は、命令キュー３３に命令コマンドＣ３が格納されることにより、ＤＭＡ転送を開始する。図１９に示すように、第一ライトセマフォＳ１Ｗが「０」でないため、ＤＭＡＣ３はＤＭＡ転送を開始する（ＤＭＡ転送１）。ＤＭＡＣ３は、ＤＭＡ転送を開始する際に、第一ライトセマフォＳ１Ｗに対してＰ操作を行う。ＤＭＡＣ３は、ＤＭＡ転送の完了後に、第一リードセマフォＳ１Ｒに対してＶ操作を行う。
　畳み込み演算回路４は、命令キュー４５に命令コマンドＣ４が格納されることにより、畳み込み演算を開始する。図１９に示すように、第一リードセマフォＳ１Ｒが「０」であるため、畳み込み演算回路４は第一リードセマフォＳ１Ｒが「１」以上となるまで待たされる（デコードステートＳＴ２におけるＷａｉｔ）。ＤＭＡＣ３によるＶ操作により第一リードセマフォＳ１Ｒが「１」となると、畳み込み演算回路４は畳み込み演算を開始する（畳み込み演算１）。畳み込み演算回路４は、畳み込み演算を開始する際、第一リードセマフォＳ１Ｒに対してＰ操作を行う。畳み込み演算回路４は、畳み込み演算の完了後に、第一ライトセマフォＳ１Ｗに対してＶ操作を行う。
　図１９において「ＤＭＡ転送３」と記載されたＤＭＡ転送をＤＭＡＣ３が開始する際、第一ライトセマフォＳ１Ｗが「０」であるため、ＤＭＡＣ３は第一ライトセマフォＳ１Ｗが「１」以上となるまで待たされる（デコードステートＳＴ２におけるＷａｉｔ）。畳み込み演算回路４によるＶ操作により第一ライトセマフォＳ１Ｗが「１」以上となると、ＤＭＡＣ３はＤＭＡ転送を開始する。
　ＤＭＡＣ３と畳み込み演算回路４とは、セマフォＳ１を使用することで、第一データフローＦ１において第一メモリ１に対するアクセス競合を防止できる。また、ＤＭＡＣ３と畳み込み演算回路４とは、セマフォＳ１を使用することで、第一データフローＦ１におけるデータ転送の同期を取りつつ、独立して並列に動作できる。
［第二データフローＦ２］
　図２０は、第二データフローＦ２のタイミングチャートである。
　第二ライトセマフォＳ２Ｗは、第二データフローＦ２における畳み込み演算回路４による第二メモリ２に対する書き込みを制限するセマフォである。第二ライトセマフォＳ２Ｗは、第二メモリ２において、例えば出力データｆなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが読み出し済みで他のデータを書き込み可能なメモリ領域の数を示している。第二ライトセマフォＳ２Ｗが「０」の場合、畳み込み演算回路４は第二メモリ２に対して第二データフローＦ２における書き込みを行えず、第二ライトセマフォＳ２Ｗが「１」以上となるまで待たされる。
　第二リードセマフォＳ２Ｒは、第二データフローＦ２における量子化演算回路５による第二メモリ２からの読み出しを制限するセマフォである。第二リードセマフォＳ２Ｒは、第二メモリ２において、例えば出力データｆなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが書き込み済みで読み出し可能なメモリ領域の数を示している。第二リードセマフォＳ２Ｒが「０」の場合、量子化演算回路５は第二メモリ２からの第二データフローＦ２における読み出しを行えず、第二リードセマフォＳ２Ｒが「１」以上となるまで待たされる。
　畳み込み演算回路４は、図２０に示すように、畳み込み演算を開始する際、第二ライトセマフォＳ２Ｗに対してＰ操作を行う。畳み込み演算回路４は、畳み込み演算の完了後に、第二リードセマフォＳ２Ｒに対してＶ操作を行う。
　量子化演算回路５は、命令キュー５５に命令コマンドＣ５が格納されることにより、量子化演算を開始する。図２０に示すように、第二リードセマフォＳ２Ｒが「０」であるため、量子化演算回路５は第二リードセマフォＳ２Ｒが「１」以上となるまで待たされる（デコードステートＳＴ２におけるＷａｉｔ）。畳み込み演算回路４によるＶ操作により第二リードセマフォＳ２Ｒが「１」となると、量子化演算回路５は量子化演算を開始する（量子化演算１）。量子化演算回路５は、量子化演算を開始する際、第二リードセマフォＳ２Ｒに対してＰ操作を行う。量子化演算回路５は、量子化演算の完了後に、第二ライトセマフォＳ２Ｗに対してＶ操作を行う。
　図２０において「量子化演算２」と記載された量子化演算を量子化演算回路５が開始する際、第二リードセマフォＳ２Ｒが「０」であるため、量子化演算回路５は第二リードセマフォＳ２Ｒが「１」以上となるまで待たされる（デコードステートＳＴ２におけるＷａｉｔ）。畳み込み演算回路４によるＶ操作により第二リードセマフォＳ２Ｒが「１」以上となると、量子化演算回路５は量子化演算を開始する。
　畳み込み演算回路４と量子化演算回路５とは、セマフォＳ２を使用することで、第二データフローＦ２において第二メモリ２に対するアクセス競合を防止できる。また、畳み込み演算回路４と量子化演算回路５とは、セマフォＳ２を使用することで、第二データフローＦ２におけるデータ転送の同期を取りつつ、独立して並列に動作できる。
［第三データフローＦ３］
　第三ライトセマフォＳ３Ｗは、第三データフローＦ３における量子化演算回路５による第一メモリ１に対する書き込みを制限するセマフォである。第三ライトセマフォＳ３Ｗは、第一メモリ１において、例えば量子化演算回路５の量子化演算出力データなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが読み出し済みで他のデータを書き込み可能なメモリ領域の数を示している。第三ライトセマフォＳ３Ｗが「０」の場合、量子化演算回路５は第一メモリ１に対して第三データフローＦ３における書き込みを行えず、第三ライトセマフォＳ３Ｗが「１」以上となるまで待たされる。
　第三リードセマフォＳ３Ｒは、第三データフローＦ３における畳み込み演算回路４による第一メモリ１からの読み出しを制限するセマフォである。第三リードセマフォＳ３Ｒは、第一メモリ１において、例えば量子化演算回路５の量子化演算出力データなどの所定のサイズのデータを格納可能なメモリ領域のうち、データが書き込み済みで読み出し可能なメモリ領域の数を示している。第三リードセマフォＳ３Ｒが「０」の場合、畳み込み演算回路４は第三データフローＦ３における第一メモリ１からの読み出しを行えず、第三リードセマフォＳ３Ｒが「１」以上となるまで待たされる。
　量子化演算回路５と畳み込み演算回路４とは、セマフォＳ３を使用することで、第三データフローＦ３において第一メモリ１に対するアクセス競合を防止できる。また、量子化演算回路５と畳み込み演算回路４とは、セマフォＳ３を使用することで、第三データフローＦ３におけるデータ転送の同期を取りつつ、独立して並列に動作できる。
　第一メモリ１は、第一データフローＦ１および第三データフローＦ３において共有される。ＮＮ回路１００は、第一セマフォＳ１と第三セマフォＳ３とを別途設けることで、第一データフローＦ１と第三データフローＦ３とを区別してデータ転送の同期を取ることができる。
［畳み込み演算回路４の動作（１）］
　畳み込み演算回路４は、畳み込み演算を行う際、第一メモリ１から読み出しを行い、第二メモリ２に対して書き込みを行う。すなわち、畳み込み演算回路４は、第一データフローＦ１においてはＣｏｎｓｕｍｅｒであり、第二データフローＦ２においてはＰｒｏｄｕｃｅｒである。そのため、畳み込み演算回路４は、畳み込み演算を開始する際、第一リードセマフォＳ１Ｒに対してＰ操作を行い（図１９参照）、第二ライトセマフォＳ２Ｗに対してＰ操作を行う（図２０参照）。畳み込み演算回路４は、畳み込み演算の完了後に、第一ライトセマフォＳ１Ｗに対してＶ操作を行い（図１９参照）、第二リードセマフォＳ２Ｒに対してＶ操作を行う（図２０参照）。
　畳み込み演算回路４は、畳み込み演算を開始する際、第一リードセマフォＳ１Ｒが「１」以上、かつ、第二ライトセマフォＳ２Ｗが「１」以上となるまで待たされる（デコードステートＳＴ２におけるＷａｉｔ）。
［量子化演算回路５の動作］
　量子化演算回路５は、量子化演算を行う際、第二メモリ２から読み出しを行い、第一メモリ１に対して書き込みを行う。すなわち、量子化演算回路５は、第二データフローＦ２においてはＣｏｎｓｕｍｅｒであり、第三データフローＦ３においてはＰｒｏｄｕｃｅｒである。そのため、量子化演算回路５は、量子化演算を開始する際、第二リードセマフォＳ２Ｒに対してＰ操作を行い、第三ライトセマフォＳ３Ｗに対してＰ操作を行う。量子化演算回路５は量子化演算の完了後に、第二ライトセマフォＳ２Ｗに対してＶ操作を行い、第三リードセマフォＳ３Ｒに対してＶ操作を行う。
　量子化演算回路５は、量子化演算を開始する際、第二リードセマフォＳ２Ｒが「１」以上、かつ、第三ライトセマフォＳ３Ｗが「１」以上となるまで待たされる（デコードステートＳＴ２におけるＷａｉｔ）。
［畳み込み演算回路４の動作（２）］
　畳み込み演算回路４が第一メモリ１から読み出す入力データは、第三データフローにおいて量子化演算回路５が書き込んだデータである場合もある。この場合、畳み込み演算回路４は、第三データフローＦ３においてはＣｏｎｓｕｍｅｒであり、第二データフローＦ２においてはＰｒｏｄｕｃｅｒである。そのため、畳み込み演算回路４は、畳み込み演算を開始する際、第三リードセマフォＳ３Ｒに対してＰ操作を行い、第二ライトセマフォＳ２Ｗに対してＰ操作を行う。畳み込み演算回路４は、畳み込み演算の完了後に、第三ライトセマフォＳ３Ｗに対してＶ操作を行い、第二リードセマフォＳ２Ｒに対してＶ操作を行う。
　畳み込み演算回路４は、畳み込み演算を開始する際、第三リードセマフォＳ３Ｒが「１」以上、かつ、第二ライトセマフォＳ２Ｗが「１」以上となるまで待たされる（デコードステートＳＴ２におけるＷａｉｔ）。
［畳み込み演算実施命令］
　図２１は、畳み込み演算実施命令を説明する図である。
　畳み込み演算実施命令は、畳み込み演算回路４に対する命令コマンドＣ４の一つである。畳み込み演算実施命令は、畳み込み演算回路４に対する命令が格納された命令フィールドＩＦと、セマフォＳに対する操作等が格納されたセマフォ操作フィールドＳＦと、を有する。命令フィールドＩＦとセマフォ操作フィールドＳＦとは、畳み込み演算実施命令として一命令に収められている。
　畳み込み演算実施命令の命令フィールドＩＦは、畳み込み演算回路４に対する命令が格納されるフィールドである。命令フィールドＩＦには、例えば、乗算器４２およびアキュムレータ回路４３に畳み込み演算を実施させるコマンドや、アキュムレータ回路４３のｃｌｅａｒ信号の制御コマンドや、入力ベクトルＡと重みマトリクスＷのサイズやメモリアドレスなどが格納される。
　畳み込み演算実施命令のセマフォ操作フィールドＳＦは、命令フィールドＩＦに格納された命令に関連するセマフォＳに対する操作等が格納される。畳み込み演算回路４は、第一データフローＦ１および第三データフローＦ３においては相手側からデータを受信し消費するＣｏｎｓｕｍｅｒであり、第二データフローＦ２においては相手側に生産したデータを送信するＰｒｏｄｕｃｅｒである。よって、関連するセマフォＳは第一セマフォＳ１と第二セマフォＳ２と第三セマファＳ３である。そのため、図２１に示すように、畳み込み演算実施命令のセマフォ操作フィールドＳＦには、第一セマフォＳ１と第二セマフォＳ２と第三セマファＳ３に対する操作フィールドが含まれる。
　セマフォ操作フィールドＳＦには、セマフォごとにＰ操作フィールドとＶ操作フィールドとが設けられている。図２１に示すように、畳み込み演算実施命令のセマフォ操作フィールドＳＦには、６個の操作フィールドが含まれる。セマフォ操作フィールドＳＦの各操作フィールドは１ビットである。セマフォ操作フィールドＳＦの各操作フィールドは、複数ビットであってもよい。
　畳み込み演算回路４がＣｏｎｓｕｍｅｒとなる第一データフローＦ１および第三データフローＦ３に対する第一セマフォＳ１および第三セマファＳ３には、リードセマフォ（Ｓ１Ｒ、Ｓ３Ｒ）に対するＰ操作フィールドと、ライトセマフォ（Ｓ１Ｗ、Ｓ３Ｗ）に対するＶ操作フィールドが設けられている。
　畳み込み演算回路４がＰｒｏｄｕｃｅｒとなる第二データフローＦ２に対する第二セマフォＳ２には、ライトセマフォ（Ｓ２Ｗ）に対するＰ操作フィールドと、リードセマフォ（Ｓ２Ｒ）に対するＶ操作フィールドが設けられている。
　図２２は、畳み込み演算命令の具体例を示す図である。
　図２２に示す具体例は、４個の畳み込み演算命令（以降、「命令１」から「命令４」という）で構成されており、４個の畳み込み演算命令は第一メモリ１に格納された入力データａ（ｘ＋ｉ，ｙ＋ｊ，ｃｏ）を４回に分割して畳み込み演算回路４に畳み込み演算を実施させる。
　畳み込み演算回路４のステートコントローラ４４は、デコードステートＳＴ２に遷移し、命令キュー４５に格納された４命令（命令１から命令４）のうち最初に格納された命令１をデコードする。
　Ｐ操作フィールドが「１」に設定されている場合、ステートコントローラ４４は、内部バスＩＢを介してコントローラ６から「１」に設定されたＰ操作フィールドに対応するセマフォＳを読み出し、実施条件を満たしているか判定する。実施条件とは、「１」に設定されたＰ操作フィールドに対応するセマフォＳ全てが「１」以上であることである。命令１において、第一リードセマフォＳ１Ｒに対するＰ操作フィールドと、第二ライトセマフォＳ２Ｗに対するＰ操作フィールドと、が「１」に設定されている。そのため、ステートコントローラ４４は、第一リードセマフォＳ１Ｒおよび第二ライトセマフォＳ２Ｗを読み出し、実施条件を満たしているか判定する。
　Ｐ操作フィールドが「１」に設定されている場合、ステートコントローラ４４は、「１」に設定されたＰ操作フィールドに対応するセマフォＳが更新されて実施条件を満たすまで待つ。命令１の場合、ステートコントローラ４４は、第一リードセマフォＳ１Ｒが「１」以上、かつ、第二ライトセマフォＳ２Ｗが「１」以上でなければ（Ｎｏｔ　Ｒｅａｄｙ）、セマフォＳが更新されて実施条件を満たすまで待つ（Ｗａｉｔ）。
　Ｐ操作フィールドが「１」に設定されている場合、ステートコントローラ４４は、実施条件を満たしていれば、実行ステートＳＴ３に遷移して、命令フィールドＩＦに基づく畳み込み演算を実施する。命令１の場合、第一リードセマフォＳ１Ｒが「１」以上、かつ、第二ライトセマフォＳ２Ｗが「１」以上であれば（Ｒｅａｄｙ）、ステートコントローラ４４は、実行ステートＳＴ３に遷移して、命令フィールドＩＦに基づく畳み込み演算を実施する。
　Ｐ操作フィールドが「１」に設定されている場合、ステートコントローラ４４は、畳み込み演算の実施前に、「１」に設定されたＰ操作フィールドに対応するセマフォＳに対してＰ操作を行う。命令１の場合、ステートコントローラ４４は、畳み込み演算の実施前に、第一リードセマフォＳ１Ｒおよび第二ライトセマフォＳ２Ｗに対してＰ操作を行う。
　ステートコントローラ４４は、命令１の実行後、デコードステートＳＴ２に遷移して、命令２をデコードする。命令２において、いずれのセマフォ操作フィールドＳＦも「１」に設定されていない。そのため、ステートコントローラ４４は、セマフォＳの確認や更新を行わずに実行ステートＳＴ３に遷移して、命令フィールドＩＦに基づく畳み込み演算を実施する。
　ステートコントローラ４４は、命令２の実行後、デコードステートＳＴ２に遷移して、命令３をデコードする。命令３において、いずれのセマフォ操作フィールドＳＦも「１」に設定されていない。そのため、ステートコントローラ４４は、セマフォＳの確認や更新を行わずに実行ステートＳＴ３に遷移して、命令フィールドＩＦに基づく畳み込み演算を実施する。
　ステートコントローラ４４は、命令３の実行後、デコードステートＳＴ２に遷移して、命令４をデコードする。命令４において、いずれのＰ操作フィールドも「１」に設定されていない。そのため、ステートコントローラ４４は、セマフォＳの確認や更新を行わずに実行ステートＳＴ３に遷移して、命令フィールドＩＦに基づく畳み込み演算を実施する。
　Ｖ操作フィールドが「１」に設定されている場合、ステートコントローラ４４は、命令４の畳み込み演算の完了後に、「１」に設定されたＶ操作フィールドに対応するセマフォＳに対してＶ操作を行う。命令４において、第一ライトセマフォＳ１Ｗに対するＶ操作フィールドと、第二リードセマフォＳ２Ｒに対するＶ操作フィールドと、が「１」に設定されている。そのため、ステートコントローラ４４は、命令４の畳み込み演算の完了後に、第一ライトセマフォＳ１Ｗおよび第二リードセマフォＳ２Ｒに対してＶ操作を行う。
　ステートコントローラ４４は、命令４の実行後、アイドルステートＳＴ１に遷移して、４命令で構成される一連の畳み込み演算命令の実行を終了する。
　量子化演算回路５が第一メモリ１に書き込んだ量子化演算出力データを畳み込み演算回路４が入力データとして使用する場合、第三セマフォＳ３に対応する操作フィールドが使用される。
　畳み込み演算実施命令は、命令フィールドＩＦに基づく畳み込み演算を指示するともに、セマフォ操作フィールドＳＦに基づいて関連するセマフォＳの確認および更新を実施する。命令フィールドＩＦとセマフォ操作フィールドＳＦとは、畳み込み演算実施命令として一命令に収められているため、畳み込み演算を実施させるための命令コマンドＣ４の数を少なくできる。また、デコード等の命令実行に係る処理時間を短くできる。
［量子化演算実施命令］
　図２３は、量子化演算実施命令を説明する図である。
　量子化演算実施命令は、量子化演算回路５に対する命令コマンドＣ５の一つである。量子化演算実施命令は、量子化演算回路５に対する命令が格納された命令フィールドＩＦと、セマフォＳに対する操作等が格納されたセマフォ操作フィールドＳＦと、を有する。命令フィールドＩＦとセマフォ操作フィールドＳＦとは、量子化演算実施命令として一命令に収められている。
　量子化演算実施命令の命令フィールドＩＦは、量子化演算回路５に対する命令が格納されるフィールドである。命令フィールドＩＦには、例えば、ベクトル演算回路５２と量子化回路５３に演算を実施させるコマンドや、出力データｆと量子化パラメータｐのサイズやメモリアドレスなどが格納される。
　量子化演算実施命令のセマフォ操作フィールドＳＦは、命令フィールドＩＦに格納された命令に関連するセマフォＳに対する操作等が格納される。量子化演算回路５は、第二データフローＦ２においてＣｏｎｓｕｍｅｒであり、第三データフローＦ３においてＰｒｏｄｕｃｅｒである。よって、関連するセマフォＳは第二セマフォＳ２と第三セマファＳ３である。そのため、図２３に示すように、量子化演算実施命令のセマフォ操作フィールドＳＦには、第二セマフォＳ２と第三セマファＳ３に対する操作フィールドが含まれる。
　量子化演算回路５がＣｏｎｓｕｍｅｒとなる第二データフローＦ２に対する第二セマフォＳ２には、リードセマフォ（Ｓ２Ｒ）に対するＰ操作フィールドと、ライトセマフォ（Ｓ２Ｗ）に対するＶ操作フィールドが設けられている。
　量子化演算回路５がＰｒｏｄｕｃｅｒとなる第三データフローＦ３に対する第三セマフォＳ３には、ライトセマフォ（Ｓ３Ｗ）に対するＰ操作フィールドと、リードセマフォ（Ｓ３Ｒ）に対するＶ操作フィールドが設けられている。
　量子化演算回路５のステートコントローラ５４は、Ｐ操作フィールドやＶ操作フィールドが「１」に設定されている量子化演算実施命令に対して、畳み込み演算実施命令に対するステートコントローラ４４の動作と同様に、セマフォＳの確認や更新を行う。
［ＤＭＡ転送実施命令］
　図２４は、ＤＭＡ転送実施命令を説明する図である。
　ＤＭＡ転送実施命令は、ＤＭＡＣ３に対する命令コマンドＣ３の一つである。ＤＭＡ転送実施命令は、ＤＭＡＣ３に対する命令が格納された命令フィールドＩＦと、セマフォＳに対する操作等が格納されたセマフォ操作フィールドＳＦと、を有する。命令フィールドＩＦとセマフォ操作フィールドＳＦとは、ＤＭＡ転送実施命令として一命令に収められている。
　ＤＭＡ転送実施命令の命令フィールドＩＦは、ＤＭＡＣ３に対する命令が格納されるフィールドである。命令フィールドＩＦには、例えば、メモリ転送元やメモリ転送先のメモリアドレスや転送データサイズなどが格納される。
　ＤＭＡ転送実施命令のセマフォ操作フィールドＳＦは、命令フィールドＩＦに格納された命令に関連するセマフォＳに対する操作等が格納される。ＤＭＡＣ３は、第一データフローＦ１においてＰｒｏｄｕｃｅｒである。よって、関連するセマフォＳは第一セマフォＳ１である。そのため、図２４に示すように、ＤＭＡ転送実施命令のセマフォ操作フィールドＳＦには、第一セマフォＳ１に対する操作フィールドが含まれる。
　ＤＭＡＣ３がＰｒｏｄｕｃｅｒとなる第一データフローＦ１に対する第一セマフォＳ１には、ライトセマフォ（Ｓ１Ｗ）に対するＰ操作フィールドと、リードセマフォ（Ｓ１Ｒ）に対するＶ操作フィールドが設けられている。
　ＤＭＡＣ３のステートコントローラ３２は、Ｐ操作フィールドやＶ操作フィールドが「１」に設定されているＤＭＡ転送実施命令に対して、畳み込み演算実施命令に対するステートコントローラ４４の動作と同様に、セマフォＳの確認や更新を行う。
　本実施形態に係るニューラルネットワーク回路の制御方法によれば、ＩｏＴ機器などの組み込み機器に組み込み可能なＮＮ回路１００を高性能に動作させることができる。畳み込み演算実施命令、量子化演算実施命令およびＤＭＡ転送実施命令において、命令フィールドＩＦとセマフォ操作フィールドＳＦとは、一命令に収められている。そのため、畳み込み演算等を実施させるための命令コマンドの数を少なくできる。また、デコード等の命令実行に係る処理時間を短くできる。
　以上、本発明の第一実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態および変形例において示した構成要素は適宜に組み合わせて構成することが可能である。
（変形例１）
　上記実施形態において、一つの命令フィールドＩＦに対して複数のセマフォ操作フィールドＳＦを一命令に収める命令の例を示したが、命令の態様はこれに限られるものではない。命令は、複数の命令フィールドＩＦと、命令フィールドＩＦごとに対して関連づけられた複数のセマフォ操作フィールドＳＦと、を一命令内に収める態様であってもよい。また、命令フィールドＩＦとセマフォ操作フィールドＳＦを一命令に収める方法としては、上記実施形態の構成に限られない。さらに、命令フィールドＩＦとセマフォ操作フィールドＳＦとは、複数の命令に分割して収められていてもてよい。命令において命令フィールドＩＦが対応するセマフォ操作フィールドＳＦと関連づけられていれば、同様の効果を奏することができる。
（変形例２）
　上記実施形態において、第一メモリ１と第二メモリ２は別のメモリであったが、第一メモリ１と第二メモリ２の態様はこれに限定されない。第一メモリ１と第二メモリ２は、例えば、同一メモリにおける第一メモリ領域と第二メモリ領域であってもよい。
（変形例３）
　上記実施形態において、セマフォＳは第一データフローＦ１、第二データフローＦ２および第三データフローＦ３に対して設けられていたが、セマフォＳの態様はこれに限定されない。セマフォＳは、例えば、ＤＭＡＣ３が重みｗを重みメモリ４１に書き込み、乗算器４２が重みｗを読み出すデータフローに設けられていてもよい。セマフォＳは、例えば、ＤＭＡＣ３が量子化パラメータｑを量子化パラメータメモリ５１に書き込み、量子化回路５３が量子化パラメータｑを読み出すデータフローに設けられていてもよい。
（変形例４）
　例えば、上記実施形態に記載のＮＮ回路１００に入力されるデータは単一の形式に限定されず、静止画像、動画像、音声、文字、数値およびこれらの組み合わせで構成することが可能である。なお、ＮＮ回路１００に入力されるデータは、ＮＮ回路１００が設けられるエッジデバイスに搭載され得る、光センサ、温度計、Global Positioning System（GPS）計測器、角速度計測器、風速計などの物理量測定器における測定結果に限られない。周辺機器から有線または無線通信経由で受信する基地局情報、車両・船舶等の情報、天候情報、混雑状況に関する情報などの周辺情報や金融情報や個人情報等の異なる情報を組み合わせてもよい。
（変形例５）
　ＮＮ回路１００が設けられるエッジデバイスは、バッテリー等で駆動する携帯電話などの通信機器、パーソナルコンピュータなどのスマートデバイス、デジタルカメラ、ゲーム機器、ロボット製品などのモバイル機器を想定するが、これに限られるものではない。Power on Ethernet（PoE）などでの供給可能なピーク電力制限、製品発熱の低減または長時間駆動の要請が高い製品に利用することでも他の先行例にない効果を得ることができる。例えば、車両や船舶などに搭載される車載カメラや、公共施設や路上などに設けられる監視カメラ等に適用することで長時間の撮影を実現できるだけでなく、軽量化や高耐久化にも寄与する。また、テレビやディスプレイ等の表示デバイス、医療カメラや手術ロボット等の医療機器、製造現場や建築現場で使用される作業ロボットなどにも適用することで同様の効果を奏することができる。
（変形例６）
　ＮＮ回路１００は、ＮＮ回路１００の一部または全部を一つ以上のプロセッサを用いて実現してもよい。例えば、ＮＮ回路１００は、入力層または出力層の一部または全部をプロセッサによるソフトウェア処理により実現してもよい。ソフトウェア処理により実現する入力層または出力層の一部は、例えば、データの正規化や変換である。これにより、様々な形式の入力形式または出力形式に対応できる。なお、プロセッサで実行するソフトウェアは、通信手段や外部メディアを用いて書き換え可能に構成してもよい。
（変形例７）
　ＮＮ回路１００は、ＣＮＮ２００における処理の一部をクラウド上のGraphics Processing Unit（GPU）等を組み合わせることで実現してもよい。ＮＮ回路１００は、ＮＮ回路１００が設けられるエッジデバイスで行った処理に加えて、クラウド上でさらに処理を行ったり、クラウド上での処理に加えてエッジデバイス上で処理を行ったりすることで、より複雑な処理を少ないリソースで実現できる。このような構成によれば、ＮＮ回路１００は、処理分散によりエッジデバイスとクラウドとの間の通信量を低減できる。
（変形例８）
　ＮＮ回路１００が行う演算は、学習済みのＣＮＮ２００の少なくとも一部であったが、ＮＮ回路１００が行う演算の対象はこれに限定されない。ＮＮ回路１００が行う演算は、例えば畳み込み演算と量子化演算のように、２種類の演算を繰り返す学習済みのニューラルネットワークの少なくとも一部であってもよい。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　本発明は、ニューラルネットワークの演算に適用することができる。
２００　畳み込みニューラルネットワーク
１００　ニューラルネットワーク回路（ＮＮ回路）
１　第一メモリ
２　第二メモリ
３　ＤＭＡコントローラ（ＤＭＡＣ）
４　畳み込み演算回路
４２　乗算器
４３　アキュムレータ回路
５　量子化演算回路
５２　ベクトル演算回路
５３　量子化回路
６　コントローラ
６１　レジスタ
Ｓ　セマフォ
Ｆ１　第一データフロー
Ｆ２　第二データフロー
Ｆ３　第三データフロー

Claims (12)

  1. 　入力データを格納する第一メモリと、
    　前記第一メモリに格納された前記入力データに対して畳み込み演算を行う畳み込み演算回路と、
    　前記畳み込み演算回路の畳み込み演算出力データを格納する第二メモリと、
    　前記第二メモリに格納された前記畳み込み演算出力データに対して量子化演算を行う量子化演算回路と、
    　前記畳み込み演算回路による前記第二メモリに対する書き込みを制限する第二ライトセマフォと、
    　前記量子化演算回路による前記第二メモリからの読み出しを制限する第二リードセマフォと、
    　前記量子化演算回路による前記第一メモリに対する書き込みを制限する第三ライトセマフォと、
    　前記畳み込み演算回路による前記第一メモリからの読み出しを制限する第三リードセマフォと、
    　を備えるニューラルネットワーク回路の制御方法であって、
    　前記第三リードセマフォおよび前記第二ライトセマフォに基づき、前記畳み込み演算回路に前記畳み込み演算を実施させる、
    　ニューラルネットワーク回路の制御方法。
  2. 　前記畳み込み演算回路に対して、前記第三リードセマフォおよび前記第二ライトセマフォに基づく前記畳み込み演算の実施条件の判定と、前記判定に基づく前記畳み込み演算の実施と、を一命令で指令する畳み込み演算実施命令を備える、
    　請求項１に記載のニューラルネットワーク回路の制御方法。
  3. 　前記畳み込み演算実施命令は、前記畳み込み演算の実施前に、前記畳み込み演算回路に前記第三リードセマフォおよび前記第二ライトセマフォを更新させる、
    　請求項２に記載のニューラルネットワーク回路の制御方法。
  4. 　前記畳み込み演算実施命令は、前記畳み込み演算の実施後に、前記畳み込み演算回路に前記第三ライトセマフォおよび前記第二リードセマフォを更新させる、
    　請求項２または請求項３に記載のニューラルネットワーク回路の制御方法。
  5. 　前記第二リードセマフォおよび前記第三ライトセマフォに基づき、前記量子化演算回路に前記量子化演算を実施させる、
    　請求項１に記載のニューラルネットワーク回路の制御方法。
  6. 　前記量子化演算回路に対して、前記第二リードセマフォおよび前記第三ライトセマフォに基づく前記量子化演算の実施条件の判定と、前記判定に基づく前記量子化演算の実施と、を一命令で指令する量子化演算実施命令を備える、
    　請求項５に記載のニューラルネットワーク回路の制御方法。
  7. 　前記量子化演算実施命令は、前記量子化演算の実施前に、前記量子化演算回路に前記第二リードセマフォおよび前記第三ライトセマフォを更新させる、
    　請求項６に記載のニューラルネットワーク回路の制御方法。
  8. 　前記量子化演算実施命令は、前記量子化演算の実施後に、前記量子化演算回路に前記第二ライトセマフォおよび前記第三リードセマフォを更新させる、
    　請求項６または請求項７に記載のニューラルネットワーク回路の制御方法。
  9. 　前記ニューラルネットワーク回路は、
    　前記第一メモリに前記入力データを転送するＤＭＡコントローラと、
    　前記ＤＭＡコントローラによる前記第一メモリに対する書き込みを制限する第一ライトセマフォと、
    　前記畳み込み演算回路による前記第一メモリからの読み出しを制限する第一リードセマフォと、
    　をさらに備え、
    　前記第一リードセマフォおよび前記第二ライトセマフォに基づき、前記畳み込み演算回路に前記畳み込み演算を実施させる、
    　請求項１に記載のニューラルネットワーク回路の制御方法。
  10. 　前記畳み込み演算回路に対して、前記第一リードセマフォおよび前記第二ライトセマフォに基づく前記畳み込み演算の実施条件の判定と、前記判定に基づく前記畳み込み演算の実施と、を一命令で指令する畳み込み演算実施命令を備える、
    　請求項９に記載のニューラルネットワーク回路の制御方法。
  11. 　前記畳み込み演算実施命令は、前記畳み込み演算の実施前に、前記畳み込み演算回路に前記第一リードセマフォおよび前記第二ライトセマフォを更新させる、
    　請求項１０に記載のニューラルネットワーク回路の制御方法。
  12. 　前記畳み込み演算実施命令は、前記畳み込み演算の実施後に、前記畳み込み演算回路に前記第一ライトセマフォおよび前記第二リードセマフォを更新させる、
    　請求項１０または請求項１１に記載のニューラルネットワーク回路の制御方法。
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