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WO2021210344A1 - 半導体装置および半導体モジュール - Google Patents

半導体装置および半導体モジュール Download PDF

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WO2021210344A1
WO2021210344A1 PCT/JP2021/011411 JP2021011411W WO2021210344A1 WO 2021210344 A1 WO2021210344 A1 WO 2021210344A1 JP 2021011411 W JP2021011411 W JP 2021011411W WO 2021210344 A1 WO2021210344 A1 WO 2021210344A1
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WO
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semiconductor element
sealing material
semiconductor device
electrode
semiconductor
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PCT/JP2021/011411
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English (en)
French (fr)
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貴博 中野
青吾 大澤
康嗣 大倉
水野　直仁
仁浩 犬塚
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Denso Corp
Original Assignee
Denso Corp
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Definitions

  • This disclosure relates to a semiconductor device having a fan-out package structure and a semiconductor module using the same.
  • Examples of a semiconductor device having a semiconductor element and a semiconductor module having a double-sided heat dissipation structure using the semiconductor device include those described in Patent Document 1.
  • the semiconductor module described in Patent Document 1 includes a semiconductor device having a semiconductor element, two heat sinks arranged on both sides of the semiconductor device, a lead terminal, and a wire connecting the semiconductor device and the lead terminal. Be prepared. Further, in order to prevent a short circuit due to contact between the wire and the heat sink, this semiconductor module is made of a material having high thermal conductivity between the surface of the semiconductor device on which the wire is connected and the heat sink facing this surface. A heat sink is placed.
  • the above-mentioned semiconductor module has a structure in which the gap between the semiconductor device and the heat sink is made larger than a predetermined value by the heat radiating block to prevent the contact between the wire and the heat sink, the heat radiating block becomes an obstacle to thinning. There is. Further, since the heat radiating block is arranged between the semiconductor device and the heat sink, the thermal resistance increases by the amount of the heat radiating block, and the heat radiating property of the semiconductor module decreases.
  • the present inventors have diligently studied the structures of semiconductor devices and semiconductor modules in order to reduce the thickness and heat dissipation of this type of semiconductor module.
  • the semiconductor device has a fan-out package structure in which a rewiring layer is formed, and a heat sink is joined to both sides of the semiconductor device without a heat dissipation block, and a lead terminal is connected to the rewiring layer without a wire.
  • the semiconductor module has a double-sided heat dissipation structure that does not have a heat dissipation block and wires, and is thinned and has high heat dissipation.
  • the back surface of the semiconductor element is exposed on the side opposite to the front surface covered with the rewiring layer.
  • the front surface of a power semiconductor element is closely fixed to a temporary fixing material
  • the back surface side is covered with a sealing material
  • the power semiconductor element is peeled off from the temporary fixing material
  • a rewiring layer is formed on the surface.
  • the sealing material is ground to expose the back surface, and the electrode is formed on the back surface.
  • the present disclosure is a semiconductor device having a fan-out package structure in which the manufacturing cost is reduced as compared with the conventional case while suppressing interfacial peeling on the side surface of the semiconductor element, and a highly reliable semiconductor module using the same.
  • the semiconductor device includes a semiconductor element, a conductive material bonded to the back surface of the semiconductor element, a sealing material covering the side surface of the semiconductor element and a part of the conductive material, and the semiconductor element.
  • An insulating layer covering a part of the surface and a sealing material, a first electrode and a second electrode connected to the semiconductor element, and a conductive first outer surface covering a portion of the first electrode exposed from the insulating layer.
  • a rewiring layer having an exposed layer and a conductive second external exposed layer covering a portion of the second electrode exposed from the insulating layer is provided, and the second electrode is a semiconductor element.
  • the opposite end extends to a position outside the outer shell of the semiconductor element in the rewiring layer, and the second externally exposed layer is located outside the outer shell of the semiconductor element in the second electrode. A part of the region is covered, and the lower surface of the conductive material opposite to the upper surface bonded to the back surface of the semiconductor element is exposed from the sealing material.
  • the boundary portion between the side surface of the semiconductor element and the sealing material is covered with the conductive material, so that the force applied to these boundary portions during the grinding process of the sealing material is reduced and the peeling at the boundary is suppressed.
  • It is a semiconductor device with a fan-out package structure.
  • the conductive material covers the back surface of the semiconductor element, the grinding tool does not reach the back surface of the semiconductor element when grinding the sealing material, and even if the electrode is present on the back surface of the semiconductor element, the electrode is sealed. It is not scraped by grinding the stop material. Therefore, this semiconductor device does not require a step of forming an electrode on the back surface side of the semiconductor element after grinding the sealing material, and thus has a structure in which the manufacturing cost is reduced as compared with the conventional case.
  • the semiconductor device is connected to the semiconductor device, a sealing material covering the side surface of the semiconductor device, an insulating layer covering the surface of the semiconductor device and a part of the sealing material, and the semiconductor device.
  • the first electrode and the second electrode to be formed, the first external exposed layer having conductivity to cover the portion of the first electrode exposed from the insulating layer, and the conductive portion of the second electrode to cover the portion exposed from the insulating layer.
  • a rewiring layer having a second externally exposed layer having a property is provided, and the end of the second electrode opposite to the semiconductor element is outside the outer shell of the rewiring layer in the rewiring layer.
  • the second externally exposed layer covers a part of the second electrode located outside the outer shell of the semiconductor element, and is used as the rewiring layer of the encapsulant.
  • the other surface on the side opposite to the one surface to be covered protrudes from the back surface of the semiconductor element and has a recessed recess on the one surface side. Everything is exposed from the encapsulant.
  • the other surface of the encapsulant which is opposite to one surface covered by the rewiring layer, has a shape that protrudes from the back surface of the semiconductor element, so that the encapsulant is sealed at the boundary between the side surface of the semiconductor element and the encapsulant.
  • the force applied when grinding the stop material is relaxed.
  • the other surface of the encapsulant is projected from the back surface of the semiconductor element, even if the electrode is present on the back surface of the semiconductor element, the electrode is not scraped by grinding the encapsulant. It is not necessary to form electrodes after grinding the encapsulant, and the manufacturing cost is reduced as compared with the conventional case. Therefore, as compared with the conventional case, the semiconductor device has a structure in which peeling due to grinding of the sealing material is suppressed at the interface between the side surface of the semiconductor element and the sealing material, and the manufacturing cost is reduced.
  • the semiconductor module includes a semiconductor element, a first encapsulant covering the side surface of the semiconductor element, and an insulating layer covering the surface of the semiconductor element and a part of the encapsulant.
  • a semiconductor device including an electrode connected to a semiconductor element and a rewiring layer having a conductive externally exposed layer covering a portion of the electrode exposed from the insulating layer, and a surface of the semiconductor element.
  • a heat-dissipating member that is the back surface on the opposite side and is bonded to a portion exposed from the encapsulant via a bonding material, a lead frame that is electrically bonded to an electrode via an external exposed layer or a bonding material, and a semiconductor.
  • the semiconductor device includes a device, a second sealing material that covers a part of a heat radiating member and a part of a lead frame, and the semiconductor device has a position where the end of the electrode exposed from the insulating layer is outside the outer shell of the semiconductor element. It has a fan-out package structure that extends to the end, and the other surface of the encapsulant on the side opposite to the one covered by the rewiring layer protrudes from the back surface of the semiconductor element and is recessed on one side. In the recess of the sealing material, a part or all of the back surface of the semiconductor element is exposed from the sealing material, and the semiconductor element is joined to the heat radiating member via the bonding material.
  • the other surface of the encapsulant which is opposite to one surface covered by the rewiring layer, has a shape protruding from the back surface of the semiconductor element, so that the side surface of the semiconductor element and the encapsulant are formed.
  • It is a semiconductor module using a semiconductor device in which interface peeling with and is suppressed. Since this semiconductor module uses a highly reliable semiconductor device in which the interface peeling between the side surface of the semiconductor element and the sealing material is suppressed, the reliability is improved and the semiconductor device is sealed in the recess of the sealing material.
  • a heat radiating member is joined to the back surface exposed from the stop material via a joining material.
  • the sealing material is provided with a recess and the joining material is arranged in the recess to join the heat radiating member, the thickness of the joining material is adjusted according to the depth of the recess, and the thickness of the joining material can be easily controlled. The effect of is also obtained.
  • FIG. 3A It is sectional drawing which shows the manufacturing process which follows FIG. 3B. It is sectional drawing which shows the manufacturing process which follows FIG. 3C. It is sectional drawing which shows the manufacturing process which follows FIG. 3D. It is sectional drawing which shows the manufacturing process which follows FIG. 3E. It is sectional drawing which shows the manufacturing process which follows FIG. 3F.
  • FIG. 5 is a cross-sectional view showing another manufacturing process of the semiconductor device of the first embodiment, which is a process of forming an insulating layer. It is sectional drawing which shows the manufacturing process which follows FIG. 4A. It is sectional drawing which shows the example in which the 1st electrode and the 2nd electrode are formed separately in the rewiring layer. It is sectional drawing which shows the semiconductor device of the conventional fan-out package structure. It is sectional drawing which shows the grinding process of the sealing material in the manufacturing process of the conventional semiconductor device shown in FIG.
  • FIG. 6 It is an enlarged view of the VII region of FIG. 6, and is an enlarged cross-sectional view showing an interface peeling between a side surface of a semiconductor element and a sealing material in a conventional semiconductor device.
  • FIG. 6 It is sectional drawing which shows the structural example of the semiconductor module using the semiconductor device of 1st Embodiment. It is sectional drawing which shows the 1st modification of the semiconductor device of 1st Embodiment. It is a figure for demonstrating that the interfacial peeling between a conductive material and a sealing material is suppressed by the through hole provided in the conductive material. It is sectional drawing which shows the 2nd modification of the semiconductor device of 1st Embodiment.
  • FIG. 5 is an enlarged cross-sectional view showing an example in which a filler is inserted between an insulating layer and a semiconductor element when a sealing material containing a filler is formed after joining the conductive material and the semiconductor element. It is sectional drawing which shows the structure of the semiconductor device of 3rd Embodiment. It is sectional drawing which shows the process of forming the back surface protective material in the semiconductor element in the manufacturing process of the semiconductor device of 3rd Embodiment.
  • FIG. 21A It is sectional drawing which shows the manufacturing process which follows FIG. 21A. It is sectional drawing which shows the manufacturing process which follows FIG. 21B. It is sectional drawing which shows the manufacturing process which follows FIG. 21C. It is sectional drawing which shows the manufacturing process which follows FIG. 21D. It is sectional drawing which shows the process of ultraviolet irradiation at the time of peeling the back surface protective material using a UV tape. It is sectional drawing which shows the 1st modification of the semiconductor device of 3rd Embodiment. It is sectional drawing which shows the 2nd modification of the semiconductor device of 3rd Embodiment. It is sectional drawing which shows the structure of the semiconductor device of 4th Embodiment.
  • FIG. 26A It is sectional drawing which shows the manufacturing process which follows FIG. 26A. It is sectional drawing which shows the manufacturing process which follows FIG. 26B. It is sectional drawing which shows the manufacturing process which follows FIG. 26C. It is sectional drawing which shows the structure of the semiconductor device of 5th Embodiment. It is a scanning electron microscope (SEM) photograph which shows the XXVIII region of FIG. 27 magnified. It is sectional drawing which shows the process of preparing the material which constitutes a conductive material, and the underlay in the manufacturing process of the semiconductor device of 5th Embodiment.
  • SEM scanning electron microscope
  • FIG. 29A It is sectional drawing which shows the manufacturing process which follows FIG. 29A. It is sectional drawing which shows the manufacturing process which follows FIG. 29B. It is sectional drawing which shows the manufacturing process which follows FIG. 29C. It is sectional drawing which shows the manufacturing process which follows FIG. 29D. It is sectional drawing which shows the manufacturing process which follows FIG. 29E. It is sectional drawing which shows the other structural example of the semiconductor device of 5th Embodiment. It is sectional drawing which shows an example of the semiconductor module using the semiconductor device of 3rd Embodiment.
  • FIG. 1 is a cross-sectional view between I and I shown in FIG. In FIG. 2, in order to make the first external exposed layer 152 and the second external exposed layer 153, which will be described later, easy to understand, the external exposed layers 152 and 153 are hatched, although the cross section is not shown.
  • a conductive material 10 for example, as shown in FIG. 1, a conductive material 10, a semiconductor element 11 on which the first electrode 13 and the second electrode 14 are formed, a sealing material 12, and a rewiring layer 15 are provided. And.
  • the semiconductor element 11 is mounted on a conductive material 10 having a plane size larger than that of itself, and the side surfaces thereof are covered with the sealing material 12, and the rewiring layer is placed on the semiconductor element 11 and the sealing material 12. It is a structure in which 15 is formed.
  • one end of the first electrode 13 is connected to an electrode pad (not shown) of the semiconductor element 11
  • one end of the second electrode 14 is connected to another electrode pad (not shown)
  • the other end is from the outer shell of the semiconductor element 11.
  • It is a fan-out type package structure that extends to the outside.
  • the fan-out type package structure may be referred to as a “FOP structure”.
  • the conductive material 10 is a member that covers the back surface 11b, which is the opposite surface of the semiconductor element 11, with the surface covered by the rewiring layer 15 as the front surface 11a.
  • the conductive material 10 is electrically connected to the back surface 11b of the semiconductor element 11, and is made of any conductive material such as Cu (copper), sintered Ag (silver), or solder.
  • the conductive material 10 is composed of solder or the like, it is directly bonded to the back surface 11b of the semiconductor element 11, and when it is composed of a Cu plate or the like, the conductive material 10 is interposed via an arbitrary conductive bonding material such as solder (not shown). Be joined.
  • the upper surface 10a facing the semiconductor element 11 is connected to an electrode (not shown) formed on the back surface 11b of the semiconductor element 11, and the lower surface 10b opposite to the upper surface 10a is the sealing material 12. It is exposed from and functions as a back electrode. Further, when the conductive material 10 is made of a material having high thermal conductivity such as Cu, it also plays a role of releasing the heat of the semiconductor element 11 to the outside.
  • the conductive material 10 is preferably made of a material having higher rigidity than the joining material (not shown) used for joining the semiconductor element 11 and the semiconductor element 11.
  • the conductive material 10 is connected so that its plane size is larger than that of the semiconductor element 11 and the entire back surface 11b of the semiconductor element 11 is located inside the outer shell.
  • This has a structure in which the surface connecting the front surface 11a and the back surface 11b of the semiconductor element 11 is the side surface 11c, and the boundary between the side surface 11c of the semiconductor element 11 and the sealing material 12 is covered with the conductive material 10. This is to improve the adhesion of the semiconductor device 1 and the reliability of the semiconductor device 1. Details of this will be described together with the method for manufacturing the semiconductor device 1 described later.
  • the semiconductor element 11 is mainly composed of a semiconductor material such as silicon and silicon carbide, and is a power semiconductor element such as a MOS transistor and an IGBT (insulated gate bipolar transistor), and is manufactured by a normal semiconductor process.
  • the semiconductor element 11 is provided with, for example, a plurality of electrode pads (not shown) made of Al (aluminum) or the like on the surface 11a, and the first electrode 13 and a plurality of electrodes made of a metal material such as Cu (copper) on the electrode pads. It has a second electrode 14.
  • the semiconductor element 11 has, for example, an electrode pad (not shown) and a third electrode (not shown) formed on the back surface 11b, and the third electrode is connected to the outside via the conductive material 10.
  • the first electrode 13 and the third electrode (not shown) are paired, for example, and serve as the main current path of the semiconductor element 11.
  • At least one of the plurality of second electrodes 14 is a gate electrode, and is used to control the on / off of the current between the first electrode 13 and the third electrode.
  • the first electrode 13 is an inner layer electrode laminated on an electrode pad (not shown) and arranged inside the rewiring layer 15, and is connected to the first external exposed layer 152 as shown in FIG. Similar to the first electrode 13, the plurality of second electrodes 14 are inner layer electrodes laminated on an electrode pad (not shown), and are connected to the second external exposed layer 153, respectively. Further, the plurality of second electrodes 14 serve as internal wiring for connecting the second externally exposed layer 153 and the electrode pad (not shown) of the semiconductor element 11 in the rewiring layer 15. This also applies to the first electrode 13, and when the first electrode 13 is referred to as the “first wiring” in the rewiring layer 15, the second electrode 14 may be referred to as the “second wiring”.
  • the sealing material 12 is a member that covers a portion of the conductive material 10 other than the lower surface 10b and the side surface 11c of the semiconductor element 11, and is made of an arbitrary resin material such as an epoxy resin. Specifically, the sealing material 12 covers the upper surface 10a and the end surface 10c of the conductive material 10 facing the semiconductor element 11 and the side surface 11c of the semiconductor element 11, respectively. A part of the sealing material 12 constitutes the back surface 1b of the semiconductor device 1 together with the lower surface 10b of the conductive material 10.
  • the rewiring layer 15 covers one surface of the semiconductor element 11 and a part of the sealing material 12, and includes the first electrode 13 and the second electrode 14, as well as the insulating layer 151.
  • the first externally exposed layer 152 and the second externally exposed layer 153 are provided.
  • the rewiring layer 15 is formed by, for example, a known rewiring forming technique.
  • the insulating layer 151 is made of an insulating material such as polyimide, and is formed by an arbitrary coating process or the like.
  • the first externally exposed layer 152 and the second externally exposed layer 153 are made of, for example, a metal material of Ni (nickel) or the like, and are formed by electroless plating or the like.
  • the first external exposed layer 152 is formed inside the outer shell of the semiconductor element 11 when viewed from above, and as shown in FIG. 2, a part of the first external exposed layer 152 is exposed from the insulating layer 151 on the surface 1a side of the semiconductor device 1. It enables electrical connection to the first electrode 13 from the outside.
  • the second externally exposed layer 153 covers a part of the second electrode 14 located outside the outer shell of the semiconductor element 11.
  • the second externally exposed layer 153 is formed in the same number as, for example, the second electrode 14, and is exposed from the insulating layer 151 on the surface 1a side of the semiconductor device 1 as shown in FIG. 2, and the second electrode 14 from the outside is exposed. It enables electrical connection to the semiconductor element 11 via.
  • the externally exposed layers 152 and 153 may be any medium as long as they electrically connect the other member and the semiconductor element 11, and are not limited to the plating layer made of Ni or the like, but are bumps made of solder or the like. Alternatively, the plating layer and the bumps may be laminated.
  • FIG. 2 shows an example in which five second externally exposed layers 153 are formed and each covers a part of a different second electrode 14, but the present invention is not limited to this, and the second electrode is not limited to this.
  • the number of 14 and the second externally exposed layer 153 covering it is arbitrary.
  • the above is the basic configuration of the semiconductor device 1 of the present embodiment.
  • the semiconductor device 1 has a FOP structure in which the conductive material 10 is connected to the back surface 11b of the semiconductor element 11 and the conductive material 10 is exposed instead of the semiconductor element 11. Therefore, in the semiconductor device 1, the interface between the side surface 11c of the semiconductor element 11 and the sealing material 12 is not exposed, and the effect of improving the adhesion at these interfaces can be obtained.
  • a semiconductor element 11 manufactured by a conductive material 10 and a normal semiconductor process and having an electrode pad (not shown) is prepared. Then, as shown in FIG. 3A, for example, the back surface 11b of the semiconductor element 11 and the conductive material 10 are joined by solder or the like (not shown).
  • the surface 11a of the semiconductor element 11 is attached to the support substrate 200 to hold the semiconductor element 11 to which the conductive material 10 is bonded.
  • the support substrate 200 for example, any one having an adhesive sheet (not shown) having high adhesion to silicon on its surface is used.
  • a mold (not shown) is prepared, the semiconductor element 11 held on the support substrate 200 is covered with a resin material such as epoxy resin by compression molding or the like, and cured by heating or the like, as shown in FIG. 3C.
  • the sealing material 12 is molded.
  • the side surface 11c of the semiconductor element 11 and the conductive material 10 are covered with the sealing material 12.
  • the conductive material 10 and the semiconductor element 11 covered with the sealing material 12 are peeled off from the support substrate 200.
  • the first layer 1511 constituting the insulating layer 151 is formed.
  • the first layer 1511 is formed by, for example, a region of the surface 11a of the semiconductor element 11 other than the portion forming the first electrode 13 and the second electrode 14 (electrode pad (not shown)) and the sealing material 12 by a photolithography etching method. It has a predetermined pattern shape that covers the surface.
  • the seed layer 16 covering the exposed portion of the first layer 1511 and the semiconductor element 11 is formed by vacuum film formation such as, for example, a sputtering method.
  • the seed layer 16 is made of a conductive material such as Cu.
  • the resist layer 17 is formed by, for example, a photosensitive and insulating resin material by a wet film forming method such as a spin coating method like the first layer 1511, and has a predetermined pattern shape by a photolithography etching method. Will be done.
  • a photosensitive and insulating resin material by a wet film forming method such as a spin coating method like the first layer 1511, and has a predetermined pattern shape by a photolithography etching method. Will be done.
  • a photolithography etching method such as a spin coating method like the first layer 1511
  • the first electrode 13 and the second electrode 14 made of Cu or the like are formed.
  • the portion of the seed layer 16 exposed by removing the resist layer 17 is removed with an etching solution.
  • the second layer 1512 constituting the insulating layer 151 is formed by a spin coating method, and then patterned by a photolithography etching method. I do.
  • the insulating layer 151 constituting the rewiring layer 15 is formed, and a part of the first electrode 13 and the second electrode 14 is exposed to the outside from the insulating layer 151.
  • the first external exposure layer 152 covering the first electrode 13 and the second external exposure covering a part of the plurality of second electrodes 14 are made of Ni or the like by, for example, electroless plating.
  • Layer 153 is formed.
  • the rewiring layer 15 including the first electrode 13, the second electrode 14, the insulating layer 151, and the externally exposed layers 152 and 153 is formed on the semiconductor element 11 and the sealing material 12.
  • the sealing material 12 is thinned from the back surface 11b side of the semiconductor element 11 by grinding or the like to expose the conductive material 10.
  • the conductive material 10 is bonded to the back surface 11b of the semiconductor element 11 and the conductive material 10 is exposed by thinning the sealing material 12 by grinding or the like to form an electrode on the back surface 11b of the semiconductor element 11 again after the thinning. It is not necessary to do so, and the manufacturing cost can be reduced.
  • the semiconductor device 1 of the present embodiment can be manufactured by the above process.
  • the above manufacturing method is merely an example, and is not limited to this.
  • the first electrode 13, the second electrode 14, and other wiring may be formed by repeating the above-mentioned rewiring forming step to form the rewiring layer 15 having a more multilayer structure.
  • the first electrode 13 and the second electrode 14 may be formed by a screen printing method instead of electroplating.
  • the semiconductor element 11 on which the electrode pads 11d and 11e are formed is prepared, and the semiconductor element 11 and the conductive material 10 are joined and the sealing material 12 is formed in the same manner as in the procedures described in FIGS. 3A to 3C. Is formed.
  • the first layer 1511 which is a part of the insulating layer 151 is formed and patterned, and the electrode pads 11d and 11e are exposed from the insulating layer 151.
  • a sintered Cu paste material is formed by screen printing using a screen mask (not shown) and then sintered to form a first electrode 13 and an electrode connected to the electrode pad 11d.
  • a second electrode 14 connected to the pad 11e may be formed.
  • the forming steps of the electrodes 13 and 14 can be simplified, and the thickness of the electrodes 13 and 14 can be made thicker than that of electrolytic plating.
  • the thickness of the electrodes 13 and 14 can be easily increased to 20 ⁇ m or more, and the inductance can be reduced due to the reduced resistance and the thermal resistance of the wiring can be reduced by increasing the film thickness.
  • the first electrode 13 and the second electrode 14 may be formed by using different paste materials.
  • the first electrode 13 is formed of a sintered Cu paste material, and then the second electrode 14 is used. May be formed of a low stress paste material.
  • the low-stress paste material include a conductive paste material containing a silver filler in a resin material.
  • the conductive material 10 prevents the interface between the side surface 11c of the semiconductor element 11 and the sealing material 12 from being exposed during grinding in the thinning step, and causes peeling at these interfaces and moisture intrusion into the peeling interface. It plays a suppressive role.
  • the conventional semiconductor device 300 having a FOP structure has a structure in which the back surface 303b of the semiconductor element 301 opposite to the front surface 301a covered with the rewiring layer 303 is exposed from the sealing material 302. ..
  • the sealing material 302 is applied from the back surface 301b side of the semiconductor element 301.
  • Manufactured by grinding off with a grinder 210.
  • the sealing material 302 is ground and removed, the boundary portion between the side surface 301c of the semiconductor element 301 and the sealing material 302 is exposed to the surface of the grinder 210.
  • peeling may occur at these interfaces, for example, as shown in FIG.
  • the interface peeling reaches the rewiring layer 303, and the wiring in the rewiring layer 303 may be broken.
  • the metal material in the rewiring layer 303 is corroded, and the moisture invading when the semiconductor device 300 is joined to another member by reflow evaporates, so that the rewiring layer 303 is peeled off. It may cause disconnection of wiring. Further, if the moisture that has entered the peeling interface reaches the interface between the surface of the semiconductor element 301 and the rewiring layer 303 and stays at these interfaces, the adhesion between the semiconductor element 301 and the rewiring layer 303 deteriorates. ..
  • the semiconductor element 301 peels off from the rewiring layer 303 at the time of heating or dicing. It can also cause cracks in the wafer.
  • the semiconductor device 1 of the present embodiment the conductive material 10 having a plane size larger than that of the semiconductor element 11 is bonded to the back surface of the semiconductor element 11, and the semiconductor element 11 is arranged inside the outer shell of the conductive material 10.
  • the semiconductor device 1 has a structure in which the boundary portion between the side surface 11c of the semiconductor element 11 and the sealing material 12 is covered with the conductive material 10. Therefore, in the step of grinding and removing the sealing material 12 from the back surface side of the semiconductor element 11 (hereinafter referred to as “back surface grinding”), the boundary portion between the side surface 11c of the semiconductor element 11 and the sealing material 12 is a grinder or the like. It is not exposed to grinding tools. As a result, in backside grinding, the stress applied to the interface between the side surface 11c of the semiconductor element 11 and the sealing material 12 is reduced, and the occurrence of peeling at the interface is suppressed. The above problems can be prevented.
  • the electrode on the surface side of the semiconductor element 301 is omitted, and the rewiring layer 303 including the wiring connected to the electrode (not shown) of the semiconductor element 301 is shown in a simplified form. ..
  • the semiconductor module can be made thinner and has higher heat dissipation, which is suitable.
  • the semiconductor device 1 is applied to a semiconductor module having a double-sided heat dissipation structure
  • the present invention is not limited to this application example.
  • the semiconductor module S1 includes a semiconductor device 1, a first heat sink 2, a second heat sink 3, a lead frame 4, a bonding material 5, and a sealing material 6.
  • the semiconductor module S1 has a double-sided heat dissipation structure in which two heat sinks 2 and 3 are arranged so as to face each other with the semiconductor device 1 interposed therebetween, and heat generated by the semiconductor device 1 is discharged to the outside from both sides via these heat sinks 2 and 3. Is.
  • the first heat sink 2 has a plate shape having an upper surface 2a and a lower surface 2b that are in a front-to-back relationship, and is made of, for example, a metal material such as Cu or Fe (iron).
  • the semiconductor device 1 is mounted on the upper surface 2a via a bonding material 5 made of solder, and the lower surface 2b is exposed from the sealing material 6.
  • the first heat sink 2 is, for example, a current path for energization of the semiconductor device 1, and a part of the upper surface 2a side extends to the outside of the sealing material 6. That is, in the present embodiment, the first heat sink 2 plays two roles of a heat radiating member and wiring.
  • the first heat sink 2 may be referred to as a "first heat dissipation member".
  • the semiconductor device 1 is connected to the first heat sink 2 on the back surface 1b side and to the second heat sink 3 on the front surface 1a side via a bonding material 5, respectively.
  • the semiconductor device 1 is arranged so that the entire area of the back surface 1b fits inside the outer shell of the upper surface 2a of the first heat sink 2.
  • the surface exposed to the outside is designated as one surface 3a, and the surface facing the semiconductor device 1 is designated as the other surface 3b.
  • the heat sink 3 is arranged so as to be located outside the outer shell of the other surface 3b.
  • the lead frame 4 is connected to the second externally exposed layer 153 of the semiconductor device 1 via, for example, a bonding material 5.
  • the second heat sink 3 has a plate shape having one side surface 3a and another side surface 3b which are in a front-to-back relationship, and is made of the same material as the first heat sink 2.
  • the other surface 3b of the second heat sink 3 is arranged so as to face a part of the upper surface 2a of the semiconductor device 1, and one surface 3a is exposed from the sealing material 6.
  • the second heat sink 3 is electrically connected to the first external exposed layer 152 and the first electrode 13 via the bonding material 5, and serves as a current path for the semiconductor element 11 like the first heat sink 2. ..
  • a part of the second heat sink 3 on the other surface 3b side extends to the outside of the sealing material 6, and serves two roles of a heat radiating member and electrical wiring.
  • the second heat sink 3 may be referred to as a "second heat radiating member".
  • the lead frame 4 is made of, for example, a metal material such as Cu or Fe, and is electrically connected to the second externally exposed layer 153 of the semiconductor device 1 via the bonding material 5 as shown in FIG.
  • the lead frame 4 includes, for example, a plurality of leads having the same number as the second electrode 14.
  • leads for example, a plurality of adjacent leads are connected by a tie bar (not shown) until the encapsulant 6 is formed, but the tie bar is removed by press punching or the like after the encapsulant 6 is formed. It becomes a separated state.
  • the lead frame 4 may be configured as the same member as the second heat sink 3 and may be connected by a tie bar (not shown) until the formation of the sealing material 6. Even in this case, the lead frame 4 is separated from the second heat sink 3 by removing the tie bar by press punching or the like after the sealing material 6 is formed.
  • the joining material 5 is a joining material that joins the components of the semiconductor module S1 to each other, and a conductive material such as solder is used for electrical connection.
  • the bonding material 5 is not limited to solder.
  • the sealing material 6 is made of, for example, a thermosetting resin such as an epoxy resin, and as shown in FIG. 8, covers the semiconductor device 1, a part of the heat sinks 2 and 3, a part of the lead frame 4, and the bonding material 5. ing.
  • the encapsulant 6 can be said to be a "second encapsulant" that covers the semiconductor device 1 when the encapsulant 12 forming a part of the semiconductor device 1 is used as the "first encapsulant".
  • the semiconductor module S1 has a structure in which the second external exposed layer 153 of the semiconductor device 1 and the lead frame 4 are joined by a joining material 5. Therefore, unlike the conventional semiconductor module described in Japanese Patent Application Laid-Open No. 2001-156225, the wire connection between the semiconductor device 1 and the lead frame 4 becomes unnecessary. Further, by not using the wire, it is not necessary to arrange the heat radiating block for preventing the contact between the wire and the second heat sink 3 between the semiconductor device 1 and the second heat sink 3. As a result, the thickness of the semiconductor module can be reduced by the amount of the heat dissipation block, and the thermal resistance of the heat dissipation block is eliminated, so that the thermal resistance from the semiconductor device 1 to the second heat sink 3 is reduced.
  • the semiconductor module S1 has a structure that is thinner and has lower thermal resistance than the conventional one by using the semiconductor device 1.
  • the boundary portion between the side surface 11c of the semiconductor element 11 and the sealing material 12 is covered with the conductive material 10, so that the force applied to these boundary portions during the grinding process of the sealing material 12 is reduced.
  • the semiconductor device 1 has a FOP structure in which peeling at the boundary is suppressed. Further, in the semiconductor device 1, the conductive material 10 is bonded to the back surface 11b of the semiconductor element 11, and the conductive material 10 is exposed from the sealing material 12 before the semiconductor element 11 during the grinding process of the sealing material 12, so that the semiconductor device 1 is ground. Sometimes, even the back electrode of the semiconductor element 11 is not scraped.
  • the semiconductor device 1 has a structure in which the manufacturing process is simplified as compared with the conventional case, and the manufacturing cost is reduced because the electrode forming step on the back surface 11b is not required after the thinning. Further, since the semiconductor device 1 can be bonded to the second external exposed layer 153 via the bonding material 5 and the lead frame 4 and the second electrode 14 which is a fan-out wiring can be electrically connected, a double-sided heat dissipation structure is particularly provided. Suitable for thinning and lowering thermal resistance of semiconductor modules.
  • the semiconductor device 1 may have a through hole 101 extending in the thickness direction in a portion of the conductive material 10 located outside the outer shell of the semiconductor element 11.
  • the through hole 101 is provided to prevent peeling at the interface between the end face 10c of the conductive material 10 and the sealing material 12.
  • the through hole 101 is a conductive material when the sealing material 12 is ground from the back surface 11b side of the semiconductor element 11 from the state shown in FIG. 3I in the manufacturing process of the semiconductor device 1 of the first embodiment.
  • the force applied to the boundary between the end face 10c of 10 and the sealing material 12 is dispersed.
  • the force at the time of grinding in this grinding step acts on the boundary portion between the end face 10c of the conductive material 10 and the sealing material 12, and there is a possibility that these are peeled off.
  • the conductive material 10 includes the through hole 101
  • the force at the time of grinding is applied to the boundary between the end face 10c of the conductive material 10 and the sealing material 12 and the boundary between the through hole 101 and the sealing material 12. It will take.
  • the through hole 101 in the conductive material 10 the force applied to the boundary between the end face 10c of the conductive material 10 and the sealing material 12 in the grinding process of the sealing material 12 is reduced, and peeling is performed at these interfaces. Is suppressed.
  • the number, size, and arrangement of the through holes 101 are arbitrary and can be changed as appropriate.
  • the semiconductor device 1 may have a groove 102 in a portion of the conductive material 10 located outside the outer shell of the semiconductor element 11.
  • the groove 102 prevents the interface peeling and advances to the interface between the side surface 11c of the semiconductor element 11 and the sealing material 12. It is provided to prevent it.
  • the groove 102 is, for example, an annular shape surrounding the semiconductor element 11, but the shape thereof is arbitrary as long as it can prevent the interfacial peeling between the conductive material 10 and the sealing material 12 from going toward the semiconductor element 11.
  • the groove 102 is formed by an arbitrary processing method such as press processing or laser processing.
  • the semiconductor device 1 may have a protrusion 103 on the end surface 10c of the conductive material 10.
  • the protrusion 103 is provided to suppress the progress of the interfacial peeling when the interface peeling between the end face 10c of the conductive material 10 and the sealing material 12 occurs.
  • the protrusion 103 is formed in an annular shape over the entire end face 10c of the conductive material 10, for example, but it is sufficient if the interface peeling between the end face 10c of the conductive material 10 and the sealing material 12 can be suppressed, and the shape and the like thereof are arbitrary. be.
  • the protrusion 103 is formed by an arbitrary processing method such as cutting.
  • the present modification also provides the semiconductor device 1 in which the same effect as that of the second modification can be obtained.
  • the semiconductor device 1 has higher adhesion to the sealing material 12 than the conductive material 10 at a portion of the upper surface 10a of the conductive material 10 located outside the outer shell of the semiconductor element 11. It may have a high adhesion portion 104.
  • the high-adhesion portion 104 enhances the adhesion to the sealing material 12, and when the interface peeling between the end face 10c of the conductive material 10 and the sealing material 12 occurs, the interfacial peeling proceeds to the semiconductor element 11. It is provided to suppress.
  • the high adhesion portion 104 is made of a resin material such as polyimide, and is formed by an arbitrary wet film forming method such as dispenser coating.
  • the high-adhesion portion 104 is, for example, an annular shape that surrounds the semiconductor element 11 in a frame shape on the upper surface 10a, but the present invention is not limited to this, and the arrangement, shape, and the like thereof can be appropriately changed.
  • the present modification also provides the semiconductor device 1 in which the same effect as that of the second modification can be obtained.
  • the semiconductor device 1 has a roughened portion 105 having a concave-convex shape of a micrometer order or less in a portion of the upper surface 10a of the conductive material 10 located outside the outer shell of the semiconductor element 11. You may be doing it.
  • the roughened portion 105 enhances the adhesion to the sealing material 12 by the anchor effect, and when the interface peeling between the end face 10c of the conductive material 10 and the sealing material 12 occurs, the interfacial peeling proceeds to the semiconductor element 11. It is provided to prevent this from happening.
  • the roughened portion 105 is, for example, an annular shape that surrounds the semiconductor element 11 in a frame shape on the upper surface 10a, but the present invention is not limited to this, and the arrangement, shape, and the like thereof can be appropriately changed.
  • the roughened portion 105 is formed by an arbitrary processing method such as laser processing.
  • the present modification also provides the semiconductor device 1 in which the same effect as that of the second modification can be obtained.
  • the semiconductor device 1 may have a roughened portion 111 having a concave-convex shape of micrometer order or less on the side surface 11c of the semiconductor element 11.
  • the roughened portion 111 enhances the adhesion to the sealing material 12 by the anchor effect, and even if the interface peeling between the conductive material 10 and the sealing material 12 occurs, the peeling is suppressed from proceeding. Provided.
  • the roughened portion 111 can be formed by, for example, roughening the semiconductor element 11 from a silicon wafer by laser processing at the time of dicing cut.
  • laser dicing the roughening process of the side surface 11c of the semiconductor element 11 by laser processing.
  • the same effect as that of the first embodiment can be obtained. Further, even if the interface peeling between the conductive material 10 and the sealing material 12 occurs, the peeling extends to the rewiring layer 15 by increasing the adhesion between the side surface 11c of the semiconductor element 11 and the sealing material 12. The semiconductor device 1 can be suppressed from progressing and has higher reliability.
  • the semiconductor device 1 has a configuration in which a recess 112 is provided on the back surface 11b of the semiconductor element 11, the conductive material 10 is housed in the recess 112, and is joined to the bottom 112a of the recess 112. You may.
  • the "bottom 112a of the recess 112" means, for example, a portion located on the bottom surface of the recess 112 when viewed from the normal direction with respect to the back surface 11b side.
  • the thickness of the semiconductor element 11 is larger than that of the first embodiment, the contact area between the side surface 11c of the semiconductor element 11 and the sealing material 12 is increased, and the semiconductor at the time of backside grinding of the sealing material 12 is increased. Interfacial peeling between the side surface 11c of the element 11 and the sealing material 12 is suppressed.
  • the conductive material 10 has a plane size smaller than that of the semiconductor element 11 and has the same thickness as the depth of the recess 112.
  • the recess 112 for example, after forming a protective film having a predetermined pattern shape on the back surface 11b of the semiconductor element 11, anisotropic etching of silicon is performed on a portion exposed from the protective film by an arbitrary alkaline solution or the like used for silicon etching. Is formed by a method such as. Further, the recess 112 may be formed by separately preparing an annular silicon substrate having an inner diameter larger than the outer dimension of the conductive material 10 and joining the back surface 11b of the semiconductor element 11 with an anode. In the latter case, the back surface 11b of the semiconductor element 11 becomes the bottom portion 112a of the recess 112.
  • the boundary portion between the side surface 11c of the semiconductor element 11 and the sealing material 12 comes into contact with the surface of the grinder, but the side surface 11c of the semiconductor element 11 is sealed.
  • peeling at the boundary is suppressed.
  • the boundary portion that comes into contact with the grinding tool such as a grinder is formed in addition to the side surface 11c-sealing material 12 of the semiconductor element 11, the conductive material 10-sealing material 12, and the recess 112. -The sealing material 12 is added. Therefore, the force at the time of backside grinding is dispersed, the force applied to the boundary between the side surface 11c of the semiconductor element 11 and the sealing material 12 is reduced, and the occurrence of peeling at the boundary is suppressed.
  • the interface peeling between the side surface 11c of the semiconductor element 11 and the sealing material 12 is suppressed as in the first embodiment, and the semiconductor device 1 has high reliability.
  • the semiconductor device 1 of the present embodiment is different from the first embodiment in that, for example, as shown in FIG. 17, the side surface 11c of the semiconductor element 11 is covered with the side wall insulating portion 18 made of an insulating material. In this embodiment, this difference will be mainly described.
  • the semiconductor device 1 of the present embodiment is manufactured, for example, through the manufacturing steps shown in FIGS. 18A to 18D.
  • the temporary protective material 110 is formed on a predetermined region of the upper surface 10a of the conductive material 10 including the region where the semiconductor element 11 is bonded later.
  • the temporary protective material 110 is made of any material that can be peeled off after the sealing material 12 is formed, such as an adhesive material or a photosensitive resin material.
  • an adhesive material a material whose adhesive strength with the conductive material 10 is reduced by ultraviolet irradiation, heating, or the like is used, and when the temporary protective material 110 is made of a photosensitive resin material.
  • a positive type resist material or the like can be used.
  • the temporary protective material 110 is used to provide the recess 121, which will be described later. However, when the depth of the recess 121 is desired to be a predetermined value or more (not limited, but for example, 20 ⁇ m or more), the temporary protective material 110 is used as an adhesive material. It is preferably composed of members. In this case, the temporary member may be any material as long as it is incompatible with the constituent material of the sealing material 12 and has heat resistance that can withstand the heating in the molding process of the sealing material 12. The plane size of the temporary protective material 110 is made larger than that of the semiconductor element 11 so that the semiconductor element 11 can be accommodated in the recess 121 formed later.
  • the temporary protective material 110 is attached to the support substrate 200, and the conductive material 10 and the sealing material 12 covering the temporary protective material 110 are formed by compression molding or the like using a mold (not shown). ..
  • the work covered with the temporary protective material 110 and the conductive material 10 by the sealing material 12 is peeled off from the support substrate 200, and the sealing material 12 is separated from the surface of the conductive material 10 on the lower surface 10b side. Grinding is performed to expose the lower surface 10b of the conductive material 10. Then, by peeling the temporary protective material 110 from the conductive material 10, for example, as shown in FIG. 18D, a sealing material 12 having a recess 121 that exposes the conductive material 10 is formed.
  • the semiconductor element 11 is housed in the recess 121, and the conductive material 10 and the back surface 11b of the semiconductor element 11 are joined by a joining material (not shown).
  • the semiconductor element 11 may have a roughened portion 111 shown in FIG. 15 on the side surface 11c by laser dicing or the like in order to further enhance the adhesion between the side wall insulating portion 18 to be formed next and the side surface 11c.
  • the first layer 1511 of the insulating layer 151 is formed by a wet film forming method such as spin coating.
  • the insulating layer material flows into the gap between the recess 121 and the side surface 11c of the semiconductor element 11 and is cured, so that the first layer 1511 and the side wall insulating portion 18 are formed.
  • the side wall insulating portion 18 is made of the same insulating material as the insulating layer 151 such as polyimide.
  • the semiconductor device 1 of the present embodiment can be manufactured by forming the rewiring layer 15 by the same process as the manufacturing method described in the first embodiment.
  • the resin material constituting the sealing material 12 may enter between the support substrate 200 and the surface 11a of the semiconductor element 11 at the time of molding the sealing material 12.
  • the sealing material 12 is made of an insulating material containing a filler such as a heat radiating filler, as shown in FIG. 19, the insulating layer 151 which is a part of the rewiring layer 15 and the surface 11a of the semiconductor element 11
  • the filler 122 can enter between and. If such a filler 122 exists between the insulating layer 151 and the semiconductor element 11, the thickness of the insulating layer 151 on the filler 122 becomes thin, which may cause insulation failure.
  • the semiconductor device 1 of the present embodiment is manufactured by forming the sealing material 12, then joining the conductive material 10 and the semiconductor element 11 to form an insulating layer 151, and thus a semiconductor.
  • the constituent material of the sealing material 12 does not exist on the surface 11a of the element 11. Therefore, even when the semiconductor device 1 is made of an insulating material containing the filler 122 in the sealing material 12, the insulation defect due to the filler 122 does not occur.
  • the present embodiment also provides the semiconductor device 1 having the same effects as those of the first embodiment.
  • the semiconductor device 1 of the present embodiment does not have the conductive material 10, and the recess 123 is formed on the surface of the sealing material 12 opposite to the rewiring layer 15. A part or all of the back surface 11b of the semiconductor element 11 is exposed from the sealing material 12 in the recess 123.
  • the semiconductor device 1 of the present embodiment is different from the first embodiment in this respect. In this embodiment, this difference will be mainly described.
  • the other surface 12b of the sealing material 12 protrudes from the back surface 11b of the semiconductor element 11, and the other surface 12b is provided with a recess 123, and the back surface 11b of the semiconductor element 11 is sealed in the recess 123.
  • the structure is exposed from the stopper 12. Since the other surface 12b of the sealing material 12 has a structure that protrudes from the back surface 11b of the semiconductor element 11, the boundary portion between the side surface 11c of the semiconductor element 11 and the sealing material 12 becomes a grinding tool when the sealing material 12 is ground. Not exposed. Therefore, the semiconductor device 1 has a structure in which the interface peeling between the side surface 11c of the semiconductor element 11 and the sealing material 12 is suppressed.
  • the semiconductor device 1 of the present embodiment is manufactured, for example, through the manufacturing steps shown in FIGS. 21A to 21D.
  • the semiconductor element 11 is prepared, and the entire back surface 11b is covered with the back surface protective material 120.
  • the back surface protective material 120 is composed of an arbitrary material that can be peeled off after the sealing material 12 is formed, for example, an adhesive material whose adhesive force to the back surface 11b of the semiconductor element 11 is reduced by ultraviolet irradiation or heating.
  • an adhesive whose adhesive strength is reduced by irradiation with ultraviolet rays is used as the back surface protective material 120 will be described as a typical example.
  • the back surface protective material 120 for example, any tape provided with an acrylic or silicon-based adhesive material that is cured by ultraviolet rays on an arbitrary base material such as PVC or polyolefin can be used.
  • the surface 11a of the semiconductor element 11 is attached to the support substrate 200, and the sealing material 12 that covers the conductive material 10 and the back surface protective material 120 is formed by compression molding or the like using a mold (not shown). Mold.
  • the rewiring layer 15 is formed on the surface 11a side of the semiconductor element 11 by, for example, the same process as in the first embodiment.
  • the surface of the sealing material 12 on the side covering the back surface protective material 120 is ground to expose the back surface protective material 120 as shown in FIG. 21D.
  • the thickness of the back surface protective material 120 is not limited, but is set to, for example, 60 ⁇ m or more so that the back surface 11b of the semiconductor element 11 is not accidentally ground. Is preferable.
  • UV ultraviolet rays
  • the semiconductor device 1 can be manufactured by the above manufacturing method. By peeling off the back surface protective material 120, the recess 123 is formed and the back surface 11b of the semiconductor element 11 is exposed. Therefore, the electrode forming step on the back surface 11b of the semiconductor element 11 after grinding the sealing material 12 is unnecessary. It becomes. Further, the semiconductor device 1 can be used to form a semiconductor module having the same structure as that of the first embodiment. In this case, a bonding material 5 is applied to the recess 123 to form a semiconductor with another member such as a heat radiating member. The back surface 11b of the element 11 will be joined.
  • the back surface protective material 120 When the back surface protective material 120 is peeled off, the back surface protective material 120 may be peeled off via an adhesive tape (hereinafter referred to as "UV tape") whose adhesive strength is reduced by ultraviolet rays.
  • UV tape an adhesive tape
  • UV tape T is attached to the other surface 12b of the sealing material 12 and the back surface protective material 120, and the back surface of the UV tape T is used with the mask M.
  • the portion attached to the protective material 120 is irradiated with ultraviolet rays.
  • a dicing tape (not shown) is attached to the UV tape T, and the back surface protective material 120 is peeled off together with the UV tape T to obtain the semiconductor device 1 shown in FIG.
  • the back surface protective material 120 is peeled off via the UV tape T which is in a state of strong adhesion to the back surface protective material 120 and low adhesive to the sealing material 12, and the dicing tape other than the back surface protective material 120 is peeled off.
  • the load of the peeling force due to the above is reduced, and the deformation of the semiconductor device 1 is suppressed. That is, by using the UV tape T, the effect of improving the yield in the manufacture of the semiconductor device 1 of the present embodiment can be obtained.
  • the back surface protective material 120 may be formed of a thermoplastic resin, and the recess 123 may be formed by dissolving and removing the back surface protective material 120 with a chemical solution after grinding the sealing material 12.
  • a chemical solution for dissolving and removing the back surface protective material 120.
  • examples of such a chemical solution include toluene (8.9), dimethyl ether (8.8), and epoxy (10.9), which have a solubility parameter value (SP value) close to 8.1 to 8.6 of polybutadiene. And so on.
  • the back surface protective material 120 can be attached to the back surface 11b of the semiconductor element 11 shown in FIG. 21A by thermocompression bonding.
  • any material whose adhesion to the back surface 11b of the semiconductor element 11 is reduced by heating may be used.
  • the back surface protective material 120 a material having a property that the adhesion is lowered at a temperature higher than the heating temperature at the time of peeling the sealing material 12 from the support substrate 200 after molding is used.
  • the back surface protective material 120 may be one whose adhesive force is lowered at a temperature exceeding 190 ° C. ..
  • Riva Alpha (registered trademark) 3195V manufactured by Nitto Denko Corporation which can be peeled off at 190 ° C., can be used.
  • Riva Alpha registered trademark
  • 3195E manufactured by the same company, which can be peeled off at 230 ° C.
  • the above-mentioned materials used are merely examples, and other known materials may be used.
  • the peeling temperature can be changed as appropriate.
  • the back surface protective material 120 is preferably made of a material having low elasticity from the viewpoint of suppressing warpage of the semiconductor element 11. This is to prevent the semiconductor element 11 from warping due to heating during peeling, thereby suppressing the generation of internal stress of the semiconductor element 11 that causes warping after peeling.
  • the semiconductor device 1 has the same effect as that of the first embodiment. Further, by having the recess 123, when the back surface 11b of the semiconductor element 11 of the semiconductor device 1 is joined to another member by using the bonding material 5, the thickness of the bonding material 5 becomes equal to or larger than the depth of the recess 123. It is also possible to obtain the effect that the thickness of the bonding material 5 can be secured to a predetermined value or more. Further, when a solder foil is used as the bonding material 5, for example, it is possible to provide the solder foil in the recess 123 in advance and then assemble it to another member, so that there is an effect that the positioning of the bonding material 5 at the time of assembly becomes unnecessary.
  • the recess 123 is not limited to the same as the outer shape of the semiconductor element 11, and as shown in FIG. 23, for example, the recess 123 is made smaller than the plane size of the back surface 11b of the semiconductor element 11 and the semiconductor element 11 It may be formed so as to fit inside the outer shell of the back surface 11b of the above.
  • the semiconductor device 1 since the boundary between the side surface 11c of the semiconductor element 11 and the sealing material 12 is covered with the sealing material 12, the semiconductor device 1 is said to be used when the sealing material 12 is ground as compared with the third embodiment.
  • the structure is such that the force applied to the boundary portion is further reduced.
  • the portion of the sealing material 12 that covers the back surface 11b is a "protruding portion" that protrudes toward the back surface 11b of the semiconductor element 11.
  • the protruding portion suppresses the semiconductor element 11 and stabilizes the interfacial adhesion between the side surface 11c of the semiconductor element 11 and the sealing material 12.
  • the protruding portion suppresses the semiconductor element 11 to cause chip skipping or wafer cracking during grinding or dicing cut of the sealing material 12. It also plays a role of suppressing.
  • the effect of suppressing chip skipping and wafer cracking when a plurality of semiconductor devices 1 are manufactured at one time can be obtained.
  • the recess 123 may be formed so as to be larger than the plane size of the back surface 11b of the semiconductor element 11 and the back surface 11b of the semiconductor element 11 fits inside the recess 123.
  • the recess 123 is formed so that the step portion of the other surface 12b of the sealing material 12 due to the recess 123 is located outside the outer shell of the back surface 11b of the semiconductor element 11.
  • the semiconductor device 1 when a heat radiating member or the like is bonded to the back surface 11b of the semiconductor element 11 via the bonding material 5, the heat of the semiconductor element 11 is diffused more widely by the bonding material 5 filled in the recess 123. Therefore, the structure has improved heat dissipation. That is, the semiconductor device 1 according to this modification has a structure suitable for forming a semiconductor module having high heat dissipation.
  • the semiconductor device 1 of the present embodiment is different from the third embodiment in that it includes a substantially frame-shaped frame covering portion 19 that covers the side surface 11c of the semiconductor element 11. In this embodiment, this difference will be mainly described.
  • the side surface 11c of the semiconductor element 11 is covered with the frame body covering portion 19, while the back surface 11b is not covered with the frame body covering portion 19 and is exposed to the outside.
  • the frame covering portion 19 is made of an arbitrary insulating material having higher adhesion to the semiconductor element 11 than the sealing material 12, such as polyimide, polyamide, or butyl acetate. As shown in FIG. 25, the frame body covering portion 19 has a substantially tubular shape having a larger dimension in the thickness direction than the semiconductor element 11 and a flange portion protruding along the film plane direction on the rewiring layer 15 side. Has been done.
  • the frame body covering portion 19 has the same thickness as the sealing material 12, and includes an opening 191 that exposes the back surface 11b of the semiconductor element 11 to the outside.
  • the opening 191 corresponds to the recess 123 in the third embodiment.
  • the frame covering portion 19 covers the back surface 11b and the side surface 11c of the semiconductor device 1 from the molding of the sealing material 12 to the grinding of the sealing material 12 in the manufacturing process of the semiconductor device 1 described later, and seals the frame body covering portion 19. It is a member that plays a role of protecting the back surface 11b of the semiconductor element 11 when the material 12 is ground.
  • the frame body covering portion 19 has the above-mentioned shape by removing the portion covering the back surface 11b of the semiconductor element 11 after grinding the sealing material 12.
  • the semiconductor device 1 of the present embodiment is manufactured, for example, through the manufacturing steps shown in FIGS. 26A to 26D.
  • the surface 11a of the semiconductor element 11 is attached to the support substrate 200, and then the resin sheet 190 made of polyimide or the like is attached to the semiconductor element 11.
  • the back surface 11b and the side surface 11c of the semiconductor element 11 are covered with the resin sheet 190 to protect the semiconductor element 11, and the chip floating from the support substrate 200 and the displacement on the support substrate 200 are suppressed.
  • a mold (not shown) is prepared, and the sealing material 12 that covers the semiconductor element 11 together with the resin sheet 190 is molded by compression molding or the like. After that, the work is peeled off from the support substrate 200 by an arbitrary method such as heating, and the surface 11a of the semiconductor element 11 is exposed to the outside.
  • the rewiring layer 15 covering the surface 11a of the semiconductor element 11, a part of the frame covering portion 19 and one surface 12a of the sealing material 12 is subjected to the same steps as in the first embodiment. Form.
  • the sealing material 12 is ground from the surface of the sealing material 12 on the side covering the resin sheet 190 using a grinding tool such as a grinding machine, and the semiconductor element 11 of the resin sheet 190 is ground.
  • a grinding tool such as a grinding machine
  • the semiconductor element 11 of the resin sheet 190 is ground.
  • the portion covering the back surface 11b of the above is exposed from the sealing material 12.
  • the portion of the resin sheet 190 that covers the back surface 11b of the semiconductor element 11 is removed to form the opening 191 by an arbitrary method such as a photolithography etching method or laser processing, and the back surface 11b of the semiconductor element 11 is externally formed. To expose to.
  • the semiconductor device 1 can be manufactured by such a manufacturing method, and by protecting the back surface 11b of the semiconductor element 11 with the resin sheet 190 when the encapsulant 12 is ground, the back surface 11b side of the encapsulant 12 after grinding is performed.
  • the electrode forming step of the above is not required.
  • a physical force is applied to the boundary portion between the side surface 11c of the semiconductor element 11 and the frame covering portion 19. Is hard to work.
  • the frame body covering portion 19 with a resin material having higher adhesion to the semiconductor element 11 than the sealing material 12, the interface between the side surface 11c of the semiconductor element 11 and the frame body covering portion 19 is more closely adhered. It becomes a state, and peeling at the interface is suppressed.
  • the resin sheet 190 is attached so as to cover all of the plurality of semiconductor elements 11 mounted on the support substrate 200.
  • the flange portion of the frame body covering portion 19 is in a state of extending along the film plane of the rewiring layer 15 to the end face of the semiconductor device 1.
  • the protruding portion 106 located outside the outer shell of the semiconductor element 11 is another conductive material 10. It differs from the first embodiment in that it has a porous structure having a lower density than the site. In this embodiment, this difference will be mainly described.
  • the conductive material 10 is made of, for example, a metal sintered body.
  • metal sintered body as used herein means that a metallic material having at least conductivity is used as a main component, and a low-density porous structure described later is formed in some places where a predetermined pressure is not applied.
  • the metal sintered body include, but are not limited to, sintered silver containing silver as a main component and sintered copper containing copper as a main component. In the present embodiment, the case where the conductive material 10 is made of sintered silver will be described as a typical example.
  • the conductive material 10 has a larger planar size than the semiconductor element 11, and is arranged to cover the entire back surface 11b of the semiconductor element 11. As shown in FIG. 27, in the conductive material 10, a region of the lower surface 10b located inside the outer shell of the semiconductor element 11, that is, directly below the semiconductor element 11 is exposed to the outside. On the other hand, a portion of the conductive material 10 located on the outer side of the outer shell of the semiconductor element 11 is designated as a protruding portion 106, and a part of the region of the lower surface 10b located on the protruding portion 106 is inclined toward the semiconductor element 11 side. It is covered with a sealing material 12.
  • the protruding portion 106 has a porous structure having a lower density than other portions of the conductive material 10.
  • the projecting portion 106 is a porous body in which voids of the order of micrometers or less, that is, a plurality of micropores are formed, and has a lower density than the rest of the conductive material 10. ing. This is because, in the step of forming the conductive material 10, the protruding portion 106 causes a part of the constituent material of the conductive material 10 to protrude outside the outer shell of the semiconductor element 11, and is generated as a region that is not pressurized. Due to being a site. The step of forming the conductive material 10 will be described later.
  • the protruding portion 106 is in a state in which at least a large number of micropores connected to the outermost surface of the protruding portion 106 are formed, and the sealing material 12 has entered the micropores.
  • the micropore of the protruding portion 106 has a minimum width of 10 nm or more of an opening located on the outermost surface of the protruding portion 106 so that the resin material constituting the sealing material 12 can enter when the sealing material 12 is formed. ing.
  • an anchor effect is generated, and the adhesion between the protruding portion 106 and the sealing material 12 is improved, so that the interface between the protruding portion 106 and the sealing material 12 starting from the lower surface 10b side of the conductive material 10 is peeled off.
  • the protruding portion 106 has an uneven shape formed by the outermost surface, that is, a macro uneven shape, and an anchor caused by the sealing material 12 following the macro uneven shape in addition to the anchor effect by the micropore. It also produces an effect.
  • the semiconductor device 1 of the present embodiment has a highly reliable structure in which the interface peeling between the side surface 11c of the semiconductor element 11 and the sealing material 12 is suppressed.
  • the area directly below the conductive material 10 located directly below the semiconductor element 11 in a plan view is a region of the constituent materials of the conductive material 10 that is pressurized via the semiconductor element 11 in the process of forming the conductive material 10. Is. Therefore, as shown in FIG. 28, for example, the immediately lower portion of the conductive material 10 is denser than the protruding portion 106, has fewer voids, and has a high density.
  • a conductive sheet 100 that later constitutes the conductive material 10 and a base sheet 201 that serves as an underlay thereof are prepared.
  • the conductive sheet 100 for example, a film containing metal fine particles such as silver nanoparticles or silver microparticles, which can be sintered, can be used.
  • the base sheet 201 a sheet material made of a resin material such as rubber that can withstand the temperature of the punching process described later (for example, a silicon rubber sheet) can be used.
  • the conductive sheet 100 has, for example, a thickness of 10 ⁇ m to 100 ⁇ m and an elastic modulus of about 20 GPa to 80 GPa.
  • the base sheet 201 has, for example, a thickness of 0.1 mm to 1 mm and an elastic modulus of about 5 MPa.
  • the conductive sheet 100 and the base sheet 201 are overlapped with each other, and the separately prepared semiconductor element 11 is placed on the conductive sheet 100.
  • the present invention is not limited to this, and a plurality of semiconductor elements 11 may be used. It may be mounted and a plurality of semiconductor devices 1 may be manufactured at one time.
  • FIG. 29C pressure is applied from the surface 11a side of the semiconductor element 11 using a pressure mechanism (not shown) to press a part of the conductive sheet 100.
  • a part of the base sheet 201 including the region directly below the semiconductor element 11 is elastically deformed, so that the conductive sheet 100 is adjacent to the portion directly below the semiconductor element 11.
  • a shearing force is generated between the part and the part to be used.
  • the portion directly below the semiconductor element 11 and the peripheral portion thereof are punched out and transferred to the semiconductor element 11 as shown in FIG. 29D.
  • the above punching step can be performed in the atmosphere under the conditions of 100 ° C. to 200 ° C. and 1 MPa to 5 MPa, but the temperature, pressure and the like depend on the material of the conductive sheet 100 and the base sheet 201. Can be changed as appropriate. Further, by this punching step, a part of the lower surface 10b of the conductive material 10 located at the protruding portion 106 becomes inclined toward the semiconductor element 11, that is, toward the upper side.
  • the semiconductor element 11 and the transferred conductive material are heated at a firing temperature of 200 ° C. to 300 ° C. on a heating stage (not shown) to sinter the conductive material.
  • a firing temperature 200 ° C. to 300 ° C.
  • a heating stage not shown
  • the conductive material 10 is in a state of being bonded to the back surface 11b of the semiconductor element 11.
  • the surface 11a of the semiconductor element 11 is attached to the support substrate 200 to hold the semiconductor element 11 to which the conductive material 10 is bonded.
  • a mold (not shown) is prepared, the semiconductor element 11 held on the support substrate 200 is covered with a resin material such as epoxy resin by compression molding or the like, and cured by heating or the like, as shown in FIG. 29F. , The sealing material 12 is molded. As a result, the side surface 11c of the semiconductor element 11 and the conductive material 10 are covered with the sealing material 12. In particular, the protruding portion 106 having a large number of micropores in the conductive material 10 is in a state of being in closer contact with the sealing material 12 than other parts of the conductive material 10 due to the anchor effect.
  • the semiconductor device 1 of the present embodiment can be manufactured by performing the same steps as the semiconductor device 1 of the first embodiment shown in FIGS. 3D to 3J.
  • a high adhesion region with the sealing material 12, that is, a protruding portion 106 is formed in the step of forming the conductive material 10. Therefore, as in the third modification to the sixth modification of the first embodiment, apart from the step of forming the conductive material 10, a region for suppressing peeling and extension of the interface between the conductive material 10 and the sealing material 12 or It is not necessary to form a high adhesion region with the sealing material 12, and the manufacturing process is simplified. Therefore, the semiconductor device 1 of the present embodiment has a structure in which the manufacturing cost is reduced as compared with the third modification to the sixth modification of the first embodiment.
  • the boundary portion between the side surface 11c of the semiconductor element 11 and the sealing material 12 is covered with the conductive material 10, so that during the grinding process of the sealing material 12.
  • the semiconductor device 1 has a structure in which the force applied to these boundary portions is reduced. Therefore, the same effect as that of the first embodiment can be obtained.
  • the protruding portion 106 of the conductive material 10 is a porous body and the sealing material 12 enters to generate an anchor effect, the adhesion between the sealing material 12 and the protruding portion 106 is further improved, and the semiconductor element 11 It is also possible to obtain the effect of further suppressing the interfacial peeling between the side surface 11c and the sealing material 12.
  • the present invention is not limited to this step.
  • a sinterable paste material made of metal fine particles such as silver nanoparticles is applied with a dispenser, the semiconductor element 11 is placed on the applied silver paste, the pressure is applied through the semiconductor element 11, and then the baking is performed.
  • the conductive material 10 may be formed by making a knot. In this case, as shown in FIG.
  • the entire surface of the lower surface 10b of the conductive material 10 becomes a flat surface, and the entire area of the lower surface 10b is exposed from the sealing material 12, but the protruding portion 106 and the sealing material Since high adhesion with 12 is ensured, there is no particular problem. That is, in the present embodiment, the conductive material 10 may be a porous body in which the protruding portion 106 has a lower density than that immediately below, and the outer shape thereof may change depending on the manufacturing process.
  • the roughened portion 111 may be formed on the side surface 11c of the semiconductor element 11.
  • the present invention is not limited to the semiconductor device 1 of the first embodiment, and the semiconductor device 1 according to another embodiment can also be used to form a semiconductor module.
  • the semiconductor device 1 according to another embodiment can also be used to form a semiconductor module.
  • FIG. 31 even when the semiconductor device 1 of the third embodiment is used, the interfacial peeling of the side surface 11c of the semiconductor element 11 is suppressed, and the thickness and heat dissipation are increased. It becomes a semiconductor module with a structure.

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Abstract

半導体装置は、半導体素子（１１）と、半導体素子の裏面（１１ｂ）の側に接合される導電材（１０）と、半導体素子の側面（１１ｃ）および導電材の一部を覆う封止材（１２）とを備える。半導体装置は、半導体素子の表面（１１ａ）および封止材の一部を覆う絶縁層（１５１）と、半導体素子に接続される、第１電極（１３）、第２電極（１４）と、第１電極のうち絶縁層からの露出部分を覆う導電性の第１の外部露出層（１５２）と、第２電極のうち絶縁層からの露出部分を覆う導電性の第２の外部露出層（１５３）とを有してなる再配線層（１５）と、を備える。第２電極は、半導体素子とは反対側の端部が再配線層のうち半導体素子の外郭外側の位置まで延設される。第２の外部露出層は、第２電極のうち半導体素子の外郭外側に位置する一部の領域を覆う。導電材は、半導体素子の裏面に接合された上面（１０ａ）とは反対側の下面（１０ｂ）が封止材から露出する。

Description

半導体装置および半導体モジュール 関連出願への相互参照
　本出願は、２０２０年４月１７日に出願された日本特許出願番号２０２０－７４４２２号と、２０２１年２月２５日に出願された日本特許出願番号２０２１－２８９６３号とに基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、ファンアウトパッケージ構造の半導体装置およびこれを用いた半導体モジュールに関する。
　従来、半導体素子を有する半導体装置およびこれを用いた両面放熱構造の半導体モジュールとしては、例えば特許文献１に記載のものが挙げられる。特許文献１に記載の半導体モジュールは、半導体素子を有する半導体装置と、当該半導体装置を挟んだ両側に配置される２つのヒートシンクと、リード端子と、当該半導体装置とリード端子とを繋ぐワイヤとを備える。また、この半導体モジュールは、ワイヤとヒートシンクとの接触による短絡を防ぐため、半導体装置のうちワイヤが接続される側の面とこの面と向き合うヒートシンクとの間に熱伝導性の高い材料で構成された放熱ブロックが配置されている。
特開２００１－１５６２２５号公報
　しかしながら、上記の半導体モジュールは、放熱ブロックにより半導体装置とヒートシンクとの隙間を所定以上とすることでワイヤとヒートシンクとの接触を防止する構造であるため、放熱ブロックが薄型化の阻害要因となっている。また、半導体装置とヒートシンクとの間に放熱ブロックを配置するため、放熱ブロックの分だけ熱抵抗が増加し、半導体モジュールの放熱性が低下してしまう。
　そこで、本発明者らは、この種の半導体モジュールの薄型化および高放熱化のため、半導体装置並びに半導体モジュールの構造について鋭意検討を行った。その結果、半導体装置を再配線層が形成されたファンアウトパッケージ構造とし、当該半導体装置の両面に放熱ブロックを介さずにヒートシンクを接合しつつ、再配線層にワイヤを介さずにリード端子を接続した構造の半導体モジュールを考案するに至った。これにより、放熱ブロックおよびワイヤを有さず、薄型化および高放熱化がなされた両面放熱構造の半導体モジュールとなる。
　ここで、半導体素子を有するファンアウトパッケージ構造の半導体装置は、半導体素子のうち再配線層に覆われる表面とは反対側の裏面を露出させる必要がある。この種の半導体装置は、例えば、パワー半導体素子の表面を仮固定材に密着固定して裏面側を封止材で覆い、仮固定材からパワー半導体素子を剥離して表面上に再配線層を形成した後、封止材を研削して裏面を露出させ、裏面に電極を形成する工程を経て製造される。
　しかしながら、上記の製造方法では、工程が多く、製造コストが大きくなってしまう。また、本発明者らの鋭意検討の結果、裏面を封止材から露出させる研削工程において、半導体素子の側面と封止材との剥離が生じるおそれがあることが判明した。このような剥離が生じると、剥離進展により再配線層へのダメージを与えると共に、半導体素子の側面と封止材との隙間から水分が侵入し、半導体装置の信頼性が低下してしまう。
　本開示は、半導体素子の側面における界面剥離を抑制しつつ、製造コストを従来よりも低減したファンアウトパッケージ構造の半導体装置およびこれを用いた信頼性の高い半導体モジュールである。
　本開示の１つの観点によれば、半導体装置は、半導体素子と、半導体素子の裏面に接合される導電材と、半導体素子の側面および導電材の一部を覆う封止材と、半導体素子の表面および封止材の一部を覆う絶縁層と、半導体素子に接続される第１電極および第２電極と、第１電極のうち絶縁層から露出する部分を覆う導電性のある第１の外部露出層と、第２電極のうち絶縁層から露出する部分を覆う導電性のある第２の外部露出層とを有してなる再配線層と、を備え、第２電極は、半導体素子とは反対側の端部が再配線層のうち半導体素子の外郭よりも外側の位置まで延設されており、第２の外部露出層は、第２電極のうち半導体素子の外郭よりも外側に位置する一部の領域を覆っており、導電材は、半導体素子の裏面に接合された上面とは反対側の下面が封止材から露出している。
　これにより、半導体素子の側面と封止材との境界部分が導電材により覆われることで、封止材の研削工程時にこれらの境界部分にかかる力が低減され、当該境界における剥離が抑制されたファンアウトパッケージ構造の半導体装置となる。また、導電材が半導体素子の裏面を覆うことで、封止材の研削時に半導体素子の裏面まで研削具が到達することがなく、半導体素子の裏面に電極が存在したとしても、当該電極が封止材の研削により削られることもない。よって、この半導体装置は、封止材の研削後に半導体素子の裏面側に電極を形成する工程が不要となるため、従来よりも製造コストが低減される構造にもなっている。
　本開示の別の観点によれば、半導体装置は、半導体素子と、半導体素子の側面を覆う封止材と、半導体素子の表面および封止材の一部を覆う絶縁層と、半導体素子に接続される第１電極および第２電極と、第１電極のうち絶縁層から露出する部分を覆う導電性のある第１の外部露出層と、第２電極のうち絶縁層から露出する部分を覆う導電性のある第２の外部露出層とを有してなる再配線層と、を備え、第２電極は、半導体素子とは反対側の端部が再配線層のうち半導体素子の外郭よりも外側の位置まで延設されており、第２の外部露出層は、第２電極のうち半導体素子の外郭よりも外側に位置する一部の領域を覆っており、封止材のうち再配線層に覆われる一面とは反対側の他面は、半導体素子の裏面よりも突出すると共に、一面の側に凹んだ凹部を有しており、半導体素子は、封止材の凹部において裏面の一部または全部が封止材から露出している。
　封止材のうち再配線層に覆われる一面とは反対側の他面が、半導体素子の裏面よりも突出する形状とされることで、半導体素子の側面と封止材との境界部分に封止材の研削時にかかる力が緩和される。また、封止材の他面が半導体素子の裏面よりも突出した状態でされるため、半導体素子の裏面に電極が存在したとしても、当該電極が封止材の研削により削られることがなく、封止材の研削後の電極形成が不要となり、従来よりも製造コストが低減される。そのため、従来に比べて、半導体素子の側面と封止材との界面において封止材の研削に起因する剥離が生じることが抑制されると共に、製造コストが低減された構造の半導体装置となる。
　また、本開示の１つの観点によれば、半導体モジュールは、半導体素子と、半導体素子の側面を覆う第１の封止材と、半導体素子の表面および封止材の一部を覆う絶縁層、半導体素子に接続される電極、および電極のうち絶縁層から露出する部分を覆う導電性のある外部露出層を有してなる再配線層と、を備える半導体装置と、半導体素子のうち表面とは反対側の裏面であって、封止材から露出する部分に接合材を介して接合される放熱部材と、電極に外部露出層または接合材を介して電気的に接合されるリードフレームと、半導体装置、放熱部材の一部およびリードフレームの一部を覆う第２の封止材と、を備え、半導体装置は、電極のうち絶縁層から露出する端部が半導体素子の外郭よりも外側の位置まで延設されたファンアウトパッケージ構造であり、封止材のうち再配線層に覆われる一面とは反対側の他面は、半導体素子の裏面よりも突出すると共に、一面の側に凹んだ凹部を有しており、半導体素子は、封止材の凹部において裏面の一部または全部が封止材から露出すると共に、接合材を介して放熱部材に接合されている。
　これによれば、封止材のうち再配線層に覆われた一面とは反対側の他面が、半導体素子の裏面よりも突出した形状とされることで、半導体素子の側面と封止材との界面剥離が抑制された半導体装置を用いた半導体モジュールとなる。この半導体モジュールは、半導体素子の側面と封止材との界面剥離が抑制された信頼性の高い半導体装置を用いるため、信頼性が向上すると共に、この半導体装置のうち封止材の凹部において封止材から露出した裏面に接合材を介して放熱部材が接合されている。また、封止材に凹部を設け、凹部に接合材を配置して放熱部材を接合する構造であるため、接合材が凹部の深さに応じた厚みとなり、接合材の厚みを制御しやすいとの効果も得られる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態の半導体装置の構成を示す断面図である。 図１の半導体装置を再配線層側から見たときの斜視図である。 第１実施形態の半導体装置の製造工程のうち導電材と半導体素子との接合工程を示す断面図である。 図３Ａに続く製造工程を示す断面図である。 図３Ｂに続く製造工程を示す断面図である。 図３Ｃに続く製造工程を示す断面図である。 図３Ｄに続く製造工程を示す断面図である。 図３Ｅに続く製造工程を示す断面図である。 図３Ｆに続く製造工程を示す断面図である。 図３Ｇに続く製造工程を示す断面図である。 図３Ｈに続く製造工程を示す断面図である。 図３Ｉに続く製造工程を示す断面図である。 第１実施形態の半導体装置の他の製造工程であって、絶縁層の形成工程を示す断面図である。 図４Ａに続く製造工程を示す断面図である。 再配線層のうち第１電極と第２電極とを別々に形成する例を示す断面図である。 従来のファンアウトパッケージ構造の半導体装置を示す断面図である。 図５に示す従来の半導体装置の製造工程のうち封止材の研削工程を示す断面図である。 図６のVII領域を拡大したものであって、従来の半導体装置における半導体素子の側面と封止材との界面剥離を示す拡大断面図である。 第１実施形態の半導体装置を用いた半導体モジュールの構成例を示す断面図である。 第１実施形態の半導体装置の第１変形例を示す断面図である。 導電材と封止材との界面剥離が導電材に設けられた貫通孔により抑制されることを説明するための図である。 第１実施形態の半導体装置の第２変形例を示す断面図である。 第１実施形態の半導体装置の第３変形例を示す断面図である。 第１実施形態の半導体装置の第４変形例を示す断面図である。 第１実施形態の半導体装置の第５変形例を示す断面図である。 第１実施形態の半導体装置の第６変形例を示す断面図である。 第１実施形態の半導体装置の第７変形例を示す断面図である。 第２実施形態の半導体装置の構成を示す断面図である。 第２実施形態の半導体装置の製造工程のうち導電材に仮保護材を形成する工程を示す断面図である。 図１８Ａに続く製造工程を示す断面図である。 図１８Ｂに続く製造工程を示す断面図である。 図１８Ｃに続く製造工程を示す断面図である。 図１８Ｄに続く製造工程を示す断面図である。 導電材と半導体素子との接合後にフィラーを含む封止材を成形した場合にて、絶縁層と半導体素子との間にフィラーが入り込んだ例を示す拡大断面図である。 第３実施形態の半導体装置の構成を示す断面図である。 第３実施形態の半導体装置の製造工程のうち半導体素子に裏面保護材を形成する工程を示す断面図である。 図２１Ａに続く製造工程を示す断面図である。 図２１Ｂに続く製造工程を示す断面図である。 図２１Ｃに続く製造工程を示す断面図である。 図２１Ｄに続く製造工程を示す断面図である。 ＵＶテープを用いて裏面保護材を剥離する場合における紫外線照射の工程を示す断面図である。 第３実施形態の半導体装置の第１変形例を示す断面図である。 第３実施形態の半導体装置の第２変形例を示す断面図である。 第４実施形態の半導体装置の構成を示す断面図である。 第４実施形態の半導体装置の製造工程のうち仮固定材を用いて半導体素子を支持基板に仮固定する工程を示す断面図である。 図２６Ａに続く製造工程を示す断面図である。 図２６Ｂに続く製造工程を示す断面図である。 図２６Ｃに続く製造工程を示す断面図である。 第５実施形態の半導体装置の構成を示す断面図である。 図２７のXXVIII領域を拡大して示す走査電子顕微鏡（ＳＥＭ）写真である。 第５実施形態の半導体装置の製造工程のうち導電材を構成する材料および下敷きを用意する工程を示す断面図である。 図２９Ａに続く製造工程を示す断面図である。 図２９Ｂに続く製造工程を示す断面図である。 図２９Ｃに続く製造工程を示す断面図である。 図２９Ｄに続く製造工程を示す断面図である。 図２９Ｅに続く製造工程を示す断面図である。 第５実施形態の半導体装置の他の構成例を示す断面図である。 第３実施形態の半導体装置を用いた半導体モジュールの一例を示す断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態の半導体装置１について、図１、図２を参照して説明する。
　図１は、図２に示すI-I間の断面図である。図２では、後述する第１の外部露出層１５２および第２の外部露出層１５３を分かり易くするため、断面を示すものではないが、外部露出層１５２、１５３にハッチングを施している。
　〔構成〕
　本実施形態の半導体装置１は、例えば図１に示すように、導電材１０と、第１電極１３および第２電極１４が形成された半導体素子１１と、封止材１２と、再配線層１５とを備える。半導体装置１は、半導体素子１１が自身よりも平面サイズの大きい導電材１０上に搭載され、これらの側面が封止材１２で覆われると共に、半導体素子１１および封止材１２上に再配線層１５が形成された構造である。半導体装置１は、半導体素子１１の図示しない電極パッドに第１電極１３の一端が接続され、他の図示しない電極パッドに第２電極１４の一端が接続され、他端が半導体素子１１の外郭よりも外側まで延設された、ファンアウト型のパッケージ構造である。以下、説明の簡便化のため、ファンアウト型のパッケージ構造を「ＦＯＰ構造」と称することがある。
　導電材１０は、例えば図１に示すように半導体素子１１のうち再配線層１５に覆われる面を表面１１ａとして、その反対面である裏面１１ｂを覆う部材である。導電材１０は、半導体素子１１の裏面１１ｂに電気的に接続されており、例えば、Ｃｕ（銅）、焼結Ａｇ（銀）やはんだ等の任意の導電性材料により構成される。導電材１０は、はんだ等により構成される場合には、半導体素子１１の裏面１１ｂに直接接合され、Ｃｕ板等により構成される場合には図示しないはんだ等の任意の導電性接合材を介して接合される。導電材１０は、例えば、半導体素子１１と向き合う上面１０ａが、半導体素子１１の裏面１１ｂに形成される図示しない電極に接続されると共に、上面１０ａとは反対面である下面１０ｂが封止材１２から露出しており、裏面電極として機能する。また、導電材１０は、Ｃｕなどの熱伝導性の高い材料で構成された場合には、半導体素子１１の熱を外部に逃がす役割も果たす。
　なお、導電材１０は、半導体素子１１の反り抑制の観点から、半導体素子１１および半導体素子１１との接合に用いられる図示しない接合材よりも剛性が高い材料で構成されることが好ましい。
　導電材１０は、本実施形態では、その平面サイズが半導体素子１１よりも大きく、かつ半導体素子１１の裏面１１ｂ全域がその外郭よりも内側に位置するように接続される。これは、半導体素子１１のうち表面１１ａと裏面１１ｂとを繋ぐ面を側面１１ｃとして、半導体素子１１の側面１１ｃと封止材１２との境界が導電材１０で覆われた構造とし、これらの界面の密着性、ひいては半導体装置１の信頼性を向上させるためである。この詳細については、後述の半導体装置１の製造方法と共に説明する。
　半導体素子１１は、主としてシリコン、シリコンカーバイド等の半導体材料により構成され、例えばＭＯＳトランジスタ、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等のパワー半導体素子であり、通常の半導体プロセスにより製造される。
　半導体素子１１は、例えば、表面１１ａにＡｌ（アルミニウム）等によりなる図示しない複数の電極パッドを備え、当該電極パッド上にＣｕ（銅）等の金属材料で構成される第１電極１３および複数の第２電極１４を有する。半導体素子１１は、例えば、裏面１１ｂに図示しない電極パッドおよびこれを覆う図示しない第３電極が形成されており、第３電極が導電材１０を介して外部に接続される構成となっている。第１電極１３および図示しない第３電極は、例えば、一対とされ、半導体素子１１の主な電流経路とされる。複数の第２電極１４は、少なくとも１つがゲート電極とされ、第１電極１３と第３電極との間の電流のオンオフを制御するために用いられる。第１電極１３は、図示しない電極パッド上に積層され、再配線層１５の内部に配置された内層電極であり、図１に示すように、第１の外部露出層１５２に接続されている。複数の第２電極１４は、第１電極１３と同様に図示しない電極パッド上に積層された内層電極であり、それぞれ第２の外部露出層１５３に接続されている。また、複数の第２電極１４は、再配線層１５内において第２の外部露出層１５３と半導体素子１１の図示しない電極パッドとを繋ぐ内部配線としての役割を果たす。これは、第１電極１３についても同様であり、第１電極１３を再配線層１５内における「第１配線」と称した場合、第２電極１４は「第２配線」と称され得る。
　封止材１２は、図１に示すように、導電材１０のうち下面１０ｂ以外の部分および半導体素子１１の側面１１ｃを覆う部材であり、例えばエポキシ樹脂等の任意の樹脂材料により構成される。具体的には、封止材１２は、導電材１０のうち半導体素子１１と向き合う上面１０ａおよび端面１０ｃと、半導体素子１１のうち側面１１ｃとをそれぞれ覆っている。封止材１２の一部は、導電材１０の下面１０ｂと共に半導体装置１の裏面１ｂを構成している。
　再配線層１５は、図１に示すように、半導体素子１１の表面１１ａおよび封止材１２の一部によりなる一面を覆っており、第１電極１３および第２電極１４のほか、絶縁層１５１と、第１の外部露出層１５２と、第２の外部露出層１５３とを有してなる。再配線層１５は、例えば、公知の再配線形成技術により形成される。
　絶縁層１５１は、例えば、ポリイミド等の絶縁性材料によりなり、任意の塗布工程等により形成される。
　第１の外部露出層１５２および第２の外部露出層１５３は、例えば、Ｎｉ（ニッケル）の金属材料等によりなり、無電解メッキ等により形成される。第１の外部露出層１５２は、上面視にて、半導体素子１１の外郭内側に形成されると共に、図２に示すように、半導体装置１の表面１ａ側において一部が絶縁層１５１から露出しており、外部からの第１電極１３への電気的接続を可能としている。第２の外部露出層１５３は、第２電極１４のうち半導体素子１１の外郭よりも外側に位置する一部の領域を覆っている。第２の外部露出層１５３は、例えば第２電極１４と同数形成され、図２に示すように、半導体装置１の表面１ａ側において絶縁層１５１から露出しており、外部からの第２電極１４を介して半導体素子１１への電気的接続を可能としている。また、外部露出層１５２、１５３は、他の部材と半導体素子１１とを電気的に接続する媒体であればよく、Ｎｉなどによるめっき層に限定されるものではなく、はんだなどによるバンプとされてもよいし、めっき層とバンプとが積層された構成であってもよい。
　なお、図２では、第２の外部露出層１５３が５つ形成され、それぞれが異なる第２電極１４の一部を覆う例を示しているが、これに限定されるものではなく、第２電極１４およびこれを覆う第２の外部露出層１５３の数については任意である。
　以上が、本実施形態の半導体装置１の基本的な構成である。半導体装置１は、半導体素子１１の裏面１１ｂに導電材１０が接続され、半導体素子１１の代わりに導電材１０が露出するＦＯＰ構造である。そのため、半導体装置１は、半導体素子１１の側面１１ｃと封止材１２との界面が露出しておらず、これらの界面における密着性向上の効果が得られる。
　〔製造方法〕
　次に、半導体装置１の製造方法の一例について、図３Ａ～図３Ｊを参照して説明する。
　まず、導電材１０および通常の半導体プロセスで製造され、図示しない電極パッドを備える半導体素子１１を用意する。そして、図示しないはんだ等により、例えば図３Ａに示すように、半導体素子１１の裏面１１ｂと導電材１０とを接合する。
　続いて、図３Ｂに示すように、半導体素子１１の表面１１ａを支持基板２００に貼り付け、導電材１０が接合された半導体素子１１を保持する。支持基板２００としては、例えば、その表面にシリコンに対する密着性が高い図示しない粘着性シートを備える任意のものが用いられる。
　次いで、図示しない金型を用意し、コンプレッション成形等により、支持基板２００に保持された半導体素子１１をエポキシ樹脂等の樹脂材料で覆い、加熱等により硬化することで、図３Ｃに示すように、封止材１２を成形する。これにより、半導体素子１１の側面１１ｃおよび導電材１０は、封止材１２に覆われた状態となる。その後、封止材１２により覆われた導電材１０および半導体素子１１を支持基板２００から剥離する。
　そして、半導体素子１１のうち封止材１２から露出した表面１１ａ上に、例えば、ポリイミド等の感光性の樹脂材料を含む溶液をスピンコート法等により塗布して乾燥し、図３Ｄに示すように、絶縁層１５１を構成する第１層１５１１を形成する。この第１層１５１１は、例えば、フォトリソグラフィエッチング法により、半導体素子１１の表面１１ａのうち第１電極１３および第２電極１４を形成する部分（図示しない電極パッド）以外の領域および封止材１２を覆う所定のパターン形状とされる。第１層１５１１のパターニング後、第１層１５１１および半導体素子１１の露出部分を覆うシード層１６を例えばスパッタリング法等の真空成膜により形成する。このシード層１６は、例えばＣｕ等の導電性材料によりなる。
　続いて、第１層１５１１およびシード層１６を覆うレジスト層１７を形成する。レジスト層１７は、例えば、感光性および絶縁性のある樹脂材料を用い、第１層１５１１と同様にスピンコート法等の湿式成膜法により成膜され、フォトリソグラフィエッチング法により所定のパターン形状とされる。これにより、図３Ｅに示すように、半導体素子１１のうち第１電極１３および第２電極１４が形成される図示しない電極パッド、および第１層１５１１の一部がレジスト層１７から露出した状態となる。
　次いで、例えば電解メッキ等により、図３Ｆに示すように、Ｃｕ等によりなる第１電極１３および第２電極１４を形成する。
　そして、図３Ｇに示すように、例えば、レジスト層１７を剥離液等により除去した後、エッチング液によりシード層１６のうちレジスト層１７の除去によって露出した部分を除去する。
　その後、例えば、第１層１５１１と同じように感光性および絶縁性のある樹脂材料を用い、スピンコート法により、絶縁層１５１を構成する第２層１５１２を形成した後、フォトリソグラフィエッチング法によりパターニングを行う。これにより、図３Ｈに示すように、再配線層１５を構成する絶縁層１５１が形成され、第１電極１３および第２電極１４の一部が絶縁層１５１から外部に露出した状態となる。
　次いで、図３Ｉに示すように、例えば無電解メッキ等によりＮｉ等によりなり、第１電極１３を覆う第１の外部露出層１５２および複数の第２電極１４の一部を覆う第２の外部露出層１５３を形成する。これにより、半導体素子１１および封止材１２上に、第１電極１３、第２電極１４、絶縁層１５１、および外部露出層１５２、１５３を備える再配線層１５が形成される。
　最後に、図３Ｊに示すように、封止材１２を半導体素子１１の裏面１１ｂ側の面から研削等により薄肉化し、導電材１０を露出させる。半導体素子１１の裏面１１ｂに導電材１０を接合しておき、封止材１２の研削等による薄肉化により導電材１０を露出させることで、薄肉化後に改めて半導体素子１１の裏面１１ｂに電極を形成する必要がなくなり、製造コストを低減することができる。
　例えば、上記の工程により、本実施形態の半導体装置１を製造することができる。
　なお、上記の製造方法は、あくまで一例であり、これに限定されるものではない。例えば、第１電極１３、第２電極１４や他の配線を上記した再配線形成工程を繰り返すことにより形成し、より多層構成とされた再配線層１５を形成してもよい。さらに、第１電極１３および第２電極１４を電解メッキに代えて、スクリーン印刷法により形成してもよい。
　具体的には、電極パッド１１ｄ、１１ｅが形成された半導体素子１１を用意し、図３Ａ～図３Ｃで説明した手順と同様に、半導体素子１１と導電材１０との接合、および封止材１２の形成を行う。その後、図４Ａに示すように、絶縁層１５１の一部である第１層１５１１の成膜およびパターニングをし、電極パッド１１ｄ、１１ｅを絶縁層１５１から露出させる。続けて、図４Ｂに示すように、例えば焼結Ｃｕペースト材を図示しないスクリーンマスクを用いてスクリーン印刷により成膜した後に焼結することで、電極パッド１１ｄに接続された第１電極１３と電極パッド１１ｅに接続された第２電極１４とを形成してもよい。
　この工程の場合、電極１３、１４の形成工程が簡素化されると共に、電極１３、１４の厚みを電解メッキに比べて厚くすることができる。なお、スクリーン印刷法により電極１３、１４を形成した場合、その厚みを２０μｍ以上とすることが容易となり、低抵抗化に伴う低インダクタンス化や厚膜化による配線の低熱抵抗化が可能となる。
　また、図４Ｃに示すように、第１電極１３と第２電極１４とを異なるペースト材料を用いて形成してもよい。例えば、第１電極１３がエミッタに接続され、第２電極１４がゲート等に接続され、信号の伝送に用いられる場合、第１電極１３を焼結Ｃｕペースト材により形成した後、第２電極１４を低応力ペースト材により形成してもよい。低応力ペースト材としては、例えば、樹脂材料に銀フィラーを含有する導電性ペースト材等が挙げられる。これにより、第１電極１３および第２電極１４を必要な特性に合わせた材料により構成することが電解メッキで形成する場合に比べて容易となる。
　〔導電材による効果〕
　導電材１０は、薄肉化工程において、半導体素子１１の側面１１ｃと封止材１２との界面が研削の際に晒されることを防ぎ、これらの界面における剥離の発生や剥離界面への水分侵入を抑制する役割を果たす。
　ここで、導電材１０を有しない従来のＦＯＰ構造の半導体装置について述べる。例えば図５に示すように、従来のＦＯＰ構造の半導体装置３００は、半導体素子３０１のうち再配線層３０３に覆われる表面３０１ａとは反対側の裏面３０３ｂが封止材３０２から露出した構造である。
　この半導体装置３００は、例えば図６に示すように、半導体素子３０１を封止材３０２で覆い、再配線層３０３を形成したワークについて、封止材３０２を半導体素子３０１の裏面３０１ｂ側の面からグラインダー２１０で研削除去することにより製造される。この封止材３０２の研削除去に際して、半導体素子３０１の側面３０１ｃと封止材３０２との境界部分がグラインダー２１０の表面に晒されることとなる。
　このとき、半導体素子３０１の側面３０１ｃと封止材３０２との界面に研削時の力が加わることで、例えば図７に示すように、これらの界面で剥離が生じることがある。このような剥離が生じると、界面剥離が再配線層３０３にまで到達して再配線層３０３における配線の断線が生じ得る。
　また、この剥離界面に水分が侵入すると、再配線層３０３における金属材料の腐食や半導体装置３００をリフローにより他の部材に接合する際に侵入した水分が蒸発して、再配線層３０３の剥離や配線の断線の原因となり得る。さらに、剥離界面に侵入した水分が半導体素子３０１の表面と再配線層３０３との界面にまで到達し、これらの界面に滞留すると、半導体素子３０１と再配線層３０３との密着が低下してしまう。半導体素子３０１と再配線層３０３との密着低下が起きると、複数の半導体装置３００を一度に製造する場合には、加熱時やダイシング時などに半導体素子３０１が再配線層３０３から剥離するチップ飛びやウェハ割れの原因にもなり得る。
　これに対して、本実施形態の半導体装置１は、半導体素子１１の裏面に半導体素子１１よりも平面サイズが大きい導電材１０が接合され、半導体素子１１が導電材１０の外郭よりも内側に配置されている。言い換えると、この半導体装置１は、半導体素子１１の側面１１ｃと封止材１２との境界部分が導電材１０により覆い隠された構造である。そのため、封止材１２を半導体素子１１の裏面側の面から研削除去する工程（以下「裏面研削」という）にて、半導体素子１１の側面１１ｃと封止材１２との境界部分がグラインダー等の研削具に晒されることはない。これにより、裏面研削において、半導体素子１１の側面１１ｃと封止材１２との界面にかかるストレスが軽減され、当該界面に剥離が生じることが抑制され、これらの界面への水分侵入ひいてはこれに伴う上記の不具合を防止することができる。
　なお、図５～図７では、半導体素子３０１の表面側の電極を省略すると共に、半導体素子３０１の図示しない電極に接続される配線を含む再配線層３０３については簡略化したものを示している。
　〔半導体モジュールへの適用例〕
　次に、本実施形態の半導体装置１を用いた半導体モジュールの一例については、図８を参照して説明する。図８では、後述する第２ヒートシンク３のうち別断面において外部に接続される配線部分を破線で示している。
　半導体装置１は、例えば図８に示すように、両面放熱構造の半導体モジュールＳ１に適用されると、半導体モジュールの薄型化および高放熱化が可能となり、好適である。なお、本明細書では、半導体装置１が両面放熱構造の半導体モジュールに適用された場合を代表例として説明するが、この適用例に限定されるものではない。
　半導体モジュールＳ１は、図８に示すように、半導体装置１と、第１ヒートシンク２と、第２ヒートシンク３と、リードフレーム４と、接合材５と、封止材６とを有してなる。半導体モジュールＳ１は、２つのヒートシンク２、３が半導体装置１を挟んで対向配置されており、半導体装置１で生じる熱がこれらのヒートシンク２、３を介して両面から外部に放出される両面放熱構造である。
　第１ヒートシンク２は、図８に示すように、表裏の関係にある上面２ａおよび下面２ｂを備える板状とされ、例えばＣｕやＦｅ（鉄）等の金属材料等により構成される。第１ヒートシンク２は、上面２ａにはんだによりなる接合材５を介して半導体装置１が搭載されると共に、下面２ｂが封止材６から露出している。第１ヒートシンク２は、例えば、半導体装置１の通電における電流経路とされており、上面２ａ側の一部が封止材６の外部まで延設されている。つまり、第１ヒートシンク２は、本実施形態では、放熱部材および配線の２つの役割を果たす。なお、第１ヒートシンク２は、「第１放熱部材」と称され得る。
　半導体装置１は、裏面１ｂ側が第１ヒートシンク２に、表面１ａ側が第２ヒートシンク３に、それぞれ接合材５を介して接続される。半導体装置１は、裏面１ｂの全域が第１ヒートシンク２の上面２ａの外郭内側に収まるように配置される。第２ヒートシンク３のうち外部に露出する面を一面３ａとし、半導体装置１に向き合う面を他面３ｂとして、半導体装置１は、例えば、第２の外部露出層１５３を含む一部の領域が第２ヒートシンク３の他面３ｂの外郭よりも外側に位置するように配置される。半導体装置１の第２の外部露出層１５３は、例えば、接合材５を介してリードフレーム４が接続される。
　第２ヒートシンク３は、図８に示すように、表裏の関係にある一面３ａおよび他面３ｂを備える板状とされ、第１ヒートシンク２と同様の材料により構成される。第２ヒートシンク３は、他面３ｂが半導体装置１の上面２ａの一部と対向配置されると共に、一面３ａが封止材６から露出している。第２ヒートシンク３は、接合材５を介して第１の外部露出層１５２および第１電極１３と電気的に接続されており、第１ヒートシンク２と同様に半導体素子１１の電流経路となっている。また、第２ヒートシンク３は、図１の別断面において、他面３ｂ側の一部が封止材６の外部まで延設されており、放熱部材および電気配線の２つの役割を果たす。なお、第２ヒートシンク３は、「第２放熱部材」と称され得る。
　リードフレーム４は、例えば、ＣｕやＦｅ等の金属材料によりなり、図８に示すように、半導体装置１のうち第２の外部露出層１５３と接合材５を介して電気的に接続される。リードフレーム４は、例えば第２電極１４と同数の複数のリードを備える。
　なお、これらのリードは、例えば、封止材６の形成までは、図示しないタイバーにより隣接する複数のリードが連結されているが、封止材６の形成後にプレス打ち抜き等によりタイバーが除去されることで分離した状態となる。また、リードフレーム４は、第２ヒートシンク３と同一の部材として構成され、封止材６の形成まで図示しないタイバーにより連結されていてもよい。この場合であっても、リードフレーム４は、封止材６の形成後にプレス打ち抜き等によりタイバーが除去されることで、第２ヒートシンク３と分離した状態となる。
　接合材５は、半導体モジュールＳ１の構成要素同士を接合する接合材であり、電気的に接続するために導電性を有する材料、例えばはんだなどが用いられる。なお、接合材５は、はんだに限定されるものではない。
　封止材６は、例えばエポキシ樹脂等の熱硬化性樹脂等によりなり、図８に示すように、半導体装置１、ヒートシンク２、３の一部、リードフレーム４の一部および接合材５を覆っている。封止材６は、半導体装置１の一部を構成する封止材１２を「第１の封止材」とした場合、半導体装置１を覆う「第２の封止材」といえる。
　この半導体モジュールＳ１は、半導体装置１の第２の外部露出層１５３とリードフレーム４とが接合材５で接合された構造である。そのため、特開２００１－１５６２２５号公報に記載の従来の半導体モジュールのように、半導体装置１とリードフレーム４とのワイヤ接続が不要となる。また、ワイヤを用いないことで、ワイヤと第２ヒートシンク３との接触防止のための放熱ブロックを半導体装置１と第２ヒートシンク３との間に配置する必要もなくなる。これにより、放熱ブロックの分だけ半導体モジュールの厚みを薄くすることができ、放熱ブロックの熱抵抗がなくなるため、半導体装置１から第２ヒートシンク３までの熱抵抗が小さくなる。
　よって、半導体モジュールＳ１は、半導体装置１を用いることにより、従来よりも薄型化および低熱抵抗化がなされた構造となる。
　本実施形態によれば、半導体素子１１の側面１１ｃと封止材１２との境界部分が導電材１０により覆われることで、封止材１２の研削工程時にこれらの境界部分にかかる力が低減され、当該境界における剥離が抑制されたＦＯＰ構造の半導体装置１となる。また、半導体装置１は、半導体素子１１の裏面１１ｂに導電材１０が接合され、封止材１２の研削工程時に半導体素子１１よりも先に導電材１０が封止材１２から露出するため、研削時に半導体素子１１の裏面電極まで削られてしまうことがない。つまり、半導体装置１は、従来よりも製造工程が簡素化されると共に、薄肉化後に裏面１１ｂでの電極形成工程が不要となるため、その製造コストが低減される構造である。さらに、半導体装置１は、第２の外部露出層１５３に接合材５を介して接合し、リードフレーム４とファンアウト配線である第２電極１４とを電気的に接続できるため、特に両面放熱構造の半導体モジュールの薄型化および低熱抵抗化に適する。
　（第１実施形態の第１変形例）
　半導体装置１は、例えば図９に示すように、導電材１０のうち半導体素子１１の外郭よりも外側に位置する部分に厚み方向に延設された貫通孔１０１を有していてもよい。貫通孔１０１は、導電材１０の端面１０ｃと封止材１２との界面における剥離が生じることを抑制するために設けられる。
　具体的には、貫通孔１０１は、上記第１実施形態の半導体装置１の製造工程のうち図３Ｉに示した状態から封止材１２を半導体素子１１の裏面１１ｂ側から研削する際、導電材１０の端面１０ｃと封止材１２との境界にかかる力を分散させる。導電材１０に貫通孔１０１がない場合、この研削工程において研削時の力は、導電材１０の端面１０ｃと封止材１２との境界部分に作用し、これらを剥離させるおそれがある。
　これに対して、導電材１０が貫通孔１０１を備える場合、研削時の力は、導電材１０の端面１０ｃと封止材１２との境界、および貫通孔１０１と封止材１２との境界にかかることとなる。言い換えると、導電材１０に貫通孔１０１を設けることにより、封止材１２の研削工程において、導電材１０の端面１０ｃと封止材１２との境界にかかる力が低減され、これらの界面で剥離が生じることが抑制される。なお、貫通孔１０１の数、大きさや配置については任意であり、適宜変更され得る。
　仮に、図１０の矢印で示すように、導電材１０の端面１０ｃと封止材１２との界面剥離Ｐ１が生じたとしても、端面１０ｃよりも内側に貫通孔１０１が存在しているため、界面剥離Ｐ１がより内部に進行しようとしても上面１０ａの貫通孔１０１で止められる。また、貫通孔１０１の内部を充填する封止材１２は貫通孔１０１の内壁により冷熱サイクル時の動きが制限されるため、貫通孔１０１と封止材１２との界面剥離Ｐ２が生じたとしても、界面剥離Ｐ２は内部に進行しにくい。その結果、界面剥離Ｐ１、Ｐ２のどちらが生じたとしても、半導体素子１１の側面１１ｃと封止材１２との界面にまで剥離が進行することが抑制される。
　本変形例によっても、上記第１実施形態と同様の効果が得られる。また、導電材１０の端面１０ｃと封止材１２の界面剥離が抑制され、導電材１０と封止材１２との界面剥離が生じたとしても、半導体素子１１の側面１１ｃと封止材１２との界面に到達しにくく、より信頼性が高くなるとの効果が得られる半導体装置１となる。
　（第１実施形態の第２変形例）
　半導体装置１は、例えば図１１に示すように、導電材１０のうち半導体素子１１の外郭よりも外側に位置する部分に溝部１０２を有していてもよい。溝部１０２は、導電材１０の端面１０ｃと封止材１２との界面における剥離が生じた場合に、当該界面剥離を食い止め、半導体素子１１の側面１１ｃと封止材１２との界面への進行を妨げるために設けられる。
　溝部１０２は、例えば、半導体素子１１を囲む環状とされるが、導電材１０と封止材１２との界面剥離が半導体素子１１側に向かうことを抑制できればよく、その形状については任意である。溝部１０２は、例えば、プレス加工やレーザ加工等の任意の加工方法により形成される。
　本変形例によっても、上記第１実施形態と同様の効果が得られる。また、導電材１０と封止材１２との界面剥離が生じたとしても、当該剥離が溝部１０２により食い止められ、半導体素子１１の側面１１ｃと封止材１２との界面密着の信頼性が高くなるとの効果が得られる半導体装置１となる。
　（第１実施形態の第３変形例）
　半導体装置１は、例えば図１２に示すように、導電材１０の端面１０ｃに突起部１０３を有していてもよい。突起部１０３は、導電材１０の端面１０ｃと封止材１２との界面剥離が生じた場合に、当該界面剥離の進行を抑制するために設けられる。
　突起部１０３は、例えば、導電材１０の端面１０ｃの全域に環状に形成されるが、導電材１０の端面１０ｃと封止材１２との界面剥離を抑制できればよく、その形状等については任意である。突起部１０３は、例えば、切削加工等の任意の加工方法により形成される。
　本変形例によっても、上記第２変形例と同様の効果が得られる半導体装置１となる。
　（第１実施形態の第４変形例）
　半導体装置１は、例えば図１３に示すように、導電材１０の上面１０ａのうち半導体素子１１の外郭よりも外側に位置する部分に、導電材１０よりも封止材１２との密着性が高い高密着部１０４を有していてもよい。高密着部１０４は、封止材１２との密着性を高め、導電材１０の端面１０ｃと封止材１２との界面剥離が生じた場合に、当該界面剥離が半導体素子１１まで進行することを抑制するために設けられる。
　高密着部１０４は、例えば、ポリイミド等の樹脂材料とされ、ディスペンサー塗布等の任意の湿式成膜法により形成される。高密着部１０４は、例えば、上面１０ａにおいて半導体素子１１を枠状に囲む環状とされるが、これに限定されるものではなく、その配置や形状等については適宜変更され得る。
　本変形例によっても、上記第２変形例と同様の効果が得られる半導体装置１となる。
　（第１実施形態の第５変形例）
　半導体装置１は、例えば図１４に示すように、導電材１０の上面１０ａのうち半導体素子１１の外郭よりも外側に位置する部分に、マイクロメートルオーダー以下の凹凸形状を有する粗化部１０５を有していてもよい。粗化部１０５は、アンカー効果により封止材１２との密着性を高め、導電材１０の端面１０ｃと封止材１２との界面剥離が生じた場合に、当該界面剥離が半導体素子１１まで進行することを抑制するために設けられる。
　粗化部１０５は、例えば、上面１０ａにおいて半導体素子１１を枠状に囲む環状とされるが、これに限定されるものではなく、その配置や形状等については適宜変更され得る。粗化部１０５は、例えば、レーザ加工等の任意の加工方法により形成される。
　本変形例によっても、上記第２変形例と同様の効果が得られる半導体装置１となる。
　（第１実施形態の第６変形例）
　半導体装置１は、例えば図１５に示すように、半導体素子１１の側面１１ｃにマイクロメートルオーダー以下の凹凸形状を有する粗化部１１１を有していてもよい。粗化部１１１は、アンカー効果により封止材１２との密着性を高め、仮に導電材１０と封止材１２との界面剥離が生じたとしても、その剥離が進行することを抑制するために設けられる。
　粗化部１１１は、例えば、シリコンウェハから半導体素子１１をダイシングカットの際にレーザ加工による粗化処理を行うことにより形成され得る。以下、説明の簡便化のため、前述した半導体素子１１の側面１１ｃのレーザ加工による粗化処理を「レーザダイシング」と称することがある。
　本変形例によれば、上記第１実施形態と同様の効果が得られる。また、導電材１０と封止材１２との界面剥離が生じたとしても、半導体素子１１の側面１１ｃと封止材１２との界面の密着性を高めることで当該剥離が再配線層１５にまで進行することを抑制でき、より信頼性が高い半導体装置１となる。
　（第１実施形態の第７変形例）
　半導体装置１は、例えば図１６に示すように、半導体素子１１の裏面１１ｂに凹部１１２が設けられ、導電材１０が凹部１１２に収容されると共に、凹部１１２の底部１１２ａに接合された構成であってもよい。なお、「凹部１１２の底部１１２ａ」とは、例えば、裏面１１ｂ側に対する法線方向から見て、凹部１１２の底面に位置する部分をいう。
　この場合、半導体素子１１の厚みが上記第１実施形態よりも大きくなることで、半導体素子１１の側面１１ｃと封止材１２との接触面積が大きくなり、封止材１２の裏面研削時における半導体素子１１の側面１１ｃと封止材１２との界面剥離が抑制される。また、導電材１０は、本変形例では、半導体素子１１よりも平面サイズが小さくされ、凹部１１２の深さと同じ厚みとされる。
　凹部１１２は、例えば、半導体素子１１の裏面１１ｂに所定のパターン形状の保護膜を成膜した後、シリコンエッチングに用いられる任意のアルカリ液等により保護膜から露出した部分においてシリコンの異方性エッチングを行う等の方法により形成される。また、凹部１１２は、導電材１０の外寸よりも内径が大きい環状のシリコン基板を別途用意し、半導体素子１１の裏面１１ｂに陽極接合をするなどの方法で形成されてもよい。なお、後者の場合には、半導体素子１１の裏面１１ｂが凹部１１２の底部１１２ａとなる。
　本変形例では、封止材１２の裏面研削時に、半導体素子１１の側面１１ｃと封止材１２との境界部分がグラインダーの表面に接触することとなるが、半導体素子１１の側面１１ｃと封止材１２との接触面積が増大することで当該境界での剥離が抑制される。また、封止材１２の裏面研削時においてグラインダーなどの研削具と接触する境界部分は、半導体素子１１の側面１１ｃ－封止材１２に加えて、導電材１０－封止材１２、および凹部１１２－封止材１２が加わる。そのため、裏面研削時の力が分散され、半導体素子１１の側面１１ｃ－封止材１２の境界にかかる力が低減され、当該境界における剥離発生が抑制される。
　よって、本変形例によっても、上記第１実施形態と同様に、半導体素子１１の側面１１ｃと封止材１２との界面剥離が抑制され、信頼性の高い半導体装置１となる。
　（第２実施形態）
　第２実施形態の半導体装置１について、図１７～図１９を参照して説明する。
　本実施形態の半導体装置１は、例えば図１７に示すように、半導体素子１１の側面１１ｃが絶縁性材料によりなる側壁絶縁部１８により覆われている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　本実施形態の半導体装置１は、例えば、図１８Ａ～図１８Ｄに示す製造工程を経て製造される。
　具体的には、まず、図１８Ａに示すように、導電材１０の上面１０ａのうち後ほど半導体素子１１を接合する領域を含む所定の領域に仮保護材１１０を成膜する。仮保護材１１０は、封止材１２を形成後に剥離可能な任意の材料、例えば粘着材や感光性のある樹脂材料などにより構成される。仮保護材１１０は、例えば、粘着材で構成される場合には紫外線照射や加熱等により導電材１０との粘着力が低下する材料が用いられ、感光性のある樹脂材料で構成される場合にはポジ型のレジスト材などが用いられ得る。
　なお、仮保護材１１０は、後述する凹部１２１を設けるために用いられるが、凹部１２１の深さを所定以上（限定するものではないが、例えば２０μｍ以上）としたい場合には、粘着材と仮部材とにより構成されることが好ましい。この場合、仮部材は、封止材１２の構成材料と相溶性がなく、封止材１２の成形工程における加熱に耐えられる耐熱性のある材料であればよく、任意の材料が用いられる。仮保護材１１０は、後ほど形成される凹部１２１に半導体素子１１が収まるようにするため、その平面サイズが半導体素子１１よりも大きくされる。
　続いて、図１８Ｂに示すように、仮保護材１１０を支持基板２００に貼り付け、図示しない金型を用いてコンプレッション成形等により導電材１０および仮保護材１１０を覆う封止材１２を成形する。
　次いで、図１８Ｃに示すように、封止材１２で仮保護材１１０および導電材１０が覆われたワークを支持基板２００から剥離し、導電材１０の下面１０ｂ側の面から封止材１２の研削を行い、導電材１０の下面１０ｂを露出させる。そして、仮保護材１１０を導電材１０から剥離することで、例えば図１８Ｄに示すように、導電材１０を露出させる凹部１２１を有した封止材１２を形成する。
　その後、図１８Ｄに示すように、凹部１２１に半導体素子１１を収容し、図示しない接合材により導電材１０と半導体素子１１の裏面１１ｂとを接合する。なお、半導体素子１１は、次に形成する側壁絶縁部１８と側面１１ｃとの密着性をさらに高めるため、レーザダイシング等により側面１１ｃに図１５に示す粗化部１１１を有する構成としてもよい。
　そして、図１８Ｅに示すように、絶縁層１５１の第１層１５１１を例えばスピンコート等の湿式成膜法により形成する。このとき、絶縁層材料が凹部１２１と半導体素子１１の側面１１ｃとの隙間に流れ込んで硬化することで、第１層１５１１および側壁絶縁部１８が形成される。つまり、側壁絶縁部１８は、例えばポリイミド等の絶縁層１５１と同じ絶縁性材料により構成される。
　以下、上記第１実施形態で説明した製造方法と同様の工程により、再配線層１５を形成することで、本実施形態の半導体装置１を製造することができる。
　上記第１実施形態の製造方法では、封止材１２の成形時に支持基板２００と半導体素子１１の表面１１ａとの間に何らかの原因により封止材１２を構成する樹脂材料が入り込むおそれがある。この場合において、封止材１２を放熱フィラー等のフィラーを含む絶縁性材料により構成するとき、図１９に示すように、再配線層１５の一部である絶縁層１５１と半導体素子１１の表面１１ａとの間にフィラー１２２が入り込み得る。このようなフィラー１２２が絶縁層１５１と半導体素子１１との間に存在すると、フィラー１２２上における絶縁層１５１の厚みが薄くなり、絶縁不良の原因となり得る。
　これに対して、本実施形態の半導体装置１は、封止材１２を成形した後、導電材１０と半導体素子１１とを接合し、絶縁層１５１を成膜することで製造されるため、半導体素子１１の表面１１ａに封止材１２の構成材料が存在することはない。そのため、半導体装置１は、封止材１２にフィラー１２２を含む絶縁性材料により構成する場合であっても、フィラー１２２に起因する絶縁不良が生じない構成となる。
　また、封止材１２の裏面研削の後に、導電材１０と半導体素子１１とを接合するため、半導体素子１１の側面１１ｃと側壁絶縁部１８との間に研削時のストレスがかかることがなく、裏面研削に起因する界面剥離も生じない。
　本実施形態によっても、上記第１実施形態と同様の効果が得られる半導体装置１となる。
　（第３実施形態）
　第３実施形態の半導体装置１について、図２０～図２２を参照して説明する。
　本実施形態の半導体装置１は、例えば図２０に示すように、導電材１０を有しておらず、封止材１２のうち再配線層１５とは反対側の面に凹部１２３が形成され、半導体素子１１の裏面１１ｂの一部または全部が凹部１２３内において封止材１２から露出している。本実施形態の半導体装置１は、この点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　本実施形態の半導体装置１は、封止材１２の他面１２ｂが半導体素子１１の裏面１１ｂよりも突出すると共に、他面１２ｂに凹部１２３を備え、凹部１２３において半導体素子１１の裏面１１ｂが封止材１２から露出した構造である。封止材１２の他面１２ｂが半導体素子１１の裏面１１ｂよりも突出した構造であるため、封止材１２の研削時に半導体素子１１の側面１１ｃと封止材１２との境界部分が研削具に晒されない。そのため、半導体装置１は、半導体素子１１の側面１１ｃと封止材１２との界面剥離が抑制された構造となる。
　〔製造方法〕
　本実施形態の半導体装置１は、例えば図２１Ａ～図２１Ｄに示す製造工程を経て製造される。
　具体的には、例えば図２１Ａに示すように、半導体素子１１を用意し、裏面１１ｂの全域を裏面保護材１２０で覆う。裏面保護材１２０は、封止材１２を形成後に剥離可能な任意の材料、例えば、紫外線照射や加熱により半導体素子１１の裏面１１ｂへの粘着力が低下する粘着材などにより構成される。ここでは、紫外線照射により粘着力が低下する粘着材を裏面保護材１２０として用いた場合を代表例として説明する。この場合、裏面保護材１２０としては、例えば、ＰＶＣやポリオレフィンなどの任意の基材上に紫外線で硬化するアクリル系またはシリコン系の粘着材を備える任意のテープ等が使用され得る。
　続いて、図２１Ｂに示すように、半導体素子１１の表面１１ａを支持基板２００に貼り付け、図示しない金型を用いてコンプレッション成形等により導電材１０および裏面保護材１２０を覆う封止材１２を成形する。
　次いで、図２１Ｃに示すように、例えば上記第１実施形態と同様の工程により再配線層１５を半導体素子１１の表面１１ａ側に形成する。
　その後、封止材１２のうち裏面保護材１２０を覆う側の面を研削し、図２１Ｄに示すように、裏面保護材１２０を露出させる。なお、この封止材１２の研削工程において、半導体素子１１の裏面１１ｂまで誤って研削されないようにするため、裏面保護材１２０の厚みは、限定するものではないが、例えば６０μｍ以上とされることが好ましい。
　そして、図２１Ｅに矢印で示すように、封止材１２の他面１２ｂ側から紫外線（ＵＶ）を照射し、裏面保護材１２０の粘着力を低下させ、裏面保護材１２０と半導体素子１１の裏面１１ｂとの密着を低下させる。
　最後に、図示しないダイシングテープによりＵＶ照射後の裏面保護材１２０を剥離することで、図２０に示すように、半導体素子１１の裏面１１ｂを露出させる凹部１２３を備えた封止材１２が形成される。
　例えば、上記の製造方法により半導体装置１を製造できる。裏面保護材１２０を剥離することで凹部１２３が形成され、半導体素子１１の裏面１１ｂが露出することとなるため、封止材１２の研削後における半導体素子１１の裏面１１ｂでの電極形成工程が不要となる。また、この半導体装置１を用いて上記第１実施形態と同様の構造の半導体モジュールを構成することもでき、この場合、凹部１２３に接合材５を塗布して放熱部材などの他の部材と半導体素子１１の裏面１１ｂとを接合することとなる。
　〔製造方法の変形例１〕
　裏面保護材１２０を剥離する際、紫外線により粘着力が低下する粘着テープ（以下「ＵＶテープ」という）を介して裏面保護材１２０を剥離してもよい。
　具体的には、紫外線を照射後に、図２２に示すように、封止材１２の他面１２ｂおよび裏面保護材１２０にＵＶテープＴを貼り付け、マスクＭを用いて、ＵＶテープＴのうち裏面保護材１２０に貼り付けられた部分に紫外線を照射する。その後、図示しないダイシングテープをＵＶテープＴに貼り付け、ＵＶテープＴごと裏面保護材１２０を剥離することで、図２０に示す半導体装置１となる。これにより、裏面保護材１２０とは強粘着、封止材１２とは低粘着の状態となったＵＶテープＴを介して裏面保護材１２０を剥離することとなり、裏面保護材１２０以外へのダイシングテープによるピール力の負荷が低減され、半導体装置１の変形が抑制される。つまり、ＵＶテープＴを用いることで、本実施形態の半導体装置１の製造における歩留まりが向上する効果が得られる。
　〔製造方法の変形例２〕
　上記では、裏面保護材１２０として粘着材を用い、ダイシングテープにより剥離する例について説明したが、これに限定されるものではない。
　例えば、熱可塑性樹脂により裏面保護材１２０を構成し、封止材１２の研削後に薬液で裏面保護材１２０を溶解除去することで凹部１２３を形成してもよい。例えば、この場合において、裏面保護材１２０としてポリブタジエンを用いたとき、裏面保護材１２０を溶解除去するために用いる薬液としては、封止材１２を溶解させず、ポリブタジエンを溶解させる溶媒が用いられる。このような薬液としては、例えば、溶解度パラメータの値（ＳＰ値）がポリブタジエンの８．１～８．６に近い、トルエン（８．９）、ジメチルエーテル（８．８）、エポキシ（１０．９）などが挙げられる。
　なお、この場合、図２１Ａに示す半導体素子１１の裏面１１ｂへの裏面保護材１２０の貼り付けについては、熱圧着により行うことができる。
　この方法によっても、裏面保護材１２０を除去する際に、封止材１２に物理的な力が作用しないため、半導体装置１の変形が抑制され、製造時の歩留まりを向上する効果が得られる。
　〔製造方法の変形例３〕
　裏面保護材１２０としては、加熱により半導体素子１１の裏面１１ｂとの密着力が低下する任意の材料が使用されてもよい。
　この場合、裏面保護材１２０は、封止材１２を成形後に支持基板２００から剥離する際の加熱温度よりも高い温度で密着力が低下する特性を有する材料が用いられる。例えば、支持基板２００と封止材１２を成形後のワークとを剥離する温度が１９０℃である場合、裏面保護材１２０としては、１９０℃を超える温度で密着力が低下するものが用いられ得る。この場合、例えば、支持基板２００の粘着材としては、１９０℃で剥離可能な日東電工社製のリバアルファ（登録商標）３１９５Ｖが用いられ得る。また、裏面保護材１２０としては、２３０℃で剥離可能な同社製のリバアルファ（登録商標）３１９５Ｅが用いられ得る。ただ、上記の使用材料については、あくまで一例であり、他の公知の材料が用いられてもよい。また、剥離温度についても適宜変更され得る。
　なお、裏面保護材１２０は、半導体素子１１の反り抑制の観点から、低弾性の材料により構成されることが好ましい。これは、剥離時における加熱による半導体素子１１の反りを妨げることで、剥離後の反りの原因となる半導体素子１１の内部応力が生じることを抑制するためである。
　この方法によっても、裏面保護材１２０の剥離時において、封止材１２に物理的な力が作用しないため、半導体装置１の変形が抑制され、製造時の歩留まりを向上する効果が得られる。
　本実施形態によれば、上記第１実施形態と同様の効果が得られる半導体装置１となる。また、凹部１２３を有することで、接合材５を用いて半導体装置１のうち半導体素子１１の裏面１１ｂを他の部材に接合する場合、接合材５の厚みが凹部１２３の深さ以上となるため、接合材５の厚みを所定以上に確保できるとの効果も得られる。さらに、接合材５として例えばはんだ箔を用いる場合、予め凹部１２３にはんだ箔を設けた後に他の部材に組み付けることも可能となり、組み付け時の接合材５の位置決めが不要となる効果も得られる。
　（第３実施形態の第１変形例）
　凹部１２３は、図２０に示すように半導体素子１１の外形と同一である例に限られず、例えば図２３に示すように、半導体素子１１の裏面１１ｂの平面サイズよりも小さくされ、かつ半導体素子１１の裏面１１ｂの外郭内側に収まるように形成されてもよい。
　この半導体装置１は、半導体素子１１の側面１１ｃと封止材１２との境界が封止材１２により覆われているため、上記第３実施形態に比べて、封止材１２の研削時において当該境界部分にかかる力がより低減される構造である。
　また、この場合、封止材１２のうち裏面１１ｂを覆う部分は、半導体素子１１の裏面１１ｂに向かってはみ出した「はみ出し部」となっている。はみ出し部は、半導体素子１１を抑え込み、半導体素子１１の側面１１ｃと封止材１２との界面密着を安定させる。また、はみ出し部は、シリコンウェハを用いて複数の半導体装置１を一度に製造する場合において、半導体素子１１を抑え込むことで、封止材１２の研削時やダイシングカット時におけるチップ飛びやウェハの割れを抑制する役割も果たす。
　本変形例によれば、上記第３実施形態の効果に加えて、複数個の半導体装置１を一度に製造する際のチップ飛びやウェハの割れを抑制する効果も得られる。
　（第３実施形態の第２変形例）
　凹部１２３は、例えば図２４に示すように、半導体素子１１の裏面１１ｂの平面サイズよりも大きくされ、かつ半導体素子１１の裏面１１ｂが凹部１２３の内部に収まるように形成されてもよい。言い換えると、凹部１２３は、封止材１２の他面１２ｂのうち凹部１２３による段差部分が、半導体素子１１の裏面１１ｂの外郭よりも外側に位置するように形成される。
　この半導体装置１は、接合材５を介して半導体素子１１の裏面１１ｂに放熱部材などを接合したとき、半導体素子１１の熱が凹部１２３に充填された接合材５によって、より広範囲に拡散されることとなるため、放熱性が高められた構造となる。つまり、本変形例にかかる半導体装置１は、高放熱化された半導体モジュールを構成するために適した構造となっている。
　本変形例によれば、上記第３実施形態の効果に加えて、実装された半導体装置１の半導体素子１１の放熱性がより向上する効果も得られる。
　（第４実施形態）
　第４実施形態の半導体装置１について、図２５～図２６Ｄを参照して説明する。
　本実施形態の半導体装置１は、例えば図２５に示すように、半導体素子１１の側面１１ｃを覆う略枠体状の枠体被覆部１９を備える点で上記第３実施形態と相違する。本実施形態では、この相違点について主に説明する。
　半導体素子１１は、本実施形態では、側面１１ｃが枠体被覆部１９により覆われる一方で、裏面１１ｂが枠体被覆部１９に覆われておらず、外部に露出している。
　枠体被覆部１９は、封止材１２よりも半導体素子１１への密着性が高い任意の絶縁性材料、例えば、ポリイミド、ポリアミドや酢酸ブチルなどにより構成される。枠体被覆部１９は、図２５に示すように、半導体素子１１よりもその厚さ方向における寸法が大きく、再配線層１５側において膜平面方向に沿って突き出たフランジ部分を有する略筒形状とされている。枠体被覆部１９は、封止材１２の厚みと同じ厚みとされ、半導体素子１１の裏面１１ｂを外部に露出させる開口部１９１を備える。この開口部１９１は、上記第３実施形態における凹部１２３に相当する。
　枠体被覆部１９は、後述する半導体装置１の製造工程のうち封止材１２の成形から封止材１２の研削までの間、半導体装置１の裏面１１ｂおよび側面１１ｃを覆っており、封止材１２の研削時に半導体素子１１の裏面１１ｂを保護する役割を果たす部材である。枠体被覆部１９は、封止材１２の研削後、半導体素子１１の裏面１１ｂを覆う部分が除去されることにより、上記の形状とされる。
　本実施形態の半導体装置１は、例えば図２６Ａ～図２６Ｄに示す製造工程を経て製造される。
　まず、例えば図２６Ａに示すように、半導体素子１１の表面１１ａを支持基板２００に貼り付けた後、ポリイミド等によりなる樹脂シート１９０を半導体素子１１に貼り付ける。これにより、半導体素子１１は、裏面１１ｂおよび側面１１ｃが樹脂シート１９０で覆われて保護された状態となると共に、支持基板２００から浮くチップ浮きや支持基板２００上での位置ズレが抑制される。
　続けて、例えば図２６Ｂに示すように、図示しない金型を用意し、コンプレッション成形等により樹脂シート１９０ごと半導体素子１１を覆う封止材１２を成形する。その後、加熱等の任意の方法により、ワークを支持基板２００から剥離し、半導体素子１１の表面１１ａを外部に露出させる。
　次いで、例えば図２６Ｃに示すように、半導体素子１１の表面１１ａ、枠体被覆部１９の一部および封止材１２の一面１２ａを覆う再配線層１５を上記第１実施形態と同様の工程により形成する。
　その後、例えば図２６Ｄに示すように、封止材１２のうち樹脂シート１９０を覆う側の面からグラインダーなどの研削具を用いて、封止材１２を研削し、樹脂シート１９０のうち半導体素子１１の裏面１１ｂを覆う部分を封止材１２から露出させる。
　最後に、フォトリソグラフィエッチング法やレーザ加工などの任意の方法により、樹脂シート１９０のうち半導体素子１１の裏面１１ｂを覆う部分を除去して開口部１９１を形成し、半導体素子１１の裏面１１ｂを外部に露出させる。
　このような製造方法により半導体装置１を製造することができ、封止材１２の研削時に樹脂シート１９０で半導体素子１１の裏面１１ｂを保護することで、封止材１２の研削後における裏面１１ｂ側の電極形成工程が不要となる。また、樹脂シート１９０のうち半導体素子１１の裏面１１ｂを覆う部分を任意のエッチング方法で選択的に除去するため、半導体素子１１の側面１１ｃと枠体被覆部１９との境界部分に物理的な力が作用しにくい。さらに、封止材１２よりも半導体素子１１への密着性が高い樹脂材料により枠体被覆部１９を構成することで、半導体素子１１の側面１１ｃと枠体被覆部１９との界面がより密着した状態となり、当該界面での剥離が抑制される。
　本実施形態によっても、上記第３実施形態と同様の効果が得られる。また、半導体素子１１を支持基板２００にマウントした後に樹脂シート１９０で覆うため、チップ浮きや位置ズレが抑制されるため、製造における歩留まりが向上する効果も得られる。
　なお、一度に複数個の本実施形態の半導体装置１を製造する場合には、樹脂シート１９０は、支持基板２００にマウントされた複数の半導体素子１１すべてを覆うように貼り付けられる。この場合、枠体被覆部１９のフランジ部分は、再配線層１５の膜平面に沿って半導体装置１の端面まで延設された状態となる。
　（第５実施形態）
　第５実施形態の半導体装置１について、図２７～図２９Ｆを参照して説明する。
　本実施形態の半導体装置１は、例えば図２７に示すように、半導体素子１１の裏面１１ｂを覆う導電材１０のうち半導体素子１１の外郭外側に位置する突出部１０６が、導電材１０の他の部位よりも低密度のポーラス構造である点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　導電材１０は、本実施形態では、例えば、金属焼結体で構成されている。ここでいう「金属焼結体」とは、少なくとも導電性を有する金属材料を主成分とし、所定の圧力がかからない一部の箇所において、後述する低密度なポーラス構造が形成されるものである。金属焼結体としては、例えば、銀を主成分とする焼結銀や銅を主成分とする焼結銅等が挙げられるが、これらの材料に限定されるものではない。本実施形態では、導電材１０が焼結銀で構成される場合を代表例として説明する。
　導電材１０は、本実施形態では、半導体素子１１よりも平面サイズが大きく、半導体素子１１の裏面１１ｂの全域を覆う配置とされている。導電材１０は、図２７に示すように、下面１０ｂのうち半導体素子１１の外郭内側、すなわち直下に位置する領域が外部に露出している。一方、導電材１０のうち半導体素子１１の外郭外側に位置する部位を突出部１０６として、下面１０ｂのうち突出部１０６に位置する領域の一部は、半導体素子１１側に向かって傾斜すると共に、封止材１２に覆われている。
　突出部１０６は、導電材１０の他の部位よりも低密度なポーラス構造となっている。具体的には、突出部１０６は、例えば図２８に示すように、マイクロメートルオーダー以下の空隙、すなわちマイクロポアが複数形成された多孔質体であり、導電材１０の残部よりも低密度となっている。これは、突出部１０６が、導電材１０を形成する工程において、導電材１０の構成材料の一部を半導体素子１１の外郭よりも外側にはみ出させ、敢えて加圧されない領域として生じさせたバリの部位であることに起因する。この導電材１０の形成工程については、後述する。
　突出部１０６は、少なくとも突出部１０６の最表面に繋がる多数のマイクロポアが形成されると共に、封止材１２がこのマイクロポアに入り込んだ状態となっている。なお、突出部１０６のマイクロポアは、封止材１２の形成時に封止材１２を構成する樹脂材料が入り込めるように、突出部１０６の最表面に位置する開口部の最小幅が１０ｎｍ以上となっている。これにより、アンカー効果が生じ、突出部１０６と封止材１２との密着力が向上することで、導電材１０の下面１０ｂ側を起点とする突出部１０６と封止材１２との界面剥離が抑制される。また、突出部１０６は、最表面のなす凹凸形状、すなわちマクロな凹凸形状を有しており、マイクロポアによるアンカー効果のほか、封止材１２がマクロな凹凸形状に追従することに起因するアンカー効果も生じさせる。その結果、本実施形態の半導体装置１は、半導体素子１１の側面１１ｃと封止材１２との界面剥離が抑制され、信頼性が高い構造となっている。
　一方、導電材１０のうち平面視にて半導体素子１１の直下に位置する直下部は、導電材１０の形成工程において、導電材１０の構成材料のうち半導体素子１１を介して加圧される領域である。そのため、導電材１０のうち直下部は、例えば図２８に示すように、突出部１０６よりも緻密化されて空隙が少なく、密度が高い状態となっている。
　〔製造方法〕
　次に、本実施形態の半導体装置１の製造方法について説明するが、ここでは、図２９Ａ～図２９Ｆを参照し、上記第１実施形態とは異なる工程について主に説明する。
　まず、例えば図２９Ａに示すように、後に導電材１０を構成する導電シート１００およびその下敷きとなる下地シート２０１を用意する。導電シート１００としては、例えば、焼結が可能な、銀ナノ粒子あるいは銀マイクロ粒子等の金属微粒子を含むフィルム等を用いることができる。下地シート２０１としては、ゴムなどの樹脂材料によりなるシート材であって、後述する打ち抜き工程の温度に耐えられるもの（例えばシリコンゴムシートなど）を用いることができる。
　なお、導電シート１００は、例えば、厚み１０μｍ～１００μｍ、弾性率２０ＧＰa～８０ＧＰa程度とされる。下地シート２０１は、例えば、厚み０．１ｍｍ～１ｍｍ、弾性率５ＭＰa程度とされる。
　続いて、例えば図２９Ｂに示すように、導電シート１００と下地シート２０１とを重ね合わせ、別途用意した半導体素子１１を導電シート１００上に載置する。なお、ここでは、工程を分かり易くするため、導電シート１００上に１つの半導体素子１１を載置する場合を代表例として説明するが、これに限定されるものではなく、複数の半導体素子１１を載置し、一度に複数の半導体装置１を製造してもよい。
　次いで、例えば図２９Ｃに示すように、半導体素子１１の表面１１ａ側から図示しない加圧機構を用いて加圧し、導電シート１００の一部を押圧する。このとき、下地シート２０１のうち半導体素子１１の直下に位置する領域を含む一部の領域が弾性変形をすることで、導電シート１００は、半導体素子１１の直下に位置する直下部位とこれに隣接する部位との間に剪断力が生じる。その結果、導電シート１００のうち半導体素子１１の直下部分およびその周辺部位は、図２９Ｄに示すように、打ち抜かれ、半導体素子１１に転写される。
　なお、上記の打ち抜き工程は、例えば、大気中にて、１００℃～２００℃、１ＭＰａ～５ＭＰａの条件で行うことができるが、温度や圧力等については導電シート１００や下地シート２０１の材料に応じて適宜変更され得る。また、この打ち抜き工程により、導電材１０のうち突出部１０６に位置する下面１０ｂの一部は、半導体素子１１側、すなわち上側に向かって傾斜した状態となる。
　その後、例えば、図示しない加熱ステージ上で、半導体素子１１および転写された導電材料を２００℃～３００℃の焼成温度で加熱し、導電材料を焼結させる。これにより、突出部１０６が多数のマイクロポアを有するポーラス構造とされつつ、半導体素子１１の直下部が突出部１０６よりも緻密化された導電材１０を形成することができる。また、この焼結工程により、導電材１０は、半導体素子１１の裏面１１ｂに接合された状態となる。
　そして、例えば図２９Ｅに示すように、半導体素子１１の表面１１ａを支持基板２００に貼り付け、導電材１０が接合された半導体素子１１を保持する。
　続いて、図示しない金型を用意し、コンプレッション成形等により、支持基板２００に保持された半導体素子１１をエポキシ樹脂等の樹脂材料で覆い、加熱等により硬化することで、図２９Ｆに示すように、封止材１２を成形する。これにより、半導体素子１１の側面１１ｃおよび導電材１０は、封止材１２に覆われた状態となる。特に、導電材１０のうち多数のマイクロポアを有する突出部１０６は、アンカー効果により、導電材１０の他の部位よりも封止材１２と高密着した状態となる。
　次いで、例えば図３Ｄ～図３Ｊに示す上記第１実施形態の半導体装置１と同様の工程を行うことにより、本実施形態の半導体装置１を製造することができる。本実施形態の製造方法によれば、導電材１０の形成工程において封止材１２との高密着領域、すなわち突出部１０６が形成される。そのため、上記第１実施形態の第３変形例ないし第６変形例のように、導電材１０の形成工程とは別に、導電材１０－封止材１２の界面の剥離伸展を抑制する領域、あるいは封止材１２との高密着領域を形成する必要がなく、製造工程が簡素化される。よって、本実施形態の半導体装置１は、上記第１実施形態の第３変形例ないし第６変形例よりも、製造コストが低減される構造となる。
　本実施形態によれば、上記第１実施形態と同様に、半導体素子１１の側面１１ｃと封止材１２との境界部分が導電材１０により覆われているため、封止材１２の研削工程時にこれらの境界部分にかかる力が低減される構造の半導体装置１となる。そのため、上記第１実施形態と同様の効果が得られる。また、導電材１０のうち突出部１０６が多孔質体であり、封止材１２が入り込んでアンカー効果が生じるため、封止材１２と突出部１０６との密着力がより向上し、半導体素子１１の側面１１ｃと封止材１２との界面剥離がより抑制される効果も得られる。
　なお、上記では、導電シート１００および下地シート２０１を用いて、打ち抜きおよび転写の工程を経て、導電材１０を形成する例について説明したが、この工程に限定されるものではない。例えば、銀ナノ粒子等の金属微粒子によりなる焼結可能なペースト材などをディスペンサー塗布し、塗布された銀ペースト上に半導体素子１１を載置し、半導体素子１１を介して加圧した後に、焼結を行うことで導電材１０を形成してもよい。この場合、導電材１０は、例えば図３０に示すように、下面１０ｂの全域がフラットな面となり、下面１０ｂの全域が封止材１２から露出することになるが、突出部１０６と封止材１２との高密着が確保されるため、特に支障はない。つまり、導電材１０は、本実施形態では、突出部１０６が直下部よりも低密度な多孔質体であればよく、その外形については製造工程に応じて変わってもよい。
　（他の実施形態）
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記第２実施形態ないし第５実施形態において、半導体素子１１の側面１１ｃに粗化部１１１が形成されていてもよい。また、上記第１実施形態の半導体装置１に限られず、他の実施形態に係る半導体装置１についても半導体モジュールを構成するために用いられ得る。例えば、図３１に示すように、第３実施形態の半導体装置１を用いた場合であっても、半導体素子１１の側面１１ｃの界面剥離が抑制されると共に、薄型化および高放熱化がなされた構造の半導体モジュールとなる。

Claims (14)

  1. 　半導体装置であって、
    　半導体素子（１１）と、
    　前記半導体素子の裏面（１１ｂ）の側に接合される導電材（１０）と、
    　前記半導体素子の側面（１１ｃ）および前記導電材の一部を覆う封止材（１２）と、
    　前記半導体素子の表面（１１ａ）および前記封止材の一部を覆う絶縁層（１５１）と、前記半導体素子に接続される第１電極（１３）および第２電極（１４）と、前記第１電極のうち前記絶縁層から露出する部分を覆う導電性のある第１の外部露出層（１５２）と、前記第２電極のうち前記絶縁層から露出する部分を覆う導電性のある第２の外部露出層（１５３）とを有してなる再配線層（１５）と、を備え、
    　前記第２電極は、前記半導体素子とは反対側の端部が前記再配線層のうち前記半導体素子の外郭よりも外側の位置まで延設されており、
    　前記第２の外部露出層は、前記第２電極のうち前記半導体素子の外郭よりも外側に位置する一部の領域を覆っており、
    　前記導電材は、前記半導体素子の前記裏面に接合された上面（１０ａ）とは反対側の下面（１０ｂ）が前記封止材から露出している、半導体装置。
  2. 　前記導電材は、前記半導体素子よりも平面サイズが大きく、
    　前記半導体素子は、前記裏面の全域が前記導電材の外郭よりも内側に位置している、請求項１に記載の半導体装置。
  3. 　前記導電材は、前記半導体素子の外郭よりも外側に位置する部分に厚み方向に延設された貫通孔（１０１）を備え、
    　前記貫通孔には、前記封止材が充填されている、請求項２に記載の半導体装置。
  4. 　前記導電材は、前記上面（１０ａ）のうち前記半導体素子の外郭よりも外側に位置する部分に溝部（１０２）を備える、請求項２に記載の半導体装置。
  5. 　前記導電材は、前記上面（１０ａ）のうち前記半導体素子の外郭よりも外側に位置する部分に前記導電材よりも前記封止材との密着性が高い樹脂材料で構成された高密着部（１０４）を備える、請求項２に記載の半導体装置。
  6. 　前記導電材は、前記上面（１０ａ）のうち前記半導体素子の外郭よりも外側に位置する部分にマイクロメートルオーダー以下の凹凸形状を有する粗化部（１０５）を備える、請求項２に記載の半導体装置。
  7. 　前記導電材は、金属焼結体により構成されており、
    　前記導電材のうち前記半導体素子の外郭よりも外側に位置する部分を突出部（１０６）として、前記突出部は、少なくとも最表面に繋がるマイクロメートルオーダー以下の複数の空隙を有し、前記導電材の残部よりも密度が低い、請求項１または２に記載の半導体装置。
  8. 　前記半導体素子は、前記表面と前記裏面とを繋ぐ側面（１１ｃ）にマイクロメートルオーダー以下の凹凸形状を有する粗化部（１１１）を備える、請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 　前記半導体素子は、前記裏面に凹部（１１２）を有し、
    　前記導電材は、前記半導体素子の前記凹部よりも平面サイズが小さく、かつ前記凹部の底部（１１２ａ）に接合されている、請求項１に記載の半導体装置。
  10. 　半導体装置であって、
    　半導体素子（１１）と、
    　前記半導体素子の側面（１１ｃ）を覆う封止材（１２）と、
    　前記半導体素子の表面（１１ａ）および前記封止材の一部を覆う絶縁層（１５１）と、前記半導体素子に接続される第１電極（１３）および第２電極（１４）と、前記第１電極のうち前記絶縁層から露出する部分を覆う導電性のある第１の外部露出層（１５２）と、前記第２電極のうち前記絶縁層から露出する部分を覆う導電性のある第２の外部露出層（１５３）とを有してなる再配線層（１５）と、を備え、
    　前記第２電極は、前記半導体素子とは反対側の端部が前記再配線層のうち前記半導体素子の外郭よりも外側の位置まで延設されており、
    　前記２の外部露出層は、前記第２電極のうち前記半導体素子の外郭よりも外側に位置する一部の領域を覆っており、
    　前記封止材のうち前記再配線層に覆われる一面（１２ａ）とは反対側の他面（１２ｂ）は、前記半導体素子の裏面（１１ｂ）よりも突出すると共に、前記一面の側に凹んだ凹部（１２３）を有しており、
    　前記半導体素子は、前記封止材の前記凹部において前記裏面の一部または全部が前記封止材から露出している、半導体装置。
  11. 　前記半導体素子のうち前記表面と前記裏面とを繋ぐ面である側面（１１ｃ）は、前記裏面よりも前記封止材との密着性が高い高密着部（１１１、１９）を有する、請求項１０に記載の半導体装置。
  12. 　前記高密着部は、前記半導体素子の前記側面を覆う枠体状の枠体被覆部（１９）であり、
    　前記枠体被覆部は、前記封止材とは異なる樹脂材料であって、前記封止材よりも前記半導体素子の密着性が高く、かつ前記半導体素子よりも前記封止材との密着性が高い樹脂材料で構成されている、請求項１１に記載の半導体装置。
  13. 　前記高密着部は、前記半導体素子の一部であって、前記側面に形成されたマイクロメートルオーダー以下の凹凸形状を有する粗化部（１１１）である、請求項１１に記載の半導体装置。
  14. 　半導体モジュールであって、
    　半導体素子（１１）と、前記半導体素子の側面（１１ｃ）を覆う第１の封止材（１２）と、前記半導体素子の表面（１１ａ）および前記第１の封止材の一部を覆う絶縁層（１５１）、前記半導体素子に接続される電極（１４）、および前記電極のうち前記絶縁層から露出する部分を覆う導電性のある外部露出層（１５３）を有してなる再配線層（１５）と、を備える半導体装置（１）と、
    　前記半導体素子のうち前記表面とは反対側の裏面（１１ｂ）であって、前記第１の封止材から露出する部分に接合材（５）を介して接合される放熱部材（２）と、
    　前記電極に前記外部露出層または前記接合材を介して電気的に接合されるリードフレーム（４）と、
    　前記半導体装置、前記放熱部材の一部および前記リードフレームの一部を覆う第２の封止材（６）と、を備え、
    　前記半導体装置は、前記電極のうち前記絶縁層から露出する端部が前記半導体素子の外郭よりも外側の位置まで延設されたファンアウトパッケージ構造であり、
    　前記第１の封止材のうち前記再配線層に覆われる一面（１２ａ）とは反対側の他面（１２ｂ）は、前記半導体素子の前記裏面よりも突出すると共に、前記一面の側に凹んだ凹部（１２３）を有しており、
    　前記半導体素子は、前記第１の封止材の前記凹部において前記裏面の一部または全部が前記第１の封止材から露出すると共に、前記接合材を介して前記放熱部材に接合されている、半導体モジュール。
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