[go: up one dir, main page]

WO2020195214A1 - 強誘電体メモリおよびそのメモリ素子 - Google Patents

強誘電体メモリおよびそのメモリ素子 Download PDF

Info

Publication number
WO2020195214A1
WO2020195214A1 PCT/JP2020/004574 JP2020004574W WO2020195214A1 WO 2020195214 A1 WO2020195214 A1 WO 2020195214A1 JP 2020004574 W JP2020004574 W JP 2020004574W WO 2020195214 A1 WO2020195214 A1 WO 2020195214A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
ferroelectric
ferroelectric memory
upper electrode
lower electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2020/004574
Other languages
English (en)
French (fr)
Inventor
潤 奥野
小林　俊之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Sony Semiconductor Solutions Corp
Original Assignee
Sony Corp
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, Sony Semiconductor Solutions Corp filed Critical Sony Corp
Priority to US17/436,777 priority Critical patent/US11837270B2/en
Publication of WO2020195214A1 publication Critical patent/WO2020195214A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • This technology relates to ferroelectric memory. More specifically, the present invention relates to a ferroelectric memory that reduces the applied voltage required for writing and reading.
  • ferroelectric memory has been attracting attention as one of the non-volatile memories.
  • This ferroelectric memory defines a value to be stored according to the residual polarization state in the ferroelectric substance.
  • a 1T1C type ferroelectric memory that uses a ferroelectric capacitor and a MOSFET for selecting a memory cell as memory cells.
  • a voltage is applied to the upper electrode and the lower electrode of the ferroelectric capacitor during the writing operation and the erasing operation.
  • a high voltage is applied to the upper electrode to detect the amount of change from the residual polarization.
  • a memory device using such a ferroelectric memory has been proposed (see, for example, Patent Document 1).
  • the value is stored in the ferroelectric memory by utilizing the residual polarization in the ferroelectric substance.
  • a high applied voltage is required at the time of writing or reading. Therefore, there is a risk of adverse effects such as an increase in element size and a decrease in life.
  • This technology was created in view of this situation, and aims to reduce the applied voltage required for writing and reading in the ferroelectric memory.
  • the present technology has been made to solve the above-mentioned problems, and the first side surface thereof is formed with upper and lower electrodes made of materials having different work functions above and below the ferroelectric film.
  • a ferroelectric capacitor, a transistor connected to any of the upper electrode and the lower electrode to select the ferroelectric capacitor, and a voltage having a predetermined potential difference lower than that at the time of writing and reading are applied to the ferroelectric substance.
  • It is a ferroelectric memory including a drive control unit applied to the body film. This has the effect of lowering the voltage applied to the ferroelectric film during writing and reading.
  • the predetermined potential difference may be a voltage corresponding to the work function of the materials of the upper electrode and the lower electrode. This has the effect of driving writing and reading by a potential difference according to the work function of the materials of the upper and lower electrodes.
  • the predetermined potential difference may be a voltage corresponding to the absolute value of the difference in the work functions of the materials of the upper electrode and the lower electrode. This has the effect of driving writing and reading by a potential difference corresponding to the absolute value of the difference in work functions of the materials of the upper and lower electrodes.
  • the drive control unit may apply a voltage having a pulse width longer than that at the time of writing to the ferroelectric film at the time of erasing. This has the effect of driving the erasure without increasing the voltage.
  • the drive control unit may apply a voltage having a pulse width and a voltage value equivalent to those at the time of erasing to the ferroelectric film at the time of reading to perform rewriting. This has the effect of rewriting the value destroyed by reading.
  • the transistor is an N-type transistor, and the one having a higher absolute value of the voltage applied at the time of writing or reading among the upper electrode and the lower electrode works more than the other.
  • the function may have low material.
  • the upper electrode and the lower electrode, whichever has the higher absolute value of the voltage applied at the time of writing or reading, may be further provided with a contact for connecting the transistor.
  • the lower electrode may be connected to the transistor via the contact and may have a material having a higher work function than the upper electrode.
  • the upper electrode may be connected to the transistor via the contact and may have a material having a higher work function than the lower electrode.
  • the transistor is a P-type transistor, and the one having a higher absolute value of the voltage applied at the time of writing or reading among the upper electrode and the lower electrode works more than the other.
  • the function may have high material.
  • a sense amplifier that amplifies the potential of the ferroelectric capacitor selected by the transistor may be further provided. This has the effect of amplifying the potential in response to fluctuations in the potential during reading.
  • the ferroelectric film may have a material having an electronegativity of a metal atom smaller than 1.7. This has the effect of thinning the ferroelectric film or expanding the choice of materials for the upper electrode.
  • the ferroelectric film may have a hafnium oxide film.
  • the second aspect of the present technology is a ferroelectric film having a hafnium oxide film, an upper electrode and a lower electrode formed above and below the ferroelectric film and made of materials having different work functions from each other, and the upper part. It is a ferroelectric memory element including an electrode and any one of the lower electrodes and a transistor connected via a contact. This has the effect of thinning the ferroelectric film in the ferroelectric memory element or expanding the choice of materials for the upper electrode.
  • FIG. 1 is a cross-sectional view showing an example of the element structure of the ferroelectric memory according to the first embodiment of the present technology.
  • the element of the ferroelectric memory has a structure in which a ferroelectric capacitor 110 and an N-type transistor 120 are connected via a contact 114.
  • the ferroelectric capacitor 110 is a storage unit that stores a value according to the remanent polarization state of the ferroelectric substance, and has a structure in which the ferroelectric film 111 is sandwiched between the upper electrode 112 and the lower electrode 113 from above and below. That is, in a semiconductor substrate such as silicon (Si), the ferroelectric capacitor 110 is formed in the order of the lower electrode 113, the ferroelectric film 111, and the upper electrode 112 from the lower layer.
  • a semiconductor substrate such as silicon (Si)
  • a hafnium oxide film As the material of the strong dielectric film 111, a hafnium oxide film (HfO 2 ) is provided, and silicon, zirconium (Zr), lanthanum (La), niobium (Nb), yttrium (Y), germanium (Ge), scandium ( Those containing Sc) are desirable. These materials have a relatively low electronegativity, for example, a metal atom having an electronegativity of less than 1.7.
  • materials having a relatively high electronegativity such as lead zirconate titanate (PZT), bismuth strontium tantalate (SBT), and bismuth lanthanum tantalate (BLT) can also be used as the material for the ferroelectric film 111. It is possible.
  • PZT lead zirconate titanate
  • SBT bismuth strontium tantalate
  • BLT bismuth lanthanum tantalate
  • the hafnium oxide film can be thinned to, for example, about 10 nm.
  • lead zirconate titanate has a thickness of 100 nm or more. Therefore, from the viewpoint of thinning, it is desirable to use a hafnium oxide film as a material for the ferroelectric film 111.
  • the electronegativity is small in the following points. That is, in a semiconductor manufacturing line, each material is formed in order from the lower layer, but once a material having a high electronegativity is formed, it is common to form a material having a low electronegativity in the upper layer. Is often avoided. In some cases, due to electronegativity problems, it may only be possible with dedicated equipment. Therefore, considering that the upper electrode 112 is formed on the ferroelectric film 111, the material of the upper electrode 112 can be expanded by adopting a material having a small electronegativity as the material of the ferroelectric film 111. It becomes possible.
  • the upper electrode 112 and the lower electrode 113 are made of materials having different work functions.
  • the work function of the upper electrode 112 is X1 and the work function of the lower electrode 113 is X2, X1 ⁇ X2 Is selected to be. Specific examples of the material will be described later.
  • the N-type transistor 120 is an nMOS transistor for selecting a memory element.
  • the N-type transistor 120 includes a gate electrode 121, a source region 122, and a drain region 123.
  • the source region 122 of the N-type transistor 120 and the lower electrode 113 of the ferroelectric capacitor 110 are connected by a contact 114.
  • the N-type transistor 120 is an example of the transistor described in the claims.
  • the contact 114 has a laminated structure of titanium (Ti) / titanium nitride (TiN) as a barrier metal at the bottom of the hole, and tungsten (W) is embedded as a conductor inside.
  • Ti titanium
  • TiN titanium nitride
  • W tungsten
  • this structure is an example, and other materials may be used as long as they are electrically connected to the N-type transistor 120 with an ohmic material.
  • FIG. 2 is a diagram showing an example of a work function corresponding to a material assumed as an upper electrode 112 and a lower electrode 113 in the first embodiment of the present technology.
  • the upper electrode 112 and the lower electrode 113 are made of materials having different work functions, and it is a necessary condition to select a material having a work function X1 ⁇ work function X2. This requirement can be satisfied by selecting the materials of the upper electrode 112 and the lower electrode 113 based on the correspondence table in the figure. For example, the necessary conditions can be satisfied by selecting TiAl as the upper electrode 112 and TiN as the lower electrode 113.
  • the upper electrode 112 and the lower electrode 113 are single-layer films, respectively, but if the work function X1 ⁇ work function X2 is satisfied, they are laminated like TiN / TiAl or TiN / TaN / TiAl. It may have a structure.
  • the above-mentioned value of the work function is shown as a typical example, and can be changed depending on, for example, the doping amount of impurity atoms and the film forming method.
  • FIG. 3 is a diagram showing an example of a voltage-charge curve of a ferroelectric memory according to the first embodiment of the present technology.
  • the vertical axis shows the charge Q stored in the ferroelectric capacitor 110
  • the horizontal axis shows the voltage V between the plate voltage VPL and the bit voltage VBL. Therefore, the slope (Q / V) of this curve indicates the capacitance C of the ferroelectric capacitor 110.
  • an internal electric field is generated in the ferroelectric film 111 by making the work function of the upper electrode 112 smaller than the work function of the lower electrode 113.
  • the voltage shifts in the negative direction by the work function difference ⁇ X ( X2-X1) in the voltage direction from the normal voltage charge curve (hysteresis curve). Therefore, the maximum voltage of the voltage charge curve in this embodiment becomes "+ V- ⁇ X", and the voltage drops by ⁇ X.
  • the minimum voltage becomes "-V- ⁇ X", and the voltage also drops by ⁇ X.
  • the maximum voltage of the voltage of the upper electrode 112 with respect to the lower electrode 113 is reduced by shifting the voltage charge curve in the negative direction by ⁇ X in the voltage direction.
  • FIG. 4 is a diagram showing an example of an equivalent circuit of a ferroelectric memory according to the first embodiment of the present technology.
  • This ferroelectric memory has a memory array structure of a memory element including a ferroelectric capacitor 110 and an N-type transistor 120.
  • a plate wire 131, a word wire 132, and a bit wire 133 are wired from the drive control unit 190 to each memory element. Further, as described above, the source region 122 of the N-type transistor 120 and the lower electrode 113 of the ferroelectric capacitor 110 are connected by the contact 114.
  • the word line 132 is connected to the gate electrode 121 of the N-type transistor 120.
  • the bit wire 133 is connected to the drain region 123 of the N-type transistor 120. Further, the plate wire 131 is connected to the upper electrode 112.
  • a sense amplifier 140 is connected to the output of the bit line 133, and the sense amplifier 140 amplifies the potential of the bit line 133 so as to absorb the voltage fluctuation at the time of reading.
  • FIG. 5 is a diagram showing an example of write drive control of the ferroelectric memory according to the first embodiment of the present technology.
  • the word line 132 of the selected bit is set to the H (High) state.
  • the N-type transistor 120 is turned on, and the voltage of the bit wire 133 is applied to the lower electrode 113.
  • the plate wire 131 is put into the H state and the bit wire 133 is put into the L (Low) state.
  • a voltage is applied to the ferroelectric capacitor 110 so that the voltage Vprg between the plate wire 131 and the bit wire 133 becomes “+ V ⁇ X” (V ferroelectric). Further, the pulse width at that time is T1.
  • the maximum voltage (+ V- ⁇ X) is applied to the ferroelectric capacitor 110, so that writing is possible instantly. That is, the voltage required for writing can be made lower than the conventional voltage V by ⁇ X. This is due to the fact that the voltage-charge curve is shifted in the negative direction by ⁇ X in the voltage direction.
  • FIG. 6 is a diagram showing an example of erasure drive control of the ferroelectric memory according to the first embodiment of the present technology.
  • the plate wire 131 is put into the L state and the bit wire 133 is put into the H state.
  • the voltage is applied so that the absolute value of the voltage Vers between the plate wire 131 and the bit wire 133 is about the conventional voltage V.
  • the pulse width T2 is applied with a period pulse in which T2> T1 so that the pulse is longer than that at the time of writing described above.
  • a voltage smaller than the absolute value "V + ⁇ X" of the minimum voltage is applied to the ferroelectric film 111, but the applied pulse width is long, so that the voltage can be eliminated.
  • FIG. 7 is a diagram showing an example of readout drive control of the ferroelectric memory according to the first embodiment of the present technology.
  • precharge is performed so that the voltage of the bit line 133 becomes 0V. After that, the voltage is applied so that the voltage Vprg between the plate wire 131 and the bit wire 133 becomes "+ V- ⁇ X" as in the case of writing.
  • the state of the ferroelectric substance is negative residual polarization
  • a voltage higher than the maximum voltage (+ V ⁇ X) is applied, so that the original state is destroyed and a large current flows, and the bit wire 133
  • the potential changes.
  • the potential of the bit line 133 is amplified by turning on the sense amplifier 140 with respect to the amount of fluctuation of the potential.
  • the amplified voltage is set to be larger than the voltage V and the pulse width T2 similar to the above-mentioned erasure drive control. As a result, it is erased again and returns to the state having the original negative residual polarization.
  • FIG. 8 is a diagram showing another example of the readout drive control of the ferroelectric memory according to the first embodiment of the present technology.
  • the original state can be restored by performing the above-mentioned erase drive control at another timing after reading.
  • the voltage charge curve is shifted in the direction of the negative voltage by selecting the materials of the upper electrode 112 and the lower electrode 113 so that the work functions are different from each other. As a result, the voltage between the upper electrode 112 and the lower electrode 113 required for writing and reading can be reduced.
  • the voltage can be reduced during writing and reading, the reliability of the memory can be improved. Further, by lowering the voltage at the time of writing and reading, it is possible to reduce the power consumption at the time of writing and reading. Further, by lowering the voltage at the time of writing and reading, it is possible to reduce the size of the transistor of the peripheral circuit required at the time of writing and reading.
  • FIG. 9 is a cross-sectional view showing an example of the element structure of the ferroelectric memory according to the second embodiment of the present technology.
  • the N-type transistor 120 and the lower electrode 113 of the ferroelectric capacitor 110 are connected, but in this second embodiment, the source region 122 of the N-type transistor 120 and the ferroelectric capacitor 120 are connected. It is connected to the upper electrode 112 of the body capacitor 110.
  • the structure other than this is the same as that of the first embodiment described above.
  • the polarity of the voltage applied between the upper electrode 112 and the lower electrode 113 is opposite to that of the first embodiment described above. Therefore, the relationship between the work function X1 of the upper electrode 112 and the work function X2 of the lower electrode 113 is X1> X2 Is selected to be.
  • each material is formed in order from the lower layer. Therefore, from the viewpoint of the above-mentioned electronegativity, the choice of the material of the upper electrode 112 may be limited. In such a case, the magnitude relation of the work function as a necessary condition is reversed by changing the connection with the N-type transistor 120 by the contact 114 according to the work function of the materials of the upper electrode 112 and the lower electrode 113. be able to.
  • the work function of the materials of the upper electrode 112 and the lower electrode 113 can flexibly meet the requirements of.
  • FIG. 10 is a diagram showing an example of a voltage-charge curve of a ferroelectric memory according to a third embodiment of the present technology.
  • FIG. 11 is a diagram showing an example of write drive control of the ferroelectric memory according to the third embodiment of the present technology.
  • the plate wire 131 is put into the L state and the bit wire 133 is put into the H state.
  • a voltage is applied so that the voltage Vprg between the plate wire 131 and the bit wire 133 becomes “ ⁇ V + ⁇ X”. Therefore, since the minimum voltage ( ⁇ V + ⁇ X) shown in the voltage charge curve is applied to the ferroelectric film 111, writing is possible. That is, the voltage Vprg can be made lower than the conventional voltage V by ⁇ X. This is because the voltage-charge curve is shifted in the positive direction by ⁇ X in the voltage direction.
  • FIG. 12 is a diagram showing an example of erasure drive control of the ferroelectric memory according to the third embodiment of the present technology.
  • bit wire 133 is put into the L state and the plate wire 131 is put into the H state.
  • the voltage is applied so that the absolute value of the voltage Vers between the plate wire 131 and the bit wire 133 is smaller than "V + ⁇ X".
  • the pulse is applied so that the pulse width is longer than that in the write drive control.
  • FIG. 13 is a diagram showing an example of readout drive control of the ferroelectric memory according to the third embodiment of the present technology.
  • precharge is performed so that the voltage of the bit line 133 becomes "+ V- ⁇ X". At that time, the potential of the plate wire 131 is 0 V.
  • the state of the ferroelectric substance is positive residual polarization
  • a voltage higher than the maximum voltage (+ V + ⁇ X) in the above-mentioned voltage charge curve is applied, so that the original state is destroyed and a large current flows through the bit line.
  • the potential of 133 changes. Further, by turning on the sense amplifier 140 with respect to the amount of fluctuation of the potential, the potential of the bit line 133 is amplified and the potential is lowered to the vicinity of 0V. Further, at this timing, a potential of about + V is applied to the plate voltage with the same pulse width as at the time of erasing. As a result, a potential similar to that at the time of erasing is applied to the ferroelectric film 111, so that positive residual polarization is obtained again.
  • the residual polarization when the residual polarization is positive, it is erased again at the time of reading, but in that case, the potential of the plate wire 131 does not have to be increased.
  • restoration to the original state is necessary, the original state can be restored by performing the above-mentioned erasure drive control at another timing after reading.
  • the voltage between the upper electrode 112 and the lower electrode 113 required for writing and reading is performed. Can be reduced in voltage.
  • FIG. 14 is a diagram showing an example of an equivalent circuit of a ferroelectric memory according to a fourth embodiment of the present technology.
  • the sense amplifier 140 was connected to the bit wire 133, but in this fourth embodiment, the sense amplifier 140 is connected to the plate wire 131.
  • the connection other than this is the same as in the case of the third embodiment described above.
  • FIG. 15 is a diagram showing an example of write drive control of the ferroelectric memory according to the fourth embodiment of the present technology.
  • FIG. 16 is a diagram showing an example of erasure drive control of the ferroelectric memory according to the fourth embodiment of the present technology.
  • the bit wire 133 is put into the L state and the plate wire 131 is put into the H state.
  • the absolute value of the voltage Vers between the plate wire and the bit wire is about the normal voltage V. Further, as the pulse width, a pulse longer than the write drive control is applied.
  • FIG. 17 is a diagram showing an example of readout drive control of the ferroelectric memory according to the fourth embodiment of the present technology.
  • the state of the ferroelectric substance is positive residual polarization
  • a voltage higher than the maximum voltage in the voltage charge curve is applied, the original state is destroyed, and a large current flows, so that the potential of the plate wire 131 Changes.
  • the potential of the plate wire 131 is amplified by turning on the sense amplifier 140 with respect to the amount of fluctuation of the potential.
  • the amplified voltage is erased again by setting a voltage similar to that of the erasing operation longer than the pulse width of the erasing operation, and returns to the state having the original negative residual polarization.
  • the sense amplifier 140 is connected to the plate wire 131 in the third embodiment, the upper electrode 112 and the lower electrode required for writing and reading are performed.
  • the voltage between 113 can be lowered.
  • FIG. 18 is a diagram showing an example of an equivalent circuit of a ferroelectric memory according to a fifth embodiment of the present technology.
  • the N-type transistor 120 was used as the transistor for selecting the memory cell, but in the fifth embodiment, the P-type transistor 150 is used.
  • Other configurations are the same as in the case of the third embodiment described above. Even when the P-type transistor 150 is used, the effect of the third embodiment described above can be obtained by performing the drive control as follows.
  • the P-type transistor 150 is an example of the transistor described in the claims.
  • FIG. 19 is a diagram showing an example of write drive control of the ferroelectric memory according to the fifth embodiment of the present technology.
  • the bit wire 133 is put into the H state and the plate wire 131 is put into the L state.
  • the voltage is applied so that the voltage Vprg between the plate wire and the bit wire becomes “ ⁇ V + ⁇ X”. Therefore, since the maximum voltage of the voltage charge curve is applied to the ferroelectric film 111 as in the third embodiment, writing is possible. That is, the voltage Vprg can be made lower than the conventional voltage V by ⁇ X. This is due to the fact that the voltage charge curve is shifted in the positive direction by ⁇ X in the voltage direction, as in the third embodiment.
  • FIG. 20 is a diagram showing an example of erasure drive control of the ferroelectric memory according to the fifth embodiment of the present technology.
  • the bit wire 133 is put into the L state and the plate wire 131 is put into the H state. At that time, the absolute value of the voltage Vers between the plate wire 131 and the bit wire 133 is about the normal voltage V. Further, as the pulse width, a pulse longer than the write drive control is applied.
  • FIG. 21 is a diagram showing an example of readout drive control of the ferroelectric memory according to the fifth embodiment of the present technology.
  • precharge is performed so that the voltage of the plate wire 131 becomes Vd. After that, the voltage is applied so that the voltage Vprg between the plate wire 131 and the bit wire 133 becomes "+ V- ⁇ X" as in the case of writing.
  • the state of the ferroelectric substance is positive residual polarization
  • a voltage higher than the maximum voltage in the voltage charge curve is applied, the original state is destroyed, and a large current flows, so that the potential of the bit line 133 Changes.
  • the potential of the bit line 133 is amplified by turning on the sense amplifier 140 with respect to the amount of fluctuation of the potential.
  • the N-type transistor 120 of the third embodiment is replaced with the P-type transistor 150, the upper electrode 112 and the upper electrode 112 required for writing and reading are required.
  • the voltage between the lower electrodes 113 can be reduced.
  • the present technology can have the following configurations.
  • a ferroelectric capacitor in which upper and lower electrodes made of materials having different work functions are formed above and below the ferroelectric film.
  • a transistor connected to either the upper electrode or the lower electrode to select the ferroelectric capacitor, and
  • a ferroelectric memory including a drive control unit that applies a voltage having a predetermined potential difference lower than that at the time of writing and reading to the ferroelectric film.
  • the ferroelectric memory according to any one of (1) to (3) above, wherein the drive control unit applies a voltage having a pulse width longer than that at the time of writing to the ferroelectric film at the time of erasing.
  • the drive control unit is described in any one of (1) to (4) above, wherein a voltage equivalent to that at the time of erasing is applied to the ferroelectric film at the time of reading and rewriting is performed.
  • the transistor is an N-type transistor and is an N-type transistor. Among the upper electrode and the lower electrode, the one having a higher absolute value of the voltage applied at the time of writing or reading is described in any one of (1) to (5) above, which has a material having a lower work function than the other.
  • Ferroelectric memory (7) The ferroelectric memory according to (6) above, further comprising a contact connecting the transistor to the upper electrode and the lower electrode having a higher absolute value of the voltage applied at the time of writing or reading. .. (8) The ferroelectric memory according to (7), wherein the lower electrode is connected to the transistor via the contact and has a material having a higher work function than the upper electrode. (9) The ferroelectric memory according to (7), wherein the upper electrode is connected to the transistor via the contact and has a material having a higher work function than the lower electrode.
  • the transistor is a P-type transistor and is Among the upper electrode and the lower electrode, the one having a higher absolute value of the voltage applied at the time of writing or reading is described in any one of (1) to (9) above, which has a material having a higher work function than the other.
  • Ferroelectric memory (11) The ferroelectric memory according to any one of (1) to (10), further comprising a sense amplifier that amplifies the potential of the ferroelectric capacitor selected by the transistor. (12) The ferroelectric memory according to any one of (1) to (11) above, wherein the ferroelectric film has a material having an electronegativity of a metal atom smaller than 1.7.
  • ferroelectric memory according to any one of (1) to (12) above, wherein the ferroelectric film has a hafnium oxide film.
  • a ferroelectric memory element including one of the upper electrode and the lower electrode and a transistor connected via a contact.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

強誘電体メモリにおいて、書込み時および読出し時に要する印加電圧の低電圧化を図る。　強誘電体キャパシタは、強誘電体膜と、強誘電体膜の上下に形成された互いに仕事関数が異なる材料からなる上部電極および下部電極とを備える。トランジスタは、上部電極および下部電極の何れかに接続して、強誘電体キャパシタを選択する。駆動制御部は、書込み時および読出し時には消去時よりも所定の電位差だけ低い電圧を強誘電体膜に印加する。

Description

強誘電体メモリおよびそのメモリ素子
　本技術は、強誘電体メモリに関する。詳しくは、書込み時および読出し時に要する印加電圧を低電圧化する強誘電体メモリに関する。
　近年、不揮発性メモリの一つとして、強誘電体メモリが注目されている。この強誘電体メモリは、強誘電体における残留分極状態により記憶する値を定義するものである。ここでは、その一例として、強誘電体キャパシタとメモリセル選択のためのＭＯＳＦＥＴとをメモリセルとして使用する１Ｔ１Ｃ型強誘電体メモリに着目する。この場合、書込み動作および消去動作の際には、強誘電体キャパシタの上部電極と下部電極に電圧を印加する。一方、読出し動作の際には、上部電極に高い電圧を印加し、残留分極からの変化量を検出する。このような強誘電体メモリを利用したメモリ装置が提案されている（例えば、特許文献１参照。）。
特開平１１－０３９８８２号公報
　上述の従来技術では、強誘電体メモリにおいて強誘電体における残留分極を利用して値を記憶している。このとき、読出し時に十分な残留分極を得るためには、書込み時または読出し時に高い印加電圧が必要となる。そのため、素子サイズの増大や寿命の低下などの悪影響を及ぼすおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、強誘電体メモリにおいて書込み時および読出し時に要する印加電圧の低電圧化を図ることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、上記上部電極および上記下部電極の何れかに接続して上記強誘電体キャパシタを選択するトランジスタと、書込み時および読出し時には消去時よりも所定の電位差分低い電圧を上記強誘電体膜に印加する駆動制御部とを具備する強誘電体メモリである。これにより、書込み時および読出し時に強誘電体膜に印加する電圧を低電圧化するという作用をもたらす。
　また、この第１の側面において、上記所定の電位差は、上記上部電極および上記下部電極の材料の仕事関数に応じた電圧であるようにしてもよい。これにより、上部電極および下部電極の材料の仕事関数に応じた電位差により書込みおよび読出しを駆動するという作用をもたらす。
　また、この第１の側面において、上記所定の電位差は、上記上部電極および上記下部電極の材料の仕事関数の差の絶対値に応じた電圧であるようにしてもよい。これにより、上部電極および下部電極の材料の仕事関数の差の絶対値に応じた電位差により書込みおよび読出しを駆動するという作用をもたらす。
　また、この第１の側面において、上記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を上記強誘電体膜に印加するようにしてもよい。これにより、電圧を増加させることなく消去を駆動するという作用をもたらす。
　また、この第１の側面において、上記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を上記強誘電体膜に印加して再書込みを行うようにしてもよい。これにより、読出しにより破壊された値を再書込みするという作用をもたらす。
　また、この第１の側面において、上記トランジスタは、Ｎ型トランジスタであり、上記上部電極および上記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有するようにしてもよい。この場合において、上記上部電極および上記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と上記トランジスタとを接続するコンタクトをさらに具備してもよい。
　また、この場合において、上記下部電極は、上記コンタクトを介して上記トランジスタに接続され、上記上部電極よりも仕事関数が高い材料を有するようにしてもよい。また、上記上部電極は、上記コンタクトを介して上記トランジスタに接続され、上記下部電極よりも仕事関数が高い材料を有するようにしてもよい。
　また、この第１の側面において、上記トランジスタは、Ｐ型トランジスタであり、上記上部電極および上記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有するようにしてもよい。
　また、この第１の側面において、上記トランジスタによって選択された上記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備してもよい。これにより、読出し時の電位の変動に対して電位を増幅するという作用をもたらす。
　また、この第１の側面において、上記強誘電体膜は、金属原子の電気陰性度が１．７より小さい材料を有するようにしてもよい。これにより、強誘電体膜を薄膜化し、または、上部電極の材料の選択肢を広げるという作用をもたらす。一例として、上記強誘電体膜は、ハフニウム酸化膜を有してもよい。
　また、本技術の第２の側面は、ハフニウム酸化膜を有する強誘電体膜と、上記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、上記上部電極および上記下部電極の何れか一方とコンタクトを介して接続するトランジスタとを具備する強誘電体メモリ素子である。これにより、強誘電体メモリ素子における強誘電体膜を薄膜化し、または、上部電極の材料の選択肢を広げるという作用をもたらす。
本技術の第１の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。 本技術の第１の実施の形態における上部電極１１２および下部電極１１３として想定される材料に対応する仕事関数の一例を示す図である。 本技術の第１の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。 本技術の第１の実施の形態における強誘電体メモリの等価回路の一例を示す図である。 本技術の第１の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。 本技術の第１の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。 本技術の第１の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。 本技術の第１の実施の形態における強誘電体メモリの読出し駆動制御の他の例を示す図である。 本技術の第２の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。 本技術の第３の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。 本技術の第３の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。 本技術の第３の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。 本技術の第３の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。 本技術の第４の実施の形態における強誘電体メモリの等価回路の一例を示す図である。 本技術の第４の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。 本技術の第４の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。 本技術の第４の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。 本技術の第５の実施の形態における強誘電体メモリの等価回路の一例を示す図である。 本技術の第５の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。 本技術の第５の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。 本技術の第５の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（電圧電荷曲線を負電圧の方向にシフトさせる例）
　２．第２の実施の形態（Ｎ型トランジスタと上部電極を接続する例）
　３．第３の実施の形態（電圧電荷曲線を正電圧の方向にシフトさせる例）
　４．第４の実施の形態（センスアンプをプレート線に接続する例）
　５．第５の実施の形態（Ｐ型トランジスタと下部電極を接続する例）
　＜１．第１の実施の形態＞
　［強誘電体メモリの素子構造］
　図１は、本技術の第１の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。この強誘電体メモリの素子は、強誘電体キャパシタ１１０とＮ型トランジスタ１２０とを、コンタクト１１４を介して接続した構造を有している。
　強誘電体キャパシタ１１０は、強誘電体における残留分極状態により値を記憶する記憶部であり、強誘電体膜１１１を上下から、上部電極１１２および下部電極１１３によって挟み込んだ構造を有する。すなわち、シリコン（Ｓｉ）などの半導体基板において、下層から、下部電極１１３、強誘電体膜１１１、上部電極１１２の順に強誘電体キャパシタ１１０が形成される。
　強誘電体膜１１１の材料としては、ハフニウム酸化膜（ＨｆＯ２）を有し、シリコンやジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、イットリウム（Ｙ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）を含むものが望ましい。これらの材料は、電気陰性度が比較的小さいものであり、例えば、金属原子の電気陰性度が１．７より小さいものである。
　ただし、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸ビスマスランタン（ＢＬＴ）材料などの電気陰性度が比較的高いものも、強誘電体膜１１１の材料として用いることが可能である。
　ハフニウム酸化膜は、例えば１０ｎｍ程度まで薄くすることが可能である。一方、チタン酸ジルコン酸鉛は、１００ｎｍ以上の厚みを有する。したがって、薄膜化という観点から見ても、強誘電体膜１１１の材料としてハフニウム酸化膜を採用することが望ましい。
　また、製造工程という観点からも以下の点で、電気陰性度が小さいことが望ましい。すなわち、半導体製造ラインにおいては、下層から順に各材料が形成されていくが、電気陰性度が大きい材料が一旦形成された後には、その上層に電気陰性度が小さい材料を形成することは、一般的に回避されることが多い。場合によっては、電気陰性度の問題に起因して、専用の装置でしか対応できなくなるおそれもある。したがって、強誘電体膜１１１の上に上部電極１１２を形成することを考慮すると、強誘電体膜１１１の材料として電気陰性度が小さいものを採用することにより、上部電極１１２の材料の選択肢を広げることが可能となる。
　上部電極１１２および下部電極１１３は、仕事関数が互いに異なる材料からなる。この例では、上部電極１１２の仕事関数をＸ１、下部電極１１３の仕事関数をＸ２とすると、
　　Ｘ１＜Ｘ２
となるように選択される。材料の具体例については後述する。
　Ｎ型トランジスタ１２０は、メモリ素子を選択するためのｎＭＯＳトランジスタである。このＮ型トランジスタ１２０は、ゲート電極１２１と、ソース領域１２２と、ドレイン領域１２３とを備える。このＮ型トランジスタ１２０のソース領域１２２と強誘電体キャパシタ１１０の下部電極１１３とが、コンタクト１１４によって接続される。なお、Ｎ型トランジスタ１２０は、特許請求の範囲に記載のトランジスタの一例である。
　コンタクト１１４は、一例として、穴底にバリアメタルとしてチタン（Ｔｉ）／窒化チタン（ＴｉＮ）の積層構造を有し、内部に導電体としてタングステン（Ｗ）が埋め込まれた構造を想定する。ただし、この構造は一例であり、Ｎ型トランジスタ１２０と電気的にオーミックな材料で接続されていれば他の材料を用いても構わない。
　［仕事関数］
　図２は、本技術の第１の実施の形態における上部電極１１２および下部電極１１３として想定される材料に対応する仕事関数の一例を示す図である。
　上述のように、上部電極１１２および下部電極１１３は、仕事関数が互いに異なる材料からなり、さらに、仕事関数Ｘ１＜仕事関数Ｘ２となる材料を選択することが必要条件である。同図の対応表に基づいて、上部電極１１２および下部電極１１３の材料を選択することにより、この必要条件を満たすことができる。例えば、上部電極１１２としてＴｉＡｌを選択し、下部電極１１３としてＴｉＮを選択することによって、必要条件を満たすことができる。
　この例では上部電極１１２および下部電極１１３はそれぞれ単層膜であることを想定したが、仕事関数Ｘ１＜仕事関数Ｘ２を満たしていればＴｉＮ／ＴｉＡｌや、ＴｉＮ／ＴａＮ／ＴｉＡｌのように、積層構造となっていても構わない。
　なお、上述した仕事関数の値は代表例として示したものであり、例えば、不純物原子のドープ量や成膜方法によっても変化し得るものである。
　［電圧電荷曲線］
　図３は、本技術の第１の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
　この強誘電体メモリの電圧電荷曲線は、縦軸が強誘電体キャパシタ１１０に蓄えられている電荷Ｑを示し、横軸がプレート電圧ＶＰＬとビット電圧ＶＢＬとの間の電圧Ｖを示している。したがって、この曲線の傾き（Ｑ／Ｖ）が強誘電体キャパシタ１１０の静電容量Ｃを示すことになる。
　この実施の形態においては、上部電極１１２の仕事関数を下部電極１１３の仕事関数よりも小さくすることにより、強誘電体膜１１１に内部電界が発生する。これにより、通常の電圧電荷曲線（ヒステリシスカーブ）よりも、電圧方向において仕事関数差ΔＸ（＝Ｘ２－Ｘ１）分だけ負の方向にシフトする。そのため、この実施の形態における電圧電荷曲線の最大電圧は「＋Ｖ－ΔＸ」となり、ΔＸ分だけ電圧が下がる。一方、最小電圧は「－Ｖ－ΔＸ」となり、やはりΔＸ分だけ電圧が下がる。
　すなわち、この実施の形態においては、電圧電荷曲線を電圧方向にΔＸだけ負の方向にシフトすることにより、下部電極１１３を基準とした上部電極１１２の電圧の最大電圧を低減する。
　［強誘電体メモリの等価回路］
　図４は、本技術の第１の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
　この強誘電体メモリは、強誘電体キャパシタ１１０およびＮ型トランジスタ１２０からなるメモリ素子のメモリアレイ構造を有する。各メモリ素子に対して、駆動制御部１９０からプレート線１３１、ワード線１３２およびビット線１３３が配線される。また、上述のように、Ｎ型トランジスタ１２０のソース領域１２２と強誘電体キャパシタ１１０の下部電極１１３とが、コンタクト１１４によって接続される。
　ワード線１３２は、Ｎ型トランジスタ１２０のゲート電極１２１と接続されている。ビット線１３３は、Ｎ型トランジスタ１２０のドレイン領域１２３と接続されている。さらに、プレート線１３１は、上部電極１１２に接続されている。
　また、ビット線１３３の出力にはセンスアンプ１４０が接続され、読出し時の電圧変動を吸収するようにセンスアンプ１４０がビット線１３３の電位を増幅するようになっている。
　［強誘電体メモリの駆動制御］
　図５は、本技術の第１の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
　まず、選択するビットのワード線１３２をＨ（Ｈｉｇｈ）状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
　次に、プレート線１３１をＨ状態にするとともに、ビット線１３３をＬ（Ｌｏｗ）状態にする。この際、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「＋Ｖ－ΔＸ」となるよう強誘電体キャパシタ１１０に電圧を印加する（Ｖ強誘電）。また、その際のパルス幅をＴ１とする。
　これにより、強誘電体キャパシタ１１０には最大電圧（＋Ｖ－ΔＸ）が印加されるため、瞬時に書込みが可能である。すなわち、書込みに要する電圧は、従前の電圧ＶよりもΔＸ分だけ低電圧化させることができる。これは、電圧電荷曲線を電圧方向にΔＸだけ負の方向にシフトさせたことによるものである。
　図６は、本技術の第１の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
　まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
　次に、プレート線１３１をＬ状態にするとともに、ビット線１３３をＨ状態にする。その際、プレート線１３１とビット線１３３との間の電圧Ｖｅｒｓの絶対値が従前の電圧Ｖ程度となるように、電圧を印加する。
　また、パルス幅Ｔ２は、上述の書込み時よりも長いパルスとなるように、Ｔ２＞Ｔ１となる期間パルスを印加する。この場合、強誘電体膜１１１には、最小電圧の絶対値「Ｖ＋ΔＸ」よりも小さい電圧しか印加されないが、印加されるパルス幅が長いため、消去することが可能である。
　すなわち、電圧電荷曲線を電圧方向にΔＸだけ負の方向にシフトさせたことによって、消去のために本来必要な最大電圧の絶対値が増加するように見えるが、電圧を上げる代わりにパルス幅を長くする。これにより、消去時の電圧を増加させることなく、書込みに要する電圧を低減することができる。
　なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
　図７は、本技術の第１の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
　まず、ビット線１３３の電圧が０Ｖとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「＋Ｖ－ΔＸ」となるように電圧を印加する。
　ここで、強誘電体の状態が負の残留分極であった場合は、最大電圧（＋Ｖ－ΔＸ）よりも高い電圧が加わるため、元の状態が破壊されて大きな電流が流れ、ビット線１３３の電位が変化する。さらに電位の変動量に対して、センスアンプ１４０をオン状態にすることにより、ビット線１３３の電位を増幅する。増幅された電圧は、上述の消去駆動制御と同様の電圧Ｖおよびパルス幅Ｔ２よりも大きく設定する。これにより、再び消去されて、元の負の残留分極を有する状態に戻る。
　一方、強誘電体の状態が正の残留分極であった場合は、電位の変化は生じない。
　図８は、本技術の第１の実施の形態における強誘電体メモリの読出し駆動制御の他の例を示す図である。
　上述の例においては残留分極が負の場合には読出し時に再消去することを想定していたが、この例に示すように、再消去を行わなくてもよい。この例においては、元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
　このように、本技術の第１の実施の形態では、上部電極１１２および下部電極１１３の材料の仕事関数が互いに異なるように選択することにより、電圧電荷曲線を負電圧の方向にシフトさせる。これにより、書込み時および読出し時に要する上部電極１１２および下部電極１１３の間の電圧を低電圧化させることができる。
　また、書込み時と読出し時の低電圧化が可能なため、メモリとしての信頼性を向上させることができる。また、書込み時と読出し時の低電圧化により、書込み時および読出し時の消費電力を低減することができる。また、書込み時と読出し時の低電圧化により、書込み時および読出し時に必要な周辺回路のトランジスタのサイズを縮小することができる。
　＜２．第２の実施の形態＞
　［強誘電体メモリの素子構造］
　図９は、本技術の第２の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。
　上述の第１の実施の形態ではＮ型トランジスタ１２０と強誘電体キャパシタ１１０の下部電極１１３とを接続していたが、この第２の実施の形態ではＮ型トランジスタ１２０のソース領域１２２と強誘電体キャパシタ１１０の上部電極１１２とを接続している。これ以外の構造は上述の第１の実施の形態と同様である。
　この第２の実施の形態の構造においては、上部電極１１２と下部電極１１３との間に印加される電圧の極性が上述の第１の実施の形態とは逆になる。したがって、上部電極１１２の仕事関数Ｘ１と、下部電極１１３の仕事関数Ｘ２との関係は、
　　Ｘ１＞Ｘ２
となるように選択される。
　上述のように、半導体製造ラインにおいては、下層から順に各材料が形成されていく。そのため、上述の電気陰性度の観点から上部電極１１２の材料の選択肢が限られるおそれがある。そのような場合、上部電極１１２および下部電極１１３の材料の仕事関数に応じて、コンタクト１１４によるＮ型トランジスタ１２０との接続を変更することによって、必要条件としての仕事関数の大小関係を逆にすることができる。
　このように、本技術の第２の実施の形態によれば、Ｎ型トランジスタ１２０と強誘電体キャパシタ１１０の上部電極１１２とを接続することにより、上部電極１１２および下部電極１１３の材料の仕事関数の必要条件を柔軟に満たすことができる。
　＜３．第３の実施の形態＞
　上述の第１および第２の実施の形態では、電圧電荷曲線を負の方向に移動した例を示したが、以下に説明するように正の方向に移動してもよい。この場合、上部電極１１２の仕事関数Ｘ１と、下部電極１１３の仕事関数Ｘ２の関係は、
　　Ｘ１＞Ｘ２
となるように選択される。
　［電圧電荷曲線］
　図１０は、本技術の第３の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
　この第３の実施の形態においては、上部電極１１２の仕事関数を下部電極１１３の仕事関数よりも大きくすることにより、通常の電圧電荷曲線よりも、電圧方向において仕事関数差ΔＸ（＝Ｘ１－Ｘ２）分だけ正の方向にシフトする。そのため、この実施の形態における電圧電荷曲線の最大電圧は「＋Ｖ＋ΔＸ」となり、ΔＸ分だけ電圧が上がる。一方、最小電圧は「－Ｖ＋ΔＸ」となり、やはりΔＸ分だけ電圧が上がる。
　［強誘電体メモリの駆動制御］
　図１１は、本技術の第３の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
　まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
　次に、プレート線１３１をＬ状態にするとともに、ビット線１３３をＨ状態にする。この際、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「－Ｖ＋ΔＸ」となるように電圧を印加する。したがって、強誘電体膜１１１には、電圧電荷曲線に示した最小電圧（－Ｖ＋ΔＸ）が印加されるため、書込みが可能である。すなわち、電圧Ｖｐｒｇは従前の電圧ＶよりもΔＸ分だけ低電圧化することが可能である。これは、電圧電荷曲線を電圧方向にΔＸだけ正の方向にシフトさせたことによるものである。
　図１２は、本技術の第３の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
　まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
　次に、ビット線１３３をＬ状態にするとともに、プレート線１３１をＨ状態にする。この際、プレート線１３１とビット線１３３との間の電圧Ｖｅｒｓの絶対値が、「Ｖ＋ΔＸ」より小さい電圧となるように、電圧を印加する。また、パルス幅が書込み駆動制御の際よりも長くなるように、パルスを印加する。
　このように設定することにより、電圧電荷曲線に示した電圧の絶対値「Ｖ＋ΔＸ」よりも小さい電圧で消去することが可能である。
　なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
　図１３は、本技術の第３の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
　まず、ビット線１３３の電圧が「＋Ｖ－ΔＸ」となるようにプリチャージを行う。その際のプレート線１３１の電位は０Ｖとなっている。
　ここで、強誘電体の状態が正の残留分極であった場合は、上述の電圧電荷曲線における最大電圧（＋Ｖ＋ΔＸ）よりも高い電圧が加わるため、元の状態が破壊され大きな電流が流れビット線１３３の電位が変化する。さらに電位の変動量に対して、センスアンプ１４０をオン状態にすることにより、ビット線１３３の電位を増幅して、０Ｖ付近まで電位を下げる。また、このタイミングで、プレート電圧に＋Ｖ程度の電位を、消去時と同様のパルス幅で加える。以上により強誘電体膜１１１には消去時と同様の電位が加わるため、再び正の残留分極が得られる。
　一方、強誘電体の状態が負の残留分極であった場合は、電位の変化が起きないため、一連の駆動後も負の残留分極が維持される。
　なお、この第３の実施の形態では、残留分極が正の場合は読出し時に再消去したが、その際にはプレート線１３１の電位を上げなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
　このように、本技術の第３の実施の形態によれば、電圧電荷曲線を正電圧の方向にシフトさせた場合においても、書込み時および読出し時に要する上部電極１１２および下部電極１１３の間の電圧を低電圧化させることができる。
　＜４．第４の実施の形態＞
　［強誘電体メモリの等価回路］
　図１４は、本技術の第４の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
　上述の第３の実施の形態ではセンスアンプ１４０がビット線１３３に接続されていたが、この第４の実施の形態ではセンスアンプ１４０がプレート線１３１に接続されている。これ以外の接続については、上述の第３の実施の形態の場合と同様である。センスアンプ１４０をプレート線１３１に接続することにより、読出し時のプレート線１３１の電位変動に対して、センスアンプ１４０が増幅を行う。
　［強誘電体メモリの駆動制御］
　図１５は、本技術の第４の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
　まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
　次に、プレート線１３１をＬ状態にする。その際、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「－Ｖ＋ΔＸ」となるように、ビット線１３３に電圧を印加する。したがって、強誘電体膜１１１には、第３の実施の形態と同様に、電圧電荷曲線の最小電圧（－Ｖ＋ΔＸ）が印加されるため、書込みが可能である。すなわち、書込みに要する電圧Ｖｐｒｇは、従前の電圧ＶよりもΔＸ分だけ低電圧化されることができる。これは、第３の実施の形態と同様に、電圧電荷曲線を電圧方向にΔＸだけ正の方向にシフトさせたことによるものである。
　図１６は、本技術の第４の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
　まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
　次に、ビット線１３３をＬ状態にするとともに、プレート線１３１をＨ状態にする。その際、プレート線とビット線間の電圧Ｖｅｒｓの絶対値は、通常の電圧Ｖ程度を印加する。また、パルス幅としては、書込み駆動制御よりも長いパルスを印加する。
　このように設定することにより、第３の実施の形態と同様に、電圧電荷曲線に示した電圧の絶対値「Ｖ＋ΔＸ」よりも小さい電圧で消去することが可能である。
　なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
　図１７は、本技術の第４の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
　まず、プレート線１３１の電圧が０Ｖとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「＋Ｖ－ΔＸ」となるように電圧を印加する。
　ここで、強誘電体の状態が正の残留分極であった場合は、電圧電荷曲線における最大電圧よりも高い電圧が加わり、元の状態が破壊されて大きな電流が流れるため、プレート線１３１の電位が変化する。さらに電位の変動量に対して、センスアンプ１４０をオン状態にすることにより、プレート線１３１の電位を増幅させる。増幅された電圧は、消去動作と同様の電圧を、消去動作のパルス幅よりも長く設定することにより、再び消去され、元の負の残留分極を有する状態に戻る。
　一方、強誘電体の状態が負の残留分極であった場合は、電位の変化は生じない。
　なお、上述の例においては残留分極が正の場合には読出し時に再消去することを想定していたが、読出し時には再消去を行わなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
　このように、本技術の第４の実施の形態によれば、第３の実施の形態においてセンスアンプ１４０をプレート線１３１に接続した構成においても、書込み時および読出し時に要する上部電極１１２および下部電極１１３の間の電圧を低電圧化させることができる。
　＜５．第５の実施の形態＞
　［強誘電体メモリの等価回路］
　図１８は、本技術の第５の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
　上述の第３の実施の形態ではメモリセル選択のためのトランジスタとしてＮ型トランジスタ１２０を用いていたが、この第５の実施の形態ではＰ型トランジスタ１５０が用いられている。これ以外の構成については、上述の第３の実施の形態の場合と同様である。Ｐ型トランジスタ１５０を用いた場合においても、以下のように駆動制御を行うことにより、上述の第３の実施の形態の場合の効果を得ることができる。なお、Ｐ型トランジスタ１５０は、特許請求の範囲に記載のトランジスタの一例である。
　［強誘電体メモリの駆動制御］
　図１９は、本技術の第５の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
　まず、選択するビットのワード線１３２をＬ状態にする。これにより、Ｐ型トランジスタ１５０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
　次に、ビット線１３３をＨ状態にするとともに、プレート線１３１をＬ状態にする。その際、プレート線とビット線間の電圧Ｖｐｒｇが「－Ｖ＋ΔＸ」となるように電圧を印加する。したがって、強誘電体膜１１１に第３の実施の形態と同様に、電圧電荷曲線の最大電圧が印加されるため、書込みが可能である。すなわち、電圧Ｖｐｒｇは従前の電圧ＶよりもΔＸ分だけ低電圧化されることができる。これは、第３の実施の形態と同様に、電圧電荷曲線を電圧方向にΔＸだけ正の方向にシフトさせたことによるものである。
　図２０は、本技術の第５の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
　まず、選択するビットのワード線１３２をＬ状態にする。これにより、Ｐ型トランジスタ１５０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
　次に、ビット線１３３をＬ状態にするとともに、プレート線１３１をＨ状態にする。その際、プレート線１３１とビット線１３３との間の電圧Ｖｅｒｓの絶対値は、通常の電圧Ｖ程度を印加する。また、パルス幅としては、書込み駆動制御よりも長いパルスを印加する。
　このように設定することにより、第３の実施の形態と同様に、電圧電荷曲線に示した最小電圧の絶対値「Ｖ＋ΔＸ」よりも小さい電圧によって消去することが可能である。
　なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
　図２１は、本技術の第５の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
　まず、プレート線１３１の電圧がＶｄとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「＋Ｖ－ΔＸ」となるように電圧を印加する。
　ここで、強誘電体の状態が正の残留分極であった場合は、電圧電荷曲線における最大電圧よりも高い電圧が加わり、元の状態が破壊されて大きな電流が流れるため、ビット線１３３の電位が変化する。さらに電位の変動量に対して、センスアンプ１４０をオン状態にすることにより、ビット線１３３の電位を増幅させる。消去動作と同様の電圧を、消去動作のパルス幅よりも長く設定することにより、再び消去され、元の正の残留分極を有する状態に戻る。
　一方、強誘電体の状態が負の残留分極であった場合は、電位の変化は生じない。
　なお、上述の例においては残留分極が正の場合には読出し時に再消去することを想定していたが、読出し時には再消去を行わなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
　このように、本技術の第５の実施の形態によれば、第３の実施の形態のＮ型トランジスタ１２０をＰ型トランジスタ１５０に置換した場合においても、書込み時および読出し時に要する上部電極１１２および下部電極１１３の間の電圧を低電圧化させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、
　前記上部電極および前記下部電極の何れかに接続して前記強誘電体キャパシタを選択するトランジスタと、
　書込み時および読出し時には消去時よりも所定の電位差分低い電圧を前記強誘電体膜に印加する駆動制御部と
を具備する強誘電体メモリ。
（２）前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数に応じた電圧である
前記（１）に記載の強誘電体メモリ。
（３）前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数の差の絶対値に応じた電圧である
前記（１）または（２）に記載の強誘電体メモリ。
（４）前記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を前記強誘電体膜に印加する
前記（１）から（３）のいずれかに記載の強誘電体メモリ。
（５）前記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を前記強誘電体膜に印加して再書込みを行う
前記（１）から（４）のいずれかに記載の強誘電体メモリ。
（６）前記トランジスタは、Ｎ型トランジスタであり、
　前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有する
前記（１）から（５）のいずれかに記載の強誘電体メモリ。
（７）前記上部電極および前記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と前記トランジスタとを接続するコンタクトをさらに具備する前記（６）に記載の強誘電体メモリ。
（８）前記下部電極は、前記コンタクトを介して前記トランジスタに接続され、前記上部電極よりも仕事関数が高い材料を有する
前記（７）に記載の強誘電体メモリ。
（９）前記上部電極は、前記コンタクトを介して前記トランジスタに接続され、前記下部電極よりも仕事関数が高い材料を有する
前記（７）に記載の強誘電体メモリ。
（１０）前記トランジスタは、Ｐ型トランジスタであり、
　前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有する
前記（１）から（９）のいずれかに記載の強誘電体メモリ。
（１１）前記トランジスタによって選択された前記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備する前記（１）から（１０）のいずれかに記載の強誘電体メモリ。
（１２）前記強誘電体膜は、金属原子の電気陰性度が１．７より小さい材料を有する
前記（１）から（１１）のいずれかに記載の強誘電体メモリ。
（１３）前記強誘電体膜は、ハフニウム酸化膜を有する
前記（１）から（１２）のいずれかに記載の強誘電体メモリ。
（１４）ハフニウム酸化膜を有する強誘電体膜と、
　前記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、
　前記上部電極および前記下部電極の何れか一方とコンタクトを介して接続するトランジスタと
を具備する強誘電体メモリ素子。
　１１０　強誘電体キャパシタ
　１１１　強誘電体膜
　１１２　上部電極
　１１３　下部電極
　１１４　コンタクト
　１２０　Ｎ型トランジスタ
　１２１　ゲート電極
　１２２　ソース領域
　１２３　ドレイン領域
　１３１　プレート線
　１３２　ワード線
　１３３　ビット線
　１４０　センスアンプ
　１５０　Ｐ型トランジスタ
　１９０　駆動制御部

Claims (14)

  1. 　強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、
    　前記上部電極および前記下部電極の何れかに接続して前記強誘電体キャパシタを選択するトランジスタと、
    　書込み時および読出し時には消去時よりも所定の電位差分低い電圧を前記強誘電体膜に印加する駆動制御部と
    を具備する強誘電体メモリ。
  2. 　前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数に応じた電圧である
    請求項１記載の強誘電体メモリ。
  3. 　前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数の差の絶対値に応じた電圧である
    請求項１記載の強誘電体メモリ。
  4. 　前記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を前記強誘電体膜に印加する
    請求項１記載の強誘電体メモリ。
  5. 　前記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を前記強誘電体膜に印加して再書込みを行う
    請求項１記載の強誘電体メモリ。
  6. 　前記トランジスタは、Ｎ型トランジスタであり、
    　前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有する
    請求項１記載の強誘電体メモリ。
  7. 　前記上部電極および前記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と前記トランジスタとを接続するコンタクトをさらに具備する請求項６記載の強誘電体メモリ。
  8. 　前記下部電極は、前記コンタクトを介して前記トランジスタに接続され、前記上部電極よりも仕事関数が高い材料を有する
    請求項７記載の強誘電体メモリ。
  9. 　前記上部電極は、前記コンタクトを介して前記トランジスタに接続され、前記下部電極よりも仕事関数が高い材料を有する
    請求項７記載の強誘電体メモリ。
  10. 　前記トランジスタは、Ｐ型トランジスタであり、
    　前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有する
    請求項１記載の強誘電体メモリ。
  11. 　前記トランジスタによって選択された前記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備する請求項１記載の強誘電体メモリ。
  12. 　前記強誘電体膜は、金属原子の電気陰性度が１．７より小さい材料を有する
    請求項１記載の強誘電体メモリ。
  13. 　前記強誘電体膜は、ハフニウム酸化膜を有する
    請求項１記載の強誘電体メモリ。
  14. 　ハフニウム酸化膜を有する強誘電体膜と、
    　前記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、
    　前記上部電極および前記下部電極の何れか一方とコンタクトを介して接続するトランジスタと
    を具備する強誘電体メモリ素子。
PCT/JP2020/004574 2019-03-22 2020-02-06 強誘電体メモリおよびそのメモリ素子 Ceased WO2020195214A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/436,777 US11837270B2 (en) 2019-03-22 2020-02-06 Ferroelectric memory and memory element thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-054267 2019-03-22
JP2019054267A JP2020155187A (ja) 2019-03-22 2019-03-22 強誘電体メモリおよびそのメモリ素子

Publications (1)

Publication Number Publication Date
WO2020195214A1 true WO2020195214A1 (ja) 2020-10-01

Family

ID=72559478

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/004574 Ceased WO2020195214A1 (ja) 2019-03-22 2020-02-06 強誘電体メモリおよびそのメモリ素子

Country Status (3)

Country Link
US (1) US11837270B2 (ja)
JP (1) JP2020155187A (ja)
WO (1) WO2020195214A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12432929B2 (en) * 2022-07-28 2025-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device with blocking layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613572A (ja) * 1992-03-19 1994-01-21 Ramtron Internatl Corp 非対称強誘電体コンデンサ及びその形成方法
JPH06224389A (ja) * 1993-01-27 1994-08-12 Hitachi Ltd 半導体記憶装置及びその製造方法
JP2006032526A (ja) * 2004-07-14 2006-02-02 Seiko Epson Corp 強誘電体メモリ装置
JP2015015334A (ja) * 2013-07-04 2015-01-22 株式会社東芝 半導体装置および誘電体膜
JP2018533154A (ja) * 2015-09-01 2018-11-08 マイクロン テクノロジー， インク． 強誘電体メモリセルを動作させる方法および関連する強誘電体メモリセル

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3196824B2 (ja) 1997-07-16 2001-08-06 日本電気株式会社 強誘電体メモリ装置
US10038092B1 (en) * 2017-05-24 2018-07-31 Sandisk Technologies Llc Three-level ferroelectric memory cell using band alignment engineering
US11411125B2 (en) * 2020-10-06 2022-08-09 Applied Materials, Inc. Ferroelectric-assisted tunneling selector device
US12137572B2 (en) * 2021-02-26 2024-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613572A (ja) * 1992-03-19 1994-01-21 Ramtron Internatl Corp 非対称強誘電体コンデンサ及びその形成方法
JPH06224389A (ja) * 1993-01-27 1994-08-12 Hitachi Ltd 半導体記憶装置及びその製造方法
JP2006032526A (ja) * 2004-07-14 2006-02-02 Seiko Epson Corp 強誘電体メモリ装置
JP2015015334A (ja) * 2013-07-04 2015-01-22 株式会社東芝 半導体装置および誘電体膜
JP2018533154A (ja) * 2015-09-01 2018-11-08 マイクロン テクノロジー， インク． 強誘電体メモリセルを動作させる方法および関連する強誘電体メモリセル

Also Published As

Publication number Publication date
US11837270B2 (en) 2023-12-05
US20220189525A1 (en) 2022-06-16
JP2020155187A (ja) 2020-09-24

Similar Documents

Publication Publication Date Title
US5679969A (en) Ferroelectric based capacitor for use in memory systems and method for fabricating the same
KR930002470B1 (ko) 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법
US7215567B2 (en) Ferroelectric memory device
US6285577B1 (en) Non-volatile memory using ferroelectric capacitor
US7167386B2 (en) Ferroelectric memory and operating method therefor
US6456520B1 (en) Semiconductor memory and method for driving the same
KR100355779B1 (ko) 강유전체 비휘발성 기억장치
US6344991B1 (en) Nonvolatile semiconductor memory device
WO2010131310A1 (ja) 半導体メモリセルおよびその製造方法
US7274593B2 (en) Nonvolatile ferroelectric memory device
KR101087837B1 (ko) 비휘발성 메모리 장치 및 형성 방법
EP1246192A1 (en) Ferroelectric memory and method for driving the same
US11837270B2 (en) Ferroelectric memory and memory element thereof
KR100745938B1 (ko) 강유전체 메모리 및 그 동작 방법
JP2007110068A (ja) 半導体記憶装置及びその製造方法
JP2000124418A (ja) 半導体記憶装置
JP2692610B2 (ja) 半導体不揮発性メモリセル及びその動作方法
US20010052607A1 (en) Nonvolatile semiconductor memory
JP2001273761A (ja) メモリセルおよびメモリマトリクス中の強誘電性トランジスタから状態を読み出し、その中に状態を状態を記憶させるための方法
JP2001308286A (ja) 半導体装置及びその駆動方法
US5892255A (en) Ferroelectric based capacitor for use in memory systems and method for fabricating the same
JP2000323669A (ja) 半導体不揮発メモリ素子
JP2008204596A (ja) 強誘電体メモリの駆動方法および強誘電体メモリ
JP4827316B2 (ja) 強誘電体トランジスタ型不揮発性記憶素子の駆動方法
JP2006155837A (ja) 強誘電体メモリ装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20778305

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20778305

Country of ref document: EP

Kind code of ref document: A1