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WO2020193169A1 - Power transistor cell for battery systems - Google Patents

Power transistor cell for battery systems Download PDF

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Publication number
WO2020193169A1
WO2020193169A1 PCT/EP2020/056762 EP2020056762W WO2020193169A1 WO 2020193169 A1 WO2020193169 A1 WO 2020193169A1 EP 2020056762 W EP2020056762 W EP 2020056762W WO 2020193169 A1 WO2020193169 A1 WO 2020193169A1
Authority
WO
WIPO (PCT)
Prior art keywords
power transistor
semiconductor substrate
epitaxial layer
transistor cell
dopant concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2020/056762
Other languages
German (de)
French (fr)
Inventor
Johannes Grabowski
Joachim Joos
Walter Von Emden
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of WO2020193169A1 publication Critical patent/WO2020193169A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
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    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/158—Dispositions

Definitions

  • the invention relates to a power transistor cell for battery systems, a
  • Power transistor with a plurality of such power transistor cells and a battery system with such power transistors.
  • electromobility solutions include active components such as inverters, DC-DC converters, additional 12V / 48V batteries,
  • the capacity of the entire battery pack is based on the
  • Power transistors for lithium-ion battery cells that have a breakdown voltage of 12 V are also known.
  • the object of the invention is to overcome this disadvantage.
  • the power transistor cell comprises a semiconductor substrate which has a front side and a rear side, the front side being opposite to the rear side.
  • the semiconductor substrate has a first dopant concentration of a first
  • a first epitaxial layer is on the front of the
  • Source regions are arranged on the first epitaxial layer. On the back of the
  • a metal layer which functions as a drain connection, is arranged on the semiconductor substrate.
  • a vertical current flows from the drain connection via the semiconductor substrate to the source regions via a channel region that is formed in the first epitaxial layer.
  • operation of the power transistor cell is understood here to mean that the power transistor cell is conducting.
  • the advantage here is that the drain-source resistance of the power transistor cell is low when it is switched on. Furthermore, the power transistor cell has a low breakdown voltage, low switching frequencies and a low junction voltage.
  • a second epitaxial layer is arranged between the front side of the semiconductor substrate and the first epitaxial layer.
  • the layer sequence of the power transistor cell is the semiconductor substrate, second epitaxial layer, first epitaxial layer and source regions.
  • the second epitaxial layer has a third dopant concentration of the first charge carrier type, the third
  • Dopant concentration is less than the first dopant concentration.
  • the advantage here is that large channel widths can be produced with good control of the channel length.
  • the body area is connected to the source area. This is advantageous for the safe operating area.
  • the first epitaxial layer is arranged directly on the front side of the semiconductor substrate. In other words, the first
  • Epitaxial layer is an in-situ doped body epitaxial layer on the front side of the semiconductor substrate.
  • the advantage here is that the production of the power transistor cell is inexpensive, since the drift zone is omitted and the source regions are not directly connected to the first
  • Epitaxial layer must be connected.
  • the drain-source field is recorded via the first epitaxial layer. This means that the field in the blocked operation can completely over the blocked transition between the first epitaxial layer and the
  • Semiconductor substrate are included.
  • a trench extends from a surface of the source regions into the semiconductor substrate.
  • a trench surface of the trench has a
  • the trench is at least partially filled with a semiconductor material which has the first charge carrier type.
  • Reverse voltage can be applied to the gate oxide. This means that the drain source field can also be absorbed via the gate oxide. In addition, when the power transistor cell is switched on, this leads to an accumulation or
  • the first type of charge carrier is n-conductive and the second type of charge carrier is p-conductive.
  • the first dopant concentration is higher than the second dopant concentration.
  • the advantage here is that the sheet resistance is low.
  • the first dopant concentration is so high that the semiconductor substrate is degenerate, in particular greater than 1E19 cm A -3.
  • the semiconductor substrate comprises silicon, silicon carbide or gallium nitride.
  • the power transistor according to the invention comprises a plurality of
  • the battery system according to the invention has a plurality of battery cells, each battery cell having a power transistor according to the invention.
  • the advantage here is that the battery system is inexpensive because the
  • Power transistor can have high input capacities and high output capacities and neither an increased avalanche resistance nor an optimized linear operation are necessary.
  • the battery system has a long service life and range.
  • FIG. 1 a first power transistor cell
  • FIG. 2 a second power transistor cell
  • Figure 3 shows a third power transistor cell
  • FIG. 4 a fourth power transistor cell.
  • FIG. 1 shows a first power transistor cell 100.
  • the first power transistor cell 100 comprises a first metal layer 107 which functions as a drain connection.
  • the semiconductor substrate 101 which has a first dopant concentration of a first charge carrier type, is arranged on the first metal layer 107.
  • a first epitaxial layer 102 is arranged, which has a second dopant concentration of a second charge carrier type.
  • the first type of charge carrier and the second type of charge carrier are different.
  • the first type of charge carrier is, for example, n and the second type of charge carrier is p.
  • the first epitaxial layer 102 is thus a p-body zone and the semiconductor substrate 101 is n-doped.
  • Source regions 103 are arranged on the first epitaxial layer 102, the source regions 103 having the first charge carrier type.
  • a second metal layer 108 is arranged in the source regions 103. The first
  • Power transistor cell 100 has a trench 104 which extends from a surface of the source regions 103 into the semiconductor substrate 101.
  • An insulation layer 105 is arranged on the trench surface.
  • the trench 104 is partially covered with a semiconductor material, e.g. B. filled with polysilicon.
  • the filled area functions as a gate 109.
  • the MOS head thus consists of a p-body area directly on the highly doped semiconductor substrate 101.
  • the body area is deposited epitaxially, for example, doped in situ.
  • the body doping is relatively high with a short channel.
  • the source regions 103 are produced by means of flat implants.
  • An optional cap oxide protects against gate-source breakdown.
  • the first power transistor cell 100 is therefore a trench NMOSFET cell.
  • the first power transistor cell 100 has a low breakdown voltage, so that an extra drift zone is dispensed with.
  • the field can be in
  • Blocking operation can be completely absorbed via the p-body and the highly doped semiconductor substrate. Due to the low reverse voltage, the trench can protrude into the highly doped semiconductor substrate 101. Furthermore, a short Channel length can be selected.
  • the insulation layer 105 serves as gate oxide and has a small thickness, less than 15 nm. This, together with the short channel length, leads to a low body resistance. In conjunction with low
  • FIG. 2 shows a second power transistor cell 200.
  • Power transistor cell 200 comprises a first metal layer 207, which as
  • the semiconductor substrate 201 which has a first dopant concentration of the first charge carrier type, is arranged on the first metal layer 207.
  • a second epitaxial layer 206 is arranged on the semiconductor substrate 201 and has a third dopant concentration of the first charge carrier type.
  • a first epitaxial layer 202 which has a second dopant concentration of a second charge carrier type, is arranged on the second epitaxial layer 206. That is, between the semiconductor substrate 201 and the first
  • Epitaxial layer 202 has a second epitaxial layer 206 arranged.
  • Source regions 203 are arranged on the first epitaxial layer 202, the source regions having the first charge carrier type.
  • a second metal layer 208 is arranged on the source regions 203.
  • the second power transistor cell 200 has a trench 204 which extends from a surface of the source regions 203 into the semiconductor substrate 201.
  • An insulation layer 205 is arranged on the trench surface.
  • the second power transistor cell 200 is therefore a trench DMOSFET cell.
  • FIG. 3 shows a third power transistor cell 300.
  • the third power transistor cell 300 comprises a first metal layer 307, which functions as a drain connection.
  • the semiconductor substrate 301 which has a first dopant concentration of a first charge carrier type, is arranged on the first metal layer 307.
  • a first epitaxial layer 302 is arranged on semiconductor substrate 301, which has a second dopant concentration of a second charge carrier type. This means that the first epitaxial layer 302 is arranged directly on the semiconductor substrate 301.
  • a source region 303 is arranged on a partial region of the first epitaxial layer 302.
  • the power transistor cell 300 has a gate region 309, which is of an insulation layer 305 is surrounded.
  • a second metal layer 308 is arranged on the insulation layer 305.
  • the third power transistor cell 300 is therefore a planar NMOSFET cell.
  • the third power transistor cell 300 has a low breakdown voltage, so that an extra drift zone is dispensed with.
  • the field can be in
  • Blocking operation can be completely absorbed via the p-body and the highly doped semiconductor substrate.
  • FIG. 4 shows a fourth power transistor cell 400.
  • the fourth power transistor cell 400 comprises a first metal layer 307, which functions as a drain connection.
  • the semiconductor substrate 401 which has a first dopant concentration of a first charge carrier type, is arranged on the first metal layer 407.
  • Epitaxial layer 402 arranged.
  • a source region 403 is arranged on a region of the first epitaxial layer 402.
  • a gate region 409, which is surrounded by an insulation layer 405, is arranged above the semiconductor substrate 401.
  • a second metal layer 408 is arranged on the insulation layer 405.
  • the fourth power transistor cell 400 is thus a planar DMOSFET cell.
  • the first dopant concentration of all four power transistor cells is greater than the second dopant concentration and the third dopant concentration. This means that the four different power transistor cells have a highly doped n-type semiconductor substrate on which a first p-doped epitaxial layer is arranged. The source regions are n-doped. The second epitaxial layer is n-doped.
  • the semiconductor substrate 101, 201, 301 and 401 can be silicon, silicon carbide or gallium nitride.
  • a power transistor comprises a plurality of first power transistor cells 100, second power transistor cells 200, third power transistor cells 300 or fourth power transistor cells 400. Power transistors, the breakdown voltage is very low.
  • Power transistors can be used as switches in a battery system.
  • each battery cell has a circuit breaker according to the invention. If the battery cells are lithium-ion cells, for example, then these have a
  • End-of-charge voltage of 4.2 or 4.35 V The battery cells are destroyed above this voltage. Due to the direct, low-induction connection of the battery cells to the battery system using a circuit breaker and the capacitive part of the battery cell itself, voltage peaks above the end-of-charge voltage are low. A breakdown voltage of the power transistor between 5 V and 10 V is therefore sufficient.
  • the necessary junction temperature of the power transistor is reduced to a range of ⁇ 150 ° C.
  • the power transistor If the power transistor is used as a battery switch, it is usually operated in non-clocked mode. That means the switching is state-dependent. Therefore, the power transistor can have high input capacitances and high output capacitances. Furthermore is an increased
  • Avalanche resistance is not necessary and neither is an optimized linear range.
  • the gate oxide can be made relatively thin, e.g. B. 13 nm. This allows a high p-body doping with a fixed thermal gate-source voltage can be selected. In connection with a short canal length, this leads to a low body resistance. If the switch is operated at low temperatures, there is no need for a souce-body contact. This reduces the complexity of the power transistor and the installation space requirement is low due to a small mesa or a reduced pitch.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

The invention relates to a power transistor cell (100) comprising a semiconductor substrate (101) which has a front face and a rear face, said front face lying opposite the rear face. The semiconductor substrate (101) has a first dopant concentration of a first charge carrier type, and a first epitaxial layer (102) is arranged on the front face of the semiconductor substrate (101), said first epitaxial layer (102) having a second dopant concentration of a second charge carrier type. Source areas (103) are arranged on the first epitaxial layer (102), and a metal layer (107) which functions as a drain connection is arranged on the rear face. The invention is characterized in that during the operation of the power transistor cell (100), a vertical current flows from the drain connection to the source areas (103) across the semiconductor substrate (101) via a channel area produced in the first epitaxial layer (102).

Description

Beschreibung description

Titel title

Leistungstransistorzelle für Batteriesysteme Power transistor cell for battery systems

Die Erfindung betrifft eine Leistungstransistorzelle für Batteriesysteme, einen The invention relates to a power transistor cell for battery systems, a

Leistungstransistor mit einer Vielzahl solcher Leistungstransistorzellen und ein Batteriesystem mit derartigen Leistungstransistoren. Power transistor with a plurality of such power transistor cells and a battery system with such power transistors.

Stand der Technik State of the art

Elektromobilitätslösungen umfassen neben passiv verschalteten Batteriepacks aktive Komponenten wie Inverter, DC-DC-Wandler, zusätzliche 12V/48V Batterien, In addition to passively connected battery packs, electromobility solutions include active components such as inverters, DC-DC converters, additional 12V / 48V batteries,

Leistungsumwandlungseinheiten und Laderegler. Derartige Lösungen sind aufwendig und kostenintensiv. Power conversion units and charge controllers. Such solutions are complex and costly.

Die passive Verschaltung der einzelnen Batteriezellen und die fertigungsbedingten Unterschiede der Batteriezellen in Bezug auf Innenwiderstand und Kapazität führen im Betrieb der Batteriepacks zu unterschiedlichen Belastungen der einzelnen The passive interconnection of the individual battery cells and the manufacturing-related differences between the battery cells in terms of internal resistance and capacity lead to different loads on the individual when the battery pack is in operation

Batteriezellen. Die Kapazität des gesamten Batteriepacks wird dabei auf die Battery cells. The capacity of the entire battery pack is based on the

Leistungsfähigkeit der schlechtesten Batteriezelle abgestellt. Dadurch wird die nutzbare Kapazität des gesamten Batteriepacks auf eine Nennkapazität von 60-80% begrenzt, um eine Tiefenentladung der Batteriezelle mit der geringsten Kapazität zu vermeiden. Daher weisen die einzelnen Batteriezellen Schalter auf, die es erlauben eine Batteriezelle auf das Batteriebussystem zuzuschalten oder vom Performance of the worst battery cell switched off. This limits the usable capacity of the entire battery pack to a nominal capacity of 60-80% in order to avoid deep discharge of the battery cell with the lowest capacity. Therefore, the individual battery cells have switches that allow a battery cell to be connected to or from the battery bus system

Batteriebussystem abzuschalten. Switch off the battery bus system.

Für Automobilanwendungen qualifizierte Leistungstransistoren umfassen Power transistors qualified for automotive applications include

typischerweise die Spannungsklassen im Bereich von 25 V - 100 V. Das bedeutet sie weisen eine Durchbruchspannung im Bereich von 25 V - 100 V auf. Diese Leistungstransistoren sind auf die Anforderungen im Bordnetz eines Fahrzeugs optimiert. typically the voltage classes in the range of 25 V - 100 V. That means they have a breakdown voltage in the range of 25 V - 100 V. This Power transistors are optimized for the requirements in a vehicle's electrical system.

Es sind auch Leistungstransistoren für Lithium-Ionen-Batteriezellen bekannt, die eine Durchbruchspannung von 12 V aufweisen. Power transistors for lithium-ion battery cells that have a breakdown voltage of 12 V are also known.

Nachteilig ist hierbei, dass diese Leistungstransistoren im eingeschalteten Zustand einen hohen Drain-Source-Widerstand aufweisen. The disadvantage here is that these power transistors have a high drain-source resistance when they are switched on.

Die Aufgabe der Erfindung ist es diesen Nachteil zu überwinden. The object of the invention is to overcome this disadvantage.

Offenbarung der Erfindung Disclosure of the invention

Die Leistungstransistorzelle umfasst ein Halbleitersubstrat, das eine Vorderseite und eine Rückseite aufweist, wobei die Vorderseite der Rückseite gegenüberliegt. Das Halbleitersubstrat weist eine erste Dotierstoffkonzentration eines ersten The power transistor cell comprises a semiconductor substrate which has a front side and a rear side, the front side being opposite to the rear side. The semiconductor substrate has a first dopant concentration of a first

Ladungsträgertyps auf. Eine erste Epitaxieschicht ist auf der Vorderseite des Load carrier type. A first epitaxial layer is on the front of the

Halbleitersubstrats angeordnet, wobei die erste Epitaxieschicht eine zweite Semiconductor substrate arranged, wherein the first epitaxial layer is a second

Dotierstoffkonzentration eines zweiten Ladungsträgertyps aufweist. Auf der ersten Epitaxieschicht sind Sourcegebiete angeordnet. Auf der Rückseite des Having dopant concentration of a second type of charge carrier. Source regions are arranged on the first epitaxial layer. On the back of the

Halbleitersubstrats ist eine Metallschicht angeordnet, die als Drainanschluss fungiert. Erfindungsgemäß fließt im Betrieb der Leistungstransistorzelle ein vertikaler Strom vom Drainanschluss über das Halbleitersubstrat über ein in der ersten Epitaxieschicht entstehendes Kanalgebiet zu den Sourcegebieten. Unter dem Begriff Betrieb der Leistungstransistorzelle wird hierbei verstanden, dass die Leistungstransistorzelle leitet. A metal layer, which functions as a drain connection, is arranged on the semiconductor substrate. According to the invention, when the power transistor cell is in operation, a vertical current flows from the drain connection via the semiconductor substrate to the source regions via a channel region that is formed in the first epitaxial layer. The term operation of the power transistor cell is understood here to mean that the power transistor cell is conducting.

Der Vorteil ist hierbei, dass der Drain-Source-Widerstand der Leistungstransistorzelle im eingeschalteten Zustand gering ist. Des Weiteren weist die Leistungstransistorzelle eine geringe Durchbruchspannung, niedrige Schaltfrequenzen und eine niedrige Sperrschichtspannung auf. The advantage here is that the drain-source resistance of the power transistor cell is low when it is switched on. Furthermore, the power transistor cell has a low breakdown voltage, low switching frequencies and a low junction voltage.

In einer Weiterbildung ist zwischen der Vorderseite des Halbleitersubstrats und der ersten Epitaxieschicht eine zweite Epitaxieschicht angeordnet. Mit anderen Worten die Schichtfolge der Leistungstransistorzelle ist Halbleitersubstrat, zweite Epitaxieschicht, erste Epitaxieschicht und Sourcegebiete. Die zweite Epitaxieschicht weist eine dritte Dotierstoffkonzentration des ersten Ladungsträgertyps auf, wobei die dritte In one development, a second epitaxial layer is arranged between the front side of the semiconductor substrate and the first epitaxial layer. In other words the The layer sequence of the power transistor cell is the semiconductor substrate, second epitaxial layer, first epitaxial layer and source regions. The second epitaxial layer has a third dopant concentration of the first charge carrier type, the third

Dotierstoffkonzentration geringer ist als die erste Dotierstoffkonzentration. Dopant concentration is less than the first dopant concentration.

Vorteilhaft ist hierbei, dass große Kanalweiten bei guter Kontrolle der Kanallänge hergestellt werden können. Der Body-Bereich ist an den Source-Bereich angebunden. Dies ist für die Safe-Operating-Area vorteilhaft. The advantage here is that large channel widths can be produced with good control of the channel length. The body area is connected to the source area. This is advantageous for the safe operating area.

In einer weiteren Ausgestaltung ist die erste Epitaxieschicht unmittelbar auf der Vorderseite des Halbleitersubstrats angeordnet. Mit anderen Worten die erste In a further configuration, the first epitaxial layer is arranged directly on the front side of the semiconductor substrate. In other words, the first

Epitaxieschicht ist eine in-situ dotierte Body-Epitaxieschicht auf der Vorderseite des Halbleitersubstrats. Epitaxial layer is an in-situ doped body epitaxial layer on the front side of the semiconductor substrate.

Der Vorteil ist hierbei, dass die Herstellung der Leistungstransistorzelle kostengünstig ist, da die Driftzone entfällt und die Sourcegebiete nicht direkt mit der ersten The advantage here is that the production of the power transistor cell is inexpensive, since the drift zone is omitted and the source regions are not directly connected to the first

Epitaxieschicht verbunden sein müssen. Das Drain-Source- Feld wird über die erste Epitaxieschicht aufgenommen. Das bedeutet das Feld im Sperrbetrieb kann vollständig über den gesperrten Übergang zwischen erster Epitaxieschicht und dem Epitaxial layer must be connected. The drain-source field is recorded via the first epitaxial layer. This means that the field in the blocked operation can completely over the blocked transition between the first epitaxial layer and the

Halbleitersubstrat aufgenommen werden. Semiconductor substrate are included.

In einer Weiterbildung reicht ein Graben von einer Oberfläche der Sourcegebiete bis in das Halbleitersubstrat. Eine Grabenoberfläche des Grabens weist eine In one development, a trench extends from a surface of the source regions into the semiconductor substrate. A trench surface of the trench has a

Isolationsschicht auf. Der Graben ist mindestens teilweise mit einem Halbleitermaterial verfüllt, das den ersten Ladungsträgertyp aufweist. Insulation layer on. The trench is at least partially filled with a semiconductor material which has the first charge carrier type.

Vorteilhaft ist hierbei, dass das Drain-Source- Feld aufgrund der niedrigen The advantage here is that the drain-source field due to the low

Sperrspannung am Gateoxid anliegen kann. Das bedeutet, dass das Drain-Souce-Feld zusätzlich über das Gateoxid aufgenommen werden kann. Außerdem führt dies, wenn die Leistungstransistorzelle eingeschaltet ist, zu einer Akkumulation bzw. Reverse voltage can be applied to the gate oxide. This means that the drain source field can also be absorbed via the gate oxide. In addition, when the power transistor cell is switched on, this leads to an accumulation or

Widerstandsreduktion im hochdotierten Halbleitersubstrat. Resistance reduction in the highly doped semiconductor substrate.

In einer weiteren Ausgestaltung ist der erste Ladungsträgertyp n-leitend und der zweite Ladungsträgertyp p-leitend. In einer Weiterbildung ist die erste Dotierstoffkonzentration höher als die zweite Dotierstoffkonzentration. In a further embodiment, the first type of charge carrier is n-conductive and the second type of charge carrier is p-conductive. In one development, the first dopant concentration is higher than the second dopant concentration.

Der Vorteil ist hierbei, dass der Flächenwiderstand gering ist. The advantage here is that the sheet resistance is low.

In einer weiteren Ausgestaltung ist die erste Dotierstoffkonzentration derart hoch, dass das Halbleitersubstrat entartet ist, insbesondere größer 1E19 cmA-3. In a further embodiment, the first dopant concentration is so high that the semiconductor substrate is degenerate, in particular greater than 1E19 cm A -3.

In einer Weiterbildung umfasst das Halbleitersubstrat Silizium, Siliziumkarbid oder Galliumnitrid. In one development, the semiconductor substrate comprises silicon, silicon carbide or gallium nitride.

Der erfindungsgemäße Leistungstransistor umfasst eine Vielzahl von The power transistor according to the invention comprises a plurality of

erfindungsgemäßen Leistungstransistorzellen. power transistor cells according to the invention.

Das erfindungsgemäße Batteriesystem weist eine Vielzahl von Batteriezellen auf, wobei jede Batteriezelle einen erfindungsgemäßen Leistungstransistor aufweist. Vorteilhaft ist hierbei, dass das Batteriesystem kostengünstig ist, da der The battery system according to the invention has a plurality of battery cells, each battery cell having a power transistor according to the invention. The advantage here is that the battery system is inexpensive because the

Leistungstransistor hohe Eingangskapazitäten und hohe Ausgangskapazitäten aufweisen kann und weder eine erhöhte Avalanchefestigkeit, noch ein optimierter Linearbetrieb notwendig sind. Das Batteriesystem weist eine hohe Lebensdauer bzw. Reichweite auf. Power transistor can have high input capacities and high output capacities and neither an increased avalanche resistance nor an optimized linear operation are necessary. The battery system has a long service life and range.

Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Further advantages emerge from the following description of FIG

Ausführungsbeispielen bzw. den abhängigen Patentansprüchen. Embodiments and the dependent claims.

Kurze Beschreibung der Zeichnungen Brief description of the drawings

Die vorliegende Erfindung wird nachfolgend anhand bevorzugter The present invention will hereinafter be made more preferred

Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen: Embodiments and accompanying drawings explained. Show it:

Figur 1 eine erste Leistungstransistorzelle, FIG. 1 a first power transistor cell,

Figur 2 eine zweite Leistungstransistorzelle, Figur 3 eine dritte Leistungstransistorzelle, und FIG. 2 a second power transistor cell, Figure 3 shows a third power transistor cell, and

Figur 4 eine vierte Leistungstransistorzelle. FIG. 4 a fourth power transistor cell.

Figur 1 zeigt eine erste Leistungstransistorzelle 100. Die erste Leistungstransistorzelle 100 umfasst eine erste Metallschicht 107, die als Drainanschluss fungiert. Auf der ersten Metallschicht 107 ist das Halbleitersubstrat 101 angeordnet, das eine erste Dotierstoffkonzentration eines ersten Ladungsträgertyps aufweist. Auf dem FIG. 1 shows a first power transistor cell 100. The first power transistor cell 100 comprises a first metal layer 107 which functions as a drain connection. The semiconductor substrate 101, which has a first dopant concentration of a first charge carrier type, is arranged on the first metal layer 107. On the

Halbleitersubstrat 101 ist eine erste Epitaxieschicht 102 angeordnet, die eine zweite Dotierstoffkonzentration eines zweiten Ladungsträgertyps aufweist. Das bedeutet die erste Epitaxieschicht 102 ist unmittelbar auf dem Halbleitersubstrat 101 angeordnet. Der erste Ladungsträgertyp und der zweite Ladungsträgertyp sind verschieden. Der erste Ladungsträgertyp ist beispielsweise n und der zweite Ladungsträgertyp p. Die erste Epitaxieschicht 102 ist somit eine p-Bodyzone und das Halbleitersubstrat 101 n- dotiert. Auf der ersten Epitaxieschicht 102 sind Sourcegebiete 103 angeordnet, wobei die Sourcegebiete 103 den ersten Ladungsträgertyp aufweisen. Auf den On the semiconductor substrate 101, a first epitaxial layer 102 is arranged, which has a second dopant concentration of a second charge carrier type. This means that the first epitaxial layer 102 is arranged directly on the semiconductor substrate 101. The first type of charge carrier and the second type of charge carrier are different. The first type of charge carrier is, for example, n and the second type of charge carrier is p. The first epitaxial layer 102 is thus a p-body zone and the semiconductor substrate 101 is n-doped. Source regions 103 are arranged on the first epitaxial layer 102, the source regions 103 having the first charge carrier type. On the

Sourcegebieten 103 ist eine zweite Metallschicht 108 angeordnet. Die erste A second metal layer 108 is arranged in the source regions 103. The first

Leistungstransistorzelle 100 weist einen Graben 104 auf, der sich von einer Oberfläche der Sourcegebiete 103 bis in das Halbleitersubstrat 101 erstreckt. Auf der Power transistor cell 100 has a trench 104 which extends from a surface of the source regions 103 into the semiconductor substrate 101. On the

Grabenoberfläche ist eine Isolationsschicht 105 angeordnet. Der Graben 104 ist teilweise mit einem Halbleitermaterial, z. B. Polysilizium verfüllt. Der verfüllte Bereich fungiert als Gate 109. Somit besteht der MOS-Kopf aus einem p-Body Bereich direkt auf dem hochdotierten Halbleitersubstrat 101. Der Bodybereich ist beispielsweise in- situ dotiert epitaktisch abgeschieden. Die Bodydotierung ist relativ hoch bei gleichzeitig kurzem Kanal. Die Sourcegebiete 103 sind mittels flacher Implants erzeugt. Ein optionales Cap-Oxid schützt vor einem Gate-Source-Durchbruch. Bei der ersten Leistungstransistorzelle 100 handelt es sich somit um eine Graben-NMOSFET-Zelle. An insulation layer 105 is arranged on the trench surface. The trench 104 is partially covered with a semiconductor material, e.g. B. filled with polysilicon. The filled area functions as a gate 109. The MOS head thus consists of a p-body area directly on the highly doped semiconductor substrate 101. The body area is deposited epitaxially, for example, doped in situ. The body doping is relatively high with a short channel. The source regions 103 are produced by means of flat implants. An optional cap oxide protects against gate-source breakdown. The first power transistor cell 100 is therefore a trench NMOSFET cell.

Die erste Leistungstransistorzelle 100 weist eine niedrige Durchbruchspannung auf, sodass auf eine extra angelegte Driftzone verzichtet wird. Das Feld kann im The first power transistor cell 100 has a low breakdown voltage, so that an extra drift zone is dispensed with. The field can be in

Sperrbetrieb vollständig über den p-Body und das hochdotierte Halbleitersubstrat aufgenommen werden. Aufgrund der niedrigen Sperrspannung kann der Graben bis in das hochdotierte Halbleitersubstrat 101 hineinragen. Des Weiteren kann eine kurze Kanallänge gewählt werden. Die Isolationsschicht 105 dient als Gateoxid und weist eine geringe Dicke auf, kleiner 15 nm. Dies führt zusammen mit der kurzen Kanallänge zu einem geringen Bodywiderstand. In Verbindung mit niedrigen Blocking operation can be completely absorbed via the p-body and the highly doped semiconductor substrate. Due to the low reverse voltage, the trench can protrude into the highly doped semiconductor substrate 101. Furthermore, a short Channel length can be selected. The insulation layer 105 serves as gate oxide and has a small thickness, less than 15 nm. This, together with the short channel length, leads to a low body resistance. In conjunction with low

Sperrschichttemperaturen und geringer dVds/dt, d. h. Änderung der Drain-Source- Spannung nach der Zeit, kann auf einen Source-Bodykontakt verzichtet werden. Das bedeutet die erste Leistungstransistorzelle 100 weist keinen Source-Bodykontakt auf. Junction temperatures and lower dVds / dt, i.e. H. If the drain-source voltage changes over time, there is no need for a source-body contact. This means that the first power transistor cell 100 has no source-body contact.

Figur 2 zeigt eine zweite Leistungstransistorzelle 200. Die zweite FIG. 2 shows a second power transistor cell 200. The second

Leistungstransistorzelle 200 umfasst eine erste Metallschicht 207, die als Power transistor cell 200 comprises a first metal layer 207, which as

Drainanschluss fungiert. Auf der ersten Metallschicht 207 ist das Halbleitersubstrat 201 angeordnet, das eine erste Dotierstoffkonzentration des ersten Ladungsträgertyps aufweist. Auf dem Halbleitersubstrat 201 ist eine zweite Epitaxieschicht 206 angeordnet, die eine dritte Dotierstoffkonzentration des ersten Ladungsträgertyps aufweist. Auf der zweiten Epitaxieschicht 206 ist eine erste Epitaxieschicht 202 angeordnet, die eine zweite Dotierstoffkonzentration eines zweiten Ladungsträgertyps aufweist. Das bedeutet zwischen dem Halbleitersubstrat 201 und der ersten Drain connection functions. The semiconductor substrate 201, which has a first dopant concentration of the first charge carrier type, is arranged on the first metal layer 207. A second epitaxial layer 206 is arranged on the semiconductor substrate 201 and has a third dopant concentration of the first charge carrier type. A first epitaxial layer 202, which has a second dopant concentration of a second charge carrier type, is arranged on the second epitaxial layer 206. That is, between the semiconductor substrate 201 and the first

Epitaxieschicht 202 ist eine zweite Epitaxieschicht 206 angeordnet. Auf der ersten Epitaxieschicht 202 sind Sourcegebiete 203 angeordnet, wobei die Sourcegebiete den ersten Ladungsträgertyp aufweisen. Auf den Sourcegebieten 203 ist eine zweite Metallschicht 208 angeordnet. Die zweite Leistungstransistorzelle 200 weist einen Graben 204 auf, der sich von einer Oberfläche der Sourcegebiete 203 bis in das Halbleitersubstrat 201 erstreckt. Auf der Grabenoberfläche ist eine Isolationsschicht 205 angeordnet. Bei der zweiten Leistungstransistorzelle 200 handelt es sich somit um eine Graben-DMOSFET-Zelle. Epitaxial layer 202 has a second epitaxial layer 206 arranged. Source regions 203 are arranged on the first epitaxial layer 202, the source regions having the first charge carrier type. A second metal layer 208 is arranged on the source regions 203. The second power transistor cell 200 has a trench 204 which extends from a surface of the source regions 203 into the semiconductor substrate 201. An insulation layer 205 is arranged on the trench surface. The second power transistor cell 200 is therefore a trench DMOSFET cell.

Figur 3 zeigt eine dritte Leistungstransistorzelle 300. Die dritte Leistungstransistorzelle 300 umfasst eine erste Metallschicht 307, die als Drainanschluss fungiert. Auf der ersten Metallschicht 307 ist das Halbleitersubstrat 301 angeordnet, das eine erste Dotierstoffkonzentration eines ersten Ladungsträgertyps aufweist. Auf dem FIG. 3 shows a third power transistor cell 300. The third power transistor cell 300 comprises a first metal layer 307, which functions as a drain connection. The semiconductor substrate 301, which has a first dopant concentration of a first charge carrier type, is arranged on the first metal layer 307. On the

Halbleitersubstrat 301 ist eine erste Epitaxieschicht 302 angeordnet, die eine zweite Dotierstoffkonzentration eines zweiten Ladungsträgertyps aufweist. Das bedeutet die erste Epitaxieschicht 302 ist unmittelbar auf dem Halbleitersubstrat 301 angeordnet. Auf einem Teilbereich der ersten Epitaxieschicht 302 ist ein Sourcegebiet 303 angeordnet. Die Leistungstransistorzelle 300 weist einen Gatebereich 309 auf, der von einer Isolationsschicht 305 umgeben ist. Auf der Isolationsschicht 305 ist eine zweite Metallschicht 308 angeordnet. Bei der dritten Leistungstransistorzelle 300 handelt es sich somit um eine planare NMOSFET-Zelle. A first epitaxial layer 302 is arranged on semiconductor substrate 301, which has a second dopant concentration of a second charge carrier type. This means that the first epitaxial layer 302 is arranged directly on the semiconductor substrate 301. A source region 303 is arranged on a partial region of the first epitaxial layer 302. The power transistor cell 300 has a gate region 309, which is of an insulation layer 305 is surrounded. A second metal layer 308 is arranged on the insulation layer 305. The third power transistor cell 300 is therefore a planar NMOSFET cell.

Die dritte Leistungstransistorzelle 300 weist eine niedrige Durchbruchspannung auf, sodass auf eine extra angelegte Driftzone verzichtet wird. Das Feld kann im The third power transistor cell 300 has a low breakdown voltage, so that an extra drift zone is dispensed with. The field can be in

Sperrbetrieb vollständig über den p-Body und das hochdotierte Halbleitersubstrat aufgenommen werden. Blocking operation can be completely absorbed via the p-body and the highly doped semiconductor substrate.

Figur 4 zeigt eine vierte Leistungstransistorzelle 400. Die vierte Leistungstransistorzelle 400 umfasst eine erste Metallschicht 307, die als Drainanschluss fungiert. Auf der ersten Metallschicht 407 ist das Halbleitersubstrat 401 angeordnet, das eine erste Dotierstoffkonzentration eines ersten Ladungsträgertyps aufweist. Auf einem Bereich der Vorderseite des Halbleitersubstrats 401 ist eine zweite Epitaxieschicht 406 angeordnet, die eine dritte Dotierstoffkonzentration eines ersten Ladungsträgertyps aufweist. Auf einem Bereich der zweiten Epitaxieschicht 406 ist eine erste FIG. 4 shows a fourth power transistor cell 400. The fourth power transistor cell 400 comprises a first metal layer 307, which functions as a drain connection. The semiconductor substrate 401, which has a first dopant concentration of a first charge carrier type, is arranged on the first metal layer 407. A second epitaxial layer 406, which has a third dopant concentration of a first charge carrier type, is arranged on a region of the front side of the semiconductor substrate 401. On a portion of the second epitaxial layer 406 is a first

Epitaxieschicht 402 angeordnet. Auf einem Bereich der ersten Epitaxieschicht 402 ist ein Sourcegebiet 403 angeordnet. Oberhalb des Halbleitersubstrats 401 ist ein Gatebereich 409 angeordnet, der von einer Isolationsschicht 405 umgeben ist. Auf der Isolationsschicht 405 ist eine zweite Metallschicht 408 angeordnet. Bei der vierten Leistungstransistorzelle 400 handelt es sich somit um eine planare DMOSFET-Zelle. Epitaxial layer 402 arranged. A source region 403 is arranged on a region of the first epitaxial layer 402. A gate region 409, which is surrounded by an insulation layer 405, is arranged above the semiconductor substrate 401. A second metal layer 408 is arranged on the insulation layer 405. The fourth power transistor cell 400 is thus a planar DMOSFET cell.

Die erste Dotierstoffkonzentration aller vier Leistungstransistorzellen ist größer als die zweite Dotierstoffkonzentration und die dritte Dotierstoffkonzentration. Das bedeutet die vier unterschiedlichen Leistungstransistorzellen weisen ein hochdotiertes n- Halbleitersubstrat auf, auf dem eine erste p-dotierte Epitaxieschicht angeordnet ist. Die Sourcegebiete sind n-dotiert. Die zweite Epitaxieschicht ist n-dotiert. The first dopant concentration of all four power transistor cells is greater than the second dopant concentration and the third dopant concentration. This means that the four different power transistor cells have a highly doped n-type semiconductor substrate on which a first p-doped epitaxial layer is arranged. The source regions are n-doped. The second epitaxial layer is n-doped.

Das Halbleitersubstrat 101, 201, 301 und 401 kann Silizium, Siliziumkarbid oder Galliumnitrid sein. The semiconductor substrate 101, 201, 301 and 401 can be silicon, silicon carbide or gallium nitride.

Ein Leistungstransistor umfasst eine Vielzahl von ersten Leistungstransistorzellen 100, zweiten Leistungstransistorzellen 200, dritten Leistungstransitorzellen 300 oder vierten Leistungstransistorzellen 400. Bei allen vier Leistungstransistorzellen bzw. Leistungstransistoren ist die Durchbruchspannung sehr gering. Die A power transistor comprises a plurality of first power transistor cells 100, second power transistor cells 200, third power transistor cells 300 or fourth power transistor cells 400. Power transistors, the breakdown voltage is very low. The

Leistungstransistoren können als Schalter in einem Batteriesystem eingesetzt werden. Dazu weist jede Batteriezelle einen erfindungsgemäßen Leistungsschalter auf. Sind die Batteriezellen beispielsweise Lithium-Ionen-Zellen, so weisen diese eine Power transistors can be used as switches in a battery system. For this purpose, each battery cell has a circuit breaker according to the invention. If the battery cells are lithium-ion cells, for example, then these have a

Ladeschlussspannung von 4,2 bzw. 4,35 V auf. Oberhalb dieser Spannung werden die Batteriezellen zerstört. Durch die direkte, induktionsarme Anbindung der Batteriezellen mittels Leistungsschalter an das Batteriesystem und dem kapazitiven Anteil der Batteriezelle selbst sind Spannungsspitzen oberhalb der Ladeschlussspannung gering. Somit ist eine Durchbruchspannung des Leistungstransistors zwischen 5 V und 10 V ausreichend. End-of-charge voltage of 4.2 or 4.35 V. The battery cells are destroyed above this voltage. Due to the direct, low-induction connection of the battery cells to the battery system using a circuit breaker and the capacitive part of the battery cell itself, voltage peaks above the end-of-charge voltage are low. A breakdown voltage of the power transistor between 5 V and 10 V is therefore sufficient.

Durch den Einbauort der Batteriezellen und der Entwärmung bzw. thermischen Due to the installation location of the battery cells and the cooling or thermal

Kopplung der Batteriezellen, sowie deren aktiven Kühlung auf 40°C - 60°C, reduziert sich die notwendige Sperrschichttemperatur des Leistungstransistors auf einen Bereich < 150 °C. Coupling of the battery cells and their active cooling to 40 ° C - 60 ° C, the necessary junction temperature of the power transistor is reduced to a range of <150 ° C.

Wird der Leistungstransistor als Batterieschalter verwendet, so wird er in der Regel in einem nicht getakteten Betrieb betrieben. Das bedeutet das Schalten erfolgt zustandsabhängig. Daher kann der Leistungstransistor hohe Eingangskapazitäten und hohe Ausgangskapazitäten aufweisen. Des Weiteren ist eine erhöhte If the power transistor is used as a battery switch, it is usually operated in non-clocked mode. That means the switching is state-dependent. Therefore, the power transistor can have high input capacitances and high output capacitances. Furthermore is an increased

Avalanchefestigkeit nicht notwendig und ein optimierter Linearbereich ebenso wenig. Avalanche resistance is not necessary and neither is an optimized linear range.

Durch die niedrige Durchbruchspannung und die Verwendung des Schalters bei niedrigen Schaltfrequenzen, d. h. < 1 kHz kann das Gateoxid relativ dünn ausgestaltet sein, z. B. 13 nm. Dadurch kann eine hohe p-Body Dotierung bei fester thermischer Gate-Sourcespannung gewählt werden. Dies führt in Verbindung mit einer kurzen Kanallänge zu einem geringen Bodywiderstand. Wird der Schalter bei niedrigen Temperaturen betrieben kann auf einen Sou ree- Body- Kontakt verzichtet werden. Somit reduziert sich die Komplexität des Leistungstransistors und der Bauraumbedarf ist aufgrund einer geringen Mesaweite bzw. eines reduzierten Pitches gering. Due to the low breakdown voltage and the use of the switch at low switching frequencies, i. H. <1 kHz, the gate oxide can be made relatively thin, e.g. B. 13 nm. This allows a high p-body doping with a fixed thermal gate-source voltage can be selected. In connection with a short canal length, this leads to a low body resistance. If the switch is operated at low temperatures, there is no need for a souce-body contact. This reduces the complexity of the power transistor and the installation space requirement is low due to a small mesa or a reduced pitch.

Claims

Ansprüche Expectations 1. Leistungstransistorzelle (100) mit einem Halbleitersubstrat (101), das eine 1. Power transistor cell (100) having a semiconductor substrate (101), the one Vorderseite und eine Rückseite aufweist, wobei die Vorderseite der Rückseite gegenüberliegt, wobei das Halbleitersubstrat (101) eine erste Dotierstoffkonzentration eines ersten Ladungsträgertyps aufweist, und eine erste Epitaxieschicht (102) auf der Vorderseite des Halbleitersubstrats (101) angeordnet ist, wobei die erste Has a front side and a rear side, the front side being opposite the rear side, the semiconductor substrate (101) having a first dopant concentration of a first charge carrier type, and a first epitaxial layer (102) being arranged on the front side of the semiconductor substrate (101), the first Epitaxieschicht (102) eine zweite Dotierstoffkonzentration eines zweiten Epitaxial layer (102) a second dopant concentration of a second Ladungsträgertyps aufweist, wobei auf der ersten Epitaxieschicht (102) SourcegebieteHas charge carrier type, source regions on the first epitaxial layer (102) (103) angeordnet sind und wobei auf der Rückseite eine Metallschicht (107) angeordnet ist, die als Drainanschluss fungiert, dadurch gekennzeichnet, dass im Betrieb der Leistungstransistorzelle (100) ein vertikaler Strom vom Drainanschluss über das Halbleitersubstrat (101) über ein in der ersten Epitaxieschicht (102) entstehendes Kanalgebiet zu den Sourcegebieten (103) fließt. (103) are arranged and a metal layer (107) is arranged on the back, which acts as a drain connection, characterized in that, during operation of the power transistor cell (100), a vertical current from the drain connection via the semiconductor substrate (101) via a in the first Epitaxial layer (102) resulting channel region flows to the source regions (103). 2. Leistungstransistorzelle (100) nach Anspruch 1, dadurch gekennzeichnet, dass eine zweite Epitaxieschicht (106) zwischen der Vorderseite des Halbleitersubstrats (101) und der ersten Epitaxieschicht (102) angeordnet ist, wobei die zweite Epitaxieschicht (102) eine dritte Dotierstoffkonzentration des ersten Leitungsträgertyps aufweist, wobei die dritte Dotierstoffkonzentration geringer ist als die erste Dotierstoffkonzentration. 2. Power transistor cell (100) according to claim 1, characterized in that a second epitaxial layer (106) is arranged between the front side of the semiconductor substrate (101) and the first epitaxial layer (102), the second epitaxial layer (102) having a third dopant concentration of the first Has line carrier type, wherein the third dopant concentration is less than the first dopant concentration. 3. Leistungstransistorzelle (100) nach Anspruch 1, dadurch gekennzeichnet, dass die erste Epitaxieschicht (102) unmittelbar auf der Vorderseite des Halbleitersubstrats (101) angeordnet ist. 3. Power transistor cell (100) according to claim 1, characterized in that the first epitaxial layer (102) is arranged directly on the front side of the semiconductor substrate (101). 4. Leistungstransistorzelle (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Graben (104) von einer Oberfläche der Sourcegebiete (103) bis in das Halbleitersubstrat (101) reicht, wobei eine Grabenoberfläche des Grabens4. Power transistor cell (100) according to one of the preceding claims, characterized in that a trench (104) extends from a surface of the source regions (103) into the semiconductor substrate (101), a trench surface of the trench (104) eine Isolationsschicht (105) aufweist und der Graben (104) mindestens teilweise mit einem Halbleitermaterial, das den ersten Ladungsträgertyp aufweist, verfüllt ist. 5. Leistungstransistorzelle (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Ladungsträgertyp n-leitend und der zweite (104) has an insulation layer (105) and the trench (104) is at least partially filled with a semiconductor material which has the first charge carrier type. 5. Power transistor cell (100) according to one of the preceding claims, characterized in that the first charge carrier type is n-conductive and the second Ladungsträgertyp p-leitend ist. Carrier type is p-conductive. 6. Leistungstransistorzelle (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Dotierstoffkonzentration höher ist als die zweite Dotierstoffkonzentration. 7. Leistungstransistorzelle (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Dotierstoffkonzentration derart hoch ist, dass das Halbleitersubstrat (101) entartet ist. 6. Power transistor cell (100) according to one of the preceding claims, characterized in that the first dopant concentration is higher than the second dopant concentration. 7. Power transistor cell (100) according to one of the preceding claims, characterized in that the first dopant concentration is so high that the semiconductor substrate (101) is degenerate. 8. Leistungstransistorzelle (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleitersubstrat (101) Silizium, Siliziumkarbid oder8. Power transistor cell (100) according to one of the preceding claims, characterized in that the semiconductor substrate (101) silicon, silicon carbide or Galliumnitrid umfasst. Includes gallium nitride. 9. Leistungstransistor mit einer Vielzahl von Leistungstransistorzellen (100) nach einem der Ansprüche 1 bis 8. 9. Power transistor with a plurality of power transistor cells (100) according to one of claims 1 to 8. 10. Batteriesystem mit einer Vielzahl von Batteriezellen, wobei jede Batteriezelle einen Leistungstransistor nach Anspruch 9 aufweist. 10. A battery system with a plurality of battery cells, each battery cell having a power transistor according to claim 9.
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