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WO2020031404A1 - トランジスタの製造方法 - Google Patents

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WO2020031404A1
WO2020031404A1 PCT/JP2019/006697 JP2019006697W WO2020031404A1 WO 2020031404 A1 WO2020031404 A1 WO 2020031404A1 JP 2019006697 W JP2019006697 W JP 2019006697W WO 2020031404 A1 WO2020031404 A1 WO 2020031404A1
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WO
WIPO (PCT)
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metal layer
substrate
manufacturing
layer
oxide film
Prior art date
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Ceased
Application number
PCT/JP2019/006697
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English (en)
French (fr)
Inventor
翔平 小泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nikon Corp
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
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Publication of WO2020031404A1 publication Critical patent/WO2020031404A1/ja
Priority to US17/168,830 priority patent/US11522145B2/en
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    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes

Definitions

  • the present invention relates to a method for manufacturing a transistor.
  • the present invention claims the priority of Japanese Patent Application No. 2018-148987 filed on August 8, 2018, and for those designated countries where weaving by reference to documents is permitted, the contents described in that application are Incorporated by reference into this application.
  • Transistors are used as a kind of semiconductor element. Transistors can be classified from their structural aspects into a bottom-gate type, in which a gate electrode is disposed below a semiconductor layer, a top-gate type, in which a gate electrode is disposed above a semiconductor layer, and the like. it can.
  • Patent Document 1 discloses a bottom-gate thin film transistor, which includes a substrate, a gate electrode wiring, a gate insulating film, a first semiconductor layer serving as a channel, and first and second contacts.
  • the contact resistance between the semiconductor layer and the source / drain electrodes is low.
  • a first embodiment of the present invention is a method for manufacturing a bottom-gate transistor, which is provided over an insulator layer provided over a substrate having a gate electrode, or over a substrate having a gate electrode and an insulator layer.
  • a method for manufacturing a transistor is a method for manufacturing a bottom-gate transistor, which is provided over an insulator layer provided over a substrate having a gate electrode, or over a substrate having a gate electrode and an insulator layer.
  • a second aspect of the present invention is a method for manufacturing a top-gate transistor, in which a first metal layer is formed on a substrate or a semiconductor layer provided on the substrate, Applying a resist on the metal layer and patterning the first metal layer by a photolithography method; an oxide film removing step of removing an oxide film formed on the patterned first metal layer; Forming a source electrode and a drain electrode by forming a second metal layer on one metal layer.
  • FIGS. 1A to 1D are conceptual diagrams for explaining a method of manufacturing a bottom-gate transistor according to the present embodiment, and are conceptual diagrams showing steps of forming a gate electrode on a substrate.
  • 2A to 2C are conceptual diagrams for explaining a method of manufacturing a bottom-gate transistor according to the present embodiment, and are conceptual diagrams illustrating a process of forming an insulator layer on a substrate.
  • 3A to 3C are conceptual diagrams for explaining a method of manufacturing a bottom-gate transistor according to the present embodiment, and are conceptual diagrams showing steps for removing an oxide film.
  • FIGS. 4A and 4B are conceptual diagrams for explaining the method of manufacturing the bottom-gate transistor according to the present embodiment, and are conceptual diagrams showing steps of performing electroless plating.
  • 5A to 5C are conceptual diagrams for explaining a method of manufacturing a bottom-gate transistor according to the present embodiment, and are conceptual diagrams showing steps for performing photolithography.
  • 6A to 6C are conceptual diagrams for explaining the method of manufacturing the bottom-gate transistor according to the present embodiment, and are conceptual diagrams showing steps of performing electroless gold plating.
  • 7A and 7B are conceptual diagrams for explaining the method of manufacturing the bottom-gate transistor according to the present embodiment, and are conceptual diagrams showing steps for patterning a semiconductor layer.
  • FIGS. 8A and 8B are conceptual diagrams for explaining a method of manufacturing a bottom-gate transistor according to the present embodiment, and are conceptual diagrams showing steps for patterning a semiconductor layer.
  • FIGS. 9A to 9C are conceptual diagrams for explaining a method of manufacturing a top-gate transistor according to the present embodiment, and are conceptual diagrams showing steps of performing electroless plating.
  • FIGS. 10A to 10C are conceptual diagrams for explaining the method of manufacturing the top-gate transistor according to the present embodiment, and are conceptual diagrams showing the steps of performing photolithography.
  • FIGS. 11A to 11C are conceptual diagrams for explaining a method of manufacturing a top-gate transistor according to the present embodiment, and are conceptual diagrams illustrating steps of forming a semiconductor layer on a substrate.
  • FIGS. 12A and 12B are conceptual diagrams for explaining a method of manufacturing a top-gate transistor according to the present embodiment, and are conceptual diagrams showing steps of performing photolithography.
  • FIGS. 13A and 13B are conceptual diagrams for explaining a method of manufacturing a top-gate transistor according to the present embodiment, and are conceptual diagrams illustrating steps of forming a metal film on a substrate.
  • FIG. 14 is a graph showing the transfer characteristics of the transistor of the example.
  • FIG. 15 is a graph showing the output characteristics of the transistor of the example.
  • the present embodiment a mode for carrying out the present invention (hereinafter, simply referred to as “the present embodiment”) will be described in detail.
  • the following embodiment is an exemplification for describing the present invention, and is not intended to limit the present invention to the following contents.
  • the embodiments when necessary for the sake of convenience, the embodiments will be described separately for each embodiment, but they are not irrelevant to each other, unless otherwise specified, and one is part or the other of the other. All the modifications, details, supplementary explanations, and the like are present.
  • the number of elements when referring to the number of elements (including the number, numerical value, amount, range, etc.), a case where it is particularly specified, and a case where it is clearly limited to a specific number in principle, etc. Except, the number is not limited to the specific number, and may be more than or less than the specific number. Furthermore, in the following embodiments, the constituent elements (including the element steps, etc.) are not necessarily essential, unless otherwise specified, and when it is deemed essential in principle. Needless to say.
  • the first embodiment is a method for manufacturing a bottom-gate transistor, (1) forming a first metal layer over an insulator layer provided over a substrate having a gate electrode or over a semiconductor layer provided over a substrate having a gate electrode (G electrode) and an insulator layer; When, (2) applying a resist on the first metal layer and patterning the first metal layer by a photolithography method; (3) an oxide film removing step of removing an oxide film formed on the patterned first metal layer; (4) forming a source electrode (S electrode) and a drain electrode (D electrode) by forming a second metal layer on the first metal layer after the oxide film removing step; Is included.
  • a metal film 12 is formed as a first metal layer on an insulator layer provided on a substrate having a gate electrode (a bottom gate-bottom contact transistor).
  • a first metal layer is formed on a semiconductor layer provided on a substrate having a gate electrode and an insulator layer (bottom gate-top contact type transistor) in accordance with the method described below is also applicable. Can be implemented.
  • FIGS. 1 to 8 are conceptual diagrams for explaining a method of manufacturing a bottom-gate transistor according to the present embodiment.
  • FIGS. 1A to 1D are conceptual diagrams showing steps of forming a gate electrode on a substrate 10.
  • a metal film 12 that will form a gate electrode later is formed on a substrate 10.
  • the substrate 10 may have a light transmitting property or may have no light transmitting property.
  • the material of the substrate 10 include inorganic substances such as glass, quartz glass, silicon, silicon nitride, and stainless steel, acrylic resin, polycarbonate resin, polyethylene terephthalate (PET), polybutylene terephthalate (PBT), and polyethylene naphthalate (PEN).
  • organic materials such as polyester resins, polyethylene resins, polypropylene resins, ethylene vinyl copolymer resins, polyvinyl chloride resins, cellulose resins, polyamide resins, polyimide resins, polycarbonate resins, polystyrene resins, and vinyl acetate resins.
  • the thickness and rigidity (Young's modulus) of the substrate 10 are caused by buckling of the substrate 10 when passing through a transport path such as an exposure apparatus.
  • the material may be in a range that does not cause folds or irreversible wrinkles, and the material of the substrate 10 is preferably PET, PEN, polyimide, or the like.
  • the thickness of the substrate 10 is preferably 25 ⁇ m to 200 ⁇ m.
  • the substrate 10 may receive heat in the processing performed thereon, it is preferable to select a substrate made of a material whose coefficient of thermal expansion is not remarkably large.
  • a thermal expansion coefficient can be suppressed by mixing an inorganic filler with a resin film.
  • the inorganic filler may be, for example, titanium oxide, zinc oxide, alumina, silicon oxide, or the like.
  • the substrate 10 may be a single-layered body of ultra-thin glass having a thickness of about 100 ⁇ m manufactured by a float method or the like, or a laminated body in which the above-described resin film, foil, and the like are bonded to the ultra-thin glass. It may be.
  • the material of the metal film 12 may be any material that can be formed on the substrate 10, and examples thereof include copper, gold, nickel, and aluminum.
  • the formation on the substrate 10 is not particularly limited, and can be performed by, for example, a method such as evaporation, plating, or sputtering (see FIG. 1A).
  • the metal film 12 is formed by plating, it can be performed by electroless plating.
  • the metal film 12 forms a gate electrode described later.
  • a positive resist 14 is formed on the metal film 12.
  • the resist 14 can be formed by applying a photoresist material on the metal film 12 and performing prebaking.
  • a mask 16 in which an opening 18 is formed corresponding to a predetermined pattern is arranged on the resist 14.
  • the mask 16 may be arranged in contact with the resist 14 or may be arranged with a predetermined gap provided without contacting the resist 14.
  • the resist 14 is exposed by irradiating ultraviolet light (UV light) through the mask 16.
  • UV light ultraviolet light
  • TMAH tetramethylammonium hydroxide
  • the metal film 12 is brought into contact with an etching solution to remove the metal film 12 where the resist 14 is not formed. Then, the remaining resist 14 is irradiated with UV light and brought into contact with the developing solution again, thereby removing the resist 14 from the substrate. Thus, as shown in FIG. 1D, a metal film 12 formed to have a predetermined pattern corresponding to the gate electrode is obtained.
  • a drying step for removing the remaining developer may be performed. This drying step may be drying by heat treatment or natural drying.
  • FIGS. 2A to 2C are conceptual diagrams showing a process of forming the insulator layer 20 on the substrate 10.
  • the insulator layer 20 is made of, for example, a photocurable resin having an insulating property.
  • a photocurable resin examples include a UV light curable acrylic resin, a UV light curable epoxy resin, a UV light curable en-thiol resin, and a UV light curable silicone resin.
  • patterning of the insulator layer 20 can be performed by irradiation with UV light.
  • the material of the insulator layer 20 is not limited to the photocurable resin, and may be a thermosetting resin. The material is not limited to a resin material, and an oxide film or the like may be used. The case where the insulator layer 20 is formed by using is described.
  • a predetermined pattern is formed on the insulator layer 20 via a mask 22 (a mask in which an opening 24 is made to correspond to a region where the insulator layer 20 is to be formed).
  • the insulator layer 20 is irradiated with UV light.
  • the insulator layer 20 in the region irradiated with the UV light (the region where the insulator layer 20 is to be formed) is cured.
  • the insulator layer 20 can be selectively cured.
  • the insulator layer 20 is cured by selectively directly irradiating UV light with a direct-writing type exposure apparatus. You may. It is more preferable that after the irradiation with the UV light, heat treatment for promoting a chemical reaction in the region irradiated with the UV light is performed.
  • the portions not irradiated with UV light are dissolved and removed with a developing solution, so that the insulator layer 20 having a pattern corresponding to the mask openings 24 is formed. That is, the portion of the insulator layer 20 that has been cured by irradiation with UV light remains.
  • heat treatment post-bake
  • the residual developer can be suppressed, and the performance of the insulator layer 20 can be stabilized.
  • the insulator layer 20 can be formed on the metal film 12 to be the gate electrode.
  • the thickness of the insulator layer 20 is preferably several hundred nm from the viewpoint of suppressing current leakage between the gate electrode (G electrode) and the source / drain electrode (SD electrode).
  • the thickness of the insulator layer 20 can be controlled by the resin concentration and the application conditions.
  • the insulator layer 20 can be formed by patterning a material such as a photo-curing resin or a thermosetting resin by a printing method or the like. Therefore, any insulative and coatable material can be used.
  • FIGS. 3A to 3C are conceptual diagrams showing steps of removing an oxide film.
  • Step (3) Here, as shown in FIG. 3A, the oxide film 26 may be formed in an opening of the insulator layer 20 or the like. Then, as shown in FIG. 3 (B), after forming the plating base film 28 on the surface of the insulator layer 20 and the substrate 10, the oxide film 26 is removed as shown in FIG. 3 (C).
  • a plating base film 28 is formed on the surfaces of the insulator layer 20 and the substrate 10.
  • the plating base film 28 facilitates an electroless plating process described later.
  • the plating base film 28 can be formed, for example, by applying an amine solution obtained by adding a solvent to a silane coupling agent (amine molecule) having a primary amino group or a secondary amino group. That is, the plating base film 28 in this case contains the amine-based silane coupling agent.
  • a plating base film 28 can satisfactorily capture a plating catalyst described later.
  • a coating method a commonly known method such as spin coating, dip coating, spray coating, roll coating, brush coating, flexographic printing, screen printing and the like can be used. After the application, the solvent is volatilized by a heat treatment to form a plating base film 28.
  • the oxide film 26 is an oxide film of the metal film 12 described above, and is formed on a surface such as an opening.
  • a copper film is used as the metal film 12
  • copper oxide is formed in an opening or the like.
  • post-baking, drying after plating or cleaning, and the like may be performed, and it is considered that the oxide film 26 is formed by heating in such processing. Therefore, in the above-described process, the oxide film 26 can be generated by post-baking after the formation of the insulator layer 20 in FIG.
  • the oxide film 26 makes metal ionization difficult, and causes plating to be hindered in a plating step described later. Therefore, by removing the oxide film 26 in advance, it becomes possible to deposit a good plating, and a transistor having excellent operation stability can be obtained.
  • the oxide film 26 in the present embodiment also includes a so-called passivation film and the like, and such a film can be a target of the oxide film removing step.
  • the removal of the oxide film 26 can be performed by, for example, a method of removing by a chemical method such as acid cleaning or a method of removing by a physical method such as polishing. Among these, a method of removing by a chemical method is preferable, and a method of acid cleaning is more preferable. In the case of acid cleaning, it is preferable to use a solution that dissolves a target oxide film and does not corrode other components on the substrate as a cleaning liquid.
  • the acid cleaning step of removing the oxide film 26 can be performed, for example, by degrease the substrate 10 or rinsing it with water, immersing the substrate 10 in an acid cleaning liquid, and then performing water washing, neutralization treatment, drying treatment, and the like.
  • an aqueous solution of ammonium peroxodisulfate, an acidic solution such as sulfuric acid, or the like can be used.
  • an aqueous solution of ammonium peroxodisulfate is preferred from the viewpoint of solubility.
  • the plating base film formed on the oxide film 26 is also removed at the same time.
  • FIGS. 4A and 4B are conceptual diagrams showing the steps of performing electroless plating.
  • a plating catalyst 30 is applied on the plating base film 28.
  • the plating catalyst 30 is a catalyst used for electroless plating, and for example, palladium (Pd) or the like can be used.
  • Pd palladium
  • a catalyst solution containing palladium can be applied as the plating catalyst 30 onto the plating base film 28.
  • an electroless plating film 32 is formed on the plating catalyst 30 as a first metal layer.
  • the electroless plating film 32 include electroless nickel plating and electroless copper plating.
  • nickel-phosphorus (Ni-P) plating, nickel borane (Ni-B) plating, other composite plating, or the like can be employed.
  • Ni-P nickel-phosphorus
  • Ni-B nickel borane
  • other composite plating or the like
  • a heat treatment for drying the remaining electroless plating solution may be performed.
  • the plating base film formed on the oxide film 26 is also removed at the same time. Therefore, the application of the plating catalyst 30 is performed in a state where there is no plating base film in an exposed portion of the metal film 12 (for example, a copper film).
  • the metal film 12 for example, a copper film.
  • the contacting copper (Cu) has a greater ionization tendency than palladium (Pd), and the palladium can be deposited well on the copper film.
  • the plating catalyst 30 can be provided on the exposed metal film 12 without the base film. Therefore, in the subsequent electroless plating step, the electroless plating film 32 can be favorably formed also on the exposed portion of the metal film 12.
  • the metal film 12 is made of a material having a lower ionization tendency than the plating catalyst, it is difficult to apply the plating catalyst 30 unless the plating base film 28 is formed on the exposed portion of the metal film 12. If, for example, gold) is used, the oxide film 26 is not formed on the metal film 12 even if the heat treatment is performed, so that the oxide film removing step here is unnecessary. Therefore, when the metal film 12 is formed of a material such as gold, the electroless plating step may be performed as it is after the plating catalyst 30 is applied to the entire surface.
  • FIGS. 5A to 5C are conceptual diagrams showing steps of performing photolithography.
  • a positive resist 34 is formed on an electroless plating film 32, and a mask 36 (opening 38) having an opening 38 corresponding to a predetermined pattern is formed thereon.
  • UV light is irradiated through a mask (corresponding to a mask 36 to a region where the electroless plating film 32 is to be formed).
  • the resist 34 in the region irradiated with the UV light becomes soluble in the developing solution.
  • a resist 34 having a predetermined pattern corresponding to the mask 36 is formed.
  • the electroless plating films 32a, 32b, and 32c corresponding to the wiring for applying a voltage to the gate electrode, the source electrode, and the drain electrode can be obtained.
  • a heat treatment for drying the remaining developer may be performed.
  • the wiring for applying a voltage to the gate electrode and the source / drain electrodes can be formed on the substrate 10.
  • a material such as a photocurable resin or a thermosetting resin can be formed by patterning such as a printing method.
  • FIGS. 6A to 6C are conceptual diagrams showing steps of performing electroless gold plating on the electroless plating films 32a, 32b, and 32c.
  • an oxide film 40 is formed on the surfaces of the plated electroless plated films 32a, 32b, and 32c.
  • the oxide film 40 can be formed in a case where a heat treatment for drying the remaining electroless plating solution is performed after forming the electroless plating film 32 in FIG. 4B described above.
  • the oxide film 40 can be formed in FIG. 5C when the resist 34 is removed and a heat treatment for drying the remaining developer is performed. Since the oxide film 40 becomes a cause of preventing the electroless gold plating, the oxide film 40 is removed as shown in FIG.
  • the removal of the oxide film 40 can be performed by the same method as the removal of the oxide film 26 described above. That is, a chemical method such as acid cleaning or a physical method such as grinding stone polishing can be employed. Among these, a chemical method is preferable, and acid cleaning is more preferable. In the case of acid cleaning, it is preferable to use a solution that dissolves a target oxide film and does not corrode other components on the substrate as a cleaning liquid.
  • the acid cleaning step of removing the oxide film 40 can be performed by degreasing cleaning, water washing, immersion in an acid cleaning liquid, followed by water washing, neutralization treatment, drying treatment, and the like, similarly to the removal of the oxide film 26 described above.
  • an acid cleaning solution used for removing the oxide film 40 an aqueous solution of ammonium peroxodisulfate, sulfuric acid, or the like is preferable.
  • Step (4) Subsequently, the surface of the electroless plating films 32a, 32b, and 32c is electroless as shown in FIG. 6C by immersing the substrate 10 in a displacement gold plating bath and then immersing it in a reduced gold plating bath. It is covered with a gold plating film 42. That is, the source electrode is constituted by the electroless plating film 32b and the electroless gold plating film 42 formed thereon, and the drain electrode is formed by the electroless plating film 32c and the electroless gold plating film 42 formed thereon. It consists of.
  • the energy level difference between the work function of the metal material used for the second metal layer (electroless gold plated film 42) and the energy level of the molecular orbital used for electron transfer in the material for forming the semiconductor layer 44 is the first. It is preferable that the difference between the work function of the metal material used for the metal layer (electroless plating film 32) and the energy level of the molecular orbital is smaller than the energy level difference.
  • the term “energy level of molecular orbitals used for electron transfer in a material for forming a semiconductor layer” in this specification refers to the energy level of HOMO when the semiconductor layer is a p-type semiconductor. In the case where the semiconductor layer is an n-type semiconductor, it indicates the LUMO energy level.
  • an organic semiconductor layer having a high HOMO level such as pentacene is formed on the surface of the source / drain electrode, a source electrode and a drain electrode whose surfaces are coated with gold are used. It is mentioned. Here, the case of coating with gold is described as an example, but the organic semiconductor material may be coated with a metal material having a work function suitable for the HOMO / LUMO level of the organic semiconductor material.
  • ⁇ ⁇ ⁇ Source / drain electrodes are formed by the above steps. According to this method, an oxide film on a metal which can be formed in a heat treatment step during the production of a transistor can be removed, so that electroless plating can be favorably performed on the metal.
  • the electroless gold plating film 42 is also formed on the electroless plating film 32a (wiring for applying a voltage to the gate electrode) in the process.
  • This is a configuration provided to reduce the contact resistance between the drain electrode and the semiconductor layer, and may not necessarily be provided on the electroless plating film 32a.
  • FIGS. 7A, 7B, 8A, and 8B are conceptual diagrams showing steps for patterning a semiconductor layer.
  • a semiconductor layer 44 is formed on a substrate 10 on which a metal film 12 (gate electrode), an insulator layer 20, and an electroless plating film 32 (source / drain electrodes) are formed. I do.
  • the semiconductor layer 44 may be an organic semiconductor or an inorganic semiconductor.
  • the semiconductor layer 44 is an organic semiconductor layer, for example, soluble pentacene such as copper phthalocyanine (CuPc), pentacene, rubrene, tetracene, 6,13-bis (triisopropylsilylethynyl) pentacene (TIPS pentacene), poly (3- organic semiconductor polymers, such as hexylthiophene-2,5-diyl) (P3HT), fullerenes such as C 60 or the like can be used as a material.
  • soluble pentacene such as copper phthalocyanine (CuPc), pentacene, rubrene, tetracene, 6,13-bis (triisopropylsilylethynyl) pentacene (TIPS pentacene)
  • P3HT poly (3- organic semiconductor polymers, such as hexylthiophene-2,
  • soluble pentacene such as TIPS pentacene and organic semiconductor polymer such as P3HT are preferable from the viewpoint that they are soluble in an organic solvent such as toluene and can form an organic semiconductor layer in a wet process.
  • An organic semiconductor solution in which these organic semiconductor materials are dissolved in an organic solvent (toluene or the like) is applied onto the substrate 10, and then heated to evaporate (evaporate) the solvent, thereby easily forming an organic semiconductor layer. be able to.
  • the organic semiconductor layer can be formed by a wet method, a sublimation method, a transfer method, or the like.
  • an organic semiconductor is used as the semiconductor layer 44 will be described.
  • a photosensitive water-soluble resin layer 46 is formed on the semiconductor layer 44.
  • a photopolymerization initiator for curing the first resin with UV light
  • a photosensitive water-soluble resin layer 46 is formed on the surface of the semiconductor layer 44.
  • the organic semiconductor layer 44 is an organic semiconductor layer
  • the organic semiconductor layer may be affected by the organic solvent. This is because the organic semiconductor polymer or the like constituting the organic semiconductor layer is soluble in an organic solvent or the like. From such a viewpoint, it is preferable to use the above-described photosensitive water-soluble resin layer 46 in pattern formation. Since the photosensitive water-soluble resin layer 46 is water-soluble, pattern removal after light irradiation can be performed using a water-soluble solvent (for example, see the above-described first solvent) instead of an organic solvent. The semiconductor layer can be prevented from being attacked, and a precise pattern can be formed.
  • a photosensitive resin having solubility in a fluorine-based solvent can also be used. Therefore, as the first resin, for example, a resin having solubility in water or a fluorine-based solvent (a water-soluble resin or a fluorine-based solvent-soluble resin) can be used. And a fluorine-based solvent.
  • the water contact angle of the photosensitive water-soluble resin layer 46 when using a water-soluble resin as the first resin and water as the first solvent is, for example, 62 degrees.
  • the solution for forming the photosensitive water-soluble resin layer 46 may not include the photopolymerization initiator.
  • the photosensitive water-soluble resin layer 46 is irradiated with UV light through a mask 48 having openings 50 corresponding to a predetermined pattern.
  • the photosensitive water-soluble resin layer 46 in the region irradiated with the UV light (the region where the semiconductor layer 44 is to be left) is cured.
  • the photosensitive water-soluble resin layer 46 can be selectively cured.
  • the photosensitive water-soluble resin layer can be selectively cured by directly irradiating UV light with a direct-writing type exposure apparatus. It may be cured.
  • a portion not irradiated with UV light is dissolved and removed with a first solvent (water, a fluorine-based solvent, or the like), so that a photosensitive water-soluble resin having a predetermined pattern is formed.
  • Layer 46 is formed. That is, the portion of the photosensitive water-soluble resin layer 46 that has been cured by irradiation with UV light remains.
  • the region where the photosensitive water-soluble resin layer 46 remains includes a region between the source electrode and the drain electrode.
  • a material constituting the photosensitive water-soluble resin layer 46 for example, a material obtained by diluting “BIOSURFINE (registered trademark) -AWP-MRH” manufactured by Toyo Gosei Kogyo Co., Ltd. to 3 wt% with water can be used.
  • the substrate 10 on which the photosensitive water-soluble resin layer 46 having a predetermined pattern is formed is placed on an organic solvent capable of dissolving the semiconductor layer 44 (for example, when TIPS pentacene is used as a material for the organic semiconductor layer, toluene or the like).
  • an organic solvent capable of dissolving the semiconductor layer 44 for example, when TIPS pentacene is used as a material for the organic semiconductor layer, toluene or the like.
  • the photosensitive water-soluble resin layer 46 as a mask, the portion not covered with the photosensitive water-soluble resin layer 46, that is, the exposed portion of the semiconductor layer 44 is dissolved and removed. I do.
  • the semiconductor layer 44 is formed between the source electrode and the drain electrode, and the intended semiconductor layer 44 can be obtained.
  • the remaining photosensitive water-soluble resin layer 46 functions as a passivation layer of the transistor.
  • a protective layer may be provided so as to cover the semiconductor layer 44 and the photosensitive water-soluble resin layer 46, if necessary, to improve the passivation function. Note that, by recovering the organic semiconductor component from the organic solvent in which the exposed portion of the semiconductor layer 44 is dissolved by distilling off the solvent, the organic semiconductor component can be reused as an organic semiconductor material.
  • the method of patterning the semiconductor layer 44 using the photosensitive water-soluble resin layer 46 has been described, but the method of patterning the semiconductor layer 44 is not limited thereto, and a known method may be used.
  • a resist layer may be provided after forming a source electrode and a drain electrode as shown in FIG. 6C. Then, by a photolithography process, an opening is formed in the resist layer corresponding to a portion where the semiconductor layer is to be formed, the semiconductor layer is formed in the opening, and the semiconductor layer formed in a desired pattern by removing the resist layer. May be obtained.
  • the manufacturing method according to the present embodiment by performing the step of removing the oxide films 26 and 40 (oxide film removal step), it is possible to suppress the occurrence of defects in the formation of parts on the substrate 10 and the plating step. Is what you can do. From this viewpoint, the manufacturing method according to the present embodiment can be suitably applied to a method for manufacturing a transistor by a subtractive method. The reason is that the subtractive method achieves a desired metal wiring by removing an unnecessary region in a metal film formed on a substrate by photolithography, and the processing target is treated with a developing solution or an etching solution. This is because there are many steps of dipping in a solution.
  • these oxide films can be removed by the oxide film removing step, so that plating can be continuously performed well even on a metal patterned by a subtractive method.
  • the bottom-gate transistor As described above, as an example of the bottom-gate transistor, a description has been given mainly of a manufacturing example of a bottom-gate / bottom-contact transistor. However, according to the present embodiment, the bottom-gate / top-contact transistor is manufactured based on the above-described method. It goes without saying that a transistor can also be manufactured.
  • the method for manufacturing a top-gate transistor according to the present embodiment includes: (1) a step of forming a first metal layer on a substrate or a semiconductor layer provided on the substrate; (2) applying a resist on the first metal layer and patterning the first metal layer by a photolithography method; (3) an oxide film removing step of removing an oxide film formed on the patterned first metal layer; (4) forming a source electrode (S electrode) and a drain electrode (D electrode) by forming a second metal layer on the first metal layer after the oxide film removing step. It is a thing.
  • the case of forming the electroless plating film 56 as the first metal layer on the substrate (the case of manufacturing a top gate-bottom contact transistor) will be described as an example of the step (1).
  • a case where a first metal layer is formed on a semiconductor layer provided on a substrate (a case of manufacturing a top gate-top contact transistor) can also be performed. It is needless to say that the contents overlapping with the contents described in the first embodiment are omitted, and the contents of the first embodiment can be appropriately adopted unless otherwise specified.
  • FIGS. 9 to 13 are conceptual diagrams for explaining the method of manufacturing the top-gate transistor according to the present embodiment.
  • FIGS. 9A to 9C are conceptual diagrams showing the steps of performing electroless plating.
  • a plating base film 52 is formed on a substrate 10.
  • the plating base film 52 facilitates electroless plating, and may be the same as the plating base film 28 described above. For example, it can be formed by applying an amine solution or the like obtained by adding a solvent to a silane coupling agent.
  • a plating catalyst 54 is formed on the plating base film 52.
  • the plating catalyst 54 is used for electroless plating, and may be the same as the plating catalyst 30 described above. For example, palladium or the like can be used.
  • an electroless plating film 56 is formed thereon as a first metal layer.
  • the electroless plating film 56 can be formed by electroless plating, and the same material as the above-described electroless plating film 32 can be used. For example, by immersing the entire substrate in an electroless plating solution such as nickel-phosphorus, metal ions can be reduced and deposited on the surface of the plating catalyst. The deposited metal is patterned to become source / drain electrodes (SD electrodes).
  • FIGS. 10A to 10C and FIGS. 11A to 11C are conceptual diagrams showing steps of forming a source electrode and a drain electrode by a photolithography step and further forming a semiconductor layer. is there.
  • Step (2) First, as shown in FIG. 10A, a positive resist 58 is formed on an electroless plating film 56, and a mask 60 (opening 62) corresponding to a predetermined pattern is formed on the positive resist 58. UV light is irradiated through a mask (corresponding to the opening 62 in a region where the electroless plating film 56 is to be removed). As a result, the resist 58 in the region irradiated with the UV light (the region where the electroless plating film 56 is to be removed) becomes soluble in the developing solution.
  • the resist 58 in a portion irradiated with UV light is formed. It is dissolved and removed.
  • a developing solution for example, tetramethylammonium hydroxide (TMAH) or the like
  • the portion of the electroless plating film 56 where the resist 58 is not formed is removed.
  • the remaining resist 58 is irradiated with UV light and brought into contact with the developing solution again to remove the resist 58 from the substrate.
  • electroless plating films 56a and 56b formed to have a predetermined pattern corresponding to the source electrode and the drain electrode are obtained.
  • a drying step for removing the remaining developer may be performed. This drying step may be drying by heat treatment or natural drying.
  • photolithography it is also possible to form a material such as a photocurable resin or a thermosetting resin by patterning such as a printing method.
  • Step (3) Then, when a heat treatment for removing the remaining developer is performed, an oxide film 64 is formed on the surfaces of the electroless plating films 56a and 56b as shown in FIG. Therefore, the oxide film 64 is removed by the same method as the removal of the oxide film 40 (see FIG. 11A).
  • Step (4) Subsequently, the substrate 10 is immersed in a displacement gold plating bath and then immersed in a reduced gold plating bath, so that the surfaces of the electroless plating films 56a and 56b are electrolessly plated as shown in FIG. Cover with membrane 66.
  • the source electrode composed of the electroless plating film 56a and the electroless gold plating film 66 formed thereon, and the electroless plating film 56b and the electroless gold plating film 66 formed thereon are formed.
  • a configured drain electrode can be obtained.
  • the energy level difference between the work function of the metal material used for the second metal layer (electroless gold plating film 66) and the energy level of the molecular orbital used for electron transfer in the material for forming the semiconductor layer 68 described below is It is preferable that the energy level difference between the work function of the metal material used for one metal layer (electroless plating film 56) and the energy level of the molecular orbital is smaller.
  • the metal is coated with gold.
  • the metal is coated with a metal material having a work function suitable for the HOMO / LUMO level of the organic semiconductor material.
  • ⁇ ⁇ ⁇ Source / drain electrodes are formed by the above steps. According to this method, an oxide film on a metal which can be formed in a heat treatment step during the production of a transistor can be removed, so that electroless plating can be favorably performed on the metal.
  • a semiconductor layer 68 is formed as shown in FIG. That is, the semiconductor layer 68 is formed on the substrate 10 on which the electroless plating films 56a and 56b (source / drain electrodes) are formed.
  • the semiconductor layer 68 may be the same as the semiconductor layer 44 described above.
  • a soluble pentacene represented by TIPS pentacene (6,13-bis (triisopropylsilylethynyl) pentacene) or P3HT (poly (3-hexylthiophene-2,5-diyl))
  • organic semiconductors such as organic semiconductor polymers. Since these are soluble in an organic solvent such as toluene, an organic semiconductor solution in which an organic semiconductor is dissolved in an organic solvent is applied on the substrate 10 and then heated to evaporate (evaporate) the solvent. To form an organic semiconductor layer.
  • the semiconductor layer 68 can be formed by a method similar to that of the semiconductor layer 44 described above.
  • FIGS. 12A and 12B are conceptual diagrams showing steps for performing photolithography.
  • an insulator layer 70 is formed over a substrate 10 as shown in FIG.
  • the insulator layer 70 the same as the insulator layer 20 described above can be employed.
  • the photo-curable resin having insulating properties a UV-curable acrylic resin, a UV-curable epoxy resin, a UV-curable en-thiol resin, a UV-curable silicone resin, or the like can be used.
  • a mask 72 having openings 74 formed corresponding to a predetermined pattern on the insulator layer 70 (opening portions 74 correspond to regions where the insulator layer 70 is to be formed).
  • the insulator layer 70 is irradiated with UV light through the (mask that has been made).
  • the insulator layer 70 in the region irradiated with the UV light (the region where the insulator layer 70 is to be formed) is cured.
  • the insulator layer 70 can be selectively cured by using the mask.
  • the insulator layer 70 is cured by selectively directly irradiating UV light with a direct-writing type exposure apparatus. May be. At this time, it is more preferable to perform a heat treatment for promoting a chemical reaction in the region irradiated with the UV light.
  • FIGS. 13A and 13B are conceptual diagrams showing steps of forming a metal film on a substrate.
  • the portion of the insulator layer 70 to which the UV light has not been irradiated is dissolved and removed with a developing solution, so that the insulator layer 70 having a pattern corresponding to the opening 74 is formed. That is, the portion of the insulator layer 70 that has been cured by irradiation with UV light remains.
  • the insulator layer 70 can be formed on the electroless plating film 56 that will be the source / solein electrode.
  • the thickness of the insulator layer 70 is preferably several hundred nm.
  • the thickness of the insulator layer 70 can be controlled by the concentration of the resin and the application conditions.
  • the insulator layer 70 can be formed by patterning a material such as a photo-curing resin or a thermosetting resin by a printing method or the like. Therefore, any insulative and coatable material can be used.
  • a metal film 76 is formed on the insulator layer 70.
  • the metal film 76 constitutes a gate electrode, and may be the same as the metal film 12 described above.
  • a copper film can be formed over the insulator layer 70 by depositing copper as the metal film 76.
  • the metal film 76 can be formed by photolithography similar to the first embodiment so as to have a predetermined pattern corresponding to the gate electrode. Further, a protective layer may be provided.
  • a positive resist is formed on the metal film 76.
  • the resist can be formed by applying a photoresist material on the metal film 76 and performing prebaking. Subsequently, a mask having openings formed corresponding to a predetermined pattern is arranged on the resist. Then, exposure is performed by irradiating ultraviolet light (UV light) through a mask. At this time, it is more preferable to perform a heat treatment for promoting a chemical reaction in the region irradiated with the UV light.
  • UV light ultraviolet light
  • the resist in the portion irradiated with UV light (exposed portion) is dissolved and removed.
  • the metal film 76 can be formed to have a predetermined pattern corresponding to the gate electrode.
  • top-gate transistor As described above, as an example of the top-gate transistor, a manufacturing example of a top-gate / bottom-contact transistor has been described. According to the present embodiment, a top-gate / top-contact transistor is manufactured according to the above-described method. Needless to say, it can be manufactured.
  • a bottom gate type organic transistor (see FIGS. 1 to 8) was manufactured based on the following method, and the characteristics thereof were evaluated.
  • PET Polyethylene terephthalate
  • Cosmochasin A4100 smooth surface
  • Toyobo Co., Ltd. Polyethylene terephthalate
  • PFI-34A6 “Sumiresist” solution
  • the substrate was irradiated with i-rays at 320 mJ / cm 2 through a photomask, and then subjected to post-exposure bake (PEB) at 105 ° C. for 5 minutes. Thereafter, the substrate was immersed in a 2.38% TMAH aqueous solution for 60 seconds to develop the resist. After washing with water, the substrate was immersed in an etching solution for 60 seconds to pattern the Cu film. An aqueous solution of 10 wt% ammonium peroxodisulfate was used as an etching solution.
  • PEB post-exposure bake
  • the resist was peeled off by immersing the substrate in an ethanol and acetone solvent and performing ultrasonic treatment.
  • the substrate was immersed in 2-propanol, subjected to ultrasonic treatment, and then heat-treated at 120 ° C. for 10 minutes to form a Cu film wiring (gate electrode (G electrode)) on the substrate.
  • G electrode gate electrode
  • an insulator layer was formed.
  • the substrate having the G electrode was subjected to ultraviolet irradiation and ozone treatment (UV / O 3 treatment) for 2.4 minutes to wash the substrate surface.
  • an epoxy resin-based photoresist solution was prepared as a precursor solution for the insulator layer.
  • “SU-8 3005” manufactured by Nippon Kayaku
  • cyclohexanone so that the solid content of “SU-8” (manufactured by Nippon Kayaku) was 15 wt%
  • SU-8 3005 manufactured by Nippon Kayaku
  • i-ray was irradiated at an irradiation intensity of 240 mJ / cm 2 through a mask.
  • a heat treatment was performed at 120 ° C. for 1 hour, and then the substrate was immersed in a propylene glycol 1-monomethyl ether 2-acetate (PGMEA) solvent to develop the coating film.
  • PGMEA propylene glycol 1-monomethyl ether 2-acetate
  • heat treatment was performed at 120 ° C. for 3 hours to form an insulator layer (gate insulating layer) on the substrate.
  • a wiring for applying a voltage to the source / drain electrode (SD electrode) and the gate electrode was formed.
  • the substrate on which the gate insulating layer was formed was subjected to UV / O 3 treatment for 3 minutes to activate the substrate surface.
  • a 0.5 wt% solution of 3- (2-aminoethylamino) propyltrimethoxysilane methyl isobutyl ketone was applied onto the substrate by dip coating (pulling speed: 1.2 mm / s).
  • the exposed oxide film on the Cu surface was removed by immersing the substrate in a 2.5 wt% aqueous solution of ammonium peroxodisulfate. After washing with water, the substrate was immersed in a Pd aqueous solution (“Melplate Activator 7331”; manufactured by Meltex Corporation) for 1 minute, and then placed in an electroless Ni plating bath (“NI-867”; manufactured by Meltex Corporation) at 74 ° C. For 1 minute to form an electroless Ni plating film on the entire surface of the substrate.
  • a Pd aqueous solution (“Melplate Activator 7331”; manufactured by Meltex Corporation) for 1 minute, and then placed in an electroless Ni plating bath (“NI-867”; manufactured by Meltex Corporation) at 74 ° C.
  • “Sumiresist” was applied on the substrate by dip coating (pulling speed: 1 mm / s). After the formation of the resist layer, i-rays were irradiated at an irradiation intensity of 200 mJ / cm 2 through a mask.
  • the resist was developed by dipping the substrate in a 2.38% TMAH aqueous solution for 60 seconds. After washing with water, the substrate was immersed in an etching solution at 60 ° C. for 15 seconds to pattern the electroless Ni plating film. A mixture of phosphoric acid, nitric acid, acetic acid, and water at a mass ratio of 10: 1: 1: 2 was used as an etching solution for the electroless Ni plating film. After washing with water, the entire surface was irradiated with i-rays, and then the substrate was immersed in the order of ethanol and acetone to remove the resist. After washing with water, heat treatment was performed at 120 ° C. for 10 minutes.
  • the substrate was immersed in a 2.5 wt% aqueous solution of ammonium peroxodisulfate for 10 seconds in order to remove an oxide film formed on the surface of the electroless Ni plating. Then, the substrate is placed in a reduced Au plating bath ("Supermex @ # 880", manufactured by M.E.C.M.C.) for 5 minutes at 72.degree. The substrate was immersed at 60 ° C. for 2 minutes, and the surface of the electroless Ni plating was covered with Au.
  • a reduced Au plating bath (“Supermex @ # 880", manufactured by M.E.C.M.C.
  • the substrate was washed with water, immersed in 2-propanol, and subjected to ultrasonic treatment. Then, a heat treatment was performed at 120 ° C. for 90 minutes to form a wiring for applying a voltage to the SD electrode and the G electrode on the substrate.
  • an organic semiconductor layer was formed on the substrate.
  • a UV / O 3 treatment was performed on a substrate having an SD electrode for 4 minutes to activate the substrate surface.
  • a 0.5 wt% trimethoxysilanephenylsilane toluene solution was applied onto the substrate by dip coating (pulling speed: 1 mm / s).
  • a heat treatment was performed at 105 ° C. for 10 minutes, and then the substrate was immersed in a 1 wt% ethanol solution of pentafluorobenzenethiol for 8 minutes to modify the surface of the SD electrode.
  • an organic semiconductor solution was applied to the entire surface of the substrate by dip coating.
  • a solution diluted with toluene so as to be 1.0 wt% of TIPS pentacene and 0.5 wt% of polystyrene was used.
  • a semiconductor solution was applied by repeatedly raising 1 mm at a pulling speed of 30 mm / s and holding for 10 seconds.
  • the channel width of the obtained organic transistor was 500 ⁇ m and the channel length was 40 ⁇ m, and no defect in appearance was confirmed for each member on the substrate.
  • the conduction between the gate electrode and the source / drain electrodes was measured with a tester, no leak current was observed.
  • FIG. 14 is a graph showing the transfer characteristics of the organic transistor
  • FIG. 15 is a graph showing the output characteristics of the organic transistor.
  • a gate voltage of 0 to 40 V was applied to the gate electrode of the organic transistor, and a voltage of 0 to 50 V was applied between the source and the drain to flow a current.
  • the mobility of the organic transistor was 0.4 cm 2 / Vs. It should be noted that the horizontal arrows in FIG. 14 indicate which of the vertical axes the solid line and the dotted line in the figure refer to, respectively. 14 and 15 show that the transistor manufactured in this example operates favorably.

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Abstract

ボトムゲート型のトランジスタの製造方法であって、ゲート電極を有する基板１０に設けられた絶縁体層２０上に、第一の金属層３２を形成する工程と、第一の金属層３２上にレジストを塗布し、フォトリソグラフィ法によって第一の金属層３２をパターニングする工程と、パターニングされた第一の金属層３２上に形成されている酸化膜２６を除去する酸化膜除去工程と、第一の金属層３２の上に第二の金属層４２を形成することで、ソース電極及びドレイン電極を形成する工程と、を含む、トランジスタの製造方法の提供。

Description

トランジスタの製造方法
　本発明は、トランジスタの製造方法に関する。本発明は2018年8月8日に出願された日本国特許の出願番号2018-148987の優先権を主張し、文献の参照による織り込みが認められる指定国については、その出願に記載された内容は参照により本出願に織り込まれる。
　トランジスタは、半導体素子の一種として使用されている。トランジスタは、その構造面から、ゲート電極が半導体層の下側に配置される構造であるボトムゲート型、ゲート電極が半導体層の上側に配置される構造であるトップゲート型等に分類することができる。
　これに関する技術として、特許文献１には、ボトムゲート型の薄膜トランジスタであって、基板と、ゲート電極配線と、ゲート絶縁膜と、チャネルとなる第１の半導体層と、第１及び第２のコンタクト層となる第２の半導体層と、ソース又はドレイン電極配線とを有し、ソース又はドレイン電極配線に対して露出する第２の半導体層の露出部に、絶縁性半導体層が形成されている構成が開示されている。良好なトランジスタ性能を得るため、例えば、半導体層とソース・ドレイン電極との間の接触抵抗は低いことが好ましい。
特開２０１３－１０５８７３号公報
　本発明の第一の態様は、ボトムゲート型のトランジスタの製造方法であって、ゲート電極を有する基板に設けられた絶縁体層上、又は、ゲート電極と絶縁体層を有する基板に設けられた半導体層上に、第一の金属層を形成する工程と、第一の金属層上にレジストを塗布し、フォトリソグラフィ法によって第一の金属層をパターニングする工程と、パターニングされた第一の金属層上に形成されている酸化膜を除去する酸化膜除去工程と、第一の金属層の上に第二の金属層を形成することによって、ソース電極及びドレイン電極を形成する工程と、を含む、トランジスタの製造方法である。
　本発明の第二の態様は、トップゲート型のトランジスタの製造方法であって、基板上、又は、基板に設けられた半導体層上に、第一の金属層を形成する工程と、第一の金属層上にレジストを塗布し、フォトリソグラフィ法によって第一の金属層をパターニングする工程と、パターニングされた第一の金属層上に形成されている酸化膜を除去する酸化膜除去工程と、第一の金属層の上に第二の金属層を形成することによって、ソース電極及びドレイン電極を形成する工程と、を含む、トランジスタの製造方法である。
図１（Ａ）～（Ｄ）は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図であり、基板上にゲート電極を形成する工程を示す概念図である。 図２（Ａ）～（Ｃ）は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図であり、基板上に絶縁体層を形成する工程を示す概念図である。 図３（Ａ）～（Ｃ）は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図であり、酸化膜を除去する工程を示す概念図である。 図４（Ａ）、（Ｂ）は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図であり、無電解めっきを行う工程を示す概念図である。 図５（Ａ）～（Ｃ）は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図であり、フォトリソグラフィを行う工程を示す概念図である。 図６（Ａ）～（Ｃ）は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図であり、無電解金めっきを行う工程を示す概念図である。 図７（Ａ）、（Ｂ）は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図であり、半導体層のパターニングを行う工程を示す概念図である。 図８（Ａ）、（Ｂ）は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図であり、半導体層のパターニングを行う工程を示す概念図である。 図９（Ａ）～（Ｃ）は、本実施形態に係るトップゲート型のトランジスタの製造方法の説明に供する概念図であり、無電解めっきを行う工程を示す概念図である。 図１０（Ａ）～（Ｃ）は、本実施形態に係るトップゲート型のトランジスタの製造方法の説明に供する概念図であり、フォトリソグラフィを行う工程を示す概念図である。 図１１（Ａ）～（Ｃ）は、本実施形態に係るトップゲート型のトランジスタの製造方法の説明に供する概念図であり、基板上に半導体層を形成する工程を示す概念図である。 図１２（Ａ）、（Ｂ）は、本実施形態に係るトップゲート型のトランジスタの製造方法の説明に供する概念図であり、フォトリソグラフィを行う工程を示す概念図である。 図１３（Ａ）、（Ｂ）は、本実施形態に係るトップゲート型のトランジスタの製造方法の説明に供する概念図であり、基板上に金属膜を形成する工程を示す概念図である。 図１４は、実施例のトランジスタの伝達特性を示すグラフである。 図１５は、実施例のトランジスタの出力特性を示すグラフである。
　以下、本発明を実施するための形態（以下、単に「本実施形態」という。）について詳細に説明する。以下の本実施形態は、本発明を説明するための例示であり、本発明を以下の内容に限定する趣旨ではない。また、以下の実施形態においては便宜上その必要があるときは、各実施形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施形態において、要素の数等（個数、数値、量、範囲等を含む。）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施形態において、その構成要素（要素ステップ等も含む。）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。
　同様に、以下の実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似又は類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
　さらに、実施形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜ボトムゲート型のトランジスタの製造方法＞
　第１の実施形態は、ボトムゲート型のトランジスタの製造方法であり、
（１）ゲート電極を有する基板に設けられた絶縁体層上、又は、ゲート電極（Ｇ電極）と絶縁体層を有する基板に設けられた半導体層上に、第一の金属層を形成する工程と、
（２）第一の金属層上にレジストを塗布し、フォトリソグラフィ法によって第一の金属層をパターニングする工程と、
（３）パターニングされた第一の金属層上に形成されている酸化膜を除去する酸化膜除去工程と、
（４）酸化膜除去工程の後、第一の金属層の上に第二の金属層を形成することによって、ソース電極（Ｓ電極）及びドレイン電極（Ｄ電極）を形成する工程と、
を含むものである。
　以下は、（１）工程について、ゲート電極を有する基板に設けられた絶縁体層上に、第一の金属層として、金属膜１２を形成させる場合（ボトムゲート－ボトムコンタクト型トランジスタ）を一例として説明するが、以下に示す方法に準拠して、ゲート電極と絶縁体層を有する基板に設けられた半導体層上に、第一の金属層を形成する場合（ボトムゲート－トップコンタクト型トランジスタ）も実施することができる。
　図１～図８は、本実施形態に係るボトムゲート型のトランジスタの製造方法の説明に供する概念図である。
　図１（Ａ）～（Ｄ）は、基板１０上にゲート電極を形成する工程を示す概念図である。
（（１）工程）
　まず、基板１０上に、後にゲート電極を構成する金属膜１２を形成する。基板１０は、光透過性を有するものでもよいし、光透過性を有しないものでもよい。基板１０の材料としては、例えば、ガラス、石英ガラス、シリコン、窒化ケイ素、ステンレス鋼等の無機物や、アクリル樹脂、ポリカーボネート樹脂、ポリエチレンテレフタレート（ＰＥＴ）やポリブチレンテレフタレート（ＰＢＴ）やポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリエチレン樹脂、ポリプロピレン樹脂、エチレンビニル共重合体樹脂、ポリ塩化ビニル樹脂、セルロース樹脂、ポリアミド樹脂、ポリイミド樹脂、ポリカーボネート樹脂、ポリスチレン樹脂、酢酸ビニル樹脂等の有機物が挙げられる。
　また、いわゆるロール・ツー・ロールプロセスに対応する可撓性の基板を用いる場合、基板１０の厚みや剛性（ヤング率）は、露光装置等の搬送路を通る際に、基板１０に座屈による折れ目や非可逆的なシワが生じないような範囲であればよく、基板１０の材料として、ＰＥＴ、ＰＥＮ、ポリイミド等が好ましい。そして、基板１０の厚みは、２５μｍ～２００μｍであることが好ましい。
　基板１０は、これに施される処理において熱を受ける場合があるため、熱膨張係数が顕著に大きくない材質からなるものを選定することが好ましい。例えば、無機フィラーを樹脂フィルムに混合することによって熱膨張係数を抑えることができる。無機フィラーは、例えば、酸化チタン、酸化亜鉛、アルミナ、酸化ケイ素等でもよい。
　また、基板１０は、フロート法等で製造された厚さ１００μｍ程度の極薄ガラスの単層体であってもよいし、この極薄ガラスに上記の樹脂フィルム、箔等を貼り合わせた積層体であってもよい。
　金属膜１２の材料としては、基板１０上に形成可能な材料であればよく、例えば、銅、金、ニッケル、アルミニウム等が挙げられる。基板１０上への形成は、特に限定されず、例えば、蒸着、めっき、スパッタ等の方法によって行うことができる（図１（Ａ）参照）。金属膜１２をめっきにより形成させる場合、無電解めっきで行うことができる。金属膜１２は、後述するゲート電極を構成するものとなる。
（（２）工程）
　次に、図１（Ｂ）に示すように、金属膜１２の上にポジ型のレジスト１４を形成する。レジスト１４は、金属膜１２上にフォトレジスト材料を塗布して、プリベークすることで形成することができる。続いて、レジスト１４の上に、所定のパターンに対応して開口部１８が形成されたマスク１６を配置する。このとき、マスク１６はレジスト１４に接触して配置してよいし、レジスト１４に接触させず所定の空隙を設けて配置してもよい。そして、マスク１６を介して紫外線光（ＵＶ光）を照射することでレジスト１４を露光する。
　そして、現像液（例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）等）に浸漬することで、図１（Ｃ）に示すように、ＵＶ光が照射された部分（露光された部分）のレジスト１４が溶解除去される。
　その後、金属膜１２にエッチング液を接触させることで、レジスト１４が形成されていない部分の金属膜１２を除去する。そして、残っているレジスト１４にＵＶ光を照射し、再び現像液に接触させることで基板上からレジスト１４を除去する。これにより、図１（Ｄ）に示すように、ゲート電極に応じた所定のパターンとなるよう形成された金属膜１２が得られる。なお、レジスト１４を除去した後は、残存する現像液を除去するための乾燥工程行ってもよい。なお、この乾燥工程は、熱処理による乾燥であってよいし、自然乾燥であってもよい。
　図２（Ａ）～（Ｃ）は、基板１０上に絶縁体層２０を形成する工程を示す概念図である。
　続いて、図２（Ａ）に示すように、絶縁体層２０を基板１０上に形成する。絶縁体層２０は、例えば、絶縁性を有する光硬化型樹脂から構成される。このような光硬化型樹脂としては、例えば、ＵＶ光硬化型アクリル樹脂、ＵＶ光硬化型エポキシ樹脂、ＵＶ光硬化型エン・チオール樹脂、ＵＶ光硬化型シリコーン樹脂等が挙げられる。光硬化型樹脂を用いることで、ＵＶ光の照射によって絶縁体層２０のパターニングを行うこともできる。なお、絶縁体層２０の材料として、光硬化型樹脂に限らず熱硬化型樹脂を用いてもよいし、樹脂材料に限らず、酸化膜等を用いてもよいが、以降、光硬化型樹脂を用いて絶縁体層２０を形成する場合について説明する。
　その後、図２（Ｂ）に示すように、絶縁体層２０上に、所定のパターンが形成されたマスク２２（絶縁体層２０を形成したい領域に開口部２４を対応させたマスク）を介して絶縁体層２０にＵＶ光を照射する。その結果、ＵＶ光が照射された領域（絶縁体層２０を形成したい領域）の絶縁体層２０が硬化する。このようなマスクを用いることで、絶縁体層２０を選択的に硬化させることができるが、直描型の露光装置により、ＵＶ光を選択的に直接照射することで絶縁体層２０を硬化させてもよい。なお、ＵＶ光を照射した後、ＵＶ光が照射された領域の化学反応を促進させるための熱処理を加えると一層好適である。
　そして、図２（Ｃ）に示すように、ＵＶ光が照射されていない部分を現像液で溶解除去することで、マスク開口部２４に対応したパターンの絶縁体層２０が形成される。つまり、ＵＶ光が照射されて硬化した部分の絶縁体層２０が残る。現像後は、必要に応じてさらに熱処理（ポストベーク）を行ってもよい。これにより現像液の残存を抑制することができ、絶縁体層２０の性能を安定化することができる。
　以上の工程により、ゲート電極となる金属膜１２上に絶縁体層２０を形成することができる。なお、ゲート電極（Ｇ電極）とソース・ドレイン電極（ＳＤ電極）との間での電流のリークを抑制する観点から、絶縁体層２０の厚みは、数１００ｎｍであることが好ましい。絶縁体層２０の厚みは、樹脂の濃度や塗布条件により制御することができる。また、絶縁体層２０を、光硬化型樹脂や熱硬化型樹脂等の材料を印刷法等のパターニングによって形成することも可能である。そのため、絶縁性を有している塗布可能な材料であれば適用可能である。
　図３（Ａ）～（Ｃ）は、酸化膜を除去する工程を示す概念図である。
（（３）工程）
　ここで、図３（Ａ）に示すように、酸化膜２６が絶縁体層２０の開口部等に形成される場合がある。そこで、図３（Ｂ）に示すように、絶縁体層２０及び基板１０の表面にめっき下地膜２８を形成した後に、図３（Ｃ）に示すように、酸化膜２６を除去する。
　まず、絶縁体層２０及び基板１０の表面にめっき下地膜２８を形成する。めっき下地膜２８は、後述する無電解めっき工程を容易にするものである。めっき下地膜２８は、例えば、１級アミノ基又は２級アミノ基を有するシランカップリング剤（アミン分子）に溶媒を加えたアミン溶液を塗布することによって、形成することができる。すなわち、この場合のめっき下地膜２８は、アミン系シランカップリング剤を含むものである。このようなめっき下地膜２８は、後述するめっき触媒を良好に捕捉することができる。
　塗布の方法としては、スピンコート、ディップコート、スプレーコート、ロールコート、刷毛塗り、フレキソ印刷、スクリーン印刷等の通常知られた方法を用いることができる。塗布後、熱処理により溶媒を揮発させてめっき下地膜２８を形成する。
　続いて、酸化膜２６を除去する。酸化膜２６は、上述した金属膜１２の酸化膜であり、開口部等の表面に形成されてしまうものである。例えば、金属膜１２として銅膜を用いた場合、開口部等に酸化銅が形成されてしまう。通常の製造工程において、ポストベークや、めっき処理後や洗浄後の乾燥処理等を行うことがあるが、こういった処理での加熱によって酸化膜２６が形成されると考えられる。そのため、上述した工程においては、図２（Ｃ）で絶縁体層２０を形成した後のポストベークによって酸化膜２６が生成しうる。
　かかる酸化膜２６は、金属のイオン化を難化させるものであり、後述するめっき工程においてめっきを妨げる原因となる。そこで、酸化膜２６を予め除去しておくことで、良好なめっきの析出が可能となり、動作安定性に優れるトランジスタを得ることができる。なお、本実施形態における酸化膜２６には、いわゆる不導態被膜等も包含され、このような被膜も酸化膜除去工程の対象となりうる。
　酸化膜２６の除去は、例えば、酸洗浄等の化学的手法により除去する方法、研磨等の物理的手法により除去する方法等を採用することができる。これらの中でも、化学的手法により除去する方法が好ましく、酸洗浄による方法がより好ましい。酸洗浄の場合、目的とする酸化膜を溶解し、かつ、他の基板上成分を浸食しないものを洗浄液として用いることが好ましい。
　酸化膜２６を除去する酸洗浄工程は、例えば、基板１０を脱脂洗浄や水洗いした後、酸洗浄液に浸漬させ、その後に水洗い、中和処理、乾燥処理等を行うことで実施できる。酸洗浄液としては、ペルオキソ二硫酸アンモニウム水溶液、硫酸等の酸性溶液等を使用できる。これらの中でも、溶解性の観点から、ペルオキソ二硫酸アンモニウム水溶液が好ましい。図３（Ｃ）に示すように、酸化膜２６を除去すると、酸化膜２６の上に形成されていためっき下地膜も同時に除去される。
　図４（Ａ）、（Ｂ）は、無電解めっきを行う工程を示す概念図である。
　まず、図４（Ａ）に示すように、めっき下地膜２８の上にめっき触媒３０を付与する。めっき触媒３０は、無電解めっきに用いる触媒であり、例えば、パラジウム（Ｐｄ）等を用いることができる。例えば、めっき触媒３０としてパラジウムを用いる場合、パラジウムを含む触媒溶液をめっき触媒３０としてめっき下地膜２８の上に付与することができる。
　続いて、図４（Ｂ）に示すように、めっき触媒３０の上に、第一の金属層として無電解めっき膜３２を形成する。無電解めっき膜３２の具体例としては、無電解ニッケルめっき、無電解銅めっき等が挙げられる。無電解ニッケルめっきを行う場合、ニッケル－リン（Ｎｉ－Ｐ）めっき、ニッケルボラン（Ｎｉ－Ｂ）めっき、その他複合めっき等を採用できる。例えば、ニッケル－リン等の無電解めっき液に基板全体を浸漬することにより、めっき触媒３０の表面に金属イオンを還元して析出させることができる。図４（Ｂ）に示すように無電解めっき膜３２を形成した後は、残存している無電解めっき液を乾燥させるための熱処理を行ってもよい。
　なお、上述したとおり、酸化膜２６の除去にともない、酸化膜２６の上に形成されていためっき下地膜も同時に除去されている。したがって、めっき触媒３０の付与は、金属膜１２（例えば、銅膜）の露出部分にめっき下地膜がない状態で行われる。しかし、例えば、めっき触媒３０としてパラジウム（Ｐｄ）を用いる場合、接触する銅（Ｃｕ）がパラジウム（Ｐｄ）よりもイオン化傾向が大きく、銅膜上にパラジウムを良好に付着させることができるので、めっき下地膜がなくとも露出した金属膜１２上にめっき触媒３０を付与可能である。したがって、続く無電解めっき工程において、金属膜１２の露出部分にも無電解めっき膜３２を良好に形成することができる。また、金属膜１２がめっき触媒よりもイオン化傾向が小さい材質の場合、金属膜１２の露出部分にめっき下地膜２８を形成しなければめっき触媒３０の付与が困難となるが、そのような材料（例えば、金）を用いると、熱処理が行われたとしても金属膜１２上に酸化膜２６は形成されないので、ここでの酸化膜除去工程は不要である。したがって、金等の材料で金属膜１２が形成されている場合は、全面にめっき触媒３０が付与された後、そのまま無電解めっき工程を行えばよい。
　図５（Ａ）～（Ｃ）は、フォトリソグラフィを行う工程を示す概念図である。
　まず、図５（Ａ）に示すように無電解めっき膜３２の上に、ポジ型のレジスト３４を形成し、その上に、所定のパターンに対応して開口部３８が形成されたマスク３６（無電解めっき膜３２を形成したい領域にマスク３６を対応させたマスク）を介してＵＶ光を照射する。その結果、ＵＶ光が照射された領域（無電解めっき膜３２を除去したい領域）のレジスト３４が現像液に対して可溶となる。
　そして、図５（Ｂ）に示すように、ＵＶ光が照射された部分を現像液で溶解除去することで、マスク３６に応じた所定のパターンが形成されたレジスト３４が形成される。
　次いで、無電解めっき膜３２にエッチング液を接触させることで、レジスト３４が形成されていない部分の無電解めっき膜３２を除去する。そして、残っているレジスト３４にＵＶ光を照射し、再び現像液に接触させることで基板上からレジスト３４を除去する。これにより、図５（Ｃ）に示すように、ゲート電極に電圧を印加する配線、ソース電極、ドレイン電極のそれぞれに対応する無電解めっき膜３２ａ、３２ｂ、３２ｃを得ることができる。なお、レジスト３４を除去した後は、残存する現像液を乾燥させるための熱処理を行ってもよい。
　以上の工程により、ゲート電極に電圧を印加する配線と、ソース・ドレイン電極を基板１０の上に形成することができる。フォトリソグラフィにおいては、光硬化型樹脂や熱硬化型樹脂等の材料を印刷法等のパターニングによって形成することも可能である。
　図６（Ａ）～（Ｃ）は、無電解めっき膜３２ａ、３２ｂ、３２ｃに無電解金めっきを行う工程を示す概念図である。
　図６（Ａ）に示すように、めっき無電解めっき膜３２ａ、３２ｂ、３２ｃの表面には酸化膜４０が形成されている。酸化膜４０は、上述の図４（Ｂ）において無電解めっき膜３２を形成した後、残存している無電解めっき液を乾燥させるための熱処理を行った場合に形成されうる。また、酸化膜４０は、図５（Ｃ）において、レジスト３４を除去した後、残存している現像液を乾燥させるための熱処理を行った場合に形成されうる。酸化膜４０は、無電解金めっきを妨げる原因となるため、図６（Ｂ）に示すように、酸化膜４０を除去する。
　酸化膜４０の除去は、上述した酸化膜２６の除去と同様の手法を用いることができる。すなわち、酸洗浄等の化学的手法や砥石研磨等の物理的手法を採用できる。これらの中でも、化学的手法が好ましく、酸洗浄がより好ましい。酸洗浄の場合、目的とする酸化膜を溶解し、かつ、他の基板上成分を浸食しないものを洗浄液として用いることが好ましい。
　酸化膜４０を除去する酸洗浄工程は、上述した酸化膜２６の除去と同様に、脱脂洗浄、水洗い、酸洗浄液への浸漬、その後の水洗い、中和処理、乾燥処理等によって行うことができる。酸化膜４０の除去に用いる酸洗浄液としては、ペルオキソ二硫酸アンモニウム水溶液、硫酸等が好ましい。
（（４）工程）
　続いて、基板１０を置換金めっき浴に浸漬させた後、還元金めっき浴に浸漬させることで、図６（Ｃ）に示すように、無電解めっき膜３２ａ、３２ｂ、３２ｃの表面を無電解金めっき膜４２で被覆する。すなわち、ソース電極は無電解めっき膜３２ｂとその上に形成された無電解金めっき膜４２とで構成され、ドレイン電極は無電解めっき膜３２ｃとその上に形成された無電解金めっき膜４２とで構成される。 
　第二の金属層（無電解金めっき膜４２）に用いる金属材料の仕事関数と、半導体層４４の形成材料において電子移動に用いる分子軌道のエネルギー準位とのエネルギー準位差は、第一の金属層（無電解めっき膜３２）に用いる金属材料の仕事関数と、分子軌道のエネルギー準位とのエネルギー準位差よりも小さいことが好ましい。
　電極を構成する金属材料の仕事関数と、有機半導体等の半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高占有軌道）（またはＬＵＭＯ（Lowest Unoccupied Molecular Orbital：最低非占有軌道）準位との差から、半導体を金属配線との間の接触抵抗（ショットキー抵抗）を生じるところ、上述した条件を満たすことで、かかる接触抵抗を抑制することができる。
　ここで、特に断りがない限り、本明細書において「半導体層の形成材料において電子移動に用いる分子軌道のエネルギー準位」とは、半導体層がｐ型半導体である場合は、ＨＯＭＯのエネルギー準位であり、半導体層がｎ型半導体である場合は、ＬＵＭＯのエネルギー準位を指すものとする。
　上述の観点からの好適例としては、例えば、ペンタセン等のＨＯＭＯ準位の高い有機半導体層をソース・ドレイン電極の表面に形成する場合は、表面が金で被覆されたソース電極及びドレイン電極を用いることが挙げられる。ここでは、一例として、金で被覆する場合を例示したが、有機半導体材料のＨＯＭＯ／ＬＵＭＯ準位に適した仕事関数を持つ金属材料で被覆すればよい。
　以上の工程により、ソース・ドレイン電極を形成する。この方法によれば、トランジスタ作製途中の熱処理工程で形成されうる金属上の酸化膜を除去することができるため、当該金属上に良好に無電解めっきを行うことができる。
　なお、上述の態様では、工程上、無電解めっき膜３２ａ（ゲート電極に電圧を印加する配線）にも無電解金めっき膜４２が形成されているが、無電解金めっき膜４２は、ソース・ドレイン電極と半導体層との接触抵抗を下げるために設けられた構成であり、必ずしも無電解めっき膜３２ａ上に設けられなくともよい。
　図７（Ａ）、（Ｂ）、図８（Ａ）、（Ｂ）は、半導体層のパターニングを行う工程を示す概念図である。
（半導体層４４の形成）
　まず、図７（Ａ）に示すように、金属膜１２（ゲート電極）、絶縁体層２０、無電解めっき膜３２（ソース・ドレイン電極）が形成された基板１０上に、半導体層４４を形成する。
　半導体層４４は、有機半導体であってよいし、無機半導体であってもよい。半導体層４４が有機半導体層である場合、例えば、銅フタロシアニン（ＣｕＰｃ）、ペンタセン、ルブレン、テトラセン、６,１３－ビス(トリイソプロピルシリルエチニル)ペンタセン（ＴＩＰＳペンタセン）等の可溶性ペンタセン、ポリ(３－ヘキシルチオフェン－２，５－ジイル)（Ｐ３ＨＴ）等の有機半導体ポリマー、Ｃ６０等のフラーレン類等を材料として用いることができる。
　これらの中でも、トルエンのような有機溶媒に可溶であり、湿式工程で有機半導体層を形成可能である観点から、ＴＩＰＳペンタセン等の可溶性ペンタセンや、Ｐ３ＨＴ等の有機半導体ポリマーが好ましい。これらの有機半導体の材料を有機溶媒（トルエン等）に溶解した有機半導体溶液を、基板１０上に塗布した後、加熱して溶媒を蒸発（揮発）させることにより、容易に有機半導体層を形成することができる。有機半導体層の形成は、湿式法、昇華法、転写法等を採用できる。以下、半導体層４４として有機半導体を用いた場合の態様について説明する。
（感光性水溶樹脂層４６の形成）
　続いて、感光性水溶樹脂層４６を半導体層４４の上に形成する。ここで、感光性水溶樹脂層４６の形成工程の一例を説明する。まず、第１の樹脂と、第１の樹脂をＵＶ光によって硬化させる光重合開始剤（第１の光重合開始剤）と、第１の樹脂及び光重合開始剤を溶解する第１の溶媒とを含む第１保護層溶液（第１の溶液）を塗布し、半導体層４４の表面に感光性水溶樹脂層４６を形成する。
　半導体層４４が有機半導体層である場合、そのパターン形成において有機溶媒を使用すると有機半導体層も有機溶媒に侵されてしまう場合がある。なぜなら、有機半導体層を構成する有機半導体ポリマー等は有機溶媒等に可溶であるためである。このような観点から、パターン形成においては、上述した感光性水溶樹脂層４６を用いることが好ましい。感光性水溶樹脂層４６は水溶性であるため、光照射後のパターン除去を、有機溶媒ではなく、水溶性溶媒（例えば、上述の第一の溶媒参照）を用いて行うことができるため、有機半導体層が侵されることを防ぐことができ、精密なパターン形成が可能となる。また、同様の観点から、フッ素系溶媒に対する溶解性を有する感光性樹脂を用いることもできる。したがって、第１の樹脂としては、例えば、水又はフッ素系溶媒に対する溶解性を有する樹脂（水溶性樹脂、フッ素系溶媒溶解性樹脂）を用いることができ、第１の溶媒としては、例えば、水、フッ素系溶媒等を用いることができる。
　第１の樹脂として水溶性樹脂、第１の溶媒として水を用いた場合の感光性水溶樹脂層４６の水接触角は、例えば、６２度である。なお、第１の樹脂又は第１の溶媒が光重合開始剤の性質を有する場合は、感光性水溶樹脂層４６を形成する溶液は、光重合開始剤を含まなくてもよい。
　そして、図７（Ｂ）に示すように、所定のパターンに対応して開口５０が形成されたマスク４８を介して、感光性水溶樹脂層４６にＵＶ光を照射する。その結果、ＵＶ光が照射された領域（半導体層４４を残したい領域）の感光性水溶樹脂層４６が硬化する。上述のマスクを用いることで、感光性水溶樹脂層４６を選択的に硬化させることができるが、直描型の露光装置により、ＵＶ光を選択的に直接照射することで感光性水溶樹脂層を硬化させてもよい。
　次いで、図８（Ａ）に示すように、ＵＶ光が照射されていない部分を第１の溶媒（水、フッ素系溶媒等）で溶解させて除去することで、所定のパターンの感光性水溶樹脂層４６が形成される。つまり、ＵＶ光が照射されて硬化した部分の感光性水溶樹脂層４６が残る。感光性水溶樹脂層４６を残す領域は、ソース電極とドレイン電極と間の領域を含む。
　この感光性水溶樹脂層４６を構成する材料としては、例えば、東洋合成工業社製の「ＢＩＯＳＵＲＦＩＮＥ（登録商標）－ＡＷＰ－ＭＲＨ」を水で３ｗｔ％に希釈したものを用いることができる。
（半導体層４４のパターニング形成）
　次いで、所定のパターンを有する感光性水溶樹脂層４６が形成された基板１０を、半導体層４４が溶解可能な有機溶媒（例えば、有機半導体層の材料としてＴＩＰＳペンタセンを用いた場合は、トルエン等）に浸漬させることで、図８（Ｂ）に示すように、感光性水溶樹脂層４６をマスクとして、感光性水溶樹脂層４６で覆われていない部分、つまり、露出部分の半導体層４４を溶解除去する。これにより、ソース電極とドレイン電極との間に半導体層４４が形成された状態となり、目的とする半導体層４４を得ることができる。
　残っている感光性水溶樹脂層４６は、トランジスタのパッシベーション層として機能する。図示はしないが、パッシベーションの機能を向上させるため、さらに必要に応じて、半導体層４４と感光性水溶樹脂層４６を覆うように保護層を設けてもよい。なお、露出している部分の半導体層４４を溶解させた有機溶媒から、溶媒留去によって有機半導体成分を回収することで、有機半導体の材料として再利用することもできる。
　なお、ここでは感光性水溶樹脂層４６を用いて半導体層４４をパターニングする方法について説明したが、半導体層４４をパターニングする方法はこれに限られず、公知の方法を用いてよい。例えば、図６（Ｃ）に示すようにソース電極及びドレイン電極を形成した後、レジスト層を設けてもよい。そして、フォトリソ工程により、半導体層を形成したい部分に対応させてレジスト層に開口部を形成し、当該開口部に半導体層形成し、レジスト層を除去することで所望のパターンに形成された半導体層を得てもよい。
　本実施形態に係る製造方法では、上述したように、酸化膜２６、４０等を除去する工程（酸化膜除去工程）を行うことで、基板１０への部品形成やめっき工程での不具合発生を抑制することができるものである。この観点から、本実施形態に係る製造方法は、サブトラクティブ法によるトランジスタの製造方法に好適に適用できる。なぜなら、サブトラクティブ法は、フォトリソグラフィにより基板上に形成された金属膜のうち不要領域を除去することで、所望の金属配線を達成するものであり、被処理物を現像液やエッチング液等の溶液に浸漬させる工程が多いからである。被処理物を当該溶液に浸漬させた後は、残存した溶液を乾燥させるための熱処理が行われ、このときの熱処理に由来して金属上に酸化膜が形成されうるが、本実施形態の製造方法ではこれらの酸化膜を酸化膜除去工程によって除去することができるため、サブトラクティブ法でパターニングされた金属上であっても、続けて良好にめっきを行うことができる。
　以上、ボトムゲート型トランジスタの一例として、ボトムゲート－ボトムコンタクト型のトランジスタの製造例を中心に説明したが、本実施形態によれば、上述した手法に準拠して、ボトムゲート－トップコンタクト型のトランジスタを製造することもできることはいうまでもない。
＜トップゲート型のトランジスタ＞
　本実施形態に係るトップゲート型のトランジスタの製造方法は、
（１）基板上、又は、基板に設けられた半導体層上に、第一の金属層を形成する工程と、
（２）第一の金属層上にレジストを塗布し、フォトリソグラフィ法によって第一の金属層をパターニングする工程と、
（３）パターニングされた第一の金属層上に形成されている酸化膜を除去する酸化膜除去工程と、
（４）酸化膜除去工程の後、第一の金属層の上に第二の金属層を形成することによって、ソース電極（Ｓ電極）及びドレイン電極（Ｄ電極）を形成する工程と、を含むものである。
　以下は、（１）工程について、基板上に、第一の金属層として、無電解めっき膜５６を形成する場合（トップゲート－ボトムコンタクト型トランジスタを製造する場合）を一例として説明するが、以下に示す方法に準拠して、基板に設けられた半導体層上に、第一の金属層を形成する場合（トップゲート－トップコンタクト型トランジスタを製造する場合）も実施することができる。なお、第一の実施形態において説明した内容と重複するものについては、説明を割愛し、特に断りがない限り、第一の実施形態の内容を適宜に採用することができることはいうまでもない。
　図９～図１３は、本実施形態に係るトップゲート型のトランジスタの製造方法の説明に供する概念図である。
　図９（Ａ）～（Ｃ）は、無電解めっきを行う工程を示す概念図である。
（（１）工程）
　まず、図９（Ａ）に示すように、基板１０上にめっき下地膜５２を形成する。めっき下地膜５２は、無電解めっきを容易にするものであり、上述しためっき下地膜２８と同様のものを用いることができる。例えば、シランカップリング剤に溶媒を加えたアミン溶液等を塗布することによって、形成させることができる。
　そして、図９（Ｂ）に示すように、めっき下地膜５２の上にめっき触媒５４を形成する。めっき触媒５４は、無電解めっきに用いるものであり、上述しためっき触媒３０と同様のものを用いることができる。例えば、パラジウム等を用いることができる。
　続いて、図９（Ｃ）に示すように、その上に、第一の金属層として無電解めっき膜５６を形成する。無電解めっき膜５６は、無電解めっきによって形成することができ、上述した無電解めっき膜３２と同様のものを用いることができる。例えば、ニッケル－リン等の無電解めっき液に基板全体を浸漬することにより、めっき触媒５４の表面に金属イオンを還元して析出させることができる。この析出した金属がパターニングされてソース・ドレイン電極（ＳＤ電極）となる。
　図１０（Ａ）～（Ｃ）、図１１（Ａ）～（Ｃ）は、フォトリソグラフィを行う工程によりソース電極及びドレイン電極を形成し、さらに半導体層を形成するまでの工程を示す概念図である。
（（２）工程）
　まず、図１０（Ａ）に示すように無電解めっき膜５６の上に、ポジ型のレジスト５８を形成し、その上に、所定のパターンに対応して開口部６２が形成されたマスク６０（無電解めっき膜５６を除去したい領域に開口部６２を対応させたマスク）を介してＵＶ光を照射する。その結果、ＵＶ光が照射された領域（無電解めっき膜５６を除去したい領域）のレジスト５８が現像液に対して可溶となる。
　そして、現像液（例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）等）に浸漬することで、図１０（Ｂ）に示すように、ＵＶ光が照射された部分（露光された部分）のレジスト５８が溶解除去される。
　その後、無電解めっき膜５６にエッチング液を接触させることで、レジスト５８が形成されていない部分の無電解めっき膜５６を除去する。そして、残っているレジスト５８にＵＶ光を照射し、再び現像液に接触させることで基板上からレジスト５８を除去する。
これにより、ソース電極、及びドレイン電極に応じた所定のパターンとなるよう形成された無電解めっき膜５６ａ、５６ｂが得られる。なお、レジスト５８を除去した後は、残存する現像液を除去するための乾燥工程を行ってもよい。この乾燥工程は、熱処理による乾燥あってよいし、自然乾燥であってもよい。
　フォトリソグラフィにおいては、光硬化型樹脂や熱硬化型樹脂等の材料を印刷法等のパターニングによって形成することも可能である。
（（３）工程）
　そして、残存する現像液を除去するための熱処理を行った場合、図１０（Ｃ）に示すように、酸化膜６４が無電解めっき膜５６ａ、５６ｂの表面に形成されてしまう。そこで、酸化膜４０の除去と同様の手法にて、酸化膜６４を除去する（図１１（Ａ）参照）。
（（４）工程）
　続いて、基板１０を置換金めっき浴に浸漬させた後、還元金めっき浴に浸漬させることで、図１１（Ｂ）に示すように、無電解めっき膜５６ａ、５６ｂの表面を無電解金めっき膜６６で被覆する。これにより、無電解めっき膜５６ａとその上に形成された無電解金めっき膜６６とで構成されたソース電極と、無電解めっき膜５６ｂとその上に形成された無電解金めっき膜６６とで構成されたドレイン電極とを得ることができる。
　第二の金属層（無電解金めっき膜６６）に用いる金属材料の仕事関数と、後述する半導体層６８の形成材料において電子移動に用いる分子軌道のエネルギー準位とのエネルギー準位差は、第一の金属層（無電解めっき膜５６）に用いる金属材料の仕事関数と、分子軌道のエネルギー準位とのエネルギー準位差よりも小さいことが好ましい。
　電極を構成する金属材料の仕事関数と、有機半導体等の半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高占有軌道）（またはＬＵＭＯ（Lowest Unoccupied Molecular Orbital：最低非占有軌道）準位との差から、半導体を金属配線との間の接触抵抗（ショットキー抵抗）を生じるところ、上述した条件を満たすことで、かかる接触抵抗を抑制することができる。
　ペンタセン等のＨＯＭＯ準位の高い有機半導体の層をソース・ドレイン電極の表面に形成する場合は、表面が金で被覆されたソース電極及びドレイン電極を用いることが望ましい。なお、本実施形態では金で被覆するようにしたが、有機半導体材料のＨＯＭＯ／ＬＵＭＯ準位に適した仕事関数を持つ金属材料で被覆することが好ましい。
　以上の工程により、ソース・ドレイン電極を形成する。この方法によれば、トランジスタ作製途中の熱処理工程で形成されうる金属上の酸化膜を除去することができるため、当該金属上に良好に無電解めっきを行うことができる。
（半導体層６８の形成）
　続いて、図１１（Ｃ）に示すように、半導体層６８を形成する。すなわち、無電解めっき膜５６ａ、５６ｂ（ソース・ドレイン電極）が形成された基板１０上に、半導体層６８を形成する。
　半導体層６８は、上述した半導体層４４と同様のものを採用することができる。例えば、半導体層６８を有機半導体層として、ＴＩＰＳペンタセン（６,１３－ビス(トリイソプロピルシリルエチニル)ペンタセン）に代表される可溶性ペンタセンや、Ｐ３ＨＴ（ポリ(３－ヘキシルチオフェン－２，５－ジイル)）等の有機半導体ポリマー等の有機半導体を用いることができる。これらは、トルエン等の有機溶媒に可溶であるため、有機半導体が有機溶媒に溶解した有機半導体溶液を、基板１０上に塗布した後、加熱して溶媒を蒸発（揮発）させることにより、容易に有機半導体層を形成することができる。半導体層６８は、上述した半導体層４４と同様の方法によって形成することができる。
　図１２（Ａ）～（Ｂ）は、フォトリソグラフィを行う工程を示す概念図である。
（絶縁体層７０の形成）
　まず、図１２（Ａ）に示すように、絶縁体層７０を基板１０上に形成する。絶縁体層７０は、上述した絶縁体層２０と同様のものを採用することができる。例えば、絶縁性を有する光硬化型樹脂として、ＵＶ光硬化型アクリル樹脂、ＵＶ光硬化型エポキシ樹脂、ＵＶ光硬化型エン・チオール樹脂、ＵＶ光硬化型シリコーン樹脂等を用いることができる。
　その後、図１２（Ｂ）に示すように、絶縁体層７０上に、所定のパターンに対応して開口部７４が形成されたマスク７２（絶縁体層７０を形成したい領域に開口部７４を対応させたマスク）を介して絶縁体層７０にＵＶ光を照射する。その結果、ＵＶ光が照射された領域（絶縁体層７０を形成したい領域）の絶縁体層７０が硬化する。このように、マスクを用いることで、絶縁体層７０を選択的に硬化させることができるが、直描型の露光装置により、ＵＶ光を選択的に直接照射することで絶縁体層７０を硬化させてもよい。なお、この際に、ＵＶ光が照射された領域の化学反応を促進させるための熱処理を加えると一層好適である。
　図１３（Ａ）～（Ｂ）は、基板上に金属膜を形成する工程を示す概念図である。
　図１３（Ａ）に示すように、絶縁体層７０のＵＶ光が照射されていない部分を現像液で溶解除去することで、開口部７４に対応したパターンの絶縁体層７０が形成される。つまり、ＵＶ光が照射されて硬化した部分の絶縁体層７０が残る。
　以上の工程により、ソース・ソレイン電極となる無電解めっき膜５６上に絶縁体層７０を形成することができる。なお、ゲート電極とソース・ドレイン電極との間でのリークを抑制する観点から、絶縁体層７０の厚みは、数１００ｎｍであることが好ましい。絶縁体層７０の厚みは、樹脂の濃度や塗布条件により制御することができる。また、絶縁体層７０を、光硬化型樹脂や熱硬化型樹脂等の材料を印刷法等のパターニングによって形成することも可能である。そのため、絶縁性を有している塗布可能な材料であれば適用可能である。
（金属膜７６の形成）
　そして、図１３（Ｂ）に示すように、絶縁体層７０の上に金属膜７６を形成する。金属膜７６は、ゲート電極を構成するものであり、上述した金属膜１２と同様のものを採用することができる。例えば、金属膜７６として、銅を蒸着させることで、絶縁体層７０上に銅膜を形成することができる。
　さらに、図示はしないが、必要に応じて、第一の実施形態と同様のフォトリソグラフィによって、金属膜７６を、ゲート電極に応じた所定のパターンとなるよう形成することができる。さらには、保護層を設けてもよい。
　フォトリソグラフィにおける具体例としては、例えば、金属膜７６の上にポジ型のレジストを形成する。レジストは、金属膜７６上にフォトレジスト材料を塗布して、プリベークすることで形成することができる。続いて、レジストの上に、所定のパターンに対応して開口部が形成されたマスクを配置する。そして、マスクを介して紫外線光（ＵＶ光）を照射することで露光する。なお、この際に、ＵＶ光が照射した領域の化学反応を促進させるための熱処理を加えると一層好適である。
　その後、現像液（例えば、ＴＭＡＨ等）に浸漬することで、ＵＶ光が照射された部分（露光された部分）のレジストを溶解除去する。これにより、金属膜７６を、ゲート電極に応じた所定のパターンとなるよう形成することができる。
　以上、トップゲート型トランジスタの一例として、トップゲート－ボトムコンタクト型のトランジスタの製造例を説明したが、本実施形態によれば、上述した手法に準拠して、トップゲート－トップコンタクト型のトランジスタを製造することもできることはいうまでもない。
　次に、本発明の実施例及び比較例について説明する。本発明はこれら実施例に限定されるものではない。以下の手法に基づきボトムゲート型の有機トランジスタ（図１～図８参照）を作製し、その特性を評価した。
＜サブトラクティブ法による有機トランジスタの作製＞
（ゲート電極の形成）
　基板には、ポリエチレンテレフタレート（ＰＥＴ；「コスモシャシンＡ４１００」（平滑面）、東洋紡績社製）を用いた。基板全面にＣｕを厚さ１５０ｎｍとなるように蒸着した後、１０５℃で３０分間熱処理を行った。そして、基板全面に「スミレジスト（ＰＦＩ－３４Ａ６）」溶液をディップコートにより塗布した後、１０５℃で５分間プリベークを行った。
　続いて、フォトマスクを介してｉ線を３２０ｍＪ／ｃｍ２基板に照射した後、１０５℃で５分間ポストエクスポージャーベーク（ＰＥＢ）を行った。その後、２．３８％ＴＭＡＨ水溶液に基板を６０秒浸漬させ、レジストを現像した。水洗した後、基板をエッチング液に６０秒間浸漬させ、Ｃｕ膜のパターニングを行った。エッチング液には１０ｗｔ％ペルオキソ二硫酸アンモニウム水溶液を用いた。次いで、基板全面にｉ線を照射強度３２０ｍＪ／ｃｍ２で照射した後、エタノール及びアセトン溶媒に基板を浸漬させ、超音波処理することでレジスト剥離を行った。
　そして、２－プロパノールに基板を浸漬させ、超音波処理を施した後、１２０℃で１０分間熱処理することにより、基板上にＣｕ膜配線（ゲート電極（Ｇ電極））を形成した。
（絶縁体層の形成）
　次に、絶縁体層の形成を行った。Ｇ電極を有する基板に、紫外線照射及びオゾン処理（ＵＶ／Ｏ３処理）を２．４分間行い、基板表面を洗浄した。そして、絶縁体層の前駆体溶液としてエポキシ樹脂系フォトレジスト溶液を準備した。具体的には、「ＳＵ－８」（日本化薬社製）の固形分が１５ｗｔ％になるように「ＳＵ－８　３００５」（日本化薬社製）をシクロヘキサノンで希釈し、「ＳＵ－８」固形分に対して「サーフロン６５１」（ＡＧＣセイミケミカル社製）を０．０５ｗｔ％添加したものを用意した。この前駆体溶液を、ディップコート（引上速度１ｍｍ／ｓ）によって基板上に塗布した。塗布後、１２０℃で１０分間プリベークを行った。
　その後、マスクを介してｉ線を２４０ｍＪ／ｃｍ２の照射強度で照射した。露光後、１２０℃で１時間熱処理を行った後、プロピレングリコール１－モノメチルエーテル２－アセテート（ＰＧＭＥＡ）溶媒に基板を浸漬させ、塗膜の現像を行った。水洗後、１２０℃で３時間熱処理を行い、基板上に絶縁体層（ゲート絶縁層）を形成した。
（ソース・ドレイン電極の形成）
　さらに、ソース・ドレイン電極（ＳＤ電極）及び、ゲート電極に電圧を印加する配線を形成した。まず、ゲート絶縁層を形成した基板上にＵＶ／Ｏ３処理を３分間行い、基板表面を活性化させた。次いで、０．５ｗｔ％３－（２－アミノエチルアミノ）プロピルトリメトキシシラン　メチルイソブチルケトン溶液を、ディップコート（引上速度１．２ｍｍ／ｓ）によって基板上に塗布した。
　その後、１２０℃で１５分間熱処理を行った後、基板を２．５ｗｔ％ペルオキソ二硫酸アンモニウム水溶液に浸漬させることで、露出しているＣｕ表面の酸化膜を除去した。水洗後、基板をＰｄ水溶液（「メルプレートアクチベータ　７３３１」；メルテックス社製）に１分間浸漬させた後、無電解Ｎｉめっき浴（「ＮＩ－８６７」；メルテックス社製）に基板を７４℃で１分間浸漬させ、基板全面に無電解Ｎｉめっき膜を形成した。水洗と乾燥（１２０℃、１０分間）を行った後、「スミレジスト」をディップコート（引上速度１ｍｍ／ｓ）によって基板上に塗布した。そして、レジスト層形成後、マスクを介してｉ線を２００ｍＪ／ｃｍ２の照射強度で照射した。
　次いで、２．３８％ＴＭＡＨ水溶液に基板を６０秒間浸漬させてレジストを現像した。水洗後、基板をエッチング液に６０℃で１５秒間浸漬させて、無電解Ｎｉめっき膜のパターニングを行った。無電解Ｎｉめっき膜のエッチング液には、リン酸と硝酸と酢酸と水をそれぞれ１０：１：１：２の質量比で混合したものを用いた。水洗後、全面にｉ線を照射した後、基板をエタノール、アセトンの順に浸漬させ、レジスト剥離を行った。水洗後、１２０℃で１０分間熱処理を行った。その後、無電解Ｎｉめっき表面にできた酸化膜を除去するため、基板を２．５ｗｔ％ペルオキソ二硫酸アンモニウム水溶液に１０秒間浸漬させた。そして、基板を置換Ａｕめっき浴（「スーパーメックス＃２５５」、エム・イーケムキャット社製）に７２℃で５分間、還元Ａｕめっき浴（「スーパーメックス　＃８８０」、エム・イーケムキャット社製）に６０℃で２分間基板を浸漬させ、無電解Ｎｉめっき表面をＡｕ被覆した。
　Ａｕめっき後、基板を水洗し、２－プロパノールに浸漬させて、超音波処理を行った。そして、１２０℃で９０分間熱処理を行い、基板上にＳＤ電極及びＧ電極に電圧を印加する配線を形成した。
（有機半導体層の形成）
　最後に、有機半導体層を基板上に形成した。まず、ＳＤ電極を有する基板上にＵＶ／Ｏ３処理を４分間行い、基板表面を活性化させた。次いで、０．５ｗｔ％トリメトキシシランフェニルシラン　トルエン溶液を、ディップコート（引上速度１ｍｍ／ｓ）によって基板上に塗布した。塗布後、１０５℃で１０分間熱処理を行った後、１ｗｔ％ペンタフルオロベンゼンチオール　エタノール溶液に基板を８分間浸漬させ、ＳＤ電極表面の修飾を行った。
　次いで、ディップコートにより、基板全面に有機半導体溶液を塗布した。有機半導体溶液は、ＴＩＰＳペンタセン１．０ｗｔ％、ポリスチレン０．５ｗｔ％となるよう、トルエンで希釈した溶液を用いた。ディップコートにおいては、引上速度３０ｍｍ／ｓで１ｍｍ引上げて１０秒間保持することを繰り返し行い、半導体溶液を塗布した。
　この塗布後、基板全面に４ｗｔ％　「ＢＩＯＳＵＲＦＩＮＥ（登録商標）－ＡＷＰ」（東洋合成社製）水溶液をスピンコートした。スピンコートは、回転速度１５００ｒｐｍで３０秒間行った。次いで、マスクを介してｉ線を８０ｍＪ／ｃｍ２の照射強度で照射した。露光後、基板を純水に浸漬させ、かつ、超音波を加えることにより、「ＢＩＯＳＵＲＦＩＮＥ（登録商標）－ＡＷＰ」膜の現像を行った。続いて、基板をトルエンに浸漬させ、半導体層のパターニングを行った。最後に１０５℃で２８時間熱処理を行うことにより、有機トランジスタを得た。
＜有機トランジスタの特性評価＞
　得られた有機トランジスタのチャネル幅は５００μｍ、チャネル長は４０μｍであり、基板上の各部材について外観上の不具合は確認されなかった。また、ゲート電極とソース・ドレイン電極との間の導通をテスターで計測したところ、リーク電流は確認されなかった。
　次に、得られた有機トランジスタ特性について、半導体パラメータアナライザ―（４１４５Ｂ、横河・ヒューレット・パッカード社製）を用いて評価した。図１４は、有機トランジスタの伝達特性を示すグラフであり、図１５は、有機トランジスタの出力特性を示すグラフである。有機トランジスタのゲート電極に０～４０Ｖのゲート電圧を印加し、ソース・ドレイン間に０～５０Ｖの電圧を印加して電流を流した。有機トランジスタの移動度は０．４ｃｍ２／Ｖｓであった。なお、図１４の中の横向きの矢印は、図中の実線ラインと点線ラインが、それぞれどちらの縦軸を基準としているかを示すものである。図１４、１５の結果から、本実施例で作製したトランジスタが良好に動作することが分かった。
１０…基板、１２，７６…金属膜（ゲート電極）、１４，３４，５８…レジスト、１６，２２，３６，４８，６０，７２…マスク、１８，２４，３８，５０，６２，７４…開口部、２０，７０…絶縁体層、２６，４０，６４…酸化膜、２８，５２…めっき下地膜、３０，５４…めっき触媒、３２，３２ａ，３２ｂ，３２ｃ，５６，５６ａ，５６ｂ…無電解めっき膜（第一の金属層）、４２，６６…無電解金めっき膜（第二の金属層）、４４，６８…半導体層、４６…感光性水溶樹脂層

Claims (18)

  1. 　ボトムゲート型のトランジスタの製造方法であって、
    　ゲート電極を有する基板に設けられた絶縁体層上、又は、ゲート電極と絶縁体層を有する基板に設けられた半導体層上に、第一の金属層を形成する工程と、
    　前記第一の金属層上にレジストを塗布し、フォトリソグラフィ法によって前記第一の金属層をパターニングする工程と、
    　パターニングされた前記第一の金属層上に形成されている酸化膜を除去する酸化膜除去工程と、
    　酸化膜除去工程の後、前記第一の金属層の上に第二の金属層を形成することによって、ソース電極及びドレイン電極を形成する工程と、
    を含む、トランジスタの製造方法。
  2. 　前記第一の金属層をパターニングする工程の後に、前記基板を乾燥させる乾燥工程を行い、
    　前記乾燥工程の後に、前記酸化膜除去工程を行う、
    請求項１に記載のトランジスタの製造方法。
  3. 　前記第一の金属層は、第一の無電解めっきにより形成する、
    請求項１又は２に記載のトランジスタの製造方法。
  4. 　前記第二の金属層は、第二の無電解めっきにより形成する、
    請求項１～３のいずれか一項に記載のトランジスタの製造方法。
  5. 　前記第一の金属層の金属材料が、ニッケル－リンである、
    請求項１～４のいずれか一項に記載のトランジスタの製造方法。
  6. 　前記第二の金属層の金属材料が、金である、
    請求項１～５のいずれか一項に記載のトランジスタの製造方法。
  7. 　前記第二の金属層に用いる金属材料の仕事関数と、前記半導体層の形成材料において電子移動に用いる分子軌道のエネルギー準位とのエネルギー準位差は、前記第一の金属層に用いる金属材料の仕事関数と、前記分子軌道のエネルギー準位とのエネルギー準位差よりも小さい、
    請求項１～６のいずれか一項に記載のトランジスタの製造方法。
  8. 　前記酸化膜除去工程において、パターニングされた前記第一の金属層を酸性溶液に接触させることで前記酸化膜を除去する、
    請求項１～７のいずれか一項に記載のトランジスタの製造方法。
  9. 　前記半導体層が有機半導体からなる、請求項１～８のいずれか一項に記載のトランジスタの製造方法。
  10. 　トップゲート型のトランジスタの製造方法であって、
    　基板上、又は、基板に設けられた半導体層上に、第一の金属層を形成する工程と、
    　前記第一の金属層上にレジストを塗布し、フォトリソグラフィ法によって前記第一の金属層をパターニングする工程と、
    　パターニングされた前記第一の金属層上に形成されている酸化膜を除去する酸化膜除去工程と、
    　前記酸化膜除去工程の後、前記第一の金属層の上に第二の金属層を形成することによって、ソース電極及びドレイン電極を形成する工程と、
    を含む、トランジスタの製造方法。
  11. 　前記第一の金属層をパターニングする工程の後に、前記基板を乾燥させる乾燥工程を行い、
    　前記乾燥工程の後に、前記酸化膜を除去する工程を行う、
    請求項１０に記載のトランジスタの製造方法。
  12. 　前記第一の金属層は、第一の無電解めっきにより形成する、
    請求項１０又は１１に記載のトランジスタの製造方法。
  13. 　前記第二の金属層は、第二の無電解めっきにより形成する、
    請求項１０～１２のいずれか一項に記載のトランジスタの製造方法。
  14. 　前記第一の金属層の金属材料が、ニッケル－リンである、
    請求項１０～１３のいずれか一項に記載のトランジスタの製造方法。
  15. 　前記第二の金属層の金属材料が、金である、
    請求項１０～１４のいずれか一項に記載のトランジスタの製造方法。
  16. 　前記第二の金属層に用いる金属材料の仕事関数と、前記半導体層の形成材料において電子移動に用いる分子軌道のエネルギー準位とのエネルギー準位差は、前記第一の金属層に用いる金属材料の仕事関数と、前記分子軌道のエネルギー準位とのエネルギー準位差よりも小さい、
    請求項１０～１５のいずれか一項に記載のトランジスタの製造方法。
  17. 　前記酸化膜除去工程において、パターニングされた前記第一の金属層を酸性溶液に接触させることで前記酸化膜を除去する、
    請求項１０～１６のいずれか一項に記載のトランジスタの製造方法。
  18. 　前記半導体層が有機半導体からなる、請求項１０～１７のいずれか一項に記載のトランジスタの製造方法。
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