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WO2019229593A1 - 半導体装置 - Google Patents

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WO2019229593A1
WO2019229593A1 PCT/IB2019/054254 IB2019054254W WO2019229593A1 WO 2019229593 A1 WO2019229593 A1 WO 2019229593A1 IB 2019054254 W IB2019054254 W IB 2019054254W WO 2019229593 A1 WO2019229593 A1 WO 2019229593A1
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WO
WIPO (PCT)
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transistor
circuit
current
node
insulator
Prior art date
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Ceased
Application number
PCT/IB2019/054254
Other languages
English (en)
French (fr)
Inventor
小林英智
池田隆之
中川貴史
廣瀬丈也
勝井秀一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2020521636A priority Critical patent/JP7267270B2/ja
Priority to US17/054,926 priority patent/US11335813B2/en
Priority to CN201980036289.3A priority patent/CN112236869B/zh
Publication of WO2019229593A1 publication Critical patent/WO2019229593A1/ja
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Definitions

  • the technical field of one embodiment of the present invention includes a semiconductor device, a memory device, a processor, an imaging device, a switch circuit (eg, a power switch, a wiring switch, etc.), a display device (eg, a liquid crystal display device, an organic electroluminescence display). Devices), light-emitting devices, lighting devices, power storage devices, input devices, and the like.
  • a semiconductor device e.g., a memory device, a processor, an imaging device, a switch circuit (eg, a power switch, a wiring switch, etc.), a display device (eg, a liquid crystal display device, an organic electroluminescence display). Devices), light-emitting devices, lighting devices, power storage devices, input devices, and the like.
  • a production method thereof, a usage method thereof, and the like can be given.
  • IGZO In—Ga—Zn oxide
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline
  • a transistor including a metal oxide semiconductor in a channel formation region (hereinafter sometimes referred to as an “oxide semiconductor transistor” or an “OS transistor”) has been reported to have a minimum off-state current (for example, Non-patent documents 1, 2).
  • various semiconductor devices using an OS transistor have been manufactured (eg, Non-Patent Documents 3 and 4).
  • the manufacturing process of the OS transistor can be incorporated into a CMOS process with a conventional Si transistor, and the OS transistor can be stacked on the Si transistor (for example, Non-Patent Document 4).
  • Japanese Patent Application Laid-Open No. H10-228561 discloses performing a product-sum operation using a memory cell using an OS transistor.
  • n-channel and p-channel There are two types of transistor polarity: n-channel and p-channel.
  • a circuit in which an n-channel transistor and a p-channel transistor are combined is called a complementary circuit, a CMOS circuit, or the like.
  • a circuit using only a single-conductivity type transistor such as an n-channel transistor or a p-channel transistor is called a unipolar circuit, a single-conductivity circuit, or the like.
  • a circuit using only an n-channel transistor may be referred to as an NMOS circuit, and a circuit using only a p-channel transistor may be referred to as a PMOS circuit.
  • the polarity of the n-channel type or p-channel type can be selected for the Si transistor depending on the type of impurities doped in the semiconductor layer.
  • a metal oxide containing indium (for example, In oxide) or a metal oxide containing zinc (for example, Zn oxide) an n-type semiconductor can be manufactured, but a p-type semiconductor has mobility.
  • a circuit including an OS transistor is often an n-channel unipolar circuit.
  • the number of transistors tends to increase, so the circuit scale of the unipolar circuit may be larger than that of a CMOS circuit.
  • the circuit scale of the unipolar circuit may be larger than that of a CMOS circuit.
  • the circuit itself may generate a large amount of heat, and the characteristics of the transistor may change.
  • variation in transistor characteristics may be increased when a circuit is manufactured.
  • An object of one embodiment of the present invention is to provide a semiconductor device that is a unipolar circuit. Another object of one embodiment of the present invention is to provide a semiconductor device capable of arithmetic processing. Another object of one embodiment of the present invention is to provide a semiconductor device in which the calculation accuracy is improved by correcting the threshold voltage of a transistor. Another object of one embodiment of the present invention is to provide a semiconductor device in which the influence of environmental temperature is reduced.
  • problems of one embodiment of the present invention are not limited to the problems listed above.
  • the problems listed above do not disturb the existence of other problems.
  • Other issues are issues not mentioned in this section, which are described in the following description. Problems not mentioned in this item can be derived from descriptions of the specification or drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention solves at least one of the above-described problems and other problems. Note that one embodiment of the present invention does not have to solve all of the problems listed above and other problems.
  • One embodiment of the present invention includes a first current source circuit and a second current source circuit, and the second current source circuit has the same configuration as the first current source circuit, and the first current source circuit Includes first to fourth transistors, a first capacitor, a second capacitor, and first to third nodes.
  • the first terminal of the first transistor is the first terminal of the second transistor.
  • the first node, and the back gate of the first transistor is electrically connected to the first terminal of the third transistor and the first terminal of the first capacitor
  • the second terminal of the transistor is electrically connected to the second node, the gate of the first transistor is electrically connected to the third node, and the second terminal of the first capacitor is connected to the second node of the first transistor.
  • the second transistor gate is electrically connected to the terminal of the fourth transistor; And the first terminal of the second capacitor, the second terminal of the second capacitor is electrically connected to the first terminal of the second transistor, and the first current source circuit is
  • the third transistor is in the on state, the first correction voltage is written from the second node to the back gate of the first transistor to change the threshold voltage of the first transistor, and the third transistor is in the off state
  • the first capacitor has a function of holding a voltage between the second terminal of the first transistor and the back gate by the first capacitor, and the first node of the first current source circuit is the first current source circuit.
  • a third node of the second current source circuit is electrically connected to the third node of the second current source circuit.
  • one embodiment of the present invention includes a first current source circuit and a second current source circuit, and the second current source circuit has the same configuration as the first current source circuit, and the first current source circuit
  • the source circuit includes first to fifth transistors, a first capacitor element, a second capacitor element, and first to fifth nodes, and a first terminal of the first transistor is a first terminal of the fifth transistor.
  • the first terminal of the second transistor is electrically connected to the second terminal of the fifth transistor and the first node.
  • the first terminal of the second transistor is electrically connected to the first terminal of the first transistor.
  • the back gate is electrically connected to the first terminal of the third transistor and the first terminal of the first capacitor
  • the second terminal of the third transistor is electrically connected to the second node
  • the gate of one transistor is electrically connected to the third node
  • the second terminal of the first capacitor element Electrically connected to the second terminal of the first transistor
  • the gate of the fifth transistor is electrically connected to the fourth node
  • the gate of the second transistor is connected to the first terminal of the fourth transistor
  • the second terminal of the second capacitor element is electrically connected to the first terminal of the second transistor
  • the first current source circuit is connected to the first terminal of the capacitor element.
  • the first correction voltage is written from the second node to the back gate of the first transistor, thereby changing the threshold voltage of the first transistor, and when the third transistor is turned off.
  • a function of holding a voltage between the second terminal of the first transistor and the back gate by the first capacitor, and the first node of the first current source circuit is the fourth of the first current source circuit.
  • Node and second The fifth node of the first current source circuit is electrically connected to the fourth node of the current source circuit, and the fifth node of the first current source circuit is connected to the third node of the second current source circuit.
  • the semiconductor device is electrically connected.
  • the first current source circuit includes a sixth transistor, and the first terminal of the sixth transistor is electrically connected to the first terminal of the first transistor.
  • the fifth transistor is turned off, the sixth transistor is turned on, and the current flowing between the second terminal of the first transistor and the second terminal of the sixth transistor is monitored, so that the current is
  • the semiconductor device has a function of determining the first correction voltage accordingly.
  • the circuit in any one of the above structures (1) to (3), includes a first circuit, a second circuit, and a reading circuit, and the first circuit includes a first current source.
  • the circuit is electrically connected to the first node of the circuit
  • the second circuit is electrically connected to the first node of the second current source circuit
  • the readout circuit is electrically connected to the first node of the second current source circuit.
  • the first circuit has a function of sucking the first current or the second current from the first node of the first current source circuit
  • the second circuit is connected to the first node of the second current source circuit.
  • the second transistor of the first current source circuit has a function of sucking out the third current or the fourth current, and the second current transistor is configured such that when the first current is sucked from the first node of the first current source circuit, A function of flowing a fifth current according to the gate-source voltage of the second transistor of the circuit, and The transistor has a function of flowing a first differential current between the fifth current and the first current when the first current is drawn from the first node of the first current source circuit, and the first node of the first current source circuit.
  • a second differential current between the fifth current and the second current when the second current is sucked from the first current source circuit, and the first transistor of the second current source circuit The function of flowing the first differential current when the first current is sucked from the first node and the function of flowing the second differential current when the second current is sucked from the first node of the first current source circuit
  • the second transistor of the second current source circuit has a second transistor of the second current source circuit when the third current and the first differential current are drawn from the first node of the second current source circuit.
  • the semiconductor device has a function of sucking out a seventh current obtained by subtracting a sum of the second differential current and the fourth current from the current.
  • the second circuit has the same structure as the first circuit, and the first circuit includes the seventh transistor, the eighth transistor, and the third transistor. And the gate of the seventh transistor is electrically connected to the first terminal of the eighth transistor and the first terminal of the third capacitor, and the seventh transistor of the first transistor of the first circuit.
  • One terminal is electrically connected to the first node of the first current source circuit
  • the first terminal of the seventh transistor of the second circuit is electrically connected to the first node of the second current source circuit
  • the seventh transistor of one circuit causes a first current to flow when a first potential is applied to the gate of the seventh transistor of the first circuit and a second potential is applied to the second terminal of the third capacitor element.
  • a first potential is applied to the function and the gate of the seventh transistor of the first circuit; and And a second current flows when a third potential is applied to the second terminal of the three-capacitance element.
  • the seventh transistor of the second circuit is connected to the gate of the seventh transistor of the second circuit.
  • a difference between the second potential and the third potential is a potential difference according to the second data
  • a seventh current is a current according to the product of the first data and the second data.
  • the first circuit includes a ninth transistor and a fourth capacitor
  • the seventh transistor includes a back gate
  • the back gate of the transistor is electrically connected to the first terminal of the ninth transistor and the first terminal of the fourth capacitor
  • the second terminal of the fourth capacitor is connected to the second terminal of the seventh transistor.
  • the first current source circuit includes a fifth capacitor, and the first terminal of the fifth capacitor is The semiconductor device is electrically connected to the gate of the second transistor.
  • the first circuit includes a tenth transistor, and the source and the drain of the tenth transistor are electrically connected to each other.
  • One of the gate and the source of the tenth transistor is electrically connected to the gate of the second transistor, and the channel width of the tenth transistor is 0.5 times or less the channel width of the fourth transistor.
  • all the transistors included in any one of the above semiconductor devices (1) to (8) include a metal oxide in a channel formation region and have the same polarity. It is a semiconductor device.
  • a semiconductor device is a device using semiconductor characteristics, and means a circuit including a semiconductor element (a transistor, a diode, a photodiode, or the like), a device having the circuit, or the like.
  • a semiconductor element a transistor, a diode, a photodiode, or the like
  • it refers to all devices that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a semiconductor wafer including an integrated circuit, a chip, and an electronic component in which a chip is stored in a package are examples of a semiconductor device.
  • a memory device, a display device, a light-emitting device, a lighting device, an electronic device, and the like are themselves semiconductor devices and may include a semiconductor device.
  • X and Y are connected, when X and Y are electrically connected, and when X and Y are functionally connected And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relationship, for example, the connection relationship shown in the figure or text, and anything other than the connection relation shown in the figure or text is also disclosed in the figure or text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the transistor has three terminals called gate, source, and drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • Two terminals functioning as a source or a drain are input / output terminals of the transistor.
  • One of the two input / output terminals serves as a source and the other serves as a drain depending on the conductivity type (n-channel type and p-channel type) of the transistor and the potential applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • two terminals other than the gate may be referred to as a first terminal and a second terminal.
  • a node can be restated as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like depending on a circuit configuration, a device structure, or the like. Further, a terminal, a wiring, or the like can be referred to as a node.
  • the voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential).
  • a reference potential for example, a ground potential (GND) or a source potential.
  • GND ground potential
  • a voltage can be rephrased as a potential. Note that the potential is relative. Therefore, even if it is described as GND, it may not necessarily mean 0V.
  • ordinal numbers such as “first”, “second”, and “third” may be used to represent an order. Or it may be used to avoid confusion between components. In these cases, the use of ordinal numbers does not limit the number of components, nor does it limit the order. Further, for example, one form of the present invention can be described by replacing “first” with “second” or “third”.
  • the terms indicating the arrangement such as “above” and “below” may be used for convenience in order to describe the positional relationship between components with reference to the drawings. Moreover, the positional relationship between components changes suitably according to the direction which draws each structure. Therefore, the present invention is not limited to the words and phrases described in the specification, and can be appropriately rephrased depending on the situation.
  • film and layer can be interchanged depending on the case or circumstances. For example, it may be possible to change the term “conductive layer” to the term “conductive film”. For example, it may be possible to change the term “insulating film” to the term “insulating layer”.
  • a semiconductor device that is a unipolar circuit can be provided.
  • a semiconductor device capable of arithmetic processing can be provided.
  • a semiconductor device in which calculation accuracy is improved by correcting the threshold voltage of a transistor can be provided.
  • a semiconductor device in which the influence of environmental temperature is reduced can be provided.
  • the effects of one embodiment of the present invention are not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are effects not mentioned in this item described in the following description. Effects not mentioned in this item can be derived from the description of the specification or drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the effects listed above and other effects. Accordingly, one embodiment of the present invention may not have the above-described effects depending on circumstances.
  • FIG. 1 is a circuit diagram illustrating a configuration example of a circuit included in a semiconductor device.
  • 2A is a timing chart illustrating an operation example of a circuit included in the semiconductor device
  • FIGS. 2B, 2C, and 2D are circuits illustrating an operation example of the circuit included in the semiconductor device.
  • FIG. 3A, 3B, and 3C are circuit diagrams illustrating an operation example of a circuit included in the semiconductor device.
  • 4A is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device
  • FIG. 4B is a block diagram illustrating a configuration example of the semiconductor device.
  • FIG. 5A is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device
  • FIG. 5A is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device
  • FIG. 5A is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device
  • FIG. 5A is a circuit diagram illustrating a configuration example of
  • FIG. 5B is a block diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 6 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 7 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 8 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 9 is a block diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 11 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 12 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 13 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 14 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 16 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 17 is a circuit diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 18 is a diagram illustrating an example of a hierarchical neural network.
  • FIG. 19 is a block diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 20 is a block diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 20 is a block diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • FIG. 21 is a block diagram illustrating a configuration example of a circuit included in the semiconductor device.
  • 22A and 22B are block diagrams illustrating structural examples of circuits included in the semiconductor device.
  • FIG. 23 is a cross-sectional view illustrating a configuration example of a semiconductor device.
  • FIG. 24 is a cross-sectional view illustrating a configuration example of a semiconductor device.
  • 25A, 25B, and 25C are cross-sectional views illustrating structural examples of transistors.
  • FIG. 26A is a top view illustrating a structural example of a transistor
  • FIGS. 26B and 26C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 27A is a top view illustrating a structural example of a transistor, and FIGS.
  • FIG. 27B and 27C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 28A is a top view illustrating a structural example of a transistor
  • FIGS. 28B and 28C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 29A is a top view illustrating a structural example of a transistor
  • FIGS. 29B and 29C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 30A is a top view illustrating a structural example of a transistor
  • FIGS. 30B and 30C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 31A is a top view illustrating a structural example of a transistor
  • FIG. 31B is a perspective view illustrating a structural example of a transistor.
  • FIG. 32A and 32B are cross-sectional views illustrating structural examples of transistors.
  • FIG. 33A is a top view illustrating a structure example of a capacitor element
  • FIGS. 33B and 33C are cross-sectional perspective views illustrating a structure example of the capacitor element.
  • 34A is a top view illustrating a structure example of a capacitor
  • FIG. 34B is a cross-sectional view illustrating a structure of the capacitor
  • FIG. 34C is a cross-section illustrating a structure example of the capacitor. It is a perspective view.
  • 35A, 35B, 35C, 35D, 35E, 35F, 35G, and 35H are perspective views illustrating examples of electronic devices.
  • 36A and 36B are perspective views illustrating examples of electronic devices.
  • a plurality of embodiments shown below can be appropriately combined. Further, in the case where a plurality of structure examples (including a manufacturing method example, an operation method example, a usage method example, and the like) are given in one embodiment, appropriate combinations of the structure examples with each other and other implementations It is also possible to appropriately combine with one or a plurality of configuration examples described in the embodiment.
  • the power supply potential VDD may be abbreviated as potential VDD, VDD, or the like.
  • potential VDD voltages, circuits, elements, electrodes, wirings, etc.
  • the 1 includes a circuit 15, a circuit 17, and nodes ss, bgc, bw, ww, vx, ot1, wb, vb1, ga, and st.
  • the node ss is electrically connected to the voltage line for supplying the voltage VSS
  • the node bgc is electrically connected to the voltage line for supplying VBGC1.
  • the voltage VSS is a low power supply voltage of the circuit 10 and can be a low level (“L”) voltage applied to the nodes ww, wb, and the like.
  • the high power supply voltage of the circuit 10 is the voltage VDD, which can be a high level (“H”) voltage applied to the nodes ww, wb, and the like.
  • the circuit 15 includes transistors M1 and M2 and a capacitive element C1.
  • the circuit 17 includes transistors M3 to M5 and a capacitor C3.
  • the transistors M1 to M5 are OS transistors having a back gate.
  • the voltage VBGC1 is input to the back gates of the transistors M2, M3, and M5 via the node bgc.
  • the threshold voltage (Vth) of the transistors M2, M3, and M5 can be adjusted by the voltage VBGC1.
  • the transistors M2 to M5 can be switched between the on state and the off state by the voltages of the nodes ww, wb, ga, and st.
  • the circuit 15 has the same circuit configuration as that of the 2T (2-transistor) gain cell.
  • the holding node of the circuit 15 is referred to as a node sn1. That is, the gate of the transistor M1 corresponds to the node sn1.
  • the transistor M1 is a read transistor in the 2T gain cell.
  • Node ot1 is an output node.
  • nodes corresponding to the back gate and the source of the transistor M1 are referred to as nodes mb1 and ms1, respectively.
  • the capacitor element C1 is a storage capacitor for holding the voltage of the node sn1.
  • the node sn1 is capacitively coupled to the node vx by the capacitive element C1.
  • the transistor M2 is an access transistor (also referred to as a write transistor) in the 2T gain cell, and has a function of making the node sn1 and the node bw conductive or nonconductive.
  • the circuit 15 can function as a memory circuit.
  • the node vx is set to “L”, and a voltage corresponding to the data is input to the node bw.
  • the voltage of the node bw is input to the node sn1.
  • the node vx is set to “H”, and the node ms1 is set to a constant potential, for example, VSS.
  • VSS constant potential
  • Vds-Id the circuit 15 can be used as a multiplication circuit.
  • Vds is a drain-source voltage
  • Id is a drain current.
  • the calculation function of the circuit 15 will be described by taking multiplication of w and d as an example.
  • Data corresponding to the multiplier and multiplicand is input to the circuit 15 as a voltage.
  • the voltages corresponding to w and d will be referred to as voltage w and voltage d.
  • the voltage VSS is assumed to be 0 V in order to simply explain the calculation function of the circuit 15.
  • the voltage w is input to the circuit 15. Specifically, the voltage VSS is input to the node vx, and the voltage w is input to the node bw. Next, the node ww is set to “H” to turn on the transistor M2. Thereby, the voltage sn is input to the node sn1. Next, the voltage d is input to the node vx while the node ww is set to “L”. Since the node vx and the node sn1 are capacitively coupled, the voltage of the node sn1 is w + A sn d.
  • a sn is a capacitive coupling coefficient between the node sn1 and the node vx, and depends on the gate capacitance of the transistor M1, the parasitic capacitance of the node sn1, and the like.
  • the drain current Id is expressed by the above equation (1.1) by a granular channel approximation model.
  • ⁇ is a constant determined by carrier mobility, channel length, channel width, and gate capacitance in the semiconductor.
  • Vgs is a gate-source voltage, and Vth is a threshold voltage.
  • the threshold voltage Vth is the maximum slope of the characteristic curve in the Vgs-Id 1/2 characteristic curve in which the voltage Vgs is plotted on the horizontal axis and the square root of the drain current Id is plotted on the vertical axis.
  • the voltage Vgs at the intersection of the tangent line taken and Id 1/2 0 [A].
  • the threshold voltage Vth may refer to the voltage Vgs when Id ⁇ L / W is 1 ⁇ 10 ⁇ 12 [A]. is there. Note that L and W represent the channel length and channel width of the transistor, respectively.
  • the back gate-source voltage (Vbgs) of the transistor M1 is fixed to Vc, and the threshold voltage of the transistor M1 is V T1 .
  • the drain current Id1 (w, d) of the transistor M1 is expressed by the following formula (2.1).
  • the drain current Id1 (w, d) is equal to the current Ipr (w, d) proportional to the product w ⁇ d and the current Iost (not proportional). w, d) and the sum.
  • Equation (2.4) The first term on the right side of Equation (2.4) is the drain current Id1 when the voltage d is 0V, and the second term on the right side is the drain current Id1 when the voltage w is 0V. Therefore, the current Iost (w, d) is expressed by the formula (2.5).
  • the current Ipr (w, d) can be obtained by removing the current Iost (w, d) from the drain current Id1 (w, d).
  • the current Iost (w, d) is referred to as “offset current”.
  • offset cancellation The operation for removing the offset current from the current Id1 (w, d) is referred to as “offset cancellation”.
  • currents I 1 to I 4 are defined as shown in equations (2.6) to (2.9). Then, the current Ipr (w, d) can be obtained by executing the formula (2.10).
  • equation (2.10) The calculation process of equation (2.10) is shown below. Note that hardware for executing the expression (2.10) in the second to fifth embodiments will be described.
  • the circuit 15 can be an analog arithmetic circuit using the Vds-Id characteristic of the transistor M1.
  • V T1 the threshold voltage V T1 is corrected by the circuit 17.
  • the Vbgs of the transistor M1 is adjusted by charging the capacitive element C3 with the drain current Id1. Therefore, the circuit 17 can be referred to as a “circuit programmed by current”.
  • FIG. 2A is a timing chart of threshold voltage correction.
  • 2B to 2D, 3A, and 3B are circuit diagrams illustrating operation examples of the circuit 10 in the period T1 to the period T4 in the timing chart.
  • the transistors M3 to M5 are represented by switches.
  • the following description ignores leakage currents of the transistors M1 to M5, the capacitive elements C1 and C3, and the like.
  • the transistor M2 is turned off, and the voltages of the nodes vx and ot1 are VSS and V1, respectively.
  • the potentials of the nodes ga, wb, and st are “H”, “L”, and “L”, respectively.
  • the transistor M4 is on and the voltage VSS is input to the node ms1.
  • the voltage V0 is input to the node vb1.
  • the nodes ga, wb, and st are set to “L”, “H”, and “H”, respectively.
  • the transistor M4 is turned off and the transistors M3 and M5 are turned on. Since the node vb1 and the node mb1 are in a conductive state, the voltage V0 is input to the node mb1. Further, since the node sn1 and the node ms1 are in a conductive state, the voltage Vgs of the transistor M1 is 0V.
  • the voltage V0 is the threshold voltage V T1 is set to be smaller than 0V, the voltage V1, as the drain current Id1 flows, are set.
  • the drain current Id1 is input to the node ms1, the voltage of the node ms1 rises. Since the transistor M3 is on, the voltage of the node mb1 does not change due to the capacitive coupling of the capacitive element C3 as the voltage of the node ms1 rises. However, since the voltage Vbgs of the transistor M1 is reduced, the threshold voltage V T1 is increased. Eventually, when the threshold voltage V T1 becomes equal to the voltage Vgs of the transistor M1, the drain current Id1 stops flowing as shown in FIG.
  • Vc can be referred to as a voltage Vbgs for setting the threshold voltage V T1 to 0V.
  • the node wb is set to “L”
  • the node st is set to “L”
  • the transistor M3 is turned off
  • the transistor M5 is turned off (see FIG. 3A).
  • each of the node wb and the node st is set to “L” at the same time, but may be set to “L” at different timings.
  • the node ga is set to “H” and the transistor M4 is turned on (see FIG. 3B).
  • the circuit 10 includes the transistor M 1, the transistor M 2, and the capacitor C 1, which have the threshold voltage V T 1 of 0 V, illustrated in FIG. It can be equivalent to the circuit it has.
  • the threshold voltage of the transistors M3 and M5 is preferably increased by the voltage VBGC1 to reduce the off-state current of the transistors M3 and M5.
  • the threshold voltage V T1 can be set to 0V. Since the characteristics of the transistor change depending on the operating temperature, for example, the configuration of the circuit 10 shown in FIG. 1 can suppress fluctuations in calculation results due to changes in the operating temperature. In addition, variations in calculation results in the plurality of circuits 10 can be suppressed.
  • the 4A includes a circuit 15 and a circuit 18.
  • the circuit 18 is a circuit obtained by removing the transistors M4 and M5 from the circuit 17 shown in FIG. 1, and functions as a 1T1C type memory cell.
  • the circuit 18 stores the voltage Vbgs of the transistor M1.
  • a node wx of the circuit 11 illustrated in FIG. 4A corresponds to the node ot1 of the circuit 10 illustrated in FIG.
  • the voltage Vbgs of the transistor M1 is acquired by the internal circuit 17 in order to set the threshold voltage V T1 .
  • the voltage Vbgs of the transistor M1 can be adjusted by the voltage V0t input to the node vb1.
  • FIG. 4B illustrates an example of a semiconductor device for performing temperature correction of the threshold voltage V T1 .
  • a semiconductor device 100 illustrated in FIG. 4B includes a control circuit 101, a temperature sensor 102, a memory device 103, a DAC (digital-analog conversion circuit) 104, driving circuits 106 to 109, a reading circuit 112, and an arithmetic array 113.
  • the arithmetic array 113 is provided with a plurality of circuits 11 in a matrix.
  • wirings WW, WB, BW, VX, WX, and WBGM1 are provided according to the arrangement of the plurality of circuits 11. Note that each of the wirings WW, WB, BW, VX, WX, and WBGM1 is electrically connected to the nodes ww, wb, bw, vx, wx, and vb1 of the circuit 11. Further, the arithmetic array 113 is provided with a circuit for removing the offset current from the output current of the circuit 11.
  • the driving circuits 106 to 109 each have a function of giving a predetermined signal (or voltage) to the wirings WW, WB, BW, VX, and WBGM1.
  • the read circuit 112 is a circuit for reading the calculation result of the circuit 11. For example, the reading circuit 112 generates the voltage Vac_out corresponding to the current flowing through the wiring WX.
  • the storage device 103 stores data DBt corresponding to the voltage V0t.
  • the operating temperature range of the semiconductor device 100 is divided into a plurality of data, and data DBt is obtained for each divided temperature range and stored in the storage device 103.
  • the control circuit 101 controls the entire semiconductor device 100. For example, the control circuit 101 performs control for correcting the threshold voltage V T1 according to the data DTt acquired by the temperature sensor 102.
  • the data DTt represents temperature.
  • the control circuit 101 generates a control signal for the storage device 103 in accordance with the data DTt.
  • the storage device 103 outputs data DBt corresponding to the data DTt according to the control signal.
  • the DAC 104 converts the data DBt into analog data and generates a voltage V0t.
  • the voltage V0t is analog data corresponding to the data DTt, and is a voltage depending on temperature.
  • the voltage V0t is output to the drive circuit 109.
  • the control circuit 101 generates timing signals for the drive circuits 106 and 109.
  • the drive circuits 106 and 109 operate in accordance with the timing signal, and the voltage V0t is input to the node mb1 of the circuit 11.
  • Data DBt can be obtained for each circuit 11. For example, a voltage whose operation result is known is input to the node sn1 of one circuit 11 at the reference temperature Tref. Next, a sufficiently low voltage is input to the node sn1 of the other circuit 11 so that the drain current Id1 does not leak to the wiring WX. Based on the voltage Vac_out read by the reading circuit 112, data DBt at the reference temperature Tref is obtained. Based on the data DBt at the reference temperature Tref, the data DBt is obtained for each temperature range.
  • the temperature dependence of the calculation result of the circuit 11 due to the change of the operating temperature can be suppressed, and the variation in the calculation result among the plurality of circuits 11 can be suppressed.
  • a current source circuit 30 illustrated in FIG. 5A is a unipolar circuit, and includes transistors M11, M12, MA1, and MA2, capacitors C11 and C12, nodes bgc1, cmg, ot3, cm1, cm2, cs1, cs2, dd, ss1.
  • the transistors M11, M12, MA1, and MA2 are OS transistors having a back gate. The back gates of the transistors MA1 and MA2 are electrically connected to the node bgc1.
  • the transistor M11 functions as a part of a current mirror circuit described later.
  • the gate, source, and drain of the transistor M11 are electrically connected to the nodes cmg, ss1, and ot3, respectively.
  • the node ot3 is an output node of the current source circuit 30.
  • the circuit 41 including the capacitor C11 and the transistor MA1 functions as a 1T1C memory cell and stores the voltage Vbgs of the transistor M11, as in the circuit 18 (see FIG. 4A).
  • the capacitive element C11 holds the voltage Vbgs of the transistor M11.
  • the transistor MA1 has a function of conducting or non-conducting between the node cm1 and the back gate of the transistor M11. Switching between the conductive state and the non-conductive state of the transistor MA1 can be performed by the voltage of the node cm2. Note that it is preferable to adjust the back gate voltage of the transistor MA1 and increase the threshold voltage of the transistor MA1 in order to suppress variation in the back gate voltage of the transistor M11 due to leakage of charge held in the capacitor C11.
  • Transistor M12 functions as a current source.
  • the drain and source of the transistor M12 are electrically connected to the nodes dd and ot3, respectively.
  • the back gate and the source of the transistor M12 are electrically connected.
  • the circuit 42 including the capacitive element C12 and the transistor MA2 functions as a 1T1C memory cell and stores the gate-source voltage of the transistor M12, similarly to the circuit 18 (FIG. 4A).
  • the capacitive element C12 holds the voltage Vgs of the transistor M12.
  • the transistor MA2 has a function of bringing the node cs1 and the gate of the transistor M12 into conduction and non-conduction. Switching between the conductive state and the non-conductive state of the transistor MA2 can be performed by the voltage of the node cs2. Note that it is preferable to adjust the back gate voltage of the transistor MA2 and increase the threshold voltage of the transistor MA2 in order to suppress fluctuations in the back gate voltage of the transistor M12 due to leakage of charge held in the capacitor C12.
  • the offset cancel circuit 50 can be configured by electrically connecting the two current source circuits 30.
  • the offset cancel circuit 50 is used to cancel the offset current from the output current of the multiplication circuit according to the first embodiment.
  • a current source circuit 30r In order to distinguish between the two current source circuits 30, one is called a current source circuit 30r.
  • the offset cancel circuit 50 is electrically connected to wiring lines WCS, EN_WBG, WBG, WBGr and voltage lines for supplying voltages VDD, VSS, VBCS, VBGC.
  • Circuits 10 and 10r are electrically connected to the wirings WX and WXr, respectively.
  • the circuit 10r is a replica circuit of the circuit 10 and functions as a reference multiplication circuit.
  • the circuits 10 and 10r are electrically connected to the wiring lines VX and WW and voltage lines that supply the voltages VSS and VBGC.
  • Each of the circuits 10 and 10r is electrically connected to the wirings BW and BWr, respectively.
  • the wiring WCS is electrically connected to the nodes cs2 of the current source circuits 30 and 30r, and the wiring EN_WBG is electrically connected to the nodes cm2 of the current source circuits 30 and 30r.
  • the wiring WBG is electrically connected to the node cm1 of the current source circuit 30, and the wiring WBGr is electrically connected to the node cm1 of the current source circuit 30r.
  • the voltage line for supplying the voltage VDD is electrically connected to the respective nodes dd of the current source circuits 30 and 30r, and the voltage line for supplying the voltage VSS is connected to the respective nodes ss1 of the current source circuits 30 and 30r and the circuit.
  • the voltage lines that are electrically connected to the respective nodes ss 10 and 10r and supply the voltage VBCS are electrically connected to the respective nodes cs1 of the current source circuits 30 and 30r and supply the VBGC.
  • the wiring WX is electrically connected to the node ot3 of the current source circuit 30 and the node wx of the circuit 10, and the wiring WXr is connected to the node ot3 of the current source circuit 30r, the node wx of the circuit 10r, the current source circuit 30, It is electrically connected to each node cmg of 30r.
  • the wiring BW is electrically connected to the node bw of the circuit 10, and the wiring BWr is electrically connected to the node bw of the circuit 10r.
  • a readout circuit 120 is electrically connected to the wiring WX.
  • the read circuit 120 includes nodes inro and npr and a switch S20.
  • Node inro is an input node.
  • the switch S20 has a function of bringing the node inro and the node npr into a conductive state or a non-conductive state.
  • the read circuit 120 may have a function as a current-voltage conversion circuit that generates a voltage corresponding to a current flowing through the node npr.
  • FIGS. 6 and 7 the offset cancel operation will be described by taking the case of multiplying data w and data d as an example.
  • the circuits 10 and 10r By shifting the state of the offset cancel circuit 50, the circuits 10 and 10r from the “initialization state” to the “data d write state”, the offset current is canceled from the output current of the circuit 10, and the product w ⁇ d is obtained.
  • a proportional current Ipr (w, d) can be obtained.
  • FIG. 6 is a circuit diagram for explaining an initialization state
  • FIG. 7 is a circuit diagram for explaining a writing state of data d.
  • FIGS. 6 and 7 show an example in which the switch S20 is configured by an OS transistor having a back gate.
  • the voltage VSS is assumed to be 0V for convenience.
  • Threshold voltage correction Before performing multiplication in the circuit 10, the threshold voltages of the transistors M1, M1r, M11, and M11r are corrected.
  • the threshold voltages of the transistors M1 and M1r are set to 0V. Therefore, the circuits 10 and 10r are represented by the equivalent circuit diagram of FIG. Note that when correcting the threshold voltages of the transistors M1 and M1r, the wiring WCS is set to “H” so that a drain current flows through each of the transistors M12 and M12r.
  • the transistors M11 and M11r constitute a current mirror circuit. Since the transistor M11r is a replica transistor of the transistor M11, ideally, the drain current of the transistor M11r is copied to the transistor M11. However, the transistor M11r and the transistor M11 may not have the same characteristics due to the influence of the manufacturing process and the like. Therefore, before the multiplication in the circuit 10, the voltage Vbgs of the transistors M11r and M11 is adjusted to correct the threshold voltages of the transistors M11r and M11.
  • Vb0 and Vb1 the voltages Vbgs of the transistors M11r and M11 such that the threshold voltages of the transistors M11r and M11 are 0 V are Vb0 and Vb1, respectively.
  • Vb0 to VSS and Vb1 to VSS are input to the wirings WBGr and WBG, respectively.
  • the wiring EN_WBG is set to “H” for a certain period, so that the transistors MA1 and MA1r are turned on.
  • Vb0-VSS and Vb1-VSS are input to the back gates of the transistors M11r and M11, respectively.
  • the initialization operation is an operation for setting a current supplied from the transistors M12r and M12. During the initialization operation, the switch S20 is in an off state.
  • voltages w 0 and w 0 + w are input to the wirings BWr and BW, respectively.
  • voltages w 0 and w 0 + w are written to the nodes sn1r and sn1, respectively.
  • the respective voltages w 0 and w 0 + w are held by the capacitive elements C1r and C1.
  • d 0 is input to the wiring VX.
  • the voltages Vgs of the transistors M1r and M1 become w 0 + A sn d 0 and w 0 + w + A sn d 0 , respectively, so that the currents I 4 and I 3 flow in the transistors M1r and M1 (formula (2. 9) and (2.8)).
  • the wiring WCS is set to “H”, and the transistors MA2r and MA2 are turned on.
  • the transistor M12r is the current I 4 + I 0 which exceeds the current I 4 flows, as a current flows I 3 + I 0 which exceeds the current I 3 to the transistor M12, and the transistors M12r, M12 operates in the saturation region
  • the voltage VBCS, channel lengths, channel widths, and the like of the transistors M12 and M12r are set.
  • the voltage Vgs when the drain current of the transistor M12r is I 4 + I 0 is Vp4
  • the voltage Vgs when the drain current of the transistor M12 is I 3 + I 0 is Vp3.
  • the wiring WCS is set to “L”.
  • the offset cancel circuit 50 is initialized.
  • the voltage Vgs of the transistor M12r is fixed to the voltage Vp4 by the capacitive element C12r, and the voltage Vgs of the transistor M12 is fixed to the voltage Vp3 by the capacitive element C12. Therefore, the current supplied by the transistor M12r is I 4
  • the current supplied by transistor M12 is set to + I 0 and set to I 3 + I 0 .
  • a voltage d 0 + d is input to the wiring VX. Since the transistors M2r and M2 are off, the voltages Vgs of the transistors M1r and M1 are w 0 + A sn (d 0 + d) and w 0 + w + A sn (d 0 + d), respectively. Therefore, each of I 2 and I 1 flows through the transistors M1r and M1 (see formulas (2.7) and (2.6)).
  • the drain current of the transistor M11r becomes I 0 ⁇ (I 2 ⁇ I 4 ), and the drain current of the transistor M11r is copied to the transistor M11.
  • a current ⁇ I 1 + I 3 ⁇ I 4 + I 2 flows through the node npr. That is, a current ⁇ Ipr (w, d) flows through the node npr (see Expression (2.11)).
  • the read circuit 120 converts the current ⁇ Ipr (w, d) into a voltage.
  • the offset cancel circuit 50 it can be from current I 1 generated by the circuit 10, to cancel the offset current to obtain a current proportional to the product w ⁇ d.
  • the current source circuit 30 and the offset cancel circuit 50 described in this embodiment are unipolar circuits, the semiconductor device of one embodiment of the present invention is not limited thereto.
  • the current source circuit 30 or the offset cancel circuit 50 may be configured by combining a source current source and a sink current source of a PMOS circuit or an NMOS circuit.
  • the current source circuit 60 shown in FIG. 8 is a unipolar circuit, and includes transistors M11, M12, M13, MA1, MA2, MA3, MS1, MS2, capacitive elements C11, C12, C13, nodes bgc1, cmg1, cmg2, ot3. , Cm1, cm2, cs1, cs2, cs3, ot3, ot4, pt1, pt2, pt3, po, dd, ss1, and mss.
  • the current source circuit 60 includes transistors M13, MA3, MS1, and MS2, a capacitor C13, nodes cmg1, cmg2, pt1, pt2, pt3, po, and the configuration of the current source circuit 30 illustrated in FIG. In this configuration, cs3, ot3, ot4, and mss are added, and the node cmg is removed.
  • the transistor M11 functions as a part of the current mirror circuit.
  • the gate, source, and drain of the transistor M11 are electrically connected to the nodes cmg1, mss, and ot4, respectively.
  • the node po is an input / output node for monitoring the current flowing through the transistor M11, and the transistor MA3 functions as a switching element for controlling whether to input or output the current to the node po. Therefore, one of the source and the drain of the transistor MA3 is electrically connected to the drain of the transistor M11. The gate of the transistor MA3 is electrically connected to the node pt3.
  • Transistor M12 functions as a current source. Similarly to the current source circuit 30, the drain and the source of the transistor M12 are electrically connected to the nodes dd and ot3. The back gate and the source of the transistor M12 are electrically connected.
  • the transistor M13 functions as a part of the current mirror circuit.
  • the gate, source, and drain of the transistor M13 are electrically connected to the nodes cmg2, ot4, and ot3, respectively.
  • the node ot3 is an output node of the current source circuit 60.
  • the source of the transistor M13 is electrically connected to the drain of the transistor M11, and the drain of the transistor M13 is electrically connected to the source of the transistor M12.
  • the circuit 42 of the current source circuit 60 shown in FIG. 8 stores the gate-source voltage of the transistor M12, similarly to the circuit 42 of the current source circuit 30. Further, the circuit 42 of the current source circuit 60 has a configuration in which a capacitive element C13 is added to the circuit 42 of the current source circuit 30 in order to prevent the charge injection effect.
  • the charge injection effect is a kind of switching noise.
  • the capacitor C13 included in the circuit 42 of the current source circuit 30 has a role of holding charge flowing from the channel formation region of the transistor MA2 when the transistor MA2 is switched from the on state to the off state, and thus the transistor M12 The fluctuation of the gate-source voltage can be prevented.
  • the capacitor C13 it is preferable to use a transistor in which one of the two pairs of electrodes is a gate and the other is a terminal in which a source and a drain are electrically connected.
  • the channel width of MA2 is preferably 0.4 times or more and 0.6 times or less, and more preferably 0.45 times or more and 0.55 times or less.
  • the channel length, not the channel width, may be 0.4 to 0.6 times, more preferably 0.45 to 0.55 times that of the transistor MA2. As a result, the influence of the charge injection effect in the circuit 42 can be reduced.
  • the offset cancel circuit 70 can be configured by electrically connecting the two current source circuits 60.
  • the offset current can be canceled from the output current of the multiplication circuit of the first embodiment more accurately than the offset cancel circuit 70 described in the second embodiment.
  • a current source circuit 60r In order to distinguish the two current source circuits 60, one is called a current source circuit 60r.
  • the offset cancel circuit 70 is electrically connected to voltage lines that supply wirings WCS, WCS2, WBCS, EN_WBG, WBG, WBGr, PO, POr, EN_PO, ENB_PO, MVSSL, MVSSLr, and voltages VDD, VSS, VBGC. .
  • Circuits 10 and 10r are electrically connected to the wirings WX and WXr, respectively.
  • the wirings MVSSL and MVSSLr are voltage lines that supply the voltage MVSS, respectively.
  • the wiring WCS is electrically connected to the nodes cs2 of the current source circuits 60 and 60r, and the wiring WCS2 is electrically connected to the nodes cs3 of the current source circuits 60 and 60r.
  • the WBCS is electrically connected to the respective nodes cs1 of the current source circuits 60 and 60r.
  • the wiring EN_WBG is electrically connected to the respective nodes cm2 of the current source circuits 60 and 60r.
  • the wiring WBG is electrically connected to the node cm1 of the current source circuit 60, and the wiring WBGr is electrically connected to the node cm1 of the current source circuit 60r.
  • the wiring PO is electrically connected to the node po of the current source circuit 60, and the wiring POr is electrically connected to the node po of the current source circuit 60r.
  • the wiring EN_PO is electrically connected to the nodes pt2 and pt3 of the current source circuits 60 and 60r, and the wiring ENB_PO is electrically connected to the nodes pt1 of the current source circuits 60 and 60r.
  • the wiring MVSSL is electrically connected to the node mss of the current source circuit 60, and the wiring MVSSLr is electrically connected to the node mss of the current source circuit 60r.
  • the voltage lines for supplying the voltage VDD are electrically connected to the respective nodes dd of the current source circuits 60 and 60r, and the voltage lines for supplying the voltage VSS are connected to the respective nodes ss1 of the current source circuits 60 and 60r and the circuit.
  • the voltage lines that are electrically connected to the respective nodes ss 10 and 10r and supply VBGC are connected to the respective nodes bgc1 of the current source circuits 60 and 60r and the respective nodes bgc of the circuits 10 and 10r. Electrically connected.
  • the wiring WX is electrically connected to the node ot3 of the current source circuit 60 and the node wx of the circuit 10, and the wiring WXr is connected to the node ot3 of the current source circuit 60r, the node wx of the circuit 10r, the current source circuit 60, 60r is electrically connected to each node cmg2.
  • the wiring BW is electrically connected to the node bw of the circuit 10, and the wiring BWr is electrically connected to the node bw of the circuit 10r.
  • the node ot4 of the current source circuit 60r is electrically connected to the respective nodes cmg1 of the current source circuits 60 and 60r.
  • a readout circuit 120 is electrically connected to the wiring WX.
  • the contents of the reading circuit 120 described in the above embodiment are referred to.
  • FIG. 10 shows an electrical connection configuration of the transistors M11, M13, MA3, MS1, and MS2 of the current source circuit 60 and the transistors M11r, M13r, MA3r, MS1r, and MS2r of the current source circuit 60r.
  • a circuit 41 r is illustrated as a replica circuit of the circuit 41. Focusing on the transistors M11, M11r, M13, and M13r, a cascode current mirror circuit is configured by these transistors. By using the cascode current mirror circuit, current can be copied more accurately than the current mirror circuit including the transistors M11 and M11r shown in FIGS.
  • the voltage MVSS input to the node mss is preferably a low potential and more preferably a negative potential in order to widen the voltage range handled by the cascode current mirror circuit.
  • FIGS. 11 and 12 the offset canceling operation will be described by taking the case of multiplying data w and data d as an example.
  • the offset current is canceled from the output current of the circuit 10, and the product w ⁇ d is obtained.
  • a proportional current Ipr (w, d) can be obtained.
  • FIG. 11 is a circuit diagram for explaining an initialization state
  • FIG. 12 is a circuit diagram for explaining a writing state of data d.
  • Threshold voltage correction >> Incidentally, in the cascode current mirror circuit, since the transistor M11r is a replica transistor of the transistor M11, ideally, the drain current of the transistor M11r is copied to the transistor M11. However, the transistor M11r and the transistor M11 may not have the same characteristics due to the influence of the manufacturing process and the like. First, correction of the threshold voltages of the transistors M11 and M11r in the offset cancel circuit 70 will be described.
  • the wiring EN_PO is set to “H” to turn on the transistors MS1, MS1r, MA3, and MA3r. At this time, since VSS is input to the gates of the transistors M13 and M13r, the transistors M13 and M13r are turned off. Further, the wiring ENB_PO is set to “L”, and the transistors MS2 and MS2r are turned off.
  • the wiring ENB_PO is set to “L”, and the transistors MS2 and MS2r are turned off.
  • the voltages Vbgs of the transistors M11r and M11 are set so that the threshold voltages of the transistors M11r and M11 are 0V.
  • Vbin0 and Vbin1 Vbin1-MVSS and Vbin2-MVSS are input to the wirings WBG and WBGr, respectively.
  • Vbin1-MVSS and Vbin2-MVSS are input to the back gates of the transistors M11r and M11, respectively.
  • the voltage Vbgs of the transistor M11r is fixed to Vbin0 by the capacitor C11r, and the voltage Vbgs of the transistor M11 is fixed to Vbin1 by the capacitor C11.
  • the currents flowing through the wirings MVSSL and MVSSLr may be monitored and the respective voltages Vbgs of the transistors M11r and M11 may be set again.
  • the threshold voltages of the transistors M11r and M11 can be brought close to 0V.
  • the initialization operation is an operation for setting a current supplied from the transistors M12r and M12. During the initialization operation, the switch S20 is in an off state.
  • voltages w 0 and w 0 + w are input to the wirings BWr and BW, respectively.
  • voltages w 0 and w 0 + w are written to the nodes sn1 and sn1r, respectively.
  • the wiring WW is set to “L” and the transistors M2r and M2 are turned off, d 0 is input to the wiring VX.
  • the voltages Vgs of the transistors M1r and M1 become w 0 + A sn d 0 and w 0 + w + A sn d 0 , respectively, so that the currents I 4 and I 3 flow in the transistors M1r and M1 (formula (2. 9) and (2.8)).
  • the wiring WCS is set to “H”, and the transistors MA2r and MA2 are turned on.
  • the transistor M12r is the current I 4 + I 0 which exceeds the current I 4 flows, as a current flows I 3 + I 0 which exceeds the current I 3 to the transistor M12, and the transistors M12r, 12 operates in the saturation region
  • the voltage VBCS, channel lengths, channel widths, and the like of the transistors M12 and M12r are set.
  • the voltage Vgs when the drain current of the transistor M12r is I 4 + I 0 is Vp4, and the voltage Vgs when the drain current of the transistor M12 is I 3 + I 0 is Vp3.
  • the current mirror circuit by the transistors M11r and M11 functions. That is, the transistors M11r and M11 function as a cascode current mirror circuit together with the transistors M13r and M13. Therefore, each current I 0 flows through the transistor M11r, M11.
  • the offset cancel circuit 70 is initialized.
  • the voltage Vgs of the transistor MA2r is fixed to the voltage Vp4 by the capacitor C12r
  • the voltage Vgs of the transistor MA2 is fixed to the voltage Vp3 by the capacitor C12. Therefore, the current supplied by the transistor M12r is I 4.
  • the current supplied by transistor M12 is set to + I 0 and set to I 3 + I 0 .
  • transistors MC1 and MC1r are applied as the capacitive elements C13 and C13r, respectively.
  • the wiring WCS2 functions as a wiring that transmits an inverted signal of a signal sent to the wiring WCS. That is, when the transistors MA2 and MA2r are turned off, “H” is input to the gates of the transistors MC1 and MC1r. This suppresses the charge injection effect by the transistors MA2 and MA2r. For this reason, fluctuations in the voltage of the gates of the transistors M12 and M12r due to the charge injection effect can be reduced as compared with the offset cancel circuit 50, and the currents I 3 + I 0 and I 4 + I 0 flowing through the transistors M12 and M12r, respectively. Can be reduced.
  • a voltage d 0 + d is input to the wiring VX. Since the transistors M2r and M2 are off, the voltages Vgs of the transistors M1r and M1 are w 0 + A sn (d 0 + d) and w 0 + w + A sn (d 0 + d), respectively. Therefore, I 2 and I 1 flow through the transistors M1r and M1 (see formulas (2.7) and (2.6)).
  • the drain current of the transistor M11r becomes I 0 ⁇ (I 2 ⁇ I 4 ), and the drain current of the transistor M11 is copied to the transistor M11.
  • a current ⁇ I 1 + I 3 ⁇ I 4 + I 2 flows through the node npr. That is, a current ⁇ Ipr (w, d) flows through the node npr (see Expression (2.11)).
  • the read circuit 120 converts the current ⁇ Ipr (w, d) into a voltage.
  • the offset cancel circuit 70 it can be from current I 1 generated by the circuit 10, to cancel the offset current to obtain a current proportional to the product w ⁇ d.
  • the offset cancel circuit 80 shown in FIG. 13 is a unipolar circuit, and includes a circuit CS2, a circuit CS3, a circuit CS4, and a switch S21.
  • the circuit CS2 includes transistors M22, M23, and M24, capacitive elements CD3 and CD4, and a terminal ct2.
  • the circuit CS3 includes transistors M27, M28, and M29, and capacitive elements CD7 and CD8.
  • the circuit CS4 includes transistors M32, M33, and M34, capacitive elements CD11 and CD12, and a terminal ct4.
  • the circuit CS2 is a constant current circuit that generates a current output to the terminal ct2
  • the circuit CS3 is a constant current circuit that generates a current output to the terminal ct3.
  • the circuit CS2 has a function of generating a current based on the potential held at the first terminal of the capacitive element CD3 and the first terminal of the capacitive element CD4.
  • the circuit CS3 includes the first terminal of the capacitive element CD7, And a function of generating a current based on the potential held at the first terminal of the capacitor CD8.
  • the circuit CS4 is a current sink circuit that sucks current from the terminal ct4.
  • the circuit CS4 has a function of sucking current through the source and drain of the transistor M32 and the transistor M33 based on the potential held at the first terminal of the capacitive element CD11 and the first terminal of the capacitive element CD12. .
  • the first terminal of the transistor M22 is electrically connected to the voltage line that supplies the voltage VDD
  • the second terminal of the transistor M22 and the back gate are electrically connected to the first terminal of the transistor M23
  • the gate of the transistor M22 is electrically connected to the wiring SW2.
  • the second terminal and back gate of the transistor M23 are electrically connected to the second terminal of the capacitor CD4 and the terminal ct2, and the gate of the transistor M23 is connected to the first terminal of the transistor M24 and the capacitor CD3.
  • the second terminal of the transistor M24 is electrically connected to the wiring VAL for supplying an arbitrary voltage
  • the gate of the transistor M24 is electrically connected to the wiring SW3
  • the second terminal of the capacitor CD3 is connected to the wiring VAL. It is electrically connected to SW3B.
  • the first terminal of the transistor M27 is electrically connected to the voltage line that supplies the voltage VDD
  • the second terminal and the back gate of the transistor M27 are electrically connected to the first terminal of the transistor M28
  • a gate of the transistor M27 is electrically connected to the wiring SW4.
  • the second terminal and back gate of the transistor M28 are electrically connected to the second terminal of the capacitor CD8 and the terminal ct3, and the gate of the transistor M28 is connected to the first terminal of the transistor M29 and the capacitor CD7.
  • the second terminal of the transistor M29 is electrically connected to the wiring VAL for supplying an arbitrary voltage
  • the gate of the transistor M29 is electrically connected to the wiring SW5
  • the second terminal of the capacitor CD7 is connected to the wiring VAL. It is electrically connected to SW5B.
  • the arbitrary voltage given by the wiring VAL is a voltage higher than the voltage VSS.
  • the first terminal of the transistor M32 is electrically connected to the first terminal of the transistor M34 and the terminal ct4, and the second terminal of the transistor M32 is electrically connected to the first terminal of the transistor M33.
  • the gate of the transistor M32 is electrically connected to the wiring SW6.
  • the second terminal of the transistor M33 is electrically connected to a voltage line that supplies the voltage VSS, the back gate of the transistor M33 is electrically connected to the voltage line that supplies the voltage VSS, and the gate of the transistor M33 is The second terminal of the transistor M34, the first terminal of the capacitive element CD11, and the first terminal of the capacitive element CD12 are electrically connected.
  • the gate of the transistor M34 is electrically connected to the wiring SW7
  • the second terminal of the capacitor CD11 is electrically connected to the wiring SW7B
  • the second terminal of the capacitor CD12 is a voltage that supplies the voltage VSS. It is electrically connected to the wire.
  • the first terminal of the switch S21 is electrically connected to the terminal ct2 and the wiring WX, and the second terminal of the switch S21 is electrically connected to the terminal ct3 and the terminal ct4.
  • Each of the wirings SW1 to SW7 is a wiring to which one of a low level potential and a high level potential is applied.
  • the wiring SW3B is a wiring to which an inverted signal of the signal input to the wiring SW3 is input
  • the wiring SW5B is a wiring to which an inverted signal of the signal input to the wiring SW5 is input
  • the wiring SW7B Is a wiring to which an inverted signal of the signal input to the wiring SW7 is input.
  • Capacitance elements CD3, CD7, and CD11 are circuit elements for suppressing the charge injection effect that occurs when the transistors M24, M29, and M34 are turned off. Therefore, the offset cancel circuit 80 operates so that inverted signals of signals input to the gates of the transistors M24, M29, and M34 are input to the second terminals of the capacitive elements CD3, CD7, and CD11.
  • the capacitive elements CD3, CD7, and CD11 it is preferable to use a transistor in which one of the two pairs of electrodes is a gate and the other is a terminal in which a source and a drain are electrically connected.
  • the channel width is preferably 0.4 to 0.6 times the channel width of the transistors M24, M29, and M34, and more preferably 0.45 to 0.55 times.
  • the channel length, not the channel width, may be 0.4 to 0.6 times, more preferably 0.45 to 0.55 times that of the transistors M24, M29, and M34.
  • FIG. 14 is a circuit diagram for explaining the “first operation”
  • FIG. 15 is a circuit diagram for explaining the “second operation”
  • FIG. 16 explains the “third operation”.
  • FIG. 17 is a circuit diagram for explaining the “fourth operation”.
  • the readout circuit 120 and the circuit 10 are illustrated.
  • the read circuit 120 and the circuit 10 are electrically connected to the terminal ct2 of the circuit CS2 of the offset cancel circuit 80. Note that the contents of the above embodiments are referred to for the reading circuit 120 and the circuit 10.
  • the switch S21 is configured by an OS transistor having a back gate.
  • the voltage VSS is assumed to be 0V for convenience.
  • the first operation is an operation for setting the current supplied from the transistor M28 in the circuit CS3.
  • the switch S20 is in an off state and the switch S21 is in an on state.
  • the wiring SW2 is set to “L” and the wiring SW6 is set to “L”, so that the transistor M22 of the circuit CS2 and the transistor M32 of the circuit CS4 are turned off.
  • the wiring BW, the voltage w 0 is input.
  • VSS is first input to the wiring VX.
  • the "H” wiring WW by turning on the transistors M2, the node sn1 voltage w 0 is written.
  • the "L” wires WW after turning off the transistors M2, a voltage d 0 is input to the wiring VX. Accordingly, the voltage Vgs of the transistor M1 becomes w 0 + A sn d 0, and thus the current I 4 flows through the transistor M1 (see Expression (2.9)).
  • the wiring SW4 is set to “H”, the wiring SW5 is set to “H”, and the transistors M27 and M29 are turned on.
  • the voltage supplied from the wiring VAL is set.
  • the drain current of the transistor M28 is illustrated as Vp8 the voltage Vgs when it is I 4.
  • the wiring SW5 is set to “L”. Accordingly, the transistor M29 is turned off, and the voltage Vgs of the transistor M28 is fixed to the voltage Vp8 by the capacitive element CD8. Therefore, the transistor M28 is the current supplied is set to I 4.
  • the capacitor element CD7 is a circuit element for suppressing the charge injection effect that occurs when the transistor M29 is turned off, so that when the transistor M29 is turned off, that is, the wiring SW5 is “L”. Then, the wiring SW5B becomes “H”.
  • the second operation is an operation for setting the current supplied from the transistor M23 in the circuit CS2, and an operation for setting the current drawn by the transistor M33 in the circuit CS4.
  • the switch S20 is in an off state and the switch S21 is in an off state.
  • the voltage w 0 is input to the wiring BW.
  • VSS is first input to the wiring VX.
  • the "H" wiring WW by turning on the transistors M2, the node sn1 voltage w 0 is written.
  • the wiring WW is set to “L” and the transistor M2 is turned off. Note that when the second operation is performed subsequent to the first operation, the voltage w 0 is already written in the node sn1, and thus the above-described write operation is not necessary.
  • the wiring SW2 is set to “H”, the wiring SW3 is set to “H”, and the transistors M22 and M24 are turned on.
  • the voltage supplied from the wiring VAL is set.
  • the voltage Vgs when the drain current of the transistor M23 is I 2 is shown as Vp7.
  • the wiring SW3 is set to “L”. Accordingly, the transistor M24 is turned off, and the voltage Vgs of the transistor M23 is fixed to the voltage Vp7 by the capacitive element CD4. Therefore, the transistor M24 is the current supplied is set to I 2.
  • the capacitive element CD3 is a circuit element for suppressing the charge injection effect that occurs when the transistor M24 is turned off, so that when the transistor M24 is turned off, that is, the wiring SW3 is “L”. Then, the wiring SW3B becomes “H”.
  • the wiring SW6 is set to “H”, the wiring SW7 is set to “H”, and the transistors M32 and M34 are turned on.
  • the transistor M33 has a diode-connected configuration in which the drain and the gate are electrically connected. Therefore, the transistor M33, so that current flows I 4 flowing from the circuit CS3, the voltage Vgs of the transistor M33 is set.
  • the drain current of the transistor M33 is illustrated as Vp9 the voltage Vgs when it is I 4. Further, when the size, structure, etc. of the transistor M33 are the same as those of the transistor M28, Vp9 may be the same voltage as Vp8.
  • the wiring SW7 is set to “L”. Accordingly, the transistor M34 is turned off, and the voltage Vgs of the transistor M33 is fixed to the voltage Vp9 by the capacitive element CD12. Therefore, the transistor M28 is the current supplied is set to I 4.
  • the capacitive element CD11 is a circuit element for suppressing the charge injection effect that occurs when the transistor M34 is turned from the on state to the off state. Therefore, when the transistor M34 is turned off, that is, the wiring SW7 is “L”. Then, the wiring SW7B becomes “H”.
  • the third operation is an operation for setting the current supplied from the transistor M28 in the circuit CS3.
  • the switch S20 is in an off state and the switch S21 is in an on state.
  • the wiring SW2 is set to “L” and the wiring SW6 is set to “L”, and the transistor M22 of the circuit CS2 and the transistor M32 of the circuit CS4 are turned off.
  • a voltage w 0 + w is input to the wiring BW.
  • VSS is first input to the wiring VX.
  • the voltage w 0 + w is written to the node sn1.
  • the wiring WW is set to “L” and the transistor M2 is turned off, d 0 is input to the wiring VX. Accordingly, the voltage Vgs of the transistor M1 becomes w 0 + w + A sn d 0, and thus the current I 3 flows through the transistor M1 (see Expression (2.8)).
  • the wiring SW4 is set to “H”
  • the wiring SW5 is set to “H”
  • the transistors M27 and M29 are turned on.
  • the voltage supplied from the wiring VAL is set.
  • the drain current of the transistor M28 is illustrated as Vp10 the voltage Vgs when it is I 3.
  • the wiring SW5 is set to “L”. Accordingly, the transistor M29 is turned off, and the voltage Vgs of the transistor M28 is fixed to the voltage Vp10 by the capacitive element CD8. Therefore, the transistor M28 is the current supplied is set to I 3.
  • ⁇ 4th operation the read circuit 120 is set using the currents I 2 , I 3 , and I 4 set in the first operation to the third operation in the circuit 10 by setting the current I 1 flowing through the transistor M 1.
  • the current ⁇ I 1 + I 3 ⁇ I 4 + I 2 flows through the node npr.
  • the voltage w 0 + w is input to the wiring BW.
  • VSS is first input to the wiring VX.
  • the voltage w 0 + w is written to the node sn1.
  • the wiring WW is set to “L” and the transistor M2 is turned off, d 0 + d is input to the wiring VX.
  • the voltage Vgs of the transistor M1 becomes (w 0 + w) + A sn (d 0 + d), so that the current I 1 flows in the transistor M1 (see Expression (2.6)).
  • circuit CS2 outputs a current I 2 from the terminal ct2
  • circuit CS3 outputs a current I 3 from the terminal ct3
  • circuit CS4 is sucked out of the current I 2 from the terminal CT4.
  • a current ⁇ I 1 + I 3 ⁇ I 4 + I 2 flows through the node npr. That is, a current ⁇ Ipr (w, d) flows through the node npr (see Expression (2.11)).
  • the read circuit 120 converts the current ⁇ Ipr (w, d) into a voltage.
  • the offset cancel circuit 80 it can be from current I 1 generated by the circuit 10, to cancel the offset current to obtain a current proportional to the product w ⁇ d.
  • An artificial neural network refers to all models that mimic biological neural networks.
  • a neural network has a configuration in which units simulating neurons are connected to each other via units simulating synapses.
  • Synaptic connection strength (also called weighting factor) can be changed by giving existing information to the neural network. In this way, the process of giving existing information to the neural network and determining the coupling strength is sometimes called “learning”.
  • new information can be output based on the connection strength by giving some information to the neural network that has been “learned” (the connection strength is determined).
  • the connection strength is determined.
  • a process of outputting new information based on given information and connection strength may be referred to as “inference” or “cognition”.
  • Examples of neural network models include a hop field type and a hierarchical type.
  • a neural network having a multilayer structure is referred to as a “deep neural network” (DNN), and in this embodiment, a hierarchical neural network having many layers will be described.
  • DNN deep neural network
  • FIG. 18 is a diagram illustrating an example of a hierarchical neural network.
  • the (k ⁇ 1) th layer (here, k is an integer of 2 or more) is a neuron N 1 (k ⁇ 1) as a total of m neurons (where m is an integer of 1 or more ).
  • Thru neurons N m (k ⁇ 1) and the k-th layer is a total of n neurons (where n is an integer of 1 or more), and the neurons N 1 (k) to N n (k ) .
  • the (k ⁇ 1) th layer neurons N 1 (k ⁇ 1) , N i (k ⁇ 1) , N m (k ⁇ 1) , the kth layer neurons N 1 (k) , N j (k) and N n (k) are illustrated, and the other neurons are omitted.
  • a neuron N i (k ⁇ 1) (where i is an integer of 1 to m) outputs an output signal z i (k) and a neuron N j (k) ( Here, j is an integer of 1 to n.)
  • the product of the output signal z i (k ⁇ 1) and the weight coefficient w i (k ⁇ 1) j (k) is input. . Note that the larger the weight coefficient, the larger the signal transmitted and received between the neurons.
  • the signal w m (k ⁇ 1) j (k) ⁇ z m (k ⁇ 1) to be sent to is described as a code, and the description of other signal codes is omitted.
  • the function f (u j (k) ) is an activation function in the hierarchical neural network, and a step function, a linear ramp function, a sigmoid function, or the like can be used. Note that the activation function may be the same in all neurons or may be different. In addition, the output function of the neuron may be the same or different for each layer.
  • FIG. 19 is a block diagram showing a configuration example of an arithmetic circuit.
  • the arithmetic circuit 201A includes an offset cancel circuit 90, a drive circuit 110, a read circuit 120, and a memory cell array MCA.
  • the offset cancel circuit 90 the offset cancel circuit 50 described in the second embodiment or the offset cancel circuit 70 described in the third embodiment can be applied.
  • the memory cell array MCA has m ⁇ 2 memory cells.
  • the memory cells are arranged in a matrix of m rows and 2 columns.
  • the circuit 10 and the circuit 10r described in the above embodiment are applied as memory cells to the first and second columns of the memory cell array MCA shown in FIG.
  • the circuits 10 and 10r in the i-th row are described as circuits 10 [i] and 10r [i], respectively.
  • the readout circuit 120 described in Embodiments 2 and 3 can be applied to the readout circuit 120.
  • Embodiment Mode 3 the electrical connection among the offset cancel circuit 90, the circuits 10 [1] to 10 [m], the circuits 10r [1] to 10r [m], and the reading circuit 120 is described in Embodiment 2.
  • the description of Embodiment Mode 3 is taken into consideration. That is, when the offset cancel circuit 90 is the offset cancel circuit 50, the wiring WX is electrically connected to the node ot3 of the current source circuit 30, and the wiring WXr is electrically connected to the node ot3 of the current source circuit 30r. .
  • the wiring WX is electrically connected to the node ot3 of the current source circuit 60, and the wiring WXr is electrically connected to the node ot3 of the current source circuit 60r. .
  • the wiring WX is electrically connected to each node wx of the circuits 10 [1] to 10 [m] and the node inro of the reading circuit 120, and the wiring WXr is connected to the circuits 10r [1] to 10r [ m] is electrically connected to each node wx.
  • the node ot3, the node wx, and the node inro are not illustrated.
  • the driving circuit 110 has a function of applying a predetermined signal (or voltage) to each node vx of the circuits 10 and 10r via the wiring VX.
  • the arithmetic circuit 201A has m wiring lines VX because the memory cell array MCA has m rows.
  • the i-th row wiring VX is referred to as a wiring VX [i].
  • the driver circuit 110 can be the driver circuit 108 described in Embodiment 1.
  • a weighting coefficient w i (k ⁇ 1) j (k) between the neuron N i (k ⁇ 1) and the neuron N j (k) is used as data w, and a voltage is applied to the node sn1 of the circuit 10 [i].
  • w 0 + w i (k ⁇ 1) j (k) is held, and the voltage w 0 is held at the node sn1 of the circuit 10r [i].
  • Expression (3.7) is obtained by using the signal z i (k ⁇ 1) input from the neuron N i (k ⁇ 1) to the neuron N j (k) , the neuron N i (k ⁇ 1), and the neuron N j ( a weight coefficient w i between k) (k-1) j (k), of the product indicates a current value corresponding to a value obtained by adding from 1 to m for i.
  • the current shown in Expression (2.10) is supplied to the reading circuit 120. Therefore, the current of Expression (3.7) is supplied to the reading circuit 120.
  • Expression (3.1) input to the neuron N j (k) can be obtained.
  • the output signal z j (k) of the neuron N j (k) is output from the readout circuit 120. Can do.
  • FIG. 20 shows a configuration example of another arithmetic circuit different from the arithmetic circuit 201A.
  • the arithmetic circuit 201B includes n offset cancel circuits 90, a memory cell array MCA, and read circuits 120 included in the arithmetic circuit 201A.
  • n offset cancel circuits 90 are described as offset cancel circuits 90 [1] to 90 [n], respectively, and n memory cell arrays MCA are respectively memory cell arrays MCA [1] to MCA [n].
  • the n readout circuits 120 are referred to as readout circuits 120 [1] to 120 [n], respectively.
  • the arithmetic circuit 201B includes a driving circuit 110 similar to the arithmetic circuit 201A.
  • the driving circuit 110 connects the memory cell arrays MCA [1] to MCA [via wirings VX [1] to VX [m]. n] are electrically connected.
  • the arithmetic circuit 201B, the offset cancel circuits 90 [1] and 90 [n], the memory cell arrays MCA [1] and MCA [n], the read circuits 120 [1] and 120 [n], and the drive circuit 110 The circuit 10 [1], the circuit 10 [i], the circuit 10 [m], the circuit 10r [1], the circuit 10r [i], the circuit 10r [m], and the memory cell array MCA [n] included in the memory cell array MCA [1]. ] Are electrically connected to the circuit 10 [1], the circuit 10 [i], the circuit 10 [m], the circuit 10r [1], the circuit 10r [i], the circuit 10r [m], and the offset cancel circuit 90 [1].
  • Wiring WX and wiring WXr connected, wiring WX and wiring WXr electrically connected to offset cancel circuit 90 [n], wiring WX [1], wiring WX [i], wiring WX [m It has shown a block diagram otherwise, wiring, and are omitted code.
  • a plurality of calculations of Formula (3.1) can be performed simultaneously.
  • the calculation of z j (k) is performed by paying attention to the neuron N j (k) in the k-th layer shown in FIG. 18, but the arithmetic circuit 201B shown in FIG. 20 is used.
  • z 1 (k) to z n (k) output from each of the neurons N 1 (k) to neurons N n (k) in the k- th layer shown in FIG. 18 can be calculated simultaneously.
  • a voltage w i (k ) is applied to the node sn1 of the circuit 10 [i] of the memory cell array MCA [1] as a weighting coefficient between the neuron N i (k ⁇ 1) and the neuron N 1 (k).
  • -1) 1 (k) is held, and w 0 is held in the node sn1 of the circuit 10r [i] of the memory cell array MCA [1].
  • the node sn1 of the circuit 10 [i] of the memory cell array MCA [n] has a voltage w i (k ⁇ 1) n ( as a weighting factor between the neurons N i (k ⁇ 1) and the neurons N n (k).
  • the weight between the neuron N i (k ⁇ 1) and the neuron N j (k) is applied to the node sn1 of the circuit 10 [j] of the memory cell array MCA [j].
  • the voltage w i (k ⁇ 1) j (k) is held as a coefficient, and w 0 is held at the node sn1 of the circuit 10r [i] of the memory cell array MCA [1].
  • the readout circuit 120 [1] causes the neuron N 1 (k) to operate.
  • the input u 1 (k) can be calculated.
  • the calculated offset cancel circuit 90 [n], the memory cell array MCA [n], by operating the driving circuit 110, u n to be input to the neuron N n (k) in the read circuit 120 [n] and (k) can do.
  • the readout circuit 120 [j] causes the neuron N j (k) to operate by operating the offset cancel circuit 90 [j], the memory cell array MCA [j], and the drive circuit 110.
  • the input u j (k) can be calculated. After that, z 1 (k) to z n (k) can be obtained from u 1 (k) to u n (k) by the reading circuits 120 [1] to 120 [n], respectively.
  • the arithmetic circuit 201B of FIG. 20 the circuit 10r [1] to 10r [m] each node in sn1 having respective memory cell array MCA [1] to MCA [n] is the voltage w 0 is held Yes. For this reason, the amount of current flowing through each wiring WXr electrically connected to the offset cancel circuits 90 [1] to 90 [n] is equal.
  • the arithmetic circuit 201B in FIG. 20 can be changed to a configuration in which the memory cell arrays MCA [1] to MCA [n] share the circuits 10r [1] to 10r [m].
  • FIG. 20 The arithmetic circuit 201C has a configuration in which the memory cell arrays MCA [1] to MCA [n] are combined into one memory cell array MCA.
  • the memory cell array MCA includes circuits 10 [1,1] to 10 [m, n], and a circuit 10r [i] as a replica circuit corresponding to the circuits 10 [i, 1] to 10 [i, n] for each row. ]. That is, the memory cell array MCA has a configuration in which m ⁇ n circuits 10 and m ⁇ 1 circuits 10r are arranged in an m ⁇ (n + 1) matrix.
  • the offset cancel circuit 90 is electrically connected to the memory cell array MCA via the wiring WX [j].
  • the wiring WX [j] is electrically connected to the circuits 10 [1, j] to 10 [m, j] and the reading circuit 120 [j].
  • the offset cancel circuit 90 illustrated in FIG. 21 can cancel the offset current flowing through each of the wirings WX [1] to WX [n] with reference to the current flowing through the wiring WXr.
  • the arithmetic circuit 201C can calculate u 1 (k) to u n (k) input to each of the neurons N 1 (k) to N n (k) by the same operation as the arithmetic circuit 201B. .
  • FIG. 22A is a block diagram illustrating a configuration example of an arithmetic circuit to which the offset cancel circuit 80 described in the fourth embodiment is applied as the offset cancel circuit.
  • the arithmetic circuit 202A includes an offset cancel circuit 80, a drive circuit 110, a read circuit 120, and a memory cell array MCA.
  • the memory cell array MCA has m ⁇ 1 memory cells.
  • the memory cells are arranged in a matrix of m rows and 1 column.
  • the circuit 10 described in the above embodiment is applied as a memory cell of the memory cell array MCA illustrated in FIG.
  • the circuit 10 in the i-th row is referred to as a circuit 10 [i].
  • the readout circuit 120 described in Embodiment 4 can be applied to the readout circuit 120.
  • Embodiment Mode 4 the electrical connection among the offset cancel circuit 80, the circuits 10 [1] to 10 [m], and the readout circuit 120. That is, the wiring WX is electrically connected to the terminal ct2 of the circuit CS2. The wiring WX is electrically connected to each node wx of the circuits 10 [1] to 10 [m] and the node inro of the reading circuit 120.
  • the drive circuit 110 has a function of applying a predetermined signal (or voltage) to the node vx of the circuit 10 via the wiring VX.
  • the arithmetic circuit 202A has m wirings VX because the memory cell array MCA has m rows.
  • the i-th row wiring VX is referred to as a wiring VX [i].
  • the driver circuit 110 can be the driver circuit 108 described in Embodiment 1.
  • the voltage w 0 is held at the node sn1 of the circuit 10 [i]. Thereafter, by applying a voltage d 0 to the wiring VX [i], the current I 4 shown in the equation (3.6) can be output from the offset cancel circuit 80.
  • the voltage w 0 is held at the node sn1 of the circuit 10 [i].
  • a signal input from the neuron N i (k ⁇ 1) to the neuron N j (k) is set as z i (k ⁇ 1) , and the voltage d 0 + z i (k ⁇ 1 ) is applied to the wiring VX [i].
  • the weight coefficient between the neuron N i (k ⁇ 1) and the neuron N j (k) is set to w i (k ⁇ 1) j (k) , and the circuit 10 [ i] holds the voltage w 0 + w i (k ⁇ 1) j (k) at the node sn1. Thereafter, by applying the voltage d 0 to the wiring VX [i], the current I 3 shown in the equation (3.5) can be output from the offset cancel circuit 80.
  • the voltage w 0 + w i (k ⁇ 1) j (k) is held at the node sn1 of the circuit 10 [i]. Thereafter, by applying a voltage d 0 + z i (k ⁇ 1) to the wiring VX [i], the current I 1 shown in the equation (3.3) can be output from the offset cancel circuit 80. . At this time, the offset current is canceled by the operation of the offset cancel circuit 80.
  • the output signal z j (k) of the neuron N j (k) is output from the readout circuit 120. Can do.
  • FIG. 22B shows a structural example of another arithmetic circuit different from the arithmetic circuit 202A.
  • the arithmetic circuit 202B includes n offset cancel circuits 80 and read circuits 120 included in the arithmetic circuit 202A.
  • the memory cell array MCA of the arithmetic circuit 202B has m ⁇ n circuits 10 and the circuits 10 are arranged in a matrix of m rows and n columns.
  • the n offset cancel circuits 80 are described as offset cancel circuits 80 [1] to 80 [n], respectively, and the n read circuits 120 are read circuits 120 [1] to 120, respectively. [N].
  • the arithmetic circuit 202B includes a driving circuit 110 similar to the arithmetic circuit 202A.
  • the driving circuit 110 is electrically connected to the memory cell array MCA via wirings VX [1] to VX [m]. ing.
  • the wiring VX [i], the wiring VX [m], and the memory cell array MCA are illustrated, and other block diagrams, wirings, and symbols are omitted.
  • a plurality of expressions (3.1) can be calculated simultaneously.
  • z j (k) is calculated by paying attention to the kth layer neuron N j (k) shown in FIG.
  • u 1 (k) to u n (k) input to each of the neurons N 1 (k) to neurons N n (k) in the k- th layer shown in FIG. 18 are calculated simultaneously. can do.
  • the arithmetic circuit included in the semiconductor device of one embodiment of the present invention is not limited to the arithmetic circuit described in this embodiment.
  • the arithmetic circuit included in the semiconductor device according to one embodiment of the present invention can have a structure in which the arithmetic circuit described in this embodiment is changed as appropriate.
  • a semiconductor device illustrated in FIG. 23 includes a transistor 300, a transistor 500, and a capacitor 600.
  • 25A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 25B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 25C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in a channel formation region. Since the transistor 500 has a small off-state current, it is used for a semiconductor device, in particular, the transistors M2 and M3 of the circuit 10, the transistors MA1 and MA2 of the current source circuit 30, the transistors M24, M29, and M34 of the offset cancel circuit 80, and the like. It is possible to retain written data over a long period of time. That is, since the frequency of the refresh operation is low or the refresh operation is not required, the power consumption of the semiconductor device can be reduced.
  • the semiconductor device described in this embodiment includes a transistor 300, a transistor 500, and a capacitor 600 as illustrated in FIG.
  • the transistor 500 is provided above the transistor 300
  • the capacitor 600 is provided above the transistor 300 and the transistor 500.
  • the capacitor 600 may be the capacitor C1 in the circuit 10 or the like.
  • the transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. .
  • the transistor 300 can be used, for example, as the transistor M1 in the above embodiment.
  • the transistor 300 as illustrated in FIG. 25C, the upper surface of the semiconductor region 313 and the side surface in the channel width direction are covered with the conductor 316 with the insulator 315 interposed therebetween.
  • the transistor 300 is of the Fin type, an effective channel width is increased, whereby the on-state characteristics of the transistor 300 can be improved.
  • the contribution of the electric field of the gate electrode can be increased, off characteristics of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or p-type conductivity such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • the transistor 300 illustrated in FIGS. 23A and 23B is an example, and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the structure of the transistor 300 may be similar to that of the transistor 500 including an oxide semiconductor as illustrated in FIG. Note that details of the transistor 500 will be described later.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are stacked in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • silicon oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride oxide refers to a material having a higher nitrogen content than oxygen as its composition.
  • aluminum oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • aluminum nitride oxide refers to a material having a higher nitrogen content than oxygen as its composition.
  • the insulator 322 may have a function as a planarization film that planarizes a step generated by the transistor 300 or the like provided thereunder.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 is preferably formed using a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 into a region where the transistor 500 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 500 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS).
  • TDS temperature programmed desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is calculated by converting the amount of desorption converted into hydrogen atoms per area of the insulator 324 in the range of the surface temperature of the film from 50 ° C. to 500 ° C. in TDS analysis. 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably equal to or less than 0.7 times, more preferably equal to or less than 0.6 times that of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with the capacitor 600 or the conductor 328 connected to the transistor 500, the conductor 330, and the like.
  • the conductor 328 and the conductor 330 function as plugs or wirings.
  • a conductor having a function as a plug or a wiring may be given the same reference numeral by collecting a plurality of structures.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As a material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is possible to reduce the wiring resistance by using a low resistance conductive material which is preferably formed of a low resistance conductive material such as aluminum or copper.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • a conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug connected to the transistor 300 or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are provided in this order.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 360.
  • the conductor 366 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked.
  • a conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 370 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are stacked in this order.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 380.
  • the conductor 386 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen.
  • the semiconductor device has been described above, the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • an insulator 510, an insulator 512, an insulator 514, and an insulator 516 are sequentially stacked.
  • Any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • a film having a barrier property so that hydrogen and impurities do not diffuse from a region where the substrate 311 or the transistor 300 is provided to a region where the transistor 500 is provided for example.
  • a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 500 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the insulator 512 and the insulator 516 can be formed using the same material as the insulator 320.
  • a material having a relatively low dielectric constant to these insulators, parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518 In the insulator 510, the insulator 512, the insulator 514, and the insulator 516, a conductor 518, a conductor included in the transistor 500 (eg, the conductor 503), and the like are embedded. Note that the conductor 518 functions as a plug or a wiring connected to the capacitor 600 or the transistor 300.
  • the conductor 518 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 510 and the conductor 518 in a region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 which is embedded in the insulator 514 and the insulator 516, and the insulator 516 and the conductor 503.
  • An insulator 520 disposed; an insulator 522 disposed on the insulator 520; an insulator 524 disposed on the insulator 522; an oxide 530a disposed on the insulator 524; An oxide 530b disposed over the oxide 530a, a conductor 542a and a conductor 542b disposed separately from each other on the oxide 530b, a conductor 542a and a conductor 542b, and the conductor 542a Insulator 580 in which an opening is formed so as to overlap between conductors 542b, oxide 530c disposed on the bottom and side surfaces of the opening, and insulator disposed on a surface on which oxide 530c is formed
  • the insulator 544 is provided between the oxide 530a, the oxide 530b, the conductor 542a, the conductor 542b, and the insulator 580. It is preferable.
  • the conductor 560 is provided so as to be embedded inside the conductor 560a and the conductor 560a provided inside the insulator 550.
  • a conductor 560b. 25A and 25B, the insulator 574 is preferably provided over the insulator 580, the conductor 560, and the insulator 550.
  • oxide 530a the oxide 530b, and the oxide 530c may be collectively referred to as an oxide 530.
  • the transistor 500 a structure in which three layers of the oxide 530a, the oxide 530b, and the oxide 530c are stacked in the vicinity of the region where the channel is formed is described; however, the present invention is not limited thereto. It is not a thing. For example, a single layer of the oxide 530b, a two-layer structure of the oxide 530b and the oxide 530a, a two-layer structure of the oxide 530b and the oxide 530c, or a stacked structure of four or more layers may be provided.
  • the conductor 560 is illustrated as a two-layer structure; however, the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a stacked structure including three or more layers.
  • the transistor 500 illustrated in FIGS. 23, 25A, and 25B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be disposed in a self-aligned manner between the source electrode and the drain electrode. Therefore, the conductor 560 can be formed without providing a margin for alignment, so that the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of the semiconductor device can be achieved.
  • the conductor 560 is formed in a self-aligned manner in a region between the conductors 542a and 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Accordingly, parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Thus, the switching speed of the transistor 500 can be improved and high frequency characteristics can be obtained.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without being linked.
  • the threshold voltage of the transistor 500 can be higher than 0 V and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when a negative potential is not applied.
  • the conductor 503 is disposed so as to overlap with the oxide 530 and the conductor 560. Accordingly, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. Can do.
  • a transistor structure in which a channel formation region is electrically surrounded by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the conductor 503 has the same structure as that of the conductor 518, and a conductor 503a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and a conductor 503b is further formed inside.
  • the transistor 500 has a structure in which the conductors 503a and 503b are stacked, the present invention is not limited thereto.
  • the conductor 503 may be provided as a single layer or a stacked structure including three or more layers.
  • the conductor 503a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to transmit).
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, and the like
  • the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing the diffusion of oxygen, it can be suppressed that the conductor 503b is oxidized and the conductivity is lowered.
  • the conductor 503b is preferably formed using a highly conductive material mainly containing tungsten, copper, or aluminum. In that case, the conductor 505 is not necessarily provided. Note that although the conductor 503b is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the insulator 520, the insulator 522, and the insulator 524 function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 is preferably an insulator containing more oxygen than oxygen that satisfies the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 524.
  • an insulator containing excess oxygen in contact with the oxide 530 oxygen vacancies in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a thickness of 0.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C.
  • the insulator 522 preferably has a function of suppressing diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen hardly transmits).
  • the insulator 522 have a function of suppressing diffusion of oxygen and impurities so that oxygen included in the oxide 530 does not diffuse to the insulator 520 side. Further, the conductor 503 can be prevented from reacting with the oxygen included in the insulator 524 and the oxide 530.
  • the insulator 522 includes, for example, aluminum oxide, hafnium oxide, aluminum and an oxide containing hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or An insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator functioning as a gate insulating film, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • an insulator including one or both of oxides of aluminum and hafnium which is an insulating material having a function of suppressing diffusion of impurities and oxygen (the oxygen hardly transmits) may be used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses release of oxygen from the oxide 530 and entry of impurities such as hydrogen from the periphery of the transistor 500 to the oxide 530. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • an insulator of a high-k material with silicon oxide or silicon oxynitride, an insulator 520 with a stacked structure that is thermally stable and has a high relative dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer structure.
  • the second gate insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the present invention is not limited to a laminated structure made of the same material, and may be a laminated structure made of different materials.
  • the oxide 530 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) It is preferable to use a metal oxide such as one or more selected from hafnium, tantalum, tungsten, or magnesium.
  • the In-M-Zn oxide that can be used as the oxide 530 is preferably a CAAC-OS or a CAC-OS described in Embodiment 4.
  • an In—Ga oxide or an In—Zn oxide may be used as the oxide 530.
  • the metal oxide that functions as a channel formation region in the oxide 530 preferably has a band gap of 2 eV or more, preferably 2.5 eV or more. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap.
  • the oxide 530 includes the oxide 530a below the oxide 530b, diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b can be suppressed. In addition, by including the oxide 530c over the oxide 530b, diffusion of impurities from the structure formed above the oxide 530c to the oxide 530b can be suppressed.
  • the oxide 530 preferably has a stacked structure of oxides having different atomic ratios of metal atoms.
  • the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M in the metal oxide used for the oxide 530b is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is preferably smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c is preferably lowered.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed.
  • the oxide 530b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is the oxide 530b.
  • the oxide 530a and the oxide 530c have the above structures, the density of defect states at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be reduced. Accordingly, the influence on carrier conduction due to interface scattering is reduced, and the transistor 500 can obtain a high on-state current.
  • a conductor 542a and a conductor 542b functioning as a source electrode and a drain electrode are provided over the oxide 530b.
  • the conductor 542a and the conductor 542b aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium It is preferable to use a metal element selected from iridium, strontium, and lanthanum, an alloy containing the above-described metal element, or an alloy combining the above-described metal elements.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Also, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. A conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable. Furthermore, a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are illustrated as a single-layer structure; however, a stacked structure including two or more layers may be employed.
  • a tantalum nitride film and a tungsten film are preferably stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is stacked on a tungsten film a two-layer structure in which a copper film is stacked on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked on a titanium film, and a tungsten film
  • a two-layer structure in which copper films are stacked may be used.
  • a titanium film or a titanium nitride film and a three-layer structure in which an aluminum film or a copper film is laminated on the titanium film or the titanium nitride film, and a titanium film or a titanium nitride film is further formed thereon, a molybdenum film or
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a region 543a and a region 543b are formed as low resistance regions at and near the interface between the oxide 530 and the conductor 542a (conductor 542b). There is. At this time, the region 543a functions as one of a source region and a drain region, and the region 543b functions as the other of the source region and the drain region. In addition, a channel formation region is formed in a region between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced in some cases.
  • a metal compound layer including a metal contained in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier density in the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low-resistance region.
  • the insulator 544 is provided so as to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided so as to cover a side surface of the oxide 530 and to be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, and the like is used. Can be used. As the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • the insulator 544 it is preferable to use aluminum oxide, hafnium oxide, aluminum, an oxide containing hafnium (hafnium aluminate), or the like, which is an insulator containing one or both of aluminum and hafnium. .
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat treatment in a later step.
  • the insulator 544 is not an essential component in the case where the conductor 542a and the conductor 542b do not have a significant decrease in conductivity even when the material has oxidation resistance or absorbs oxygen. What is necessary is just to design suitably according to the transistor characteristic to request
  • the insulator 544 By including the insulator 544, it is possible to suppress diffusion of impurities such as water and hydrogen contained in the insulator 580 into the oxide 530b through the oxide 530c and the insulator 550. Further, the conductor 560 can be prevented from being oxidized by excess oxygen which the insulator 580 has.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably provided in contact with the inside (upper surface and side surfaces) of the oxide 530c.
  • the insulator 550 is preferably formed using an insulator that contains excess oxygen and from which oxygen is released by heating, like the insulator 524 described above.
  • silicon oxide having excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and voids
  • silicon oxide which has can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • An insulator from which oxygen is released by heating is provided as the insulator 550 so as to be in contact with the top surface of the oxide 530c, so that oxygen can be effectively supplied from the insulator 550 to the channel formation region of the oxide 530b through the oxide 530c. Can be supplied.
  • the concentration of impurities such as water or hydrogen in the insulator 550 is preferably reduced.
  • the thickness of the insulator 550 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide may be provided between the insulator 550 and the conductor 560 in order to efficiently supply excess oxygen included in the insulator 550 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed. Further, oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a stacked structure like the second gate insulating film.
  • problems such as leakage current may occur due to thinning of a gate insulating film. Therefore, an insulator functioning as a gate insulating film is formed using a high-k material, heat
  • the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • it is possible to obtain a laminated structure that is thermally stable and has a high relative dielectric constant.
  • the conductor 560 functioning as the first gate electrode is illustrated as a two-layer structure in FIGS. 25A and 25B, but may have a single-layer structure or a stacked structure including three or more layers. Also good.
  • the conductor 560a has a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom. It is preferable to use a material. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) is preferably used. When the conductor 560a has a function of suppressing the diffusion of oxygen, the conductivity of the conductor 560b can be suppressed from being oxidized by oxygen contained in the insulator 550 and thus reduced.
  • impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom. It is preferable to use
  • tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used as the conductive material having a function of suppressing oxygen diffusion.
  • an oxide semiconductor that can be used for the oxide 530 can be used. In that case, by forming a film of the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced to obtain a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 560b also functions as a wiring, and thus a conductor having high conductivity is preferably used.
  • a conductive material whose main component is tungsten, copper, or aluminum can be used.
  • the conductor 560b may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the above conductive material.
  • the insulator 580 is provided over the conductor 542a and the conductor 542b with the insulator 544 provided therebetween.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, oxide having voids It is preferable to have silicon or resin.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having holes are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. Note that the concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed so as to overlap with a region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, the conductor 560 can be formed without collapsing during the process even when the conductor 560 has a high aspect ratio. Can do.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Accordingly, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like is used as the insulator 574. Can do.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm. Therefore, aluminum oxide formed by a sputtering method can serve as an oxygen supply source and function as a barrier film for impurities such as hydrogen.
  • an insulator 581 functioning as an interlayer film is preferably provided over the insulator 574.
  • the insulator 581 preferably has reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are provided in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductors 540a and 540b are provided to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same structure as a conductor 546 and a conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 is preferably formed using a substance having a barrier property against oxygen or hydrogen. Therefore, the insulator 582 can be formed using a material similar to that of the insulator 514.
  • the insulator 582 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the insulator 586 can be formed using a material similar to that of the insulator 320.
  • parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546, the conductor 548, and the like. Is embedded.
  • the conductor 546 and the conductor 548 function as a plug or a wiring connected to the capacitor 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug connected to the transistor 500 or a wiring.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-described element as a component.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium or a metal nitride film containing the above-described element as a component.
  • titanium nitride film, molybdenum nitride film, tungsten nitride film or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • a conductor 620 is provided so as to overlap with the conductor 610 with the insulator 630 interposed therebetween.
  • the conductor 620 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • An insulator 650 is provided over the conductor 620 and the insulator 630.
  • the insulator 650 can be provided using a material similar to that of the insulator 320.
  • the insulator 650 may function as a planarization film that covers the concave and convex shapes below the insulator 650.
  • the transistor 500 of the semiconductor device described in this embodiment is not limited to the above structure.
  • structural examples that can be used for the transistor 500 will be described.
  • the transistor described below is a modified example of the transistor described above. Therefore, in the following description, different points are mainly described, and the same points may be omitted.
  • FIG. 26A is a top view of the transistor 500A.
  • FIG. 26B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 26C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • a transistor 500A illustrated in FIGS. 26A to 26C includes an insulator 511 functioning as an interlayer film and a conductor 505 functioning as a wiring in addition to the transistor 500 illustrated in FIG. It becomes the composition.
  • the oxide 530c, the insulator 550, and the conductor 560 are provided in the opening provided in the insulator 580 with the insulator 544 interposed therebetween. Be placed. The oxide 530c, the insulator 550, and the conductor 560 are disposed between the conductor 542a and the conductor 542b.
  • An insulator such as TiO 3 (BST) can be used in a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 511 preferably functions as a barrier film that suppresses impurities such as water or hydrogen from entering the transistor 500A from the substrate side. Therefore, the insulator 511 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, and a copper atom (the impurity is difficult to transmit). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the oxygen is difficult to transmit). For example, aluminum oxide, silicon nitride, or the like may be used as the insulator 511. With this structure, impurities such as hydrogen and water can be prevented from diffusing from the substrate side to the transistor 500A side with respect to the insulator 511.
  • the insulator 512 preferably has a lower dielectric constant than the insulator 511.
  • parasitic capacitance generated between the wirings can be reduced.
  • the conductor 505 is formed so as to be embedded in the insulator 512.
  • the height of the upper surface of the conductor 505 and the height of the upper surface of the insulator 512 can be approximately the same.
  • FIG. 26 shows a structure in which the conductor 505 is a single layer, the present invention is not limited to this.
  • the conductor 505 may have a multilayer film structure including two or more layers.
  • the conductor 505 is preferably formed using a highly conductive material whose main component is tungsten, copper, or aluminum.
  • the insulator 514 and the insulator 516 function as interlayer films similarly to the insulator 511 or the insulator 512.
  • the insulator 514 preferably functions as a barrier film that prevents impurities such as water or hydrogen from entering the transistor 500A from the substrate side. With this structure, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 500A side than the insulator 514 can be suppressed.
  • the insulator 516 preferably has a lower dielectric constant than the insulator 514. By using a material having a low dielectric constant as the interlayer film, parasitic capacitance generated between the wirings can be reduced.
  • the insulator 522 preferably has a barrier property.
  • the insulator 522 functions as a layer that suppresses entry of impurities such as hydrogen from the peripheral portion of the transistor 500A to the transistor 500A.
  • the oxide 530 c is preferably provided in the opening provided in the insulator 580 through the insulator 544.
  • the insulator 544 has barrier properties, diffusion of impurities from the insulator 580 into the oxide 530 can be suppressed.
  • a barrier layer may be provided over the conductor 542a and the conductor 542b.
  • a substance having a barrier property against oxygen or hydrogen is preferably used. With this structure, oxidation of the conductors 542a and 542b can be suppressed when the insulator 544 is formed.
  • a metal oxide for example, a metal oxide can be used.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide, is preferably used.
  • silicon nitride formed by a CVD method may be used.
  • the material selection range of the conductor 542a and the conductor 542b can be widened.
  • the conductor 542a and the conductor 542b can be formed using a material having low conductivity but high conductivity such as tungsten or aluminum.
  • a conductor that can be easily formed or processed can be used.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably provided in the opening provided in the insulator 580 through the oxide 530c and the insulator 544.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • low resistance conductive materials such as aluminum and copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • the conductor 540a and the conductor 540b for example, a stacked structure of tantalum nitride, which is a conductor having a barrier property against hydrogen and oxygen, and tungsten having high conductivity is used. Diffusion of impurities from the outside can be suppressed while maintaining conductivity.
  • a semiconductor device including a transistor including an oxide semiconductor with high on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off-state current can be provided.
  • FIG. 27A is a top view of the transistor 500B.
  • FIG. 27B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 27C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • Transistor 500B is a modification of transistor 500A. Therefore, in order to prevent repeated description, differences from the transistor 500A are mainly described.
  • the transistor 500B includes a region where the conductor 542a (conductor 542b), the oxide 530c, the insulator 550, and the conductor 560 overlap with each other. With such a structure, a transistor with high on-state current can be provided. In addition, a transistor with high controllability can be provided.
  • the conductor 560 functioning as the first gate electrode includes a conductor 560a and a conductor 560b over the conductor 560a.
  • the conductor 560a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, and a copper atom, like the conductor 503a.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 560a has a function of suppressing diffusion of oxygen, the selectivity of the material of the conductor 560b can be improved. That is, by including the conductor 560a, oxidation of the conductor 560b can be suppressed and reduction in conductivity can be prevented.
  • the insulator 544 is preferably provided so as to cover the top surface and the side surface of the conductor 560, the side surface of the insulator 550, and the side surface of the oxide 530c.
  • oxidation of the conductor 560 can be suppressed.
  • diffusion of water and impurities such as hydrogen included in the insulator 580 into the transistor 500B can be suppressed.
  • the contact plug of the transistor 500B is different from the configuration of the contact plug of the transistor 500A.
  • an insulator 576a (insulator 576b) having a barrier property is provided between the conductor 546a (conductor 546b) functioning as a contact plug and the insulator 580.
  • oxygen in the insulator 580 can be prevented from reacting with the conductor 546 and the conductor 546 being oxidized.
  • insulator 576a (insulator 576b) having a barrier property
  • the range of selection of materials for conductors used for plugs and wirings can be widened.
  • a low power consumption semiconductor device can be provided by using a metal material having high conductivity while absorbing oxygen for the conductor 546a (conductor 546b).
  • a material having high conductivity while having low oxidation resistance such as tungsten or aluminum can be used.
  • a conductor that can be easily formed or processed can be used.
  • FIG. 28A is a top view of the transistor 500C.
  • FIG. 28B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 28C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • the transistor 500C is a modification of the transistor 500A. Therefore, in order to prevent repeated description, differences from the transistor 500A are mainly described.
  • the conductor 547a is disposed between the conductor 542a and the oxide 530b
  • the conductor 547b is disposed between the conductor 542b and the oxide 530b.
  • the conductor 542a extends beyond the top surface of the conductor 547a (conductor 547b) and the side surface on the conductor 560 side, and has a region in contact with the top surface of the oxide 530b.
  • a conductor that can be used for the conductor 542a and the conductor 542b may be used as the conductor 547a and the conductor 547b.
  • the conductors 547a and 547b are preferably thicker than the conductors 542a and 542b.
  • the transistor 500C illustrated in FIGS. 28A to 28C has the above structure; thus, the conductor 542a and the conductor 542b can be made closer to the conductor 560 than the transistor 500A. Alternatively, the conductor 560 can overlap the end portion of the conductor 542a and the end portion of the conductor 542b. Accordingly, the substantial channel length of the transistor 500C can be shortened, and the on-current and the frequency characteristics can be improved.
  • the conductor 547a (conductor 547b) is preferably provided so as to overlap with the conductor 542a (conductor 542b).
  • the conductor 547a (conductor 547b) functions as a stopper, and the oxide 530b is over-etched. Can be prevented.
  • the transistor 500C illustrated in FIGS. 28A to 28C has a structure in which the insulator 545 is provided in contact with the insulator 544.
  • the insulator 544 preferably functions as a barrier insulating film which suppresses entry of impurities such as water or hydrogen and excess oxygen into the transistor 500C from the insulator 580 side.
  • an insulator that can be used for the insulator 544 can be used.
  • a nitride insulator such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride, or silicon nitride oxide may be used.
  • the transistor 500C illustrated in FIGS. 28A to 28C has a single-layer structure of the conductor 503.
  • an insulating film to be the insulator 516 is formed over the patterned conductor 503, and the upper portion of the insulating film is removed by a CMP method or the like until the upper surface of the conductor 503 is exposed.
  • the flatness of the upper surface of the conductor 503 is preferably improved.
  • the average surface roughness (Ra) of the upper surface of the conductor 503 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the flatness of the insulating layer formed over the conductor 503 can be improved, and the crystallinity of the oxide 530b and the oxide 530c can be improved.
  • FIG. 29A is a top view of the transistor 500D.
  • FIG. 29B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 29C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • Transistor 500D is a modification of the above transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • a transistor 500D illustrated in FIGS. 29A to 29C is different from the transistor 500 and the transistors 500A to 500C in that the conductor 542a and the conductor 542b are not provided and part of the surface of the exposed oxide 530b is provided.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • the conductor 505 having a function as a second gate is also provided as a wiring without providing the conductor 505.
  • the insulator 550 is provided over the oxide 530c, and the metal oxide 552 is provided over the insulator 550.
  • the conductor 560 is provided over the metal oxide 552 and the insulator 570 is provided over the conductor 560.
  • the insulator 571 is provided over the insulator 570.
  • the metal oxide 552 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 552 that suppresses diffusion of oxygen between the insulator 550 and the conductor 560 diffusion of oxygen into the conductor 560 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 530 can be suppressed. Further, oxidation of the conductor 560 due to oxygen can be suppressed.
  • the metal oxide 552 may function as a part of the first gate.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the metal oxide 552.
  • the conductor 560 by forming the conductor 560 by a sputtering method, the electric resistance value of the metal oxide 552 can be reduced to form a conductive layer. This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide 552 may function as a part of the gate insulating film. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 550, the metal oxide 552 is preferably a metal oxide that is a high-k material with a high relative dielectric constant. By setting it as the said laminated structure, it can be set as the laminated structure stable with respect to a heat
  • EOT equivalent oxide thickness
  • the metal oxide 552 is illustrated as a single layer; however, a stacked structure including two or more layers may be used.
  • a metal oxide that functions as part of the gate electrode and a metal oxide that functions as part of the gate insulating film may be stacked.
  • the on-state current of the transistor 500D can be improved without weakening the influence of the electric field from the conductor 560.
  • the distance between the conductor 560 and the oxide 530 is maintained by the physical thickness of the insulator 550 and the metal oxide 552, so that the conductor 560 Leakage current with the oxide 530 can be suppressed. Therefore, by providing a stacked structure of the insulator 550 and the metal oxide 552, the physical distance between the conductor 560 and the oxide 530 and the electric field strength applied from the conductor 560 to the oxide 530 can be reduced. It can be easily adjusted as appropriate.
  • the metal oxide 552 a material obtained by reducing the resistance of an oxide semiconductor that can be used for the oxide 530 can be used.
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • hafnium oxide aluminum
  • hafnium aluminate oxide containing hafnium
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat treatment in a later step.
  • the metal oxide 552 is not an essential component. What is necessary is just to design suitably according to the transistor characteristic to request
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen may be used.
  • impurities such as water or hydrogen and oxygen
  • aluminum oxide or hafnium oxide is preferably used.
  • impurities such as water or hydrogen from above the insulator 570 can be prevented from entering the oxide 530 through the conductor 560 and the insulator 550.
  • the insulator 571 functions as a hard mask.
  • the side surface of the conductor 560 is substantially vertical.
  • the angle formed between the side surface of the conductor 560 and the substrate surface is 75 ° to 100 °, Preferably, it can be set to 80 degrees or more and 95 degrees or less.
  • the insulator 571 may also function as a barrier layer by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 570 is not necessarily provided.
  • insulator 571 By using the insulator 571 as a hard mask, a part of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c is selectively removed, so that these side surfaces are substantially matched. In addition, a part of the surface of the oxide 530b can be exposed.
  • the transistor 500D includes a region 531a and a region 531b in part of the exposed surface of the oxide 530b.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • the formation of the region 531a and the region 531b is performed by introducing an impurity element such as phosphorus or boron into the exposed oxide 530b surface by using, for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment. This can be achieved.
  • an impurity element such as phosphorus or boron
  • an ion implantation method an ion doping method
  • a plasma immersion ion implantation method or a plasma treatment.
  • the “impurity element” in this embodiment and the like refers to an element other than the main component elements.
  • a metal film is formed after part of the surface of the oxide 530b is exposed, and then heat treatment is performed, whereby an element included in the metal film is diffused into the oxide 530b to form the region 531a and the region 531b.
  • the region 531a and the region 531b may be referred to as “impurity region” or “low resistance region”.
  • the region 531a and the region 531b can be formed in a self-alignment manner. Therefore, the region 531a and / or the region 531b does not overlap with the conductor 560, so that parasitic capacitance can be reduced. Further, no offset region is formed between the channel formation region and the source / drain region (the region 531a or the region 531b). By forming the region 531a and the region 531b in a self-alignment manner, an increase in on-state current, a reduction in threshold voltage, an improvement in operating frequency, and the like can be realized.
  • an offset region may be provided between the channel formation region and the source / drain region in order to further reduce the off-state current.
  • the offset region is a region having a high electrical resistivity and is a region where the impurity element is not introduced.
  • the offset region can be formed by introducing the impurity element described above after the insulator 575 is formed.
  • the insulator 575 functions as a mask similarly to the insulator 571 and the like. Therefore, the impurity element is not introduced into the region overlapping with the insulator 575 of the oxide 530b, and the electrical resistivity of the region can be kept high.
  • the transistor 500D includes the insulator 575 on the side surfaces of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c.
  • the insulator 575 is preferably an insulator having a low relative dielectric constant.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having a hole for the insulator 575 because an excess oxygen region can be easily formed in the insulator 575 in a later step.
  • Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator 575 preferably has a function of diffusing oxygen.
  • the transistor 500D includes the insulator 575 and the insulator 544 over the oxide 530.
  • the insulator 544 is preferably formed by a sputtering method. By using a sputtering method, an insulator with few impurities such as water or hydrogen can be formed. For example, aluminum oxide may be used as the insulator 544.
  • an oxide film formed by a sputtering method may extract hydrogen from a deposition target structure. Therefore, the insulator 544 absorbs hydrogen and water from the oxide 530 and the insulator 575, whereby the hydrogen concentration in the oxide 530 and the insulator 575 can be reduced.
  • FIG. 30A is a top view of the transistor 500E.
  • FIG. 30B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 30C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • Transistor 500E is a modification of the above transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the conductors 542a and 542b are not provided, and a region 531a and a region 531b are provided in part of the exposed surface of the oxide 530b.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • an insulator 573 is provided between the oxide 530b and the insulator 544.
  • the region 531a and the region 531b illustrated in FIG. 30B are regions in which the following elements are added to the oxide 530b.
  • the region 531a and the region 531b can be formed by using a dummy gate, for example.
  • a dummy gate may be provided over the oxide 530b, and the dummy gate may be used as a mask, and an element for reducing the resistance of a part of the oxide 530b may be added. That is, the element is added to a region where the oxide 530 does not overlap with the dummy gate, so that the region 531a and the region 531b are formed.
  • an ion implantation method in which an ionized source gas is added by mass separation an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like Can be used.
  • boron or phosphorus is given as an element for reducing the resistance of part of the oxide 530b.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, rare gas, or the like may be used.
  • the rare gas include helium, neon, argon, krypton, and xenon. What is necessary is just to measure the density
  • boron and phosphorus can be added to an Si transistor manufacturing line apparatus in which amorphous silicon, low-temperature polysilicon, or the like is contained in a semiconductor layer. Therefore, by using the manufacturing line apparatus, one of oxides 530b can be added. The resistance of the part can be reduced. That is, part of the Si transistor manufacturing line can be used for the manufacturing process of the transistor 500E.
  • an insulating film to be the insulator 573 and an insulating film to be the insulator 544 may be formed over the oxide 530b and the dummy gate.
  • a CMP (Chemical Mechanical Polishing) process is performed on the insulating film to be the insulator 580.
  • a part of the insulating film is removed to expose the dummy gate.
  • part of the insulator 573 in contact with the dummy gate may be removed. Therefore, the insulator 544 and the insulator 573 are exposed on the side surface of the opening provided in the insulator 580, and the region 531a and the region 531b provided in the oxide 530b are exposed on the bottom surface of the opening. Each part is exposed.
  • an oxide film to be the oxide 530c, an insulating film to be the insulator 550, and a conductive film to be the conductor 560 are sequentially formed in the opening, CMP treatment or the like is performed until the insulator 580 is exposed.
  • the transistor illustrated in FIGS. 30A to 30C is formed by removing part of the oxide film to be the oxide 530c, the insulating film to be the insulator 550, and the conductive film to be the conductor 560. be able to.
  • the insulator 573 and the insulator 544 are not essential components. What is necessary is just to design suitably according to the transistor characteristic to request
  • FIGS. 25A and 25B the structure example in which the conductor 560 functioning as a gate is formed inside the opening of the insulator 580 has been described; A structure in which the insulator is provided above the body can also be used. Structural examples of such a transistor are illustrated in FIGS. 31A, 31B, 32A, and 32B.
  • FIG. 31A is a top view of the transistor
  • FIG. 31B is a perspective view of the transistor.
  • a cross-sectional view taken along line L1-L2 in FIG. 31A is shown in FIG. 32A
  • a cross-sectional view taken along W1-W2 is shown in FIG.
  • 31A, 31B, 32A, and 32B each include a conductor BGE that functions as a back gate and an insulator that functions as a gate insulating film.
  • BGI, oxide semiconductor S, insulator FGI having a function as a gate insulating film, conductor FGE having a function as a front gate, and conductor WE having a function as a wiring are included.
  • the conductor PE has a function as a plug for connecting the conductor WE to the oxide S, the conductor BGE, or the conductor FGE.
  • the oxide semiconductor S includes three layers of oxides S1, S2, and S3 is shown.
  • FIG. 33A to 33C illustrate a capacitor 600A as an example of the capacitor 600 applicable to the semiconductor device illustrated in FIG. 33A is a top view of the capacitor 600A
  • FIG. 33B is a perspective view showing a cross section taken along one-dot chain line L3-L4 of the capacitor 600A
  • FIG. 33C is a diagram of the capacitor 600A. It is the perspective view which showed the cross section in the dashed-dotted line W3-L4.
  • the conductor 610 functions as one of the pair of electrodes of the capacitor 600A, and the conductor 620 functions as the other of the pair of electrodes of the capacitor 600A.
  • the insulator 630 functions as a dielectric sandwiched between the pair of electrodes.
  • the capacitor element 600 ⁇ / b> A is electrically connected to the conductor 546 and the conductor 548 at the lower part of the conductor 610.
  • the conductor 546 and the conductor 548 function as a plug or a wiring for connecting to another circuit element.
  • 33B and 33C, the conductor 546 and the conductor 548 are collectively referred to as a conductor 540.
  • 33A to 33C cover the insulator 586 in which the conductor 546 and the conductor 548 are embedded, the conductor 620, and the insulator 630 for the sake of clarity.
  • the insulator 650 is omitted.
  • the capacitor 600 illustrated in FIG. 23 and the capacitor 600A illustrated in FIGS. 33A to 33C are planar, the shape of the capacitor is not limited thereto.
  • the capacitor 600 may be a cylinder-type capacitor 600B illustrated in FIGS. 34A to 34C.
  • FIG. 34A is a top view of the capacitor 600B
  • FIG. 34B is a cross-sectional view taken along one-dot chain line L3-L4 of the capacitor 600B
  • FIG. 34C is one-dot chain line W3- It is the perspective view which showed the cross section in L4.
  • a capacitor 600B includes an insulator 631 over an insulator 586 in which the conductor 540 is embedded, an insulator 651 having an opening, and a conductor 610 functioning as one of a pair of electrodes. And a conductor 620 functioning as the other of the pair of electrodes.
  • the insulator 586, the insulator 650, and the insulator 651 are omitted for the sake of clarity.
  • the insulator 631 for example, a material similar to that of the insulator 586 can be used.
  • a conductor 611 is embedded in the insulator 631 so as to be electrically connected to the conductor 540.
  • a conductor 611 for example, a material similar to that of the conductor 330 and the conductor 518 can be used.
  • the insulator 651 for example, a material similar to that of the insulator 586 can be used.
  • the insulator 651 has an opening as described above, and the opening overlaps with the conductor 611.
  • the conductor 610 is formed on the bottom and side surfaces of the opening. That is, the conductor 610 overlaps with the conductor 611 and is electrically connected to the conductor 611.
  • an opening is formed in the insulator 651 by an etching method or the like, and then the conductor 610 is formed by a sputtering method, an ALD method, or the like. After that, the conductor 610 formed over the insulator 651 may be removed by the CMP (Chemical Mechanical Polishing) method or the like while leaving the conductor 610 formed in the opening.
  • CMP Chemical Mechanical Polishing
  • the insulator 630 is located on the insulator 651 and on the surface on which the conductor 610 is formed. Note that the insulator 630 functions as a dielectric between the pair of electrodes in the capacitor.
  • the conductor 620 is formed on the insulator 630 so that the opening of the insulator 651 is filled.
  • the insulator 650 is formed so as to cover the insulator 630 and the conductor 620.
  • 34A to 34C can have a higher capacitance value than the planar capacitive element 600A. Therefore, for example, by applying the capacitive element 600B as the capacitive elements C1, C3, C11, C12, CD4, CD8, and CD12 described in the above embodiment, the voltage between the terminals of the capacitive element can be increased for a long time. Can be maintained.
  • CAC-OS Cloud-Aligned Composite Oxide Semiconductor
  • CAAC-OS c-axis Aligned Crystal Oxide Semiconductor
  • the CAC-OS or the CAC-metal oxide has a conductive function in part of the material and an insulating function in part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is an electron serving as carriers. It is a function that does not flow.
  • the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite (metal matrix composite) or a metal matrix composite (metal matrix composite).
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline line semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS), and Examples include amorphous oxide semiconductors.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in terms of distortion.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. This is probably because of this.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as an In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS cannot confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the oxide semiconductor including a CAAC-OS are stable. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
  • the CAAC-OS is stable even at a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when the CAAC-OS is used for the OX transistor, the degree of freedom in the manufacturing process can be increased.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a transistor with high field effect mobility can be realized by using the above oxide semiconductor for a transistor.
  • a highly reliable transistor can be realized.
  • an oxide semiconductor with low carrier density is preferably used.
  • the impurity concentration in the oxide semiconductor film may be decreased and the defect level density may be decreased.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low defect level density and thus may have a low trap level density.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of an alkali metal or an alkaline earth metal in an oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • nitrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be provided by using an oxide semiconductor in which impurities are sufficiently reduced for a channel formation region of a transistor.
  • FIG. 35A illustrates a laptop personal computer which is a type of information terminal device, which includes a housing 5401, a display portion 5402, a keyboard 5403, a pointing device 5404, and the like.
  • FIG. 35B illustrates a smart watch which is a kind of wearable terminal, which includes a housing 5901, a display portion 5902, operation buttons 5903, operation elements 5904, a band 5905, and the like.
  • a display device to which a function as a position input device is added may be used for the display portion 5902.
  • the function as a position input device can be added by providing a touch panel on the display device.
  • the function as a position input device can be added by providing a photoelectric conversion element called a photosensor in a pixel portion of a display device.
  • the operation button 5903 can be provided with any one of a power switch for starting a smart watch, a button for operating a smart watch application, a volume adjustment button, a switch for turning on or off the display portion 5902, and the like.
  • the number of operation buttons 5903 is two, but the number of operation buttons included in the smart watch is not limited thereto.
  • the operation element 5904 functions as a crown for adjusting the time of the smart watch. Further, the operation element 5904 may be used as an input interface for operating the smartwatch application in addition to the time adjustment. Note that the smart watch illustrated in FIG. 35B includes the operation element 5904; however, the present invention is not limited to this and may have a structure without the operation element 5904.
  • a video camera illustrated in FIG. 35C includes a first housing 5801, a second housing 5802, a display portion 5803, operation keys 5804, a lens 5805, a connection portion 5806, and the like.
  • the operation key 5804 and the lens 5805 are provided in the first housing 5801
  • the display portion 5803 is provided in the second housing 5802.
  • the first housing 5801 and the second housing 5802 are connected by a connection portion 5806, and the angle between the first housing 5801 and the second housing 5802 can be changed by the connection portion 5806. is there.
  • the video on the display portion 5803 may be switched in accordance with the angle between the first housing 5801 and the second housing 5802 in the connection portion 5806.
  • FIG. 35D illustrates a cellular phone having an information terminal function, which includes a housing 5501, a display portion 5502, a microphone 5503, a speaker 5504, and operation buttons 5505.
  • a display device to which a function as a position input device is added may be used for the display portion 5502.
  • the function as a position input device can be added by providing a touch panel on the display device.
  • the function as a position input device can be added by providing a photoelectric conversion element called a photosensor in a pixel portion of a display device.
  • the operation button 5505 can be provided with any one of a power switch for starting a mobile phone, a button for operating a mobile phone application, a volume adjustment button, a switch for turning on or off the display portion 5502, and the like.
  • the number of operation buttons 5505 is two, but the number of operation buttons included in the mobile phone is not limited to this.
  • the mobile phone illustrated in FIG. 35D may have a light-emitting device for use in flashlight or lighting.
  • FIG. 35E illustrates a game machine body 7520 and a controller 7522 as stationary game machines.
  • a controller 7522 can be connected to the game machine body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel or stick serving as an input interface other than buttons, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape illustrated in FIG. 35E, and the shape of the controller 7522 may be variously changed depending on the genre of the game.
  • a controller having a shape imitating a gun with a trigger as a button can be used.
  • a controller shaped like a musical instrument or music device can be used.
  • the stationary game machine may be configured to use a game player's gesture and / or voice instead of using a controller, instead of including a camera, a depth sensor, a microphone, and the like.
  • a portable game machine shown in FIG. 35F includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • the portable game machine 5200 illustrated in FIG. 35F is an example, and the arrangement, shape, and number of display portions, buttons, and the like of the portable game machine to which the semiconductor device of one embodiment of the present invention is applied are illustrated in FIGS. It is not limited to the configuration shown in (F).
  • the shape of the housing of the portable game machine is not limited to the structure illustrated in FIG.
  • a stationary game machine a portable game machine, and the like are given as examples of game machines.
  • the semiconductor device of one embodiment of the present invention can be applied to an arcade game machine other than the above. can do.
  • a television device illustrated in FIG. 35G includes a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch and an operation switch), a connection terminal 9006, and the like.
  • the television device can incorporate a display portion 9001 having a large screen, for example, 50 inches or more, or 100 inches or more.
  • the semiconductor device of one embodiment of the present invention can be applied to the vicinity of a driver's seat of an automobile that is a moving body.
  • FIG. 35 (H) is a view showing the periphery of the windshield in the interior of an automobile.
  • FIG. 35H illustrates a display panel 5704 attached to a pillar in addition to the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard.
  • Display panels 5701 to 5703 can provide various information by displaying navigation information, speedometers and tachometers, travel distances, fuel gauges, gear states, air conditioner settings, and the like.
  • the display items, layout, and the like displayed on the display panel can be changed as appropriate according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can complement the view (dead angle) obstructed by the pillar by projecting an image from the imaging means provided on the vehicle body. That is, by displaying an image from the imaging means provided outside the automobile, the blind spot can be compensated and safety can be improved. Also, by displaying a video that complements the invisible part, it is possible to confirm the safety more naturally and without a sense of incongruity.
  • the display panel 5704 can also be used as a lighting device.
  • FIG. 36A illustrates an example of a digital signage (digital signage) that can be attached to a wall.
  • FIG. 36A illustrates a state in which the electronic signboard 6200 is attached to the wall 6201.
  • FIG. 36B illustrates a tablet information terminal having a structure that can be folded.
  • the information terminal illustrated in FIG. 36B includes a housing 5321a, a housing 5321b, a display portion 5322, and operation buttons 5323.
  • the display portion 5322 has a flexible base material, and a structure that can be folded by the base material can be realized.
  • the housing 5321a and the housing 5321b are coupled by a hinge portion 5321c, and the hinge portion 5321c can be folded in half.
  • the display portion 5322 is provided in the housing 5321a, the housing 5321b, and the hinge portion 5321c.
  • the electronic device illustrated in FIGS. 35A to 35C, 35E, 36A, and 36B includes a microphone and a speaker. It may be. With this configuration, for example, a voice input function can be added to the electronic device described above.
  • the electronic devices illustrated in FIGS. 35A, 35B, 35D, 36A, and 36B each include a camera. May be.
  • the electronic devices illustrated in FIGS. 35A to 35F, FIG. 36A, and FIG. 36B each include a sensor (force, displacement, position) inside the housing. , Speed, acceleration, angular velocity, number of revolutions, distance, light, liquid, magnetism, temperature, chemical, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, smell or infrared And the like having a function of measuring the In particular, the mobile phone shown in FIG.
  • 35D is provided with a detection device having a sensor that detects a tilt, such as a gyroscope or an acceleration sensor, so that the orientation of the mobile phone (which direction the mobile phone is relative to the vertical direction)
  • a detection device having a sensor that detects a tilt, such as a gyroscope or an acceleration sensor, so that the orientation of the mobile phone (which direction the mobile phone is relative to the vertical direction)
  • the screen display of the display portion 5502 can be automatically switched according to the orientation of the mobile phone.
  • the electronic devices illustrated in FIGS. 35A to 35F, 36A, and 36B can store biological information such as fingerprints, veins, irises, or voiceprints.
  • the structure which has the apparatus to acquire may be sufficient.
  • an electronic device having a biometric authentication function can be realized.
  • a flexible substrate may be used as the display portion of the electronic device illustrated in FIGS. 35A to 35E and FIG.
  • the display portion may have a structure in which a transistor, a capacitor element, a display element, and the like are provided over a flexible base material.
  • polyethylene terephthalate resin PET
  • polyethylene naphthalate resin PEN
  • polyethersulfone resin PES
  • polyacrylonitrile resin acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate Resins, polyamide resins, polycycloolefin resins, polystyrene resins, polyamideimide resins, polypropylene resins, polyester resins, polyvinyl halide resins, aramid resins, epoxy resins, and the like can be used. These materials may be mixed or laminated.

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Abstract

しきい値電圧の補正によって、演算の精度を高めた半導体装置を提供する。 第１、 第２電流源回路を有する半導体装置であって、 第２電流源回路は、 第１電流源回路と同一の構 成を有する。第１電流源回路は、第１、第２トランジスタと、第１容量素子と、第１乃至第３ノード と、 を有する。 第１トランジスタの第１端子は、 第１ノードに電気的に接続され、 第１トランジスタ のバックゲートは、 第２トランジスタの第１端子と、 第１容量素子の第１端子と、 に電気的に接続さ れている。 第１トランジスタのゲートは、 第２ノードに電気的に接続され、 第１容量素子の第２端子 は、第１トランジスタの第２端子に電気的に接続されている。第１電流源回路の第１ノードは、第１、 第２電流源回路のそれぞれの第２ノードに電気的に接続されている。第１トランジスタのバックゲ ートに補正電圧を書き込むことで、第１トランジスタのしきい値電圧の補正を行う。

Description

半導体装置
　本願明細書では、半導体装置、並びにこれらの動作方法と作製方法等について説明する。例えば、本発明の一形態の技術分野としては、半導体装置、記憶装置、プロセッサ、撮像装置、スイッチ回路（例えば、パワースイッチ、配線スイッチ等）、表示装置（例えば、液晶表示装置、有機エレクトルミネッセンス表示装置等）、発光装置、照明装置、蓄電装置、入力装置等を挙げることができる。又は、それらの動作方法、それらの作製方法、それらの使用方法等を挙げることができる。
　トランジスタに適用可能な半導体として金属酸化物が注目されている。“ＩＧＺＯ”等と呼ばれるＩｎ‐Ｇａ‐Ｚｎ酸化物は、多元系金属酸化物の代表的なものである。ＩＧＺＯに関する研究において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ‐ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（例えば、非特許文献１）。
　チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）は、オフ電流が極小であることが報告されている（例えば、非特許文献１、２）。また、ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタとのＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である（例えば、非特許文献４）。また、特許文献１には、ＯＳトランジスタが用いられたメモリセルを利用して、積和演算を行うことが開示されている。
特開２０１７−１６８０９９号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ‐Ｇａ‐Ｚｎ‐ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ‐Ｇａｌｌｉｕｍ‐Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"Ｌｏｗ　Ｐｏｗｅｒ　ＬＣ　Ｄｉｓｐｌａｙ　Ｕｓｉｎｇ　Ｉｎ‐Ｇａ‐Ｚｎ‐Ｏｘｉｄｅ　ＴＦＴｓ　Ｂａｓｅｄ　ｏｎ　Ｖａｒｉａｂｌｅ　Ｆｒａｍｅ　Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ　Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６—６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ　ｅｔ　ａｌ．，"Ｅｍｂｅｄｄｅｄ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｉｅｓ：Ａ　Ｋｅｙ　Ｅｎａｂｌｅｒ　ｆｏｒ　Ｌｏｗ‐Ｐｏｗｅｒ　ＵＬＳＩ，"ＥＣＳ　Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９—１５６（２０１７）．
　トランジスタの極性は、ｎチャネル型、ｐチャネル型の２種類がある。ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを組み合わせた回路は、相補型回路、ＣＭＯＳ回路などとばれる。他方、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの単一導電型トランジスタのみが用いられた回路は、単極性回路、単一導電型回路などと呼ばれる。ｎチャネル型トランジスタのみが用いられる回路はＮＭＯＳ回路と呼ばれ、ｐチャネル型トランジスタのみが用いられる回路はＰＭＯＳ回路と呼ばれる場合がある。
　Ｓｉトランジスタは、半導体層にドーピングする不純物の種類によってｎチャネル型、ｐチャネル型の極性を選択することができる。一方、例えば、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい。したがって、ＯＳトランジスタで構成される回路はｎチャネル型の単極性回路となる場合が多い。
　単極性回路を構成する場合、トランジスタ数が多くなる傾向があるため、単極性回路の回路規模は、ＣＭＯＳ回路よりも大きくなることがある。また、単極性回路では、トランジスタ数が多くなるため、回路自体の発熱が大きくなって、トランジスタの特性が変化する場合がある。また、単極性回路では、トランジスタ数が多くなるため、回路作製時等におけるトランジスタの特性（特に、しきい値電圧など）のばらつきが大きくなる場合がある。
　本発明の一態様は、単極性回路である半導体装置を提供することを課題の一とする。また、本発明の一態様は、演算処理が可能な半導体装置を提供することを課題の一とする。また、本発明の一態様は、トランジスタのしきい値電圧を補正することで演算の精度を高めた半導体装置を提供することを課題の一とする。また、本発明の一態様は、環境の温度による影響を低減した半導体装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１電流源回路と、第２電流源回路と、を有し、第２電流源回路は、第１電流源回路と同一の構成を有し、第１電流源回路は、第１乃至第４トランジスタと、第１容量素子と、第２容量素子と、第１乃至第３ノードと、を有し、第１トランジスタの第１端子は、第２トランジスタの第１端子と、第１ノードと、に電気的に接続され、第１トランジスタのバックゲートは、第３トランジスタの第１端子と、第１容量素子の第１端子と、に電気的に接続され、第３トランジスタの第２端子は、第２ノードに電気的に接続され、第１トランジスタのゲートは、第３ノードに電気的に接続され、第１容量素子の第２端子は、第１トランジスタの第２端子に電気的に接続され、第２トランジスタのゲートは、第４トランジスタの第１端子と、第２容量素子の第１端子と、に電気的に接続され、第２容量素子の第２端子は、第２トランジスタの第１端子に電気的に接続され、第１電流源回路は、第３トランジスタがオン状態のときに、第２ノードから第１トランジスタのバックゲートに第１補正電圧を書き込んで、第１トランジスタのしきい値電圧を変動させる機能と、第３トランジスタがオフ状態のときに、第１容量素子によって第１トランジスタの第２端子とバックゲートとの間の電圧を保持する機能と、を有し、第１電流源回路の第１ノードは、第１電流源回路の第３ノードと、第２電流源回路の第３ノードと、に電気的に接続されている、半導体装置である。
（２）
　又は、本発明の一態様は、第１電流源回路と、第２電流源回路と、を有し、第２電流源回路は、第１電流源回路と同一の構成を有し、第１電流源回路は、第１乃至第５トランジスタと、第１容量素子と、第２容量素子と、第１乃至第５ノードと、を有し、第１トランジスタの第１端子は、第５トランジスタの第１端子と、第５ノードと、に電気的に接続され、第２トランジスタの第１端子は、第５トランジスタの第２端子と、第１ノードと、に電気的に接続され、第１トランジスタのバックゲートは、第３トランジスタの第１端子と、第１容量素子の第１端子と、に電気的に接続され、第３トランジスタの第２端子は、第２ノードに電気的に接続され、第１トランジスタのゲートは、第３ノードに電気的に接続され、第１容量素子の第２端子は、第１トランジスタの第２端子に電気的に接続され、第５トランジスタのゲートは、第４ノードに電気的に接続され、第２トランジスタのゲートは、第４トランジスタの第１端子と、第２容量素子の第１端子と、に電気的に接続され、第２容量素子の第２端子は、第２トランジスタの第１端子に電気的に接続され、第１電流源回路は、第３トランジスタがオン状態のときに、第２ノードから第１トランジスタのバックゲートに第１補正電圧が書き込まれることで、第１トランジスタのしきい値電圧を変動させる機能と、第３トランジスタがオフ状態のときに、第１容量素子によって第１トランジスタの第２端子とバックゲートとの間の電圧を保持する機能と、を有し、第１電流源回路の第１ノードは、第１電流源回路の第４ノードと、第２電流源回路の第４ノードと、に電気的に接続され、第１電流源回路の第５ノードは、第１電流源回路の第３ノードと、第２電流源回路の第３ノードと、に電気的に接続されている、半導体装置である。
（３）
　又は、本発明の一態様は、上記（２）の構成において、第１電流源回路は、第６トランジスタを有し、第６トランジスタの第１端子は、第１トランジスタの第１端子に電気的に接続され、第５トランジスタをオフ状態にし、第６トランジスタをオン状態にして、第１トランジスタの第２端子と第６トランジスタの第２端子との間に流れる電流をモニターすることで、電流に応じて第１補正電圧を定める機能を有する、半導体装置である。
（４）
　又は、本発明の一態様は、上記（１）乃至（３）のいずれか一の構成において、第１回路と、第２回路と、読み出し回路を有し、第１回路は、第１電流源回路の第１ノードに電気的に接続され、第２回路は、第２電流源回路の第１ノードに電気的に接続され、読み出し回路は、第２電流源回路の第１ノードに電気的に接続され、第１回路は、第１電流源回路の第１ノードから第１電流、又は第２電流を吸出する機能を有し、第２回路は、第２電流源回路の第１ノードから第３電流、又は第４電流を吸出する機能を有し、第１電流源回路の第２トランジスタは、第１電流源回路の第１ノードから第１電流が吸出されたときに、第１電流源回路の第２トランジスタのゲート‐ソース電圧に応じた、第５電流を流す機能を有し、第１電流源回路の第１トランジスタは、第１電流源回路の第１ノードから第１電流が吸出されたときに、第５電流と第１電流との第１差分電流を流す機能と、第１電流源回路の第１ノードから第２電流が吸出されたときに、第５電流と第２電流との第２差分電流を流す機能と、を有し、第２電流源回路の第１トランジスタは、第１電流源回路の第１ノードから第１電流が吸出されたときに、第１差分電流を流す機能と、第１電流源回路の第１ノードから第２電流が吸出されたときに、第２差分電流を流す機能と、を有し、第２電流源回路の第２トランジスタは、第２電流源回路の第１ノードから第３電流及び第１差分電流が吸出されたときに、第２電流源回路の第２トランジスタのゲート‐ソース電圧に応じた、第６電流を流す機能を有し、第１電流源回路の第１ノードから吸出されている第１電流が第２電流に変動し、かつ第２電流源回路の第１ノードから吸出されている第３電流が第４電流に変動したとき、読み出し回路は、第６電流から、第２差分電流と第４電流との和を差し引いた第７電流を吸出する機能を有する、半導体装置である。
（５）
　又は、本発明の一態様は、上記（４）の構成において、第２回路は、第１回路と同一の構成を有し、第１回路は、第７トランジスタと、第８トランジスタと、第３容量素子と、を有し、第７トランジスタのゲートは、第８トランジスタの第１端子と、第３容量素子の第１端子と、に電気的に接続され、第１回路の第７トランジスタの第１端子は、第１電流源回路の第１ノードに電気的に接続され、第２回路の第７トランジスタの第１端子は、第２電流源回路の第１ノードに電気的に接続され、第１回路の第７トランジスタは、第１回路の第７トランジスタのゲートに第１電位が印加され、かつ第３容量素子の第２端子に第２電位が印加されたときに、第１電流を流す機能と、第１回路の第７トランジスタのゲートに第１電位が印加され、かつ第３容量素子の第２端子に第３電位が印加されたときに、第２電流を流す機能と、を有し、第２回路の第７トランジスタは、第２回路の第７トランジスタのゲートに第４電位が印加され、かつ第３容量素子の第２端子に第２電位が印加されたときに、第３電流を流す機能と、第２回路の第７トランジスタのゲートに第４電位が印加され、かつ第３容量素子の第２端子に第３電位が印加されたときに、第４電流を流す機能と、を有し、第１電位と第４電位との差は、第１データに応じた電位差であり、第２電位と第３電位との差は、第２データに応じた電位差であり、第７電流は、第１データと第２データとの積に応じた電流である、半導体装置である。
（６）
　又は、本発明の一態様は、上記（５）の構成において、第１回路は、第９トランジスタと、第４容量素子と、を有し、第７トランジスタは、バックゲートを有し、第７トランジスタのバックゲートは、第９トランジスタの第１端子と、第４容量素子の第１端子と、に電気的に接続され、第４容量素子の第２端子は、第７トランジスタの第２端子に電気的に接続され、第１回路は、第９トランジスタがオン状態のときに、第９トランジスタの第２端子から第７トランジスタのバックゲートに第２補正電圧を書き込んで、第７トランジスタのしきい値電圧を変動させる機能と、第９トランジスタがオフ状態のときに、第４容量素子によって第７トランジスタの第２端子とバックゲートとの間の電圧を保持する機能と、を有する、半導体装置である。
（７）
　又は、本発明の一態様は、上記（１）乃至（６）のいずれか一の構成において、第１電流源回路は、第５容量素子を有し、第５容量素子の第１端子は、第２トランジスタのゲートに電気的に接続されている、半導体装置である。
（８）
　又は、本発明の一態様は、上記（１）乃至（６）のいずれか一の構成において、第１回路は、第１０トランジスタを有し、第１０トランジスタのソースとドレインとは、互いに電気的に接続され、第１０トランジスタのゲート、又は、ソースの一方は、第２トランジスタのゲートに電気的に接続され、第１０トランジスタのチャネル幅は、第４トランジスタのチャネル幅の０．５倍以下である、半導体装置である。
（９）
　又は、本発明の一態様は、上記（１）乃至（８）のいずれか一の半導体装置に含まれている全てのトランジスタは、チャネル形成領域に金属酸化物を有し、かつ互いに同一の極性である、半導体装置である。
　本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた半導体ウェハ、チップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　本明細書において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
　ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
　本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものでなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
　本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
　図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本発明の一態様によって、単極性回路である半導体装置を提供するができる。また、本発明の一態様によって、演算処理が可能な半導体装置を提供することができる。また、本発明の一態様によって、トランジスタのしきい値電圧を補正することで演算の精度を高めた半導体装置を提供することができる。また、本発明の一態様によって、環境の温度による影響を低減した半導体装置を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は半導体装置に含まれる回路の構成例を示す回路図である。 図２（Ａ）は半導体装置に含まれる回路の動作例を説明するタイミングチャートであり、図２（Ｂ）、（Ｃ）、（Ｄ）は半導体装置に含まれる回路の動作例を説明する回路図である。 図３（Ａ）、（Ｂ）、（Ｃ）は半導体装置に含まれる回路の動作例を説明する回路図である。 図４（Ａ）は半導体装置に含まれる回路の構成例を示す回路図であり、図４（Ｂ）は半導体装置の構成例を示すブロック図である。 図５（Ａ）は半導体装置に含まれる回路の構成例を示す回路図であり、図５（Ｂ）は半導体装置に含まれる回路の構成例を示すブロック図である。 図６は半導体装置に含まれる回路の構成例を示す回路図である。 図７は半導体装置に含まれる回路の構成例を示す回路図である。 図８は半導体装置に含まれる回路の構成例を示す回路図である。 図９は半導体装置に含まれる回路の構成例を示すブロック図である。 図１０は半導体装置に含まれる回路の構成例を示す回路図である。 図１１は半導体装置に含まれる回路の構成例を示す回路図である。 図１２は半導体装置に含まれる回路の構成例を示す回路図である。 図１３は半導体装置に含まれる回路の構成例を示す回路図である。 図１４は半導体装置に含まれる回路の構成例を示す回路図である。 図１５は半導体装置に含まれる回路の構成例を示す回路図である。 図１６は半導体装置に含まれる回路の構成例を示す回路図である。 図１７は半導体装置に含まれる回路の構成例を示す回路図である。 図１８は階層型のニューラルネットワークの例を説明する図である。 図１９は半導体装置に含まれる回路の構成例を示すブロック図である。 図２０は半導体装置に含まれる回路の構成例を示すブロック図である。 図２１は半導体装置に含まれる回路の構成例を示すブロック図である。 図２２（Ａ）、（Ｂ）は半導体装置に含まれる回路の構成例を示すブロック図である。 図２３は半導体装置の構成例を示す断面図である。 図２４は半導体装置の構成例を示す断面図である。 図２５（Ａ）、（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図２６（Ａ）はトランジスタの構造例を示す上面図であり、図２６（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図２７（Ａ）はトランジスタの構造例を示す上面図であり、図２７（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図２８（Ａ）はトランジスタの構造例を示す上面図であり、図２８（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図２９（Ａ）はトランジスタの構造例を示す上面図であり、図２９（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図３０（Ａ）はトランジスタの構造例を示す上面図であり、図３０（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図３１（Ａ）はトランジスタの構造例を示す上面図であり、図３１（Ｂ）はトランジスタの構造例を示す斜視図である。 図３２（Ａ）、（Ｂ）はトランジスタの構造例を示す断面図である。 図３３（Ａ）は容量素子の構造例を示す上面図であり、図３３（Ｂ）、（Ｃ）は容量素子の構造例を示す断面斜視図である。 図３４（Ａ）は容量素子の構造例を示す上面図であり、図３４（Ｂ）は容量素子の構造例を示す断面図であり、図３４（Ｃ）は容量素子の構造例を示す断面斜視図である。 図３５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）は電子機器の一例を示す斜視図である。 図３６（Ａ）、（Ｂ）は電子機器の一例を示す斜視図である。
　以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
　図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
（実施の形態１）
　本実施の形態では、半導体装置に含まれる、データ記憶機能を備える単極性回路について説明する。
　図１に示す回路１０は回路１５、回路１７、ノードｓｓ、ｂｇｃ、ｂｗ、ｗｗ、ｖｘ、ｏｔ１、ｗｂ、ｖｂ１、ｇａ、ｓｔを有する。ノードｓｓは電圧ＶＳＳの供給用の電圧線に電気的に接続され、ノードｂｇｃはＶＢＧＣ１の供給用の電圧線に電気的に接続されている。電圧ＶＳＳは、回路１０の低電源電圧であり、ノードｗｗ、ｗｂ等に印加される低レベル（“Ｌ”）の電圧とすることができる。なお、回路１０の高電源電圧は電圧ＶＤＤであり、ノードｗｗ、ｗｂ等に印加される高レベル（“Ｈ”）の電圧とすることができる。
　回路１５はトランジスタＭ１、Ｍ２、容量素子Ｃ１を有する。回路１７はトランジスタＭ３乃至Ｍ５、容量素子Ｃ３を有する。トランジスタＭ１乃至Ｍ５は、バックゲートを有するＯＳトランジスタである。トランジスタＭ２、Ｍ３、Ｍ５のバックゲートは、ノードｂｇｃを介して、電圧ＶＢＧＣ１が入力される。電圧ＶＢＧＣ１によって、トランジスタＭ２、Ｍ３、Ｍ５のしきい値電圧（Ｖｔｈ）を調節することが可能である。トランジスタＭ２乃至Ｍ５のオン状態、オフ状態の切替えは、ノードｗｗ、ｗｂ、ｇａ、ｓｔの電圧によって行うことができる。
　回路１５は、２Ｔ（２トランジスタ）ゲインセルと同じ回路構成をもつ。本明細書では、回路１５の保持ノードをノードｓｎ１と呼ぶ。つまり、トランジスタＭ１のゲートがノードｓｎ１に対応する。トランジスタＭ１は、２Ｔゲインセルにおける読出しトランジスタである。ノードｏｔ１は、出力ノードである。ここでは、トランジスタＭ１のバックゲートおよびソースに対応するノードをそれぞれ、ノードｍｂ１、ｍｓ１と呼ぶ。
　容量素子Ｃ１はノードｓｎ１の電圧を保持するための保持容量である。容量素子Ｃ１によって、ノードｓｎ１はノードｖｘと容量結合している。トランジスタＭ２は２Ｔゲインセルにおけるアクセストランジスタ（書込みトランジスタとも呼ばれる）であり、ノードｓｎ１とノードｂｗとの間を導通させる、又は非導通にする機能を有する。
　回路１５は記憶回路として機能させることができる。データを書き込むには、例えば、ノードｖｘを“Ｌ”にし、ノードｂｗにデータに対応する電圧を入力する。次に、トランジスタＭ２をオンにすることで、ノードｂｗの電圧がノードｓｎ１に入力される。データを読出す場合は、ノードｖｘを“Ｈ”にし、ノードｍｓ１を定電位、例えばＶＳＳにする。これによって、トランジスタＭ１には、ノードｓｎ１の電圧に依存したドレイン電流が流れるため、ノードｏｔ１の電圧は、トランジスタＭ１のドレイン電流に応じて変化するため、ノードｏｔ１の電圧を検知することで、データを読み出すことができる。
　トランジスタＭ１のＶｄｓ‐Ｉｄ特性を利用することで、回路１５を乗算回路として用いることができる。なお、Ｖｄｓはドレイン‐ソース間電圧であり、Ｉｄはドレイン電流である。
　ｗとｄとの乗算を例に、回路１５の演算機能を説明する。乗数および被乗数に対応するデータは電圧として回路１５に入力される。便宜的に、ｗ、ｄに対応する電圧を電圧ｗ、電圧ｄと呼ぶこととする。なお、回路１５の演算機能を簡易的に説明するため、電圧ＶＳＳは０Ｖとする。
　まず、電圧ｗを回路１５に入力する。具体的には、ノードｖｘに電圧ＶＳＳを入力し、ノードｂｗに電圧ｗを入力する。次いで、ノードｗｗを“Ｈ”にしてトランジスタＭ２をオンにする。これにより、ノードｓｎ１は電圧ｗが入力される。次に、ノードｗｗを“Ｌ”にした状態で、ノードｖｘに電圧ｄを入力する。ノードｖｘとノードｓｎ１とは、容量結合しているため、ノードｓｎ１の電圧は、ｗ＋Ａｓｎｄとなる。ここで、Ａｓｎはノードｓｎ１とノードｖｘ間の容量結合係数であり、トランジスタＭ１のゲート容量、ノードｓｎ１の寄生容量などに依存する。
Figure JPOXMLDOC01-appb-M000001
　トランジスタが飽和領域で動作している場合、ドレイン電流Ｉｄは、グラジュアルチャネル近似モデルによって上記の式（１．１）で表される。βは、半導体中のキャリア移動度、チャネル長、チャネル幅、およびゲート容量によって決まる定数である。Ｖｇｓはゲート‐ソース間電圧であり、Ｖｔｈはしきい値電圧である。
　なお、本明細書等において、しきい値電圧Ｖｔｈとは、電圧Ｖｇｓを横軸、ドレイン電流Ｉｄの平方根を縦軸にプロットしたＶｇｓ‐Ｉｄ１／２特性曲線において、当該特性曲線の最大傾きをとる接線と、Ｉｄ１／２＝０［Ａ］との交点における電圧Ｖｇｓである。又は、トランジスタのチャネル長／チャネル幅の比がＬ／Ｗであるとき、しきい値電圧Ｖｔｈは、Ｉｄ×Ｌ／Ｗが１×１０−１２［Ａ］であるときの電圧Ｖｇｓを指す場合がある。なお、Ｌ、Ｗはそれぞれトランジスタのチャネル長、チャネル幅を表す。
　便宜的に、トランジスタＭ１のバックゲート‐ソース間電圧（Ｖｂｇｓ）はＶｃに固定され、トランジスタＭ１のしきい値電圧はＶＴ１であるとする。トランジスタＭ１が飽和領域で動作し、かつ電圧Ｖｇｓがｗ＋Ａｓｎｄである場合、トランジスタＭ１のドレイン電流Ｉｄ１（ｗ，ｄ）は下記の式（２．１）で表される。
Figure JPOXMLDOC01-appb-M000002
　ドレイン電流Ｉｄ１（ｗ，ｄ）は、次の式（２．２）乃至（２．４）に示すように、積ｗ・ｄに比例する電流Ｉｐｒ（ｗ，ｄ）と、比例しない電流Ｉｏｓｔ（ｗ，ｄ）との和で表される。
Figure JPOXMLDOC01-appb-M000003
　式（２．４）の右辺第１項は電圧ｄが０Ｖのときのドレイン電流Ｉｄ１であり、右辺第２項は電圧ｗが０Ｖのときのドレイン電流Ｉｄ１である。よって、電流Ｉｏｓｔ（ｗ，ｄ）は、式（２．５）で表される。
Figure JPOXMLDOC01-appb-M000004
　ドレイン電流Ｉｄ１（ｗ，ｄ）から電流Ｉｏｓｔ（ｗ，ｄ）を除くことで、電流Ｉｐｒ（ｗ，ｄ）を取得することができる。本明細書等では、電流Ｉｏｓｔ（ｗ，ｄ）を「オフセット電流」と呼ぶこととする。また、電流Ｉｄ１（ｗ，ｄ）からオフセット電流を除くための動作を「オフセットキャンセル」と呼ぶ。
　例えば、式（２．６）乃至（２．９）に示すように、電流Ｉ１乃至Ｉ４を定義する。そして、式（２．１０）を実行することで、電流Ｉｐｒ（ｗ，ｄ）を得ることができる。
Figure JPOXMLDOC01-appb-M000005
　以下に式（２．１０）の計算過程を示す。なお、実施の形態２乃至実施の形態５において、式（２．１０）を実行するためのハードウエアを説明する。
Figure JPOXMLDOC01-appb-M000006
　回路１５は、トランジスタＭ１のＶｄｓ‐Ｉｄ特性を利用したアナログ演算回路とすることができる。ところで、複数の回路１５を用いて演算を行う場合、それぞれの回路１５のしきい値電圧ＶＴ１にばらつきが現れることがあるため、当該演算の精度が低下することがある。そこで、回路１７によって、しきい値電圧ＶＴ１を補正している。トランジスタＭ１のしきい値電圧を補正するため、ドレイン電流Ｉｄ１によって、容量素子Ｃ３を充電することで、トランジスタＭ１のＶｂｇｓを調節している。そのため、回路１７は、「電流によってプログラミングされる回路」と呼ぶことができる。
　図２（Ａ）は、しきい値電圧補正のタイミングチャートである。図２（Ｂ）乃至図２（Ｄ）、図３（Ａ）、図３（Ｂ）は、当該タイミングチャートの期間Ｔ１乃至期間Ｔ４における、回路１０の動作例を示す回路図であり、これらの図面において、トランジスタＭ３乃至Ｍ５はスイッチで表されている。なお、回路１０の動作の理解を容易にするため、以下の説明では、トランジスタＭ１乃至Ｍ５、容量素子Ｃ１、Ｃ３などのリーク電流を無視している。
　しきい値電圧の補正の間、例えば、トランジスタＭ２はオフ状態とし、ノードｖｘ、ｏｔ１の電圧は、それぞれ、ＶＳＳ、Ｖ１とする。
　期間Ｔ１では、ノードｇａ、ｗｂ、ｓｔのそれぞれの電位は“Ｈ”、“Ｌ”、“Ｌ”である。図２（Ｂ）に示すように、トランジスタＭ４はオンであり、ノードｍｓ１には電圧ＶＳＳが入力される。また、ノードｖｂ１には電圧Ｖ０が入力される。
　次に、期間Ｔ２において、ノードｇａ、ｗｂ、ｓｔをそれぞれ“Ｌ”、“Ｈ”、“Ｈ”にする。図２（Ｃ）に示すように、トランジスタＭ４はオフになり、トランジスタＭ３、Ｍ５はオンになる。ノードｖｂ１とノードｍｂ１との間が導通状態になるため、ノードｍｂ１には電圧Ｖ０が入力される。また、ノードｓｎ１とノードｍｓ１との間が導通状態になるため、トランジスタＭ１の電圧Ｖｇｓは０Ｖとなる。なお、電圧Ｖ０は、しきい値電圧ＶＴ１が０Ｖよりも小さくなるように設定され、電圧Ｖ１は、ドレイン電流Ｉｄ１が流れるように、設定される。
　このとき、ノードｍｓ１はドレイン電流Ｉｄ１が入力されるため、ノードｍｓ１の電圧は上昇する。トランジスタＭ３はオンであるため、ノードｍｓ１の電圧の上昇に伴って、容量素子Ｃ３の容量結合によってノードｍｂ１の電圧が変化することはない。ただし、トランジスタＭ１の電圧Ｖｂｇｓが小さくなるため、しきい値電圧ＶＴ１は大きくなる。やがて、しきい値電圧ＶＴ１がトランジスタＭ１の電圧Ｖｇｓと等しくなると、図２（Ｄ）に示すように、ドレイン電流Ｉｄ１は流れなくなる。このときのノードｍｂ１とノードｍｓ１間の電圧差をＶｃとすると、Ｖｃは、しきい値電圧ＶＴ１を０Ｖにするための電圧Ｖｂｇｓということができる。以上の動作によって、回路１７への電圧Ｖｂｇｓのプログラミングが完了する。
　そして、期間Ｔ３で、ノードｗｂを“Ｌ”、ノードｓｔを“Ｌ”にして、トランジスタＭ３をオフにし、トランジスタＭ５をオフにする（図３（Ａ）参照）。なお、図２（Ａ）のタイミングチャートでは、ノードｗｂとノードｓｔのそれぞれを同時に“Ｌ”にしているが、別々のタイミングで“Ｌ”にしてもよい。次に、期間Ｔ４で、ノードｇａを“Ｈ”にし、トランジスタＭ４をオンにする（図３（Ｂ）参照）。しきい値電圧ＶＴ１を補正することで、回路１０は、図３（Ｃ）に示している、しきい値電圧ＶＴ１が０ＶであるトランジスタＭ１と、トランジスタＭ２と、容量素子Ｃ１とを有する回路と等価とすることができる。
　容量素子Ｃ３で保持している電荷のリークによるノードｍｂ１の電圧の変化は、しきい値電圧ＶＴ１の変動の原因となる。そのため、例えば、電圧ＶＢＧＣ１によってトランジスタＭ３、Ｍ５のしきい値電圧を大きくして、トランジスタＭ３、Ｍ５のオフ電流を低減することが好ましい。
　以上述べたように、しきい値電圧ＶＴ１を０Ｖに設定することが可能である。トランジスタの特性は、例えば、動作温度などによって変化するため、図１に示す回路１０の構成によって、動作温度の変化による演算結果の変動を抑えることができる。また、複数の回路１０における演算結果のばらつきを抑えることができる。
　図４（Ａ）に示す回路１１は、回路１５、回路１８を有する。回路１８は、図１に示す回路１７からトランジスタＭ４、Ｍ５を除いた回路であり、１Ｔ１Ｃ型メモリセルとして機能する。回路１１において、回路１８は、トランジスタＭ１の電圧Ｖｂｇｓを記憶する。また、図４（Ａ）に示す回路１１のノードｗｘは、図１に示す回路１０のノードｏｔ１に相当する。
　回路１０では、しきい値電圧ＶＴ１を設定するために、トランジスタＭ１の電圧Ｖｂｇｓを内部の回路１７によって取得している。これに対して、回路１１では、ノードｖｂ１に入力される電圧Ｖ０ｔによって、トランジスタＭ１の電圧Ｖｂｇｓを調節することができる。
　トランジスタＭ３をオンにして、ノードｍｂ１に電圧Ｖ０ｔを入力する。その後、トランジスタＭ３をオフにすることで、容量素子Ｃ３によってトランジスタＭ１の電圧Ｖｂｇｓが保持される。例えば、しきい値電圧ＶＴ１を０Ｖにする場合、Ｖ０ｔ−ＶＳＳ＝Ｖｃを満足する電圧Ｖ０ｔをノードｖｂ１に入力すればよい。
＜半導体装置１００＞
　温度によるしきい値電圧ＶＴ１の変動を抑制するため、電圧Ｖ０ｔを温度に応じて変化させることが好ましい。図４（Ｂ）に、しきい値電圧ＶＴ１の温度補正を行うための半導体装置の一例を示す。図４（Ｂ）に示す半導体装置１００は、制御回路１０１、温度センサ１０２、記憶装置１０３、ＤＡＣ（デジタルアナログ変換回路）１０４、駆動回路１０６乃至１０９、読み出し回路１１２、演算アレイ１１３を有する。
　演算アレイ１１３には、複数の回路１１が行列状に設けられている。演算アレイ１１３には、複数の回路１１の配列に応じて、配線ＷＷ、ＷＢ、ＢＷ、ＶＸ、ＷＸ、ＷＢＧＭ１が設けられている。なお、配線ＷＷ、ＷＢ、ＢＷ、ＶＸ、ＷＸ、ＷＢＧＭ１のそれぞれは、回路１１のノードｗｗ、ｗｂ、ｂｗ、ｖｘ、ｗｘ、ｖｂ１に電気的に接続されている。更に、演算アレイ１１３には、回路１１の出力電流からオフセット電流を除くための回路が設けられている。
　駆動回路１０６乃至１０９はそれぞれ配線ＷＷ、ＷＢ、ＢＷ、ＶＸ、ＷＢＧＭ１に対して所定の信号（又は電圧）を与える機能を有する。読み出し回路１１２は回路１１の演算結果を読み出すための回路である。例えば、読み出し回路１１２は配線ＷＸに流れる電流に応じた電圧Ｖａｃ＿ｏｕｔを生成する。
　記憶装置１０３は、電圧Ｖ０ｔに対応するデータＤＢｔを記憶する。半導体装置１００の動作温度範囲を複数に区分し、区分された温度範囲ごとにデータＤＢｔが求められ、記憶装置１０３に格納されている。
　制御回路１０１は、半導体装置１００全体の制御を行う。例えば、制御回路１０１は、温度センサ１０２が取得したデータＤＴｔに応じて、しきい値電圧ＶＴ１の補正のための制御を行う。なお、データＤＴｔは、温度を表す。制御回路１０１は、データＤＴｔに応じて、記憶装置１０３の制御信号を生成する。記憶装置１０３は、制御信号に従い、データＤＴｔに対応したデータＤＢｔを出力する。ＤＡＣ１０４は、データＤＢｔをアナログデータに変換し、電圧Ｖ０ｔを生成する。電圧Ｖ０ｔはデータＤＴｔに対応するアナログデータであって、温度に依存した電圧である。
　電圧Ｖ０ｔは、駆動回路１０９に出力される。制御回路１０１は、駆動回路１０６、１０９のタイミング信号を生成する。タイミング信号に従い駆動回路１０６、１０９は動作し、回路１１のノードｍｂ１に電圧Ｖ０ｔが入力される。
　データＤＢｔは、回路１１ごとに求めることができる。例えば、参照温度Ｔｒｅｆにおいて、１個の回路１１のノードｓｎ１に演算結果が既知の電圧を入力する。次に、その他の回路１１のノードｓｎ１に、ドレイン電流Ｉｄ１が配線ＷＸにリークしないような十分低い電圧を入力する。読み出し回路１１２で読み出された電圧Ｖａｃ＿ｏｕｔをもとに、参照温度ＴｒｅｆのときのデータＤＢｔが求められる。参照温度ＴｒｅｆのときのデータＤＢｔに基づいて、温度範囲ごとにデータＤＢｔが求められる。温度範囲ごとにデータＤＢｔを記憶装置１０３に記憶させることで、動作温度の変化による回路１１の演算結果の温度依存性が抑えられ、かつ複数の回路１１間の演算結果のばらつきを抑えることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、半導体装置に含まれる、単極性回路からなる電流源回路について説明する。
＜電流源回路３０＞
　図５（Ａ）に示す電流源回路３０は、単極性回路であって、トランジスタＭ１１、Ｍ１２、ＭＡ１、ＭＡ２、容量素子Ｃ１１、Ｃ１２、ノードｂｇｃ１、ｃｍｇ、ｏｔ３、ｃｍ１、ｃｍ２、ｃｓ１、ｃｓ２、ｄｄ、ｓｓ１を有する。トランジスタＭ１１、Ｍ１２、ＭＡ１、ＭＡ２は、バックゲートを有するＯＳトランジスタである。トランジスタＭＡ１、ＭＡ２のバックゲートはノードｂｇｃ１に電気的に接続される。
　トランジスタＭ１１は後述するカレントミラー回路の一部として機能する。トランジスタＭ１１のゲート、ソース、ドレインは、ノードｃｍｇ、ｓｓ１、ｏｔ３にそれぞれ電気的に接続されている。ノードｏｔ３は、電流源回路３０の出力ノードである。
　容量素子Ｃ１１とトランジスタＭＡ１とを有する回路４１は、回路１８（図４（Ａ）参照）と同様、１Ｔ１Ｃメモリセルとして機能し、トランジスタＭ１１の電圧Ｖｂｇｓを記憶する。容量素子Ｃ１１は、トランジスタＭ１１の電圧Ｖｂｇｓを保持する。トランジスタＭＡ１は、ノードｃｍ１とトランジスタＭ１１のバックゲートとの間を導通させる、又は非導通にする機能を有する。トランジスタＭＡ１の導通状態、非導通状態の切替えはノードｃｍ２の電圧によって行うことができる。なお、容量素子Ｃ１１で保持している電荷のリークによるトランジスタＭ１１のバックゲート電圧の変動を抑えるため、トランジスタＭＡ１のバックゲート電圧を調整し、トランジスタＭＡ１のしきい値電圧を大きくすることが好ましい。
　トランジスタＭ１２は電流源として機能する。トランジスタＭ１２のドレイン、ソースは、それぞれノードｄｄ、ｏｔ３に電気的に接続されている。トランジスタＭ１２のバックゲートとソースとは電気的に接続されている。
　容量素子Ｃ１２とトランジスタＭＡ２とを有する回路４２は、回路１８（図４（Ａ））と同様に、１Ｔ１Ｃメモリセルとして機能し、トランジスタＭ１２のゲート‐ソース間電圧を記憶する。容量素子Ｃ１２は、トランジスタＭ１２の電圧Ｖｇｓを保持する。トランジスタＭＡ２は、ノードｃｓ１とトランジスタＭ１２のゲートとの間を導通させる、非導通にする機能を有する。トランジスタＭＡ２の導通状態、非導通状態の切替えはノードｃｓ２の電圧によって行うことができる。なお、容量素子Ｃ１２で保持している電荷のリークによるトランジスタＭ１２のバックゲート電圧の変動を抑えるため、トランジスタＭＡ２のバックゲート電圧を調整し、トランジスタＭＡ２のしきい値電圧を大きくすることが好ましい。
　図５（Ｂ）に示すように、２個の電流源回路３０を電気的に接続することで、オフセットキャンセル回路５０を構成することができる。オフセットキャンセル回路５０は、実施の形態１の乗算回路の出力電流からオフセット電流をキャンセルするために用いられる。２個の電流源回路３０を区別するため、一方を電流源回路３０ｒと呼ぶ。
　オフセットキャンセル回路５０は、配線ＷＣＳ、ＥＮ＿ＷＢＧ、ＷＢＧ、ＷＢＧｒ、並びに電圧ＶＤＤ、ＶＳＳ、ＶＢＣＳ、ＶＢＧＣを供給する電圧線に電気的に接続されている。配線ＷＸ、ＷＸｒのそれぞれには回路１０、１０ｒが電気的に接続されている。回路１０ｒは回路１０のレプリカ回路であり、参照乗算回路として機能する。回路１０、１０ｒは、配線ＶＸ、ＷＷ、並びに電圧ＶＳＳ、ＶＢＧＣを供給する電圧線に電気的に接続されている。回路１０、１０ｒのそれぞれは配線ＢＷ、ＢＷｒにそれぞれ電気的に接続されている。
　具体的には、配線ＷＣＳは、電流源回路３０、３０ｒのそれぞれのノードｃｓ２に電気的に接続され、配線ＥＮ＿ＷＢＧは、電流源回路３０、３０ｒのそれぞれのノードｃｍ２に電気的に接続されている。配線ＷＢＧは、電流源回路３０のノードｃｍ１に電気的に接続され、配線ＷＢＧｒは、電流源回路３０ｒのノードｃｍ１に電気的に接続されている。電圧ＶＤＤを供給する電圧線は、電流源回路３０、３０ｒのそれぞれのノードｄｄに電気的に接続され、電圧ＶＳＳを供給する電圧線は、電流源回路３０、３０ｒのそれぞれのノードｓｓ１と、回路１０、１０ｒのそれぞれのノードｓｓと、に電気的に接続され、電圧ＶＢＣＳを供給する電圧線は、電流源回路３０、３０ｒのそれぞれのノードｃｓ１に電気的に接続され、ＶＢＧＣを供給する電圧線は、電流源回路３０、３０ｒのそれぞれのノードｂｇｃ１と、回路１０、１０ｒのそれぞれのノードｂｇｃと、に電気的に接続されている。配線ＷＸは電流源回路３０のノードｏｔ３と、回路１０のノードｗｘと、に電気的に接続され、配線ＷＸｒは電流源回路３０ｒのノードｏｔ３と、回路１０ｒのノードｗｘと、電流源回路３０、３０ｒのそれぞれのノードｃｍｇと、に電気的に接続されている。配線ＢＷは、回路１０のノードｂｗに電気的に接続され、配線ＢＷｒは、回路１０ｒのノードｂｗに電気的に接続されている。
　図５（Ｂ）に示すように、配線ＷＸには読み出し回路１２０が電気的に接続されている。読み出し回路１２０は、ノードｉｎｒｏ、ｎｐｒ、スイッチＳ２０を有する。ノードｉｎｒｏは入力ノードである。スイッチＳ２０はノードｉｎｒｏとノードｎｐｒとの間を導通状態にする、又は非導通状態にする機能を有する。読み出し回路１２０は、ノードｎｐｒに流れる電流に応じた電圧を生成する電流電圧変換回路としての機能を備えてもよい。
　電流源回路３０、３０ｒに関連する要素（トランジスタ、配線等）を識別する場合、電流源回路３０ｒに関連する要素の符号に「ｒ」を付記する。回路１０、１０ｒに関連する要素についても同様である。なお、回路１０、１０ｒの代わりに、回路１１と、回路１１のレプリカ回路とを設けてもよい。
　図６、図７を参照して、データｗとデータｄの乗算を行う場合を例に、オフセットキャンセル動作を説明する。オフセットキャンセル回路５０、回路１０、１０ｒの状態を、「初期化状態」から「データｄの書込み状態」に遷移させることで、回路１０の出力電流からオフセット電流をキャンセルして、積ｗ・ｄに比例する電流Ｉｐｒ（ｗ，ｄ）を取得することができる。図６は、初期化状態を説明するための回路図であり、図７は、データｄの書込み状態を説明する回路図である。
　なお、図６、図７では、バックゲートを有するＯＳトランジスタでスイッチＳ２０を、構成した例を示す。以下の説明では、便宜的に電圧ＶＳＳは０Ｖとする。
＜＜しきい値電圧補正＞＞
　回路１０で乗算を行う前に、トランジスタＭ１、Ｍ１ｒ、Ｍ１１、Ｍ１１ｒのしきい値電圧を補正する。
　実施の形態１で述べたように、トランジスタＭ１、Ｍ１ｒのしきい値電圧は０Ｖに設定される。そのため、回路１０、１０ｒは図３（Ｃ）の等価回路図で表されている。なお、トランジスタＭ１、Ｍ１ｒのしきい値電圧を補正するときは、配線ＷＣＳを“Ｈ”にして、トランジスタＭ１２、Ｍ１２ｒのそれぞれにドレイン電流が流れるようにする。
　ところで、オフセットキャンセル回路５０において、トランジスタＭ１１、Ｍ１１ｒはカレントミラー回路を構成する。トランジスタＭ１１ｒは、トランジスタＭ１１のレプリカトランジスタであるため、理想的には、トランジスタＭ１１ｒのドレイン電流は、トランジスタＭ１１にコピーされる。しかしながら、製造プロセス等の影響のため、トランジスタＭ１１ｒとトランジスタＭ１１とは同じ特性を持たない場合がある。そのため、回路１０で乗算を行う前に、トランジスタＭ１１ｒ、Ｍ１１の電圧Ｖｂｇｓを調節して、トランジスタＭ１１ｒ、Ｍ１１のしきい値電圧を補正する。
　トランジスタＭ１１ｒ、Ｍ１１のしきい値電圧が０ＶとなるようなトランジスタＭ１１ｒ、Ｍ１１のそれぞれの電圧ＶｂｇｓをＶｂ０、Ｖｂ１とする。トランジスタＭ１１ｒ、Ｍ１１の電圧ＶｂｇｓをＶｂ０、Ｖｂ１に設定するため、配線ＷＢＧｒ、ＷＢＧに、Ｖｂ０−ＶＳＳ、Ｖｂ１−ＶＳＳをそれぞれ入力する。次いで、一定期間、配線ＥＮ＿ＷＢＧを“Ｈ”にして、トランジスタＭＡ１、ＭＡ１ｒをそれぞれオンにする。これにより、トランジスタＭ１１ｒ、Ｍ１１のバックゲートには、Ｖｂ０−ＶＳＳ、Ｖｂ１−ＶＳＳがそれぞれ入力される。そして、配線ＥＮ＿ＷＢＧを“Ｌ”にして、トランジスタＭＡ１、ＭＡ１ｒをオフにすることで、容量素子Ｃ１１ｒによって、トランジスタＭ１１ｒの電圧ＶｂｇｓはＶｂ０に固定され、容量素子Ｃ１１によってトランジスタＭ１１の電圧ＶｂｇｓはＶｂ１に固定される。
＜＜初期化動作＞＞
　初期化動作は、トランジスタＭ１２ｒ、Ｍ１２が供給する電流を設定するための動作である。初期化動作の間では、スイッチＳ２０はオフ状態である。
　図６に示すように、配線ＢＷｒ、ＢＷには、電圧ｗ０、ｗ０＋ｗがそれぞれ入力される。次に、配線ＷＷを“Ｈ”にし、トランジスタＭ２ｒ、Ｍ２をそれぞれオンにすることによって、ノードｓｎ１ｒ、ｓｎ１にそれぞれ電圧ｗ０、ｗ０＋ｗが書き込まれる。また、容量素子Ｃ１ｒ、Ｃ１によってそれぞれの電圧ｗ０、ｗ０＋ｗが保持される。そして、配線ＷＷを“Ｌ”にし、トランジスタＭ２ｒ、Ｍ２をそれぞれオフにした後に、配線ＶＸにｄ０が入力される。これによって、トランジスタＭ１ｒ、Ｍ１の電圧Ｖｇｓはそれぞれ、ｗ０＋Ａｓｎｄ０、ｗ０＋ｗ＋Ａｓｎｄ０となるため、トランジスタＭ１ｒ、Ｍ１には、電流Ｉ４、Ｉ３が流れる（式（２．９）、（２．８）参照）。
　配線ＷＣＳを“Ｈ”にし、トランジスタＭＡ２ｒ、ＭＡ２をオンにする。なお、トランジスタＭ１２ｒには電流Ｉ４を超える電流Ｉ４＋Ｉ０が流れ、トランジスタＭ１２には電流Ｉ３を超える電流Ｉ３＋Ｉ０が流れるように、かつ、トランジスタＭ１２ｒ、Ｍ１２が飽和領域で動作するように電圧ＶＢＣＳ、トランジスタＭ１２、Ｍ１２ｒのチャネル長、チャネル幅等が設定されている。トランジスタＭ１２ｒのドレイン電流がＩ４＋Ｉ０のときの電圧ＶｇｓがＶｐ４とし、トランジスタＭ１２のドレイン電流がＩ３＋Ｉ０のときの電圧ＶｇｓがＶｐ３とする。
　トランジスタＭ１２ｒに電流Ｉ４＋Ｉ０が流れるため、トランジスタＭ１１ｒに電流Ｉ０が流れる。トランジスタＭ１１ｒ、Ｍ１１によりカレントミラー回路が構成されているため、トランジスタＭ１１にも電流Ｉ０が流れる。
　次に、配線ＷＣＳを“Ｌ”にする。上述の動作により、オフセットキャンセル回路５０は初期化状態となる。初期化状態では、容量素子Ｃ１２ｒによって、トランジスタＭ１２ｒの電圧Ｖｇｓは電圧Ｖｐ４に固定され、容量素子Ｃ１２によって、トランジスタＭ１２の電圧Ｖｇｓは電圧Ｖｐ３に固定されるため、トランジスタＭ１２ｒが供給する電流はＩ４＋Ｉ０に設定され、トランジスタＭ１２が供給する電流はＩ３＋Ｉ０に設定される。
＜＜データｄの書き込み＞＞
　次に、図７に示すように、配線ＶＸに電圧ｄ０＋ｄを入力する。トランジスタＭ２ｒ、Ｍ２がオフであるため、トランジスタＭ１ｒ、Ｍ１の電圧Ｖｇｓはそれぞれ、ｗ０＋Ａｓｎ（ｄ０＋ｄ）、ｗ０＋ｗ＋Ａｓｎ（ｄ０＋ｄ）となる。したがって、トランジスタＭ１ｒ、Ｍ１には、Ｉ２、Ｉ１のそれぞれが流れる（式（２．７）、（２．６）参照）。
　トランジスタＭ１２ｒの電圧Ｖｇｓは電圧Ｖｐ４に固定されているため、配線ＷＸｒの電圧が変化しても、トランジスタＭ１２ｒには電流Ｉ４＋Ｉ０が流れる。したがって、トランジスタＭ１１ｒのドレイン電流は、Ｉ０−（Ｉ２−Ｉ４）になり、トランジスタＭ１１ｒのドレイン電流はトランジスタＭ１１にコピーされる。
　トランジスタＭ１２の電圧Ｖｇｓは電圧Ｖｐ３に固定されているため、配線ＷＸの電圧が変化しても、トランジスタＭ１２には電流Ｉ３＋Ｉ０が流れる。
　所定のタイミングでスイッチＳ２０をオンにすると、ノードｎｐｒには、電流−Ｉ１＋Ｉ３−Ｉ４＋Ｉ２が流れる。つまりノードｎｐｒには電流−Ｉｐｒ（ｗ，ｄ）が流れる（式（２．１１）参照）。読み出し回路１２０は、電流−Ｉｐｒ（ｗ，ｄ）を電圧に変換する。
　以上述べたように、オフセットキャンセル回路５０を用いることで、回路１０が生成する電流Ｉ１から、オフセット電流をキャンセルして、積ｗ・ｄに比例する電流を得ることができる。
　また、本実施の形態で説明した電流源回路３０、及びオフセットキャンセル回路５０は、単極性回路としたが、本発明の一態様の半導体装置は、これに限定されない。例えば、電流源回路３０、又はオフセットキャンセル回路５０は、ＰＭＯＳ回路、又はＮＭＯＳ回路のソース電流源、シンク電流源を組み合わせた構成としてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、実施の形態１、及び実施の形態２で説明した、電流源回路３０、及びオフセットキャンセル回路５０の別の構成例について説明する。
　なお、本実施の形態では、上記実施の形態の電流源回路３０、及びオフセットキャンセル回路５０と重複する部分に関しては、説明を省略し、異なる部分を主に説明をする。
＜電流源回路６０＞
　図８に示す電流源回路６０は、単極性回路であって、トランジスタＭ１１、Ｍ１２、Ｍ１３、ＭＡ１、ＭＡ２、ＭＡ３、ＭＳ１、ＭＳ２、容量素子Ｃ１１、Ｃ１２、Ｃ１３、ノードｂｇｃ１、ｃｍｇ１、ｃｍｇ２、ｏｔ３、ｃｍ１、ｃｍ２、ｃｓ１、ｃｓ２、ｃｓ３、ｏｔ３、ｏｔ４、ｐｔ１、ｐｔ２、ｐｔ３、ｐｏ、ｄｄ、ｓｓ１、ｍｓｓを有する。つまり、電流源回路６０は、図５（Ａ）に示した電流源回路３０の構成に、トランジスタＭ１３、ＭＡ３、ＭＳ１、ＭＳ２、容量素子Ｃ１３、ノードｃｍｇ１、ｃｍｇ２、ｐｔ１、ｐｔ２、ｐｔ３、ｐｏ、ｃｓ３、ｏｔ３、ｏｔ４、ｍｓｓを加え、ノードｃｍｇを除去した構成となっている。
　トランジスタＭ１１はカレントミラー回路の一部として機能する。トランジスタＭ１１のゲート、ソース、ドレインは、ノードｃｍｇ１、ｍｓｓ、ｏｔ４にそれぞれ電気的に接続されている。
　ノードｐｏは、トランジスタＭ１１に流れる電流をモニターするための入出力ノードであり、トランジスタＭＡ３は、当該電流をノードｐｏに入出力するか否かを制御するためのスイッチング素子として機能する。そのため、トランジスタＭＡ３のソース又はドレインの一方は、トランジスタＭ１１のドレインに電気的に接続されている。また、トランジスタＭＡ３のゲートは、ノードｐｔ３に電気的に接続されている。
　回路４１については、上記の実施の形態の記載を参酌する。
　トランジスタＭ１２は電流源として機能する。トランジスタＭ１２のドレイン、ソースのそれぞれは、電流源回路３０と同様に、ノードｄｄ、ｏｔ３に電気的に接続されている。トランジスタＭ１２のバックゲートとソースとは電気的に接続されている。
　トランジスタＭ１３はカレントミラー回路の一部として機能する。トランジスタＭ１３のゲート、ソース、ドレインは、ノードｃｍｇ２、ｏｔ４、ｏｔ３にそれぞれ電気的に接続されている。なお、ノードｏｔ３は、電流源回路６０の出力ノードである。
　つまり、トランジスタＭ１３のソースは、トランジスタＭ１１のドレインに電気的に接続され、トランジスタＭ１３のドレインは、トランジスタＭ１２のソースに電気的に接続されている。
　図８に示す電流源回路６０の回路４２は、電流源回路３０の回路４２と同様に、トランジスタＭ１２のゲート‐ソース間電圧を記憶する。更に、電流源回路６０の回路４２は、チャージインジェクション効果の対策のため、電流源回路３０の回路４２に容量素子Ｃ１３を加えた構成となっている。チャージインジェクション効果とは、スイッチングノイズの一種であり、トランジスタをオン状態からオフ状態に切り替えた際に、チャネル形成領域に含まれる電荷がソース側、及びドレイン側に流れていき、当該トランジスタのソースの電位、及びドレインの電位が当該電荷に応じて変動する現象のことをいう。電流源回路３０の回路４２が有する容量素子Ｃ１３は、トランジスタＭＡ２をオン状態からオフ状態に切り替えたときに、トランジスタＭＡ２のチャネル形成領域から流れる電荷を保持する役割を有し、これによって、トランジスタＭ１２のゲート‐ソース間電圧の変動を防ぐことができる。
　ところで、容量素子Ｃ１３としては、２対の電極の一方をゲートとし、他方をソースとドレインとを電気的に接続した端子としたトランジスタを用いることが好ましく、更に、当該トランジスタのチャネル幅は、トランジスタＭＡ２のチャネル幅の０．４倍以上０．６倍以下であることが好ましく、０．４５倍以上０．５５倍以下であることがより好ましい。また、チャネル幅ではなくチャネル長を、トランジスタＭＡ２の０．４倍以上０．６倍以下、より好ましくは０．４５倍以上０．５５倍以下としてもよい。これによって、回路４２におけるチャージインジェクション効果による影響をより少なくすることができる。
　図８に示す電流源回路６０の回路４２の、上記以外の動作については、上記実施の形態の電流源回路３０の回路４２の記載を参酌する。
　図９に示すように、２個の電流源回路６０を電気的に接続することで、オフセットキャンセル回路７０を構成することができる。オフセットキャンセル回路７０を用いることによって、実施の形態２で説明したオフセットキャンセル回路７０よりも正確に、実施の形態１の乗算回路の出力電流からオフセット電流をキャンセルすることができる。２個の電流源回路６０を区別するため、一方を電流源回路６０ｒと呼ぶ。
　オフセットキャンセル回路７０は、配線ＷＣＳ、ＷＣＳ２、ＷＢＣＳ、ＥＮ＿ＷＢＧ、ＷＢＧ、ＷＢＧｒ、ＰＯ、ＰＯｒ、ＥＮ＿ＰＯ、ＥＮＢ＿ＰＯ、ＭＶＳＳＬ、ＭＶＳＳＬｒ並びに電圧ＶＤＤ、ＶＳＳ、ＶＢＧＣを供給する電圧線に電気的に接続されている。配線ＷＸ、ＷＸｒのそれぞれには回路１０、１０ｒが電気的に接続されている。回路１０、１０ｒについては、上記の実施の形態で説明した回路１０、１０ｒの内容を参酌する。なお、配線ＭＶＳＳＬ、ＭＶＳＳＬｒは、それぞれ電圧ＭＶＳＳを供給する電圧線である。
　具体的には、配線ＷＣＳは、電流源回路６０、６０ｒのそれぞれのノードｃｓ２に電気的に接続され、配線ＷＣＳ２は、電流源回路６０、６０ｒのそれぞれのノードｃｓ３に電気的に接続され、配線ＷＢＣＳは、電流源回路６０、６０ｒのそれぞれのノードｃｓ１に電気的に接続されている。配線ＥＮ＿ＷＢＧは、電流源回路６０、６０ｒのそれぞれのノードｃｍ２に電気的に接続されている。配線ＷＢＧは、電流源回路６０のノードｃｍ１に電気的に接続され、配線ＷＢＧｒは、電流源回路６０ｒのノードｃｍ１に電気的に接続されている。配線ＰＯは、電流源回路６０のノードｐｏに電気的に接続され、配線ＰＯｒは、電流源回路６０ｒのノードｐｏに電気的に接続されている。配線ＥＮ＿ＰＯは、電流源回路６０、６０ｒのそれぞれのノードｐｔ２、ｐｔ３に電気的に接続され、配線ＥＮＢ＿ＰＯは、電流源回路６０、６０ｒのそれぞれのノードｐｔ１に電気的に接続されている。配線ＭＶＳＳＬは、電流源回路６０のノードｍｓｓに電気的に接続され、配線ＭＶＳＳＬｒは、電流源回路６０ｒのノードｍｓｓに電気的に接続されている。電圧ＶＤＤを供給する電圧線は、電流源回路６０、６０ｒのそれぞれのノードｄｄに電気的に接続され、電圧ＶＳＳを供給する電圧線は、電流源回路６０、６０ｒのそれぞれのノードｓｓ１と、回路１０、１０ｒのそれぞれのノードｓｓと、に電気的に接続され、ＶＢＧＣを供給する電圧線は、電流源回路６０、６０ｒのそれぞれのノードｂｇｃ１と、回路１０、１０ｒのそれぞれのノードｂｇｃと、に電気的に接続されている。配線ＷＸは電流源回路６０のノードｏｔ３と、回路１０のノードｗｘと、に電気的に接続され、配線ＷＸｒは電流源回路６０ｒのノードｏｔ３と、回路１０ｒのノードｗｘと、電流源回路６０、６０ｒのそれぞれのノードｃｍｇ２と、に電気的に接続されている。配線ＢＷは、回路１０のノードｂｗに電気的に接続され、配線ＢＷｒは、回路１０ｒのノードｂｗに電気的に接続されている。また、電流源回路６０ｒのノードｏｔ４は、電流源回路６０、６０ｒのそれぞれのノードｃｍｇ１に電気的に接続されている。
　図９に示すように、配線ＷＸには読み出し回路１２０が電気的に接続されている。読み出し回路１２０については、上記実施の形態で説明した読み出し回路１２０の内容を参酌する。
　電流源回路６０、６０ｒに関連する要素（トランジスタ、配線等）を識別する場合、電流源回路６０ｒに関連する要素の符号に「ｒ」を付記する。回路１０、１０ｒに関連する要素についても同様である。なお、回路１０、１０ｒの代わりに、回路１１と、回路１１のレプリカ回路とを設けてもよい。
　ところで、電流源回路６０のトランジスタＭ１１、Ｍ１３、ＭＡ３、ＭＳ１、ＭＳ２、そして、電流源回路６０ｒのトランジスタＭ１１ｒ、Ｍ１３ｒ、ＭＡ３ｒ、ＭＳ１ｒ、ＭＳ２ｒの電気的な接続の構成を図１０に示す。なお、図１０では、回路４１のレプリカ回路として、回路４１ｒを図示している。トランジスタＭ１１、Ｍ１１ｒ、Ｍ１３、Ｍ１３ｒに着目すると、これらのトランジスタによって、カスコードカレントミラー回路が構成されている。カスコードカレントミラー回路を用いることによって、図６及び図７に示しているトランジスタＭ１１、Ｍ１１ｒからなるカレントミラー回路よりも正確に電流のコピーを行うことができる。これにより、トランジスタＭ１３ｒのソース−ドレイン間に流れる電流とほぼ同じ電流量をトランジスタＭ１３のソース−ドレイン間に流すことができる。なお、このとき、ノードｍｓｓに入力される電圧ＭＶＳＳは、当該カスコードカレントミラー回路で扱う電圧レンジを広くするために、低い電位であることが好ましく、更に、負の電位であることがより好ましい。
　図１１、図１２を参照して、データｗとデータｄの乗算を行う場合を例に、オフセットキャンセル動作を説明する。オフセットキャンセル回路７０、回路１０、１０ｒの状態を、「初期化状態」から「データｄの書込み状態」に遷移させることで、回路１０の出力電流からオフセット電流をキャンセルして、積ｗ・ｄに比例する電流Ｉｐｒ（ｗ，ｄ）を取得することができる。図１１は、初期化状態を説明するための回路図であり、図１２は、データｄの書込み状態を説明する回路図である。
＜＜しきい値電圧補正＞＞
　ところで、当該カスコードカレントミラー回路において、トランジスタＭ１１ｒは、トランジスタＭ１１のレプリカトランジスタであるため、理想的には、トランジスタＭ１１ｒのドレイン電流は、トランジスタＭ１１にコピーされる。しかしながら、製造プロセス等の影響のため、トランジスタＭ１１ｒとトランジスタＭ１１とは同じ特性を持たない場合がある。そこで、初めに、オフセットキャンセル回路７０における、トランジスタＭ１１、Ｍ１１ｒのしきい値電圧の補正について説明する。
　オフセットキャンセル回路７０における、トランジスタＭ１１、Ｍ１１ｒのしきい値電圧の補正を行うとき、初めに、配線ＥＮ＿ＰＯを“Ｈ”にして、トランジスタＭＳ１、ＭＳ１ｒ、ＭＡ３、ＭＡ３ｒをそれぞれオンにする。このとき、トランジスタＭ１３、Ｍ１３ｒのゲートにＶＳＳが入力されるため、トランジスタＭ１３、Ｍ１３ｒはオフとなる。また、配線ＥＮＢ＿ＰＯを“Ｌ”にして、トランジスタＭＳ２、ＭＳ２ｒのそれぞれをオフにする。ここで、配線ＰＯ、配線ＰＯｒのそれぞれに電圧ＭＶＳＳよりも高い電位を与えることで、トランジスタＭ１１、Ｍ１１ｒによって構成されるカレントミラー回路によって、トランジスタＭ１１、Ｍ１１ｒのそれぞれのソース‐ドレイン間に電流が流れる。このときに、トランジスタＭ１１のソース‐ドレイン間に流れる電流を配線ＭＶＳＳＬによってモニターし、トランジスタＭ１１ｒのソース‐ドレイン間に流れる電流を配線ＭＶＳＳＬｒによってモニターする。
　ここで、配線ＭＶＳＳＬ、ＭＶＳＳＬｒのそれぞれに流れる電流に基づき、トランジスタＭ１１ｒ、Ｍ１１のしきい値電圧が０Ｖとなるように、トランジスタＭ１１ｒ、Ｍ１１のそれぞれの電圧Ｖｂｇｓを設定する。このときのトランジスタＭ１１ｒ、Ｍ１１のそれぞれの電圧ＶｂｇｓをＶｂｉｎ０、Ｖｂｉｎ１としたとき、配線ＷＢＧ、ＷＢＧｒに、Ｖｂｉｎ１−ＭＶＳＳ、Ｖｂｉｎ２−ＭＶＳＳがそれぞれ入力される。次いで、配線ＥＮ＿ＷＢＧを“Ｈ”にして、トランジスタＭＡ１、ＭＡ１ｒをオンにすることで、トランジスタＭ１１ｒ、Ｍ１１のバックゲートには、Ｖｂｉｎ１−ＭＶＳＳ、Ｖｂｉｎ２−ＭＶＳＳがそれぞれ入力される。その後、トランジスタＭＡ１、ＭＡ１ｒをオフにすることで、容量素子Ｃ１１ｒによって、トランジスタＭ１１ｒの電圧ＶｂｇｓはＶｂｉｎ０に固定され、容量素子Ｃ１１によってトランジスタＭ１１の電圧ＶｂｇｓはＶｂｉｎ１に固定される。
　また、トランジスタＭ１１ｒ、Ｍ１１のそれぞれの電圧ＶｂｇｓをＶｂｉｎ０、Ｖｂｉｎ１に設定した後、配線ＭＶＳＳＬ、ＭＶＳＳＬｒに流れる電流をモニターして、再度、トランジスタＭ１１ｒ、Ｍ１１のそれぞれの電圧Ｖｂｇｓを設定し直してもよい。このトランジスタＭ１１ｒ、Ｍ１１のそれぞれの電圧Ｖｂｇｓの設定を繰り返すことによって、トランジスタＭ１１ｒ、Ｍ１１のそれぞれのしきい値電圧を０Ｖに近づけることができる。
　なお、回路１０、１０ｒのそれぞれに含まれるトランジスタＭ１、Ｍ１ｒのしきい値電圧の補正は、上述の実施の形態の説明の内容を参酌する。
＜＜初期化動作＞＞
　初期化動作は、トランジスタＭ１２ｒ、Ｍ１２が供給する電流を設定するための動作である。初期化動作の間は、スイッチＳ２０はオフ状態である。
　図１１に示すように、配線ＢＷｒ、ＢＷには、電圧ｗ０、ｗ０＋ｗがそれぞれ入力される。次に、配線ＷＷを“Ｈ”にし、トランジスタＭ２ｒ、Ｍ２をそれぞれオンにすることによって、ノードｓｎ１、ｓｎ１ｒにそれぞれ電圧ｗ０、ｗ０＋ｗが書き込まれる。そして、配線ＷＷを“Ｌ”にし、トランジスタＭ２ｒ、Ｍ２をそれぞれオフにした後に、配線ＶＸにｄ０が入力される。これによって、トランジスタＭ１ｒ、Ｍ１の電圧Ｖｇｓはそれぞれ、ｗ０＋Ａｓｎｄ０、ｗ０＋ｗ＋Ａｓｎｄ０となるため、トランジスタＭ１ｒ、Ｍ１には、電流Ｉ４、Ｉ３が流れる（式（２．９）、（２．８）参照）。
　配線ＷＣＳを“Ｈ”にし、トランジスタＭＡ２ｒ、ＭＡ２をオンにする。なお、トランジスタＭ１２ｒには電流Ｉ４を超える電流Ｉ４＋Ｉ０が流れ、トランジスタＭ１２には電流Ｉ３を超える電流Ｉ３＋Ｉ０が流れるように、かつ、トランジスタＭ１２ｒ、１２が飽和領域で動作するように電圧ＶＢＣＳ、トランジスタＭ１２、Ｍ１２ｒのチャネル長、チャネル幅等が設定されている。トランジスタＭ１２ｒのドレイン電流がＩ４＋Ｉ０のときの電圧ＶｇｓがＶｐ４とし、トランジスタＭ１２のドレイン電流がＩ３＋Ｉ０のときの電圧ＶｇｓがＶｐ３とする。
　トランジスタＭ１２ｒに電流Ｉ４＋Ｉ０が流れるため、トランジスタＭ１３ｒに電流Ｉ０が流れる。このとき、配線ＥＮ＿ＰＯを“Ｌ”にして、トランジスタＭＳ１、ＭＳ１ｒ、ＭＡ３、ＭＡ３ｒをオフにすることで、トランジスタＭ１３ｒ、Ｍ１３によるカレントミラー回路が機能する。そのため、トランジスタＭ１３にも電流Ｉ０が流れる。
　また、配線ＥＮＢ＿ＰＯを“Ｌ”にして、トランジスタＭＳ２、ＭＳ２ｒをオフにすることで、トランジスタＭ１１ｒ、Ｍ１１によるカレントミラー回路が機能する。つまり、トランジスタＭ１１ｒ、Ｍ１１は、トランジスタＭ１３ｒ、Ｍ１３と合わせてカスコードカレントミラー回路として機能する。このため、トランジスタＭ１１ｒ、Ｍ１１にそれぞれ電流Ｉ０が流れる。
　ここで、配線ＷＣＳを“Ｌ”にし、トランジスタＭＡ２ｒ、ＭＡ２をオフにすることによって、オフセットキャンセル回路７０は初期化状態となる。初期化状態では、容量素子Ｃ１２ｒによって、トランジスタＭＡ２ｒの電圧Ｖｇｓは電圧Ｖｐ４に固定され、容量素子Ｃ１２によって、トランジスタＭＡ２の電圧Ｖｇｓは電圧Ｖｐ３に固定されるため、トランジスタＭ１２ｒが供給する電流はＩ４＋Ｉ０に設定され、トランジスタＭ１２が供給する電流はＩ３＋Ｉ０に設定される。
　なお、オフセットキャンセル回路７０では、容量素子Ｃ１３、Ｃ１３ｒとして、それぞれトランジスタＭＣ１、ＭＣ１ｒが適用されている。また、配線ＷＣＳ２は、配線ＷＣＳに送られる信号の反転信号を送信する配線として機能する。すなわち、トランジスタＭＡ２、ＭＡ２ｒがオフになったとき、トランジスタＭＣ１、ＭＣ１ｒのゲートに“Ｈ”が入力される。これによってトランジスタＭＡ２、ＭＡ２ｒによるチャージインジェクション効果が抑制される。このため、チャージインジェクション効果による、トランジスタＭ１２、Ｍ１２ｒのゲートの電圧の変動を、オフセットキャンセル回路５０よりも少なくすることができ、トランジスタＭ１２、Ｍ１２ｒのそれぞれに流れる電流Ｉ３＋Ｉ０、Ｉ４＋Ｉ０の変動を小さくすることができる。
＜＜データｄの書き込み＞＞
　次に、図１２に示すように、配線ＶＸに電圧ｄ０＋ｄを入力する。トランジスタＭ２ｒ、Ｍ２がオフであるため、トランジスタＭ１ｒ、Ｍ１の電圧Ｖｇｓはそれぞれ、ｗ０＋Ａｓｎ（ｄ０＋ｄ）、ｗ０＋ｗ＋Ａｓｎ（ｄ０＋ｄ）となる。したがって、トランジスタＭ１ｒ、Ｍ１には、Ｉ２、Ｉ１が流れる（式（２．７）、（２．６）参照）。
　トランジスタＭ１２ｒの電圧Ｖｇｓは電圧Ｖｐ４に固定されているため、配線ＷＸｒの電圧が変化しても、トランジスタＭ１２ｒには電流Ｉ４＋Ｉ０が流れる。したがって、トランジスタＭ１１ｒのドレイン電流は、Ｉ０−（Ｉ２−Ｉ４）になり、トランジスタＭ１１のドレイン電流はトランジスタＭ１１にコピーされる。
　トランジスタＭ１２の電圧Ｖｇｓは電圧Ｖｐ３に固定されているため、配線ＷＸの電圧が変化しても、トランジスタＭ１２には電流Ｉ３＋Ｉ０が流れる。
　所定のタイミングでスイッチＳ２０をオンにすると、ノードｎｐｒには、電流−Ｉ１＋Ｉ３−Ｉ４＋Ｉ２が流れる。つまりノードｎｐｒには電流−Ｉｐｒ（ｗ，ｄ）が流れる（式（２．１１）参照）。読み出し回路１２０は、電流−Ｉｐｒ（ｗ，ｄ）を電圧に変換する。
　以上述べたように、オフセットキャンセル回路７０を用いることで、回路１０が生成する電流Ｉ１から、オフセット電流をキャンセルして、積ｗ・ｄに比例する電流を得ることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、実施の形態２で説明したオフセットキャンセル回路５０とは異なる、オフセットキャンセル回路８０について説明する。
＜オフセットキャンセル回路８０＞
　図１３に示すオフセットキャンセル回路８０は、単極性回路であって、回路ＣＳ２と、回路ＣＳ３と、回路ＣＳ４と、スイッチＳ２１と、を有する。
　オフセットキャンセル回路８０において、回路ＣＳ２はトランジスタＭ２２、Ｍ２３、Ｍ２４と、容量素子ＣＤ３、ＣＤ４と、端子ｃｔ２と、を有し、回路ＣＳ３は、トランジスタＭ２７、Ｍ２８、Ｍ２９と、容量素子ＣＤ７、ＣＤ８と、端子ｃｔ３と、を有し、回路ＣＳ４は、トランジスタＭ３２、Ｍ３３、Ｍ３４と、容量素子ＣＤ１１、ＣＤ１２と、端子ｃｔ４と、を有する。
　回路ＣＳ２は、端子ｃｔ２に出力する電流を生成する定電流回路であり、回路ＣＳ３は、端子ｃｔ３に出力する電流を生成する定電流回路である。回路ＣＳ２は、容量素子ＣＤ３の第１端子、及び容量素子ＣＤ４の第１端子に保持された電位に基づいて、電流を生成する機能を有し、回路ＣＳ３は、容量素子ＣＤ７の第１端子、及び容量素子ＣＤ８の第１端子に保持された電位に基づいて、電流を生成する機能を有する。
　回路ＣＳ４は、端子ｃｔ４から電流を吸出する電流シンク回路である。回路ＣＳ４は、容量素子ＣＤ１１の第１端子、及び容量素子ＣＤ１２の第１端子に保持された電位に基づいて、トランジスタＭ３２及びトランジスタＭ３３のソース‐ドレイン間を介して、電流を吸出する機能を有する。
　回路ＣＳ２において、トランジスタＭ２２の第１端子は、電圧ＶＤＤを供給する電圧線に電気的に接続され、トランジスタＭ２２の第２端子及びバックゲートは、トランジスタＭ２３の第１端子に電気的に接続され、トランジスタＭ２２のゲートは、配線ＳＷ２に電気的に接続されている。また、トランジスタＭ２３の第２端子及びバックゲートは、容量素子ＣＤ４の第２端子と、端子ｃｔ２と、に電気的に接続され、トランジスタＭ２３のゲートは、トランジスタＭ２４の第１端子と、容量素子ＣＤ３の第１端子と、容量素子ＣＤ４の第１端子と、に電気的に接続されている。更に、トランジスタＭ２４の第２端子は、任意の電圧を供給する配線ＶＡＬに電気的に接続され、トランジスタＭ２４のゲートは、配線ＳＷ３に電気的に接続され、容量素子ＣＤ３の第２端子は、配線ＳＷ３Ｂに電気的に接続されている。
　回路ＣＳ３において、トランジスタＭ２７の第１端子は、電圧ＶＤＤを供給する電圧線に電気的に接続され、トランジスタＭ２７の第２端子及びバックゲートは、トランジスタＭ２８の第１端子に電気的に接続され、トランジスタＭ２７のゲートは、配線ＳＷ４に電気的に接続されている。また、トランジスタＭ２８の第２端子及びバックゲートは、容量素子ＣＤ８の第２端子と、端子ｃｔ３と、に電気的に接続され、トランジスタＭ２８のゲートは、トランジスタＭ２９の第１端子と、容量素子ＣＤ７の第１端子と、容量素子ＣＤ８の第１端子と、に電気的に接続されている。更に、トランジスタＭ２９の第２端子は、任意の電圧を供給する配線ＶＡＬに電気的に接続され、トランジスタＭ２９のゲートは、配線ＳＷ５に電気的に接続され、容量素子ＣＤ７の第２端子は、配線ＳＷ５Ｂに電気的に接続されている。
　配線ＶＡＬが与える任意の電圧は、電圧ＶＳＳよりも大きい電圧であることが好ましい。
　回路ＣＳ４において、トランジスタＭ３２の第１端子は、トランジスタＭ３４の第１端子と、端子ｃｔ４と、に電気的に接続され、トランジスタＭ３２の第２端子は、トランジスタＭ３３の第１端子に電気的に接続され、トランジスタＭ３２のゲートは、配線ＳＷ６に電気的に接続されている。また、トランジスタＭ３３の第２端子は、電圧ＶＳＳを供給する電圧線に電気的に接続され、トランジスタＭ３３のバックゲートは、電圧ＶＳＳを供給する電圧線に電気的に接続され、トランジスタＭ３３のゲートは、トランジスタＭ３４の第２端子と、容量素子ＣＤ１１の第１端子と、容量素子ＣＤ１２の第１端子と、に電気的に接続されている。更に、トランジスタＭ３４のゲートは、配線ＳＷ７に電気的に接続され、容量素子ＣＤ１１の第２端子は、配線ＳＷ７Ｂに電気的に接続され、容量素子ＣＤ１２の第２端子は、電圧ＶＳＳを供給する電圧線に電気的に接続されている。
　スイッチＳ２１の第１端子は、端子ｃｔ２と、配線ＷＸと、に電気的に接続され、スイッチＳ２１の第２端子は、端子ｃｔ３と、端子ｃｔ４と、に電気的に接続されている。
　配線ＳＷ１乃至配線ＳＷ７のそれぞれは、低レベル電位、又は高レベル電位の一方が与えられる配線である。また、配線ＳＷ３Ｂは、配線ＳＷ３に入力されている信号の反転信号が入力される配線であり、配線ＳＷ５Ｂは、配線ＳＷ５に入力されている信号の反転信号が入力される配線であり、配線ＳＷ７Ｂは、配線ＳＷ７に入力されている信号の反転信号が入力される配線である。
　容量素子ＣＤ３、ＣＤ７、ＣＤ１１のそれぞれは、トランジスタＭ２４、Ｍ２９、Ｍ３４がオン状態からオフ状態にしたときに起こるチャージインジェクション効果を抑えるための回路素子である。そのため、オフセットキャンセル回路８０は、容量素子ＣＤ３、ＣＤ７、ＣＤ１１のそれぞれの第２端子に、トランジスタＭ２４、Ｍ２９、Ｍ３４のそれぞれのゲートに入力される信号の反転信号が入力されるように動作する。また、容量素子ＣＤ３、ＣＤ７、ＣＤ１１のそれぞれとしては、２対の電極の一方をゲートとし、他方をソースとドレインとを電気的に接続した端子としたトランジスタを用いることが好ましく、更に、当該トランジスタのチャネル幅は、トランジスタＭ２４、Ｍ２９、Ｍ３４のチャネル幅の０．４倍以上０．６倍以下であることが好ましく、０．４５倍以上０．５５倍以下であることがより好ましい。また、チャネル幅ではなくチャネル長を、トランジスタＭ２４、Ｍ２９、Ｍ３４の０．４倍以上０．６倍以下、より好ましくは０．４５倍以上０．５５倍以下としてもよい。
　図１４乃至図１７を参照して、データｗとデータｄの乗算を行う場合を例に、オフセットキャンセル動作を説明する。オフセットキャンセル回路８０、回路１０の動作を、「第１動作」から順に「第２動作」、「第３動作」、「第４動作」に遷移させることで、回路１０の出力電流からオフセット電流をキャンセルして、積ｗ・ｄに比例する電流Ｉｐｒ（ｗ，ｄ）を取得することができる。図１４は、「第１動作」を説明するための回路図であり、図１５は、「第２動作」を説明するための回路図であり、図１６は、「第３動作」を説明するための回路図であり、図１７は、「第４動作」を説明するための回路図である。
　なお、図１４乃至図１７には、読み出し回路１２０と、回路１０と、が図示している。読み出し回路１２０と、回路１０と、は、オフセットキャンセル回路８０の回路ＣＳ２の端子ｃｔ２に電気的に接続されている。なお、読み出し回路１２０と、回路１０と、については、上記の実施の形態の内容を参酌する。
　また、図１４乃至図１７では、バックゲートを有するＯＳトランジスタでスイッチＳ２１を、構成した例を示す。以下の説明では、便宜的に電圧ＶＳＳは０Ｖとする。
＜＜第１動作＞＞
　第１動作は、回路ＣＳ３において、トランジスタＭ２８が供給する電流を設定するための動作である。第１動作の間では、スイッチＳ２０はオフ状態であり、スイッチＳ２１はオン状態である。また、第１動作の間では、配線ＳＷ２を“Ｌ”、配線ＳＷ６を“Ｌ”として、回路ＣＳ２のトランジスタＭ２２、回路ＣＳ４のトランジスタＭ３２をオフ状態にしている。
　図１４に示すように、配線ＢＷには、電圧ｗ０が入力される。また、配線ＶＸには初めにＶＳＳが入力される。次に、配線ＷＷを“Ｈ”にし、トランジスタＭ２をオンにすることによって、ノードｓｎ１に電圧ｗ０が書き込まれる。そして、配線ＷＷを“Ｌ”にし、トランジスタＭ２をオフにした後に、配線ＶＸに電圧ｄ０が入力される。これによって、トランジスタＭ１の電圧Ｖｇｓはｗ０＋Ａｓｎｄ０となるため、トランジスタＭ１には、電流Ｉ４が流れる（式（２．９）参照）。
　配線ＳＷ４を“Ｈ”、配線ＳＷ５を“Ｈ”にして、トランジスタＭ２７とトランジスタＭ２９とをオンにする。トランジスタＭ２８には電流Ｉ４が流れるように、かつ、トランジスタＭ２８が飽和領域で動作するように、配線ＶＡＬから供給される電圧が設定される。なお、図１４では、トランジスタＭ２８のドレイン電流がＩ４であるときの電圧ＶｇｓをＶｐ８として図示している。
　次に、配線ＳＷ５を“Ｌ”にする。これにより、トランジスタＭ２９はオフ状態なり、容量素子ＣＤ８によって、トランジスタＭ２８の電圧Ｖｇｓは電圧Ｖｐ８に固定される。そのため、トランジスタＭ２８が供給する電流はＩ４に設定される。なお、容量素子ＣＤ７は、トランジスタＭ２９をオン状態からオフ状態にしたときに起こる、チャージインジェクション効果を抑えるための回路素子であるため、トランジスタＭ２９がオフになるとき、つまり、配線ＳＷ５が“Ｌ”になるとき、配線ＳＷ５Ｂは“Ｈ”となる。
＜＜第２動作＞＞
　第２動作は、回路ＣＳ２において、トランジスタＭ２３が供給する電流を設定するための動作であり、かつ、回路ＣＳ４において、トランジスタＭ３３によって吸出される電流を設定するための動作である。第２動作の間では、スイッチＳ２０はオフ状態であり、スイッチＳ２１はオフ状態である。
　初めに、回路ＣＳ２において、トランジスタＭ２３が供給する電流を設定するための動作について説明する。
　図１５に示すように、配線ＢＷには、電圧ｗ０が入力される。また、配線ＶＸには初めにＶＳＳが入力される。次に、配線ＷＷを“Ｈ”にし、トランジスタＭ２をオンにすることによって、ノードｓｎ１に電圧ｗ０が書き込まれる。そして、配線ＷＷを“Ｌ”にし、トランジスタＭ２をオフにする。なお、第１動作から引き続いて第２動作が行われる場合は、既にノードｓｎ１には電圧ｗ０が書き込まれているため、上述の書き込み動作を行う必要は無い。ノードｓｎ１に電圧ｗ０が書き込まれるときに、配線ＶＸに電圧ｄ０＋ｄが入力されることにより、トランジスタＭ１の電圧Ｖｇｓはｗ０＋Ａｓｎ（ｄ０＋ｄ）となるため、トランジスタＭ１には、電流Ｉ２が流れる（式（２．７）参照）。
　配線ＳＷ２を“Ｈ”、配線ＳＷ３を“Ｈ”にして、トランジスタＭ２２とトランジスタＭ２４とをオンにする。トランジスタＭ２３には電流Ｉ４が流れるように、かつ、トランジスタＭ２３が飽和領域で動作するように、配線ＶＡＬから供給される電圧が設定される。なお、図１５では、トランジスタＭ２３のドレイン電流がＩ２であるときの電圧ＶｇｓをＶｐ７として図示している。
　次に、配線ＳＷ３を“Ｌ”にする。これにより、トランジスタＭ２４はオフ状態なり、容量素子ＣＤ４によって、トランジスタＭ２３の電圧Ｖｇｓは電圧Ｖｐ７に固定される。そのため、トランジスタＭ２４が供給する電流はＩ２に設定される。なお、容量素子ＣＤ３は、トランジスタＭ２４をオン状態からオフ状態にしたときに起こる、チャージインジェクション効果を抑えるための回路素子であるため、トランジスタＭ２４がオフになるとき、つまり、配線ＳＷ３が“Ｌ”になるとき、配線ＳＷ３Ｂは“Ｈ”となる。
　次に、回路ＣＳ４において、トランジスタＭ３３によって吸出される電流を設定するための動作について説明する。
　配線ＳＷ６を“Ｈ”、配線ＳＷ７を“Ｈ”にして、トランジスタＭ３２とトランジスタＭ３４とをオンにする。これによって、トランジスタＭ３３は、ドレインとゲートとが電気的に接続されて、ダイオード接続の構成となる。そのため、トランジスタＭ３３に、回路ＣＳ３から流れる電流Ｉ４が流れるように、トランジスタＭ３３の電圧Ｖｇｓが設定される。なお、図１５では、トランジスタＭ３３のドレイン電流がＩ４であるときの電圧ＶｇｓをＶｐ９として図示している。また、トランジスタＭ３３のサイズ、構造などが、トランジスタＭ２８と同じである場合、Ｖｐ９はＶｐ８と同じ電圧となることがある。
　次に、配線ＳＷ７を“Ｌ”にする。これにより、トランジスタＭ３４はオフ状態なり、容量素子ＣＤ１２によって、トランジスタＭ３３の電圧Ｖｇｓは電圧Ｖｐ９に固定される。そのため、トランジスタＭ２８が供給する電流はＩ４に設定される。なお、容量素子ＣＤ１１は、トランジスタＭ３４をオン状態からオフ状態にしたときに起こる、チャージインジェクション効果を抑えるための回路素子であるため、トランジスタＭ３４がオフになるとき、つまり、配線ＳＷ７が“Ｌ”になるとき、配線ＳＷ７Ｂは“Ｈ”となる。
＜＜第３動作＞＞
　第３動作は、回路ＣＳ３において、トランジスタＭ２８が供給する電流を設定するための動作である。第３動作の間では、スイッチＳ２０はオフ状態であり、スイッチＳ２１はオン状態である。また、第３動作の間では、配線ＳＷ２を“Ｌ”、配線ＳＷ６を“Ｌ”として、回路ＣＳ２のトランジスタＭ２２、回路ＣＳ４のトランジスタＭ３２をオフ状態にしている。
　図１６に示すように、配線ＢＷには、電圧ｗ０＋ｗが入力される。また、配線ＶＸには初めにＶＳＳが入力される。次に、配線ＷＷを“Ｈ”にし、トランジスタＭ２をオンにすることによって、ノードｓｎ１に電圧ｗ０＋ｗが書き込まれる。そして、配線ＷＷを“Ｌ”にし、トランジスタＭ２をオフにした後に、配線ＶＸにｄ０が入力される。これによって、トランジスタＭ１の電圧Ｖｇｓはｗ０＋ｗ＋Ａｓｎｄ０となるため、トランジスタＭ１には、電流Ｉ３が流れる（式（２．８）参照）。
　配線ＳＷ４を“Ｈ”、配線ＳＷ５を“Ｈ”にして、トランジスタＭ２７とトランジスタＭ２９とをオンにする。トランジスタＭ２８には電流Ｉ３が流れるように、かつ、トランジスタＭ２８が飽和領域で動作するように、配線ＶＡＬから供給される電圧が設定される。なお、図１６では、トランジスタＭ２８のドレイン電流がＩ３であるときの電圧ＶｇｓをＶｐ１０として図示している。
　次に、配線ＳＷ５を“Ｌ”にする。これにより、トランジスタＭ２９はオフ状態なり、容量素子ＣＤ８によって、トランジスタＭ２８の電圧Ｖｇｓは電圧Ｖｐ１０に固定される。そのため、トランジスタＭ２８が供給する電流はＩ３に設定される。
＜＜第４動作＞＞
　第４動作は、回路１０において、トランジスタＭ１に流れる電流Ｉ１を設定し、かつ、第１動作乃至第３動作のそれぞれで設定した電流Ｉ２、Ｉ３、Ｉ４を用いて、読み出し回路１２０のノードｎｐｒに電流−Ｉ１＋Ｉ３−Ｉ４＋Ｉ２を流すための動作である。
　図１７に示すように、配線ＢＷには、電圧ｗ０＋ｗが入力される。また、配線ＶＸには初めにＶＳＳが入力される。次に、配線ＷＷを“Ｈ”にし、トランジスタＭ２をオンにすることによって、ノードｓｎ１に電圧ｗ０＋ｗが書き込まれる。そして、配線ＷＷを“Ｌ”にし、トランジスタＭ２をオフにした後に、配線ＶＸにｄ０＋ｄが入力される。これによって、トランジスタＭ１の電圧Ｖｇｓは（ｗ０＋ｗ）＋Ａｓｎ（ｄ０＋ｄ）となるため、トランジスタＭ１には、電流Ｉ１が流れる（式（２．６）参照）。
　配線ＳＷ２を“Ｈ”、配線ＳＷ４を“Ｈ”、配線ＳＷ６を“Ｈ”にして、トランジスタＭ２２とトランジスタＭ２７とトランジスタＭ３２とをオンにする。これにより、回路ＣＳ２は端子ｃｔ２から電流Ｉ２を出力し、回路ＣＳ３は端子ｃｔ３から電流Ｉ３を出力し、回路ＣＳ４は端子ｃｔ４から電流Ｉ２を吸出する。
　更に、所定のタイミングで、スイッチＳ２０、及びスイッチＳ２１をオンにすることによって、ノードｎｐｒには、電流−Ｉ１＋Ｉ３−Ｉ４＋Ｉ２が流れる。つまりノードｎｐｒには電流−Ｉｐｒ（ｗ，ｄ）が流れる（式（２．１１）参照）。読み出し回路１２０は、電流−Ｉｐｒ（ｗ，ｄ）を電圧に変換する。
　以上述べたように、オフセットキャンセル回路８０を用いることで、回路１０が生成する電流Ｉ１から、オフセット電流をキャンセルして、積ｗ・ｄに比例する電流を得ることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、階層型の人工ニューラルネットワークと、上記実施の形態で説明した回路を用いた演算回路と、について説明する。
＜階層型のニューラルネットワーク＞
　人工ニューラルネットワーク（ＡＮＮ、以後、ニューラルネットワークと呼称する。）とは、生物の神経回路網を模したモデル全般を指す。一般的には、ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。
　シナプスの結合強度（重み係数ともいう）は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
　また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
　ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、本明細書等では、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、本実施の形態では多くの階層を有する階層型のニューラルネットワークについて説明する。
　図１８は、階層型のニューラルネットワークの一例を示した図である。第（ｋ−１）層（ここでのｋは２以上の整数である）は、合計ｍ個（ここでのｍは１以上の整数である）のニューロンとして、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）を有し、第ｋ層は、合計ｎ個（ここでのｎは１以上の整数である）のニューロンとして、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）を有する。
　なお、図１８では、第（ｋ−１）層のニューロンＮ１ （ｋ−１）、Ｎｉ （ｋ−１）、Ｎｍ （ｋ−１）、第ｋ層のニューロンＮ１ （ｋ）、Ｎｊ （ｋ）、Ｎｎ （ｋ）を図示しており、それ以外のニューロンについては省略している。
　階層型のニューラルネットワークでは、ニューロンＮｉ （ｋ−１）（ここでのｉは１以上ｍ以下の整数である。）は出力信号ｚｉ （ｋ）を出力し、ニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）には、出力信号ｚｉ （ｋ−１）と、重み係数ｗｉ （ｋ−１） ｊ （ｋ）と、の積が入力される。なお、重み係数が大きいほど、そのニューロン同士での送受信される信号が大きくなる。
　なお、図１８では、ニューロンＮ１ （ｋ−１）からニューロンＮｊ （ｋ）に送られる信号ｗ１ （ｋ−１） ｊ （ｋ）・ｚ１ （ｋ−１）、ニューロンＮｉ （ｋ−１）からニューロンＮｊ （ｋ）に送られる信号ｗｉ （ｋ−１） ｊ （ｋ）・ｚｉ （ｋ−１））、ニューロンＮｍ （ｋ−１）からニューロンＮｊ （ｋ）に送られる信号ｗｍ （ｋ−１） ｊ （ｋ）・ｚｍ （ｋ−１）を符号として記載しており、それ以外の信号の符号の記載を省略している。
　ここで、ニューロンＮｊ （ｋ）について着目する。ニューロンＮｊ （ｋ）に入力される信号の総和は、次の式で表される。
Figure JPOXMLDOC01-appb-M000007
　また、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
Figure JPOXMLDOC01-appb-M000008
　関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの出力関数は、層毎において、同一でもよいし、異なっていてもよい。
　ニューラルネットワークは、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（３．１）、（３．２）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワークによって計算された結果に相当する。
＜演算回路＞
　ここでは、上記実施の形態で説明した回路を用いた、式（３．１）の計算を行う演算回路について説明する。
　図１９は、演算回路の構成例を示したブロック図である。演算回路２０１Ａは、オフセットキャンセル回路９０と、駆動回路１１０と、読み出し回路１２０と、メモリセルアレイＭＣＡと、を有する。
　オフセットキャンセル回路９０としては、実施の形態２で説明したオフセットキャンセル回路５０、又は、実施の形態３で説明したオフセットキャンセル回路７０を適用することができる。
　メモリセルアレイＭＣＡは、ｍ×２個のメモリセルを有する。図１９では、メモリセルは、ｍ行２列のマトリクス状に配置されている。特に、図１９に示すメモリセルアレイＭＣＡの１列目及び２列目のそれぞれには、メモリセルとして、上記実施の形態で説明した回路１０及び回路１０ｒが適用されている。なお、本実施の形態では、ｉ行目の回路１０、１０ｒをそれぞれ回路１０［ｉ］、１０ｒ［ｉ］と記載する。
　読み出し回路１２０は、実施の形態２、実施の形態３に記載した読み出し回路１２０を適用することができる。
　なお、オフセットキャンセル回路９０と、回路１０［１］乃至１０［ｍ］と、回路１０ｒ［１］乃至１０ｒ［ｍ］と、読み出し回路１２０と、の電気的な接続については、実施の形態２、実施の形態３の記載を参酌する。つまり、オフセットキャンセル回路９０がオフセットキャンセル回路５０である場合、配線ＷＸは電流源回路３０のノードｏｔ３に電気的に接続され、配線ＷＸｒは電流源回路３０ｒのノードｏｔ３に電気的に接続されている。また、オフセットキャンセル回路９０がオフセットキャンセル回路７０である場合、配線ＷＸは電流源回路６０のノードｏｔ３に電気的に接続され、配線ＷＸｒは電流源回路６０ｒのノードｏｔ３に電気的に接続されている。また、配線ＷＸは、回路１０［１］乃至１０［ｍ］のそれぞれのノードｗｘと、読み出し回路１２０のノードｉｎｒｏと、に電気的に接続され、配線ＷＸｒは、回路１０ｒ［１］乃至１０ｒ［ｍ］のそれぞれのノードｗｘに電気的に接続されている。なお、図１９には、ノードｏｔ３、ノードｗｘ、ノードｉｎｒｏを図示していない。
　駆動回路１１０は、配線ＶＸを介して、回路１０、１０ｒのそれぞれのノードｖｘに所定の信号（又は電圧）を与える機能を有する。なお、図１９において、演算回路２０１Ａは、メモリセルアレイＭＣＡがｍ行であるため、配線ＶＸをｍ本有する構成となっている。また、本実施の形態では、ｉ行目の配線ＶＸを配線ＶＸ［ｉ］と記載する。また、駆動回路１１０は、実施の形態１で説明した駆動回路１０８とすることができる。
　図１９に示す演算回路２０１Ａを構成することによって、式（３．１）の計算を行うことができる。以下に、演算回路２０１Ａの動作例について説明する。なお、以下の説明では、便宜的に、重み係数ｗｉ （ｋ−１） ｊ （ｋ）、及び出力信号ｚｉ （ｋ−１）のそれぞれに対応する電圧を電圧ｗｉ （ｋ−１） ｊ （ｋ）、及び電圧ｚｉ （ｋ−１）と呼ぶことにする。
　例えば、ニューロンＮｊ （ｋ）に入力されるｕｊ （ｋ）の算出の方法について述べる。初めに、ニューロンＮｉ （ｋ−１）とニューロンＮｊ （ｋ）との間の重み係数ｗｉ （ｋ−１） ｊ （ｋ）をデータｗとして、回路１０［ｉ］のノードｓｎ１に電圧ｗ０＋ｗｉ （ｋ−１） ｊ （ｋ）を保持し、回路１０ｒ［ｉ］のノードｓｎ１に電圧ｗ０を保持する。
　次に、ニューロンＮｉ （ｋ−１）からニューロンＮｊ （ｋ）に入力される信号ｚｉ （ｋ−１）をデータｄとして、配線ＶＸ［ｉ］に電圧ｄ０を印加した場合と、電圧ｄ０＋ｚｉ （ｋ−１）を印加した場合と、を考える。配線ＶＸ［ｉ］に電圧ｄ０を印加した場合における、配線ＷＸ、配線ＷＸｒのそれぞれを介して、オフセットキャンセル回路９０から出力される電流Ｉ３、Ｉ４、並びに、配線ＶＸ［ｉ］に電圧ｄ０＋ｚｉ （ｋ−１）を印加した場合における、配線ＷＸ、配線ＷＸｒのそれぞれを介して、オフセットキャンセル回路９０から出力される電流Ｉ１、Ｉ２は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000009
　上の式（３．３）乃至（３．６）において、式（２．１０）を計算することによって、式（３．７）を得ることができる。
Figure JPOXMLDOC01-appb-M000010
　式（３．７）は、ニューロンＮｉ （ｋ−１）からニューロンＮｊ （ｋ）に入力される信号ｚｉ （ｋ−１）と、ニューロンＮｉ （ｋ−１）とニューロンＮｊ （ｋ）との間の重み係数ｗｉ （ｋ−１） ｊ （ｋ）と、の積を、ｉについて１からｍまでを足し合わせた値に応じた電流値を示している。式（２．１０）に示す電流は、実施の形態２、実施の形態３で説明したとおり、読み出し回路１２０に供給されるため、式（３．７）の電流を読み出し回路１２０に供給することによって、ニューロンＮｊ （ｋ）に入力される式（３．１）を求めることができる。
　また、読み出し回路１２０に式（３．２）を計算するための活性化関数の演算回路を含めることによって、読み出し回路１２０からニューロンＮｊ （ｋ）の出力信号ｚｊ （ｋ）を出力することができる。
　また、演算回路２０１Ａとは異なる別の演算回路の構成例を図２０に示す。演算回路２０１Ｂは、演算回路２０１Ａが有するオフセットキャンセル回路９０と、メモリセルアレイＭＣＡと、読み出し回路１２０と、をそれぞれｎ個有する。なお、図２０では、ｎ個のオフセットキャンセル回路９０をそれぞれオフセットキャンセル回路９０［１］乃至９０［ｎ］と記載し、ｎ個のメモリセルアレイＭＣＡをそれぞれメモリセルアレイＭＣＡ［１］乃至ＭＣＡ［ｎ］と記載し、ｎ個の読み出し回路１２０をそれぞれ読み出し回路１２０［１］乃至１２０［ｎ］と記載している。
　また、演算回路２０１Ｂは、演算回路２０１Ａと同様の駆動回路１１０を有しており、駆動回路１１０は、配線ＶＸ［１］乃至ＶＸ［ｍ］を介して、メモリセルアレイＭＣＡ［１］乃至ＭＣＡ［ｎ］のそれぞれに電気的に接続されている。
　なお、図２０では、演算回路２０１Ｂ、オフセットキャンセル回路９０［１］、９０［ｎ］、メモリセルアレイＭＣＡ［１］、ＭＣＡ［ｎ］、読み出し回路１２０［１］、１２０［ｎ］、駆動回路１１０、メモリセルアレイＭＣＡ［１］が有する回路１０［１］と回路１０［ｉ］と回路１０［ｍ］と回路１０ｒ［１］と回路１０ｒ［ｉ］と回路１０ｒ［ｍ］、メモリセルアレイＭＣＡ［ｎ］が有する回路１０［１］と回路１０［ｉ］と回路１０［ｍ］と回路１０ｒ［１］と回路１０ｒ［ｉ］と回路１０ｒ［ｍ］、オフセットキャンセル回路９０［１］に電気的に接続されている配線ＷＸと配線ＷＸｒ、オフセットキャンセル回路９０［ｎ］に電気的に接続されている配線ＷＸと配線ＷＸｒ、配線ＷＸ［１］、配線ＷＸ［ｉ］、配線ＷＸ［ｍ］を図示しており、それ以外のブロック図、配線、及び符号については省略している。
　図２０に示す演算回路２０１Ｂを構成することによって、式（３．１）の計算を、複数かつ同時に行うことができる。図１９に示す演算回路２０１Ａの説明では、図１８に示す第ｋ層のニューロンＮｊ （ｋ）に着目してｚｊ （ｋ）の計算を行ったが、図２０に示す演算回路２０１Ｂを用いることによって、図１８に示す第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ（ｋ）のそれぞれから出力されるｚ１ （ｋ）乃至ｚｎ （ｋ）を同時に計算することができる。
　具体的には、メモリセルアレイＭＣＡ［１］の回路１０［ｉ］のノードｓｎ１には、ニューロンＮｉ （ｋ−１）とニューロンＮ１ （ｋ）との間の重み係数として電圧ｗｉ （ｋ−１） １ （ｋ）を保持し、メモリセルアレイＭＣＡ［１］の回路１０ｒ［ｉ］のノードｓｎ１には、ｗ０を保持する。メモリセルアレイＭＣＡ［ｎ］の回路１０［ｉ］のノードｓｎ１には、ニューロンＮｉ （ｋ−１）とニューロンＮｎ （ｋ）との間の重み係数として電圧ｗｉ （ｋ−１） ｎ （ｋ）を保持し、メモリセルアレイＭＣＡ［ｎ］の回路１０ｒ［ｉ］のノードｓｎ１には、ｗ０を保持する。また、図２０には図示していないが、メモリセルアレイＭＣＡ［ｊ］の回路１０［ｊ］のノードｓｎ１には、ニューロンＮｉ （ｋ−１）とニューロンＮｊ （ｋ）との間の重み係数として電圧ｗｉ （ｋ−１） ｊ （ｋ）を保持し、メモリセルアレイＭＣＡ［１］の回路１０ｒ［ｉ］のノードｓｎ１には、ｗ０を保持する。
　その後、図１９の演算回路２０１Ａと同様に、オフセットキャンセル回路９０［１］、メモリセルアレイＭＣＡ［１］、駆動回路１１０を動作させることによって、読み出し回路１２０［１］でニューロンＮ１ （ｋ）に入力されるｕ１ （ｋ）を算出することができる。また、オフセットキャンセル回路９０［ｎ］、メモリセルアレイＭＣＡ［ｎ］、駆動回路１１０を動作させることによって、読み出し回路１２０［ｎ］でニューロンＮｎ （ｋ）に入力されるｕｎ （ｋ）を算出することができる。また、図２０には図示していないが、オフセットキャンセル回路９０［ｊ］、メモリセルアレイＭＣＡ［ｊ］、駆動回路１１０を動作させることによって、読み出し回路１２０［ｊ］でニューロンＮｊ （ｋ）に入力されるｕｊ （ｋ）を算出することができる。その後、読み出し回路１２０［１］乃至読み出し回路１２０［ｎ］のそれぞれによって、ｕ１ （ｋ）乃至ｕｎ （ｋ）からｚ１ （ｋ）乃至ｚｎ （ｋ）を求めることができる。
　ところで、図２０の演算回路２０１Ｂにおいて、メモリセルアレイＭＣＡ［１］乃至ＭＣＡ［ｎ］のそれぞれが有する回路１０ｒ［１］乃至１０ｒ［ｍ］のそれぞれのノードｓｎ１には、電圧ｗ０が保持されている。このため、オフセットキャンセル回路９０［１］乃至９０［ｎ］に電気的に接続されているそれぞれの配線ＷＸｒに流れる電流の量は等しくなる。つまり、配線ＶＸ［１］乃至ＶＸ［ｍ］の全てに電圧ｄ０が印加されている場合、オフセットキャンセル回路９０［１］乃至９０［ｎ］に電気的に接続されているそれぞれの配線ＷＸｒには互いに等しい電流Ｉ２が流れ、配線ＶＸ［１］乃至ＶＸ［ｍ］のそれぞれに電圧ｄ０＋ｚ１ （ｋ−１）乃至ｄ０＋ｚｍ （ｋ−１）が印加されている場合、オフセットキャンセル回路９０［１］乃至９０［ｎ］に電気的に接続されているそれぞれの配線ＷＸｒには互いに等しい電流Ｉ４が流れる。
　このため、図２０の演算回路２０１Ｂは、メモリセルアレイＭＣＡ［１］乃至ＭＣＡ［ｎ］において、互いに回路１０ｒ［１］乃至１０ｒ［ｍ］を共有する構成に変更することができる。そのような構成を図２１に示す。演算回路２０１Ｃは、メモリセルアレイＭＣＡ［１］乃至ＭＣＡ［ｎ］を１つのメモリセルアレイＭＣＡにまとめた構成となっている。メモリセルアレイＭＣＡは、回路１０［１，１］乃至１０［ｍ，ｎ］を有し、行毎に回路１０［ｉ，１］乃至１０［ｉ，ｎ］に対応するレプリカ回路として回路１０ｒ［ｉ］を有する。つまり、メモリセルアレイＭＣＡは、ｍ×ｎ個の回路１０と、ｍ×１個の回路１０ｒと、が、ｍ×（ｎ＋１）のマトリクス状に配置された構成を有する。
　また、オフセットキャンセル回路９０は、配線ＷＸ［ｊ］を介して、メモリセルアレイＭＣＡに電気的に接続されている。配線ＷＸ［ｊ］は、回路１０［１，ｊ］乃至１０［ｍ，ｊ］と、読み出し回路１２０［ｊ］に電気的に接続されている。図２１に示すオフセットキャンセル回路９０は、配線ＷＸｒに流れる電流を参照して、配線ＷＸ［１］乃至ＷＸ［ｎ］のそれぞれに流れるオフセット電流をキャンセルすることができる。
　演算回路２０１Ｃは、演算回路２０１Ｂと同様の動作で、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれに入力されるｕ１ （ｋ）乃至ｕｎ （ｋ）を算出することができる。
　図２２（Ａ）は、オフセットキャンセル回路として、実施の形態４で説明したオフセットキャンセル回路８０を適用した演算回路の構成例を示したブロック図である。演算回路２０２Ａは、オフセットキャンセル回路８０と、駆動回路１１０と、読み出し回路１２０と、メモリセルアレイＭＣＡと、を有する。
　メモリセルアレイＭＣＡは、ｍ×１個のメモリセルを有する。図２２（Ａ）では、メモリセルは、ｍ行１列のマトリクス状に配置されている。特に、図２２（Ａ）に示すメモリセルアレイＭＣＡのメモリセルとして、上記実施の形態で説明した回路１０が適用されている。なお、本実施の形態では、ｉ行目の回路１０をそれぞれ回路１０［ｉ］と記載する。
　読み出し回路１２０は、実施の形態４に記載した読み出し回路１２０を適用することができる。
　なお、オフセットキャンセル回路８０と、回路１０［１］乃至１０［ｍ］と、読み出し回路１２０と、の電気的な接続については、実施の形態４の記載を参酌する。つまり、配線ＷＸは回路ＣＳ２の端子ｃｔ２に電気的に接続されている。また、配線ＷＸは、回路１０［１］乃至１０［ｍ］のそれぞれのノードｗｘと、読み出し回路１２０のノードｉｎｒｏと、に電気的に接続されている。
　駆動回路１１０は、配線ＶＸを介して、回路１０のノードｖｘに所定の信号（又は電圧）を与える機能を有する。なお、図２２（Ａ）において、演算回路２０２Ａは、メモリセルアレイＭＣＡがｍ行であるため、配線ＶＸをｍ本有する構成となっている。また、本実施の形態では、ｉ行目の配線ＶＸを配線ＶＸ［ｉ］と記載する。また、駆動回路１１０は、実施の形態１で説明した駆動回路１０８とすることができる。
　図２２（Ａ）に示す演算回路２０２Ａを構成することによって、式（３．１）の計算を行うことができる。以下に、演算回路２０２Ａの動作例について説明する。なお、以下の説明では、図１９乃至図２１の説明と同様に、重み係数ｗｉ （ｋ−１） ｊ （ｋ）、及び出力信号ｚｉ （ｋ−１）のそれぞれに対応する電圧を電圧ｗｉ （ｋ−１） ｊ （ｋ）、及び電圧ｚｉ （ｋ−１）と呼ぶことにする。
　例えば、ニューロンＮｊ （ｋ）に入力されるｕｊ （ｋ）の算出の方法について述べる。
　初めに、実施の形態４で説明した第１動作において、回路１０［ｉ］のノードｓｎ１に電圧ｗ０を保持する。また、その後に、配線ＶＸ［ｉ］に電圧ｄ０を印加することによって、オフセットキャンセル回路８０から式（３．６）に示した電流Ｉ４を出力することができる。
　次に、実施の形態４で説明した第２動作において、回路１０［ｉ］のノードｓｎ１に電圧ｗ０を保持する。また、その後に、ニューロンＮｉ （ｋ−１）からニューロンＮｊ （ｋ）に入力される信号をｚｉ （ｋ−１）として、配線ＶＸ［ｉ］に電圧ｄ０＋ｚｉ （ｋ−１）を印加することによって、オフセットキャンセル回路８０から式（３．４）に示した電流Ｉ２を出力することができる。
　実施の形態４で説明した第３動作において、ニューロンＮｉ （ｋ−１）とニューロンＮｊ （ｋ）との間の重み係数をｗｉ （ｋ−１） ｊ （ｋ）として、回路１０［ｉ］のノードｓｎ１に電圧ｗ０＋ｗｉ （ｋ−１） ｊ （ｋ）を保持する。また、その後に、配線ＶＸ［ｉ］に電圧ｄ０を印加することによって、オフセットキャンセル回路８０から式（３．５）に示した電流Ｉ３を出力することができる。
　そして、実施の形態４で説明した第４動作において、回路１０［ｉ］のノードｓｎ１に電圧ｗ０＋ｗｉ （ｋ−１） ｊ （ｋ）を保持する。また、その後に、配線ＶＸ［ｉ］に電圧ｄ０＋ｚｉ （ｋ−１）を印加することによって、オフセットキャンセル回路８０から式（３．３）に示した電流Ｉ１を出力することができる。また、このとき、オフセットキャンセル回路８０の動作によって、オフセット電流のキャンセルが行われる。このため、ニューロンＮｉ （ｋ−１）からニューロンＮｊ （ｋ）に入力される信号ｚｉ （ｋ−１）と、ニューロンＮｉ （ｋ−１）とニューロンＮｊ （ｋ）との間の重み係数ｗｉ （ｋ−１） ｊ （ｋ）と、の積を、ｉについて１からｍまでを足し合わせた値に応じた電流値、つまり式（３．７）を出力することができる。その後、式（３．７）の電流を読み出し回路１２０に供給することによって、ニューロンＮｊ （ｋ）に入力される式（３．１）を求めることができる。
　また、読み出し回路１２０に式（３．２）を計算するための活性化関数の演算回路を含めることによって、読み出し回路１２０からニューロンＮｊ （ｋ）の出力信号ｚｊ （ｋ）を出力することができる。
　また、演算回路２０２Ａとは異なる別の演算回路の構成例を図２２（Ｂ）に示す。演算回路２０２Ｂは、演算回路２０２Ａが有するオフセットキャンセル回路８０と、読み出し回路１２０と、をそれぞれｎ個有する。また、演算回路２０２ＢのメモリセルアレイＭＣＡは、ｍ×ｎ個の回路１０を有し、ｍ行ｎ列のマトリクス状に回路１０が配置されている構成となっている。なお、図２２（Ｂ）では、ｎ個のオフセットキャンセル回路８０をそれぞれオフセットキャンセル回路８０［１］乃至８０［ｎ］と記載し、ｎ個の読み出し回路１２０をそれぞれ読み出し回路１２０［１］乃至１２０［ｎ］と記載している。
　また、演算回路２０２Ｂは、演算回路２０２Ａと同様の駆動回路１１０を有しており、駆動回路１１０は、配線ＶＸ［１］乃至ＶＸ［ｍ］を介して、メモリセルアレイＭＣＡに電気的に接続されている。
　なお、図２２（Ｂ）では、演算回路２０２Ｂ、オフセットキャンセル回路８０［１］、８０［ｊ］、８０［ｎ］、メモリセルアレイＭＣＡ、読み出し回路１２０［１］、１２０［ｊ］、１２０［ｎ］、駆動回路１１０、回路１０［１，１］、回路１０［ｉ，１］、回路１０［ｍ，１］、回路１０［１，ｊ］、回路１０［ｉ，ｊ］、回路１０［ｍ，ｊ］、回路１０［１，ｎ］、回路１０［ｉ，ｎ］、回路１０［ｍ，ｎ］、配線ＷＸ［１］、配線ＷＸ［ｊ］、配線ＷＸ［ｎ］、配線ＶＸ［１］、配線ＶＸ［ｉ］、配線ＶＸ［ｍ］、メモリセルアレイＭＣＡを図示しており、それ以外のブロック図、配線、及び符号については省略している。
　図２２（Ｂ）に示す演算回路２０２Ｂを構成することによって、式（３．１）の計算を、複数かつ同時に行うことができる。図２２（Ａ）に示す演算回路２０２Ａの説明では、図１８に示す第ｋ層のニューロンＮｊ （ｋ）に着目してｚｊ （ｋ）の計算を行ったが、図２２（Ｂ）に示す演算回路２０２Ｂを用いることによって、図１８に示す第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ（ｋ）のそれぞれに入力されるｕ１ （ｋ）乃至ｕｎ （ｋ）を同時に計算することができる。
　なお、本発明の一態様に係る半導体装置に含まれる演算回路は、本実施の形態で説明した演算回路に限定されない。本発明の一態様に係る半導体装置に含まれる演算回路は、本実施の形態で説明した演算回路を適宜変更した構成とすることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なＯＳトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図２３に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図２５（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図２５（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図２５（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、特に回路１０のトランジスタＭ２、Ｍ３、電流源回路３０のトランジスタＭＡ１、ＭＡ２、オフセットキャンセル回路８０のトランジスタＭ２４、Ｍ２９、Ｍ３４などに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
　本実施の形態で説明する半導体装置は、図２３に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、回路１０における容量素子Ｃ１などとすることができる。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態におけるトランジスタＭ１などに適用することができる。
　トランジスタ３００は、図２５（Ｃ）に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図２３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２４に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい、低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２３において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図２３において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図２３において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図２３において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図２５（Ａ）、図２５（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
　また、図２５（Ａ）、図２５（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図２５（Ａ）、図２５（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２５（Ａ）、図２５（Ｂ）に示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図２３、図２５（Ａ）、図２５（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を持たせることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
　なお、図２５（Ａ）、図２５（Ｂ）のトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、実施の形態４で説明するＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
　また、図２５（Ａ）では、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図２５（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、図２５（Ａ）、図２５（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
　導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図２３では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
＜トランジスタの構造例＞
　なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。なお、下記に説明するトランジスタは、上記に説明したトランジスタの変形例であるため、下記の説明では、異なる点を主に説明し、同一の点については省略することがある。
＜＜トランジスタの構造例１＞＞
　図２６（Ａ）乃至図２６（Ｃ）を用いてトランジスタ５００Ａの構造例を説明する。図２６（Ａ）はトランジスタ５００Ａの上面図である。図２６（Ｂ）は、図２６（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２６（Ｃ）は、図２６（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　図２６（Ａ）乃至図２６（Ｃ）に示すトランジスタ５００Ａは、図２５（Ａ）に示したトランジスタ５００に、層間膜として機能する絶縁体５１１と、配線として機能する導電体５０５と、を加えた構成となっている。
　また、図２６（Ａ）乃至図２６（Ｃ）に示すトランジスタ５００Ａでは、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０は、導電体５４２ａ、及び導電体５４２ｂとの間に配置される。
　絶縁体５１１としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　例えば、絶縁体５１１は、水又は水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。
　例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　導電体５０５は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０５の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお図２６には導電体５０５を単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５を２層以上の多層膜構造としてもよい。なお、導電体５０５は、タングステン、銅、又はアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
　絶縁体５１４、及び絶縁体５１６は、絶縁体５１１又は絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水又は水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５００Ａの周辺部からトランジスタ５００Ａへの水素等の不純物の混入を抑制する層として機能する。
　また、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介して設けられることが好ましい。絶縁体５４４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
　また、導電体５４２ａ、及び導電体５４２ｂ上に、バリア層を設けてもよい。バリア層は、酸素、又は水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５４４を成膜する際に、導電体５４２ａ、及び導電体５４２ｂが酸化することを抑制することができる。
　バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
　バリア層を有することで、導電体５４２ａ、及び導電体５４２ｂの材料選択の幅を広げることができる。例えば、導電体５４２ａ、及び導電体５４２ｂに、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、及び絶縁体５４４を介して設けられることが好ましい。
　また、導電体５４０ａ、及び導電体５４０ｂの材料としては、導電体５０３と同様に、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　導電体５４０ａ、及び導電体５４０ｂとしては、例えば、水素、及び酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
　上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。又は、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜＜トランジスタの構造例２＞＞
　図２７（Ａ）乃至図２７（Ｃ）を用いてトランジスタ５００Ｂの構造例を説明する。図２７（Ａ）はトランジスタ５００Ｂの上面図である。図２７（Ｂ）は、図２７（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２７（Ｃ）は、図２７（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｂはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
　トランジスタ５００Ｂは、導電体５４２ａ（導電体５４２ｂ）と、酸化物５３０ｃと、絶縁体５５０と、導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
　第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、及び導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０３ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料の選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
　また、導電体５６０の上面及び側面と、絶縁体５５０の側面と、酸化物５３０ｃの側面と、を覆うように、絶縁体５４４を設けることが好ましい。
　絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５４４を有することで、絶縁体５８０が有する水、及び水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
　また、トランジスタ５００Ｂのコンタクトプラグは、トランジスタ５００Ａのコンタクトプラグの構成と異なっている。トランジスタ５００Ｂでは、コンタクトプラグとして機能する導電体５４６ａ（導電体５４６ｂ）と、絶縁体５８０との間に、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）が配置されている。絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
　また、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６ａ（導電体５４６ｂ）に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
＜＜トランジスタの構造例３＞＞
　図２８（Ａ）乃至図２８（Ｃ）を用いてトランジスタ５００Ｃの構造例を説明する。図２８（Ａ）はトランジスタ５００Ｃの上面図である。図２８（Ｂ）は、図２８（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２８（Ｃ）は、図２８（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｃはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
　図２８（Ａ）乃至図２８（Ｃ）に示すトランジスタ５００Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面及び導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７ａ、及び導電体５４７ｂは、導電体５４２ａ、及び導電体５４２ｂに用いることができる導電体を用いればよい。さらに、導電体５４７ａ、及び導電体５４７ｂの膜厚は、少なくとも導電体５４２ａ、及び導電体５４２ｂより厚いことが好ましい。
　図２８（Ａ）乃至図２８（Ｃ）に示すトランジスタ５００Ｃは、上記のような構成を有することにより、トランジスタ５００Ａよりも、導電体５４２ａ、及び導電体５４２ｂを導電体５６０に近づけることができる。又は、導電体５４２ａの端部及び導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５００Ｃの実質的なチャネル長を短くし、オン電流の向上と、周波数特性の向上と、を図ることができる。
　また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４０ａ（導電体５４０ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
　また、図２８（Ａ）乃至図２８（Ｃ）に示すトランジスタ５００Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成としている。絶縁体５４４としては、水又は水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５００Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコン又は窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
　また、図２８（Ａ）乃至図２８（Ｃ）に示すトランジスタ５００Ｃは、図２６（Ａ）乃至図２６（Ｃ）に示すトランジスタ５００Ａと異なり、導電体５０３を単層構造としている。この場合、パターン形成された導電体５０３の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０３の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０３の上面の平坦性を良好にすることが好ましい。例えば、導電体５０３上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０３の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂ及び酸化物５３０ｃの結晶性の向上を図ることができる。
＜＜トランジスタの構造例４＞＞
　図２９（Ａ）乃至図２９（Ｃ）を用いてトランジスタ５００Ｄの構造例を説明する。図２９（Ａ）はトランジスタ５００Ｄの上面図である。図２９（Ｂ）は、図２９（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２９（Ｃ）は、図２９（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
　図２９（Ａ）乃至図２９（Ｃ）に示すトランジスタ５００Ｄは、トランジスタ５００、トランジスタ５００Ａ乃至トランジスタ５００Ｃと異なり、導電体５４２ａ、及び導電体５４２ｂを設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
　また、トランジスタ５００Ｄは、図２８に示したトランジスタ５００Ｃと同様に、導電体５０５を設けずに、第２のゲートとしての機能を有する導電体５０３を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
　金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
　なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　トランジスタ５００Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
　金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５００Ｄのオン電流の向上を図ることができる。又は、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、及び金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、及び導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
　具体的には、金属酸化物５５２としては、酸化物５３０に用いることができる酸化物半導体を低抵抗化した材料を用いることができる。又は、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５７０は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水又は水素などの不純物が、導電体５６０、及び絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
　絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
　なお、絶縁体５７１に、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
　絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、及び酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
　また、トランジスタ５００Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
　領域５３１ａ及び領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリン又はボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
　また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａ及び領域５３１ｂを形成することもできる。
　不純物元素が導入された酸化物５３０ｂの一部の領域は、電気抵抗率が低下する。このため、領域５３１ａ及び領域５３１ｂを「不純物領域」又は「低抵抗領域」という場合がある。
　絶縁体５７１及び／又は導電体５６０をマスクとして用いることで、領域５３１ａ及び領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａ及び／又は領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａ又は領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａ及び領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
　なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
　また、トランジスタ５００Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、及び酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
　また、トランジスタ５００Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５４４を有する。絶縁体５４４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水又は水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５４４として、酸化アルミニウムを用いるとよい。
　なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５４４が酸化物５３０及び絶縁体５７５から水素及び水を吸収することで、酸化物５３０及び絶縁体５７５の水素濃度を低減することができる。
＜＜トランジスタの構造例５＞＞
　図３０（Ａ）乃至図３０（Ｃ）を用いてトランジスタ５００Ｅの構造例を説明する。図３０（Ａ）はトランジスタ５００Ｅの上面図である。図３０（Ｂ）は、図３０（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図３０（Ｃ）は、図３０（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図３０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
　図３０（Ａ）乃至図３０（Ｃ）では、トランジスタ５００Ｄと同様に、導電体５４２ａ、及び導電体５４２ｂを設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５４４の間に、絶縁体５７３を有する。
　図３０（Ｂ）に示す、領域５３１ａ、及び領域５３１ｂは、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１ａ、及び領域５３１ｂは、例えば、ダミーゲートを用いることで形成することができる。
　具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、酸化物５３０ｂの一部の領域を低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１ａ及び領域５３１ｂが形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
　なお、酸化物５３０ｂの一部の領域を低抵抗化する元素としては、代表的には、ホウ素、又はリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
　特に、アモルファスシリコン、低温ポリシリコンなどが半導体層に含まれるＳｉトランジスタの製造ラインの装置において、ホウ素、及びリンを添加することができるため、当該製造ラインの装置を用いることにより酸化物５３０ｂの一部を低抵抗化することができる。つまり、Ｓｉトランジスタの製造ラインの一部を、トランジスタ５００Ｅの作製工程に用いることができる。
　続いて、酸化物５３０ｂ、及びダミーゲート上に、絶縁体５７３となる絶縁膜、及び絶縁体５４４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、及び絶縁体５４４となる絶縁膜を積層して設けることで、領域５３１ａ又は領域５３１ｂと、酸化物５３０ｃと、絶縁体５５０と、が重畳する領域を設けることができる。
　具体的には、絶縁体５４４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５４４、及び絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１ａ、及び領域５３１ｂのそれぞれの一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜の一部を除去することで、図３０（Ａ）乃至図３０（Ｃ）に示すトランジスタを形成することができる。
　なお、絶縁体５７３、及び絶縁体５４４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　図３０（Ａ）乃至図３０（Ｃ）に示すトランジスタには、導電体５４２ａ、及び導電体５４２ｂが設けられていないため、コストの低減を図ることができる。
＜＜トランジスタの構造例６＞＞
　また、図２５（Ａ）、図２５（Ｂ）では、ゲートとしての機能を機能する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図３１（Ａ）、図３１（Ｂ）、図３２（Ａ）、図３２（Ｂ）に示す。
　図３１（Ａ）はトランジスタの上面図であり、図３１（Ｂ）はトランジスタの斜視図である。また、図３１（Ａ）におけるＬ１−Ｌ２の断面図を図３２（Ａ）に示し、Ｗ１−Ｗ２の断面図を図３２（Ｂ）に示す。
　図３１（Ａ）、図３１（Ｂ）、図３２（Ａ）、図３２（Ｂ）に示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、導電体ＢＧＥ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
＜＜容量素子の構造例＞＞
　図３３（Ａ）乃至図３３（Ｃ）では、図２３に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図３３（Ａ）は容量素子６００Ａの上面図であり、図３３（Ｂ）は容量素子６００Ａの一点鎖線Ｌ３‐Ｌ４における断面を示した斜視図であり、図３３（Ｃ）は容量素子６００Ａの一点鎖線Ｗ３‐Ｌ４における断面を示した斜視図である。
　導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
　容量素子６００Ａは、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図３３（Ｂ）、（Ｃ）では、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
　また、図３３（Ａ）乃至図３３（Ｃ）では、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
　なお、図２３に示す容量素子６００及び図３３（Ａ）乃至図３３（Ｃ）に示す容量素子６００Ａはプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図３４（Ａ）乃至図３４（Ｃ）に示すシリンダ型の容量素子６００Ｂとしてもよい。
　図３４（Ａ）は容量素子６００Ｂの上面図であり、図３４（Ｂ）は容量素子６００Ｂの一点鎖線Ｌ３‐Ｌ４における断面図であり、図３４（Ｃ）は容量素子６００Ｂの一点鎖線Ｗ３‐Ｌ４における断面を示した斜視図である。
　図３４（Ｂ）において、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。
　また、図３４（Ｃ）では、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
　絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
　絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
　導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
　なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
　絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。
　導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
　絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
　図３４（Ａ）乃至図３４（Ｃ）に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量素子Ｃ１、Ｃ３、Ｃ１１、Ｃ１２、ＣＤ４、ＣＤ８、ＣＤ１２などとして、容量素子６００Ｂを適用することによって、長時間、容量素子の端子間の電圧を維持することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ‐ＯＳ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、明細書等において、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。
＜金属酸化物の構成＞
　ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＸトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
　本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用した製品例について説明する。
＜ノート型パーソナルコンピュータ＞
　本発明の一態様の半導体装置は、情報端末装置に備えられるディスプレイに適用することができる。図３５（Ａ）は、情報端末装置の一種であるノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
＜スマートウォッチ＞
　本発明の一態様の半導体装置は、ウェアラブル端末に適用することができる。図３５（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、又は表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図３５（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図３５（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定されず、操作子５９０４を有さない構成であってもよい。
＜ビデオカメラ＞
　本発明の一態様の半導体装置は、ビデオカメラに適用することができる。図３５（Ｃ）に示すビデオカメラは、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
＜携帯電話＞
　本発明の一態様の半導体装置は、携帯電話に適用することができる。図３５（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
　また、図３５（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図３５（Ｄ）に示した携帯電話は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。
＜据え置き型ゲーム機＞
　本発明の一態様の半導体装置は、ゲーム機の一例である据え置き型ゲーム機に適用することができる。図３５（Ｅ）では、据え置き型ゲーム機として、ゲーム機本体７５２０と、コントローラ７５２２を示している。なお、ゲーム機本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図３５（Ｅ）に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図３５（Ｅ）に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
＜携帯型ゲーム機＞
　本発明の一態様の半導体装置は、ゲーム機の一例である携帯ゲーム機に適用することができる。図３５（Ｆ）に示す携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。なお、図３５（Ｆ）に示す携帯ゲーム機５２００は一例であり、本発明の一態様の半導体装置が適用された携帯ゲーム機の表示部、ボタンなどの配置、形状や数、は、図３５（Ｆ）に示す構成に限定されない。また、携帯ゲーム機の筐体の形状は、図３５（Ｆ）に示す構成に限定されない。
　上述では、ゲーム機の一例として、据え置き型ゲーム機、携帯ゲーム機などを挙げたが、本発明の一態様の半導体装置は、上述した以外に業務用ゲーム機（アーケードゲーム機）などにも適用することができる。
＜テレビジョン装置＞
　本発明の一態様の半導体装置は、テレビジョン装置に適用することができる。図３５（Ｇ）に示すテレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６などを有する。テレビジョン装置は、大画面、例えば、５０インチ以上、又は１００インチ以上の表示部９００１を組み込むことが可能である。
＜移動体＞
　本発明の一態様の半導体装置は、移動体である自動車の運転席周辺に適用することができる。
　例えば、図３５（Ｈ）は、自動車の室内におけるフロントガラス周辺を表す図である。図３５（Ｈ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
＜電子広告用の電子機器＞
　本発明の一態様の半導体装置は、電子広告を用途とするディスプレイに適用することができる。図３６（Ａ）は、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図３６（Ａ）は、電子看板６２００が壁６２０１に取り付けられている様子を示している。
＜折り畳み式のタブレット型情報端末＞
　本発明の一態様の半導体装置は、タブレット型の情報端末に適用することができる。図３６（Ｂ）には、折り畳むことができる構造を有するタブレット型の情報端末を示している。図３６（Ｂ）に示す情報端末は、筐体５３２１ａと、筐体５３２１ｂと、表示部５３２２と、操作ボタン５３２３と、を有している。特に、表示部５３２２は可撓性を有する基材を有しており、当該基材によって折り畳むことができる構造を実現できる。
　また、筐体５３２１ａと筐体５３２１ｂとは、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。
　また、図示していないが、図３５（Ａ）乃至図３５（Ｃ）、図３５（Ｅ）、図３６（Ａ）、図３６（Ｂ）に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。
　また、図示していないが、図３５（Ａ）、図３５（Ｂ）、図３５（Ｄ）、図３６（Ａ）、図３６（Ｂ）に示した電子機器は、カメラを有する構成であってもよい。
　また、図示していないが、図３５（Ａ）乃至図３５（Ｆ）、図３６（Ａ）、図３６（Ｂ）に示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図３５（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。
　また、図示していないが、図３５（Ａ）乃至図３５（Ｆ）、図３６（Ａ）、図３６（Ｂ）に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。
　また、図３５（Ａ）乃至図３５（Ｅ）、図３６（Ａ）に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図３５（Ａ）乃至図３５（Ｅ）、図３６（Ａ）に示した電子機器のように平らな面を有する筐体だけでなく、図３５（Ｈ）に示したダッシュボード、ピラーのように、曲面を有するような筐体の電子機器を実現することができる。
　図３５（Ａ）乃至図３５（Ｆ）、３５（Ｈ）、図３６（Ａ）、図３６（Ｂ）の表示部に適用できる、可撓性を有する基材としては、可視光に対する透光性を有する材料を例に挙げると、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合又は積層して用いてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
Ｍ１：トランジスタ、Ｍ１ｒ：トランジスタ、Ｍ２：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ１１：トランジスタ、Ｍ１１ｒ：トランジスタ、Ｍ１２：トランジスタ、Ｍ１２ｒ：トランジスタ、Ｍ１３：トランジスタ、Ｍ１３ｒ：トランジスタ、Ｍ２２：トランジスタ、Ｍ２３：トランジスタ、Ｍ２４：トランジスタ、Ｍ２７：トランジスタ、Ｍ２８：トランジスタ、Ｍ２９：トランジスタ、Ｍ３２：トランジスタ、Ｍ３３：トランジスタ、Ｍ３４：トランジスタ、ＭＡ１：トランジスタ、ＭＡ１ｒ：トランジスタ、ＭＡ２：トランジスタ、ＭＡ２ｒ：トランジスタ、ＭＡ３：トランジスタ、ＭＡ３ｒ：トランジスタ、ＭＳ１：トランジスタ、ＭＳ１ｒ：トランジスタ、ＭＳ２：トランジスタ、ＭＳ２ｒ：トランジスタ、ＭＣ１：トランジスタ、ＭＣ１ｒ：トランジスタ、Ｃ１：容量素子、Ｃ１ｒ：容量素子、Ｃ３：容量素子、Ｃ１１：容量素子、Ｃ１１ｒ：容量素子、Ｃ１２：容量素子、Ｃ１２ｒ：容量素子、Ｃ１３：容量素子、ＣＤ３：容量素子、ＣＤ４：容量素子、ＣＤ７：容量素子、ＣＤ８：容量素子、ＣＤ１１：容量素子、ＣＤ１２：容量素子、Ｓ２０：スイッチ、Ｓ２１：スイッチ、ｓｓ：ノード、ｓｓ１：ノード、ｍｓｓ：ノード、ｄｄ：ノード、ｂｇｃ：ノード、ｂｇｃ１：ノード、ｂｗ：ノード、ｗｗ：ノード、ｖｘ：ノード、ｏｔ１：ノード、ｏｔ３：ノード、ｏｔ４：ノード、ｃｓ１：ノード、ｃｓ２：ノード、ｃｓ３：ノード、ｃｍ１：ノード、ｃｍ２：ノード、ｃｍｇ：ノード、ｃｍｇ１：ノード、ｃｍｇ２：ノード、ｐｔ１：ノード、ｐｔ２：ノード、ｐｔ３：ノード、ｐｏ：ノード、ｗｘ：ノード、ｗｂ：ノード、ｖｂ１：ノード、ｇａ：ノード、ｓｔ：ノード、ｓｎ１：ノード、ｍｂ１：ノード、ｍｓ１：ノード、ｉｎｒｏ：ノード、ｎｐｒ：ノード、ＷＣＳ：配線、ＷＣＳ２：配線、ＷＢＣＳ：配線、ＥＮ＿ＷＢＧ：配線、ＷＢＧ：配線、ＷＢＧｒ：配線、ＶＸ：配線、ＶＸ［１］：配線、ＶＸ［ｉ］：配線、ＶＸ［ｍ］：配線、ＷＷ：配線、ＷＸ：配線、ＷＸ［１］：配線、ＷＸ［ｊ］：配線、ＷＸ［ｎ］：配線、ＷＸｒ：配線、ＢＷ：配線、ＢＷｒ：配線、ＰＯ：配線、ＰＯｒ：配線、ＥＮ＿ＰＯ：配線、ＥＮＢ＿ＰＯ：配線、ＭＶＳＳＬ：配線、ＭＶＳＳＬｒ：配線、ＶＡＬ：配線、ＳＷ２：配線、ＳＷ３：配線、ＳＷ３Ｂ：配線、ＳＷ４：配線、ＳＷ５：配線、ＳＷ５Ｂ：配線、ＳＷ６：配線、ＳＷ７：配線、ＳＷ７Ｂ：配線、ＣＳ２：回路、ＣＳ３：回路、ＣＳ４：回路、ｃｔ２：端子、ｃｔ３：端子、ｃｔ４：端子、Ｎ１ （ｋ−１）：ニューロン、Ｎｉ （ｋ−１）：ニューロン、Ｎｍ （ｋ−１）：ニューロン、Ｎ１ （ｋ）：ニューロン、Ｎｊ （ｋ）：ニューロン、Ｎｎ （ｋ）：ニューロン、ＭＣＡ：メモリセルアレイ、ＭＣＡ［１］：メモリセルアレイ、ＭＣＡ［ｎ］：メモリセルアレイ、ＢＧＩ：絶縁体、ＦＧＩ：絶縁体、ＢＧＥ：導電体、ＦＧＥ：導電体、ＰＥ：導電体、ＷＥ：導電体、１０：回路、１０［１］：回路、１０［ｉ］：回路、１０［ｍ］：回路、１０［１，１］：回路、１０［ｉ，１］：回路、１０［ｍ，１］：回路、１０［１，ｊ］：回路、１０［ｉ，ｊ］：回路、１０［ｍ，ｊ］：回路、１０［１，ｎ］：回路、１０［ｉ，ｎ］：回路、１０［ｍ，ｎ］：回路、１０ｒ：回路、１０ｒ［１］：回路、１０ｒ［ｉ］：回路、１０ｒ［ｍ］：回路、１１：回路、１５：回路、１７：回路、１８：回路、３０：電流源回路、３０ｒ：電流源回路、４１：回路、４１ｒ：回路、４２：回路、５０：オフセットキャンセル回路、６０：電流源回路、６０ｒ：電流源回路、７０：オフセットキャンセル回路、８０：オフセットキャンセル回路、８０［１］：オフセットキャンセル回路、８０［ｊ］：オフセットキャンセル回路、８０［ｎ］：オフセットキャンセル回路、９０：オフセットキャンセル回路、９０［１］：オフセットキャンセル回路、９０［ｎ］：オフセットキャンセル回路、１０１：制御回路、１０２：温度センサ、１０３：記憶装置、１０４：ＤＡＣ、１０６：駆動回路、１０７：駆動回路、１０８：駆動回路、１０９：駆動回路、１１０：駆動回路、１１２：読み出し回路、１１３：演算アレイ、１２０：読み出し回路、１２０［１］：読み出し回路、１２０［ｊ］：読み出し回路、１２０［ｎ］：読み出し回路、２０１Ａ：演算回路、２０１Ｂ：演算回路、２０１Ｃ：演算回路、２０２Ａ：演算回路、２０２Ｂ：演算回路、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、５００：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５００Ｃ：トランジスタ、５００Ｄ：トランジスタ、５００Ｅ：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１１：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３１ａ：領域、５３１ｂ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６ａ：導電体、５４６ｂ：導電体、５４７ａ：導電体、５４７ｂ：導電体、５４８：導電体、５５０：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体、５７５：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６２１：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３２１ａ：筐体、５３２１ｂ：筐体、５３２１ｃ：ヒンジ部、５３２２：表示部、５３２３：操作ボタン、５４０１：筐体、５４０２：表示部、５４０３：キーボード、５４０４：ポインティングデバイス、５５０１：筐体、５５０２：表示部、５５０３：マイク、５５０４：スピーカ、５５０５：操作ボタン、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８０１：第１筐体、５８０２：第２筐体、５８０３：表示部、５８０４：操作キー、５８０５：レンズ、５８０６：接続部、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６２００：電子看板、６２０１：壁、７５２０：ゲーム機本体、７５２２：コントローラ、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子

Claims (9)

  1. 　第１電流源回路と、第２電流源回路と、を有し、
    　前記第２電流源回路は、前記第１電流源回路と同一の構成を有し、
    　前記第１電流源回路は、第１乃至第４トランジスタと、第１容量素子と、第２容量素子と、第１乃至第３ノードと、を有し、
    　前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と、前記第１ノードと、に電気的に接続され、
    　前記第１トランジスタのバックゲートは、前記第３トランジスタの第１端子と、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第２ノードに電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３ノードに電気的に接続され、
    　前記第１容量素子の第２端子は、前記第１トランジスタの第２端子に電気的に接続され、
    　前記第２トランジスタのゲートは、前記第４トランジスタの第１端子と、前記第２容量素子の第１端子と、に電気的に接続され、
    　前記第２容量素子の第２端子は、前記第２トランジスタの第１端子に電気的に接続され、
    　前記第１電流源回路は、
    　前記第３トランジスタがオン状態のときに、前記第２ノードから前記第１トランジスタのバックゲートに第１補正電圧を書き込んで、前記第１トランジスタのしきい値電圧を変動させる機能と、
    　前記第３トランジスタがオフ状態のときに、前記第１容量素子によって前記第１トランジスタの第２端子とバックゲートとの間の電圧を保持する機能と、を有し、
    　前記第１電流源回路の前記第１ノードは、前記第１電流源回路の前記第３ノードと、前記第２電流源回路の前記第３ノードと、に電気的に接続されている、
    　半導体装置。
  2. 　第１電流源回路と、第２電流源回路と、を有し、
    　前記第２電流源回路は、前記第１電流源回路と同一の構成を有し、
    　前記第１電流源回路は、第１乃至第５トランジスタと、第１容量素子と、第２容量素子と、第１乃至第５ノードと、を有し、
    　前記第１トランジスタの第１端子は、前記第５トランジスタの第１端子と、前記第５ノードと、に電気的に接続され、
    　前記第２トランジスタの第１端子は、前記第５トランジスタの第２端子と、前記第１ノードと、に電気的に接続され、
    　前記第１トランジスタのバックゲートは、前記第３トランジスタの第１端子と、前記第１容量素子の第１端子と、に電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第２ノードに電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３ノードに電気的に接続され、
    　前記第１容量素子の第２端子は、前記第１トランジスタの第２端子に電気的に接続され、
    　前記第５トランジスタのゲートは、前記第４ノードに電気的に接続され、
    　前記第２トランジスタのゲートは、前記第４トランジスタの第１端子と、前記第２容量素子の第１端子と、に電気的に接続され、
    　前記第２容量素子の第２端子は、前記第２トランジスタの第１端子に電気的に接続され、
    　前記第１電流源回路は、
    　前記第３トランジスタがオン状態のときに、前記第２ノードから前記第１トランジスタのバックゲートに第１補正電圧が書き込まれることで、前記第１トランジスタのしきい値電圧を変動させる機能と、
    　前記第３トランジスタがオフ状態のときに、前記第１容量素子によって前記第１トランジスタの第２端子とバックゲートとの間の電圧を保持する機能と、を有し、
    　前記第１電流源回路の前記第１ノードは、前記第１電流源回路の前記第４ノードと、前記第２電流源回路の前記第４ノードと、に電気的に接続され、
    　前記第１電流源回路の前記第５ノードは、前記第１電流源回路の前記第３ノードと、前記第２電流源回路の前記第３ノードと、に電気的に接続されている、
    　半導体装置。
  3. 　請求項２において、
    　前記第１電流源回路は、第６トランジスタを有し、
    　前記第６トランジスタの第１端子は、前記第１トランジスタの第１端子に電気的に接続され、
    　前記第５トランジスタをオフ状態にし、前記第６トランジスタをオン状態にして、前記第１トランジスタの第２端子と前記第６トランジスタの第２端子との間に流れる電流をモニターすることで、前記電流に応じて前記第１補正電圧を定める機能を有する、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　第１回路と、第２回路と、読み出し回路を有し、
    　前記第１回路は、前記第１電流源回路の前記第１ノードに電気的に接続され、
    　前記第２回路は、前記第２電流源回路の前記第１ノードに電気的に接続され、
    　前記読み出し回路は、前記第２電流源回路の前記第１ノードに電気的に接続され、
    　前記第１回路は、前記第１電流源回路の前記第１ノードから第１電流、又は第２電流を吸出する機能を有し、
    　前記第２回路は、前記第２電流源回路の前記第１ノードから第３電流、又は第４電流を吸出する機能を有し、
    　前記第１電流源回路の前記第２トランジスタは、前記第１電流源回路の前記第１ノードから前記第１電流が吸出されたときに、前記第１電流源回路の前記第２トランジスタのゲート‐ソース電圧に応じた、第５電流を流す機能を有し、
    　前記第１電流源回路の前記第１トランジスタは、
    　前記第１電流源回路の前記第１ノードから前記第１電流が吸出されたときに、前記第５電流と前記第１電流との第１差分電流を流す機能と、
    　前記第１電流源回路の前記第１ノードから前記第２電流が吸出されたときに、前記第５電流と前記第２電流との第２差分電流を流す機能と、を有し、
    　前記第２電流源回路の前記第１トランジスタは、
    　前記第１電流源回路の前記第１ノードから前記第１電流が吸出されたときに、前記第１差分電流を流す機能と、
    　前記第１電流源回路の前記第１ノードから前記第２電流が吸出されたときに、前記第２差分電流を流す機能と、を有し、
    　前記第２電流源回路の前記第２トランジスタは、前記第２電流源回路の前記第１ノードから前記第３電流及び前記第１差分電流が吸出されたときに、前記第２電流源回路の前記第２トランジスタのゲート‐ソース電圧に応じた、第６電流を流す機能を有し、
    　前記第１電流源回路の前記第１ノードから吸出されている前記第１電流が前記第２電流に変動し、かつ前記第２電流源回路の前記第１ノードから吸出されている前記第３電流が前記第４電流に変動したとき、前記読み出し回路は、前記第６電流から、前記第２差分電流と前記第４電流との和を差し引いた第７電流を吸出する機能を有する、
    　半導体装置。
  5. 　請求項４において、
    　前記第２回路は、前記第１回路と同一の構成を有し、
    　前記第１回路は、第７トランジスタと、第８トランジスタと、第３容量素子と、を有し、
    　前記第７トランジスタのゲートは、前記第８トランジスタの第１端子と、前記第３容量素子の第１端子と、に電気的に接続され、
    　前記第１回路の前記第７トランジスタの第１端子は、前記第１電流源回路の前記第１ノードに電気的に接続され、
    　前記第２回路の前記第７トランジスタの第１端子は、前記第２電流源回路の前記第１ノードに電気的に接続され、
    　前記第１回路の前記第７トランジスタは、
    　前記第１回路の前記第７トランジスタのゲートに第１電位が印加され、かつ前記第３容量素子の第２端子に第２電位が印加されたときに、前記第１電流を流す機能と、
    　前記第１回路の前記第７トランジスタのゲートに前記第１電位が印加され、かつ前記第３容量素子の第２端子に第３電位が印加されたときに、前記第２電流を流す機能と、を有し、
    　前記第２回路の前記第７トランジスタは、
    　前記第２回路の前記第７トランジスタのゲートに第４電位が印加され、かつ前記第３容量素子の第２端子に前記第２電位が印加されたときに、前記第３電流を流す機能と、
    　前記第２回路の前記第７トランジスタのゲートに前記第４電位が印加され、かつ前記第３容量素子の第２端子に前記第３電位が印加されたときに、前記第４電流を流す機能と、を有し、
    　前記第１電位と前記第４電位との差は、第１データに応じた電位差であり、
    　前記第２電位と前記第３電位との差は、第２データに応じた電位差であり、
    　前記第７電流は、前記第１データと前記第２データとの積に応じた電流である、半導体装置。
  6. 　請求項５において、
    　前記第１回路は、第９トランジスタと、第４容量素子と、を有し、
    　前記第７トランジスタは、バックゲートを有し、
    　前記第７トランジスタのバックゲートは、前記第９トランジスタの第１端子と、前記第４容量素子の第１端子と、に電気的に接続され、
    　前記第４容量素子の第２端子は、前記第７トランジスタの第２端子に電気的に接続され、
    　前記第１回路は、
    　前記第９トランジスタがオン状態のときに、前記第９トランジスタの第２端子から前記第７トランジスタのバックゲートに第２補正電圧を書き込んで、前記第７トランジスタのしきい値電圧を変動させる機能と、
    　前記第９トランジスタがオフ状態のときに、前記第４容量素子によって前記第７トランジスタの第２端子とバックゲートとの間の電圧を保持する機能と、を有する、
    　半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記第１電流源回路は、第５容量素子を有し、
    　前記第５容量素子の第１端子は、前記第２トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  8. 　請求項１乃至請求項６のいずれか一において、
    　前記第１回路は、第１０トランジスタを有し、
    　前記第１０トランジスタのソースとドレインとは、互いに電気的に接続され、
    　前記第１０トランジスタのゲート、又は、ソースの一方は、前記第２トランジスタのゲートに電気的に接続され、
    　前記第１０トランジスタのチャネル幅は、前記第４トランジスタのチャネル幅の０．５倍以下である、
    　半導体装置。
  9. 　請求項１乃至請求項８のいずれか一の半導体装置に含まれている全てのトランジスタは、チャネル形成領域に金属酸化物を有し、かつ互いに同一の極性である、
    　半導体装置。
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