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WO2019187151A1 - 表示デバイス - Google Patents

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Publication number
WO2019187151A1
WO2019187151A1 PCT/JP2018/013973 JP2018013973W WO2019187151A1 WO 2019187151 A1 WO2019187151 A1 WO 2019187151A1 JP 2018013973 W JP2018013973 W JP 2018013973W WO 2019187151 A1 WO2019187151 A1 WO 2019187151A1
Authority
WO
WIPO (PCT)
Prior art keywords
routing wiring
signal line
wiring
electrically connected
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/013973
Other languages
English (en)
French (fr)
Inventor
真 横山
山田 淳一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US17/042,852 priority Critical patent/US11538894B2/en
Priority to PCT/JP2018/013973 priority patent/WO2019187151A1/ja
Publication of WO2019187151A1 publication Critical patent/WO2019187151A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09FDISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a technique for suppressing luminance unevenness in a display area having a deformed shape (a shape in which a corner is notched).
  • JP 2012-103335 A published May 31, 2012
  • the conventional technology has a problem that the display area is limited to a specific shape.
  • a display device includes a display region in which a notch is formed, and a frame region, and a plurality of data signal lines that transmit data signals to the display region, and the plurality of data signals
  • a plurality of scanning signal lines that intersect the line, a plurality of light emission control signal lines, and a plurality of subpixel circuits provided corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines.
  • a drive circuit electrically connected to the plurality of data signal lines, a drive circuit electrically connected to the plurality of scanning signal lines, and a drive circuit electrically connected to the plurality of light emission control signal lines.
  • one of the plurality of data signal lines, one of the plurality of scanning signal lines, or one of the plurality of light emission control signal lines is provided in a frame region around the notch.
  • the first signal And a first routing wiring extending from the display area toward the notch, and another one of the plurality of data signal lines adjacent to the first signal line or the plurality of the plurality of data signal lines A second lead that is electrically connected to a second signal line that is another one of the scanning signal lines or another one of the plurality of light emission control signal lines and extends from the display area toward the notch.
  • the first routing wiring is included in a first metal layer
  • the second routing wiring is included in a second metal layer that is a layer different from the first metal layer
  • the first routing wiring and the The second routing wiring overlaps with the inorganic insulating film.
  • luminance unevenness in a display area in which a cutout is formed can be improved.
  • FIG. It is a flowchart which shows an example of the manufacturing method of a display device.
  • A is sectional drawing which shows the structural example of the display area of a display device
  • (b) is a flowchart which shows an example of the formation process of a TFT layer.
  • 3 is a plan view showing the display device of Embodiment 1.
  • FIG. It is a circuit diagram which shows the structural example of the sub pixel contained in a display area.
  • (A) is a plan view around the notch
  • (b) is a bb cross-sectional view of (a).
  • A)-(d) is sectional drawing containing a relay electrode.
  • (A) (b) is a schematic diagram which shows the scanning pulse (active High) in Embodiment 1
  • (c) is a schematic diagram which shows the scanning pulse in a reference example
  • (d) (e) is implementation It is a schematic diagram which shows another scanning pulse (active Low) in the form 1
  • (f) is a schematic diagram which shows another scanning pulse in a reference example.
  • (A)-(c) is a top view which shows the structural example of the routing wiring around a notch part. It is a top view which shows the structural example around a corner. It is a top view which shows another structural example around a corner. It is a top view which shows the example of a structure around a notch part. It is a top view which shows another structural example around a notch part.
  • FIG. 1 It is a top view which shows another structural example around a notch part.
  • A It is a top view which shows the further another structural example around a notch part,
  • (b) is bb sectional drawing of (a).
  • (A) is a top view which shows the display device of Embodiment 2
  • (b) is a top view which shows the structure around a notch part.
  • (A) is a top view which shows the display device of Embodiment 3
  • (b) is a top view which shows the structure around a notch part.
  • “same layer” means formed in the same process (film formation step), and “lower layer” means formed in a process prior to the layer to be compared.
  • the “upper layer” means that it is formed in a later process than the layer to be compared.
  • FIG. 1 is a flowchart showing an example of a display device manufacturing method.
  • FIG. 2 is a cross-sectional view illustrating a configuration example of the display unit of the display device.
  • a resin layer 12 is formed on a translucent support substrate (for example, mother glass) (step S1).
  • the barrier layer 3 is formed (step S2).
  • the TFT layer 4 is formed (step S3).
  • a top emission type light emitting element layer 5 is formed (step S4).
  • the sealing layer 6 is formed (step S5).
  • an upper surface film is pasted on the sealing layer 6 (step S6).
  • step S7 the support substrate is peeled off from the resin layer 12 by laser light irradiation or the like.
  • the lower film 10 is attached to the lower surface of the resin layer 12 (step S8).
  • step S9 the laminate including the lower film 10, the resin layer 12, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces.
  • step S10 an electronic circuit board (for example, an IC chip and an FPC) is mounted on a part (terminal portion) outside (a non-display area, a frame) of the display area where the plurality of sub-pixels are formed (step S11).
  • steps S1 to S11 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each step of steps S1 to S5).
  • the material of the resin layer 12 examples include polyimide.
  • the resin layer 12 can be replaced with a two-layer resin film (for example, a polyimide film) and an inorganic insulating film sandwiched between them.
  • the barrier layer 3 is a layer that prevents foreign matters such as water and oxygen from entering the TFT layer 4 and the light emitting element layer 5.
  • a silicon oxide film, a silicon nitride film, or an oxynitride formed by a CVD method is used.
  • a silicon film or a laminated film thereof can be used.
  • the TFT layer 4 includes a semiconductor film 15, an inorganic insulating film 16 (gate insulating film) above the semiconductor film 15, a gate electrode GE and a gate wiring GH above the inorganic insulating film 16, and a gate electrode GE and An inorganic insulating film 18 above the gate wiring GH, a capacitive electrode CE above the inorganic insulating film 18, an inorganic insulating film 20 above the capacitive electrode CE, and a source wiring SH above the inorganic insulating film 20 And a planarizing film 21 above the source line SH.
  • the semiconductor film 15 is made of, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor (for example, an In—Ga—Zn—O-based semiconductor), and a transistor (TFT) is formed so as to include the semiconductor film 15 and the gate electrode GE. Is done.
  • the transistor is shown with a top gate structure, but may have a bottom gate structure.
  • the gate electrode GE, the gate wiring GH, the capacitor electrode CE, and the source wiring SH are configured by, for example, a single layer film or a stacked film of a metal including at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper.
  • the TFT layer 4 is formed in the first metal layer (gate layer) formed in step 3c, the second metal layer (intermediate layer) formed in step 3e, and step 3g.
  • a third metal layer (source layer) is included.
  • the inorganic insulating films 16, 18, and 20 can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film thereof formed by a CVD method.
  • the planarizing film 21 can be made of, for example, an applicable organic material such as polyimide or acrylic.
  • the light emitting element layer 5 includes an anode 22 above the planarizing film 21, an insulating edge cover 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 above the edge cover 23, and an EL layer 24 and a cathode 25 above the upper layer.
  • the edge cover 23 is formed, for example, by applying an organic material such as polyimide or acrylic and then patterning by photolithography.
  • a light-emitting element ES for example, OLED: organic light-emitting diode, QLED: quantum dot light-emitting diode
  • ES for example, OLED: organic light-emitting diode
  • QLED quantum dot light-emitting diode
  • An ES control circuit is formed in the TFT layer 4, and a light emitting element and its control circuit constitute a sub-pixel circuit.
  • the EL layer 24 is configured, for example, by laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each subpixel) of the edge cover 23 by a vapor deposition method or an ink jet method.
  • the other layers are formed in an island shape or a solid shape (common layer).
  • the structure which does not form one or more layers among a positive hole injection layer, a positive hole transport layer, an electron carrying layer, and an electron injection layer is also possible.
  • FMM fine metal mask
  • the FMM is a sheet having a large number of openings (for example, made of Invar), and an island-shaped light emitting layer (corresponding to one subpixel) is formed by an organic material that has passed through one opening.
  • the light emitting layer of the QLED can form an island-shaped light emitting layer (corresponding to one subpixel) by, for example, applying a solvent in which quantum dots are diffused by inkjet.
  • the anode 22 is composed of, for example, a laminate of ITO (IndiumITOTin Oxide) and Ag (silver) or an alloy containing Ag, and has light reflectivity.
  • the cathode (cathode) 25 can be made of a light-transmitting conductive material such as MgAg alloy (ultra-thin film), ITO, or IZO (Indium zinc Oxide).
  • the light-emitting element ES is an OLED
  • holes and electrons are recombined in the light-emitting layer by the driving current between the anode 22 and the cathode 25, and light is emitted in the process in which the excitons generated thereby transition to the ground state.
  • the cathode 25 is light-transmitting and the anode 22 is light-reflective, the light emitted from the EL layer 24 is directed upward and becomes top emission.
  • the light-emitting element ES is a QLED
  • holes and electrons are recombined in the light-emitting layer due to the drive current between the anode 22 and the cathode 25, and the excitons generated thereby are conduction band levels of the quantum dots.
  • Light (fluorescence) is emitted in the process of transition from valence band level to valence band.
  • a light emitting element inorganic light emitting diode or the like
  • OLED organic light emitting diode
  • the sealing layer 6 is translucent, and includes an inorganic sealing film 26 that covers the cathode 25, an organic buffer film 27 that is above the inorganic sealing film 26, and an inorganic sealing film 28 that is above the organic buffer film 27. Including.
  • the sealing layer 6 covering the light emitting element layer 5 prevents penetration of foreign substances such as water and oxygen into the light emitting element layer 5.
  • Each of the inorganic sealing film 26 and the inorganic sealing film 28 is an inorganic insulating film, and is formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof formed by a CVD method. be able to.
  • the organic buffer film 27 is a light-transmitting organic film having a flattening effect, and can be made of a coatable organic material such as acrylic.
  • the organic buffer film 27 can be formed by, for example, inkjet coating, but a bank for stopping the liquid droplets may be provided in the non-display area.
  • the lower surface film 10 is, for example, a PET film for realizing a display device having excellent flexibility by being attached to the lower surface of the resin layer 12 after peeling the support substrate.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • the flexible display device has been described above. However, in the case of manufacturing a non-flexible display device, it is generally unnecessary to form a resin layer or change the base material.
  • the stacking process of S5 is performed, and then the process proceeds to step S9.
  • FIG. 3 is a plan view showing the display device of the first embodiment.
  • FIG. 4 is a circuit diagram illustrating a configuration example of sub-pixels included in the display area.
  • FIG. 5A is a plan view around the notch, and
  • FIG. 5B is a cross-sectional view taken along line bb in FIG. 6A to 6D are cross-sectional views including the relay electrode.
  • a notch NZ is formed in the display area DA, and the display area DA is a display zone located on one side (right side in FIG. 3) of the notch NZ.
  • SA1 first display zone
  • SA2 second display zone located on the other side (left side in FIG. 3) are included.
  • Each display zone SA1 and SP2 is provided with a plurality of sub-pixels.
  • the sub-pixel SP includes a light emitting element ES (for example, OLED) and a control circuit thereof (formed on the TFT layer 4 in FIG. 2).
  • the subpixel SP is connected to, for example, the data signal line DL, the scanning signal line Gn, the light emission control signal line EM, the high voltage power supply line Ph, and the initialization power supply line Pi.
  • One electrode of the capacitor Cp is connected to the high voltage power supply line Ph, and the other electrode is connected to the gate terminal of the drive transistor Ta.
  • the drive transistor Ta has a gate terminal connected to the scanning signal line Gn, a source terminal connected to the data signal line DL via the write transistor Tb, and a drain terminal connected to the light emitting element ES via the transistor Td.
  • the The data signal line DL is connected to the source driver SDR (drive circuit), the scanning signal line Gn is connected to the gate drivers GD1 and GD2 (drive circuit), and the light emission control signal line EM is connected to the emission drivers ED1 and ED2 (drive circuit). Connected.
  • the gate drivers GD1 and GD2 and the emission drivers ED1 and ED2 are monolithically formed in the TFT layer 4 included in the frame area (non-display area) NA.
  • the gate drivers GD1 and GD2 are arranged to face each other across the display area DA.
  • the display device 2 is provided with signal lines G1 to G5 ⁇ Gn extending in the x direction and signal lines DL extending in the y-th direction.
  • the signal lines G1, G2, G5, and G6 pass through the display zone SA1
  • the lines G3 and G4 pass through the display zone SA2, and the signal line Gn passes through the main region MP on the inner side (lower side in FIG. 3) than the notch NZ.
  • An external signal input terminal portion TS is provided along one of two opposing sides (short sides) of the display device 2, and a notch NZ is provided on the other side.
  • the first routing wiring W1 to the tenth routing wiring W10 are abbreviated as routing wirings W1 to W10, respectively.
  • the first signal line G1 to the fourth signal line G4 are abbreviated as signal lines G1 to W4, respectively.
  • the signal line DL is a data signal line that supplies a signal voltage to a plurality of subpixels to be connected.
  • the signal lines G1, G2, G5, and G6 are scanning signal lines that supply scanning pulses to the plurality of sub-pixels in the display zone SA1, and the signal lines G3 and G4 apply scanning pulses to the plurality of sub-pixels in the display zone SA2.
  • the signal line Gn is a scanning signal line that supplies scanning pulses to a plurality of sub-pixels in the main region MP.
  • the signal lines G1 to G6 ⁇ Gn are formed in the first metal layer (gate layer) in FIG. 2B, and the signal line DL is formed in the third metal layer (source layer) in FIG. .
  • the routing wiring W1 electrically connected to the signal lines G1 and G3, and the signal lines G2 and G4 A lead wire W2 that is electrically connected, a lead wire W3 that is electrically connected to the signal line G5, and a lead wire W4 that is electrically connected to the signal line G6 are provided.
  • the signal lines G1, G2, G5, and G6 are connected to the gate driver GD1 (FIG. 4), and the signal lines G3 and G4 are connected to the gate driver GD2.
  • the routing wirings W1 and W3 are formed in the first metal layer (gate layer), and the routing wirings W2 and W4 are formed in the second metal layer (intermediate layer) in FIG. 2 (that is, the routing wirings W2 and W4 are It is located above the routing wirings W1 and W3).
  • the routing wirings W1 to W4 are detoured so as to avoid the notch NZ, and a camera lens, a sensor, and the like can be arranged so as to overlap with the notch NZ.
  • the routing wiring W1 and the signal line G1 are electrically connected through the two contact holes and the relay electrode E1, and the routing wiring W2 and the signal line G2 connect the two contact holes and the relay electrode E2.
  • the lead wiring W1 and the signal line G3 are electrically connected via two contact holes and a relay electrode E3, and the lead wiring W2 and the signal line G4 are two contact holes and a relay electrode. It is electrically connected via E4.
  • the relay electrodes E1 to E4 are formed on the third metal layer (source layer) in FIG.
  • the routing wiring W1 includes detour portions W1x, W1y, and W1z positioned at the peripheral edge WR of the notch NZ.
  • the detour portions W1x extend in the x direction, and the detour portions W1y and W1z are in the y direction (a direction orthogonal to the x direction). ).
  • the routing wiring W2 includes detour portions W2x, W2y, and W2z positioned at the peripheral edge WR of the notch NZ.
  • the detour portions W2x extend in the x direction, and the detour portions W2y and W2z extend in the y direction.
  • the routing wiring W3 includes detour portions W3x, W3y, and W3z positioned at the peripheral edge WR of the notch NZ.
  • the detour portions W3x extend in the x direction, and the detour portions W3y and W3z extend in the y direction.
  • the routing wiring W4 includes detour portions W4x, W4y, and W4z positioned at the peripheral edge WR of the notch NZ.
  • the detour portions W4x extend in the x direction, and the detour portions W4y and W4z extend in the y direction.
  • the detour portion W3x and the detour portion W4x extending in the x direction overlap through the inorganic insulating film 18, and the detour portion W3y and the detour portion W4y extending in the y direction overlap through the inorganic insulating film 18, and the y direction.
  • “overlapping (overlapping)” means overlapping (overlapping) in plan view.
  • the capacity between the detour portions W1x and W2x, the capacity between the detour portions W1y and W2y, the capacity between the detour portions W1y and W2y, and the detour lines W1 connected to the signal lines G1 and G3, respectively A capacity between the parts W1z and W2z can be added.
  • FIGS. 7A and 7B are schematic diagrams showing the scanning pulse (active high) in the first embodiment
  • FIG. 7C is a schematic diagram showing the scanning pulse in the reference example
  • FIG. (E) is a schematic diagram showing another scanning pulse (active Low) in the first embodiment
  • FIG. 7 (f) is a schematic diagram showing another scanning pulse in the reference example.
  • Each of the signal lines G1 to G4 has a smaller number of connected sub-pixels and a smaller number of intersecting data signal lines DL than the signal line Gn passing through the main region.
  • the load on the signal line Gn passing through the main region MP, the load on the path including the signal lines G1 and G3 and the routing wiring W1, and the load on the path including the signal lines G2 and G4 and the routing wiring W2 can be aligned.
  • the waveform of the scanning pulse in the signal line Gn (see FIG. 7A) and the waveform of the scanning pulse in each of the signal lines G1 to G4 (see FIG. 7B) are aligned, and both of the notch portions NZ are aligned. Luminance unevenness is less likely to occur between the display zones SA1 and SA2 corresponding to the side and the main region MP inside the notch NZ.
  • FIGS. 7A to 7C show the case where the scanning pulse is active high, but the cases where the scanning pulse is active low are as shown in FIGS. 7D to 7F.
  • the scanning signal line 3 is not limited to the scanning signal line, but may be, for example, a light emission control signal line (a signal line for supplying a light emission control pulse to the sub-pixel).
  • a data signal line may also be used.
  • a configuration in which the lead wiring W1 is electrically connected to the scanning signal line and the lead wiring W2 is electrically connected to the light emission control signal line is also possible.
  • FIG. 8 is a plan view showing a configuration example of the routing wiring around the notch.
  • the detour part W2x is overlapped only on the detour part W1x, but the present invention is not limited to this.
  • a configuration in which the bypass unit W2x is overlapped with the two bypass units W1x and W3x is also possible.
  • the detour portions W1x, W2x, W3x, and W4x may be linear as shown in FIG. 8A, or may have a shape having concave and convex portions in the planar direction as shown in FIG. 8B. .
  • the convex portion of the routing wiring W2 overlaps with the routing wiring W1 and the routing wiring W3.
  • each of the routing wiring W1 and the routing wiring W2 has a wide portion Hx that is locally wide, and the wide portion Hx of the routing wiring W1 and the wide portion Hx of the routing wiring W2. May be superposed.
  • FIG. 9 is a plan view showing a configuration example around the corner of the display area.
  • the routing wiring W5 routed outside the edge of the display zone SA1 and electrically connected to the signal line G1, and the routing line W5 electrically routed outside the edge of the display zone SA1 and electrically connected to the signal line G2.
  • a routing wiring W6 to be connected is provided.
  • the routing wiring W5 is included in the first metal layer (gate layer), the routing wiring W6 is included in the second metal layer (intermediate layer), and the routing wiring W5 and the routing wiring W6 include the inorganic insulating film 18 (see FIG. 2). Overlap through.
  • the wiring W7 is routed outside the edge of the display zone SA2 and electrically connected to the signal line G3, and is routed outside the edge of the display zone SA2 and is electrically connected to the signal line G4.
  • the routing wiring W8 is provided.
  • the routing wiring W7 is included in the first metal layer (gate layer)
  • the routing wiring W8 is included in the second metal layer (intermediate layer)
  • the routing wiring W7 and the routing wiring W8 include the inorganic insulating film 18 (see FIG. 2). Overlap through.
  • the lead wirings W5 and W6 are arranged between the display zone SA1 and the gate driver GD1, and the lead wirings W7 and W8 are arranged between the display zone SA2 and the gate driver GD2.
  • the ends of the gate drivers GD1 and GD2 are preferably curved so as to follow the round corners of the display zones SA1 and SA2.
  • FIG. 10 is a plan view showing a configuration example around the corner of the display area.
  • the routing wiring W5 routed outside the edge of the display zone SA1 and electrically connected to the signal line G1
  • the routing line W5 routed outside the edge of the display zone SA1 and electrically connected to the signal line G2.
  • a lead wiring W6 to be connected, and a conductor CM1 overlapping the lead wiring W5 and the lead wiring W6 via the inorganic insulating film 18 are provided.
  • the routing wirings W5 and W6 are included in the first metal layer (gate layer), and the conductor CM1 is included in the second metal layer (intermediate layer).
  • the wiring W7 is routed outside the edge of the display zone SA2 and electrically connected to the signal line G3, and is routed outside the edge of the display zone SA1 and is electrically connected to the signal line G4.
  • the routing wiring W8 and the conductor CM2 overlapping the routing wiring W7 and the routing wiring W8 are provided via the inorganic insulating film 18.
  • the lead wirings W7 and W8 are included in the first metal layer (gate layer), and the conductor CM2 is included in the second metal layer (intermediate layer).
  • the routing wirings W5 and W6 and the conductor CM1 are arranged between the display zone SA1 and the gate driver GD1, and the routing wirings W7 and W8 and the conductor CM2 are arranged between the display zone SA2 and the gate driver GD2. Arranged. As shown in FIG. 10, it is desirable that the ends of the gate drivers GD1 and GD2 be curved along the round corners of the display zones SA1 and SA2.
  • the conductors CM1 and CM2 are preferably curved along the round corners of the display zones SA1 and SA2.
  • the conductors CM1 and CM2 may be connected to a power source (for example, a low potential side power source ELVSS supplied to the subpixel) or may be electrically floating.
  • FIG. 11 is a plan view showing another configuration example of the routing wiring around the notch.
  • the signal lines for example, the signal lines G7 and G8 passing through the lower side (the side close to the signal line Gn) in the display zone SA1 are Compared with signal lines (for example, signal lines G1 and G2) passing through the upper side (the side far from the signal line Gn) in the display zone SA1, the number of connected subpixels is large, and the intersecting data signal lines DL There are many.
  • the signal lines (for example, the signal lines G7 and G8) passing through the lower side of the display zone SA2 (the side closer to the signal line Gn) are the upper side in the display zone SA2.
  • signal lines for example, signal lines G3 and G4 that pass through (the side far from the signal line Gn)
  • the number of connected subpixels is large, and the number of intersecting data signal lines DL is also large.
  • the length is larger than the overlapping width of the detour portion W9x of the routing wiring W9 connected to the signal lines G7 and G9 and the detouring portion W10x of the routing wiring W10 connected to the signal lines G8 and G10 (that is, the routing wiring).
  • the overlapping area of W1 and the routing wiring W2 is made larger than the overlapping area of the routing wiring W9 and the routing wiring W10), thereby balancing the load between the upper signal line and the lower signal line in each region. You can also plan.
  • FIG. 12 is a plan view showing a configuration example of the routing wiring in the notch.
  • the overlap distance (distance: length in the x direction) of the bypass portion W1x and the bypass portion W2x is different from the overlap distance of the bypass portion W9x and the bypass portion W10x (that is, the routing wiring W1 and the routing wiring).
  • FIG. 14 is a plan view showing another configuration example of the routing wiring around the notch.
  • the relay electrode is provided in FIG. 5, it is not limited to this.
  • the routing wiring W1 (first metal layer) and the signal lines G1 and G3 (first metal layer) are connected in the same layer, and the routing wiring W2 (second metal layer) and the signal lines G1 and G3 are connected.
  • the (first metal layer) can also be connected through a contact hole formed in the inorganic insulating film 18.
  • FIG. 15A is a plan view showing a display device according to the second embodiment
  • FIG. 15B is a plan view showing a configuration around a notch.
  • the display area (display zone SA1 and display zone SA2) is present on both sides of the notch, but the present invention is not limited to this.
  • the display area (display zone SA1) may exist only on one side of the notch.
  • the signal lines G1 and G2 passing through the display zone SA1 are connected to the routing wirings W1 and W2 arranged on the peripheral edge WR of the notch NZ via the relay electrodes E1 and E2, respectively.
  • W2 is connected to output terminals P3 and P4 of a gate driver (not shown) via relay electrodes E3 and E4, respectively.
  • the routing wiring W1 (first metal layer) and the routing wiring W2 (second metal layer) overlap with each other via the inorganic insulating film 18 of FIG.
  • FIG. 16A is a plan view showing the display device of the third embodiment
  • FIG. 16B is a plan view showing a configuration around the notch.
  • a cutout portion NZ having a punched shape may be formed.
  • the signal lines G1 and G2 passing through the display zone SA1 are connected to the arcuate routing wirings W1 and W2 arranged on the peripheral edge WR of the notch NZ via the relay electrodes E1 and E2, respectively.
  • the wirings W1 and W2 are connected to the scanning signal lines G3 and G4 passing through the display zone SA2 via the relay electrodes E3 and E4, respectively.
  • the electro-optical element (electro-optical element whose luminance and transmittance are controlled by current) included in the display device according to the present embodiment is not particularly limited.
  • the display device according to the present embodiment includes, for example, an organic EL (Electro Luminescence) display including an OLED (Organic Light Emitting Diode) as an electro-optical element, and an inorganic light-emitting diode as an electro-optical element.
  • OLED Organic Light Emitting Diode
  • inorganic light-emitting diode as an electro-optical element.
  • Inorganic EL displays, and QLED displays equipped with QLEDs (Quantum dot Light Emitting Diodes) as electro-optical elements are exemplified.
  • a display area having a notch and a frame area;
  • a plurality of data signal lines for transmitting data signals to the display area, a plurality of scanning signal lines intersecting with the plurality of data signal lines, a plurality of light emission control signal lines, the plurality of data signal lines, and the plurality of data lines
  • a plurality of sub-pixel circuits provided corresponding to the intersections of the scanning signal lines, Provided is a drive circuit electrically connected to the plurality of data signal lines, a drive circuit electrically connected to the plurality of scanning signal lines, and a drive circuit electrically connected to the plurality of light emission control signal lines.
  • One of the plurality of data signal lines, one of the plurality of scanning signal lines, or one of the plurality of light emission control signal lines is electrically connected to the notch from the display region.
  • a first routing wiring extending toward the part;
  • a second signal that is adjacent to the first signal line and that is another one of the plurality of data signal lines, another one of the plurality of scanning signal lines, or another one of the plurality of light emission control signal lines.
  • the second routing wiring is included in a second metal layer that is a layer different from the first metal layer,
  • the display area includes a first display zone and a second display zone that face each other across the notch, A third signal line and a fourth signal line are formed in the first metal layer so as to be adjacent to each other; The first signal line and the second signal line pass through the first display zone, the third signal line and the fourth signal line pass through the second display zone, In the frame region around the notch, the first signal line, the first routing wiring, and the third signal line are electrically connected, and the second signal line and the second routing are electrically connected.
  • the display device according to aspect 3 for example, wherein the wiring and the fourth signal line are electrically connected.
  • the first routing wiring and the first signal line are electrically connected via a first relay electrode;
  • the second routing wiring and the second signal line are electrically connected via a second relay electrode;
  • the first routing wiring and the third signal line are electrically connected via a third relay electrode;
  • a fifth signal line and a sixth signal line passing through the display area are formed in the first metal layer so as to be adjacent to each other;
  • a third routing wire electrically connected to the fifth signal line and routed to a frame region around the notch is included in the first metal layer;
  • a fourth routing wiring that is electrically connected to the sixth signal line and is routed to a frame area around the notch is included in the second metal layer.
  • the second routing wiring overlaps the first routing wiring and the third routing wiring via the inorganic insulating film;
  • the display device according to Aspect 8 for example, wherein the third lead wiring overlaps the second lead wiring and the fourth lead wiring through the inorganic insulating film.
  • the first routing wiring, the second routing wiring, and the third routing wiring are each formed with a concave portion and a convex portion in a planar direction,
  • the display device according to, for example, aspect 9, wherein the convex portion of the second routing wiring overlaps the first routing wiring and the third routing wiring.
  • the fifth routing wiring is included in the first metal layer, and the sixth routing wiring is included in the second metal layer;
  • a seventh signal line and an eighth signal line passing through the display area are formed in the first metal layer so as to be adjacent to each other;
  • a ninth routing wire electrically connected to the seventh signal line and routed to a frame area around the notch is included in the first metal layer;
  • a tenth routing wire electrically connected to the eighth signal line and routed to a frame area around the notch is included in the second metal layer;
  • the ninth routing wiring and the tenth routing wiring overlap through the inorganic insulating film;
  • the display device according to, for example, aspect 3, wherein an overlapping area of the first routing wiring and the second routing wiring is different from an overlapping area of the ninth routing wiring and the tenth routing wiring.
  • the number of sub-pixels electrically connected to the first routing wiring is greater than the number of sub-pixels electrically connected to the ninth routing wiring;
  • the part of the first routing wiring and the part of the second routing wiring extend in the first direction while overlapping with each other through the inorganic insulating film. Display device according to.
  • Each of the first routing wiring and the second routing wiring has a wide portion that is locally wide, The display device according to any one of aspects 1 to 22, for example, wherein the wide portion of the first routing wiring and the wide portion of the second routing wiring overlap.
  • each of the first signal line and the second signal line is a scanning signal line.

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Abstract

第1金属層、無機絶縁膜、および第2金属層を含み、前記切り欠き部の周縁(WR)に引き回される第1引き回し配線(W1)が前記第1金属層に含まれ、前記切り欠き部の周縁に引き回される第2引き回し配線(W2)が前記第2金属層に含まれ、前記第1引き回し配線および前記第2引き回し配線が前記無機絶縁膜(18)を介して重なる。

Description

表示デバイス
 本発明は表示デバイスに関する。
 特許文献1には、異形(コーナが切り欠かれた形状)の表示領域の輝度ムラを抑える技術が開示されている。
日本国公開特許公報「特開2012-103335号公報(2012年5月31日公開)」
 前記従来の技術では、表示領域が特定の形状に限定されるという問題がある。
 本発明の一態様に係る表示デバイスは、切り欠き部が形成された表示領域と、額縁領域とを備え、前記表示領域に、データ信号を伝達する複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、複数の発光制御信号線と、前記複数のデータ信号線および前記複数の走査信号線の交点に対応して設けられた複数のサブ画素回路とが含まれ、前記複数のデータ信号線と電気的に接続する駆動回路と、前記複数の走査信号線と電気的に接続する駆動回路と、前記複数の発光制御信号線と電気的に接続する駆動回路とが設けられている表示デバイスであって、前記切り欠き部の周囲の額縁領域に、前記複数のデータ信号線の1つまたは前記複数の走査信号線の1つあるいは前記複数の発光制御信号線の1つである第1信号線と電気的に接続し、前記表示領域から前記切り欠き部に向けて延伸する第1引き回し配線と、前記第1信号線に隣接する、前記複数のデータ信号線の別の1つまたは前記複数の走査信号線の別の1つあるいは前記複数の発光制御信号線の別の1つである第2信号線と電気的に接続し、前記表示領域から前記切り欠き部に向けて延伸する第2引き回し配線とを含み、前記第1引き回し配線が第1金属層に含まれ、前記第2引き回し配線が第1金属層とは異なる層である第2金属層に含まれ、前記第1引き回し配線と前記第2引き回し配線とが無機絶縁膜を介して重畳する。
 本発明の一態様によれば、切り欠きが形成された表示領域の輝度ムラを改善することができる。
表示デバイスの製造方法の一例を示すフローチャートである。 (a)は表示デバイスの表示領域の構成例を示す断面図であり、(b)はTFT層の形成工程の一例を示すフローチャートである。 実施形態1の表示デバイスを示す平面図である。 表示領域に含まれるサブ画素の構成例を示す回路図である。 (a)は切り欠き部周りの平面図であり、(b)は、(a)のb-b断面図である。 (a)~(d)は中継電極を含む断面図である。 (a)(b)は実施形態1での走査パルス(アクティブHigh)を示す模式図であり、(c)は参考例での走査パルスを示す模式図であり、(d)(e)は実施形態1での別の走査パルス(アクティブLow)を示す模式図であり、(f)は参考例での別の走査パルスを示す模式図である。 (a)~(c)は、切り欠き部周りにおける引き回し配線の構成例を示す平面図である。 コーナ周りの構成例を示す平面図である。 コーナ周りの別構成例を示す平面図である。 切り欠き部周りの構成例を示す平面図である。 切り欠き部周りの別構成例を示す平面図である。 切り欠き部周りの別構成例を示す平面図である。 (a)切り欠き部周りのさらなる別構成例を示す平面図であり、(b)は、(a)のb-b断面図である。 (a)は実施形態2の表示デバイスを示す平面図であり、(b)は切り欠き部周りの構成を示す平面図である。 (a)は実施形態3の表示デバイスを示す平面図であり、(b)は切り欠き部周りの構成を示す平面図である。
 以下においては、「同層」とは同一のプロセス(成膜工程)にて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
 図1は表示デバイスの製造方法の一例を示すフローチャートである。図2は表示デバイスの表示部の構成例を示す断面図である。
 フレキシブルな表示デバイスを製造する場合、図1および図2に示すように、まず、透光性の支持基板(例えば、マザーガラス)上に樹脂層12を形成する(ステップS1)。次いで、バリア層3を形成する(ステップS2)。次いで、TFT層4を形成する(ステップS3)。次いで、トップエミッション型の発光素子層5を形成する(ステップS4)。次いで、封止層6を形成する(ステップS5)。次いで、封止層6上に上面フィルムを貼り付ける(ステップS6)。
 次いで、レーザ光の照射等によって支持基板を樹脂層12から剥離する(ステップS7)。次いで、樹脂層12の下面に下面フィルム10を貼り付ける(ステップS8)。次いで、下面フィルム10、樹脂層12、バリア層3、TFT層4、発光素子層5、封止層6を含む積層体を分断し、複数の個片を得る(ステップS9)。次いで、得られた個片に機能フィルム39を貼り付ける(ステップS10)。次いで、複数のサブ画素が形成された表示領域よりも外側(非表示領域、額縁)の一部(端子部)に電子回路基板(例えば、ICチップおよびFPC)をマウントする(ステップS11)。なお、ステップS1~S11は、表示デバイス製造装置(ステップS1~S5の各工程を行う成膜装置を含む)が行う。
 樹脂層12の材料としては、例えばポリイミド等が挙げられる。図2(b)のように、樹脂層12の部分を、2層の樹脂膜(例えば、ポリイミド膜)およびこれらに挟まれた無機絶縁膜で置き換えることもできる。
 バリア層3は、水、酸素等の異物がTFT層4および発光素子層5に侵入することを防ぐ層であり、例えば、CVD法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
 TFT層4は、半導体膜15と、半導体膜15よりも上層の無機絶縁膜16(ゲート絶縁膜)と、無機絶縁膜16よりも上層の、ゲート電極GEおよびゲート配線GHと、ゲート電極GEおよびゲート配線GHよりも上層の無機絶縁膜18と、無機絶縁膜18よりも上層の容量電極CEと、容量電極CEよりも上層の無機絶縁膜20と、無機絶縁膜20よりも上層のソース配線SHと、ソース配線SHよりも上層の平坦化膜21とを含む。
 半導体膜15は、例えば低温ポリシリコン(LTPS)あるいは酸化物半導体(例えばIn-Ga-Zn-O系の半導体)で構成され、半導体膜15およびゲート電極GEを含むようにトランジスタ(TFT)が構成される。図2では、トランジスタがトップゲート構造で示されているが、ボトムゲート構造でもよい。
 ゲート電極GE、ゲート配線GH、容量電極CE、およびソース配線SHは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも1つを含む金属の単層膜あるいは積層膜によって構成される。
 TFT層4には、図2に示すように、ステップ3cで形成される第1金属層(ゲート層)、ステップ3eで形成される第2金属層(中間層)、およびステップ3gで形成される第3金属層(ソース層)が含まれる。
 無機絶縁膜16・18・20は、例えば、CVD法によって形成された、酸化シリコン(SiOx)膜あるいは窒化シリコン(SiNx)膜またはこれらの積層膜によって構成することができる。平坦化膜21は、例えば、ポリイミド、アクリル等の塗布可能な有機材料によって構成することができる。
 発光素子層5は、平坦化膜21よりも上層のアノード22と、アノード22のエッジを覆う絶縁性のエッジカバー23と、エッジカバー23よりも上層のEL(エレクトロルミネッセンス)層24と、EL層24よりも上層のカソード25とを含む。エッジカバー23は、例えば、ポリイミド、アクリル等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
 サブ画素ごとに、島状のアノード22、EL層24、およびカソード25を含む発光素子ES(例えば、OLED:有機発光ダイオード,QLED:量子ドット発光ダイオード)が発光素子層5に形成され、発光素子ESの制御回路がTFT層4に形成され、発光素子およびその制御回路でサブ画素回路が構成される。
 EL層24は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、エッジカバー23の開口(サブ画素ごと)に、島状に形成される。他の層は、島状あるいはベタ状(共通層)に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち1以上の層を形成しない構成も可能である。
 OLEDの発光層を蒸着形成する場合は、FMM(ファインメタルマスク)を用いる。FMMは多数の開口を有するシート(例えば、インバー材製)であり、1つの開口を通過した有機物質によって島状の発光層(1つのサブ画素に対応)が形成される。
 QLEDの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで、島状の発光層(1つのサブ画素に対応)を形成することができる。
 アノード(陽極)22は、例えばITO(Indium Tin Oxide)とAg(銀)あるいはAgを含む合金との積層によって構成され、光反射性を有する。カソード(陰極)25は、MgAg合金(極薄膜)、ITO、IZO(Indium zinc Oxide)等の透光性の導電材で構成することができる。
 発光素子ESがOLEDである場合、アノード22およびカソード25間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソード25が透光性であり、アノード22が光反射性であるため、EL層24から放出された光は上方に向かい、トップエミッションとなる。
 発光素子ESがQLEDである場合、アノード22およびカソード25間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位(conduction band)から価電子帯準位(valence band)に遷移する過程で光(蛍光)が放出される。
 発光素子層5には、前記のOLED、QLED以外の発光素子(無機発光ダイオード等)を形成してもよい。
 封止層6は透光性であり、カソード25を覆う無機封止膜26と、無機封止膜26よりも上層の有機バッファ膜27と、有機バッファ膜27よりも上層の無機封止膜28とを含む。発光素子層5を覆う封止層6は、水、酸素等の異物の発光素子層5への浸透を防いでいる。
 無機封止膜26および無機封止膜28はそれぞれ無機絶縁膜であり、例えば、CVD法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜27は、平坦化効果のある透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜27は例えばインクジェット塗布によって形成することができるが、液滴を止めるためのバンクを非表示領域に設けてもよい。
 下面フィルム10は、支持基板を剥離した後に樹脂層12の下面に貼り付けることで柔軟性に優れた表示デバイスを実現するための、例えばPETフィルムである。機能フィルム39は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも1つを有する。
 以上にフレキシブルな表示デバイスについて説明したが、非フレキシブルな表示デバイスを製造する場合は、一般的に樹脂層の形成、基材の付け替え等が不要であるため、例えば、ガラス基板上にステップS2~S5の積層工程を行い、その後ステップS9に移行する。
 〔実施形態1〕
 図3は実施形態1の表示デバイスを示す平面図である。図4は、表示領域に含まれるサブ画素の構成例を示す回路図である。図5(a)は切り欠き部周りの平面図であり、図5(b)は、(a)のb-b断面図である。図6(a)~(d)は中継電極を含む断面図である。
 図3~図5に示すように、表示デバイス2においては表示領域DAに切り欠き部NZが形成され、表示領域DAは、切り欠き部NZの一方サイド(図3における右側)に位置する表示ゾーンSA1(第1表示ゾーン)と、他方サイド(図3における左側)に位置する表示ゾーンSA2(第2表示ゾーン)とを含む。各表示ゾーンSA1・SP2には複数のサブ画素が設けられる。図4のように、サブ画素SPは、発光素子ES(例えば、OLED)およびその制御回路(図2のTFT層4に形成される)で構成される。
 サブ画素SPは、例えば、データ信号線DL、走査信号線Gn、発光制御信号線EM、高電圧電源線Ph、および初期化電源線Piに接続される。なお、容量Cpの一方電極が高電圧電源線Phに接続され、他方電極が駆動トランジスタTaのゲート端子に接続される。駆動トランジスタTaは、そのゲート端子が走査信号線Gnに接続され、そのソース端子が書き込みトランジスタTbを介してデータ信号線DLに接続され、そのドレイン端子がトランジスタTdを介して発光素子ESに接続される。データ信号線DLはソースドライバSDR(駆動回路)に接続され、走査信号線GnはゲートドライバGD1・GD2(駆動回路)に接続され、発光制御信号線EMはエミッションドライバED1・ED2(駆動回路)に接続される。ゲートドライバGD1・GD2およびエミッションドライバED1・ED2は、額縁領域(非表示領域)NAに含まれるTFT層4にモノリシック形成される。ゲートドライバGD1・GD2は、表示領域DAを挟んで向かい合うように配される。
 表示デバイス2には、x方向に延伸する信号線G1~G5・Gn、および第y方向に延伸する信号線DLが設けられ、信号線G1・G2・G5・G6は表示ゾーンSA1を通り、信号線G3・G4は表示ゾーンSA2を通り、信号線Gnは、切り欠き部NZよりも内側(図3における下側)のメイン領域MPを通る。なお、表示デバイス2の向かい合う2辺(短辺)の一方に沿って外部信号入力用の端子部TSが設けられ、他方に切り欠き部NZが設けられている。以下では、第1引き回し配線W1~第10引き回し配線W10それぞれについて、引き回し配線W1~W10と略記する。また、第1信号線G1~第4信号線G4それぞれについて、信号線G1~W4と略記する。
 信号線DLは、接続する複数のサブ画素に信号電圧を供給するデータ信号線である。信号線G1・G2・G5・G6は、表示ゾーンSA1の複数のサブ画素に走査パルスを供給する走査信号線であり、信号線G3・G4は、表示ゾーンSA2の複数のサブ画素に走査パルスを供給する走査信号線であり、信号線Gnは、メイン領域MPの複数のサブ画素に走査パルスを供給する走査信号線である。信号線G1~G6・Gnは、図2(b)の第1金属層(ゲート層)に形成され、信号線DLは、図2(b)の第3金属層(ソース層)に形成される。
 図5に示すように、切り欠き部NZの周縁WR(切り欠き部NZの周囲の額縁領域)には、信号線G1・G3と電気的に接続する引き回し配線W1と、信号線G2・G4と電気的に接続する引き回し配線W2と、信号線G5と電気的に接続する引き回し配線W3と、信号線G6と電気的に接続する引き回し配線W4とが設けられる。信号線G1・G2・G5・G6はゲートドライバGD1(図4)に接続され、信号線G3・G4はゲートドライバGD2に接続される。
 引き回し配線W1・W3は、第1金属層(ゲート層)に形成され、引き回し配線W2・W4は、図2の第2金属層(中間層)に形成される(すなわち、引き回し配線W2・W4は引き回し配線W1・W3よりも上層に位置する)。引き回し配線W1~W4は、切り欠き部NZを避けるように迂回する形状であり、切り欠き部NZと重畳するように、カメラレンズ、センサ等を配することができる。
 図6のように、引き回し配線W1と信号線G1が、2つのコンタクトホールおよび中継電極E1を介して電気的に接続され、引き回し配線W2と信号線G2が、2つのコンタクトホールおよび中継電極E2を介して電気的に接続され、引き回し配線W1と信号線G3が、2つのコンタクトホールおよび中継電極E3を介して電気的に接続され、引き回し配線W2と信号線G4が、2つのコンタクトホールおよび中継電極E4を介して電気的に接続されている。中継電極E1~E4は、図2の第3金属層(ソース層)に形成されている。
 引き回し配線W1は、切り欠き部NZの周縁WRに位置する迂回部W1x・W1y・W1zを含み、迂回部W1xはx方向に延伸し、迂回部W1y・W1zはy方向(x方向と直交する方向)に延伸する。引き回し配線W2は、切り欠き部NZの周縁WRに位置する迂回部W2x・W2y・W2zを含み、迂回部W2xはx方向に延伸し、迂回部W2y・W2zはy方向に延伸する。引き回し配線W3は、切り欠き部NZの周縁WRに位置する迂回部W3x・W3y・W3zを含み、迂回部W3xはx方向に延伸し、迂回部W3y・W3zはy方向に延伸する。引き回し配線W4は、切り欠き部NZの周縁WRに位置する迂回部W4x・W4y・W4zを含み、迂回部W4xはx方向に延伸し、迂回部W4y・W4zはy方向に延伸する。
 実施形態1では、図5に示すように、x方向に延伸する、迂回部W1xおよび迂回部W2xが無機絶縁膜18を介して重なり、y方向に延伸する、迂回部W1yおよび迂回部W2yが無機絶縁膜18を介して重なり、y方向に延伸する、迂回部W1zおよび迂回部W2zが無機絶縁膜18を介して重なる。また、x方向に延伸する、迂回部W3xおよび迂回部W4xが無機絶縁膜18を介して重なり、y方向に延伸する、迂回部W3yおよび迂回部W4yが無機絶縁膜18を介して重なり、y方向に延伸する、迂回部W3zおよび迂回部W4zが無機絶縁膜18を介して重なる。なお、「重なる(重畳する)」とは、平面視において重なる(重畳する)ということである。
 これにより、信号線G1・G3に接続する引き回し配線W1および信号線G2・G4に接続する引き回し配線W2それぞれに、迂回部W1x・W2x間の容量と、迂回部W1y・W2y間の容量と、迂回部W1z・W2z間の容量とを付加することができる。
 図7(a)(b)は実施形態1での走査パルス(アクティブHigh)を示す模式図であり、図7(c)は参考例での走査パルスを示す模式図であり、図7(d)(e)は実施形態1での別の走査パルス(アクティブLow)を示す模式図であり、図7(f)は参考例での別の走査パルスを示す模式図である。信号線G1~G4それぞれは、メイン領域を通る信号線Gnと比較して、接続されるサブ画素の数が少なく、また、交差するデータ信号線DLの数も少ないが、引き回し配線W1・W2による容量を付加することで、メイン領域MPを通る信号線Gnの負荷と、信号線G1・G3および引き回し配線W1を含む経路の負荷と、信号線G2・G4および引き回し配線W2を含む経路の負荷とを揃えることができる。
 これにより、信号線Gnにおける走査パルスの波形(図7(a)参照)と、信号線G1~G4それぞれにおける走査パルスの波形(図7(b)参照)とが揃い、切り欠き部NZの両サイドにあたる表示ゾーンSA1および表示ゾーンSA2と、切り欠き部NZのよりも内側のメイン領域MPとの間に輝度ムラが生じ難くなる。
 なお、引き回し配線W1・W2による容量を形成しない(引き回し配線W1・W2を相互に重ならないように形成した)場合、信号線G1~G4それぞれにおける走査パルスの立ち上がりおよび戻り(図7(c)参照)が、信号線Gnにおける走査パルスの立ち上がりおよび戻り(図7(a)参照)よりも急峻となり、輝度ムラが生じうる。
 図7(a)~(c)は走査パルスがアクティブHighの場合を示しているが、走査パルスがアクティブLowの場合は図7(d)~(f)のようになる。
 図3の信号線G1~G6・Gnそれぞれは、走査信号線に限られず、例えば発光制御信号線(サブ画素に発光制御パルスを供給する信号線)でもよい。また、データ信号線でもよい。さらに、引き回し配線W1が走査信号線と電気的に接続し、引き回し配線W2が発光制御信号線と電気的に接続するような構成も可能である。
 図8は、切り欠き部まわりの引き回し配線の構成例を示す平面図である。図5では迂回部W2xを迂回部W1xだけに重ねているがこれに限定されない。例えば図8のように、迂回部W2xを、2つの迂回部W1x・W3xに重ねる構成も可能である。この場合、迂回部W1x・W2x・W3x・W4xを、図8(a)のように直線状としてもよいし、図8(b)のように平面方向の凹部および凸部をもつ形状としてもよい。この場合、引き回し配線W2の凸部が、引き回し配線W1および引き回し配線W3と重なる。
 なお、図8(c)のように、引き回し配線W1および引き回し配線W2それぞれが、局所的に幅広となる幅広部Hxを有し、引き回し配線W1の幅広部Hxと、引き回し配線W2の幅広部Hxとが重畳する構成でもよい。
 図9は、表示領域のコーナ周りの構成例を示す平面図である。図9では、表示ゾーンSA1のエッジの外側に引き回され、信号線G1と電気的に接続される引き回し配線W5と、表示ゾーンSA1のエッジの外側に引き回され、信号線G2と電気的に接続される引き回し配線W6とを設ける。引き回し配線W5は第1金属層(ゲート層)に含まれ、引き回し配線W6が第2金属層(中間層)に含まれ、引き回し配線W5および引き回し配線W6が無機絶縁膜18(図2参照)を介して重なる。
 また、表示ゾーンSA2のエッジの外側に引き回され、信号線G3と電気的に接続される引き回し配線W7と、表示ゾーンSA2のエッジの外側に引き回され、信号線G4と電気的に接続される引き回し配線W8とを設ける。引き回し配線W7は第1金属層(ゲート層)に含まれ、引き回し配線W8が第2金属層(中間層)に含まれ、引き回し配線W7および引き回し配線W8が無機絶縁膜18(図2参照)を介して重なる。
 こうすれば、信号線G1・G3および信号線G2・G4それぞれに、引き回し配線W5・W6間の容量と、引き回し配線W7・W8間の容量とを付加することができる。
 図9では、引き回し配線W5・W6が、表示ゾーンSA1とゲートドライバGD1との間に配され、引き回し配線W7・W8が、表示ゾーンSA2とゲートドライバGD2との間に配される。ゲートドライバGD1・GD2の端部は、表示ゾーンSA1・SA2のラウンドコーナに沿うように湾曲させることが望ましい。
 図10は、表示領域のコーナ周りの構成例を示す平面図である。図10では、表示ゾーンSA1のエッジの外側に引き回され、信号線G1と電気的に接続される引き回し配線W5と、表示ゾーンSA1のエッジの外側に引き回され、信号線G2と電気的に接続される引き回し配線W6と、無機絶縁膜18を介して引き回し配線W5および引き回し配線W6と重なる導電体CM1とを設ける。引き回し配線W5・W6は第1金属層(ゲート層)に含まれ、導電体CM1は第2金属層(中間層)に含まれる。
 また、表示ゾーンSA2のエッジの外側に引き回され、信号線G3と電気的に接続される引き回し配線W7と、表示ゾーンSA1のエッジの外側に引き回され、信号線G4と電気的に接続される引き回し配線W8と、無機絶縁膜18を介して引き回し配線W7および引き回し配線W8と重なる導電体CM2とを設ける。引き回し配線W7・W8は第1金属層(ゲート層)に含まれ、導電体CM2は第2金属層(中間層)に含まれる。
 こうすれば、信号線G1・G3および信号線G2・G4それぞれに、引き回し配線W5・W6間の容量と、引き回し配線W7・W8間の容量とを付加することができる。
 図10では、引き回し配線W5・W6および導電体CM1が、表示ゾーンSA1とゲートドライバGD1との間に配され、引き回し配線W7・W8および導電体CM2が、表示ゾーンSA2とゲートドライバGD2との間に配される。図10のように、ゲートドライバGD1・GD2の端部は、表示ゾーンSA1・SA2のラウンドコーナに沿うように湾曲させることが望ましい。導電体CM1・CM2は、表示ゾーンSA1・SA2のラウンドコーナに沿うように湾曲させることが望ましい。導電体CM1・CM2は、電源(例えば、サブ画素に供給する低電位側電源ELVSS)に接続してもよいし、電気的にフローティングとしてもよい。
 図11は、切り欠き部まわりの引き回し配線の別構成例を示す平面図である。図3のように、表示ゾーンSA1・SA2のコーナがラウンドしている場合、表示ゾーンSA1内の下側(信号線Gnに近い側)を通る信号線(例えば、信号線G7・G8)は、表示ゾーンSA1内の上側(信号線Gnから遠い側)を通る信号線(例えば、信号線G1・G2)と比較して、接続されるサブ画素の数が多く、また、交差するデータ信号線DLの数も多い。同様に、表示ゾーンSA2のコーナがラウンドしている場合、表示ゾーンSA2の下側(信号線Gnに近い側)を通る信号線(例えば、信号線G7・G8)は、表示ゾーンSA2内の上側(信号線Gnから遠い側)を通る信号線(例えば、信号線G3・G4)と比較して、接続されるサブ画素の数が多く、また、交差するデータ信号線DLの数も多い。
 そこで、図11のように、信号線G1・G3に接続する引き回し配線W1の迂回部W1xと、信号線G2・G4に接続する引き回し配線W2の迂回部W2xとの重畳幅(幅:y方向の長さ)を、信号線G7・G9に接続する引き回し配線W9の迂回部W9xと、信号線G8・G10に接続する引き回し配線W10の迂回部W10xとの重畳幅よりも大きくする(すなわち、引き回し配線W1および引き回し配線W2の重畳面積を、引き回し配線W9および引き回し配線W10の重畳面積よりも大きくする)ことで、各領域内の上側の信号線と下側の信号線との間の負荷の均衡を図ることもできる。
 図12は、切り欠き部における引き回し配線の構成例を示す平面図である。図12のように、迂回部W1xおよび迂回部W2xの重畳距離(距離:x方向の長さ)と、迂回部W9xおよび迂回部W10xの重畳距離とを異ならせる(すなわち、引き回し配線W1および引き回し配線W2の重畳面積と、引き回し配線W9および引き回し配線W10の重畳面積とを異ならせる)ことにより、各領域内の上側の信号線と下側の信号線との間の負荷の均衡を図ることもできる。なお、図13のように、切り欠き部NZの形状(例えば、台形状)に起因して、切り欠き部NZの両サイドにおいて、上側の信号線および下側の信号線に負荷の相異が生じる場合にも、図11・12の構成を用いてその均衡を図ることができる。
 図14は、切り欠き部まわりの引き回し配線の別構成例を示す平面図である。図5では中継電極を設けているがこれに限定されない。図13のように、引き回し配線W1(第1金属層)と信号線G1・G3(第1金属層)とを同層にて繋げ、引き回し配線W2(第2金属層)と信号線G1・G3(第1金属層)とを無機絶縁膜18に形成したコンタクトホールを介して接続することもできる。
 〔実施形態2〕
 図15(a)は実施形態2の表示デバイスを示す平面図であり、図15(b)は切り欠き部周りの構成を示す平面図である。図3では切り欠き部の両側に表示領域(表示ゾーンSA1および表示ゾーンSA2)が存在する構成であるがこれに限定されない。図15のように、切り欠き部の片側にのみ表示領域(表示ゾーンSA1)が存在する構成とすることもできる。
 図15では、表示ゾーンSA1を通る信号線G1・G2はそれぞれ、中継電極E1・E2を介して、切り欠き部NZの周縁WRに配された引き回し配線W1・W2に接続され、引き回し配線W1・W2はそれぞれ、中継電極E3・E4を介してゲートドライバ(図示せず)の出力端P3・P4に接続される。そして、例えば引き回し配線W1(第1金属層)と、引き回し配線W2(第2金属層)とが図2の無機絶縁膜18を介して重なる。よって、信号線G1・G2それぞれに、引き回し配線W1および引き回し配線W2間の容量を付加することができ、メイン領域MPを通る信号線Gnの負荷と、信号線G1および引き回し配線W1を含む経路の負荷と、信号線G2および引き回し配線W2を含む経路の負荷とを揃えることができる。
 〔実施形態3〕
 図16(a)は実施形態3の表示デバイスを示す平面図であり、図16(b)は切り欠き部周りの構成を示す平面図である。図16のように、刳り貫き形状の切り欠き部NZを形成してもよい。図16では、表示ゾーンSA1を通る信号線G1・G2はそれぞれ、中継電極E1・E2を介して、切り欠き部NZの周縁WRに配された円弧状の引き回し配線W1・W2に接続され、引き回し配線W1・W2はそれぞれ、中継電極E3・E4を介して、表示ゾーンSA2を通る走査信号線G3・G4に接続される。そして、引き回し配線W1(第1金属層)と、引き回し配線W2(第2金属層)とが図2の無機絶縁膜18を介して重なる。よって、よって、信号線G1・G2それぞれに、引き回し配線W1および引き回し配線W2間の容量を付加することができ、メイン領域MPを通る信号線Gnの負荷と、信号線G1・G3および引き回し配線W1を含む経路の負荷と、信号線G2・G4および引き回し配線W2を含む経路の負荷とを揃えることができる。
 〔まとめ〕
 本実施形態にかかる表示デバイスが備える電気光学素子(電流によって輝度や透過率が制御される電気光学素子)は特に限定されるものではない。本実施形態にかかる表示装置としては、例えば、電気光学素子としてOLED(Organic Light Emitting Diode:有機発光ダイオード)を備えた有機EL(Electro Luminescence:エレクトロルミネッセンス)ディスプレイ、電気光学素子として無機発光ダイオードを備えた無機ELディスプレイ、電気光学素子としてQLED(Quantum dot Light Emitting Diode:量子ドット発光ダイオード)を備えたQLEDディスプレイ等が挙げられる。
 〔態様1〕
 切り欠き部が形成された表示領域と、額縁領域とを備え、
 前記表示領域に、データ信号を伝達する複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、複数の発光制御信号線と、前記複数のデータ信号線および前記複数の走査信号線の交点に対応して設けられた複数のサブ画素回路とが含まれ、
 前記複数のデータ信号線と電気的に接続する駆動回路と、前記複数の走査信号線と電気的に接続する駆動回路と、前記複数の発光制御信号線と電気的に接続する駆動回路とが設けられている表示デバイスであって、
 前記切り欠き部の周囲の額縁領域に、
  前記複数のデータ信号線の1つまたは前記複数の走査信号線の1つあるいは前記複数の発光制御信号線の1つである第1信号線と電気的に接続し、前記表示領域から前記切り欠き部に向けて延伸する第1引き回し配線と、
  前記第1信号線に隣接する、前記複数のデータ信号線の別の1つまたは前記複数の走査信号線の別の1つあるいは前記複数の発光制御信号線の別の1つである第2信号線と電気的に接続し、前記表示領域から前記切り欠き部に向けて延伸する第2引き回し配線とを含み
 前記第1引き回し配線が第1金属層に含まれ、
 前記第2引き回し配線が第1金属層とは異なる層である第2金属層に含まれ、
 前記第1引き回し配線と前記第2引き回し配線とが無機絶縁膜を介して重畳する表示デバイス。
 〔態様2〕
 前記第2引き回し配線は、前記表示領域と切り欠き部の間の額縁領域において、前記第1金属層に含まれる前記第2信号線と電気的に接続される例えば態様1記載の表示デバイス。
 〔態様3〕
 前記表示領域において、前記第1信号線および前記第2信号線が隣り合うように前記第1金属層に形成されている例えば態様1または2に記載の表示デバイス。
 〔態様4〕
 前記表示領域は、前記切り欠き部を挟んで対向する、第1表示ゾーンおよび第2表示ゾーンを含み、
 第3信号線および第4信号線が、隣り合うように前記第1金属層に形成され、
 前記第1信号線および第2信号線が前記第1表示ゾーンを通り、前記第3信号線および第4信号線が前記第2表示ゾーンを通り、
 前記切り欠き部の周囲の額縁領域において、前記第1信号線と、前記第1引き回し配線と、前記第3信号線とが電気的に接続され、かつ、前記第2信号線と前記第2引き回し配線と、前記第4信号線とが電気的に接続される例えば態様3に記載の表示デバイス。
 〔態様5〕
 前記第1引き回し配線と前記第1信号線が第1中継電極を介して電気的に接続され、
 前記第2引き回し配線と前記第2信号線が第2中継電極を介して電気的に接続され、
 前記第1引き回し配線と前記第3信号線が第3中継電極を介して電気的に接続され、
 前記第2引き回し配線と前記第4信号線が第4中継電極を介して電気的に接続されている例えば態様4に記載の表示デバイス。
 〔態様6〕
 第1中継電極、第2中継電極、第3中継電極、および第4中継電極が第3金属層に形成されている例えば態様5に記載の表示デバイス。
 〔態様7〕
 前記表示領域を通る第5信号線および第6信号線が、隣り合うように前記第1金属層に形成され、
 前記第5信号線と電気的に接続され、前記切り欠き部の周囲の額縁領域に引き回される第3引き回し配線が前記第1金属層に含まれ、
 前記第6信号線と電気的に接続され、前記切り欠き部の周囲の額縁領域に引き回される第4引き回し配線が前記第2金属層に含まれる例えば態様3に記載の表示デバイス。
 〔態様8〕
 前記第2引き回し配線が、前記第3引き回し配線と重ならない例えば態様7に記載の表示デバイス。
 〔態様9〕
 前記第2引き回し配線が、前記無機絶縁膜を介して、前記第1引き回し配線および前記第3引き回し配線と重なり、
 前記第3引き回し配線が、前記無機絶縁膜を介して、前記第2引き回し配線および前記第4引き回し配線と重なる例えば態様8に記載の表示デバイス。
 〔態様10〕
 前記第1引き回し配線、前記第2引き回し配線、および前記第3引き回し配線それぞれに、平面方向の凹部および凸部が形成され、
 前記第2引き回し配線の凸部が、前記第1引き回し配線および前記第3引き回し配線と重なる例えば態様9に記載の表示デバイス。
 〔態様11〕
 前記第1表示ゾーンのエッジの外側に引き回され、前記第1信号線と電気的に接続される第5引き回し配線と、
 前記第1表示ゾーンのエッジの外側に引き回され、前記第2信号線と電気的に接続される第6引き回し配線とを含み、
 前記第5引き回し配線が前記第1金属層に含まれ、前記第6引き回し配線が前記第2金属層に含まれ、
 前記第5引き回し配線および前記第6引き回し配線が前記無機絶縁膜を介して重なる例えば態様5に記載の表示デバイス。
 〔態様12〕
 前記第2表示ゾーンのエッジの外側に引き回され、前記第3信号線と電気的に接続される第7引き回し配線と、
 前記第2表示ゾーンのエッジの外側に引き回され、前記第4信号線と電気的に接続される第8引き回し配線とを含み、
 前記第7引き回し配線が前記第1金属層に含まれ、前記第8引き回し配線が前記第2金属層に含まれ、
 前記第7引き回し配線および前記第8引き回し配線が前記無機絶縁膜を介して重なる例えば態様11に記載の表示デバイス。
 〔態様13〕
 前記第1表示ゾーンのエッジの外側に引き回され、前記第1信号線と電気的に接続される第5引き回し配線と、
 前記第1表示ゾーンのエッジの外側に引き回され、前記第2信号線と電気的に接続される第6引き回し配線と、
 前記無機絶縁膜を介して前記第5引き回し配線および前記第6引き回し配線と重なる第1導電体とを含む例えば態様5に記載の表示デバイス。
 〔態様14〕
 前記第2表示ゾーンのエッジの外側に引き回され、前記第3信号線と電気的に接続される第7引き回し配線と、
 前記第2表示ゾーンのエッジの外側に引き回され、前記第4信号線と電気的に接続される第8引き回し配線と、
 前記無機絶縁膜を介して前記第7引き回し配線および前記第8引き回し配線と重なる第2導電体とを含む例えば態様13に記載の表示デバイス。
 〔態様15〕
 前記表示領域を通る第7信号線および第8信号線が、隣り合うように前記第1金属層に形成され、
 前記第7信号線と電気的に接続され、前記切り欠き部の周囲の額縁領域に引き回される第9引き回し配線が前記第1金属層に含まれ、
 前記第8信号線と電気的に接続され、前記切り欠き部の周囲の額縁領域に引き回される第10引き回し配線が前記第2金属層に含まれ、
 前記第9引き回し配線および前記第10引き回し配線が前記無機絶縁膜を介して重なり、
 前記第1引き回し配線および前記第2引き回し配線の重畳面積と、前記第9引き回し配線および前記第10引き回し配線の重畳面積とが異なる例えば態様3に記載の表示デバイス。
 〔態様16〕
 前記第1引き回し配線と電気的に接続するサブ画素の数が、第9引き回し配線と電気的に接続するサブ画素の数よりも多く、
 前記第1引き回し配線および前記第2引き回し配線の重畳面積は、前記第9引き回し配線および前記第10引き回し配線の重畳面積よりも大きい例えば態様15に記載の表示デバイス。
 〔態様17〕
 前記第1引き回し配線および前記第2引き回し配線の重畳幅と、前記第9引き回し配線および前記第10引き回し配線の重畳幅とが異なる例えば態様15に記載の表示デバイス。
 〔態様18〕
 前記第1引き回し配線および前記第2引き回し配線の重畳長さと、前記第9引き回し配線および前記第10引き回し配線の重畳長さとが異なる例えば態様15に記載の表示デバイス。
 〔態様19〕
 第2金属層は第1金属層よりも上層である例えば態様1~18のいずれか1項に記載の表示デバイス。
 〔態様20〕
 前記切り欠き部の周囲の額縁領域において、前記第1引き回し配線の一部と、前記第2引き回し配線の一部とが、前記無機絶縁膜を介して重なりつつ第1方向に延伸する例えば態様3に記載の表示デバイス。
 〔態様21〕
 前記第1信号線および前記第2信号線は、前記第1方向に延伸する例えば態様20に記載の表示デバイス。
 〔態様22〕
 向かい合う2辺の一方に沿って外部信号入力用の端子部が設けられ、他方に前記切り欠き部が設けられている例えば態様1~21のいずれか1項に記載の表示デバイス。
 〔態様23〕→図8(c)
 前記第1引き回し配線および前記第2引き回し配線それぞれが、局所的に幅広となる幅広部を有し、
 前記第1引き回し配線の幅広部と、前記第2引き回し配線の幅広部とが重畳する例えば態様1~22のいずれか1項に記載の表示デバイス。
 〔態様24〕
 前記第1引き回し配線および前記第2引き回し配線は、互いの重畳部を除いて、平面視において隣接しつつ引き回される例えば態様1~23のいずれか1項に記載の表示デバイス。
 〔態様25〕
 前記第1信号線および前記第2信号線それぞれが走査信号線である例えば態様1~24のいずれか1項に記載の表示デバイス。
 2  表示デバイス
 3  バリア層
 4  TFT層
 5  発光素子層
 6  封止層
 12 樹脂層
 16・18・20 無機絶縁膜
 21 平坦化膜
 23 エッジカバー
 24 EL層
 G1~G8 信号線
 W1~W10 引き回し配線
 E1~E4 中継電極
 W1x~W1z 迂回部
 W2x~W2z 迂回部
 W3x~W3z 迂回部
 W4x~W4z 迂回部
 DA 表示領域
 NA 非表示領域
 NZ 切り欠き部
 WR (切り欠き部の)周縁

Claims (25)

  1.  切り欠き部が形成された表示領域と、額縁領域とを備え、
     前記表示領域に、データ信号を伝達する複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、複数の発光制御信号線と、前記複数のデータ信号線および前記複数の走査信号線の交点に対応して設けられた複数のサブ画素回路とが含まれ、
     前記複数のデータ信号線と電気的に接続する駆動回路と、前記複数の走査信号線と電気的に接続する駆動回路と、前記複数の発光制御信号線と電気的に接続する駆動回路とが設けられている表示デバイスであって、
     前記切り欠き部の周囲の額縁領域に、
      前記複数のデータ信号線の1つまたは前記複数の走査信号線の1つあるいは前記複数の発光制御信号線の1つである第1信号線と電気的に接続し、前記表示領域から前記切り欠き部に向けて延伸する第1引き回し配線と、
      前記第1信号線に隣接する、前記複数のデータ信号線の別の1つまたは前記複数の走査信号線の別の1つあるいは前記複数の発光制御信号線の別の1つである第2信号線と電気的に接続し、前記表示領域から前記切り欠き部に向けて延伸する第2引き回し配線とを含み、
     前記第1引き回し配線が第1金属層に含まれ、
     前記第2引き回し配線が第1金属層とは異なる層である第2金属層に含まれ、
     前記第1引き回し配線と前記第2引き回し配線とが無機絶縁膜を介して重畳する表示デバイス。
  2.  前記第2引き回し配線は、前記表示領域と切り欠き部の間の額縁領域において、前記第1金属層に含まれる前記第2信号線と電気的に接続される請求項1記載の表示デバイス。
  3.  前記表示領域において、前記第1信号線および前記第2信号線が隣り合うように前記第1金属層に形成されている請求項1または2に記載の表示デバイス。
  4.  前記表示領域は、前記切り欠き部を挟んで対向する、第1表示ゾーンおよび第2表示ゾーンを含み、
     第3信号線および第4信号線が、隣り合うように前記第1金属層に形成され、
     前記第1信号線および第2信号線が前記第1表示ゾーンを通り、前記第3信号線および第4信号線が前記第2表示ゾーンを通り、
     前記切り欠き部の周囲の額縁領域において、前記第1信号線と、前記第1引き回し配線と、前記第3信号線とが電気的に接続され、かつ、前記第2信号線と前記第2引き回し配線と、前記第4信号線とが電気的に接続される請求項3に記載の表示デバイス。
  5.  前記第1引き回し配線と前記第1信号線が第1中継電極を介して電気的に接続され、
     前記第2引き回し配線と前記第2信号線が第2中継電極を介して電気的に接続され、
     前記第1引き回し配線と前記第3信号線が第3中継電極を介して電気的に接続され、
     前記第2引き回し配線と前記第4信号線が第4中継電極を介して電気的に接続されている請求項4に記載の表示デバイス。
  6.  第1中継電極、第2中継電極、第3中継電極、および第4中継電極が第3金属層に形成されている請求項5に記載の表示デバイス。
  7.  前記表示領域を通る第5信号線および第6信号線が、隣り合うように前記第1金属層に形成され、
     前記第5信号線と電気的に接続され、前記切り欠き部の周囲の額縁領域に引き回される第3引き回し配線が前記第1金属層に含まれ、
     前記第6信号線と電気的に接続され、前記切り欠き部の周囲の額縁領域に引き回される第4引き回し配線が前記第2金属層に含まれる請求項3に記載の表示デバイス。
  8.  前記第2引き回し配線が、前記第3引き回し配線と重ならない請求項7に記載の表示デバイス。
  9.  前記第2引き回し配線が、前記無機絶縁膜を介して、前記第1引き回し配線および前記第3引き回し配線と重なり、
     前記第3引き回し配線が、前記無機絶縁膜を介して、前記第2引き回し配線および前記第4引き回し配線と重なる請求項8に記載の表示デバイス。
  10.  前記第1引き回し配線、前記第2引き回し配線、および前記第3引き回し配線それぞれに、平面方向の凹部および凸部が形成され、
     前記第2引き回し配線の凸部が、前記第1引き回し配線および前記第3引き回し配線と重なる請求項9に記載の表示デバイス。
  11.  前記第1表示ゾーンのエッジの外側に引き回され、前記第1信号線と電気的に接続される第5引き回し配線と、
     前記第1表示ゾーンのエッジの外側に引き回され、前記第2信号線と電気的に接続される第6引き回し配線とを含み、
     前記第5引き回し配線が前記第1金属層に含まれ、前記第6引き回し配線が前記第2金属層に含まれ、
     前記第5引き回し配線および前記第6引き回し配線が前記無機絶縁膜を介して重なる請求項5に記載の表示デバイス。
  12.  前記第2表示ゾーンのエッジの外側に引き回され、前記第3信号線と電気的に接続される第7引き回し配線と、
     前記第2表示ゾーンのエッジの外側に引き回され、前記第4信号線と電気的に接続される第8引き回し配線とを含み、
     前記第7引き回し配線が前記第1金属層に含まれ、前記第8引き回し配線が前記第2金属層に含まれ、
     前記第7引き回し配線および前記第8引き回し配線が前記無機絶縁膜を介して重なる請求項11に記載の表示デバイス。
  13.  前記第1表示ゾーンのエッジの外側に引き回され、前記第1信号線と電気的に接続される第5引き回し配線と、
     前記第1表示ゾーンのエッジの外側に引き回され、前記第2信号線と電気的に接続される第6引き回し配線と、
     前記無機絶縁膜を介して前記第5引き回し配線および前記第6引き回し配線と重なる第1導電体とを含む請求項5に記載の表示デバイス。
  14.  前記第2表示ゾーンのエッジの外側に引き回され、前記第3信号線と電気的に接続される第7引き回し配線と、
     前記第2表示ゾーンのエッジの外側に引き回され、前記第4信号線と電気的に接続される第8引き回し配線と、
     前記無機絶縁膜を介して前記第7引き回し配線および前記第8引き回し配線と重なる第2導電体とを含む請求項13に記載の表示デバイス。
  15.  前記表示領域を通る第7信号線および第8信号線が、隣り合うように前記第1金属層に形成され、
     前記第7信号線と電気的に接続され、前記切り欠き部の周囲の額縁領域に引き回される第9引き回し配線が前記第1金属層に含まれ、
     前記第8信号線と電気的に接続され、前記切り欠き部の周囲の額縁領域に引き回される第10引き回し配線が前記第2金属層に含まれ、
     前記第9引き回し配線および前記第10引き回し配線が前記無機絶縁膜を介して重なり、
     前記第1引き回し配線および前記第2引き回し配線の重畳面積と、前記第9引き回し配線および前記第10引き回し配線の重畳面積とが異なる請求項3に記載の表示デバイス。
  16.  前記第1引き回し配線と電気的に接続するサブ画素の数が、第9引き回し配線と電気的に接続するサブ画素の数よりも多く、
     前記第1引き回し配線および前記第2引き回し配線の重畳面積は、前記第9引き回し配線および前記第10引き回し配線の重畳面積よりも大きい請求項15に記載の表示デバイス。
  17.  前記第1引き回し配線および前記第2引き回し配線の重畳幅と、前記第9引き回し配線および前記第10引き回し配線の重畳幅とが異なる請求項15に記載の表示デバイス。
  18.  前記第1引き回し配線および前記第2引き回し配線の重畳長さと、前記第9引き回し配線および前記第10引き回し配線の重畳長さとが異なる請求項15に記載の表示デバイス。
  19.  第2金属層は第1金属層よりも上層である請求項1~18のいずれか1項に記載の表示デバイス。
  20.  前記切り欠き部の周囲の額縁領域において、前記第1引き回し配線の一部と、前記第2引き回し配線の一部とが、前記無機絶縁膜を介して重なりつつ第1方向に延伸する請求項3に記載の表示デバイス。
  21.  前記第1信号線および前記第2信号線は、前記第1方向に延伸する請求項20に記載の表示デバイス。
  22.  向かい合う2辺の一方に沿って外部信号入力用の端子部が設けられ、他方に前記切り欠き部が設けられている請求項1~21のいずれか1項に記載の表示デバイス。
  23.  前記第1引き回し配線および前記第2引き回し配線それぞれが、局所的に幅広となる幅広部を有し、
     前記第1引き回し配線の幅広部と、前記第2引き回し配線の幅広部とが重畳する請求項1~22のいずれか1項に記載の表示デバイス。
  24.  前記第1引き回し配線および前記第2引き回し配線は、互いの重畳部を除いて、平面視において隣接しつつ引き回される請求項1~23のいずれか1項に記載の表示デバイス。
  25.  前記第1信号線および前記第2信号線それぞれが走査信号線である請求項1~24のいずれか1項に記載の表示デバイス。
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