WO2019176008A1 - Rectifier - Google Patents
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Definitions
- Each of the other arms 12 to 16 has the same configuration as the arm 11.
- Each of the arms 12 to 16 includes N thyristors Q1 to QN connected in parallel.
- the gates of thyristors Q1 to QN of arms 12 to 16 receive gate pulse signals G2 to G6 from control device 2, respectively.
- the control device 2 operates in synchronization with the three-phase AC voltages Va, Vb, and Vc from the AC power supply 3, and generates gate pulse signals G1 to G6 so that the DC output voltage VDC becomes the target DC voltage VDCT. Give to arms 11-16.
- the tip of the anode electrode 31 of the thyristor Q1 is connected to the surface of the first portion 21b of the conductor 21.
- the tip of the anode electrode 31 of the thyristor Q2 is connected to the surface of the second portion 21c of the conductor 21.
- the tips of the anode electrodes 31 of the thyristors Q2 to Q8 are connected to the end of the conductor 21 on the left side (conductor 22 side).
- FIG. 5 is a front view showing the configuration of the arm 14 shown in FIG. 1, and is a view compared with FIG. Referring to FIG. 5, arm 14 differs from arm 11 in that the directions of thyristors Q1 to Q8 are reversed, the upper end of conductor 22 constitutes anode terminal 14a, and the right end of conductor 23 is the cathode. This is the point constituting the terminal 14b.
- the cathode electrode 32 (first electrode) of each of the thyristors Q1 to Q8 extends in the right direction in the drawing.
- the tip portions of the cathode electrodes 32 of the thyristors Q1 to Q8 are distributed in the length direction of the conductor 21 and connected to the surface of the conductor 21.
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Abstract
Description
この発明は整流器に関し、特に、並列接続された複数の整流素子を備えた整流器に関する。 The present invention relates to a rectifier, and more particularly, to a rectifier including a plurality of rectifier elements connected in parallel.
たとえば特開2008-92799号公報(特許文献1)には、並列接続された複数のサイリスタ整流器と、それぞれ複数のサイリスタ整流器を点弧するための複数のゲートパルス信号を出力するゲートドライブ回路と、複数のゲートパルス信号の各々の位相を手動で調整することにより、複数のサイリスタ整流器に流れる電流のばらつきを低減するための位相調整スイッチとを備えた励磁装置が開示されている。 For example, Japanese Patent Application Laid-Open No. 2008-92799 (Patent Document 1) discloses a plurality of thyristor rectifiers connected in parallel, a gate drive circuit that outputs a plurality of gate pulse signals for firing the plurality of thyristor rectifiers, and An excitation device is disclosed that includes a phase adjustment switch for reducing variation in current flowing through a plurality of thyristor rectifiers by manually adjusting the phase of each of a plurality of gate pulse signals.
しかし、特許文献1では、位相調整スイッチを設け、複数のゲートパルス信号の各々の位相を手動で調整する必要があったので、装置がコスト高になるという問題があった。
However, in
それゆえに、この発明の主たる目的は、装置の低コスト化を図ることが可能な整流器を提供することである。 Therefore, a main object of the present invention is to provide a rectifier capable of reducing the cost of the apparatus.
この発明に係る整流器は、同方向に延在する第1および第2の導体と、第1および第2の導体と同方向に順次配置され、第1および第2の導体間に並列接続された第1~第Nの整流素子とを備えたものである。Nは2以上の整数である。第1の導体には、少なくとも第1の整流素子の電流経路のインピーダンスを増大させるスリットが形成されている。 The rectifier according to the present invention is arranged in the same direction as the first and second conductors extending in the same direction and the first and second conductors, and is connected in parallel between the first and second conductors. The first to Nth rectifying elements are provided. N is an integer of 2 or more. The first conductor is formed with a slit that increases at least the impedance of the current path of the first rectifying element.
この発明に係る整流器では、第1~第Nの整流素子が第1および第2の導体と同方向に順次配置されて第1および第2の導体間に並列接続され、少なくとも第1の整流素子の電流経路のインピーダンスを増大させるスリットが第1の導体に形成されている。したがって、第1~第Nの整流素子の電流経路のインピーダンスのばらつきを低減し、第1~第Nの整流素子の電流のばらつきを低減することができる。よって、複数のゲートパルス信号の各々の位相を手動で調整する必要性が低下するので、装置の低コスト化を図ることができる。 In the rectifier according to the present invention, the first to Nth rectifier elements are sequentially arranged in the same direction as the first and second conductors and connected in parallel between the first and second conductors, and at least the first rectifier element A slit for increasing the impedance of the current path is formed in the first conductor. Accordingly, it is possible to reduce the variation in impedance of the current paths of the first to Nth rectifying elements, and to reduce the variation in current of the first to Nth rectifying elements. Therefore, since the necessity for manually adjusting the phase of each of the plurality of gate pulse signals is reduced, the cost of the apparatus can be reduced.
図1は、この発明の一実施の形態による電力変換装置の構成を示すブロック図である。図1において、この電力変換装置は、サイリスタ整流器1および制御装置2を備える。サイリスタ整流器1は、制御装置2によって制御され、交流電源3から供給される三相交流電圧Va,Vb,Vcを三相全波整流して直流電圧VDCに変換し、負荷4に供給する。負荷4は、サイリスタ整流器1から供給される直流電力によって駆動される。制御装置2は、交流電源3からの三相交流電圧Va,Vb,Vcに同期して動作し、直流出力電圧VDCが目標直流電圧VDCTになるようにサイリスタ整流器1を制御する。
FIG. 1 is a block diagram showing a configuration of a power conversion apparatus according to an embodiment of the present invention. In FIG. 1, the power conversion device includes a
詳しく説明すると、サイリスタ整流器1は、交流入力端子T1~T3、直流出力端子T4,T5、およびアーム11~16を含む。交流入力端子T1~T3は、交流電源3から供給される三相交流電圧Va,Vb,Vcをそれぞれ受ける。直流出力端子T4,T5は、それぞれ負荷4の正極4aおよび負極4bに接続される。
More specifically, the
アーム11は、図2に示すように、アノード端子11a、カソード端子11b、およびN個のサイリスタQ1~QN(第1~第Nの整流素子)を含む。Nは、2以上の整数である。サイリスタQ1~QNのアノードはともにアノード端子11aに接続され、サイリスタQ1~QNのカソードはともにカソード端子11bに接続される。サイリスタQ1~QNのゲートは、制御装置2からのゲートパルス信号G1を受ける。
As shown in FIG. 2, the
サイリスタQ1~QNは、アノード端子11aおよびカソード端子11b間に順バイアス電圧が印加されているとき、ゲートパルス信号G1に応答してオンする。サイリスタQ1~QNは、アノード端子11aおよびカソード端子11b間に逆バイアス電圧が印加されるとオフする。
The thyristors Q1 to QN are turned on in response to the gate pulse signal G1 when a forward bias voltage is applied between the
サイリスタの数Nは、アームA1に流れる電流Iaに応じて設定されている。アームA1に流れる電流をIaとし、1つのサイリスタQの定格電流をIcとすると、Ic×N>IaとなるようにサイリスタQの数Nが設定されている。 The number N of thyristors is set according to the current Ia flowing through the arm A1. The number N of thyristors Q is set so that Ic × N> Ia, where Ia is the current flowing through the arm A1 and Ic is the rated current of one thyristor Q.
他のアーム12~16の各々は、アーム11と同じ構成である。アーム12~16の各々は、並列接続されたN個のサイリスタQ1~QNを含む。アーム12~16のサイリスタQ1~QNのゲートは、それぞれ制御装置2からのゲートパルス信号G2~G6を受ける。
Each of the
図1に戻って、アーム11~13のアノード端子11a~13aはそれぞれ交流入力端子T1~T3に接続され、アーム11~13のカソード端子11b~13bはともに正側の直流出力端子T4に接続される。アーム14~16のアノード端子14a~16aはともに負側の直流出力端子T5に接続され、アーム14~16のカソード端子14b~16bはそれぞれ交流入力端子T1~T3に接続される。
Returning to FIG. 1, the
制御装置2は、交流電源3からの三相交流電圧Va,Vb,Vcに同期して動作し、直流出力電圧VDCが目標直流電圧VDCTになるようにゲートパルス信号G1~G6を生成してそれぞれアーム11~16に与える。
The
なお、交流電圧Va~Vcの位相は、2π/3ずつずれている。ゲートパルス信号G1は、上昇中の交流電圧Vaが下降中の交流電圧Vcに一致してから制御角αの経過後に出力される。ゲートパルス信号G2は、上昇中の交流電圧Vbが下降中の交流電圧Vaに一致してから制御角αの経過後に出力される。ゲートパルス信号G3は、上昇中の交流電圧Vcが下降中の交流電圧Vbに一致してから制御角αの経過後に出力される。 Note that the phases of the AC voltages Va to Vc are shifted by 2π / 3. The gate pulse signal G1 is output after the elapse of the control angle α after the rising AC voltage Va coincides with the falling AC voltage Vc. The gate pulse signal G2 is output after the control angle α has elapsed since the rising AC voltage Vb coincides with the falling AC voltage Va. The gate pulse signal G3 is output after the control angle α has elapsed since the rising AC voltage Vc coincides with the falling AC voltage Vb.
ゲートパルス信号G4は、下降中の交流電圧Vaが上昇中の交流電圧Vcに一致してから制御角αの経過後に出力される。ゲートパルス信号G5は、下降中の交流電圧Vbが上昇中の交流電圧Vaに一致してから制御角αの経過後に出力される。ゲートパルス信号G6は、下降中の交流電圧Vcが上昇中の交流電圧Vbに一致してから制御角αの経過後に出力される。 The gate pulse signal G4 is output after the control angle α has elapsed after the falling AC voltage Va coincides with the rising AC voltage Vc. The gate pulse signal G5 is output after the control angle α has elapsed since the falling AC voltage Vb coincides with the rising AC voltage Va. The gate pulse signal G6 is output after the control angle α has elapsed after the falling AC voltage Vc coincides with the rising AC voltage Vb.
したがって、アーム11~13は2π/3(rad)ずつ順次オンされ、アーム14~16はアーム11~13よりもπ(rad)だけ遅延して2π/3(rad)ずつ順次オンされる。アーム11~16がオンされるタイミング、すなわちゲートパルス信号G1~G6が出力されるタイミングは、制御角αによって調整される。制御角αは、サイリスタ整流器1の直流出力電圧VDCが目標直流電圧VDCTになるように制御装置2によって調整される。
Therefore, the
上述したように、アーム11~16の各々は、並列接続されたN個のサイリスタQ1~QNを含む。アーム11~16の各々に流れる電流IaがN個のサイリスタQ1~QNに均等に分流する場合には、各サイリスタQに流れる電流IqはIa/Nとなる。この場合は、定格電流IcがIa/Nよりも若干大きな低価格のサイリスタを使用することができる。
As described above, each of the
しかし、アーム電流IaがN個のサイリスタQ1~QNに均等に分流せず、サイリスタQ1~QNに流れる電流Iqのばらつきが大きい場合には、電流Iqの最大値IHは平均値Ia/Nよりもかなり大きくなる。この場合、定格電流Icが最大値IHよりも大きな高価格のサイリスタQを使用することが必要となり、コスト高になる。実施の形態では、この問題の解決が図られる。 However, when the arm current Ia is not evenly divided into the N thyristors Q1 to QN and the variation in the current Iq flowing through the thyristors Q1 to QN is large, the maximum value IH of the current Iq is larger than the average value Ia / N. It gets quite big. In this case, it is necessary to use a high-priced thyristor Q whose rated current Ic is larger than the maximum value IH, which increases the cost. In the embodiment, this problem is solved.
図3は、アーム11の構成を示す正面図である。図3では、N=8の場合が示されている。アーム11は、サイリスタQ1~Q8および導体21~23を含む。導体21(第1の導体)は、帯状(または長方形状)の金属板(たとえば銅板)で形成されており、図中の上下方向に延在している。導体22(第2の導体)は、帯状(または長方形状)の金属板(たとえば銅板)で形成されており、図中の上下方向に延在している。導体22の上端部は、カソード端子11bを構成している。導体21と導体22とは、所定の間隔を開けて平行に配置されている。導体21は、導体22の幅方向に配置されている。
FIG. 3 is a front view showing the configuration of the
導体23は、帯状(または長方形状)の金属板(たとえば銅板)で形成されており、図中の左右方向に延在している。導体23の左端部は、導体21の右下端部に接続されている。導体23の右端部は、アノード端子11aを構成している。
The
導体21の上端の短辺の中央部から下方に向けて所定寸法(所定幅および所定長さ)のスリット21aが形成されている。導体21の上端部は、スリット21aにより、導体22の反対側の第1の部分21bと、導体22側の第2の部分21cとに分割されている。スリット21aを設け、導体23に接続する必要があるので、導体21の幅は導体22の幅よりも大きい。
A
サイリスタQ1~Q8の本体は、導体21と導体22の間に配置され、図中の上側から下側に向かって順に配置されている。サイリスタQ1~Q8の各々のアノード電極31(第1の電極)は、図中の右方向に延在している。また、サイリスタQ1~Q8のアノード電極31の先端部は、導体21の長さ方向に分散配置され、導体21の表面に接続されている。
The main bodies of the thyristors Q1 to Q8 are arranged between the
特に、サイリスタQ1のアノード電極31の先端部は、導体21の第1の部分21bの表面に接続される。サイリスタQ2のアノード電極31の先端部は、導体21の第2の部分21cの表面に接続される。サイリスタQ2~Q8のアノード電極31の先端部は、導体21の左側(導体22側)の端部に接続される。
In particular, the tip of the
サイリスタQ1~Q8の各々のカソード電極32(第2の電極)は、図中の左方向に延在している。また、サイリスタQ1~Q8のカソード電極32の先端部は、導体22の長さ方向に分散配置され、導体22の表面に接続されている。
The cathode electrode 32 (second electrode) of each of the thyristors Q1 to Q8 extends in the left direction in the figure. Further, the tip portions of the
スリット21aは、導体21の上端からサイリスタQ3のアノード電極31の先端部の近傍まで形成されている。スリット21aは、サイリスタQ1の電流経路のインピーダンスを増大させてサイリスタQ1~Q8の電流Iq1~Iq8のばらつきを低減させるために設けられている。スリット21aによって電流Iq1~Iq8のばらつきを低減できるメカニズムについては後述する。アーム12,13の各々は、アーム11と同じ構成である。
The
図4は、図3に示したサイリスタQ1~Q8に流れる電流Iq1~Iq8のばらつきを示す図である。図4では、アーム11に流れる電流IaをサイリスタQ1~Q8の数で除算した値Ia/8が100(%)と表されている。図4から分かるように、8個のサイリスタQ1~Q8に流れる電流Iq1~Iq8はともに略100(%)になっており、アーム電流Iaは8個のサイリスタQ1~Q8にほぼ均等に分流されていることが分かる。
FIG. 4 is a diagram showing variations in the currents Iq1 to Iq8 flowing through the thyristors Q1 to Q8 shown in FIG. In FIG. 4, a value Ia / 8 obtained by dividing the current Ia flowing through the
したがって、このアーム11では、たとえば定格電流Icが図4中の120(%)である低価格のサイリスタQ1~Q8を使用すれば足り、また、サイリスタQ1~Q8にそれぞれ8個のゲートパルス信号を与えて各ゲートパルス信号の位相を調整する必要性が低下するので、装置の低コスト化を図ることができる。
Therefore, in this
図5は、図1に示したアーム14の構成を示す正面図であって、図3と対比される図である。図5を参照して、アーム14がアーム11と異なる点は、サイリスタQ1~Q8の各々の向きが逆にされ、導体22の上端部がアノード端子14aを構成し、導体23の右端部がカソード端子14bを構成している点である。
FIG. 5 is a front view showing the configuration of the
サイリスタQ1~Q8の各々のアノード電極31(第2の電極)は、図中の左方向に延在している。サイリスタQ1~Q8のアノード電極31の先端部は、導体22の長さ方向に分散配置され、導体22の表面に接続されている。
The anode electrode 31 (second electrode) of each of the thyristors Q1 to Q8 extends in the left direction in the figure. The tip portions of the
サイリスタQ1~Q8の各々のカソード電極32(第1の電極)は、図中の右方向に延在している。サイリスタQ1~Q8のカソード電極32の先端部は、導体21の長さ方向に分散配置され、導体21の表面に接続されている。
The cathode electrode 32 (first electrode) of each of the thyristors Q1 to Q8 extends in the right direction in the drawing. The tip portions of the
特に、サイリスタQ1のカソード電極32の先端部は、導体21の第1の部分21bの表面に接続される。サイリスタQ2のカソード電極32の先端部は、導体21の第2の部分21cの表面に接続される。サイリスタQ2~Q8のカソード電極32の先端部は、導体21の左側(導体22側)の端部に接続される。アーム15,16の各々の構成は、アーム14と同じである。アーム14においても、アーム11と同様に、アーム電流Iaは8個のサイリスタQ1~Q8にほぼ均等に分流された。
In particular, the tip of the
図6は、本実施の形態の比較例となるアーム11Aの構成を示す正面図であって、図3と対比される図である。図6を参照して、アーム11Aは図3のアーム11の導体21を導体21Aで置換したものである。導体21Aが導体21と異なる点は、スリット21aが形成されていない点である。サイリスタQ1のアノード電極31の先端部は、他のサイリスタQ2~Q8と同様に、導体21Aの左端部に接続されている。
FIG. 6 is a front view showing a configuration of an
図7は、図6に示したサイリスタQ1~Q8に流れる電流Iq1~Iq8のばらつきを示す図であって、図4と対比される図である。図7では、図4と同様に、アーム11Aに流れる電流IaをサイリスタQ1~Q8の数で除算した値Ia/8が100(%)と表されている。図7に示すように、このアーム11Aでは、1段目(最上段)のサイリスタQ1の電流Iq1が最大値(約145%)になり、上から2段目のサイリスタQ2の電流Iq2、3段目のサイリスタQ3の電流Iq3、4段目のサイリスタQ4の電流Iq4の順に減少し、サイリスタQ4の電流Iq4が最小値(80%)になっている。
FIG. 7 is a diagram showing variations in the currents Iq1 to Iq8 flowing through the thyristors Q1 to Q8 shown in FIG. 6, and is a diagram contrasted with FIG. In FIG. 7, similarly to FIG. 4, a value Ia / 8 obtained by dividing the current Ia flowing through the
そして、5段目のサイリスタQ5の電流Iq5はサイリスタQ4の電流Iq4と略同じであり、6段目のサイリスタQ6の電流Iq6、7段目のサイリスタQ7の電流Iq7、8段目(最下段)のサイリスタQ8の電流Iq8の順に増大している。1段目のサイリスタQ1の電流Iq1(約145%)は、8段目のサイリスタQ8の電流Iq8(約105%)よりも大きい。 The current Iq5 of the fifth stage thyristor Q5 is substantially the same as the current Iq4 of the thyristor Q4, the current Iq6 of the sixth stage thyristor Q6, the current Iq7 of the seventh stage thyristor Q7, and the eighth stage (bottom stage). The current Iq8 of the thyristor Q8 increases in the order. The current Iq1 (about 145%) of the first-stage thyristor Q1 is larger than the current Iq8 (about 105%) of the eighth-stage thyristor Q8.
次に、アーム11AのサイリスタQ1~Q8の電流Iq1~Iq8が図7で示されるようにばらつくメカニズムについて説明する。ある電流経路の電流Iqが変化すると、相互誘導現象により、他の電流経路に起電力Eが発生する。ある電流経路の電流Iqが時間Δtの間にΔIqだけ変化するとき、他の電流経路に発生する起電力Eは、E=-M(ΔIq/Δt)となる。比例定数Mは、相互インダクタンスと呼ばれる。
Next, the mechanism by which the currents Iq1 to Iq8 of the thyristors Q1 to Q8 of the
アーム11Aでは、それぞれサイリスタQ1~Q8を含む8個の電流経路P1~P8が存在し、8個の電流経路P1~P8の電流Iq1~Iq8が同時に変化する。8個の電流経路P1~P8の電流Iq1~Iq8が変化すると、電流経路P1~P8にそれぞれ起電力E1~E8が発生する。各電流経路Pの起電力Eは、他の7つの電流経路Pの電流Iqに起因する。2つの電流経路P間の相互インダクタンスMは、2つの電流経路P間の距離、すなわち2つのサイリスタQ間の距離)が小さいほど大きく、2つのサイリスタQ間の距離が大きいほど小さい。
In the
隣接する2つのサイリスタQの間隔をdとすると、サイリスタQ1と他の7つのサイリスタQ2~Q8との間の平均距離D1は、D1=(d+2d+3d+4d+5d+6d+7d)/7=4dとなる。サイリスタQ2と他の7つのサイリスタQ1,Q3~Q8との間の平均距離D2は、D2=(d+d+2d+3d+4d+5d+6d)/7≒3.14dとなる。サイリスタQ3と他の7つのサイリスタQ1,Q2,Q4~Q8との間の平均距離D3は、D3=(2d+d+d+2d+3d+4d+5d)/7≒2.57dとなる。サイリスタQ4と他の7つのサイリスタQ1~Q3,Q5~Q8との間の平均距離D4は、D4=(3d+2d+d+d+2d+3d+4d)/7≒2.29dとなる。 When the interval between two adjacent thyristors Q is d, the average distance D1 between the thyristor Q1 and the other seven thyristors Q2 to Q8 is D1 = (d + 2d + 3d + 4d + 5d + 6d + 7d) / 7 = 4d. The average distance D2 between the thyristor Q2 and the other seven thyristors Q1, Q3 to Q8 is D2 = (d + d + 2d + 3d + 4d + 5d + 6d) /7≈3.14d. The average distance D3 between the thyristor Q3 and the other seven thyristors Q1, Q2, Q4 to Q8 is D3 = (2d + d + d + 2d + 3d + 4d + 5d) /7≈2.57d. The average distance D4 between the thyristor Q4 and the other seven thyristors Q1 to Q3, Q5 to Q8 is D4 = (3d + 2d + d + d + 2d + 3d + 4d) /7≈2.29d.
サイリスタQ5と他の7つのサイリスタQ1~Q4,Q6~Q8との間の平均距離D5は、D5=D4≒2.29dとなる。サイリスタQ6と他の7つのサイリスタQ1~Q5,Q7,Q8との間の平均距離D6は、D6=D3≒2.57dとなる。サイリスタQ7と他の7つのサイリスタQ1~Q6,Q8との間の平均距離D7は、D7=D2≒3.14dとなる。サイリスタQ8と他の7つのサイリスタQ1~Q7との間の平均距離D8は、D8=D1=4dとなる。 The average distance D5 between the thyristor Q5 and the other seven thyristors Q1 to Q4 and Q6 to Q8 is D5 = D4≈2.29d. The average distance D6 between the thyristor Q6 and the other seven thyristors Q1 to Q5, Q7, Q8 is D6 = D3≈2.57d. The average distance D7 between the thyristor Q7 and the other seven thyristors Q1 to Q6, Q8 is D7 = D2≈3.14d. The average distance D8 between the thyristor Q8 and the other seven thyristors Q1 to Q7 is D8 = D1 = 4d.
まとめると、D1=D8=4d、D2=D7≒3.14d、D3=D6≒2.57d、D4=D5≒2.29dとなる。したがって、D1=D8>D2=D7>D3=D6>D4=D5である。電流経路P1~P8の各々と他の7つの電流経路Pとの相互インダクタンスの和をそれぞれM1~M8とすると、M1~M8の大小関係はD1~D8と逆になり、M1=M8<M2=M7<M3=M6<M4=M5となる。 In summary, D1 = D8 = 4d, D2 = D7≈3.14d, D3 = D6≈2.57d, and D4 = D5≈2.29d. Therefore, D1 = D8> D2 = D7> D3 = D6> D4 = D5. Assuming that the sum of the mutual inductances of each of the current paths P1 to P8 and the other seven current paths P is M1 to M8, the magnitude relationship of M1 to M8 is opposite to D1 to D8, and M1 = M8 <M2 = M7 <M3 = M6 <M4 = M5.
E=-M(ΔIq/Δt)であるので、電流経路P1~P8に流れる電流Iq1~Iq8が変化したときに電流経路P1~P8に発生する起電力E1~E8は、それぞれ電流経路P1~P8に流れる電流Iq1~Iq8を減少させる方向に作用する。したがって、電流経路P1~P8の電流Iq1~Iq8の大小関係はM1~M8と逆になり、Iq1=Iq8>Iq2=Iq7>Iq3=Iq6>Iq4=Iq5となる。この大小関係は、図7に示されるIq1~Iq8の大小関係と略一致している。 Since E = −M (ΔIq / Δt), the electromotive forces E1 to E8 generated in the current paths P1 to P8 when the currents Iq1 to Iq8 flowing in the current paths P1 to P8 change are respectively the current paths P1 to P8. Acts in the direction of decreasing the currents Iq1 to Iq8 flowing through the. Therefore, the magnitude relationship of the currents Iq1 to Iq8 of the current paths P1 to P8 is opposite to that of M1 to M8, and Iq1 = Iq8> Iq2 = Iq7> Iq3 = Iq6> Iq4 = Iq5. This magnitude relationship substantially coincides with the magnitude relationship of Iq1 to Iq8 shown in FIG.
図8は、比較例のアーム11Aにおいて、最上段のサイリスタQ1の電流Iq1が流れる経路P1と、最下段のサイリスタQ8の電流Iq8が流れる経路P8とを示す図である。図8に示すように、電流Iq1は、アノード端子11aから導体23、導体21A、サイリスタQ1、および導体22の上端部を通ってカソード端子11bに流れる。これに対して電流Iq8は、アノード端子11aから導体23、導体21Aの下端部、サイリスタQ8、および導体22全体を通ってカソード端子11bに流れる。
FIG. 8 is a diagram showing a path P1 through which the current Iq1 of the uppermost thyristor Q1 flows and a path P8 through which the current Iq8 of the lowermost thyristor Q8 flows in the
したがって、電流経路P1の長さは、電流経路P8の長さよりも短い。また、電流Iq1が主に流れる導体21の幅は、電流q2が主に流れる導体22の幅よりも広い。したがって、電流経路P1のインピーダンスZ1は、電流経路P2のインピーダンスZ2よりも小さい。このため、サイリスタQ1の電流Iq1は、サイリスタQ8の電流Iq8よりも大きくなっている(図7)。
Therefore, the length of the current path P1 is shorter than the length of the current path P8. Further, the width of the
図9は、実施の形態のアーム11において、最上段のサイリスタQ1の電流Iq1が流れる経路P1と、最下段のサイリスタQ8の電流Iq8が流れる経路P8とを示す図である。図9に示すように、電流Iq1は、アノード端子11aから導体23、導体21、第1の部分21b、サイリスタQ1、および導体22の上端部を通ってカソード端子11bに流れる。電流Iq8は、図8で示したように、アノード端子11aから導体23、導体21Aの下端部、サイリスタQ8、および導体21全体を通ってカソード端子11bに流れる。
FIG. 9 is a diagram illustrating a path P1 through which the current Iq1 of the uppermost thyristor Q1 flows and a path P8 through which the current Iq8 of the lowermost thyristor Q8 flows in the
したがって、比較例と比べて、電流経路P1が長くなり、電流経路P1の幅が狭くなっている。このため、電流経路P1のインピーダンスZ1が増大してサイリスタQ1の電流Iq1が減少し、その減少分が他のサイリスタQに分配されている。また、スリット21aによってサイリスタQ2の電流経路P2の幅も狭められており、このためサイリスタQ2の電流Iq2の増大が抑制されている。この結果、図4で示したように、8個のサイリスタQ1~Q8の電流Iq1~Iq8のばらつきが低減されている。
Therefore, compared to the comparative example, the current path P1 is longer and the width of the current path P1 is narrower. For this reason, the impedance Z1 of the current path P1 increases, the current Iq1 of the thyristor Q1 decreases, and the decrease is distributed to the other thyristors Q. In addition, the width of the current path P2 of the thyristor Q2 is narrowed by the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 サイリスタ整流器、2 制御装置、3 交流電源、4 負荷、4a 正極、4b 負極、T1~T3 交流入力端子、T4,T5 直流出力端子、11~16,11A アーム、11a~16a アノード端子、11b~16b カソード端子、Q1~QN サイリスタ、21~23,21A 導体、21a スリット、21b 第1の部分、21c 第2の部分、31 アノード電極、32 カソード電極。 1 Thyristor rectifier, 2 control device, 3 AC power supply, 4 load, 4a positive electrode, 4b negative electrode, T1-T3 AC input terminal, T4, T5 DC output terminal, 11-16, 11A arm, 11a-16a anode terminal, 11b- 16b cathode terminal, Q1-QN thyristor, 21-23, 21A conductor, 21a slit, 21b first part, 21c second part, 31 anode electrode, 32 cathode electrode.
Claims (11)
前記第1および第2の導体と同方向に順次配置され、前記第1および第2の導体間に並列接続された第1~第Nの整流素子とを備え、前記Nは2以上の整数であり、
前記第1の導体には、少なくとも前記第1の整流素子の電流経路のインピーダンスを増大させるスリットが形成されている、整流器。 First and second conductors extending in the same direction;
1st to Nth rectifying elements sequentially arranged in the same direction as the first and second conductors and connected in parallel between the first and second conductors, wherein N is an integer of 2 or more Yes,
The rectifier, wherein the first conductor is formed with a slit that increases at least an impedance of a current path of the first rectifying element.
前記第1~第Nの整流素子の第2の電極は、前記第2の導体の長さ方向に分散配置されて前記第2の導体に接続されている、請求項1に記載の整流器。 The first electrodes of the first to Nth rectifying elements are dispersedly arranged in the length direction of the first conductor and connected to the first conductor,
2. The rectifier according to claim 1, wherein the second electrodes of the first to Nth rectifying elements are dispersedly arranged in the length direction of the second conductor and connected to the second conductor.
前記スリットは前記第1の導体の一方端部に形成されている、請求項2に記載の整流器。 The first and second electrodes of the first rectifying element are respectively connected to one ends of the first and second conductors,
The rectifier according to claim 2, wherein the slit is formed at one end of the first conductor.
前記スリットは、前記第1の導体の一方端から前記第1の導体の長さ方向に形成されている、請求項3に記載の整流器。 Each of the first and second conductors is formed in a strip shape,
The rectifier according to claim 3, wherein the slit is formed in a length direction of the first conductor from one end of the first conductor.
前記第1の導体は前記第2の導体の幅方向に配置され、
前記第1の導体の一方端部は、前記スリットにより、前記第2の導体と反対側の第1の部分と、前記第2の導体側の第2の部分とに分割され、
前記第1の整流素子の第1の電極は前記第1の部分に接続されている、請求項4に記載の整流器。 The first and second conductors are arranged in parallel;
The first conductor is disposed in a width direction of the second conductor;
One end of the first conductor is divided by the slit into a first part on the opposite side of the second conductor and a second part on the second conductor side,
The rectifier according to claim 4, wherein the first electrode of the first rectifying element is connected to the first portion.
前記交流電圧は前記第1の導体の他方端部に印加され、
前記負荷は前記第2の導体の一方端部に接続される、請求項3に記載の整流器。 The rectifier rectifies an alternating voltage and supplies it to a load,
The alternating voltage is applied to the other end of the first conductor;
The rectifier according to claim 3, wherein the load is connected to one end of the second conductor.
前記交流電圧は前記第1の導体に印加され、
前記負荷は前記第2の導体に接続される、請求項1に記載の整流器。 The rectifier rectifies an alternating voltage and supplies it to a load,
The alternating voltage is applied to the first conductor;
The rectifier of claim 1, wherein the load is connected to the second conductor.
前記複数の整流素子の第1および第2の電極はそれぞれアノードおよびカソードである、請求項1に記載の整流器。 Each of the plurality of rectifying elements is a thyristor;
The rectifier according to claim 1, wherein the first and second electrodes of the plurality of rectifying elements are an anode and a cathode, respectively.
前記複数の整流素子の第1および第2の電極はそれぞれカソードおよびアノードである、請求項1に記載の整流器。 Each of the plurality of rectifying elements is a thyristor;
The rectifier according to claim 1, wherein the first and second electrodes of the plurality of rectifying elements are a cathode and an anode, respectively.
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