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WO2018220920A1 - 固体撮像装置、および、固体撮像装置の製造方法 - Google Patents

固体撮像装置、および、固体撮像装置の製造方法 Download PDF

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WO2018220920A1
WO2018220920A1 PCT/JP2018/007326 JP2018007326W WO2018220920A1 WO 2018220920 A1 WO2018220920 A1 WO 2018220920A1 JP 2018007326 W JP2018007326 W JP 2018007326W WO 2018220920 A1 WO2018220920 A1 WO 2018220920A1
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unit
charge
gate electrode
photodiode
region
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武文 小西
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Sharp Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • the present invention relates to a solid-state imaging device and a method for manufacturing the solid-state imaging device.
  • the signal charge from the photodiode part is completely transferred to the charge holding part, and then transferred to the charge detection part sequentially for each row, realizing a global shutter operation and further suppressing noise and afterimages.
  • a solid-state imaging device capable of obtaining a processed image is known (for example, see Patent Document 1).
  • the present invention has been made in view of the above-described circumstances, and an object thereof is to provide a technique capable of suppressing noise charges.
  • a solid-state imaging device is a solid-state imaging device including a plurality of unit pixels provided on a semiconductor substrate, and each of the unit pixels converts light into a signal charge.
  • a photodiode part that generates charges by photoelectric conversion, a first charge transfer part adjacent to the photodiode part and covered with a first gate electrode, and covered with the first gate electrode, and A charge holding portion including a first conductivity type semiconductor region for holding charges transferred from the photodiode portion by one charge transfer portion; and a second gate electrode portion adjacent to the charge holding portion and covered with a second gate electrode portion.
  • a charge discharging portion adjacent to the photodiode portion at a portion different from the first gate electrode and covered with a third gate electrode, and the photodiode portion and the first charge transfer portion.
  • noise charge is suppressed.
  • FIG. 1 is a diagram illustrating a schematic configuration of a solid-state imaging device according to an embodiment of the present invention. It is an equivalent circuit diagram which shows the structure of the unit pixel in the imaging part of a solid-state imaging device. It is sectional drawing of a unit pixel. It is a figure which shows the 1st step of the manufacturing process of a unit pixel. It is a figure which shows the 2nd step of the manufacturing process of a unit pixel. It is a figure which shows the 3rd step of the manufacturing process of a unit pixel. It is a figure which shows the 4th step of the manufacturing process of a unit pixel. It is a figure which shows the 5th step of the manufacturing process of a unit pixel. It is a figure which shows the 6th step of the manufacturing process of a unit pixel.
  • CMOS image pickup device which is an example of a solid-state image pickup device in which two field effect transistors of a P-type MOS and an N-type MOS are connected to complement each other, is used. explain.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device 1 according to an embodiment of the present invention.
  • the solid-state imaging device 1 includes a plurality of unit pixels 10 arranged in a plurality of rows and a plurality of columns.
  • the solid-state imaging device 1 includes a vertical scanning circuit 3 that transfers signal charges from each unit pixel 10 in the vertical direction, and a horizontal scanning circuit 4 that transfers signal charges from each unit pixel in the horizontal direction. Yes.
  • FIG. 1 shows only a part of the rows and columns of the solid-state imaging device 1, but tens to thousands of unit pixels 10 are arranged in each row and each example of the solid-state imaging device 1.
  • the vertical scanning circuit 3 and the horizontal scanning circuit 4 are constituted by, for example, shift registers, and perform scanning according to a pulse signal generated by a control circuit (not shown).
  • a pulse signal for driving each unit pixel is sent to each unit pixel 10 via the vertical control line 5.
  • the wiring through which the pulse signal flows may be arranged in either the row direction or the column direction.
  • the output signal from each unit pixel 10 is transmitted from the vertical signal line 6 to the horizontal signal line 7, then driven by the horizontal selection signal from the horizontal scanning circuit 4, and supplied to the output buffer 8.
  • a circuit for removing noise, an amplifier circuit, an analog-digital conversion circuit, and the like are appropriately disposed between the vertical signal line 6 and the horizontal signal line 7 for the output signal from each unit pixel 10. Also good.
  • FIG. 2 is an equivalent circuit diagram illustrating the configuration of the unit pixel 10 in the imaging unit 2 of the solid-state imaging device 1.
  • the unit pixel 10 includes a photodiode unit 130 that photoelectrically converts light into a signal charge and accumulates the charge generated by the photoelectric conversion in the first conductivity type (n-type) semiconductor region. .
  • the photodiode unit 130 includes a first conductivity type (n-type) semiconductor region and a second conductivity type (p-type) semiconductor region.
  • the photodiode unit 130 converts incident light into electrons and holes in a depletion layer of the first conductive type semiconductor region and the second conductive type semiconductor region.
  • the generated electrons and holes flow and accumulate in the first conductivity type semiconductor region and the holes flow in the second conductivity type semiconductor region, respectively.
  • n-type and N represent the first conductivity type
  • p-type and P represent the second conductivity type
  • the unit pixel 10 includes a transfer gate portion (first charge transfer portion) 103A adjacent to the photodiode portion 130, and a charge holding portion 131 that holds signal charges transferred from the photodiode portion 130 by the transfer gate portion 103A. And.
  • the unit pixel 10 includes a read selection transistor (second charge transfer unit) 103B adjacent to the charge holding unit 131 and a reset transistor 135.
  • the unit pixel 10 includes a vertical selection transistor 140 having a gate connected to the vertical selection line 142, a floating diffusion 150 that is an example of a charge injection unit having a function of a charge storage unit, and a potential of the floating diffusion 150. And an amplifying transistor 160 having a source follower configuration, which is an example of a detection element that detects a change.
  • the unit pixel 10 includes a pixel signal generation unit 170 having a floating diffusion amplifier (FDA) configuration including a floating diffusion 150 that is an example of a charge injection unit having a function of a charge storage unit, and a charge discharge unit 180. I have.
  • FDA floating diffusion amplifier
  • the unit pixel 10 of the solid-state imaging device 1 includes a signal processing circuit 201 connected to the output signal line 200 for each column.
  • the source of the transfer gate portion 103A is connected to the cathode of the photodiode portion 130.
  • the read selection transistor 103B has a drain connected to the floating diffusion 150 serving as an accumulation unit.
  • the source of the charge discharging unit 180 is connected to the photodiode unit 130.
  • the transistor When the transistor is ON, all charges accumulated in the photodiode unit 130 are discharged to the drain unit. Further, in the charge discharging unit 180, the potential of the channel unit is set so as to discharge the excessive charge that does not contribute to image formation among the signal charges generated by the photodiode unit 130 in the transistor OFF state.
  • the reset transistor 135 has a source connected to the floating diffusion 150, a drain connected to the power supply VDD, and a reset pulse input to the gate.
  • the reset transistor 135 is configured such that, when electrically connected, the charge held in the floating diffusion 150 flows out to the power supply VDD via the reset transistor 135 and the potential state of the floating diffusion 150 is restored to the initial level. ing.
  • the amplifying transistor 160 has a gate connected to the floating diffusion 150, a drain connected to the power supply VDD, and a source connected to the drain of the vertical selection transistor 140.
  • the vertical selection transistor 140 has a drain connected to the amplification transistor 160, a source connected to the output signal line 200, and a gate connected to a vertical selection line 142 to which a vertical selection signal is input.
  • the vertical selection transistor 140 of the unit pixel 10 When the vertical selection transistor 140 of the unit pixel 10 is turned on, the signal charge read to the floating diffusion 150 is amplified by the amplification transistor 160 and output to the output signal line 200.
  • FIG. 3 is a cross-sectional view of the unit pixel 10.
  • the unit pixel 10 includes a p-type well (buried semiconductor layer) which is a p-type layer forming a substrate-side potential barrier in a semiconductor substrate 100 (n ⁇ -type Si substrate) made of silicon. 101 is formed.
  • an n ⁇ -type well 132 that is an n-type layer and a first semiconductor well region 102 (p-type layer) adjacent to the n ⁇ -type well 132 are formed.
  • the substrate surface of the unit pixel 10 is entirely covered with the gate oxide film 119. Further, on the gate oxide film 119, the gate electrode (third gate electrode) 111 of the charge discharging unit 180 and the gate electrode (first gate electrode) 109 common to the transfer gate unit 103 A and the charge holding unit 131 are formed. A gate electrode (second gate electrode) 110 of the read selection transistor 103B and a gate electrode 112 of the reset transistor 135 are formed.
  • the two gate electrodes 110 and the gate electrode 112 of the reset transistor 135 are formed of, for example, polysilicon in a single-layer or two-layer structure.
  • a read pulse is input to the gate electrode (second gate electrode) 110 of the read selection transistor 103B.
  • a reset pulse is input to the gate electrode 112 of the reset transistor 135.
  • a storage pulse is input to the gate electrode (first gate electrode) 109 common to the transfer gate portion 103A and the charge holding portion 131.
  • a global reset pulse is input to the gate electrode (third gate electrode) 111 of the charge discharging unit 180.
  • signal lines OFG, TRX, TRG, and RST are connected to the gate electrode 111, the gate electrode 109, the gate electrode 110, and the gate electrode 112, respectively.
  • the unit pixel 10 includes a photodiode portion 130, a transfer gate portion (first charge transfer portion) 103 ⁇ / b> A, a charge holding portion 131, and a read selection transistor (second transistor).
  • a charge transfer unit 103B, an amplifying transistor (not shown), a floating diffusion N + region 114, and a charge discharge unit 180 are formed.
  • the photodiode portion 130 is formed to include a photodiode surface P + layer 113 and a photodiode N region 104.
  • a gate overlap portion surface P ⁇ layer 105 is formed in a region adjacent to the photodiode surface P + layer 113 and on the surface side of the photodiode N region 104.
  • the photodiode unit 130 converts incident light into electrons and holes in the depletion layer. In the photodiode unit 130, electrons and holes generated in the depletion layer flow and accumulate in the photodiode N region 104 and holes flow in the photodiode surface P + layer 113.
  • a transfer gate portion (first charge transfer portion) 103A and a charge holding portion 131 are formed side by side in the horizontal direction.
  • the transfer gate portion (first charge transfer portion) 103A is adjacent to the photodiode portion 130, and the above-described gate electrode 109 is disposed on the substrate surface by, for example, polysilicon.
  • a gate undersurface P ⁇ layer 103 is formed in a region adjacent to the charge holding portion 131.
  • a floating diffusion N + region 114 is formed on the surface side adjacent to the under-gate surface P ⁇ layer 103. Further, as shown in FIG. 3, a drain portion N + region 115 is also formed at a position adjacent to the n region of the reset transistor 135.
  • the floating diffusion 150 is formed to include a floating diffusion N + region 114.
  • the unit pixel 10 is separated from other pixel units by an element isolation region 120.
  • the charge holding unit 131 has a function of holding the charge transferred from the photodiode unit 130 via the transfer gate unit (first charge transfer unit) 103A in the first conductivity type semiconductor region.
  • the gate electrode 109 described above is disposed on the surface of the substrate of the charge holding unit 131 by using, for example, polysilicon.
  • the charge holding unit 131 includes, from the substrate surface side, a charge holding unit surface P layer 108 that is a second conductive type semiconductor region, a charge holding unit N region 107 that is a first conductive type semiconductor region, and a second conductive type semiconductor region. It has a three-layer structure with the P layer 106 under the charge holding portion. In other words, the charge holding unit 131 is formed by the charge holding unit surface P layer 108 from the substrate surface side (gate oxide film 119 side) and by the charge holding unit lower P layer 106 from the substrate back side (in other words, the semiconductor substrate 100 side). It is formed with a charge holding portion N region 107 sandwiched therebetween.
  • the charge holding portion N region 107 holding charge is surrounded by the charge holding portion surface P layer 108 and the charge holding portion lower P layer 106, thereby depleting the neutral region of the P layer and the N layer.
  • the elongation of the layer is suppressed.
  • the junction capacitance between the P layer and the N layer is increased, and the amount of charge that can be held by the charge holding unit 131 can be increased efficiently.
  • the unit pixel 10 inputs a global reset pulse to the gate electrode 111 of the charge discharging unit 180 and discharges all the charges of the photodiode units 130 of all the pixels simultaneously (global reset operation), and then the photodiode unit 130 is removed for a certain period. After the exposure, the signal charges accumulated in the photodiode unit 130 are inputted to the gate electrode (first gate electrode, first transfer gate electrode) 109 and a storage pulse is inputted to all the pixels simultaneously to the charge holding unit 131.
  • a global shutter function that is an electronic shutter function without causing a difference in accumulation time.
  • the substrate surface of the unit pixel 10 is covered with the second conductivity type (p-type) semiconductor regions 103, 105, 113, and 108 except for the drain portion N + region 115 and the floating diffusion N + region 114.
  • the unit pixel 10 includes a gate electrode (third gate electrode) 111, a photodiode portion 130, a gate electrode (first gate electrode, first transfer gate electrode) 109, a charge holding portion 131, and A gate oxide film 119 connected to the gate electrode (second gate electrode) 110 is formed.
  • noise electrons generated inside the unit pixel 10 are trapped by holes present in the second conductivity type (p-type) semiconductor regions 103, 105, 113, and 108. Therefore, it is possible to prevent noise electrons generated inside the unit pixel 10 from being mixed into the pixel output.
  • the impurity concentration of the photodiode surface P + layer 113 which is the second conductive type semiconductor surface region of the photodiode unit 130 is the concentration C1
  • the charge holding unit surface P layer which is the second conductive type semiconductor surface region of the charge holding unit 131 is the concentration C1
  • the impurity concentration of the read selection transistor 103B immediately below the gate electrode (second gate electrode) 110 is the concentration C3 (more generally, the semiconductor surface other than the photodiode portion 130 and the charge holding portion 131).
  • the relationship between the concentrations C1, C2, and C3 is such that C1>C2> C3.
  • the required hole concentration distribution in each part depends on the difference in the structure of each part, such as the presence or absence of a gate electrode and the presence or absence of an N-type semiconductor region immediately below the gate oxide film 119 on the semiconductor surface. It is formed. With the above-described operation, it is possible to suppress a change in noise for each row due to a shift in readout timing from the charge holding unit.
  • the manufacturing method of the unit pixel 10 described below is executed by, for example, a semiconductor manufacturing apparatus according to this embodiment including an ion implantation unit that performs ion implantation and a photomask setting unit that sets a photomask.
  • the unit pixel 10 includes a p-type well 101 formed on a semiconductor substrate 100, an n ⁇ type well 132 on the p type well 101, and a first semiconductor well region 102 adjacent to the n ⁇ type well 132. , And a photoresist 190 is disposed as a photomask on the surface of the semiconductor covered entirely with the gate oxide film 119, and ion implantation is performed in the n ⁇ type well 132 and the first semiconductor well region 102. It is formed by doing.
  • FIG. 4 is a diagram illustrating a first step of the manufacturing process of the unit pixel 10.
  • this first step first, the semiconductor surface outside the region where the photodiode portion 130 is formed is covered with a photoresist 190A. Then, ions are implanted into the n ⁇ -type well 132, and the photodiode N region 104 and the gate overlap portion surface P ⁇ layer 105 are formed using the same photomask.
  • an ion implantation process for forming the charge holding portion 131 is performed. First, the semiconductor surface outside the region where the charge holding portion 131 is formed is covered with a photoresist 190B. Then, ion implantation is performed on the first semiconductor well region 102.
  • This ion implantation step includes a first step of forming the charge retention portion lower P layer 106 by ion implantation, a second step of forming the charge retention portion N region 107 by ion implantation after the first step, And a third step of forming the charge holding portion surface P layer 108 by ion implantation after the second step.
  • the first step, the second step, and the third step include This is performed using the same photomask.
  • the gate electrode 112 portion of the reset transistor 135 is covered with a photoresist 190C, and the gate electrode 112 of the reset transistor 135 is formed. Ion implantation is performed outside the region. As a result, the under-gate surface P ⁇ layer 103 is formed.
  • the under-gate surface P ⁇ layer 103 is configured as the transfer gate portion 103A, the read selection transistor 103B, and the charge discharging portion 180 described above.
  • a gate electrode 111, a gate electrode 109, a gate electrode 110, and a gate electrode 112 are formed by gate oxidation, polysilicon deposition, gate electrode photolithography, and dry etching processes (not shown).
  • the photoresist 190E, the gate electrode 111, the gate electrode 109, the gate electrode 110, and the gate electrode 112 are used as photomasks to form ions.
  • Implantation is performed to form the photodiode surface P + layer 113 of the photodiode portion 130.
  • the photoresist 190F, the gate electrode 111, the gate electrode 109, and the gate electrode 110 are used as a photomask. Then, ion implantation is performed to form a floating diffusion N + region 114 and an element isolation region (rain portion N + region) 120.
  • the charge holding portion lower P layer 106, the charge holding portion N region 107, and the charge holding portion surface P layer 108 are formed by ion implantation using the same photoresist as a photomask.
  • the formation regions of the charge holding portion lower P layer 106, the charge holding portion N region 107, and the charge holding portion surface P layer 108 are not shifted from each other, and deterioration of transfer characteristics due to manufacturing variations can be avoided. .
  • a solid-state imaging device 1 is a solid-state imaging device 1 including a plurality of unit pixels 10 provided on a semiconductor substrate 100, and each of the unit pixels 10 photoelectrically converts light into signal charges.
  • a photodiode portion 130 that generates charges by conversion, a transfer gate portion (first charge transfer portion) 103A adjacent to the photodiode portion and covered with a first gate electrode 109, and the first gate Charge that includes a charge holding portion N region (first conductivity type semiconductor region) 107 that is covered with the electrode 109 and holds charges transferred from the photodiode portion 130 by the transfer gate portion (first charge transfer portion) 103A.
  • the semiconductor surface of the charge discharging unit 180 are all covered with the second conductive semiconductor regions 103, 105, 113, and 108.
  • the signal charges accumulated in the photodiode unit 130 for a certain period of time are discharged to the first gate after all the charges of the photodiode units 130 of all the pixels are simultaneously discharged through the charge discharging unit 180 (global reset operation).
  • the charge discharging unit 180 global reset operation
  • noise electrons generated inside the unit pixel 10 are trapped by holes present in the second conductivity type (p-type) semiconductor regions 103, 105, 113, and 108. Therefore, it is possible to prevent noise electrons generated inside the unit pixel 10 from being mixed into the pixel output.
  • the charge holding portion N region (first conductivity type semiconductor region) 107 includes second conductivity type semiconductor regions (charge holding portion surface P layer, charge holding portion lower P layer) 108 and 106 from the substrate surface side and substrate back side. It may be sandwiched between.
  • the charge holding unit 131 since the N layer holding the charge is sandwiched between the P layers, the extension of the depletion layer that is a neutral region of the P layer and the N layer is suppressed. Thereby, the junction capacitance between the P layer and the N layer is increased, and the amount of charge that can be held by the charge holding unit 131 can be increased efficiently.
  • the solid-state imaging device 1 according to aspect 2 of the present invention is the above-described aspect 1, wherein the concentration C1 of the photodiode surface P + layer 113 of the photodiode unit 130 and the charge holding unit surface P layer 108 of the charge holding unit 131 are the same.
  • the relationship between the concentration C2 of the P layer 106 under the charge holding portion and the concentration C3 of the P layer on the other semiconductor surface may be C1>C2> C3.
  • each part depending on the difference in the structure of each part, such as the presence / absence of the gate electrode and whether there is an N-type semiconductor region immediately below the second conductivity type (p-type) semiconductor regions 103, 105, 113, 108.
  • a necessary hole concentration distribution is formed in each portion.

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Abstract

ノイズ電荷を抑制することができる技術を提供する。単位画素（１０）の各々が、フォトダイオード部（１３０）と、第１の電荷転送部（１０３Ａ）と、電荷保持部（１３１）と、第２の電荷転送部（１０３Ｂ）と、電荷排出部（１８０）を備え、フォトダイオード部（１３０）、第１の電荷転送部（１０３Ａ）、電荷保持部（１３１）、第２の電荷転送部（１０３Ｂ）、および、電荷排出部（１８０）の半導体基板表面が全て第２導電型半導体領域で覆われている。

Description

固体撮像装置、および、固体撮像装置の製造方法
　本発明は、固体撮像装置、および、固体撮像装置の製造方法に関する。
　従来、フォトダイオード部からの信号電荷を、電荷保持部へ完全に電荷転送したのち、行ごとに順次電荷検出部へ完全に電荷転送して、グローバルシャッタ動作を実現し、ノイズや残像をより抑制した画像を得ることができる固体撮像装置が知られている（例えば、特許文献１参照）。
日本国特許公開公報「特開２００４－１１１５９０号公報（２００４年０４月０８日公開）」
　しかしながら、上述のような従来技術は、シリコン／シリコン酸化膜界面準位で発生するノイズ電荷が、電荷保持期間中に前記電荷保持部に蓄積され、行ごとの読み出しタイミングの違いによる画像ノイズ差の原因となるという問題がある。
　本発明は、上述した事情に鑑みてなされたものであり、ノイズ電荷を抑制することができる技術を提供することを目的とする。
　上記の課題を解決するために、本発明に係る固体撮像装置は、半導体基板に設けられた複数の単位画素を備えた固体撮像装置であって、上記単位画素の各々が、光を信号電荷に光電変換することによって電荷を生成するフォトダイオード部と、上記フォトダイオード部に隣接し第１のゲート電極で覆われた第１の電荷転送部と、上記第１のゲート電極で覆われ、上記第１の電荷転送部により上記フォトダイオード部から転送された電荷を保持する第１導電型半導体領域を含む電荷保持部と、上記電荷保持部に隣接し第２のゲート電極部で覆われた第２の電荷転送部と、上記フォトダイオード部に第１のゲート電極と異なる部分で隣接し第３のゲート電極で覆われた電荷排出部と、を備え、上記フォトダイオード部、第１の電荷転送部、電荷保持部、第２の電荷転送部、および電荷排出部の半導体表面が全て第２導電型半導体領域で覆われている構成である。
　本発明の一態様によれば、ノイズ電荷が抑制される。
本発明の実施形態に係る固体撮像装置の概略構成を示す図である。 固体撮像装置の撮像部における単位画素の構成を示す等価回路図である。 単位画素の断面図である。 単位画素の製造工程の第１ステップを示す図である。 単位画素の製造工程の第２ステップを示す図である。 単位画素の製造工程の第３ステップを示す図である。 単位画素の製造工程の第４ステップを示す図である。 単位画素の製造工程の第５ステップを示す図である。 単位画素の製造工程の第６ステップを示す図である。
　〔固体撮像装置１の構造〕
　以下、本発明の実施の形態について、詳細に説明する。本実施形態では、Ｐ型層のＭＯＳと、Ｎ型層のＭＯＳと、の異なる二つの電界効果トランジスタを、相互に特性を補うように接続した固体撮像装置の一例であるＣＭＯＳ撮像装置を用いて説明する。
　図１は、本発明の実施形態に係る固体撮像装置１の概略構成を示す図である。固体撮像装置１は、複数行および複数列に配列された複数の単位画素１０を備えている。
　また、固体撮像装置１は、各単位画素１０からの信号電荷を垂直方向に転送する垂直走査回路３と、各単位画素からの信号電荷を水平方向に転送する水平走査回路４と、を備えている。
　なお、図１では固体撮像装置１の行および列の一部のみを示しているが、固体撮像装置１の各行および各例には数十から数千の単位画素１０が配列されている。
　垂直走査回路３および水平走査回路４は、例えばシフトレジスタによって構成され、不図示の制御回路が発するパルス信号に応じて、走査を行う。垂直制御線５を介して各単位画素１０には、各単位画素を駆動するためのパルス信号が送られる。なお、各単位画素１０において、パルス信号が流れる配線は、行方向および列方向のいずれに配されていてもよい。
　各単位画素１０からの出力信号は、垂直信号線６から水平信号線７へと伝達された後、水平走査回路４からの水平選択信号により駆動されて、出力バッファ８へ供給される。なお、垂直信号線６と水平信号線７との間に、各単位画素１０からの出力信号に対して、ノイズを取り除く回路や、増幅回路、アナログデジタル変換回路などが適宜に配設されていてもよい。
　図２は、固体撮像装置１の撮像部２における単位画素１０の構成を示す等価回路図である。単位画素１０は、図２に示すように、光を信号電荷に光電変換し、光電変換により発生させた電荷を第１導電型（ｎ型）半導体領域に蓄積するフォトダイオード部１３０を備えている。
　フォトダイオード部１３０は、第１導電型（ｎ型）半導体領域と、第２導電型（ｐ型）半導体領域と、を備えている。フォトダイオード部１３０は、入射した光を第１導電型半導体領域と、第２導電型半導体領域と、の空乏層で電子と正孔とに変換する。フォトダイオード部１３０では、発生した電子と正孔とがそれぞれ、電子は第１導電型半導体領域へ、正孔は第２導電型半導体領域へと流れ蓄積される。
　なお、以下の記載において、ｎ型及びＮは、第１導電型を表しており、ｐ型及びＰは、第２導電型を表している。
　また、単位画素１０は、フォトダイオード部１３０に隣接する転送ゲート部（第１の電荷転送部）１０３Ａと、転送ゲート部１０３Ａによってフォトダイオード部１３０から転送される信号電荷を保持する電荷保持部１３１と、を備えている。また、単位画素１０は、電荷保持部１３１に隣接する読出選択用トランジスタ（第２の電荷転送部）１０３Ｂと、リセットトランジスタ１３５とを備えている。
　また、単位画素１０は、垂直選択線１４２に接続されたゲートを有する垂直選択用トランジスタ１４０と、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン１５０と、フローティングディフュージョン１５０の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ１６０と、を備えている。
　また、単位画素１０は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン１５０を備えたＦＤＡ（Ｆｌｏａｔｉｎｇ　Ｄｉｆｆｕｓｉｏｎ　Ａｍｐｌｉｆｉｅｒ）構成の画素信号生成部１７０と、電荷排出部１８０と、を備えている。
　また、図２に示すように、固体撮像装置１の単位画素１０は、出力信号線２００が接続される信号処理回路２０１を列ごとにそなえている。
　フォトダイオード部１３０のカソードには転送ゲート部１０３Ａのソースが接続されている。読出選択用トランジスタ１０３Ｂは、ドレインが蓄積部であるフローティングディフュージョン１５０に接続されている。
　電荷排出部１８０は、ソース部がフォトダイオード部１３０に接続されており、トランジスタＯＮ状態ではフォトダイオード部１３０に蓄積された全電荷がドレイン部に排出される。また、電荷排出部１８０はトランジスタＯＦＦ状態ではフォトダイオード部１３０で生成された信号電荷のうち、画像形成に寄与しない過剰電荷を排出するようにチャネル部のポテンシャルが設定されている。
　リセットトランジスタ１３５は、ソースがフローティングディフュージョン１５０に接続され、ドレインが電源ＶＤＤに接続され、ゲートにはリセットパルスが入力される。リセットトランジスタ１３５は、電気的に導通すると、フローティングディフュージョン１５０に保持されていた電荷がリセットトランジスタ１３５を介して電源ＶＤＤに流出し、フローティングディフュージョン１５０の電位状態を初期のレベルに復帰させるように構成されている。
　増幅用トランジスタ１６０は、ゲートがフローティングディフュージョン１５０に接続され、ドレインが電源ＶＤＤに、ソースが垂直選択用トランジスタ１４０のドレインに接続されている。
　垂直選択用トランジスタ１４０は、ドレインが増幅用トランジスタ１６０に接続され、ソースが出力信号線２００に、ゲートが、垂直選択信号が入力される垂直選択線１４２に接続されている。
　単位画素１０の垂直選択用トランジスタ１４０がＯＮになると、フローティングディフュージョン１５０に読み出された信号電荷が、増幅用トランジスタ１６０で増幅され、出力信号線２００に出力される。
　続いて、図３を参照して、単位画素１０の断面構造について説明する。図３は、単位画素１０の断面図である。図３に示すように、単位画素１０には、シリコンからなる半導体基板１００（ｎ－型のＳｉ基板）の内に基板側ポテンシャルバリアを形成するｐ型層であるｐ型ウェル（埋め込み半導体層）１０１が形成されている。
　ｐ型ウェル１０１の上には、ｎ型層であるｎ－型ウェル１３２と、ｎ－型ウェル１３２に隣接する第１の半導体ウェル領域１０２（ｐ型層）と、が形成されている。
　一方で、図３に示すように、単位画素１０の基板表面は、全てゲート酸化膜１１９で覆われている。また、ゲート酸化膜１１９の上には、電荷排出部１８０のゲート電極（第３のゲート電極）１１１、転送ゲート部１０３Ａと電荷保持部１３１とに共通のゲート電極（第１のゲート電極）１０９、読出選択用トランジスタ１０３Ｂのゲート電極（第２のゲート電極）１１０、および、リセットトランジスタ１３５のゲート電極１１２が形成されている。
　電荷排出部１８０のゲート電極（第３のゲート電極）１１１、転送ゲート部１０３Ａと電荷保持部１３１とに共通のゲート電極（第１のゲート電極）１０９、読出選択用トランジスタ１０３Ｂのゲート電極（第２のゲート電極）１１０、および、リセットトランジスタ１３５のゲート電極１１２は、例えばポリシリコンによって単層もしくは２層構造に形成されている。読出選択用トランジスタ１０３Ｂのゲート電極（第２のゲート電極）１１０には、読出パルスが入力される。リセットトランジスタ１３５のゲート電極１１２には、リセットパルスが入力される。
　また、転送ゲート部１０３Ａと電荷保持部１３１とに共通のゲート電極（第１のゲート電極）１０９には、ストレージパルスが入力される。
　また、電荷排出部１８０のゲート電極（第３のゲート電極）１１１には、グローバルリセットパルスが入力される。
　また、ゲート電極１１１、ゲート電極１０９、ゲート電極１１０、及びゲート電極１１２には、それぞれ、信号線ＯＦＧ，ＴＲＸ、ＴＲＧ，及び、ＲＳＴが接続されている。
　図３の断面図にも示すように、単位画素１０は、フォトダイオード部１３０と、転送ゲート部（第１の電荷転送部）１０３Ａと、電荷保持部１３１と、読出選択用トランジスタ（第２の電荷転送部）１０３Ｂと、増幅用トランジスタ（図示せず）と、フローティングディフュージョンＮ＋領域１１４と、電荷排出部１８０とを備えて形成されている。
　フォトダイオード部１３０は、フォトダイオード表面Ｐ＋層１１３と、フォトダイオードＮ領域１０４と、を備えて形成されている。また、フォトダイオード表面Ｐ＋層１１３に隣接する領域であって、フォトダイオードＮ領域１０４の表面側には、ゲートオーバーラップ部表面Ｐ－層１０５が形成されている。フォトダイオード部１３０は、入射した光を空乏層で電子と正孔とに変換する。フォトダイオード部１３０では、空乏層で発生した電子と正孔とが、電子はフォトダイオードＮ領域１０４へ、正孔はフォトダイオード表面Ｐ＋層１１３へと流れ蓄積される。
　フォトダイオード部１３０と、読出選択用トランジスタ１０３Ｂとの間には、転送ゲート部（第１の電荷転送部）１０３Ａと、電荷保持部１３１とが水平方向に並べて形成されている。
　転送ゲート部（第１の電荷転送部）１０３Ａは、フォトダイオード部１３０に隣接し、基板表面には例えばポリシリコンによって、上述したゲート電極１０９が配設されている。
　また、図３に示すように、電荷保持部１３１に隣接する領域には、ゲート下表面Ｐ－層１０３が形成されている。
　また、図３に示すように、ゲート下表面Ｐ－層１０３に隣接して表面側にフローティングディフュージョンＮ＋領域１１４が形成されている。また、図３に示すように、リセットトランジスタ１３５のｎ領域に隣接した位置にもドレイン部Ｎ＋領域１１５が形成されている。
　フローティングディフュージョン１５０は、図３に示すように、フローティングディフュージョンＮ＋領域１１４を備えて形成されている。
　また、図３に示すように、単位画素１０は、素子分離領域１２０によって他の画素単位と区切られている。
　電荷保持部１３１は、フォトダイオード部１３０から、転送ゲート部（第１の電荷転送部）１０３Ａを介して転送された電荷を第１導電型半導体領域に保持する機能を有している。電荷保持部１３１の基板表面には例えばポリシリコンによって、上述したゲート電極１０９が配設されている。
　電荷保持部１３１は、基板表面側から、第２導電型半導体領域である電荷保持部表面Ｐ層１０８と、第１導電型半導体領域である電荷保持部Ｎ領域１０７と、第２導電型半導体領域である電荷保持部下Ｐ層１０６との三層構造を有している。換言すれば、電荷保持部１３１は、基板表面側（ゲート酸化膜１１９側）から電荷保持部表面Ｐ層１０８によって、基板裏面側（換言すれば半導体基板１００側）から電荷保持部下Ｐ層１０６によって挟まれた電荷保持部Ｎ領域１０７を備えて形成されている。
　このように、電荷を保持する電荷保持部Ｎ領域１０７の上下を電荷保持部表面Ｐ層１０８と、電荷保持部下Ｐ層１０６とで囲むことで、Ｐ層とＮ層の中性領域である空乏層の伸びが抑制される。これにより、Ｐ層とＮ層との接合容量が増加し、電荷保持部１３１で保持することが可能な電荷量を効率的に増やすことができる。
　また、単位画素１０は、電荷排出部１８０のゲート電極１１１にグローバルリセットパルスを入力し全画素のフォトダイオード部１３０の電荷を全て同時に排出（グローバルリセット動作）した後、一定期間フォトダイオード部１３０を露光した後に、フォトダイオード部１３０で蓄積された信号電荷をゲート電極（第１のゲート電極、第１の転送ゲート電極）１０９にストレージパルスを入力して電荷保持部１３１に全画素同時に転送させることにより、蓄積時間差を生じることのない電子シャッタ機能であるグローバルシャッタ機能を実現させることができる。
　上述したように、単位画素１０の基板表面は、ドレイン部Ｎ＋領域１１５フローティングディフュージョンＮ＋領域１１４を除き第２導電型（ｐ型）半導体領域１０３、１０５、１１３、１０８で覆われている。このように、単位画素１０には、ゲート電極（第３のゲート電極）１１１、フォトダイオード部１３０、ゲート電極（第１のゲート電極、第１の転送ゲート電極）１０９、電荷保持部１３１、および、ゲート電極（第２のゲート電極）１１０に繋がるゲート酸化膜１１９が形成されている。
　これらの構成によれば、単位画素１０の内部で発生するノイズ電子が第２導電型（ｐ型）半導体領域１０３、１０５、１１３、１０８に存在するホールでトラップされる。よって、単位画素１０の内部で発生したノイズ電子が画素出力に混ざるのを防ぐことができる。
　また、フォトダイオード部１３０の第２導電型半導体表面領域であるフォトダイオード表面Ｐ＋層１１３の不純物濃度を濃度Ｃ１、電荷保持部１３１の第２導電型半導体表面領域である電荷保持部表面Ｐ層１０８の不純物濃度を濃度Ｃ２、ゲート電極（第２のゲート電極）１１０の直下の読出選択用トランジスタ１０３Ｂの不純物濃度を濃度Ｃ３（より一般には、フォトダイオード部１３０及び電荷保持部１３１以外の半導体表面の第２導電型半導体表面領域の濃度Ｃ３）とした場合の、各濃度Ｃ１，Ｃ２，Ｃ３の関係は、Ｃ１　＞　Ｃ２　＞　Ｃ３となるように構成されている。この構成によれば、ゲート電極の有無や、半導体表面のゲート酸化膜１１９の直下にＮ型半導体領域が有るか否かなど各部分の構造の違い応じて、各部分に必要なホール濃度分布が形成される。以上の作用により、電荷保持部から読み出しタイミングのずれによる行ごとのノイズ変化を抑制することができる。
　〔単位画素１０の製造方法について〕
　次に、図４～図９を用いて単位画素１０の製造方法について説明する。以下に説明する単位画素１０の製造方法は、例えば、イオン注入を行うイオン注入部と、フォトマスクを設定するフォトマスク設定部とを備えた本実施形態に係る半導体製造装置によって実行される。
　単位画素１０は、半導体基板１００の上に、ｐ型ウェル１０１が形成され、ｐ型ウェル１０１の上にｎ－型ウェル１３２と、ｎ－型ウェル１３２に隣接する第１の半導体ウェル領域１０２と、が形成され、ゲート酸化膜１１９で全面が覆われた半導体の表面に、フォトレジスト１９０をフォトマスクとして配置して、ｎ－型ウェル１３２、および、第１の半導体ウェル領域１０２内にイオン注入することにより形成される。
　（第１ステップ）
　図４は、単位画素１０の製造工程の第１ステップを示す図である。この第１ステップでは、まず、フォトダイオード部１３０を形成する領域外の半導体表面をフォトレジスト１９０Ａで覆う。そして、ｎ－型ウェル１３２にイオン注入を行い、フォトダイオードＮ領域１０４、および、ゲートオーバーラップ部表面Ｐ－層１０５を同一のフォトマスクによって形成する。
　（第２ステップ）
　次に、図５に示す単位画素１０の製造工程の第２ステップにおいて、電荷保持部１３１を形成するイオン注入工程を行う。まず、電荷保持部１３１を形成する領域外の半導体表面をフォトレジスト１９０Ｂで覆う。そして、第１の半導体ウェル領域１０２にイオン注入を行う。
　このイオン注入工程は、イオン注入により電荷保持部下Ｐ層１０６を形成する第１の工程と、当該第１の工程の後に、イオン注入により電荷保持部Ｎ領域１０７を形成する第２の工程と、当該第２の工程の後に、イオン注入により電荷保持部表面Ｐ層１０８を形成する第３の工程とを含んでおり、上記第１の工程、上記第２の工程、及び上記第３の工程は同一のフォトマスクを用いて実行される。
　（第３ステップ）
　電荷保持部１３１を形成した後、図６に示す単位画素１０の製造工程の第３ステップにおいて、リセットトランジスタ１３５のゲート電極１１２部分をフォトレジスト１９０Ｃで覆い、リセットトランジスタ１３５のゲート電極１１２が形成される領域外にイオン注入を行う。これにより、ゲート下表面Ｐ－層１０３が形成される。ゲート下表面Ｐ－層１０３は、上述した転送ゲート部１０３Ａ、読出選択用トランジスタ１０３Ｂ、電荷排出部１８０として構成されている。
　（第４ステップ）
　ゲート下表面Ｐ－層１０３を形成した後、図７に示す単位画素１０の製造工程の第４ステップにおいて、リセットトランジスタ１３５が形成される領域外をフォトレジスト１９０Ｄで覆ってイオン注入を行い、リセットトランジスタＮ領域１１６を形成する。
　また、単位画素１０には、ゲート酸化、ポリシリコンデポ、ゲート電極フォトリソグラフィ、ドライエッチング工程によりゲート電極１１１、ゲート電極１０９、ゲート電極１１０、及びゲート電極１１２が形成される(図示せず)。
　（第５ステップ）
　続いて、図８に示す単位画素１０の製造工程の第５ステップにおいて、フォトレジスト１９０Ｅと、ゲート電極１１１、ゲート電極１０９、ゲート電極１１０、および、ゲート電極１１２とをフォトマスクとして用いて、イオン注入を行い、フォトダイオード部１３０のフォトダイオード表面Ｐ＋層１１３を形成する。
　（第６ステップ）
　こうして、フォトダイオード部１３０が形成された後、図９に示す単位画素１０の製造工程の第６ステップにおいて、フォトレジスト１９０Ｆと、ゲート電極１１１、ゲート電極１０９、および、ゲート電極１１０とをフォトマスクとして用いて、イオン注入を行い、フローティングディフュージョンＮ＋領域１１４、および、素子分離領域（レイン部Ｎ＋領域）１２０を形成する。
　〔付記事項〕
　ところで、電荷保持部Ｎ領域１０７と、電荷保持部下Ｐ層１０６、および、電荷保持部表面Ｐ層１０８との位置関係がずれると、読出選択用トランジスタ（第２の電荷転送部）１０３Ｂへの転送特性が急激に悪化する。上述した製造方法によれば、電荷保持部下Ｐ層１０６、電荷保持部Ｎ領域１０７、および、電荷保持部表面Ｐ層１０８は、同一のフォトレジストをフォトマスクとして用いたイオン注入により形成される。これによって、電荷保持部下Ｐ層１０６、電荷保持部Ｎ領域１０７、および、電荷保持部表面Ｐ層１０８の互いの形成領域がずれることが無く、製造バラツキによる転送特性の悪化を回避することができる。
　〔まとめ〕
　本発明の態様１に係る固体撮像装置１は、半導体基板１００に設けられた複数の単位画素１０を備えた固体撮像装置１であって、上記単位画素１０の各々が、光を信号電荷に光電変換することによって電荷を生成するフォトダイオード部１３０と、上記フォトダイオード部に隣接し第１のゲート電極１０９で覆われた転送ゲート部（第１の電荷転送部）１０３Ａと、上記第１のゲート電極１０９で覆われ、上記転送ゲート部（第１の電荷転送部）１０３Ａにより上記フォトダイオード部１３０から転送された電荷を保持する電荷保持部Ｎ領域（第１導電型半導体領域）１０７を含む電荷保持部１３１と、上記電荷保持部１３１に隣接し第２のゲート電極１１０で覆われた読出選択用トランジスタ１０３Ｂと、上記フォトダイオード部１３０に第１のゲート電極と異なる部分で隣接し第３のゲート電極１１１で覆われた電荷排出部１８０と、を備え、上記フォトダイオード部１３０、転送ゲート部１０３Ａ、電荷保持部１３１、読出選択用トランジスタ１０３Ｂ、および電荷排出部１８０の半導体表面が全て第２導電型半導体領域１０３、１０５、１１３、１０８で覆われている。
　上記の構成によれば、電荷排出部１８０を通じて全画素のフォトダイオード部１３０の電荷を全て同時に排出（グローバルリセット動作）した後、一定期間フォトダイオード部１３０で蓄積された信号電荷を第１のゲート電極１０９により電荷保持部１３１に全画素同時に転送させることにより、蓄積時間差を生じることのない電子シャッタ機能であるグローバルシャッタ機能を実現させることができる。
　また、この構成によれば、単位画素１０の内部で発生するノイズ電子が第２導電型（ｐ型）半導体領域１０３、１０５、１１３、１０８に存在するホールでトラップされる。よって、単位画素１０の内部で発生したノイズ電子が画素出力に混ざるのを防ぐことができる。
　また、上記電荷保持部Ｎ領域（第１導電型半導体領域）１０７は、基板表面側及び基板裏面側から第２導電型半導体領域（電荷保持部表面Ｐ層，電荷保持部下Ｐ層）１０８，１０６によって挟まれていてもよい。この構成によれば、電荷保持部１３１は、電荷を保持するＮ層がＰ層で挟まれているため、Ｐ層とＮ層の中性領域である空乏層の伸びが抑制される。これにより、Ｐ層とＮ層との接合容量が増加し、電荷保持部１３１で保持することが可能な電荷量を効率的に増やすことができる。
　本発明の態様２に係る固体撮像装置１は、上記の態様１において、上記フォトダイオード部１３０のフォトダイオード表面Ｐ＋層１１３の濃度Ｃ１と、上記電荷保持部１３１の電荷保持部表面Ｐ層１０８、および、電荷保持部下Ｐ層１０６の濃度Ｃ２と、それ以外の半導体表面のＰ層の濃度Ｃ３との濃度の関係がＣ１＞Ｃ２＞Ｃ３である構成としてもよい。
　上記の構成によれば、ゲート電極の有無や、第２導電型（ｐ型）半導体領域１０３、１０５、１１３、１０８の直下にＮ型半導体領域が有るか否かなど各部分の構造の違い応じて、各部分に必要なホール濃度分布が形成される。これにより、電荷保持部１３１から読み出しタイミングのずれによる行ごとのノイズ変化を抑制することができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１　固体撮像装置
２　撮像部
３　垂直走査回路
４　水平走査回路
５　垂直制御線
６　垂直信号線
７　水平信号線
８　出力バッファ
１０　単位画素
１３５　リセットトランジスタ
１４０　垂直選択用トランジスタ
１００　半導体基板
１０１　ｐ型ウェル
１０２　第１の半導体ウェル領域
１０３　ゲート下表面Ｐ－層
１０３Ａ　転送ゲート部（第１の電荷転送部）
１０３Ｂ　読出選択用トランジスタ（第２の電荷転送部）
１０４　フォトダイオードＮ領域
１０５　ゲートオーバーラップ部表面Ｐ－層
１０６　電荷保持部下Ｐ層
１０７　電荷保持部Ｎ領域
１０８　電荷保持部表面Ｐ層
１０９　ゲート電極（第１のゲート電極）
１１０　ゲート電極（第２のゲート電極）
１１１　ゲート電極（第３のゲート電極）
１１２　ゲート電極
１１３　フォトダイオード表面Ｐ＋層
１１４　フローティングディフュージョンＮ＋領域
１１５　ドレイン部Ｎ＋領域
１１６　リセットトランジスタＮ領域
１１９　ゲート酸化膜
１２０　素子分離領域
１３０　フォトダイオード部
１３１　電荷保持部
１３２　ｎ－型ウェル
１３５　リセットトランジスタ
１４０　垂直選択用トランジスタ
１４２　垂直選択線
１５０　フローティングディフュージョン
１６０　増幅用トランジスタ
１７０　画素信号生成部
１８０　電荷排出部
１９０、１９０Ａ、１９０Ｂ、１９０Ｃ、１９０Ｄ、１９０Ｅ、１９０Ｆ　フォトレジスト
２００　出力信号線
２０１　信号処理回路
Ｖｄｄ　電源

Claims (3)

  1. 　半導体基板に設けられた複数の単位画素を備えた固体撮像装置であって、
    　上記単位画素の各々が、
    　　光を信号電荷に光電変換することによって電荷を生成するフォトダイオード部と、
    　　上記フォトダイオード部に隣接し第１のゲート電極で覆われた第１の電荷転送部と、
    　　上記第１のゲート電極で覆われ、上記第１の電荷転送部により上記フォトダイオード部から転送された電荷を保持する第１導電型半導体領域を含む電荷保持部と、
    　　上記電荷保持部に隣接し第２のゲート電極で覆われた第２の電荷転送部と、
    　　上記フォトダイオード部に第１のゲート電極と異なる部分で隣接し第３のゲート電極で覆われた電荷排出部と、
    を備え、
    　上記フォトダイオード部、上記第１の電荷転送部、上記電荷保持部、上記第２の電荷転送部、および上記電荷排出部の半導体表面が全て第２導電型半導体領域で覆われている
    　ことを特徴とする固体撮像装置。
  2. 　上記フォトダイオード部の第２導電型半導体表面領域の濃度Ｃ１と、上記電荷保持部の第２導電型半導体表面領域の濃度Ｃ２と、それ以外の半導体表面の第２導電型半導体表面領域の濃度Ｃ３との濃度の関係がＣ１＞Ｃ２＞Ｃ３であることを特徴とする請求項１に記載の固体撮像装置。
  3. 　半導体基板に設けられた複数の単位画素を備え、
    　上記単位画素の各々が、
    　　光を信号電荷に光電変換することによって電荷を生成するフォトダイオード部と、
    　　上記フォトダイオード部に隣接し第１のゲート電極で覆われた第１の電荷転送部と、
    　　上記第１のゲート電極で覆われ、上記第１の電荷転送部により上記フォトダイオード部から転送された電荷を第１導電型半導体領域に保持する電荷保持部と、を備えた固体撮像装置の製造方法であって、
    　前記電荷保持部を形成するイオン注入工程において、
    　　イオン注入により第２導電型半導体領域を形成する第１の工程と、
    　　イオン注入により第１導電型半導体領域を形成する第２の工程と、
    　　イオン注入により第２導電型半導体領域を形成する第３の工程とを含んでおり、
    　上記第１の工程、上記第２の工程、及び上記第３の工程は同一のフォトマスクを用いて実行される
    　ことを特徴とする請求項１記載の固体撮像装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2004111590A (ja) * 2002-09-18 2004-04-08 Sony Corp 固体撮像装置およびその駆動制御方法
JP2015188049A (ja) * 2014-03-14 2015-10-29 キヤノン株式会社 固体撮像装置及び撮像システム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111590A (ja) * 2002-09-18 2004-04-08 Sony Corp 固体撮像装置およびその駆動制御方法
JP2015188049A (ja) * 2014-03-14 2015-10-29 キヤノン株式会社 固体撮像装置及び撮像システム

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