WO2018116799A1 - 電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュール - Google Patents
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- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
Definitions
- the present invention relates to a method for manufacturing an electronic component built-in substrate, an electronic component built-in substrate, an electronic component device, and a communication module.
- the electronic component device having such a configuration can reduce the area as compared with an electronic component device in which wirings are arranged in a plane.
- the present invention has been made in order to solve the above-described problems, and includes an electronic component built-in substrate, an electronic component device, a communication module, and an electronic component built-in substrate that simplify the wiring manufacturing process and are difficult to peel off the wiring.
- An object is to provide a manufacturing method.
- a method of manufacturing an electronic component built-in substrate is a method of manufacturing an electronic component built-in substrate in which an electronic component is embedded, and includes a power feeding layer that forms a power feeding layer on a base A layer forming step, an electrode forming step of forming an electrode having a predetermined pattern connected to the power feeding layer on the power feeding layer by an electroplating method, and an upper surface of the power feeding layer on which the electrode is formed.
- the power feeding metal layer and the first wiring are separately provided, it is necessary to form a new first wiring after forming and removing the power feeding layer. Since the layer is patterned (redistributed) as the first wiring, the manufacturing process of the wiring of the electronic component built-in substrate can be simplified. Further, since the electrode is formed by the electroplating method using the power feeding layer, the power feeding layer and the electrode can be joined with high strength and low resistance. Therefore, the first wiring formed by patterning the power feeding layer and the electrode are difficult to peel off, and good high-frequency transmission characteristics can be obtained. As a result, it is possible to provide an electronic component built-in substrate in which wiring is difficult to peel off.
- the first wiring may be patterned by wet etching.
- the first wiring has a so-called forward tapered shape in which the line width on the surface on the side where the second wiring is arranged is larger than the line width on the surface opposite to the side on which the second wiring is arranged. It is formed.
- the second wiring formed on the first wiring is formed so that the bend is obtuse along the forward tapered shape of the first wiring. Therefore, since the thermal stress is dispersed in the second wiring, the disconnection of the second wiring can be suppressed. As a result, it is possible to provide an electronic component built-in substrate in which wiring is difficult to peel off.
- an electronic component device includes an electronic component and a resin structure containing the electronic component in a state where one main surface of the electronic component is exposed.
- a through electrode penetrating both surfaces of the resin structure, a first wiring formed on the surface of the resin structure and connected to the through electrode, and a position covering a part of the first wiring
- the second wiring formed above the first wiring and the insulating layer so as to intersect at least a part of the first wiring.
- the surface on the insulating layer side is roughened.
- the first wiring has good adhesion to the insulating layer, the first wiring and the insulating layer can be prevented from peeling off. Therefore, it is possible to provide an electronic component built-in substrate in which wiring is difficult to peel off.
- the second wiring may have higher ductility than the first wiring.
- the second wiring is formed of a ductile material, it is difficult to break even when thermal stress is repeatedly applied. Therefore, due to the difference in thermal expansion coefficient between the second wiring, the resin structure, and the interlayer insulating layer, The second wiring can be prevented from peeling from the resin structure or the interlayer insulating layer. Thereby, it is possible to provide a high electronic component built-in substrate in which the wiring is difficult to peel off.
- the angle of the side surface of the first wiring with respect to the surface of the resin structure in contact with the first wiring is such that the line width of the surface of the first wiring on the resin structure side is the first width.
- the angle may be larger than the line width on the surface of the wiring on the insulating layer side.
- the first wiring has a large area in close contact with the insulating layer and has good adhesion, it is possible to suppress separation of the first wiring and the insulating layer. As a result, it is possible to provide an electronic component built-in substrate in which wiring is difficult to peel off.
- the cross-sectional shape in the line width direction of the first wiring and the second wiring is the thickness of the first wiring at at least one position where the first wiring and the second wiring intersect.
- the ratio of the difference between the line width on the surface on the resin structure side of the first wiring and the line width on the surface on the insulating layer side of the first wiring is the thickness of the second wiring with respect to the thickness of the second wiring.
- the shape may be larger than the ratio of the difference between the line width on the surface on the resin structure side and the line width on the surface on the insulating layer side.
- the surface on the insulating layer side may be rougher than the surface on the resin structure side.
- an electronic component device includes a mounting board, an electronic component built-in board having the above-described characteristics mounted on the mounting board, and the electronic component built-in board. And a mounting component mounted thereon.
- a plurality of the electronic component built-in substrates may be provided, and a plurality of the electronic component built-in substrates may be laminated between the mounting substrate and the mounted component.
- a communication module includes an electronic component device having the above-described characteristics as a high-frequency element.
- the present invention it is possible to provide a method for manufacturing an electronic component built-in substrate, an electronic component device, a communication module, and an electronic component built-in substrate in which the wiring manufacturing process is simplified and the wiring is difficult to peel off.
- FIG. 1 is a cross-sectional view illustrating an example of an electronic component device according to the first embodiment.
- 2A is a plan view showing the configuration of the electronic component built-in substrate according to Embodiment 1.
- FIG. 2B is a cross-sectional view taken along the line IIB-IIB of the electronic component built-in substrate shown in FIG. 2A.
- 3A is a schematic cross-sectional view showing a cross-sectional shape in the width direction of the first wiring of the electronic component built-in substrate according to Embodiment 1.
- FIG. 3B is a schematic cross-sectional view showing a cross-sectional shape in the width direction of the second wiring of the electronic component built-in substrate according to Embodiment 1.
- FIG. 4A is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4B is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4C is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4D is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4E is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4F is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4A is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4B is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4C is a cross-sectional view showing the
- FIG. 4G is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- 4H is a cross-sectional view showing the manufacturing process of the electronic component device according to Embodiment 1.
- FIG. 4I is a cross-sectional view illustrating the manufacturing process of the electronic component device according to the first embodiment.
- FIG. 4J is a cross-sectional view showing a manufacturing step of the electronic component device according to Embodiment 1.
- FIG. 4K is a cross-sectional view illustrating the manufacturing process of the electronic component device according to the first embodiment.
- FIG. 4L is a cross-sectional view illustrating the manufacturing process of the electronic component device according to the first embodiment.
- FIG. 4M is a cross-sectional view showing a manufacturing step of the electronic component device according to Embodiment 1.
- FIG. 4N is a cross-sectional view showing a manufacturing step of the electronic component device according to Embodiment 1.
- FIG. 5 is a cross-sectional view illustrating another example of the electronic component device according to the first embodiment.
- FIG. 6 is a schematic cross-sectional view showing a cross-sectional shape in the width direction of the first wiring of the electronic component device according to the modification of the first embodiment.
- FIG. 7 is a circuit diagram illustrating an example of a communication module according to the second embodiment.
- the electronic component built-in substrate 1 and the electronic component device 100 according to the present embodiment are provided in, for example, a communication module used for transmission / reception of a high-frequency signal.
- FIG. 1 is a schematic cross-sectional view showing a configuration of an electronic component device 100 according to the present embodiment.
- the electronic component device 100 includes an electronic component built-in substrate 1 and a mounting component 2.
- the mounting component 2 is connected to at least one of the first wirings 22a, 22b, 22c and the second wirings 24a, 24b, 24c, 24d, 24e formed on the surface of the electronic component built-in substrate 1 via the bumps 3. ing.
- the mounted component 2 is sealed on the electronic component built-in substrate 1 by the sealing layer 4.
- the electronic component built-in substrate 1 is a substrate in which the electronic components 12 and 14 (see FIGS. 2A and 2B) are built in the resin structure 10. Further, first wirings 22a, 22b and 22c and second wirings 24a, 24b, 24c, 24d and 24e (see FIGS. 2A and 2B) are formed on the first main surface of the electronic component built-in substrate 1. ing. The first wirings 22a, 22b and 22c and the second wirings 24a, 24b, 24c, 24d and 24e are wirings for electrically connecting the electronic components 12 and 14, for example. The configuration of the electronic component built-in substrate 1 will be described in detail later.
- the mounting component 2 is, for example, a high-frequency circuit component such as a filter, or an electronic component such as an inductor or a capacitor. More specifically, an electronic component such as an acoustic wave filter, a piezoelectric resonator, or a multilayer capacitor may be used as the high-frequency circuit component. Further, a module component may be used as the mounting component 2. Further, the mounting component 2 may be a mounting board.
- FIG. 2A is a plan view showing the configuration of the electronic component built-in substrate 1 according to the present embodiment.
- 2B is a cross-sectional view taken along the line IIB-IIB of the electronic component built-in substrate 1 shown in FIG. 2A.
- the electronic component built-in substrate 1 includes a resin structure 10, electronic components 12 and 14, a through electrode 20, first wirings 22a, 22b, and 22c, and a second wiring. 24a, 24b, 24c, 24d and 24e, and an interlayer insulating layer 26 are provided.
- the resin structure 10 includes the electronic components 12 and 14 in a state where one main surface of the electronic components 12 and 14 is exposed.
- the through electrode 20 penetrates both surfaces of the resin structure 10.
- the first wirings 22 a, 22 b and 22 c are formed on the surface of the resin structure 10 and are connected to the through electrode 20.
- the interlayer insulating layer 26 is disposed at a position covering a part of the first wirings 22a, 22b and 22c.
- the second wirings 24a, 24b, 24c, 24d and 24e are connected to the first wirings 22a, 22b and 22c and the interlayer insulating layer 26 so as to cross at least a part of the first wirings 22a, 22b and 22c. It is formed above. Further, in the first wirings 22a, 22b, and 22c, the surface in contact with the interlayer insulating layer 26 is roughened.
- the resin structure 10 is made of a resin material such as a synthetic resin.
- a synthetic resin an epoxy resin or an acrylic resin may be used.
- an inorganic filler such as silica or alumina may be added to a synthetic resin such as an epoxy resin.
- the surface on which the electronic components 12 and 14 are exposed is referred to as a first main surface, and the surface opposite to the first main surface is referred to as a second main surface.
- the resin structure 10 includes electronic components 12 and 14.
- the electronic components 12 and 14 are, for example, high frequency circuit components such as filters, and electronic components such as inductors and capacitors. More specifically, an electronic component such as an acoustic wave filter, a piezoelectric resonator, or a multilayer capacitor may be used as the high-frequency circuit component.
- the electronic components 12 and 14 may be acoustic wave filter devices in which a plurality of IDT electrodes are formed on a piezoelectric single crystal such as LiTaO 3 or LiNbO 3 or piezoelectric ceramics.
- one main surface exposed from the resin structure 10 is referred to as a top surface, and the other main surface opposite to the top surface is referred to as a bottom surface.
- the top surfaces of the electronic components 12 and 14 are exposed from the first main surface of the resin structure 10, and the bottom and side surfaces of the electronic components 12 and 14 correspond to the resin structure 10. It is sealed with a resin material that constitutes.
- the top surfaces of the electronic components 12 and 14 may be flush with the first main surface of the resin structure 10.
- the electronic components 12 and 14 each have a plurality of connection terminals 13a to 13d and 15a to 15d for electrical connection to the outside.
- the electronic components 12 and 14 are connected to external devices or other electronic components by wiring or the like via the connection terminals 13a to 13d and 15a to 15d, so that signals are transmitted to or from the external devices or other electronic components. I / O is performed.
- the penetration electrode 20 is formed inside the resin structure 10 so as to penetrate both surfaces of the resin structure 10.
- the through electrode 20 is made of metal or alloy.
- the through electrode 20 may be made of copper.
- the through electrode 20 may be formed of the same material as the first wirings 22a, 22b, and 22c. One end of the through electrode 20 is connected to the first wirings 22a, 22b and 22c.
- 1st wiring 22a, 22b and 22c are formed in the 1st main surface of the resin structure 10 with copper foil, for example. At this time, the first wirings 22a, 22b, and 22c are not connected to the electronic components 12 and 14.
- An interlayer insulating layer 26 is formed on at least a part of the first wiring 22a.
- the interlayer insulating layer 26 is formed on the first wiring 22a and the resin structure 10 so as to cover a part of the first wiring 22a. As will be described later, this portion is a portion where the first wiring 22a and the second wiring 24a intersect three-dimensionally.
- the interlayer insulating layer 26 may be formed so as to cover not only the first wiring 22a but also a part of the first wirings 22b and 22c.
- the interlayer insulating layer 26 is made of, for example, a resin such as polyimide, benzocyclobutene, polybenzoxazole, phenol, or silicone.
- the interlayer insulating layer 26 is not limited to the above-described resin, and may be made of other resins or materials having insulating properties.
- second wirings 24a, 24b, 24c, 24d and 24e are formed on the resin structure 10.
- the second wirings 24a, 24b, 24c, 24d, and 24e are made of, for example, copper foil.
- the second wirings 24a, 24b, 24c, 24d, and 24e may be formed of a material having higher ductility than the first wirings 22a, 22b, and 22c. If it is made of a ductile material, it is difficult to break even when a thermal stress is repeatedly applied. Therefore, the thermal expansion coefficient of the second wirings 24a, 24b, 24c, 24d and 24e, the resin structure 10, and the interlayer insulating layer 26 is reduced. Due to the difference, the second wirings 24 a, 24 b, 24 c, 24 d and 24 e can be prevented from peeling from the resin structure 10 or the interlayer insulating layer 26.
- 2nd wiring 24a is formed in the surface of the resin structure 10 so that a part of interlayer insulation layer 26 may be covered, as shown to FIG. 2A and FIG. 2B.
- the second wiring 24 a passes through a part on the interlayer insulating layer 26 from the connection terminal 13 a of the electronic component 12 when viewed in plan.
- the wiring 22b is arranged.
- the second wiring 24 a covers a part of the first wiring 22 a overlapping with the interlayer insulating layer 26.
- the second wiring 24a is electrically connected to the connection terminal 13a of the electronic component 12 and the first wiring 22b. Therefore, the electronic component 12 is electrically connected to the first wiring 22b via the connection terminal 13a and the second wiring 24a.
- the second wiring 24b is formed from the connection terminal 15b of the electronic component 14 to the resin structure 10 and the first wiring 22b. Thereby, the electronic component 14 is electrically connected to the first wiring 22b via the connection terminal 15b and the second wiring 24b.
- the second wiring 24c is formed from the connection terminal 13c of the electronic component 12 to the resin structure 10 and the first wiring 22c.
- the electronic component 12 is electrically connected to the first wiring 22c via the connection terminal 13c and the second wiring 24c.
- the first wiring 22 c is connected to the through electrode 20.
- the second wiring 24d is formed from the connection terminal 13d of the electronic component 12 to the resin structure 10 and the first wiring 22a.
- the electronic component 12 is electrically connected to the first wiring 22a via the connection terminal 13d and the second wiring 24d.
- the second wiring 24e is formed from the connection terminal 15c of the electronic component 14 to the resin structure 10 and the first wiring 22a.
- the electronic component 14 is electrically connected to the first wiring 22a via the connection terminal 15c and the second wiring 24e.
- FIG. 3A is a schematic cross-sectional view showing the cross-sectional shape of the first wiring 22a in the width direction.
- FIG. 3B is a schematic cross-sectional view showing the cross-sectional shape of the second wiring 24a in the width direction.
- the surface in contact with the interlayer insulating layer 26 is roughened.
- “Roughening” means increasing the arithmetic average roughness Ra of the surface of a wiring or a substrate.
- the contact surface area between the wiring material and the interlayer insulating layer 26 is increased, and the adhesion is improved by the anchor effect. Therefore, the first wiring 22a has the interlayer insulating layer. Adhesion with 26 is improved. Therefore, the first wiring 22a and the interlayer insulating layer 26 can be prevented from peeling off.
- the first wiring 22a is formed so that the cross-sectional shape when cut in the width direction is tapered. That is, the angle of the side surface of the first wiring 22a with respect to the surface of the resin structure 10 in contact with the first wiring 22a is such that the line width on the surface of the first wiring 22a on the resin structure 10 side is the first The angle is larger than the line width on the surface of the wiring 22a on the interlayer insulating layer 26 side.
- the side surface of the first wiring 22a has a line width on the surface of the first wiring 22a on the resin structure 10 side that is larger than the line width on the surface on the interlayer insulating layer 26 side. It inclines with respect to the resin structure 10 so that it may become large.
- the side surface of the second wiring 24 a is formed so as to be substantially perpendicular to the resin structure 10.
- the first wiring 22a is formed by a wet etching method
- the second wiring 24a is formed by a semi-additive method (electroplating method).
- the angle of the side surface of the first wiring 22 a with respect to the main surface is formed larger than the angle of the side surface of the second wiring 24 a with respect to the first main surface of the resin structure 10.
- the cross-sectional shape of the first wiring 22a and the second wiring 24a is the same as the thickness of the first wiring 22a.
- the ratio of the difference between the line width (length in the width direction) on the resin structure 10 side and the line width on the interlayer insulating layer 26 side in the first wiring 22a is the second wiring 24a with respect to the thickness of the second wiring 24a.
- the shape is larger than the ratio of the difference between the line width on the resin structure 10 side and the line width on the interlayer insulating layer 26 side.
- T1 (Line width on the resin layer side of the first wiring ⁇ Line width on the insulating layer side of the first wiring) / (Thickness of the first wiring)
- T2 (Line width on the resin layer side of the second wiring ⁇ Line width on the insulating layer side of the second wiring) / (Thickness of the second wiring) Then, it is formed so as to satisfy T1> T2.
- the first wiring 22a has a large area in close contact with the interlayer insulating layer 26, and the adhesiveness is improved, so that the first wiring 22a and the interlayer insulating layer 26 can be prevented from being separated.
- the cross-sectional shape in the width direction of the first wirings 22b and 22c is the same as that of the first wiring 22a.
- the cross-sectional shapes in the width direction of the second wirings 24b, 24c, 24d, and 24e are the same as those of the second wiring 24a.
- FIGS. 4A to 4N are cross-sectional views showing manufacturing steps of the electronic component built-in substrate 1 and the electronic component device 100 according to the present embodiment.
- a plurality of electronic component devices 100 are simultaneously formed on the same resin structure 10 and then separated into individual pieces to complete individual electronic component devices 100.
- 4A to 4N show only one electronic component device 100.
- the support material includes a substrate 30 and an adhesive layer 31 provided on the substrate 30.
- the substrate 30 is made of, for example, a glass epoxy material.
- the adhesive layer 31 is made of, for example, an acrylic adhesive material.
- substrate 30 may be comprised not only with a glass epoxy material but with SUS, PET film, PEN film, a polyimide film, etc.
- the adhesive layer 31 is not limited to an acrylic pressure-sensitive adhesive material, and may be composed of a nickel layer or the like.
- the power supply metal layer 22 is formed on the adhesive layer 31 (power supply layer forming step).
- the power feeding metal layer 22 is a metal layer formed as the first wirings 22a, 22b, and 22c in a later process.
- the thickness of the power feeding metal layer 22 is, for example, about 5 to 20 ⁇ m.
- the power feeding metal layer 22 is bonded to the substrate 30 by the adhesive layer 31.
- the material of the power supply metal layer 22 a hard rolled material having low ductility may be used.
- the power supply metal layer 22 is less deformed by thermal stress from the resin structure 10, so that when the power supply metal layer 22 is formed as the first wirings 22 a, 22 b, and 22 c later, the second wiring 24 a , 24b, 24c, 24d and 24e, the thermal stress from the resin structure 10 conducted to the first wirings 22a, 22b and 22c can be suppressed.
- the surface of the power supply metal layer 22 that is formed by patterning as the first wirings 22a, 22b, and 22c in a later process has a roughened surface disposed on the substrate 30 side.
- the surface disposed on the substrate 30 side of the power feeding metal layer 22 is a surface on which the interlayer insulating layer 26 is formed in a later process. That is, the power feeding metal layer 22 has a roughened surface opposite to the resin structure 10 side.
- the surface of the power feeding metal layer 22 is roughened by performing a surface treatment with an etching roughening agent.
- the power supply metal layer 22 may be made of a material having a large surface roughness.
- foil-like Cu having a large surface roughness on both sides may be used as the power supply metal layer 22.
- the surface roughness of the surface disposed on the substrate 30 side of the power feeding metal layer 22 may be larger than the surface roughness of the surface opposite to the surface disposed on the substrate 30 side.
- a resist 32 is disposed on the laminate composed of the substrate 30, the adhesive layer 31, and the power feeding metal layer 22. Further, an opening 32 a for forming the through electrode 20 is formed at a desired position of the resist 32.
- the through electrode 20 is formed inside the opening 32a of the resist 32 using the power supply metal layer 22 as a power supply film (electrode formation step).
- the through electrode 20 is formed by electroplating using the same material as the metal material constituting the feed metal layer 22.
- the through electrode 20 may be formed by electroplating using copper.
- the resist 32 is removed.
- the removal of the resist 32 is performed by, for example, dissolving the resist 32 with a chemical solvent.
- the through electrode 20 is joined to a part of the power supply metal layer 22.
- a temporary fixing material 33 for temporarily fixing the electronic component 12 on the power supply metal layer 22 is disposed on the surface of the power supply metal layer 22 on which the through electrode 20 is formed.
- the temporary fixing material 33 is disposed at a desired position where the electronic component 12 is disposed.
- the temporarily fixing material 33 is, for example, an adhesive sheet.
- the electronic component 12 is arranged on the temporary fixing material 33 (electronic component arranging step). Accordingly, the electronic component 12 is temporarily fixed above the surface of the power supply metal layer 22 on which the through electrode 20 is formed via the temporary fixing material 33.
- a resin structure material constituting the resin structure 10 is disposed so as to embed the electronic component 12 and the through electrode 20, and heat is applied to cure the resin structure material (sealing). Stop process). Thereby, the resin structure 10 in which the electronic component 12 and the through electrode 20 are incorporated (sealed) is formed.
- the resin structure material a material that exhibits a large adhesive force to the electronic component 12 after curing may be selected.
- a mixture of an epoxy resin and a silica filler uses a main material.
- the through electrode 20 and the power supply metal layer 22 are formed before the resin structure 10 is formed.
- the cleaning process for example, an oxygen plasma ashing process is used.
- the anchoring effect causes the The adhesion strength of the resin structure 10 is increased.
- the anchor effect refers to an effect that the adhesive force between the material surface and the adhesive is improved when the adhesive penetrates into the fine irregularities on the material surface like a tree root and hardens. That is, in the case of the power supply metal layer 22 having unevenness on the surface, the adhesion force between the power supply metal layer 22 and the resin structure 10 is improved by the resin structure material constituting the resin structure 10 entering the unevenness and curing. .
- the support that is, the substrate 30 and the adhesive layer 31 are removed while leaving the power supply metal layer 22.
- the support is removed by peeling the adhesive layer 31 and the substrate 30 from the power supply metal layer 22.
- a resist for wiring pattern is formed on the power feeding metal layer 22.
- a wiring pattern resist may be formed so that the connection portion between the through electrode 20 and the power feeding metal layer 22 remains as the first wirings 22a, 22b, and 22c.
- the first wirings 22a, 22b and 22c are formed by patterning (first wiring forming step).
- the feed metal layer 22 is etched so that the first wirings 22a, 22b, and 22c have a forward tapered shape.
- the etching method for example, wet etching is used. Thereby, the angle of the side surface of the first wiring 22a with respect to the first main surface of the resin structure 10 is formed larger than the angle of the side surface of the second wiring 24a with respect to the first main surface of the resin structure 10. be able to.
- the manufacturing process of the electronic component built-in substrate 1 can be simplified. That is, conventionally, since the power feeding metal layer and the first wiring are separately provided, it is necessary to form a new first wiring after forming and peeling the power feeding metal layer.
- the power feeding metal layer 22 is patterned (rewired) as the first wirings 22a, 22b, and 22c, so that the manufacturing process of the electronic component built-in substrate 1 can be simplified.
- the temporary fixing material 33 used for temporarily fixing the electronic component 12 to the support is peeled off from the electronic component 12 and removed. Thereby, as shown in FIG. 4H, the top surface of the electronic component 12 is exposed from the first main surface of the resin structure 10.
- an interlayer insulating layer 26 is formed on the resin structure 10 and the first wirings 22a, 22b and 22c so as to cover at least a part of the first wirings 22a, 22b and 22c.
- Form insulating layer forming step.
- a resin such as polyimide, benzocyclobutene, polybenzoxazole, phenol, or silicone may be used.
- an interlayer insulating layer is formed. 26 is formed.
- the thickness of the interlayer insulating layer 26 is, for example, about 5 ⁇ m.
- second wirings 24a, 24b, 24c, 24d and 24e are formed (second wiring forming step).
- a method for forming the second wirings 24a, 24b, 24c, 24d, and 24e for example, a semi-additive method is used. Thereby, the angle of the side surface of the second wirings 24a, 24b, 24c, 24d and 24e is formed smaller than the angle of the side surface of the first wirings 22a, 22b and 22c with respect to the first main surface of the resin structure 10. Is done.
- the thickness of the second wirings 24a, 24b, 24c, 24d and 24e is, for example, about 5 to 10 ⁇ m.
- the second wirings 24a, 24b, 24c, 24d, and 24e are fine and high-aspect wirings, and thus have a feature of low electrical resistance despite being fine wiring.
- the second wirings 24a, 24b, 24c, 24d, and 24e may be formed by other methods such as sputtering.
- the cross-sectional shape in the width direction of the first wirings 22a, 22b, and 22c formed below the second wirings 24a, 24b, 24c, 24d, and 24e is a forward tapered shape as described above.
- the second wirings 24a, 24b, 24c, 24d and 24e formed above the first wirings 22a, 22b and 22c are bent along the forward tapered shape of the first wirings 22a, 22b and 22c. Is formed to have an obtuse angle. Therefore, since the thermal stress is dispersed in the second wiring, the disconnection of the second wiring can be suppressed.
- a material having high ductility may be used as the material constituting the second wirings 24a, 24b, 24c, 24d, and 24e. If the second wirings 24a, 24b, 24c, 24d and 24e are made of a ductile material, the second wirings 24a, 24b, 24c, 24d and 24e are not bent even if repeated thermal stress is applied. It is possible to suppress disconnection due to thermal stress in the formed portion.
- solder mounting pad for solder mounting the mounting component 2 is formed on the first wirings 22a, 22b and 22c and the second wirings 24a, 24b, 24c, 24d and 24e.
- the solder mounting pads are Au / Ni layers (not shown) which are underbump metal layers for solder bonding on the first wirings 22a, 22b and 22c and the second wirings 24a, 24b, 24c, 24d and 24e.
- patterning into a predetermined shape Furthermore, an insulating film (not shown) that prevents the solder from spreading on the first wirings 22a, 22b, and 22c, the second wirings 24a, 24b, 24c, 24d, and 24e and the resin structure 10. ) May be formed.
- the mounting component 2 is mounted on the solder mounting pads described above.
- the mounting component 2 is connected to the second wirings 24a, 24b, 24c, 24d and 24e via the bumps 3.
- the mounting component 2 may be connected to the first wirings 22a, 22b, and 22c.
- a sealing layer 4 for sealing the stacked mounting components 2 is formed.
- a resin such as polyimide, benzocyclobutene, polybenzoxazole, phenol, or silicone may be used.
- the electronic component device 100 is completed by sealing the mounting component 2 on the electronic component built-in substrate 1 with these materials.
- an under bump metal layer (not shown) and solder balls 5 are formed on the through electrode 20.
- a plurality of electronic component devices 100 simultaneously formed on the same resin structure 10 are separated and mounted on a module substrate 50 which is a mounting substrate via solder balls 5.
- the electronic component device 100 that is a laminated structure with the mounted component 2 can be created.
- the power feeding metal layer 22 is patterned (rewired) as the first wirings 22a, 22b, and 22c.
- the manufacturing process of the wiring in the electronic component built-in substrate 1 can be simplified.
- the through electrode 20 is formed by the electroplating method using the power supply metal layer 22, the connection between the power supply metal layer 22 and the through electrode 20 can be a high-strength and low-resistance bond. Therefore, the first wirings 22a, 22b and 22c formed by patterning the power feeding metal layer 22 and the through electrode 20 are difficult to peel off, and good high frequency transmission characteristics can be obtained.
- the electronic component built-in substrate 1 and the electronic component device 100 which are difficult to provide can be provided.
- the contact surface area between the wiring material and the interlayer insulating layer 26 is increased, and the adhesion is improved by the anchor effect.
- the first wiring 22a has good adhesion to the interlayer insulating layer 26. Therefore, in the electronic component built-in substrate 1, it is possible to suppress the first wiring 22a and the interlayer insulating layer 26 from being separated.
- the electronic component device 100 may have a configuration in which a plurality of electronic component built-in substrates 1 are stacked between the mounting component 2 and the module substrate 50 shown in FIG. 4N.
- a plurality of electronic component built-in substrates 1 are stacked between the mounting component 2 and the module substrate 50 shown in FIG. 4N.
- two electronic component built-in substrates 1 are stacked between the mounted component 2 and the module substrate 50, and the mounted component 2, the two electronic component built-in substrates 1, and the module are connected via solder balls 5.
- the substrate 50 may be electrically connected.
- the surface on the interlayer insulating layer 26 side is preferably roughened.
- the surface effect on the resin structure 10 side with a wide wiring width having a large influence on the high frequency transmission characteristics is taken into consideration in consideration of the skin effect. Keep it small. Therefore, the surface of the first wiring 22a in the electronic component built-in substrate 1 described above may be rougher on the surface on the interlayer insulating layer 26 side than on the surface on the resin structure 10 side.
- the first wiring 22a is roughened compared to the surface of the second wiring 24a shown in FIG. 3B.
- the first wiring 22a is obtained by patterning the foil-shaped power supply metal layer 22 as described above. Therefore, in order to improve the adhesion between the power feeding metal layer 22 and the resin structure 10, both surfaces of the power feeding metal layer 22 are roughened in advance before the power feeding metal layer 22 is disposed on the resin structure 10 in the manufacturing process. May be used.
- the first wiring 22 a not only improves the adhesion with the interlayer insulating layer 26, but also improves the adhesion with the resin structure 10. Accordingly, it is possible to provide an electronic component built-in substrate or the like in which wiring is more difficult to peel off.
- the surface in contact with the interlayer insulating layer 26 or the surface in contact with the resin structure 10 may be not roughened. In this case, it is possible to suppress the deterioration of the high-frequency transmission characteristics for transmitting the first wiring 22a.
- FIG. 7 is a circuit diagram showing an example of the communication module 101 according to the present embodiment.
- the electronic component built-in substrate 1 and the electronic component device 100 described in the first embodiment and the modification may be used as the electronic component built-in substrate 1 and the electronic component device 100 that constitute the communication module 101.
- a multiplexer 102 is connected to the antenna ANT. Couplers 103, 107 and 111 are connected to the multiplexer 102. Duplexers 105 and 106 are connected to the coupler 103 via a switch 104. Duplexers 109 and 110 are connected to the coupler 107 via a switch 108. A duplexer 113 and surface acoustic wave filters 114 and 115 are connected to the coupler 111 via a switch 112.
- the communication module 101 is, for example, an RF module used for a mobile phone or the like.
- the electronic component device 100 described above can be suitably used for a communication module including such a large number of switches, duplexers, and filters.
- the electronic component may be a high-frequency circuit component such as a filter, or an electronic component such as an inductor or a capacitor.
- a high-frequency circuit component such as a filter
- an electronic component such as an inductor or a capacitor
- high frequency circuit components electronic components such as acoustic wave filters, piezoelectric resonators, multilayer capacitors, and module components may be used.
- the resin structure may be composed of a synthetic resin such as an epoxy resin or an acrylic resin, or may be a resin obtained by adding an inorganic filler such as silica or alumina to a synthetic resin such as an epoxy resin.
- the power feeding metal layer, the first wiring, the second wiring, and the through electrode may be made of a metal such as copper or an alloy.
- the first wiring, the second wiring, and the through electrode may be made of the same material or may be made of different materials.
- the power supply metal layer constituting the first wiring may be foil-shaped.
- the interlayer insulating layer may be made of, for example, a resin such as polyimide, benzocyclobutene, polybenzoxazole, phenol, or silicone, and is not limited to these resins, but other resins or insulating properties. What is necessary is just to be comprised with the material which has.
- a resin such as polyimide, benzocyclobutene, polybenzoxazole, phenol, or silicone, and is not limited to these resins, but other resins or insulating properties. What is necessary is just to be comprised with the material which has.
- the cross-sectional shape in the line width direction of the first wiring is a so-called forward tapered shape
- the angle of the side surface of the first wiring with respect to the surface of the resin structure may be changed as appropriate.
- the present invention can be used for a communication module including a switch, a duplexer, a filter, and the like with built-in electronic components, for example, an RF module used for a mobile phone or the like.
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Abstract
電子部品内蔵基板(1)の製造方法は、基台上に給電金属層(22)を形成する給電金属層形成工程と、給電金属層(22)上に、給電金属層(22)と接続する貫通電極(20)を電界めっき法により形成する電極形成工程と、給電金属層(22)をパターニングして第1の配線(22a)を形成する第1の配線形成工程と、第1の配線(22a)の一部を覆うように層間絶縁層(26)を形成する絶縁層形成工程と、第1の配線(22a)の一部と層間絶縁層(26)上で交差するように、少なくとも第1の配線(22a)の一部および層間絶縁層(26)の一部の上に第2の配線(24a)を形成する第2の配線形成工程とを含む。
Description
本発明は、電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュールに関する。
近年、電子部品が内蔵された電子部品装置において、面積の小型化が求められている。面積の小型化をするために、例えば、配線を立体的に配置する構造が用いられている(例えば、特許文献1参照)。
このような構成の電子部品装置は、配線が平面的に配置された電子部品装置と比較して、面積を小さくすることができる。
しかし、配線を立体的に配置する場合、立体配線部分において配線同士が短絡しないように配線同士の間に絶縁層を設ける等、配線の製造工程が複雑になるという問題がある。また、複数の配線を絶縁層を介して立体的に配置する立体配線部分では、例えば、温度変化の大きい環境で用いられた場合に、熱応力等により、配線と絶縁層との密着性が悪く、配線が剥離しやすいという問題が生じている。
本発明は、上記課題を解決するためになされたものであって、配線の製造工程を簡略化し、かつ、配線が剥離しにくい電子部品内蔵基板、電子部品装置、通信モジュールおよび電子部品内蔵基板の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る電子部品内蔵基板の製造方法は、電子部品を内蔵する電子部品内蔵基板の製造方法であって、基台上に給電層を形成する給電層形成工程と、前記給電層上に、前記給電層と接続する所定のパターンを有する電極を、電界めっき法により形成する電極形成工程と、前記給電層の前記電極が形成された面の上方に、前記電子部品を配置する電子部品配置工程と、前記電子部品を前記給電層の上に封止する封止工程と、前記基台を剥離し、前記給電層をパターニングして第1の配線を形成する第1の配線形成工程と、前記第1の配線の一部を覆うように絶縁層を形成する絶縁層形成工程と、前記第1の配線の一部と前記絶縁層上で交差するように、少なくとも前記第1の配線の一部および前記絶縁層の一部の上に第2の配線を形成する第2の配線形成工程とを含む。
これにより、従来であれば給電金属層と第1の配線とを別々に設けるため、給電層を形成し除去した後、新しく第1の配線を形成する必要があるが、本製造方法では、給電層を第1の配線としてパターニング(再配線)するため、電子部品内蔵基板の配線の製造工程を簡略化することができる。また、給電層を用いて電界めっき工法により電極を形成するため、給電層と電極との接合を、高強度で低抵抗な接合とすることができる。したがって、給電層をパターニングして形成された第1の配線と電極とは剥離しにくく、かつ、良好な高周波伝送特性を得ることができる。これにより、配線が剥離しにくい電子部品内蔵基板を提供することができる。
また、前記第1の配線形成工程において、前記第1の配線をウェットエッチングによりパターニングしてもよい。
これにより、第1の配線は、第2の配線が配置される側の面における線幅が第2の配線が配置される側と反対側の面の線幅よりも大きい、いわゆる順テーパ状に形成される。これにより、第1の配線の上に形成される第2の配線は、第1の配線の順テーパ状の形状に沿って屈曲が鈍角になるように形成される。したがって、第2の配線において熱応力が分散されるので、第2の配線が断線するのを抑制することができる。これにより、配線が剥離しにくい電子部品内蔵基板を提供することができる。
また、上記目的を達成するために、本発明の一態様に係る電子部品装置は、電子部品と、前記電子部品の一方の主面が露出する状態で、前記電子部品を内蔵する樹脂構造体と、前記樹脂構造体の両面を貫通する貫通電極と、前記樹脂構造体の表面に形成され、前記貫通電極と接続された第1の配線と、前記第1の配線の一部を覆う位置に配置された絶縁層と、少なくとも前記第1の配線の一部と交差するように前記第1の配線および前記絶縁層の上方に形成された第2の配線と、を備え、前記第1の配線の前記絶縁層側の表面は、粗化されている。
これにより、第1の配線は、絶縁層との密着性がよくなるため、第1の配線と絶縁層とが剥離するのを抑制することができる。したがって、配線が剥離しにくい電子部品内蔵基板を提供することができる。
また、前記第2の配線は、前記第1の配線よりも高い延性を有してもよい。
これにより、第2の配線が延性材料で形成されていれば熱応力が繰り返し印加されても破断しづらいため、第2の配線と樹脂構造体および層間絶縁層との熱膨張係数の差により、第2の配線が樹脂構造体または層間絶縁層から剥離するのを抑制することができる。これにより、配線が剥離しにくい高い電子部品内蔵基板を提供することができる。
また、前記第1の配線の側面における、前記第1の配線と接触する前記樹脂構造体の表面に対する角度は、前記第1の配線の前記樹脂構造体側の面における線幅が、前記第1の配線の前記絶縁層側の面における線幅よりも大きくなる角度であってもよい。
これにより、第1の配線は、絶縁層と密着する面積が大きくなり、密着性がよくなるため、第1の配線と絶縁層とが剥離するのを抑制することができる。これにより、配線が剥離しにくい電子部品内蔵基板を提供することができる。
また、前記第1の配線と前記第2の配線とが交差する少なくとも1の位置において、前記第1の配線と前記第2の配線の線幅方向の断面形状は、前記第1の配線の厚さに対する、前記第1の配線における前記樹脂構造体側の面における線幅と前記絶縁層側の面における線幅の差の比が、前記第2の配線の厚さに対する、前記第2の配線の前記樹脂構造体側の面における線幅と前記絶縁層側の面における線幅の差の比よりも大きい形状であってもよい。
これにより、第2の配線において熱応力が分散されるので、第2の配線が断線するのを抑制することができる。これにより、配線が剥離しにくい電子部品内蔵基板を提供することができる。
また、前記第1の配線において、前記絶縁層側の表面は、前記樹脂構造体側の表面よりも粗化されていてもよい。
これにより、第1の配線と絶縁層との密着性を向上するだけでなく、第1の配線と樹脂構造体との密着性も向上することができる。したがって、より配線が剥離しにくい電子部品内蔵基板を提供することができる。
また、上記目的を達成するために、本発明の一態様に係る電子部品装置は、実装基板と、前記実装基板上に実装された上述した特徴を有する電子部品内蔵基板と、前記電子部品内蔵基板上に実装された実装部品とを備える。
これにより、上述した特徴を有する電子部品内蔵基板を備えた、配線が剥離しにくい電子部品装置を提供することができる。
また、前記電子部品内蔵基板を複数有し、前記実装基板と前記実装部品との間に複数の前記電子部品内蔵基板が積層されていてもよい。
これにより、配線が剥離しにくく、電子部品内蔵基板が複数積層された電子部品装置を提供することができる。
また、上記目的を達成するために、本発明の一態様に係る通信モジュールは、上述した特徴を有する電子部品装置を高周波素子として備える。
これにより、上述した特徴を有する電子部品装置を高周波素子として備えた、配線が剥離しにくい高周波通信モジュールを提供することができる。
本発明によれば、配線の製造工程を簡略化し、かつ、配線が剥離しにくい電子部品内蔵基板、電子部品装置、通信モジュールおよび電子部品内蔵基板の製造方法を提供することができる。
以下、本発明の実施の形態について、実施の形態およびその図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
(実施の形態1)
本実施の形態に係る電子部品内蔵基板1および電子部品装置100は、例えば高周波信号の送受信に用いられる通信モジュール等に設けられている。
本実施の形態に係る電子部品内蔵基板1および電子部品装置100は、例えば高周波信号の送受信に用いられる通信モジュール等に設けられている。
[1.電子部品装置の構成]
はじめに、本実施の形態に係る電子部品装置100の構成について説明する。図1は、本実施の形態に係る電子部品装置100の構成を示す概略断面図である。
はじめに、本実施の形態に係る電子部品装置100の構成について説明する。図1は、本実施の形態に係る電子部品装置100の構成を示す概略断面図である。
図1に示すように、電子部品装置100は、電子部品内蔵基板1と実装部品2とを備えている。実装部品2は、電子部品内蔵基板1の表面に形成された第1の配線22a、22b、22cおよび第2の配線24a、24b、24c、24d、24eの少なくともいずれかとバンプ3を介して接続されている。また、実装部品2は、封止層4により、電子部品内蔵基板1上に封止されている。
電子部品内蔵基板1は、樹脂構造体10の内部に電子部品12および14(図2Aおよび図2B参照)を内蔵している基板である。また、電子部品内蔵基板1の第1の主面には、第1の配線22a、22bおよび22c、第2の配線24a、24b、24c、24dおよび24e(図2Aおよび図2B参照)が形成されている。第1の配線22a、22bおよび22c、第2の配線24a、24b、24c、24dおよび24eは、例えば電子部品12と14とを電気的に接続する配線である。電子部品内蔵基板1の構成については、後に詳述する。
実装部品2は、例えばフィルタ等の高周波回路部品、インダクタ、コンデンサ等の電子部品である。より詳細には、高周波回路部品として、弾性波フィルタ、圧電共振子、積層コンデンサなどの電子部品を用いてもよい。また、実装部品2として、モジュール部品を用いてもよい。また、実装部品2は、実装基板であってもよい。
[2.電子部品内蔵基板の構成]
次に、電子部品内蔵基板1の構成について説明する。図2Aは、本実施の形態に係る電子部品内蔵基板1の構成を示す平面図である。図2Bは、図2Aに示した電子部品内蔵基板1のIIB-IIB線における断面図である。
次に、電子部品内蔵基板1の構成について説明する。図2Aは、本実施の形態に係る電子部品内蔵基板1の構成を示す平面図である。図2Bは、図2Aに示した電子部品内蔵基板1のIIB-IIB線における断面図である。
図2Aおよび図2Bに示すように、電子部品内蔵基板1は、樹脂構造体10と、電子部品12および14と、貫通電極20と、第1の配線22a、22bおよび22cと、第2の配線24a、24b、24c、24dおよび24eと、層間絶縁層26と、を備えている。樹脂構造体10は、電子部品12および14の一方の主面が露出する状態で、電子部品12および14を内蔵している。貫通電極20は、樹脂構造体10の両面を貫通している。第1の配線22a、22bおよび22cは、樹脂構造体10の表面に形成され、貫通電極20と接続されている。層間絶縁層26は、第1の配線22a、22bおよび22cの一部を覆う位置に配置されている。第2の配線24a、24b、24c、24dおよび24eは、少なくとも第1の配線22a、22bおよび22cの一部と交差するように第1の配線22a、22bおよび22c、および、層間絶縁層26の上方に形成されている。また、第1の配線22a、22bおよび22cにおいて、層間絶縁層26と接触する表面は、粗化されている。
詳細には、樹脂構造体10は、例えば、合成樹脂等の樹脂材料で構成されている。合成樹脂としては、エポキシ樹脂やアクリル樹脂などを用いてもよい。好ましくは、エポキシ樹脂などの合成樹脂に対し、シリカやアルミナなどの無機フィラーを添加したものであってもよい。このような無機フィラーが添加されていることにより、樹脂構造体10による後述の電子部品12および14の封止性を高めることができる。また、樹脂構造体10の剛性を高めることができる。さらに、樹脂構造体10の硬化時の収縮が小さくなるため、封止の精度を高めることができる。
なお、樹脂構造体10において、電子部品12および14が露出する面を第1の主面、第1の主面と反対側の面を第2の主面という。
また、樹脂構造体10は、電子部品12および14を内蔵している。電子部品12および14は、例えばフィルタ等の高周波回路部品、インダクタ、コンデンサ等の電子部品である。より詳細には、高周波回路部品として、弾性波フィルタ、圧電共振子、積層コンデンサなどの電子部品を用いてもよい。例えば、電子部品12および14は、LiTaO3やLiNbO3などの圧電単結晶や圧電セラミックス上に複数のIDT電極が形成された弾性波フィルタ装置であってもよい。
なお、電子部品12および14において、樹脂構造体10から露出する一方の主面を天面、天面と反対側の他方の主面を底面と呼ぶ。
図2Aおよび図2Bに示すように、電子部品12および14の天面は、樹脂構造体10の第1の主面から露出し、電子部品12および14の底面と側面とは、樹脂構造体10を構成する樹脂材料により封止されている。ここで、電子部品12および14の天面は、樹脂構造体10の第1の主面と面一とされていてもよい。
また、電子部品12および14は、図2Aに示したように、それぞれ外部と電気的に接続するための接続端子13a~13dおよび15a~15dを複数有している。電子部品12および14は、接続端子13a~13dおよび15a~15dを介して配線等により外部機器または他の電子部品等と接続されることにより、外部機器または他の電子部品等との間で信号の入出力を行う。
貫通電極20は、樹脂構造体10の両面を貫通するように、樹脂構造体10の内部に形成されている。貫通電極20は、金属もしくは合金により構成されている。例えば、貫通電極20は、銅により構成されていてもよい。また、貫通電極20は、第1の配線22a、22bおよび22cと同一の材料により形成されていてもよい。貫通電極20の一端は、第1の配線22a、22bおよび22cと接続されている。
第1の配線22a、22bおよび22cは、例えば銅箔により樹脂構造体10の第1の主面に形成されている。このとき、第1の配線22a、22bおよび22cは、電子部品12および14とは接続されていない。また、第1の配線22aの上の少なくとも一部には、層間絶縁層26が形成されている。
図2Aおよび図2Bに示すように、層間絶縁層26は、第1の配線22aの一部を覆うように、第1の配線22aの上および樹脂構造体10の上に形成されている。この部分は、後述するように、第1の配線22aと第2の配線24aとが立体的に交差する部分となる。なお、層間絶縁層26は、第1の配線22aのみでなく、第1の配線22bおよび22cの一部を覆うように形成されていてもよい。層間絶縁層26は、例えば、ポリイミド、ベンゾシクロブテン、ポリベンゾオキサゾール、フェノール系、シリコーン系などの樹脂により構成されている。なお、層間絶縁層26は、上述した樹脂に限らず、他の樹脂または絶縁性を有する材料で構成されていればよい。
また、樹脂構造体10の上には、第2の配線24a、24b、24c、24dおよび24eが形成されている。第2の配線24a、24b、24c、24dおよび24eは、例えば、銅箔により構成されている。また、第2の配線24a、24b、24c、24dおよび24eは、第1の配線22a、22bおよび22cよりも高い延性を有する材料で形成されていてもよい。延性材料で形成されていれば熱応力が繰り返し印加されても破断しづらいため、第2の配線24a、24b、24c、24dおよび24eと樹脂構造体10および層間絶縁層26との熱膨張係数の差により、第2の配線24a、24b、24c、24dおよび24eが樹脂構造体10または層間絶縁層26から剥離するのを抑制することができる。
第2の配線24aは、図2Aおよび図2Bに示すように、層間絶縁層26の一部を覆うように樹脂構造体10の表面に形成されている。具体的には、図2Aおよび図2Bに示すように、第2の配線24aは、平面視したときに電子部品12の接続端子13aから層間絶縁層26の上の一部を通って第1の配線22bまで配置されている。これにより、第2の配線24aは、層間絶縁層26と重畳している第1の配線22aの一部を覆っている。また、第2の配線24aは、電子部品12の接続端子13aおよび第1の配線22bと電気的に接続されている。したがって、電子部品12は、接続端子13aと第2の配線24aとを介して第1の配線22bに電気的に接続されている。
また、第2の配線24bは、電子部品14の接続端子15bから樹脂構造体10および第1の配線22bに渡って形成されている。これにより、電子部品14は、接続端子15bおよび第2の配線24bを介して第1の配線22bと電気的に接続されている。
同様に、第2の配線24cは、電子部品12の接続端子13cから樹脂構造体10および第1の配線22cに渡って形成されている。これにより、電子部品12は、接続端子13cおよび第2の配線24cを介して第1の配線22cと電気的に接続されている。なお、第1の配線22cは、貫通電極20に接続されている。
第2の配線24dは、電子部品12の接続端子13dから樹脂構造体10および第1の配線22aに渡って形成されている。これにより、電子部品12は、接続端子13dおよび第2の配線24dを介して第1の配線22aと電気的に接続されている。
第2の配線24eは、電子部品14の接続端子15cから樹脂構造体10および第1の配線22aに渡って形成されている。これにより、電子部品14は、接続端子15cおよび第2の配線24eを介して第1の配線22aと電気的に接続されている。
ここで、第1の配線22aと第2の配線24aとが立体的に交差する部分について説明する。第1の配線22aと第2の配線24aとが立体的に交差する部分では、図2Aおよび図2Bに示したように、第1の配線22aと第2の配線24aとの間には、層間絶縁層26が配置されている。これにより、第1の配線22aと第2の配線24aとは絶縁されているため、短絡することなく、それぞれ異なる電気信号を伝送することができる。
また、図3Aは、第1の配線22aの幅方向の断面形状を示す断面概略図である。図3Bは、第2の配線24aの幅方向の断面形状を示す断面概略図である。
第1の配線22aにおいて、層間絶縁層26と接触する表面は、粗化されている。なお、「粗化する」とは、配線または基板等の表面の算術平均粗さRaを大きくすることをいう。第1の配線22aの表面を粗化することで、配線材料と層間絶縁層26との接触表面積は増加し、かつ、アンカー効果により密着性がよくなるため、第1の配線22aは、層間絶縁層26との密着性がよくなる。そのため、第1の配線22aと層間絶縁層26とが剥離するのを抑制することができる。
また、第1の配線22aは、幅方向に切断したときの断面形状がテーパ状になるように形成されている。つまり、第1の配線22aの側面における、第1の配線22aと接触する樹脂構造体10の表面に対する角度は、第1の配線22aの樹脂構造体10側の面における線幅が、第1の配線22aの層間絶縁層26側の面における線幅よりも大きくなる角度である。具体的には、図3Aに示すように、第1の配線22aの側面は、第1の配線22aの樹脂構造体10側の面における線幅が層間絶縁層26側の面における線幅よりも大きくなるように、樹脂構造体10に対して傾斜している。また、図3Bに示すように、第2の配線24aの側面は、樹脂構造体10に対して略垂直となるように形成されている。
また、後述するように、第1の配線22aはウェットエッチング法で、第2の配線24aはセミアディティブ法(電気めっき法)で配線パターンを形成しているため、樹脂構造体10の第1の主面に対する第1の配線22aの側面の角度は、樹脂構造体10の第1の主面に対する第2の配線24aの側面の角度よりも大きく形成されている。
また、第1の配線22aと第2の配線24aとが交差する少なくとも1の位置において、第1の配線22aと第2の配線24aの断面形状は、第1の配線22aの厚さに対する、第1の配線22aにおける樹脂構造体10側の線幅(幅方向の長さ)と層間絶縁層26側の線幅の差の比が、第2の配線24aの厚さに対する、第2の配線24aの樹脂構造体10側の線幅と層間絶縁層26側の線幅の差の比よりも大きい形状となっている。すなわち、
T1=(第1の配線の樹脂層側の線幅-第1の配線の絶縁層側の線幅)/(第1の配線の厚さ)
T2=(第2の配線の樹脂層側の線幅-第2の配線の絶縁層側の線幅)/(第2の配線の厚さ)
とすると、T1>T2を満たすように形成されている。
T1=(第1の配線の樹脂層側の線幅-第1の配線の絶縁層側の線幅)/(第1の配線の厚さ)
T2=(第2の配線の樹脂層側の線幅-第2の配線の絶縁層側の線幅)/(第2の配線の厚さ)
とすると、T1>T2を満たすように形成されている。
これにより、第1の配線22aは、層間絶縁層26と密着する面積が大きくなり、密着性がよくなるため、第1の配線22aと層間絶縁層26とが剥離するのを抑制することができる。
なお、第1の配線22bおよび22cの幅方向の断面形状についても、第1の配線22aと同様である。第2の配線24b、24c、24dおよび24eの幅方向の断面形状についても、第2の配線24aと同様である。
[3.電子部品内蔵基板および電子部品装置の製造方法]
次に、電子部品内蔵基板1および電子部品装置100の製造方法について説明する。図4A~図4Nは、本実施の形態に係る電子部品内蔵基板1および電子部品装置100の製造工程を示す断面図である。以下の製造方法では、複数の電子部品装置100を同一の樹脂構造体10に同時に作成し、その後個片化することにより個別の電子部品装置100が完成するが、各製造工程の理解を容易にするために、図4A~図4Nでは1つの電子部品装置100のみを表している。
次に、電子部品内蔵基板1および電子部品装置100の製造方法について説明する。図4A~図4Nは、本実施の形態に係る電子部品内蔵基板1および電子部品装置100の製造工程を示す断面図である。以下の製造方法では、複数の電子部品装置100を同一の樹脂構造体10に同時に作成し、その後個片化することにより個別の電子部品装置100が完成するが、各製造工程の理解を容易にするために、図4A~図4Nでは1つの電子部品装置100のみを表している。
はじめに、図4Aに示すように、支持材を用意する。支持材は、図4Aに示すように、基板30と、基板30の上に設けられた接着層31とで構成されている。基板30は、例えばガラスエポキシ材で構成されている。接着層31は、例えばアクリル系粘着材で構成されている。なお、基板30は、ガラスエポキシ材に限らず、SUS、PETフィルム、PENフィルム、ポリイミドフィルムなどで構成されていてもよい。接着層31は、アクリル系粘着材に限らず、ニッケル層などで構成されていてもよい。
接着層31の上には、給電金属層22が形成される(給電層形成工程)。給電金属層22は、後の工程において、第1の配線22a、22bおよび22cとして形成される金属層である。給電金属層22の厚さは、例えば5~20μm程度である。給電金属層22は、接着層31により基板30に接着される。
ここで、給電金属層22の材料としては、延性が低く堅い圧延材を用いてもよい。これにより、給電金属層22は、樹脂構造体10からの熱応力による変形が小さくなるため、後に給電金属層22を第1の配線22a、22bおよび22cとして形成したときに、第2の配線24a、24b、24c、24dおよび24eと交差する部分において、第1の配線22a、22bおよび22cへ伝導する樹脂構造体10からの熱応力を抑えることができる。
また、後の工程で第1の配線22a、22bおよび22cとしてパターニング形成される給電金属層22は、基板30側に配置される表面が粗化されている。給電金属層22の基板30側に配置される表面は、後の工程で層間絶縁層26が形成される面である。つまり、給電金属層22は、樹脂構造体10側と反対側の表面が粗化されている。例えば、給電金属層22の表面は、エッチング粗化剤で表面処理をすることにより粗化されている。第1の配線22aの表面を粗化することで、配線材料と層間絶縁層26との接触表面積は増加し、かつ、アンカー効果により密着性を向上することができる。
なお、給電金属層22は、表面粗さの大きい材料を用いてもよい。例えば、給電金属層22として、両面の表面粗さが大きい箔状のCuを用いてもよい。より具体的には、給電金属層22の基板30側に配置される面の表面粗さを、基板30側に配置される面と反対側の面の表面粗さよりも大きくしてもよい。
次に、図4Bに示すように、基板30、接着層31および給電金属層22により構成された積層体上に、レジスト32を配置する。また、レジスト32の所望の位置に、貫通電極20を形成するための開口部32aを形成する。
次に、給電金属層22を給電膜として、レジスト32の開口部32aの内部に貫通電極20を形成する(電極形成工程)。貫通電極20の形成は、例えば、給電金属層22と貫通電極20との界面抵抗を小さくするために、給電金属層22を構成する金属材料と同種の材料を用いて電界めっき法により貫通電極20を形成する。例えば、給電金属層22として銅箔を用いた場合には、銅を用いて電界めっき法により貫通電極20を形成してもよい。これにより、後の熱印加工程において給電金属層22と貫通電極20の界面で再結晶化が起こるので、給電金属層22をパターニングして形成された第1の配線22a、22bおよび22cと貫通電極20との接合を、高強度で低抵抗な接合とすることができる。したがって、第1の配線22a、22bおよび22cと貫通電極20とは剥離しにくく、かつ、良好な高周波伝送特性を得ることができる。
貫通電極20を形成した後、レジスト32を除去する。レジスト32の除去は、例えば、化学溶剤によってレジスト32を溶かすことにより行う。これにより、図4Cに示すように、給電金属層22の上の一部に貫通電極20が接合された構成となる。
次に、給電金属層22の貫通電極20が形成された面の上に、電子部品12を給電金属層22の上に仮固定するための仮固定材33を配置する。仮固定材33は、電子部品12を配置する所望の位置に配置する。仮固定材33は、例えば粘着シートである。
さらに、図4Dに示すように、仮固定材33の上に電子部品12を配置する(電子部品配置工程)。これにより、電子部品12は、仮固定材33を介して、給電金属層22の貫通電極20が形成された面の上方に仮固定される。
次に、図4Eに示すように、電子部品12と貫通電極20とを埋め込むように、樹脂構造体10を構成する樹脂構造材を配置し、熱を印加して樹脂構造材を硬化させる(封止工程)。これにより、電子部品12と貫通電極20とが内蔵(封止)された樹脂構造体10が形成される。このとき、樹脂構造材として、硬化後に電子部品12に対して大きな接着力を発現する材料を選ぶとよい。例えば、エポキシ樹脂とシリカフィラーを混合させたものが主材の材料を用いる。
また、樹脂構造体10と電子部品12、貫通電極20および給電金属層22の接着力を向上するために、樹脂構造体10を形成する前に、電子部品12、貫通電極20および給電金属層22を清浄化する処理を行う。清浄化する処理としては、例えば、酸素プラズマアッシング処理を用いる。給電金属層22の表面に凹凸が形成されている(表面粗さが大きい)場合には、給電金属層22の表面に凹凸が形成されていない場合に比べて、アンカー効果によって給電金属層22と樹脂構造体10の密着力は高くなる。アンカー効果とは、材料表面の微細な凹凸に接着剤が木の根のように入り込んで硬化することで、材料表面と接着剤との密着力が向上する効果のことをいう。つまり、表面に凹凸がある給電金属層22の場合、当該凹凸に樹脂構造体10を構成する樹脂構造材が入り込んで硬化することにより、給電金属層22と樹脂構造体10の密着力が向上する。
次に、図4Fに示すように、給電金属層22を残して、支持体すなわち基板30および接着層31を除去する。支持体の除去は、接着層31および基板30を給電金属層22から剥離することにより除去する。
次に、給電金属層22上に配線パターン用レジストを形成する。このとき、貫通電極20と給電金属層22との接続部分が第1の配線22a、22bおよび22cとして残るように、配線パターン用レジストを形成するとよい。続けて、図4Gに示すように、第1の配線22a、22bおよび22cをパターニング形成する(第1の配線形成工程)。このとき、第1の配線22a、22bおよび22cが順テーパ形状となるように給電金属層22のエッチングを行う。エッチングの方法としては、例えばウェットエッチングを用いる。これにより、樹脂構造体10の第1の主面に対する第1の配線22aの側面の角度を、樹脂構造体10の第1の主面に対する第2の配線24aの側面の角度よりも大きく形成することができる。
その後、配線パターン用レジストを除去し、図4Gに示すように、第1の配線22a、22bおよび22cのパターニングが完成する。
このように、給電金属層22をパターニングして第1の配線22a、22bおよび22cを形成するため、電子部品内蔵基板1の製造工程を簡略化することができる。つまり、従来であれば給電金属層と第1の配線とを別々に設けるため、給電金属層を形成し剥離した後、新しく第1の配線を形成する必要があるが、本実施の形態にかかる製造方法では、給電金属層22を第1の配線22a、22bおよび22cとしてパターニング(再配線)するため、電子部品内蔵基板1の製造工程を簡略化することができる。
次に、電子部品12を支持体に仮固定するために用いられていた仮固定材33を電子部品12から剥離し、除去する。これにより、図4Hに示すように、電子部品12の天面は、樹脂構造体10の第1の主面から露出する。
次に、図4Iに示すように、第1の配線22a、22bおよび22cの少なくとも一部を覆うように、樹脂構造体10および第1の配線22a、22bおよび22cの上に層間絶縁層26を形成する(絶縁層形成工程)。層間絶縁層26を構成する材料としては、ポリイミド、ベンゾシクロブテン、ポリベンゾオキサゾール、フェノール系、シリコーン系などの樹脂を用いてもよい。これらの材料を、後に形成する第2の配線24a、24b、24c、24dおよび24eと交差する部分の第1の配線22a、22bおよび22cを覆うように塗布し、硬化することにより、層間絶縁層26を形成する。層間絶縁層26の厚さは、例えば5μm程度である。
次に、図4Jに示すように、第2の配線24a、24b、24c、24dおよび24eを形成する(第2の配線形成工程)。第2の配線24a、24b、24c、24dおよび24eの形成方法としては、例えば、セミアディティブ法を用いる。これにより、第2の配線24a、24b、24c、24dおよび24eの側面の角度は、樹脂構造体10の第1の主面に対する第1の配線22a、22bおよび22cの側面の角度よりも小さく形成される。第2の配線24a、24b、24c、24dおよび24eの厚さは、例えば5~10μm程度である。
セミアディティブ法で形成された第2の配線24a、24b、24c、24dおよび24eは、L/S=1μm程度の微細配線であり、また、アスペクト比10(例えば、線幅が1μm、厚みが10μm)程度の高アスペクト配線である。このように、第2の配線24a、24b、24c、24dおよび24eは、微細かつ高アスペクトの配線であるため、微細配線でありながら電気抵抗が低いという特徴を有している。なお、第2の配線24a、24b、24c、24dおよび24eは、スパッタ等他の方法により形成されてもよい。
なお、第2の配線24a、24b、24c、24dおよび24eの下方に形成されている第1の配線22a、22bおよび22cの幅方向の断面形状が上述したように順テーパ状になっている場合、第1の配線22a、22bおよび22cの上方に形成される第2の配線24a、24b、24c、24dおよび24eは、第1の配線22a、22bおよび22cの順テーパ状の形状に沿って屈曲が鈍角になるように形成される。したがって、第2の配線において熱応力が分散されるので、第2の配線が断線するのを抑制することができる。
また、第2の配線24a、24b、24c、24dおよび24eを構成する材料は、延性が高い材料を用いてもよい。第2の配線24a、24b、24c、24dおよび24eが延性材料で形成されていれば繰り返し熱応力が印加されても破断しないため、第2の配線24a、24b、24c、24dおよび24eにおいて、屈曲された部分での熱応力による断線を抑制することができる。
次に、第1の配線22a、22bおよび22cと第2の配線24a、24b、24c、24dおよび24eの上に、実装部品2をはんだ実装するときのはんだ実装用パッドを形成する。はんだ実装用パッドは、第1の配線22a、22bおよび22cと第2の配線24a、24b、24c、24dおよび24eの上に、はんだ接合用のアンダーバンプメタル層であるAu/Ni層(図示せず)を形成し、所定の形状にパターニングすることにより形成される。さらに、第1の配線22a、22bおよび22cと第2の配線24a、24b、24c、24dおよび24eの上および樹脂構造体10の上には、はんだの濡れ拡がりを防止する絶縁膜(図示せず)を形成してもよい。
次に、図4Kに示すように、上述したはんだ実装用パッド上に実装部品2を実装する。実装部品2は、バンプ3を介して第2の配線24a、24b、24c、24dおよび24eに接続される。なお、実装部品2は、第1の配線22a、22bおよび22cに接続されてもよい。
次に、図4Lに示すように、積層した実装部品2を封止する封止層4を形成する。封止層4を構成する材料としては、ポリイミド、ベンゾシクロブテン、ポリベンゾオキサゾール、フェノール系、シリコーン系などの樹脂を用いてもよい。これらの材料により電子部品内蔵基板1上に実装部品2を封止することにより、電子部品装置100が完成する。
次に、図4Mに示すように、貫通電極20の上に、アンダーバンプメタル層(図示せず)、はんだボール5を形成する。
さらに、図4Nに示すように、同一の樹脂構造体10に同時に形成された複数の電子部品装置100を個片化し、はんだボール5を介して実装基板であるモジュール基板50の上に実装する。
以上により、貫通電極20、電子部品12および14、第1の配線22a、22bおよび22c、第2の配線24a、24b、24c、24dおよび24eを有する電子部品内蔵基板1と、その上に実装された実装部品2との積層構造体である電子部品装置100を作成することができる。
[4.効果等]
以上、本実施の形態に係る電子部品内蔵基板1および電子部品装置100、および、その製造方法によると、給電金属層22を第1の配線22a、22bおよび22cとしてパターニング(再配線)するため、電子部品内蔵基板1における配線の製造工程を簡略化することができる。また、給電金属層22を用いて電界めっき工法により貫通電極20を形成するため、給電金属層22と貫通電極20との接合を、高強度で低抵抗な接合とすることができる。したがって、給電金属層22をパターニングして形成された第1の配線22a、22bおよび22cと貫通電極20とは剥離しにくく、かつ、良好な高周波伝送特性を得ることができるため、配線が剥離しにくい電子部品内蔵基板1および電子部品装置100を提供することができる。
以上、本実施の形態に係る電子部品内蔵基板1および電子部品装置100、および、その製造方法によると、給電金属層22を第1の配線22a、22bおよび22cとしてパターニング(再配線)するため、電子部品内蔵基板1における配線の製造工程を簡略化することができる。また、給電金属層22を用いて電界めっき工法により貫通電極20を形成するため、給電金属層22と貫通電極20との接合を、高強度で低抵抗な接合とすることができる。したがって、給電金属層22をパターニングして形成された第1の配線22a、22bおよび22cと貫通電極20とは剥離しにくく、かつ、良好な高周波伝送特性を得ることができるため、配線が剥離しにくい電子部品内蔵基板1および電子部品装置100を提供することができる。
また、第1の配線22aの表面を粗化することで、配線材料と層間絶縁層26との接触表面積は増加し、かつ、アンカー効果により密着性がよくなる。これにより、第1の配線22aは、層間絶縁層26との密着性がよくなる。そのため、電子部品内蔵基板1において、第1の配線22aと層間絶縁層26とが剥離するのを抑制することができる。
なお、電子部品装置100は、図4Nに示した実装部品2とモジュール基板50との間に、複数の電子部品内蔵基板1が積層された構成であってもよい。例えば、図5に示すように、実装部品2とモジュール基板50との間に2つの電子部品内蔵基板1が積層され、はんだボール5を介して実装部品2、2つの電子部品内蔵基板1、モジュール基板50が電気的に接続されていてもよい。
(変形例)
ここで、実施の形態の変形例について説明する。なお、第1の配線22a、22bおよび22cは同一の構成であるため、以下では第1の配線22aを例として説明する。また、第2の配線24a、24b、24c、24dおよび24eは同一の構成であるため、以下では、第2の配線24aを例として説明する。
ここで、実施の形態の変形例について説明する。なお、第1の配線22a、22bおよび22cは同一の構成であるため、以下では第1の配線22aを例として説明する。また、第2の配線24a、24b、24c、24dおよび24eは同一の構成であるため、以下では、第2の配線24aを例として説明する。
第1の配線22aは、層間絶縁層26との密着性を向上するためには、層間絶縁層26側の表面を粗化しておくのがよい。また、第1の配線22aの高周波の伝送特性を確保するためには、表皮効果を考慮して、高周波の伝送特性への影響の大きい配線幅の広い樹脂構造体10側の表面の粗さを小さくしておくとよい。したがって、上述した電子部品内蔵基板1における第1の配線22aは、層間絶縁層26側の表面が、樹脂構造体10側の表面よりも粗化されていてもよい。
図6に示すように、第1の配線22aは、図3Bに示した第2の配線24aの表面と比べて、粗化されている。例えば、第1の配線22aは、上述したように箔状の給電金属層22をパターニングしたものである。したがって、給電金属層22と樹脂構造体10との密着性を向上するため、製造工程において、給電金属層22を樹脂構造体10の上に配置する前に、給電金属層22の両面をあらかじめ粗化してもよい。これにより、第1の配線22aは、層間絶縁層26との密着性が向上するだけでなく、樹脂構造体10との密着性も向上する。したがって、より配線が剥離しにくい電子部品内蔵基板等を提供することができる。
なお、第1の配線22aにおいて、層間絶縁層26と接触する表面または樹脂構造体10と接触する表面は、粗化されていない構成としてもよい。この場合には、第1の配線22aを伝送する高周波伝送特性の劣化を抑制することができる。
(実施の形態2)
次に、実施の形態2について、図7を用いて説明する。図7は、本実施の形態に係る通信モジュール101の一例を示す回路図である。
次に、実施の形態2について、図7を用いて説明する。図7は、本実施の形態に係る通信モジュール101の一例を示す回路図である。
上述した実施の形態1および変形例に示した電子部品内蔵基板1および電子部品装置100は、通信モジュール101を構成する電子部品内蔵基板1および電子部品装置100として使用してもよい。
図7に示すように、通信モジュール101では、アンテナANTにマルチプレクサ102が接続されている。マルチプレクサ102には、カプラー103、107および111が接続されている。カプラー103には、スイッチ104を介して、デュプレクサ105および106が接続されている。カプラー107には、スイッチ108を介してデュプレクサ109および110が接続されている。カプラー111には、スイッチ112を介してデュプレクサ113と、弾性表面波フィルタ114および115とが接続されている。
通信モジュール101は、例えば、携帯電話機等に用いられるRFモジュールである。このような多数のスイッチやデュプレクサ、及びフィルタなどを含む通信モジュールに、上述した電子部品装置100を好適に用いることができる。
(その他の実施の形態など)
以上、本発明の実施の形態に係る電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュールについて、実施の形態を挙げて説明したが、本発明に係る電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュールは、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記電子部品内蔵基板、電子部品装置及び通信モジュールを内蔵した各種機器、上記電子部品内蔵基板の製造方法を含む製造方法も本発明に含まれる。
以上、本発明の実施の形態に係る電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュールについて、実施の形態を挙げて説明したが、本発明に係る電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュールは、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記電子部品内蔵基板、電子部品装置及び通信モジュールを内蔵した各種機器、上記電子部品内蔵基板の製造方法を含む製造方法も本発明に含まれる。
例えば、上記実施の形態に係る部品内蔵基板において、電子部品は、フィルタ等の高周波回路部品、インダクタ、コンデンサ等の電子部品としてもよい。また、高周波回路部品として、弾性波フィルタ、圧電共振子、積層コンデンサなどの電子部品、モジュール部品を用いてもよい。
また、樹脂構造体は、エポキシ樹脂やアクリル樹脂などの合成樹脂で構成されていてもよいし、エポキシ樹脂などの合成樹脂にシリカやアルミナなどの無機フィラーを添加したものであってもよい。
また、給電金属層、第1の配線、第2の配線および貫通電極は、銅などの金属、合金によって構成されていてもよい。第1の配線、第2の配線および貫通電極は、同一の材料で構成されていてもよいし、異なる材料で構成されていてもよい。また、第1の配線を構成する給電金属層は、箔状のものであってもよい。
また、層間絶縁層は、例えば、ポリイミド、ベンゾシクロブテン、ポリベンゾオキサゾール、フェノール系、シリコーン系などの樹脂により構成されていてもよいし、これらの樹脂に限らず、他の樹脂または絶縁性を有する材料で構成されていればよい。
また、第1の配線の線幅方向の断面形状は、いわゆる順テーパ形状であれば、第1の配線の側面の樹脂構造体の表面に対する角度は、適宜変更してもよい。
本発明は、電子部品が内蔵されたスイッチ、デュプレクサ、及びフィルタなどを含む通信モジュール、例えば、携帯電話機等に用いられるRFモジュール等に利用できる。
1 電子部品内蔵基板
2 実装部品
3 バンプ
4 封止層
5、6 はんだボール
10 樹脂構造体
12、14 電子部品
13a、13b、13c、13d、15a、15b、15c、15d 接続端子
20 貫通電極(電極)
22 給電金属層(給電層)
22a、22b、22c 第1の配線
24a、24b、24c、24d、24e 第2の配線
26 層間絶縁層(絶縁層)
30 基板(基台)
31 接着層
32 レジスト(マスク)
33 仮固定材
60 モジュール基板
100 電子部品装置
101 通信モジュール
102 マルチプレクサ
103、107、111 カプラー
104、108、112 スイッチ
105、106、109、110、113 デュプレクサ
114、115 弾性表面波フィルタ
2 実装部品
3 バンプ
4 封止層
5、6 はんだボール
10 樹脂構造体
12、14 電子部品
13a、13b、13c、13d、15a、15b、15c、15d 接続端子
20 貫通電極(電極)
22 給電金属層(給電層)
22a、22b、22c 第1の配線
24a、24b、24c、24d、24e 第2の配線
26 層間絶縁層(絶縁層)
30 基板(基台)
31 接着層
32 レジスト(マスク)
33 仮固定材
60 モジュール基板
100 電子部品装置
101 通信モジュール
102 マルチプレクサ
103、107、111 カプラー
104、108、112 スイッチ
105、106、109、110、113 デュプレクサ
114、115 弾性表面波フィルタ
Claims (10)
- 電子部品を内蔵する電子部品内蔵基板の製造方法であって、
基台上に給電層を形成する給電層形成工程と、
前記給電層上に、前記給電層と接続する所定のパターンを有する電極を、電界めっき法により形成する電極形成工程と、
前記給電層の前記電極が形成された面の上方に、前記電子部品を配置する電子部品配置工程と、
前記電子部品を前記給電層の上に封止する封止工程と、
前記基台を剥離し、前記給電層をパターニングして第1の配線を形成する第1の配線形成工程と、
前記第1の配線の一部を覆うように絶縁層を形成する絶縁層形成工程と、
前記第1の配線の一部と前記絶縁層上で交差するように、少なくとも前記第1の配線の一部および前記絶縁層の一部の上に第2の配線を形成する第2の配線形成工程とを含む、
電子部品内蔵基板の製造方法。 - 前記第1の配線形成工程において、前記第1の配線をウェットエッチングによりパターニングする、
請求項1に記載の電子部品内蔵基板の製造方法。 - 電子部品と、
前記電子部品の一方の主面が露出する状態で、前記電子部品を内蔵する樹脂構造体と、
前記樹脂構造体の両面を貫通する貫通電極と、
前記樹脂構造体の表面に形成され、前記貫通電極と接続された第1の配線と、
前記第1の配線の一部を覆う位置に配置された絶縁層と、
少なくとも前記第1の配線の一部と交差するように前記第1の配線および前記絶縁層の上方に形成された第2の配線と、を備え、
前記第1の配線の前記絶縁層側の表面は、粗化されている、
電子部品内蔵基板。 - 前記第2の配線は、前記第1の配線よりも高い延性を有する、
請求項3に記載の電子部品内蔵基板。 - 前記第1の配線の側面における、前記第1の配線と接触する前記樹脂構造体の表面に対する角度は、前記第1の配線の前記樹脂構造体側の面における線幅が、前記第1の配線の前記絶縁層側の面における線幅よりも大きくなる角度である、
請求項3または4に記載の電子部品内蔵基板。 - 前記第1の配線と前記第2の配線とが交差する少なくとも1の位置において、前記第1の配線と前記第2の配線の線幅方向の断面形状は、
前記第1の配線の厚さに対する、前記第1の配線における前記樹脂構造体側の面における線幅と前記絶縁層側の面における線幅の差の比が、前記第2の配線の厚さに対する、前記第2の配線の前記樹脂構造体側の面における線幅と前記絶縁層側の面における線幅の差の比よりも大きい形状である、
請求項3~5のいずれか1項に記載の電子部品内蔵基板。 - 前記第1の配線において、前記絶縁層側の表面は、前記樹脂構造体側の表面よりも粗化されている、
請求項3~6のいずれか1項に記載の電子部品内蔵基板。 - 実装基板と、
前記実装基板上に実装された請求項3~7のいずれか1項に記載の電子部品内蔵基板と、
前記電子部品内蔵基板上に実装された実装部品とを備える、
電子部品装置。 - 前記電子部品内蔵基板を複数有し、前記実装基板と前記実装部品との間に複数の前記電子部品内蔵基板が積層されている、
請求項8に記載の電子部品装置。 - 請求項8または9に記載の電子部品装置を高周波素子として備える、
通信モジュール。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020066490A1 (ja) * | 2018-09-28 | 2020-04-02 | 株式会社村田製作所 | 積層体および積層体の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113196469B (zh) * | 2018-12-21 | 2024-03-29 | 株式会社村田制作所 | 电子部件模块的制造方法及电子部件模块 |
| CN114999925B (zh) * | 2021-03-02 | 2025-05-09 | 华泰电子股份有限公司 | 电子封装件及其制作方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221192A (ja) * | 1986-03-24 | 1987-09-29 | 三菱電機株式会社 | 厚膜回路基板 |
| JPH02284499A (ja) * | 1989-04-25 | 1990-11-21 | Toyobo Co Ltd | 部分多層セラミックプリント配線板 |
| JP2005057026A (ja) * | 2003-08-04 | 2005-03-03 | Toppan Printing Co Ltd | 配線基板及びその製造方法 |
| JP2005310954A (ja) * | 2004-04-20 | 2005-11-04 | Nec Corp | 半導体パッケージとその製造方法 |
| JP2006523375A (ja) * | 2003-04-01 | 2006-10-12 | イムベラ エレクトロニクス オサケユキチュア | 電子モジュールの製造方法及び電子モジュール |
| JP2008187021A (ja) * | 2007-01-30 | 2008-08-14 | Seiko Epson Corp | 半導体装置及び電子デバイス、並びに、それらの製造方法 |
| JP2015106671A (ja) * | 2013-12-02 | 2015-06-08 | 富士通株式会社 | 半導体装置、半導体装置の製造方法、基板及び基板の製造方法 |
| JP2016532304A (ja) * | 2013-09-06 | 2016-10-13 | チャン ユチュン | 液体ガラスの応用 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007043639A1 (ja) * | 2005-10-14 | 2007-04-19 | Fujikura Ltd. | プリント配線基板及びプリント配線基板の製造方法 |
| CN102098876B (zh) * | 2006-04-27 | 2014-04-09 | 日本电气株式会社 | 用于电路基板的制造工艺 |
| US7781877B2 (en) * | 2007-08-07 | 2010-08-24 | Micron Technology, Inc. | Packaged integrated circuit devices with through-body conductive vias, and methods of making same |
| JP5120446B2 (ja) * | 2008-03-19 | 2013-01-16 | 株式会社村田製作所 | 弾性表面波装置 |
| JP5106460B2 (ja) * | 2009-03-26 | 2012-12-26 | 新光電気工業株式会社 | 半導体装置及びその製造方法、並びに電子装置 |
| KR102595276B1 (ko) * | 2016-01-14 | 2023-10-31 | 삼성전자주식회사 | 반도체 패키지 |
| US9831148B2 (en) * | 2016-03-11 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out package including voltage regulators and methods forming same |
| WO2018003391A1 (ja) * | 2016-06-29 | 2018-01-04 | 株式会社村田製作所 | 部品内蔵基板及びその製造方法、並びに高周波モジュール |
| CN109844935B (zh) * | 2016-10-28 | 2023-01-06 | 株式会社村田制作所 | 电子部件装置 |
| US10204889B2 (en) * | 2016-11-28 | 2019-02-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of forming thereof |
| WO2019004266A1 (ja) * | 2017-06-30 | 2019-01-03 | 株式会社村田製作所 | 電子部品モジュール |
| CN112740382B (zh) * | 2018-09-28 | 2024-06-21 | 株式会社村田制作所 | 层叠体及层叠体的制造方法 |
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2017
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2019
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221192A (ja) * | 1986-03-24 | 1987-09-29 | 三菱電機株式会社 | 厚膜回路基板 |
| JPH02284499A (ja) * | 1989-04-25 | 1990-11-21 | Toyobo Co Ltd | 部分多層セラミックプリント配線板 |
| JP2006523375A (ja) * | 2003-04-01 | 2006-10-12 | イムベラ エレクトロニクス オサケユキチュア | 電子モジュールの製造方法及び電子モジュール |
| JP2005057026A (ja) * | 2003-08-04 | 2005-03-03 | Toppan Printing Co Ltd | 配線基板及びその製造方法 |
| JP2005310954A (ja) * | 2004-04-20 | 2005-11-04 | Nec Corp | 半導体パッケージとその製造方法 |
| JP2008187021A (ja) * | 2007-01-30 | 2008-08-14 | Seiko Epson Corp | 半導体装置及び電子デバイス、並びに、それらの製造方法 |
| JP2016532304A (ja) * | 2013-09-06 | 2016-10-13 | チャン ユチュン | 液体ガラスの応用 |
| JP2015106671A (ja) * | 2013-12-02 | 2015-06-08 | 富士通株式会社 | 半導体装置、半導体装置の製造方法、基板及び基板の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020066490A1 (ja) * | 2018-09-28 | 2020-04-02 | 株式会社村田製作所 | 積層体および積層体の製造方法 |
| CN112740382A (zh) * | 2018-09-28 | 2021-04-30 | 株式会社村田制作所 | 层叠体及层叠体的制造方法 |
| US12002779B2 (en) | 2018-09-28 | 2024-06-04 | Murata Manufacturing Co., Ltd. | Multilayer body and method of manufacturing the same |
Also Published As
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 17883263 Country of ref document: EP Kind code of ref document: A1 |
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| ENP | Entry into the national phase |
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| NENP | Non-entry into the national phase |
Ref country code: DE |
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| 122 | Ep: pct application non-entry in european phase |
Ref document number: 17883263 Country of ref document: EP Kind code of ref document: A1 |