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WO2018109320A1 - Electronic device comprising an insulating trench and method for the production of same - Google Patents

Electronic device comprising an insulating trench and method for the production of same Download PDF

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WO2018109320A1
WO2018109320A1 PCT/FR2017/053421 FR2017053421W WO2018109320A1 WO 2018109320 A1 WO2018109320 A1 WO 2018109320A1 FR 2017053421 W FR2017053421 W FR 2017053421W WO 2018109320 A1 WO2018109320 A1 WO 2018109320A1
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WO
WIPO (PCT)
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substrate
face
layer
insulating layer
electronic device
Prior art date
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Ceased
Application number
PCT/FR2017/053421
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French (fr)
Inventor
Thomas LACAVE
Philippe Gilet
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Aledia
Original Assignee
Aledia
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aledia filed Critical Aledia
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Priority to US16/468,575 priority patent/US20190333802A1/en
Publication of WO2018109320A1 publication Critical patent/WO2018109320A1/en
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Ceased legal-status Critical Current

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    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00

Definitions

  • the present invention generally relates to electronic devices and methods of making them.
  • optoelectronic devices are meant devices adapted to perform the conversion of an electrical signal into an electromagnetic radiation or vice versa, and in particular devices dedicated to the detection, measurement or emission of electromagnetic radiation or devices dedicated to photovoltaic applications.
  • Optoelectronic devices may comprise optoelectronic components, for example diodes electroluminescent, formed on the semiconductor substrate.
  • the electrical isolation trenches may be formed in the substrate to electrically isolate a portion of the substrate for each optoelectronic component.
  • FIG. 1 is a partial schematic cross-sectional view of an example of an electronic circuit 5 comprising a semiconductor substrate 10 having an upper face 12 and a lower face 13 and comprising an electrical isolation trench 14 which delimits two portions 16 and 18 of the substrate 10.
  • the trench 14 extends in the substrate 10 from the face 12 to the face 13.
  • the trench 14 comprises side walls 20.
  • An electrically insulating layer 24 covers the side walls 20 of the trench 14.
  • the electronic circuit 5 may further comprise, on the face 12, a layer 30 of a material facilitating the formation of optoelectronic components, not shown.
  • the layer 30 may be conductive and is in this case open at the trench 14.
  • the electronic circuit 5 may further comprise an electrically insulating layer or a stack of electrically insulating layers covering the face 12 and / or the face 13 and the trench 14.
  • two electrically insulating layers 32 are shown, 34 being shown by way of example in FIG. 1 on the side of the face 12 and an insulating layer 35 on the side of the face 13, for example on the contact of the face 13.
  • Electrically conductive pads, not shown, may be provided on the insulating layer 35 and through the insulating layer 35 in contact with the portions 16 and 18 of the substrate 10.
  • the lateral walls 20 may be substantially parallel as shown in FIG. 1.
  • Lateral dimension L, also called the width, of the trench 14 is called the distance between the two lateral walls 20.
  • the side walls 20 may to be substantially inclined relative to each other, the side walls 20 approaching for example one of the other away from the face 12.
  • the width L of the trench 14 corresponds to the distance average separating the two side walls.
  • P is the thickness of the substrate 10, that is to say the distance between the faces 12 and 13, which corresponds substantially to the depth of the trench 14 obtained after a step of thinning the substrate 10.
  • E is the thickness of the insulating layer 24.
  • the insulating layer 24 may have a substantially constant thickness. Alternatively, the thickness of the insulating layer 24 may not be constant. In this case, the thickness E corresponds to the minimum thickness of the insulating layer 24.
  • the width L and the thickness E are determined as a function of the desired voltage withstand for the trench 14, that is to say the minimum voltage, called breakdown voltage, applied between the portions 16 and 18 of the substrate 10. level of the surface 12 for which the trench 14 becomes electrically conductive.
  • the dimensions L and E are generally determined by simulation.
  • the actually measured breakdown voltage may be less than the breakdown voltage provided by simulation.
  • An object of an embodiment is to provide an electronic circuit comprising electric insulation trenches overcoming all or part of the disadvantages of existing trenches.
  • Another object of an embodiment is that the breakdown voltage of electrical insulation trenches is increased.
  • Another object of an embodiment is that the method of manufacturing electric insulation trenches comprises a reduced number of additional steps compared to a conventional electrical insulation trench manufacturing method. Another object of an embodiment is that the electric insulation trenches do not form curved areas or depressions on the upper face of the substrate.
  • an embodiment provides an electronic device comprising a semiconductor substrate having opposite first and second faces and comprising an electrical isolation trench extending into the substrate from the first face to the second face, the trench of electrical insulation comprising sidewalls, an electrically insulating layer covering the sidewalls and a core of a filler material separated from the substrate by the insulating layer and comprising an electrically insulating portion extending into the substrate from the first side and overlying the core .
  • the first face is flat at the location of the electrical isolation trench.
  • the insulating portion is a thermal oxide.
  • the insulating portion is made of silicon oxide.
  • the filling material is polycrystalline silicon.
  • the electrically insulating portion extends laterally in the substrate relative to the remainder of the electrical insulation trench.
  • the device comprises at least first and second optoelectronic components adapted to emit electromagnetic radiation or to absorb electromagnetic radiation, the first optoelectronic component resting on a first portion of the substrate and the second optoelectronic component relying on a second portion of the substrate, the electrical isolation trench separating the first portion from the second portion.
  • An embodiment also provides a method of manufacturing an electronic device, as defined above, comprising the following steps: (a) forming a first opening in the substrate from the first face;
  • the step comprises a thermal oxidation step.
  • step (d) comprises a thermal oxidation step.
  • step (d) comprises a step of chemical vapor deposition followed by a thermal annealing step at more than 500 ° C.
  • the method further comprises a step (e) of etching the parts of the layer of the material of the electrically insulating layer and the layer of the filler material present on the first face.
  • step (e) is performed before step (d).
  • step (d) is performed before step (e).
  • the method further comprises forming, prior to step (d), a second opening in the layer of electrically insulating layer material, the layer of filler material on the first side. and the substrate at the location of the insulating portion.
  • FIG. 1, previously described, is a sectional, partial and schematic view of an example of an electronic circuit comprising an electric insulation trench;
  • FIGS 2 and 3 are partial sectional and schematic views of embodiments of an electronic circuit comprising an electrical isolation trench
  • FIGS. 4A to 4G are sectional, partial and schematic views of structures obtained at successive stages of an embodiment of a method of manufacturing the electrical isolation trench of the electronic circuit of FIG. 2;
  • FIGS. 5A to 5C are sectional, partial and schematic views of structures obtained at successive stages of another embodiment of a method of manufacturing the electrical isolation trench of the electronic circuit of FIG. 2;
  • FIGS. 6A and 6B are sectional, partial and schematic views of structures obtained at successive stages of another embodiment of a method for manufacturing the electrical insulation trench of the electronic circuit of FIG. 2.
  • the inventors have demonstrated that, for the electric insulation trench structure 14 shown in FIG. 1, an electric arc tends to form in a privileged manner in the event of breakdown between the portion 16 or 18 and the core 26 through the insulating layer 32 at the top of the insulating layer 24.
  • the insulating layer 32 is generally an electrically insulating material having less good electronic properties than the electrically insulating material forming the insulating layer 24, in particular because of the manufacturing process of these insulating layers.
  • the geometry of the device causes peak effects (electrostatic field amplitude locally higher than elsewhere) that promote the formation of arcing in case of breakdown between the portion 16 or 18 and the heart 26 to through the insulating layer 32 at the top of the insulating layer 24.
  • One embodiment provides for increasing the electrical isolation at the top of the electrical isolation trench to prevent the formation of an electric arc in this area. This makes it possible to increase the breakdown voltage of the electrical isolation trench and thus the maximum voltage of the electronic circuit.
  • FIG. 2 represents an embodiment of an electronic circuit 40 comprising an electrical isolation trench 42.
  • the trench 42 comprises all the elements of the trench 14 shown in FIG. 1 and further comprises an insulating buried portion. electrically 44 which extends in the substrate 10 from the face 12 to a depth P 'less than the depth P of the trench 42 and which covers the insulating layer 24 and the core 26.
  • the width L of the trench 42 corresponds to the width, as defined previously for the trench 14, the trench 42 in the absence of the insulating portion 44.
  • the insulating portion 44 protrudes laterally from each side of the trench 42 of an overtaking 0.
  • the face 12 is substantially flat at the trench 42 and the upper surface of the insulating portion 44 is substantially coplanar with the face 12.
  • the insulating portion 44 does not form a curved area or hollow on the face 12. This facilitates performing the subsequent steps of the method of manufacturing the electronic circuit 40, especially insofar as subsequent layers deposition steps will be performed on a substantially planar surface.
  • FIG. 3 represents an embodiment of an electronic circuit 45 comprising all the elements of the electronic circuit 40, with the difference that the insulating portion 44 covers only the core 26, the insulating layer 24 extending to the The width L 'of the insulating portion 44 then corresponds substantially to the lateral dimension of the core 26.
  • the substrate 10 may correspond to a one-piece structure or correspond to a layer covering a support made of another material.
  • the substrate 10 is preferably a semiconductor substrate, for example a substrate made of silicon, germanium, silicon carbide, a compound III-V, such as GaN or GaAs, or a ZnO substrate.
  • the substrate 10 is a monocrystalline silicon substrate.
  • it is a semiconductor substrate compatible with the manufacturing processes implemented in microelectronics.
  • the substrate 10 may correspond to a multilayer structure of silicon on insulator type, also called SOI (acronym for Silicon On Insulator).
  • the substrate 10 may correspond to a BSOI (Bonded Silicon On Insulator) structure.
  • the substrate 10 may correspond to a stack of several silicon layers having different concentrations of dopants, for example type P.
  • the thickness of the substrate 10 of the electronic circuit 45, obtained at the end of the manufacturing process of the electronic circuit 45, which, as is described in more detail below, comprises a thinning step, may be included between 2 ym and 150 ym.
  • the substrate 10 may be heavily doped, weakly doped or undoped.
  • the semiconductor substrate 10 may be doped so as to lower the electrical resistivity to a resistivity close to that of the metals, preferably less than a few mohm.cm.
  • Substrate 10 is, for example, a heavily doped substrate with a dopant concentration of between 5 * 10 -3 atoms / cm 2 and 2 * 10 0 atoms / cm 2.
  • the substrate is weakly doped with a first type of conductivity, for example with a dopant concentration of less than or equal to 5 * 10 -3 atoms / cm 3, preferably substantially equal to 10 -3 atoms / cm 3
  • a doped region of the first type of conductivity or a second type of conductivity, opposite to the first type, more strongly doped than the substrate may be provided which extends in the substrate 10 from the face 12.
  • P type dopants are boron (B) or indium (In)
  • examples of N type dopants are phosphorus (P), arsenic (As), or antimony (Sb).
  • the layer 30 may be of a material promoting the growth of unrepresented semiconductor elements.
  • the layer 30 may correspond to a single layer or to a stack of at least two layers.
  • the layer 30 comprises a nitride, a carbide or a boride of a transition metal of column IV, V or VI of the periodic table of the elements or a combination of these compounds.
  • the layer 30 may be at least partly made of aluminum nitride (AlN), aluminum oxide (Al 2 O 3), boron (B), boron nitride (BN), titanium ( Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), hafnium (Hf), hafnium nitride (HfN), niobium (Nb), niobium nitride (NbN), zirconium (Zr), zirconium borate (ZrE> 2), zirconium nitride (ZrN), silicon carbide (SiC), nitride and tantalum carbide (TaCN), or magnesium nitride in the form Mg x Ny, where x is approximately equal to 3 and y is approximately equal to 2, for example magnesium nitride in the form Mg3 2.
  • AlN aluminum nitride
  • Al 2 O 3 aluminum oxide
  • the layer 30 may be doped with the same type of conductivity as the substrate 10.
  • the layer 30a for example, a thickness of between 1 nm and 300 nm, preferably between 10 nm and 60 nm.
  • the layer 30 may be replaced by pads having a monolayer or multilayer structure, resting on the face 12 of the substrate 10, each semiconductor element resting on one of the pads.
  • Each insulating layer 32, 34 of the stack of insulating layers may be of a dielectric material, for example silicon oxide (SiO 2), silicon nitride (Si x Ny, where x is approximately equal to 3 and y is about equal to 4, for example S13N4), silicon oxynitride (in particular of general formula SiO x Ny, for example S12O 2), hafnium oxide (HfO2) or diamond.
  • the thickness of the stack of insulating layers 32, 34 is between 25 nm and 2 ⁇ m, for example equal to about 150 nm.
  • Each insulating layer 32, 34 may be formed by a deposition process, in particular a Chemical Vapor Deposition (CVD) method, in particular a plasma-assisted chemical vapor deposition method or PECVD ( English acronym for Plasma-Enhanced Chemical Vapor Deposition), for example at temperatures between 200 ° C and 450 ° C, or a chemical vapor deposition process performed at subatmospheric pressure or SACVD (acronym for Subatmospheric Chemical Vapor Deposition).
  • CVD Chemical Vapor Deposition
  • PECVD plasma-assisted chemical vapor deposition
  • SACVD subatmospheric Pressure
  • the insulating layer 35 may be of a dielectric material, for example silicon oxide (SiO 2), silicon nitride (Si x Ny, where x is approximately equal to 3 and y is approximately equal to 4, for example S13N4) , silicon oxynitride (In particular of the general formula SiO x Ny, for example S12ON2), hafnium oxide (HfC4), diamond or an electrically insulating polymer.
  • the insulating layer 35 may be formed by the methods previously described for layers 32 and 34.
  • the insulating layer 24 of the trench 42 may be of a dielectric material, for example silicon oxide (SiO 2), silicon nitride (Si x Ny, where x is approximately equal to 3 and y is approximately equal to 4, example of S13N4), silicon oxynitride (in particular of general formula SiO x Ny, for example S12ON2), hafnium oxide (HfO2) or diamond.
  • the insulating layer 24 is made of silicon oxide.
  • the insulating layer 24 is made of thermal silicon oxide.
  • the insulating layer 24 may be formed by a deposition process, in particular a CVD type process, in particular by PECVD type deposition, for example at temperatures of between 200 ° C.
  • the insulating layer 24 may be formed by thermal oxidation, especially at temperatures between 900 ° C and 1100 ° C. Dry or wet thermal oxidation processes may be used. Preferably, the insulating layer 24 is formed by thermal oxidation.
  • the insulating portion 44 of the trench 42 may be of a dielectric material, for example silicon oxide (SiO 2), silicon nitride (Si x Ny, where x is approximately equal to 3 and y is approximately equal to 4, example of S13N4), silicon oxynitride
  • the insulating portion 44 is made of silicon oxide.
  • the insulating portion 44 is made of thermal silicon oxide.
  • the insulating portion 44 may be formed by a deposition process, in particular a method of the chemical vapor deposition (CVD) type, in particular by plasma-assisted chemical vapor deposition or PECVD (English acronym for Plasma-Enhanced Chemical Vapor Deposition), for example at temperatures between 200 ° C and 450 ° C.
  • the insulating portion 44 may be formed by thermal oxidation, especially at temperatures between 900 ° C and 1100 ° C. Dry or wet thermal oxidation processes may be used.
  • the insulating portion 44 is formed by thermal oxidation.
  • the insulating portion 44 is formed by depositing a layer of SiO 2 followed by annealing at high temperature (for example between 700 ° C. and 1000 ° C.) in order to densify the oxide. This advantageously makes it possible to avoid the diffusion of dopants from the substrate 10 and the core 26 into the insulating portion 44 which could reduce the tensile strength of the insulating portion 44.
  • the core 26 is preferably made of a semiconductor material, for example silicon, germanium, silicon carbide, a compound III-V, such as GaN or GaAs, or a compound II-VI such as ZnO.
  • the core 26 is polycrystalline silicon.
  • it is a material compatible with the manufacturing processes used in microelectronics.
  • the core 26 may correspond to a multilayer structure of different semiconductor materials.
  • the core 26 may be heavily doped, weakly doped or undoped.
  • the width L of the trench 42 varies from 0.5 ⁇ m to 10 ⁇ m and preferably from 2 ⁇ m to 4 ⁇ m.
  • the thickness E of the insulating layer 24 varies from 50 nm to 1000 nm.
  • the thickness P of the substrate 10 after thinning varies from 2 ⁇ m to 150 ⁇ m.
  • the aspect ratio P / L may be between 1 and 40, for example equal to about 25.
  • the depth P 'of the insulating portion 44 varies from 50 nm to 1000 nm. In the embodiment shown in FIG.
  • the lateral width L 'of the insulating portion 44 may be greater than or equal to the width L of the trench 42.
  • the overshoot O of the insulating portion 44 of each side relative to the remainder of the trench 42 varies from 0 to 5 ⁇ m.
  • the lateral width L 'of the insulating portion 44 is smaller than the width L of the trench 42.
  • FIGS. 4A to 4G are sectional, partial and schematic views of structures obtained at successive stages of an embodiment of a method of manufacturing the electrical isolation trench 42 of the electronic circuit 40 of FIG. 2 .
  • FIG. 4A shows the structure obtained after the formation of an opening 50 extending in the substrate 10 from the face 12 to the desired location of the trench 42, the depth and the width of the opening 50 being chosen according to desired dimensions of the trench and methods used.
  • the aperture 50 may be formed by photolithography steps, including depositing a resin layer on the face 12, forming an aperture in the resin layer at the desired location of the aperture 50, the etching the opening 50 in the substrate 10 in the extension of the opening formed in the resin layer and the removal of the resin layer.
  • the opening 50 may be formed by dry etching. It is possible, if necessary, to provide for the formation of a hard mask before the lithography steps.
  • FIG. 4B represents the structure obtained after the formation of an insulating layer 52, for example by a thermal oxidation step, on the face 12 and in the opening 50.
  • the thermal oxidation process involves the transformation of a part of the substrate 10 into an oxide and thus a displacement of the face 12.
  • FIG. 4C represents the structure obtained after the deposition on the entire structure of a layer 54 of the filling material covering the face 12 and filling substantially completely the opening 50.
  • FIG. 4D shows the structure obtained after the removal of the materials above the face 12 to keep only the insulating layer 24 and the core 26.
  • the withdrawal step can include a chemical mechanical polishing step (CMP) of insulating layer 52 and layer of fill material 54 to face 12.
  • CMP chemical mechanical polishing step
  • FIG. 4E shows the structure obtained after the formation of an opening 58 extending in the substrate 10 from the face 12 to the desired location of the portion 44, the depth and width of the opening 58 being slightly less than the desired width L 'and depth P' of the portion 44.
  • the aperture 58 may be formed by photolithography steps, comprising depositing a layer of resin on the face 12, forming an opening in the resin layer on the desired location of the opening 58, the etching of the opening 58 in the substrate 10 in the extension of the opening formed in the resin layer and the removal of the resin layer.
  • the opening 58 may be formed by dry etching.
  • the etching rate of the material composing the substrate 10 may be different from the etching rate of the material constituting the insulating layer 52 and also different from the etching rate of the filling material. As a result, the bottom of the opening 58 may not be flat.
  • FIG. 4F represents the structure obtained after the formation of an insulating layer 60, for example a chemical vapor deposition process of the PECVD or SACVD type. However, other CVD deposition methods can be implemented.
  • a thermal oxidation step on the face 12 and in the opening 58 can be implemented.
  • the thermal oxidation step is carried out for example between 900 ° C. and 1100 ° C. During the thermal oxidation step, there is no oxide growth at the end of the insulating layer
  • FIG. 4G shows the structure obtained after the etching of the parts of the insulating layer 60 outside the opening 58 to keep only the insulating portion 44.
  • the etching step may comprise a step of electrochemical polishing of the insulating layer 60 to the face 12.
  • the method comprises at least subsequent steps of forming the layers 30, 32, 34, a step of forming the optoelectronic components, a step of thinning the substrate 10 on the side of the face opposite to the face 12, the thickness of the substrate 10 being reduced at least until reaching the insulating layer 24 and a step of forming the layer 35 and possibly contact pads through the layer 35.
  • FIGS. 5A to 5C are sectional, partial and schematic views of structures obtained at successive stages of another embodiment of a method of manufacturing the electrical isolation trench 42 of the electronic circuit 40 of FIG. 2.
  • FIG. 5A shows the structure obtained after the formation of an opening 62 extending in the insulating layer 52, in the layer of filling material 54 and in the substrate 10.
  • the width and the depth of the opening 62 in the substrate 10 being slightly smaller than the desired dimensions of the insulating portion 44.
  • the aperture 62 may be formed by photolithography steps including depositing a layer of resin on the layer of fill material 54, forming an aperture in the resin layer at the desired location of the opening 62, etching the opening 62 in the extension of the opening formed in the resin layer and removing the resin layer.
  • the opening 62 may be formed by dry etching.
  • FIG. 5B represents the structure obtained after the formation of an insulating layer 64, for example by a step the thermal oxidation step is carried out for example between 900 ° C and 1100 ° C.
  • a chemical vapor deposition process of the PECVD or SACVD type can be implemented.
  • other CVD deposition methods can be implemented.
  • the deposition process may be followed by annealing at high temperature, preferably above 500 ° C, for example between 700 ° C and 1000 ° C.
  • FIG. 5C shows the structure obtained after the etching of the parts of the insulating layer 64, of the layer of filling material 54 and of the insulating layer 52, outside the opening 62 to keep only the insulating portion 44 which is buried relative to the face 12.
  • the etching step may comprise a chemical-mechanical polishing step of the layers 64, 54 and 52 to the face 12.
  • the method comprises at least subsequent steps of forming the layers 30, 32, 34, a step of forming the optoelectronic components, a step of thinning the substrate 10 on the side of the face opposite to the face 12, the thickness of the substrate 10 being reduced at least until reaching the insulating layer 24 and a step of forming the layer 35 and possibly contact pads through the layer 35.
  • the embodiment of the method of manufacturing the trench 42 previously described in relation with FIGS. 5A to 5C has the advantage of including a CMP etch step of less than the embodiment of the method of manufacturing the trench 42 described above. in relation to Figures 4A-4G.
  • the embodiment of the method of manufacturing the trench 42 described above in relation with FIGS. 4A to 4G has the advantage that the etching carried out at the step described in relation with FIG. 4E is less deep than the etching carried out at the same time. step described in connection with Figure 5A of the embodiment of the trench manufacturing method 42 described above in connection with Figures 5A-5C.
  • FIGS. 6A and 6B are sectional, partial and schematic views of structures obtained at successive stages of another embodiment of a method of manufacturing the electrical isolation trench 42 of the electronic circuit 40 of FIG. 3.
  • FIG. 6A shows the structure obtained after the formation of an insulating layer 66 by a thermal oxidation step.
  • the thermal oxidation step is carried out for example between 900 ° C. and 1100 ° C.
  • Thermal oxidation results in the transformation of a semiconductor layer portion 54 of the filler material into an electrically insulating material.
  • the insulating layer 52 can act as the stop layer for the progression of the oxidation reaction.
  • the thermal oxidation is stopped on the face 12 of the substrate 10 and progresses only in the part of the semiconductor layer 54 present in the opening 50.
  • the insulating layer 66 is partially formed in the opening 50 without however overflowing laterally of the opening 50.
  • the insulating layer 52 may not stop the progression front of the oxidation reaction. Since the semiconductor layer 54 forms a hollow opposite the opening 50, during the progression of the oxidation front of the layer 54, the penetration of the insulating layer 66 into the opening 50 is observed. at the top of the latter before the advancing front reaches the face 12. In this case, the insulating layer 66 which is partly formed in the opening 50 may protrude laterally from the opening 50.
  • the conditions of the thermal oxidation are defined so that the insulating layer 66 enters the opening 50 on a depth corresponding to the desired depth P 'of the insulating portion 44.
  • FIG. 6B shows the structure obtained after the etching of the parts of the insulating layer 66 outside the opening 50 to keep only the insulating portion 44.
  • the etching step may comprise a chemical-mechanical polishing step.
  • the method comprises at least subsequent steps of forming the layers 30, 32, 34, a step of forming the optoelectronic components, a step of thinning the substrate 10 on the side of the face opposite to the face 12, the thickness of the substrate 10 being reduced at least until reaching the insulating layer 24 and a step of forming the layer 35 and possibly contact pads through the layer 35.
  • the embodiment of the method of manufacturing the trench 42 described above in relation to FIGS. 6A and 6B has the advantage of not including a CMP etching step or additional photolithography steps with respect to an embodiment.
  • a method of manufacturing the trench 14 shown in Figure 1 which comprises the steps previously described in connection with Figures 4A to 4D.
  • the embodiments of the manufacturing method described above in connection with FIGS. 4A to 4G and 4A to 4C have the advantage that the thermal oxidation step must be performed on a smaller thickness than the thermal oxidation step. performed during the embodiment of the manufacturing method described above in connection with Figures 6A and 6B.
  • the insulating portion 44 is flush with the surface of the substrate 10, that is to say that the upper face of the portion 44 is substantially coplanar with the face 12 of the substrate 10.
  • the formation of the insulating portion 44 does not advantageously cause the formation of recesses or protruding portions on the face 12 of the substrate 10. This facilitates the implementation of the subsequent steps of the method of manufacturing the electronic circuit.
  • the insulating portion 44 is made by thermal oxidation
  • the insulating portion 44 may be formed by any type of method of forming an insulating layer, in particular by deposition methods.
  • the insulating portion 44 is preferably formed by thermal oxidation insofar as the insulating material obtained has good electronic properties, in particular few electrically active defects.

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Abstract

The invention concerns an electronic device (40) comprising a semiconductor substrate (10) having first and second opposite faces (12, 13) and comprising an electrically insulating trench (42) extending in the substrate from the first face (12) to the second face (13), the electrically insulating trench comprising side walls (20), an electrically insulating layer (24) covering the side walls and a core (26) made from a filling material separated from the substrate by the insulating layer and comprising an electrically insulating portion (44) extending in the substrate from the first face (12) and covering the core (26).

Description

DISPOSITIF ELECTRONIQUE COMPRENANT UNE TRANCHEE D ' ISOLATION ELECTRIQUE ET SON PROCEDE DE FABRICATION  ELECTRONIC DEVICE COMPRISING AN ELECTRICAL INSULATION TRENCH AND METHOD OF MANUFACTURING THE SAME

La présente demande de brevet revendique la priorité de la demande de brevet français FR16/62301 qui sera considérée comme faisant partie intégrante de la présente description. The present patent application claims the priority of the French patent application FR16 / 62301 which will be considered as an integral part of the present description.

Domaine Field

La présente invention concerne de façon générale les dispositifs électroniques et leurs procédés de fabrication.  The present invention generally relates to electronic devices and methods of making them.

Exposé de 1 ' art antérieur Presentation of the prior art

Pour certaines applications, il est souhaitable de pouvoir former des tranchées d'isolation électrique dans un substrat semiconducteur d'un circuit électronique de façon à isoler électriquement des portions du substrat les unes des autres. Un exemple d'application correspond à la réalisation de dispositifs optoélectroniques à base de matériaux semiconducteurs. Par dispositifs optoélectroniques, on entend des dispositifs adaptés à effectuer la conversion d'un signal électrique en un rayonnement électromagnétique ou inversement, et notamment des dispositifs dédiés à la détection, la mesure ou l'émission d'un rayonnement électromagnétique ou des dispositifs dédiés à des applications photovoltaïques .  For some applications, it is desirable to be able to form electrical isolation trenches in a semiconductor substrate of an electronic circuit so as to electrically isolate portions of the substrate from each other. An example of application corresponds to the production of optoelectronic devices based on semiconductor materials. By optoelectronic devices are meant devices adapted to perform the conversion of an electrical signal into an electromagnetic radiation or vice versa, and in particular devices dedicated to the detection, measurement or emission of electromagnetic radiation or devices dedicated to photovoltaic applications.

Les dispositifs optoélectroniques peuvent comprendre des composants optoélectroniques, par exemple des diodes électroluminescentes, formées sur le substrat semiconducteur. Les tranchées d'isolation électrique peuvent être formées dans le substrat pour isoler électriquement une portion du substrat pour chaque composant optoélectronique. Optoelectronic devices may comprise optoelectronic components, for example diodes electroluminescent, formed on the semiconductor substrate. The electrical isolation trenches may be formed in the substrate to electrically isolate a portion of the substrate for each optoelectronic component.

La figure 1 est une vue en coupe, partielle et schématique, d'un exemple d'un circuit électronique 5 comprenant un substrat semiconducteur 10 ayant une face supérieure 12 et une face inférieure 13 et comprenant une tranchée d'isolation électrique 14 qui délimite deux portions 16 et 18 du substrat 10. La tranchée 14 s'étend dans le substrat 10 depuis la face 12 jusqu'à la face 13. La tranchée 14 comprend des parois latérales 20. Une couche isolante électriquement 24 recouvre les parois latérales 20 de la tranchée 14. Un coeur 26 en un matériau de remplissage, par exemple un matériau semiconducteur, remplit le reste de la tranchée 14, le coeur 26 étant séparé du substrat 10 par la couche isolante 24.  FIG. 1 is a partial schematic cross-sectional view of an example of an electronic circuit 5 comprising a semiconductor substrate 10 having an upper face 12 and a lower face 13 and comprising an electrical isolation trench 14 which delimits two portions 16 and 18 of the substrate 10. The trench 14 extends in the substrate 10 from the face 12 to the face 13. The trench 14 comprises side walls 20. An electrically insulating layer 24 covers the side walls 20 of the trench 14. A core 26 made of a filling material, for example a semiconductor material, fills the rest of the trench 14, the core 26 being separated from the substrate 10 by the insulating layer 24.

Le circuit électronique 5 peut comprendre en outre, sur la face 12, une couche 30 d'un matériau facilitant la formation de composants optoélectroniques, non représentés. La couche 30 peut être conductrice et est dans ce cas ouverte au niveau de la tranchée 14. Le circuit électronique 5 peut comprendre en outre une couche isolante électriquement ou un empilement de couches isolantes électriquement recouvrant la face 12 et/ou la face 13 et la tranchée 14. A titre d'exemple, on a représenté deux couches isolantes électriquement 32, 34 étant représentées à titre d' exemple en figure 1 du côté de la face 12 et une couche isolante 35 du côté de la face 13, par exemple au contact de la face 13. Des plots conducteurs électriquement, non représentés, peuvent être prévus sur la couche isolante 35 et au travers de la couche isolante 35 au contact des portions 16 et 18 du substrat 10.  The electronic circuit 5 may further comprise, on the face 12, a layer 30 of a material facilitating the formation of optoelectronic components, not shown. The layer 30 may be conductive and is in this case open at the trench 14. The electronic circuit 5 may further comprise an electrically insulating layer or a stack of electrically insulating layers covering the face 12 and / or the face 13 and the trench 14. By way of example, two electrically insulating layers 32 are shown, 34 being shown by way of example in FIG. 1 on the side of the face 12 and an insulating layer 35 on the side of the face 13, for example on the contact of the face 13. Electrically conductive pads, not shown, may be provided on the insulating layer 35 and through the insulating layer 35 in contact with the portions 16 and 18 of the substrate 10.

Les parois latérales 20 peuvent être sensiblement parallèles comme cela est représenté en figure 1. On appelle alors dimension latérale L, également appelée largeur, de la tranchée 14 la distance entre les deux parois latérales 20. A titre de variante, les parois latérales 20 peuvent être sensiblement inclinées l'une par rapport à l'autre, les parois latérales 20 se rapprochant par exemple l'une de l'autre en s' éloignant de la face 12. Dans ce cas, la largeur L de la tranchée 14 correspond à la distance moyenne séparant les deux parois latérales. On appelle P l'épaisseur du substrat 10, c'est-à-dire la distance entre les faces 12 et 13, ce qui correspond sensiblement à la profondeur de la tranchée 14 obtenue après une étape d'amincissement du substrat 10. En outre, on appelle E l'épaisseur de la couche isolante 24. La couche isolante 24 peut avoir une épaisseur sensiblement constante. A titre de variante, l'épaisseur de la couche isolante 24 peut ne pas être constante. Dans ce cas, l'épaisseur E correspond à l'épaisseur minimale de la couche isolante 24. The lateral walls 20 may be substantially parallel as shown in FIG. 1. Lateral dimension L, also called the width, of the trench 14 is called the distance between the two lateral walls 20. As a variant, the side walls 20 may to be substantially inclined relative to each other, the side walls 20 approaching for example one of the other away from the face 12. In this case, the width L of the trench 14 corresponds to the distance average separating the two side walls. P is the thickness of the substrate 10, that is to say the distance between the faces 12 and 13, which corresponds substantially to the depth of the trench 14 obtained after a step of thinning the substrate 10. E is the thickness of the insulating layer 24. The insulating layer 24 may have a substantially constant thickness. Alternatively, the thickness of the insulating layer 24 may not be constant. In this case, the thickness E corresponds to the minimum thickness of the insulating layer 24.

La largeur L et l'épaisseur E sont déterminées en fonction de la tenue en tension souhaitée pour la tranchée 14, c'est-à-dire la tension minimale, appelée tension de claquage, appliquée entre les portions 16 et 18 du substrat 10 au niveau de la surface 12 pour laquelle la tranchée 14 devient conductrice électriquement. Les dimensions L et E sont généralement déterminées par simulation.  The width L and the thickness E are determined as a function of the desired voltage withstand for the trench 14, that is to say the minimum voltage, called breakdown voltage, applied between the portions 16 and 18 of the substrate 10. level of the surface 12 for which the trench 14 becomes electrically conductive. The dimensions L and E are generally determined by simulation.

Toutefois, dans certains cas, la tension de claquage réellement mesurée peut être inférieure à la tension de claquage prévue par simulation.  However, in some cases, the actually measured breakdown voltage may be less than the breakdown voltage provided by simulation.

Résumé summary

Un objet d'un mode de réalisation est de prévoir un circuit électronique comprenant des tranchées d'isolation électrique palliant tout ou partie des inconvénients des tranchées existantes .  An object of an embodiment is to provide an electronic circuit comprising electric insulation trenches overcoming all or part of the disadvantages of existing trenches.

Un autre objet d'un mode de réalisation est que la tension de claquage des tranchées d' isolation électrique est augmentée .  Another object of an embodiment is that the breakdown voltage of electrical insulation trenches is increased.

Un autre objet d'un mode de réalisation est que le procédé de fabrication des tranchées d'isolation électrique comprend un nombre réduit d'étapes supplémentaires par rapport à un procédé de fabrication de tranchées d'isolation électrique classiques. Un autre objet d'un mode de réalisation est que les tranchées d'isolation électrique ne forment pas de zones bombées ni de creux sur la face supérieure du substrat. Another object of an embodiment is that the method of manufacturing electric insulation trenches comprises a reduced number of additional steps compared to a conventional electrical insulation trench manufacturing method. Another object of an embodiment is that the electric insulation trenches do not form curved areas or depressions on the upper face of the substrate.

Ainsi, un mode de réalisation prévoit un dispositif électronique comprenant un substrat semiconducteur ayant des première et deuxième faces opposées et comprenant une tranchée d'isolation électrique s' étendant dans le substrat depuis la première face jusqu'à la deuxième face, la tranchée d'isolation électrique comprenant des parois latérales, une couche isolante électriquement recouvrant les parois latérales et un coeur en un matériau de remplissage séparé du substrat par la couche isolante et comprenant une portion isolante électriquement s' étendant dans le substrat depuis la première face et recouvrant le coeur.  Thus, an embodiment provides an electronic device comprising a semiconductor substrate having opposite first and second faces and comprising an electrical isolation trench extending into the substrate from the first face to the second face, the trench of electrical insulation comprising sidewalls, an electrically insulating layer covering the sidewalls and a core of a filler material separated from the substrate by the insulating layer and comprising an electrically insulating portion extending into the substrate from the first side and overlying the core .

Selon un mode de réalisation, la première face est plane à l'emplacement de la tranchée d'isolation électrique.  According to one embodiment, the first face is flat at the location of the electrical isolation trench.

Selon un mode de réalisation, la portion isolante est un oxyde thermique.  According to one embodiment, the insulating portion is a thermal oxide.

Selon un mode de réalisation, la portion isolante est en oxyde de silicium.  According to one embodiment, the insulating portion is made of silicon oxide.

Selon un mode de réalisation, le matériau de remplissage est du silicium polycristallin.  According to one embodiment, the filling material is polycrystalline silicon.

Selon un mode de réalisation, la portion isolante électriquement s'étend latéralement dans le substrat par rapport au reste de la tranchée d'isolation électrique.  According to one embodiment, the electrically insulating portion extends laterally in the substrate relative to the remainder of the electrical insulation trench.

Selon un mode de réalisation, le dispositif comprend au moins des premier et deuxième composants optoélectroniques adaptés à émettre un rayonnement électromagnétique ou à absorber un rayonnement électromagnétique, le premier composant optoélectronique reposant sur une première portion du substrat et le deuxième composant optoélectronique reposant sur une deuxième portion du substrat, la tranchée d' isolation électrique séparant la première portion de la deuxième portion.  According to one embodiment, the device comprises at least first and second optoelectronic components adapted to emit electromagnetic radiation or to absorb electromagnetic radiation, the first optoelectronic component resting on a first portion of the substrate and the second optoelectronic component relying on a second portion of the substrate, the electrical isolation trench separating the first portion from the second portion.

Un mode de réalisation prévoit également un procédé de fabrication d'un dispositif électronique, tel que défini précédemment, comprenant les étapes suivantes : (a) formation d'une première ouverture dans le substrat depuis la première face ; An embodiment also provides a method of manufacturing an electronic device, as defined above, comprising the following steps: (a) forming a first opening in the substrate from the first face;

(b) formation d'une couche du matériau de la couche isolante électriquement dans la première ouverture et sur la première face ;  (b) forming a layer of electrically insulating layer material in the first aperture and the first face;

(c) formation d'une couche du matériau de remplissage dans l'ouverture et sur la première face ; et  (c) forming a layer of filler material in the opening and on the first face; and

(d) formation de la portion isolante.  (d) forming the insulating portion.

Selon un mode de réalisation, l'étape comprend une étape d'oxydation thermique.  According to one embodiment, the step comprises a thermal oxidation step.

Selon un mode de réalisation, l'étape (d) comprend une étape d'oxydation thermique.  According to one embodiment, step (d) comprises a thermal oxidation step.

Selon un mode de réalisation, l'étape (d) comprend une étape de dépôt chimique en phase vapeur suivie d'une étape de recuit thermique à plus de 500 °C.  According to one embodiment, step (d) comprises a step of chemical vapor deposition followed by a thermal annealing step at more than 500 ° C.

Selon un mode de réalisation, le procédé comprend en outre une étape (e) de gravure des parties de la couche du matériau de la couche isolante électriquement et de la couche du matériau de remplissage présentes sur la première face.  According to one embodiment, the method further comprises a step (e) of etching the parts of the layer of the material of the electrically insulating layer and the layer of the filler material present on the first face.

Selon un mode de réalisation, l'étape (e) est réalisée avant l'étape (d) .  According to one embodiment, step (e) is performed before step (d).

Selon un mode de réalisation, l'étape (d) est réalisée avant l'étape (e) .  According to one embodiment, step (d) is performed before step (e).

Selon un mode de réalisation, le procédé comprend, en outre, la formation, avant l'étape (d) , d'une deuxième ouverture dans la couche du matériau de la couche isolante électriquement, la couche du matériau de remplissage sur la première face et le substrat à l'emplacement de la portion isolante.  According to one embodiment, the method further comprises forming, prior to step (d), a second opening in the layer of electrically insulating layer material, the layer of filler material on the first side. and the substrate at the location of the insulating portion.

Brève description des dessins Brief description of the drawings

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en coupe, partielle et schématique, d'un exemple d'un circuit électronique comprenant une tranchée d' isolation électrique ; These and other features and advantages will be set forth in detail in the following description of particular embodiments in a non-limiting manner with reference to the accompanying drawings in which: FIG. 1, previously described, is a sectional, partial and schematic view of an example of an electronic circuit comprising an electric insulation trench;

les figures 2 et 3 sont des vues en coupe, partielles et schématiques, de modes de réalisation d'un circuit électronique comprenant une tranchée d'isolation électrique ;  Figures 2 and 3 are partial sectional and schematic views of embodiments of an electronic circuit comprising an electrical isolation trench;

les figures 4A à 4G sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique du circuit électronique de la figure 2 ;  FIGS. 4A to 4G are sectional, partial and schematic views of structures obtained at successive stages of an embodiment of a method of manufacturing the electrical isolation trench of the electronic circuit of FIG. 2;

les figures 5A à 5C sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un autre mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique du circuit électronique de la figure 2 ; et  FIGS. 5A to 5C are sectional, partial and schematic views of structures obtained at successive stages of another embodiment of a method of manufacturing the electrical isolation trench of the electronic circuit of FIG. 2; and

les figures 6A et 6B sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un autre mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique du circuit électronique de la figure 2.  FIGS. 6A and 6B are sectional, partial and schematic views of structures obtained at successive stages of another embodiment of a method for manufacturing the electrical insulation trench of the electronic circuit of FIG. 2.

Description détaillée  detailed description

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., il est fait référence à l'orientation des figures ou à un dispositif électronique dans une position normale d'utilisation.  The same elements have been designated by the same references in the various figures and, in addition, the various figures are not drawn to scale. In the following description, when reference is made to relative position qualifiers, such as the terms "above", "below", "above", "below", etc., reference is made to the orientation. figures or an electronic device in a normal position of use.

Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les composants électroniques d'un circuit électronique sont bien connus de l'homme du métier et ne sont pas décrits en détail par la suite. Dans la suite de la description, les expressions "sensiblement", "environ" et "approximativement" signifient "à 10 % près", de préférence a 5 ~6 près . For the sake of clarity, only the elements useful for understanding the described embodiments have been shown and are detailed. In particular, the electronic components of an electronic circuit are well known to those skilled in the art and are not described in detail later. In the following the description, the expressions "substantially", "about" and "approximately" mean "within 10%", preferably within 5 ~ 6.

Les inventeurs ont mis en évidence que, pour la structure de tranchée d'isolation électrique 14 représentée en figure 1, un arc électrique tend à se former de façon privilégiée en cas de claquage entre la portion 16 ou 18 et le coeur 26 au travers de la couche isolante 32 au sommet de la couche isolante 24. Une explication serait que la couche isolante 32 est de façon générale en un matériau isolant électriquement ayant des propriétés électroniques moins bonnes que le matériau isolant électriquement formant la couche isolante 24, notamment en raison du procédé de fabrication de ces couches isolantes. Une autre explication serait que la géométrie du dispositif entraîne des effets de pointe (champ électrostatique d'amplitude localement plus élevée qu'ailleurs) qui favorisent la formation d'arcs électriques en cas de claquage entre la portion 16 ou 18 et le coeur 26 au travers de la couche isolante 32 au sommet de la couche isolante 24.  The inventors have demonstrated that, for the electric insulation trench structure 14 shown in FIG. 1, an electric arc tends to form in a privileged manner in the event of breakdown between the portion 16 or 18 and the core 26 through the insulating layer 32 at the top of the insulating layer 24. An explanation would be that the insulating layer 32 is generally an electrically insulating material having less good electronic properties than the electrically insulating material forming the insulating layer 24, in particular because of the manufacturing process of these insulating layers. Another explanation would be that the geometry of the device causes peak effects (electrostatic field amplitude locally higher than elsewhere) that promote the formation of arcing in case of breakdown between the portion 16 or 18 and the heart 26 to through the insulating layer 32 at the top of the insulating layer 24.

Un mode de réalisation prévoit d'augmenter l'isolation électrique au sommet de la tranchée d' isolation électrique pour éviter la formation d'un arc électrique dans cette zone. Ceci permet d' augmenter la tension de claquage de la tranchée d' isolation électrique et ainsi la tension maximale du circuit électronique.  One embodiment provides for increasing the electrical isolation at the top of the electrical isolation trench to prevent the formation of an electric arc in this area. This makes it possible to increase the breakdown voltage of the electrical isolation trench and thus the maximum voltage of the electronic circuit.

La figure 2 représente un mode de réalisation d'un circuit électronique 40 comprenant une tranchée d'isolation électrique 42. La tranchée 42 comprend l'ensemble des éléments de la tranchée 14 représentée en figure 1 et comprend, en outre, une portion enterrée isolante électriquement 44 qui s'étend dans le substrat 10 depuis la face 12 sur une profondeur P' inférieure à la profondeur P de la tranchée 42 et qui recouvre la couche isolante 24 et le coeur 26. On appelle L' la dimension latérale, également appelée largeur, de la portion isolante 44. La largeur L de la tranchée 42 correspond à la largeur, telle que définie précédemment pour la tranchée 14, de la tranchée 42 en l'absence de la portion isolante 44. Selon un mode de réalisation, la portion isolante 44 dépasse latéralement de chaque côté de la tranchée 42 d'un dépassement 0. De préférence, la face 12 est sensiblement plane au niveau de la tranchée 42 et la surface supérieure de la portion isolante 44 est sensiblement coplanaire avec la face 12. Ceci signifie que la portion isolante 44 ne forme ni zone bombée ni creux sur la face 12. Ceci permet de faciliter la réalisation des étapes ultérieures du procédé de fabrication du circuit électronique 40, notamment dans la mesure où des étapes ultérieures de dépôt de couches seront réalisées sur une surface sensiblement plane. FIG. 2 represents an embodiment of an electronic circuit 40 comprising an electrical isolation trench 42. The trench 42 comprises all the elements of the trench 14 shown in FIG. 1 and further comprises an insulating buried portion. electrically 44 which extends in the substrate 10 from the face 12 to a depth P 'less than the depth P of the trench 42 and which covers the insulating layer 24 and the core 26. The lateral dimension, also called width, of the insulating portion 44. The width L of the trench 42 corresponds to the width, as defined previously for the trench 14, the trench 42 in the absence of the insulating portion 44. According to one embodiment, the insulating portion 44 protrudes laterally from each side of the trench 42 of an overtaking 0. Preferably, the face 12 is substantially flat at the trench 42 and the upper surface of the insulating portion 44 is substantially coplanar with the face 12. This means that the insulating portion 44 does not form a curved area or hollow on the face 12. This facilitates performing the subsequent steps of the method of manufacturing the electronic circuit 40, especially insofar as subsequent layers deposition steps will be performed on a substantially planar surface.

La figure 3 représente un mode de réalisation d'un circuit électronique 45 comprenant l'ensemble des éléments du circuit électronique 40 à la différence que la portion isolante 44 ne recouvre que le coeur 26, la couche isolante 24 s 'étendant jusqu'à la face 12. La largeur L' de la portion isolante 44 correspond alors sensiblement à la dimension latérale du coeur 26.  FIG. 3 represents an embodiment of an electronic circuit 45 comprising all the elements of the electronic circuit 40, with the difference that the insulating portion 44 covers only the core 26, the insulating layer 24 extending to the The width L 'of the insulating portion 44 then corresponds substantially to the lateral dimension of the core 26.

Le substrat 10 peut correspondre à une structure monobloc ou correspondre à une couche recouvrant un support constitué d'un autre matériau. Le substrat 10 est de préférence un substrat semiconducteur, par exemple un substrat en silicium, en germanium, en carbure de silicium, en un composé III-V, tel que du GaN ou du GaAs, ou un substrat en ZnO. De préférence, le substrat 10 est un substrat de silicium monocristallin. De préférence, il s'agit d'un substrat semiconducteur compatible avec les procédés de fabrication mis en oeuvre en microélectronique. Le substrat 10 peut correspondre à une structure multicouches de type silicium sur isolant, également appelée SOI (sigle anglais pour Silicon On Insulator) . A titre de variante, le substrat 10 peut correspondre à une structure BSOI (sigle anglais pour Bonded Silicon On Insulator) . A titre de variante, le substrat 10 peut correspondre à un empilement de plusieurs couches de silicium ayant des concentrations différentes de dopants, par exemple de type P. L'épaisseur du substrat 10 du circuit électronique 45, obtenue à la fin du procédé de fabrication du circuit électronique 45, qui, comme cela est décrit plus en détail par la suite, comprend une étape d'amincissement, peut être comprise entre 2 ym et 150 ym. The substrate 10 may correspond to a one-piece structure or correspond to a layer covering a support made of another material. The substrate 10 is preferably a semiconductor substrate, for example a substrate made of silicon, germanium, silicon carbide, a compound III-V, such as GaN or GaAs, or a ZnO substrate. Preferably, the substrate 10 is a monocrystalline silicon substrate. Preferably, it is a semiconductor substrate compatible with the manufacturing processes implemented in microelectronics. The substrate 10 may correspond to a multilayer structure of silicon on insulator type, also called SOI (acronym for Silicon On Insulator). Alternatively, the substrate 10 may correspond to a BSOI (Bonded Silicon On Insulator) structure. As a variant, the substrate 10 may correspond to a stack of several silicon layers having different concentrations of dopants, for example type P. The thickness of the substrate 10 of the electronic circuit 45, obtained at the end of the manufacturing process of the electronic circuit 45, which, as is described in more detail below, comprises a thinning step, may be included between 2 ym and 150 ym.

Le substrat 10 peut être fortement dopé, faiblement dopé ou non dopé. Dans le cas où le substrat est fortement dopé, le substrat semiconducteur 10 peut être dopé de façon à baisser la résistivité électrique jusqu'à une résistivité proche de celle des métaux, de préférence inférieure à quelques mohm.cm. Le substrat 10 est, par exemple, un substrat fortement dopé avec une concentration de dopants comprise entre 5*10-'-^ atomes/cm-^ et 2*10^0 atomes/cm-^. Dans le cas où le substrat est faiblement dopé d'un premier type de conductivité, par exemple avec une concentration de dopants inférieure ou égale à 5*10-'-^ atomes/cm3, de préférence sensiblement égale à ÎO-^ atomes/cm3, une région dopée du premier type de conductivité ou d'un deuxième type de conductivité, opposé au premier type, plus fortement dopée que le substrat peut être prévue qui s'étend dans le substrat 10 depuis la face 12. Dans le cas d'un substrat 10 de silicium, des exemples de dopants de type P sont le bore (B) ou 1 ' indium (In) et des exemples de dopants de type N sont le phosphore (P) , l'arsenic (As), ou l'antimoine (Sb) .  The substrate 10 may be heavily doped, weakly doped or undoped. In the case where the substrate is heavily doped, the semiconductor substrate 10 may be doped so as to lower the electrical resistivity to a resistivity close to that of the metals, preferably less than a few mohm.cm. Substrate 10 is, for example, a heavily doped substrate with a dopant concentration of between 5 * 10 -3 atoms / cm 2 and 2 * 10 0 atoms / cm 2. In the case where the substrate is weakly doped with a first type of conductivity, for example with a dopant concentration of less than or equal to 5 * 10 -3 atoms / cm 3, preferably substantially equal to 10 -3 atoms / cm 3 , a doped region of the first type of conductivity or a second type of conductivity, opposite to the first type, more strongly doped than the substrate may be provided which extends in the substrate 10 from the face 12. In the case of a silicon substrate 10, examples of P type dopants are boron (B) or indium (In) and examples of N type dopants are phosphorus (P), arsenic (As), or antimony (Sb).

Lorsqu'elle est présente, la couche 30 peut être en un matériau favorisant la croissance d'éléments semiconducteurs non représentés. La couche 30 peut correspondre à une couche unique ou à un empilement d'au moins deux couches. A titre d'exemple, la couche 30 comprend un nitrure, un carbure ou un borure d'un métal de transition de la colonne IV, V ou VI du tableau périodique des éléments ou une combinaison de ces composés. A titre d'exemple, la couche 30 peut être au moins en partie en nitrure d'aluminium (AIN), en oxyde d'aluminium (AI2O3) , en bore (B) , en nitrure de bore (BN) , en titane (Ti) , en nitrure de titane (TiN) , en tantale (Ta) , en nitrure de tantale (TaN) , en hafnium (Hf) , en nitrure d'hafnium (HfN) , en niobium (Nb) , en nitrure de niobium (NbN) , en zirconium (Zr) , en borate de zirconium (ZrE>2) , en nitrure de zirconium (ZrN) , en carbure de silicium (SiC) , en nitrure et carbure de tantale (TaCN) , ou en nitrure de magnésium sous la forme MgxNy, où x est environ égal à 3 et y est environ égal à 2, par exemple du nitrure de magnésium selon la forme Mg3 2. La couche 30 peut être dopée du même type de conductivité que le substrat 10. La couche 30 a, par exemple, une épaisseur comprise entre 1 nm et 300 nm, de préférence comprise entre 10 nm et 60 nm. A titre de variante, la couche 30 peut être remplacée par des plots, ayant une structure monocouche ou multicouche, reposant sur la face 12 du substrat 10, chaque élément semiconducteur reposant sur l'un des plots. When present, the layer 30 may be of a material promoting the growth of unrepresented semiconductor elements. The layer 30 may correspond to a single layer or to a stack of at least two layers. By way of example, the layer 30 comprises a nitride, a carbide or a boride of a transition metal of column IV, V or VI of the periodic table of the elements or a combination of these compounds. By way of example, the layer 30 may be at least partly made of aluminum nitride (AlN), aluminum oxide (Al 2 O 3), boron (B), boron nitride (BN), titanium ( Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), hafnium (Hf), hafnium nitride (HfN), niobium (Nb), niobium nitride (NbN), zirconium (Zr), zirconium borate (ZrE> 2), zirconium nitride (ZrN), silicon carbide (SiC), nitride and tantalum carbide (TaCN), or magnesium nitride in the form Mg x Ny, where x is approximately equal to 3 and y is approximately equal to 2, for example magnesium nitride in the form Mg3 2. The layer 30 may be doped with the same type of conductivity as the substrate 10. The layer 30a for example, a thickness of between 1 nm and 300 nm, preferably between 10 nm and 60 nm. Alternatively, the layer 30 may be replaced by pads having a monolayer or multilayer structure, resting on the face 12 of the substrate 10, each semiconductor element resting on one of the pads.

Chaque couche isolante 32, 34 de l'empilement de couches isolantes peut être en un matériau diélectrique, par exemple en oxyde de silicium (Si02), en nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du S13N4) , en oxynitrure de silicium (notamment de formule générale SiOxNy, par exemple du S12O 2) , en oxyde d'hafnium (Hf02) ou en diamant. A titre d'exemple, l'épaisseur de l'empilement de couches isolantes 32, 34 est comprise entre 25 nm et 2 ym, par exemple égale à environ 150 nm. Chaque couche isolante 32, 34 peut être formée par un procédé de dépôt, notamment un procédé de dépôt chimique en phase vapeur (CVD, sigle anglais pour Chemical Vapor Déposition) , notamment un procédé de dépôt chimique en phase vapeur assisté par plasma ou PECVD (sigle anglais pour Plasma- Enhanced Chemical Vapor Déposition) , par exemple à des températures comprises entre 200 °C et 450 °C, ou un procédé de dépôt chimique en phase vapeur réalisé à pression sous- atmosphérique ou SACVD (sigle anglais pour Subatmospheric Chemical Vapor Déposition). Toutefois, d'autres procédés de dépôt peuvent être mis en oeuvre. Each insulating layer 32, 34 of the stack of insulating layers may be of a dielectric material, for example silicon oxide (SiO 2), silicon nitride (Si x Ny, where x is approximately equal to 3 and y is about equal to 4, for example S13N4), silicon oxynitride (in particular of general formula SiO x Ny, for example S12O 2), hafnium oxide (HfO2) or diamond. By way of example, the thickness of the stack of insulating layers 32, 34 is between 25 nm and 2 μm, for example equal to about 150 nm. Each insulating layer 32, 34 may be formed by a deposition process, in particular a Chemical Vapor Deposition (CVD) method, in particular a plasma-assisted chemical vapor deposition method or PECVD ( English acronym for Plasma-Enhanced Chemical Vapor Deposition), for example at temperatures between 200 ° C and 450 ° C, or a chemical vapor deposition process performed at subatmospheric pressure or SACVD (acronym for Subatmospheric Chemical Vapor Deposition). However, other deposition methods can be implemented.

La couche isolante 35 peut être en un matériau diélectrique, par exemple en oxyde de silicium (S1O2) , en nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du S13N4) , en oxynitrure de silicium (notamment de formule générale SiOxNy, par exemple du S12ON2), en oxyde d'hafnium (HfC^) , en diamant ou en un polymère isolant électriquement. La couche isolante 35 peut être formée par les procédés décrits précédemment pour les couches 32 et 34. The insulating layer 35 may be of a dielectric material, for example silicon oxide (SiO 2), silicon nitride (Si x Ny, where x is approximately equal to 3 and y is approximately equal to 4, for example S13N4) , silicon oxynitride (In particular of the general formula SiO x Ny, for example S12ON2), hafnium oxide (HfC4), diamond or an electrically insulating polymer. The insulating layer 35 may be formed by the methods previously described for layers 32 and 34.

La couche isolante 24 de la tranchée 42 peut être en un matériau diélectrique, par exemple en oxyde de silicium (S1O2) , en nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du S13N4) , en oxynitrure de silicium (notamment de formule générale SiOxNy, par exemple du S12ON2), en oxyde d'hafnium (Hf02) ou en diamant. De préférence, la couche isolante 24 est en oxyde de silicium. De préférence, la couche isolante 24 est en oxyde de silicium thermique. La couche isolante 24 peut être formée par un procédé de dépôt, notamment un procédé du type CVD, notamment par dépôt du type PECVD, par exemple à des températures comprises entre 200 °C et 450 °C, ou du type SACVD. Toutefois, d'autres procédés de dépôt peuvent être mis en oeuvre. La couche isolante 24 peut être formée par oxydation thermique, notamment à des températures comprises entre 900 °C et 1100 °C. Des procédés d' oxydation thermique sèche ou humide peuvent être utilisés. De préférence, la couche isolante 24 est formée par oxydation thermique. The insulating layer 24 of the trench 42 may be of a dielectric material, for example silicon oxide (SiO 2), silicon nitride (Si x Ny, where x is approximately equal to 3 and y is approximately equal to 4, example of S13N4), silicon oxynitride (in particular of general formula SiO x Ny, for example S12ON2), hafnium oxide (HfO2) or diamond. Preferably, the insulating layer 24 is made of silicon oxide. Preferably, the insulating layer 24 is made of thermal silicon oxide. The insulating layer 24 may be formed by a deposition process, in particular a CVD type process, in particular by PECVD type deposition, for example at temperatures of between 200 ° C. and 450 ° C., or of the SACVD type. However, other deposition methods can be implemented. The insulating layer 24 may be formed by thermal oxidation, especially at temperatures between 900 ° C and 1100 ° C. Dry or wet thermal oxidation processes may be used. Preferably, the insulating layer 24 is formed by thermal oxidation.

La portion isolante 44 de la tranchée 42 peut être en un matériau diélectrique, par exemple en oxyde de silicium (Si02) , en nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du S13N4) , en oxynitrure de siliciumThe insulating portion 44 of the trench 42 may be of a dielectric material, for example silicon oxide (SiO 2), silicon nitride (Si x Ny, where x is approximately equal to 3 and y is approximately equal to 4, example of S13N4), silicon oxynitride

(notamment de formule générale SiOxNy, par exemple du SÎ20 2), en oxyde d'hafnium (Hf02) ou en diamant. De préférence, la portion isolante 44 est en oxyde de silicium. De préférence, la portion isolante 44 est en oxyde de silicium thermique. La portion isolante 44 peut être formée par un procédé de dépôt, notamment un procédé du type dépôt chimique en phase vapeur (CVD, sigle anglais pour Chemical Vapor Déposition) , notamment par dépôt chimique en phase vapeur assisté par plasma ou PECVD (sigle anglais pour Plasma-Enhanced Chemical Vapor Déposition) , par exemple à des températures comprises entre 200 °C et 450 °C. La portion isolante 44 peut être formée par oxydation thermique, notamment à des températures comprises entre 900 °C et 1100 °C. Des procédés d' oxydation thermique sèche ou humide peuvent être utilisés. De préférence, la portion isolante 44 est formée par oxydation thermique. Selon un autre mode de réalisation, la portion isolante 44 est formée par le dépôt d'une couche de S1O2 suivi d'un recuit à haute température (par exemple entre 700 °C et 1000 °C) pour densifier l'oxyde. Cela permet de façon avantageuse d'éviter la diffusion de dopants du substrat 10 et du coeur 26 dans la portion isolante 44 qui pourraient diminuer la tenue en tension de la portion isolante 44. (in particular of general formula SiO x Ny, for example SiO 2), hafnium oxide (HfO 2) or diamond. Preferably, the insulating portion 44 is made of silicon oxide. Preferably, the insulating portion 44 is made of thermal silicon oxide. The insulating portion 44 may be formed by a deposition process, in particular a method of the chemical vapor deposition (CVD) type, in particular by plasma-assisted chemical vapor deposition or PECVD (English acronym for Plasma-Enhanced Chemical Vapor Deposition), for example at temperatures between 200 ° C and 450 ° C. The insulating portion 44 may be formed by thermal oxidation, especially at temperatures between 900 ° C and 1100 ° C. Dry or wet thermal oxidation processes may be used. Preferably, the insulating portion 44 is formed by thermal oxidation. According to another embodiment, the insulating portion 44 is formed by depositing a layer of SiO 2 followed by annealing at high temperature (for example between 700 ° C. and 1000 ° C.) in order to densify the oxide. This advantageously makes it possible to avoid the diffusion of dopants from the substrate 10 and the core 26 into the insulating portion 44 which could reduce the tensile strength of the insulating portion 44.

Le coeur 26 est de préférence en un matériau semiconducteur, par exemple en silicium, en germanium, en carbure de silicium, en un composé III-V, tel que du GaN ou du GaAs, ou un composé II-VI tel que du ZnO. De préférence, le coeur 26 est silicium polycristallin . De préférence, il s'agit d'un matériau compatible avec les procédés de fabrication mis en oeuvre en microélectronique. Le coeur 26 peut correspondre à une structure multicouches de matériaux semiconducteurs différents. Le coeur 26 peut être fortement dopé, faiblement dopé ou non dopé.  The core 26 is preferably made of a semiconductor material, for example silicon, germanium, silicon carbide, a compound III-V, such as GaN or GaAs, or a compound II-VI such as ZnO. Preferably, the core 26 is polycrystalline silicon. Preferably, it is a material compatible with the manufacturing processes used in microelectronics. The core 26 may correspond to a multilayer structure of different semiconductor materials. The core 26 may be heavily doped, weakly doped or undoped.

Les dimensions L, E, L' , P et P' varient selon les applications visées. Selon un mode de réalisation, la largeur L de la tranchée 42 varie de 0,5 ym à 10 ym et de préférence de 2 ym à 4 um. Selon un mode de réalisation, l'épaisseur E de la couche isolante 24 varie de de 50 nm à 1000 nm. L'épaisseur P du substrat 10 après amincissement varie de 2 ym à 150 ym. le rapport de forme P/L peut être compris entre 1 et 40, par exemple égal à environ 25. Selon un mode de réalisation, la profondeur P' de la portion isolante 44 varie de 50 nm à 1000 nm. Dans le mode de réalisation représenté sur la figure 2, la largeur latérale L' de la portion isolante 44 peut être supérieure ou égale à la largeur L de la tranchée 42. Selon un mode de réalisation, le dépassement 0 de la portion isolante 44 de chaque côté par rapport au reste de la tranchée 42 varie de 0 à 5 ym. Dans le mode de réalisation représenté sur la figure 3, la largeur latérale L' de la portion isolante 44 est inférieure à la largeur L de la tranchée 42. The dimensions L, E, L ', P and P' vary according to the intended applications. According to one embodiment, the width L of the trench 42 varies from 0.5 μm to 10 μm and preferably from 2 μm to 4 μm. According to one embodiment, the thickness E of the insulating layer 24 varies from 50 nm to 1000 nm. The thickness P of the substrate 10 after thinning varies from 2 μm to 150 μm. the aspect ratio P / L may be between 1 and 40, for example equal to about 25. According to one embodiment, the depth P 'of the insulating portion 44 varies from 50 nm to 1000 nm. In the embodiment shown in FIG. 2, the lateral width L 'of the insulating portion 44 may be greater than or equal to the width L of the trench 42. According to one embodiment, the overshoot O of the insulating portion 44 of each side relative to the remainder of the trench 42 varies from 0 to 5 μm. In the embodiment shown in FIG. 3, the lateral width L 'of the insulating portion 44 is smaller than the width L of the trench 42.

Les figures 4A à 4G sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique 42 du circuit électronique 40 de la figure 2.  FIGS. 4A to 4G are sectional, partial and schematic views of structures obtained at successive stages of an embodiment of a method of manufacturing the electrical isolation trench 42 of the electronic circuit 40 of FIG. 2 .

La figure 4A représente la structure obtenue après la formation d'une ouverture 50 s'étendant dans le substrat 10 depuis la face 12 à l'emplacement souhaité de la tranchée 42, la profondeur et la largeur de l'ouverture 50 étant choisies en fonction des dimensions souhaitées de la tranchée et des procédés mis en oeuvre. L'ouverture 50 peut être formée par des étapes de photolithographie, comprenant le dépôt d'une couche de résine sur la face 12, la formation d'une ouverture dans la couche de résine sur l'emplacement souhaité de l'ouverture 50, la gravure de l'ouverture 50 dans le substrat 10 dans le prolongement de l'ouverture formée dans la couche de résine et le retrait de la couche de résine. A titre d'exemple, l'ouverture 50 peut être formée par une gravure sèche. Il est possible, si besoin, de prévoir la formation d'un masque dur avant les étapes de lithographie .  FIG. 4A shows the structure obtained after the formation of an opening 50 extending in the substrate 10 from the face 12 to the desired location of the trench 42, the depth and the width of the opening 50 being chosen according to desired dimensions of the trench and methods used. The aperture 50 may be formed by photolithography steps, including depositing a resin layer on the face 12, forming an aperture in the resin layer at the desired location of the aperture 50, the etching the opening 50 in the substrate 10 in the extension of the opening formed in the resin layer and the removal of the resin layer. For example, the opening 50 may be formed by dry etching. It is possible, if necessary, to provide for the formation of a hard mask before the lithography steps.

La figure 4B représente la structure obtenue après la formation d'une couche isolante 52, par exemple par une étape d'oxydation thermique, sur la face 12 et dans l'ouverture 50. Le procédé d'oxydation thermique entraîne la transformation d'une partie du substrat 10 en un oxyde et donc un déplacement de la face 12.  FIG. 4B represents the structure obtained after the formation of an insulating layer 52, for example by a thermal oxidation step, on the face 12 and in the opening 50. The thermal oxidation process involves the transformation of a part of the substrate 10 into an oxide and thus a displacement of the face 12.

La figure 4C représente la structure obtenue après le dépôt sur l'ensemble de la structure d'une couche 54 du matériau de remplissage recouvrant la face 12 et venant remplir sensiblement complètement l'ouverture 50.  FIG. 4C represents the structure obtained after the deposition on the entire structure of a layer 54 of the filling material covering the face 12 and filling substantially completely the opening 50.

La figure 4D représente la structure obtenue après le retrait des matériaux au-dessus de la face 12 pour ne conserver que la couche isolante 24 et le coeur 26. L'étape de retrait peut comprendre une étape de polissage mécano-chimique ou CMP (sigle anglais pour Chemical Mechanical Polishing) de la couche isolante 52 et de la couche du matériau de remplissage 54 jusqu'à la face 12. FIG. 4D shows the structure obtained after the removal of the materials above the face 12 to keep only the insulating layer 24 and the core 26. The withdrawal step can include a chemical mechanical polishing step (CMP) of insulating layer 52 and layer of fill material 54 to face 12.

La figure 4E représente la structure obtenue après la formation d'une ouverture 58 s'étendant dans le substrat 10 depuis la face 12 à l'emplacement souhaité de la portion 44, la profondeur et la largeur de l'ouverture 58 étant légèrement inférieures à la largeur L' et à la profondeur P' souhaitées de la portion 44. L'ouverture 58 peut être formée par des étapes de photolithographie, comprenant le dépôt d'une couche de résine sur la face 12, la formation d'une ouverture dans la couche de résine sur l'emplacement souhaité de l'ouverture 58, la gravure de l'ouverture 58 dans le substrat 10 dans le prolongement de l'ouverture formée dans la couche de résine et le retrait de la couche de résine. A titre d'exemple, l'ouverture 58 peut être formée par une gravure sèche. La vitesse de gravure du matériau composant le substrat 10 peut être différente de la vitesse de gravure du matériau composant la couche isolante 52 et aussi différente de la vitesse de gravure du matériau de remplissage. De ce fait, le fond de l'ouverture 58 peut ne pas être plan.  FIG. 4E shows the structure obtained after the formation of an opening 58 extending in the substrate 10 from the face 12 to the desired location of the portion 44, the depth and width of the opening 58 being slightly less than the desired width L 'and depth P' of the portion 44. The aperture 58 may be formed by photolithography steps, comprising depositing a layer of resin on the face 12, forming an opening in the resin layer on the desired location of the opening 58, the etching of the opening 58 in the substrate 10 in the extension of the opening formed in the resin layer and the removal of the resin layer. By way of example, the opening 58 may be formed by dry etching. The etching rate of the material composing the substrate 10 may be different from the etching rate of the material constituting the insulating layer 52 and also different from the etching rate of the filling material. As a result, the bottom of the opening 58 may not be flat.

La figure 4F représente la structure obtenue après la formation d'une couche isolante 60, par exemple un procédé de dépôt chimique en phase vapeur du type PECVD ou SACVD. Toutefois, d'autres procédés de dépôt de type CVD peuvent être mis en oeuvre. FIG. 4F represents the structure obtained after the formation of an insulating layer 60, for example a chemical vapor deposition process of the PECVD or SACVD type. However, other CVD deposition methods can be implemented.

A titre de variante, une étape d'oxydation thermique, sur la face 12 et dans l'ouverture 58 peut être mise en oeuvre. L'étape d'oxydation thermique est réalisée par exemple entre 900 °C et 1100 °C. Lors de l'étape d'oxydation thermique, il n'y a pas de croissance d'oxyde au niveau de l'extrémité de la couche isolanteAlternatively, a thermal oxidation step on the face 12 and in the opening 58 can be implemented. The thermal oxidation step is carried out for example between 900 ° C. and 1100 ° C. During the thermal oxidation step, there is no oxide growth at the end of the insulating layer

24 affleurant dans l'ouverture 58. Toutefois, ce vide est comblé par l'oxyde qui croît à partir du substrat 10 et/ou du coeur 26. Le procédé de dépôt peut être suivi d'un recuit à haute température, de préférence supérieure à 500 °C, par exemple entre 700 °C et 1000 °C. La figure 4G représente la structure obtenue après la gravure des parties de la couche isolante 60 à l'extérieur de l'ouverture 58 pour ne conserver que la portion isolante 44. L'étape de gravure peut comprendre une étape de polissage mécano- chimique de la couche isolante 60 jusqu'à la face 12. 24 flush in the opening 58. However, this vacuum is filled by the oxide that grows from the substrate 10 and / or the core 26. The deposition process can be followed by annealing at high temperature, preferably higher at 500 ° C, for example between 700 ° C and 1000 ° C. FIG. 4G shows the structure obtained after the etching of the parts of the insulating layer 60 outside the opening 58 to keep only the insulating portion 44. The etching step may comprise a step of electrochemical polishing of the insulating layer 60 to the face 12.

Le procédé comprend au moins des étapes ultérieures de formation des couches 30, 32, 34, une étape de formation des composants optoélectroniques, une étape d'amincissement du substrat 10 du côté de la face opposée à la face 12, l'épaisseur du substrat 10 étant réduite au moins jusqu'à atteindre la couche isolante 24 et une étape de formation de la couche 35 et éventuellement de plots de contact au travers de la couche 35.  The method comprises at least subsequent steps of forming the layers 30, 32, 34, a step of forming the optoelectronic components, a step of thinning the substrate 10 on the side of the face opposite to the face 12, the thickness of the substrate 10 being reduced at least until reaching the insulating layer 24 and a step of forming the layer 35 and possibly contact pads through the layer 35.

Les figures 5A à 5C sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un autre mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique 42 du circuit électronique 40 de la figure 2.  FIGS. 5A to 5C are sectional, partial and schematic views of structures obtained at successive stages of another embodiment of a method of manufacturing the electrical isolation trench 42 of the electronic circuit 40 of FIG. 2.

Les étapes initiales du procédé sont les mêmes que celles décrites précédemment en relation avec les figures 4A à 4C.  The initial steps of the method are the same as those previously described in connection with FIGS. 4A to 4C.

La figure 5A représente la structure obtenue après la formation d'une ouverture 62 s'étendant dans la couche isolante 52, dans la couche du matériau de remplissage 54 et dans le substrat 10. La largeur et la profondeur de l'ouverture 62 dans le substrat 10 étant légèrement inférieures aux dimensions souhaitées de la portion isolante 44. L'ouverture 62 peut être formée par des étapes de photolithographie comprenant le dépôt d'une couche de résine sur la couche du matériau de remplissage 54, la formation d'une ouverture dans la couche de résine sur l'emplacement souhaité de l'ouverture 62, la gravure de l'ouverture 62 dans le prolongement de l'ouverture formée dans la couche de résine et le retrait de la couche de résine. L'ouverture 62 peut être formée par une gravure sèche .  FIG. 5A shows the structure obtained after the formation of an opening 62 extending in the insulating layer 52, in the layer of filling material 54 and in the substrate 10. The width and the depth of the opening 62 in the substrate 10 being slightly smaller than the desired dimensions of the insulating portion 44. The aperture 62 may be formed by photolithography steps including depositing a layer of resin on the layer of fill material 54, forming an aperture in the resin layer at the desired location of the opening 62, etching the opening 62 in the extension of the opening formed in the resin layer and removing the resin layer. The opening 62 may be formed by dry etching.

La figure 5B représente la structure obtenue après la formation d'une couche isolante 64, par exemple par une étape d'oxydation thermique, sur la couche du matériau de remplissage 54 et dans l'ouverture 62. L'étape d'oxydation thermique est réalisée par exemple entre 900 °C et 1100 °C. A titre de variante, un procédé de dépôt chimique en phase vapeur du type PECVD ou SACVD peut être mis en oeuvre. Toutefois, d'autres procédés de dépôt de type CVD peuvent être mis en oeuvre. Le procédé de dépôt peut être suivi d'un recuit à haute température, de préférence supérieure à 500 °C, par exemple entre 700 °C et 1000 °C. FIG. 5B represents the structure obtained after the formation of an insulating layer 64, for example by a step the thermal oxidation step is carried out for example between 900 ° C and 1100 ° C. Alternatively, a chemical vapor deposition process of the PECVD or SACVD type can be implemented. However, other CVD deposition methods can be implemented. The deposition process may be followed by annealing at high temperature, preferably above 500 ° C, for example between 700 ° C and 1000 ° C.

La figure 5C représente la structure obtenue après la gravure des parties de la couche isolante 64, de la couche du matériau de remplissage 54 et de la couche isolante 52, à l'extérieur de l'ouverture 62 pour ne conserver que la portion isolante 44 qui est enterrée par rapport à la face 12. L'étape de gravure peut comprendre une étape de polissage mécano-chimique des couches 64, 54 et 52 jusqu'à la face 12.  FIG. 5C shows the structure obtained after the etching of the parts of the insulating layer 64, of the layer of filling material 54 and of the insulating layer 52, outside the opening 62 to keep only the insulating portion 44 which is buried relative to the face 12. The etching step may comprise a chemical-mechanical polishing step of the layers 64, 54 and 52 to the face 12.

Le procédé comprend au moins des étapes ultérieures de formation des couches 30, 32, 34, une étape de formation des composants optoélectroniques, une étape d'amincissement du substrat 10 du côté de la face opposée à la face 12, l'épaisseur du substrat 10 étant réduite au moins jusqu'à atteindre la couche isolante 24 et une étape de formation de la couche 35 et éventuellement de plots de contact au travers de la couche 35.  The method comprises at least subsequent steps of forming the layers 30, 32, 34, a step of forming the optoelectronic components, a step of thinning the substrate 10 on the side of the face opposite to the face 12, the thickness of the substrate 10 being reduced at least until reaching the insulating layer 24 and a step of forming the layer 35 and possibly contact pads through the layer 35.

Le mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 5A à 5C présente l'avantage de comprendre une étape de gravure CMP de moins que le mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 4A à 4G. Le mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 4A à 4G présente l'avantage que la gravure réalisée à l'étape décrite en relation avec la figure 4E est moins profonde que la gravure réalisée à l'étape décrite en relation avec la figure 5A du mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 5A à 5C. Les figures 6A et 6B sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un autre mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique 42 du circuit électronique 40 de la figure 3. The embodiment of the method of manufacturing the trench 42 previously described in relation with FIGS. 5A to 5C has the advantage of including a CMP etch step of less than the embodiment of the method of manufacturing the trench 42 described above. in relation to Figures 4A-4G. The embodiment of the method of manufacturing the trench 42 described above in relation with FIGS. 4A to 4G has the advantage that the etching carried out at the step described in relation with FIG. 4E is less deep than the etching carried out at the same time. step described in connection with Figure 5A of the embodiment of the trench manufacturing method 42 described above in connection with Figures 5A-5C. FIGS. 6A and 6B are sectional, partial and schematic views of structures obtained at successive stages of another embodiment of a method of manufacturing the electrical isolation trench 42 of the electronic circuit 40 of FIG. 3.

Les étapes initiales du procédé sont les mêmes que celles décrites précédemment en relation avec les figures 4A à 4C.  The initial steps of the method are the same as those previously described in connection with FIGS. 4A to 4C.

La figure 6A représente la structure obtenue après la formation d'une couche isolante 66 par une étape d'oxydation thermique. L'étape d'oxydation thermique est réalisée par exemple entre 900 °C et 1100 °C. L'oxydation thermique entraîne la transformation d'une partie de couche semiconductrice 54 du matériau de remplissage en un matériau isolant électriquement. Selon les conditions de réalisation de l'oxydation thermique, la couche isolante 52 peut jouer le rôle de la couche d'arrêt pour la progression de la réaction d'oxydation. De ce fait, l'oxydation thermique est stoppée sur la face 12 du substrat 10 et progresse seulement dans la partie de la couche semiconductrice 54 présente dans l'ouverture 50. En outre, comme cela est représenté sur la figure 6A, la couche isolante 66 se forme en partie dans l'ouverture 50 sans toutefois déborder latéralement de l'ouverture 50.  FIG. 6A shows the structure obtained after the formation of an insulating layer 66 by a thermal oxidation step. The thermal oxidation step is carried out for example between 900 ° C. and 1100 ° C. Thermal oxidation results in the transformation of a semiconductor layer portion 54 of the filler material into an electrically insulating material. Depending on the conditions of carrying out the thermal oxidation, the insulating layer 52 can act as the stop layer for the progression of the oxidation reaction. As a result, the thermal oxidation is stopped on the face 12 of the substrate 10 and progresses only in the part of the semiconductor layer 54 present in the opening 50. In addition, as shown in FIG. 6A, the insulating layer 66 is partially formed in the opening 50 without however overflowing laterally of the opening 50.

Selon les conditions de réalisation de l'oxydation thermique, la couche isolante 52 peut ne pas arrêter le front de progression de la réaction d'oxydation. Etant donné que la couche semiconductrice 54 forme un creux en vis-à-vis de l'ouverture 50, lors de la progression du front d'oxydation de la couche 54, on observe la pénétration de la couche isolante 66 dans l'ouverture 50 au sommet de celle-ci avant que le front de progression n'atteigne la face 12. Dans ce cas, la couche isolante 66 qui se forme en partie dans l'ouverture 50 peut déborder latéralement de l'ouverture 50.  Depending on the conditions of carrying out the thermal oxidation, the insulating layer 52 may not stop the progression front of the oxidation reaction. Since the semiconductor layer 54 forms a hollow opposite the opening 50, during the progression of the oxidation front of the layer 54, the penetration of the insulating layer 66 into the opening 50 is observed. at the top of the latter before the advancing front reaches the face 12. In this case, the insulating layer 66 which is partly formed in the opening 50 may protrude laterally from the opening 50.

Les conditions de l'oxydation thermique sont définies pour que la couche isolante 66 pénètre dans l'ouverture 50 sur une profondeur correspondant à la profondeur P' souhaitée de la portion isolante 44. The conditions of the thermal oxidation are defined so that the insulating layer 66 enters the opening 50 on a depth corresponding to the desired depth P 'of the insulating portion 44.

La figure 6B représente la structure obtenue après la gravure des parties de la couche isolante 66 à l'extérieur de l'ouverture 50 pour ne conserver que la portion isolante 44. L'étape de gravure peut comprendre une étape de polissage mécano- chimique .  FIG. 6B shows the structure obtained after the etching of the parts of the insulating layer 66 outside the opening 50 to keep only the insulating portion 44. The etching step may comprise a chemical-mechanical polishing step.

Le procédé comprend au moins des étapes ultérieures de formation des couches 30, 32, 34, une étape de formation des composants optoélectroniques, une étape d'amincissement du substrat 10 du côté de la face opposée à la face 12, l'épaisseur du substrat 10 étant réduite au moins jusqu'à atteindre la couche isolante 24 et une étape de formation de la couche 35 et éventuellement de plots de contact au travers de la couche 35.  The method comprises at least subsequent steps of forming the layers 30, 32, 34, a step of forming the optoelectronic components, a step of thinning the substrate 10 on the side of the face opposite to the face 12, the thickness of the substrate 10 being reduced at least until reaching the insulating layer 24 and a step of forming the layer 35 and possibly contact pads through the layer 35.

Le mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 6A et 6B présente l'avantage de ne pas comprendre d'étape de gravure CMP ni d' étapes de photolithographie supplémentaires par rapport à un mode de réalisation d'un procédé de fabrication de la tranchée 14 représentée en figure 1 qui comprend les étapes décrites précédemment en relation avec les figures 4A à 4D.  The embodiment of the method of manufacturing the trench 42 described above in relation to FIGS. 6A and 6B has the advantage of not including a CMP etching step or additional photolithography steps with respect to an embodiment. a method of manufacturing the trench 14 shown in Figure 1 which comprises the steps previously described in connection with Figures 4A to 4D.

Les modes de réalisation du procédé de fabrication décrits précédemment en relation avec les figures 4A à 4G et 4A à 4C présentent l'avantage que l'étape d'oxydation thermique doit être réalisée sur une épaisseur moins importante que l'étape d'oxydation thermique réalisée au cours du mode de réalisation du procédé de fabrication décrit précédemment en relation avec les figures 6A et 6B.  The embodiments of the manufacturing method described above in connection with FIGS. 4A to 4G and 4A to 4C have the advantage that the thermal oxidation step must be performed on a smaller thickness than the thermal oxidation step. performed during the embodiment of the manufacturing method described above in connection with Figures 6A and 6B.

De façon avantageuse, dans les modes de réalisation décrits précédemment, la portion isolante 44 affleure à la surface du substrat 10, c'est-à-dire que la face supérieure de la portion 44 est sensiblement coplanaire avec la face 12 du substrat 10. La formation de la portion isolante 44 n'entraîne pas, de façon avantageuse, la formation de creux ou de portions en saillie sur la face 12 du substrat 10. Ceci facilite la mise en oeuvre des étapes ultérieures du procédé de fabrication du circuit électronique . Advantageously, in the embodiments described above, the insulating portion 44 is flush with the surface of the substrate 10, that is to say that the upper face of the portion 44 is substantially coplanar with the face 12 of the substrate 10. The formation of the insulating portion 44 does not advantageously cause the formation of recesses or protruding portions on the face 12 of the substrate 10. This facilitates the implementation of the subsequent steps of the method of manufacturing the electronic circuit.

Des modes de réalisation particuliers ont été décrits. Bien que, dans les modes de réalisation décrits précédemment, la portion isolante 44 soit réalisée par oxydation thermique, la portion isolante 44 peut être formée par tout type de procédé de formation d'une couche isolante, notamment par des procédés de dépôt. Toutefois, la portion isolante 44 est de préférence formée par oxydation thermique dans la mesure où le matériau isolant obtenu a de bonnes propriétés électroniques, notamment peu de défauts électriquement actifs.  Particular embodiments have been described. Although, in the embodiments described above, the insulating portion 44 is made by thermal oxidation, the insulating portion 44 may be formed by any type of method of forming an insulating layer, in particular by deposition methods. However, the insulating portion 44 is preferably formed by thermal oxidation insofar as the insulating material obtained has good electronic properties, in particular few electrically active defects.

Claims

REVENDICATIONS 1. Dispositif électronique (40) comprenant un substrat semiconducteur (10) ayant des première et deuxième faces opposées (12, 13) et comprenant une tranchée d'isolation électrique (42) s' étendant dans le substrat depuis la première face (12) jusqu'à la deuxième face (13), la tranchée d'isolation électrique comprenant des parois latérales (20) , une couche isolante électriquement (24) recouvrant les parois latérales et un coeur (26) en un matériau de remplissage séparé du substrat par la couche isolante et comprenant une portion isolante électriquement (44) s'étendant dans le substrat depuis la première face (12) et recouvrant le coeur (26) . An electronic device (40) comprising a semiconductor substrate (10) having opposite first and second faces (12,13) and including an electrical isolation trench (42) extending into the substrate from the first face (12). to the second face (13), the electrical isolation trench comprising sidewalls (20), an electrically insulating layer (24) covering the sidewalls and a core (26) of a filler material separated from the substrate by the insulating layer and comprising an electrically insulating portion (44) extending into the substrate from the first face (12) and overlying the core (26). 2. Dispositif électronique selon la revendication 1, dans lequel la première face (12) est plane à l'emplacement de la tranchée d'isolation électrique (42).  An electronic device according to claim 1, wherein the first face (12) is flat at the location of the electrical isolation trench (42). 3. Dispositif électronique selon la revendication 1 ou An electronic device according to claim 1 or 2, dans lequel la portion isolante (44) est un oxyde thermique. 2, wherein the insulating portion (44) is a thermal oxide. 4. Dispositif électronique selon l'une quelconque des revendications 1 à 3, dans lequel la portion isolante (44) est en oxyde de silicium.  4. An electronic device according to any one of claims 1 to 3, wherein the insulating portion (44) is silicon oxide. 5. Dispositif électronique selon l'une quelconque des revendications 1 à 4, dans lequel le matériau de remplissage est du silicium polycristallin.  An electronic device according to any one of claims 1 to 4, wherein the filler material is polycrystalline silicon. 6. Dispositif électronique selon l'une quelconque des revendications 1 à 5, dans lequel la portion isolante électriquement (44) s'étend latéralement dans le substrat (10) par rapport au reste de la tranchée d'isolation électrique (42).  An electronic device according to any one of claims 1 to 5, wherein the electrically insulating portion (44) extends laterally in the substrate (10) relative to the remainder of the electrical isolation trench (42). 7. Dispositif électronique selon l'une quelconque des revendications 1 à 6, comprenant au moins des premier et deuxième composants optoélectroniques adaptés à émettre un rayonnement électromagnétique ou à absorber un rayonnement électromagnétique, le premier composant optoélectronique reposant sur une première portion (16) du substrat (10) et le deuxième composant optoélectronique reposant sur une deuxième portion (18) du substrat (10), la tranchée d'isolation électrique (42) séparant la première portion de la deuxième portion. 7. An electronic device according to any one of claims 1 to 6, comprising at least first and second optoelectronic components adapted to emit electromagnetic radiation or to absorb electromagnetic radiation, the first optoelectronic component resting on a first portion (16) of the substrate (10) and the second optoelectronic component resting on a second portion (18) of the substrate (10), the electrical isolation trench (42) separating the first portion from the second portion. 8. Procédé de fabrication d'un dispositif électronique (40) selon l'une quelconque des revendications 1 à 7, comprenant les étapes suivantes :  A method of manufacturing an electronic device (40) according to any of claims 1 to 7, comprising the steps of: (a) formation d'une première ouverture (50) dans le substrat (10) depuis la première face (12) ;  (a) forming a first aperture (50) in the substrate (10) from the first face (12); (b) formation d'une couche (52) du matériau de la couche isolante électriquement (24) dans la première ouverture (50) et sur la première face (12) ;  (b) forming a layer (52) of the material of the electrically insulating layer (24) in the first opening (50) and on the first face (12); (c) formation d'une couche (54) du matériau de remplissage dans l'ouverture et sur la première face ; et  (c) forming a layer (54) of the filler material in the opening and on the first face; and (d) formation de la portion isolante (44) .  (d) forming the insulating portion (44). 9. Procédé selon la revendication 8, dans lequel l'étape (d) comprend une étape d'oxydation thermique.  The process of claim 8, wherein step (d) comprises a thermal oxidation step. 10. Procédé selon la revendication 8, dans lequel l'étape (d) comprend une étape de dépôt chimique en phase vapeur suivie d'une étape de recuit thermique à plus de 500 °C.  The method of claim 8, wherein step (d) comprises a chemical vapor deposition step followed by a thermal annealing step at greater than 500 ° C. 11. Procédé selon la revendication 8, comprenant en outre une étape (e) de gravure des parties de la couche (52) du matériau de la couche isolante électriquement (24) et de la couche (54) du matériau de remplissage présentes sur la première face (12) .  The method of claim 8, further comprising a step (e) of etching the portions of the layer (52) of the material of the electrically insulating layer (24) and the layer (54) of the filler material present on the first face (12). 12. Procédé selon la revendication 11, dans lequel l'étape (e) est réalisée avant l'étape (d) .  The method of claim 11, wherein step (e) is performed before step (d). 13. Procédé selon la revendication 11, dans lequel l'étape (d) est réalisée avant l'étape (e) .  The method of claim 11, wherein step (d) is performed before step (e). 14. Procédé selon la revendication 13, comprenant, en outre, la formation, avant l'étape (d) , d'une deuxième ouverture (62) dans la couche (52) du matériau de la couche isolante électriquement (24), la couche (54) du matériau de remplissage sur la première face (12) et le substrat à l'emplacement de la portion isolante (44) .  The method of claim 13, further comprising forming, prior to step (d), a second opening (62) in the electrically insulating layer material (24) layer (52), the layer (54) of the filler material on the first face (12) and the substrate at the location of the insulating portion (44).
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